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Johann Wolfgang Goethe-UniversitätTECHNISCHE INFORMATIK

3. Schaltnetz e

3.1 Spezielle Schaltnetze3.1.1 Multiplexer/Demultiplexer3.1.2 Datenbuszugang3.1.3 Permutationsschaltnetz3.1.4 Vergleicher (Komparator)3.1.5 Addierer3.1.6 Multiplizierer3.1.7 Zahlendarstellung

3.2 PLA (programmable logic arrays)

3.3 Elektrotechnische Grundlagen

3.4 Zeitliches Verhalten von Schaltnetzen

3.5 Hazards (Gefahr) in Schaltnetzen

3.6 Abbildung auf eine Gatter-Bibliothek

SS 2002 Technische Informatik 2 – Schaltnetze 1


3.1 Spezielle Schaltnetz e

3.1.1 Multiplexer/Demultiplexer

3.1.2 Datenbuszugang

3.1.3 Permutationsschaltnetz

3.1.4 Vergleicher (Komparator)

3.1.5 Addierer

3.1.6 Multiplizierer

3.1.7 Zahlendarstellung



3.1.1 Multiple xer/Demultiple xer

Ein Multiplexer/Demultiplexer ist ein Schaltnetz, welches eine Da-tenweiche darstellt.

Multiple xer:

g(SEL)

Steuersignale

EingängeE

SEL

f(SEL,E) = e

Definition:

Ein Multiplexer ist eine Boolesche Funktion f , fur die gilt:

f :� m � � n � �

m � � log2 n�f � SEL � E � eg � SEL � SEL � m

E � n

Fur die Abbildung g gilt:

g :� m � � g � SEL � m� 1

∑i � 0

seli � 2i



Demultiple xer

Demultiplexer arbeiten invers zu den Multiplexern. Sie verteileneinen Datenstrom auf mehrere auswahlbare Kanale. Demultiple-xer finden oftmals in integrierten Schaltkreisen Anwendung, um dieZahl der Anschlußpins zu begrenzen.

1. In DRAMS wird der hoherwertige und der niederwertige Teilnacheinander auf den Adreßbus gelegt. Der Baustein mußdann die Signale intern demultiplexen und dem Spalten- bzw.Zeilendekoder zufuhren.

2. In manchen Mikroprozessoren werden Demultiplexer einge-setzt, um die Daten von einem gemeinsamen Adreß- und Da-tenbus zu trennen.

AusgängeEingangE

SteuersignaleSEL



Datenwegsc haltung

Multiple xer:

Eingangs-datenwege

Steuereingänge Decoder

schaltung

2

01

log n n-1

Datenweg-datenweg

0

n-1

Ausgangs-

Demultiple xer:

Steuereingänge

Ausgangs-datenwege

Decoder

Datenweg-

n-1

schaltung

0

n-1

Eingangs-datenweg

2

01

log n



Anwendung

Busbasier t:

ALU Multiplizierer Puffer-register

Hilfs-register

Akku-Register

Ansteuerung

Ergebnisbus

Datenbus

Multiple xerbasier t:

Register 1

Register 2

Register 3ALU

Akku-Register

Ergebnis-register 2

Ergebnis-register 1

Ansteuerung

Ansteuerung Demultiplexer

Multiplexer



2:1 Multiple xer

sel e0 e1 f0 0 0 00 0 1 00 1 0 10 1 1 11 0 0 01 0 1 11 1 0 01 1 1 1

f � sel � e0 �� sel � e1 �KV-Diagramm:

e0

e1

0sel

0

1

0

01

1 1

Schaltplan:

&

1

&

1

e0

e1

self



4:1 Multiple xer

&

&

&

&

1

&&&&

1

1

e0

e1

e2

e3

sel0

sel1

sel0

sel1

e2

e3

e1

e0

&

&

&

&

1

1

1

e0

e1

e2

sel0

e3

sel1

kann zusammen-

Dec

oder

Dec

oder

f

1

2

0

1

2

3

Enable

Decoder

Enable

f

DatenwegschaltungDatenwegschaltung

f

gefaßt werden



8:1 Multiple xer

1

1

sel0

sel1

sel2

e0

e1

e2

e3

e4

e7

e6

e5

Enable

f

1

2

0

1

2

3

1

2

0

1

2

3

Decoder

Decoder

Enable



2:1 4-Bit Multiple xer

&

&

&

&

1

&

&

&

&

1

1

1

1

1

a0

a1

a2

a3

b0

b1

b2

b3

f 0

f 1

f

Enable

3

f 2

sel



Ein Multiple xer-Standar dbaustein

Multiplexer sind als integrierte Bauelemente erhaltlich. Typischer-weise handelt es sich dabei um 8:1 bzw. 16:1 Multiplexer (mit 3bzw. 4 Steuereingangen).

C0

Ste

ueru

ngE

ingä

nge Y

Y

Enable

I7I6I5I4I3I2I1I0

C2C1

Standardbaustein SN74151 aus der TTL-Baureihe



Implementierung Boolesc her Funktionen dur chMultiple xer

Jede Boolesche Funktion f � x0 �� xn � 1 � kann ausschließlichdurch Multiplexer realisiert werden. Fur f :

� n � �ist hierzu ein

2n : 1 Multiplexer mit n Steuereingangen notwendig. Die n Ein-gangsvariablen werden an die Steuereingange gelegt. Die Bele-gung der 2n Dateneingange erfolgt gemaß der Wahrheitstabelleder Funktion f .

Anstelle eines 2n : 1 Multiplexers kann auch ein 2n � 1 : 1 Multiplexermit n � 1 Steuereingangen verwendet werden. Die Steuereingangewerden mit den Variablen x1 �� xn � 1 beschaltet. Die Daten-eingange werden mit den konstanten Werten 0 und 1 und der freienVariablen x0 bzw. x0 belegt.

Beispiel: 2-von-3 Mehrheitsfunktion

f � x0 � x1 � x2 � x0x1 � x0x2 � x1x2

2x1x

0x 0x2x1x0 0 1

f012

x

3

4:1 Multiplexer

01234567

f

0 1

8:1 Multiplexer



Implementierung Boolesc her Funktionen dur chMultiple xer

Die Beschaltung der Dateneingange eines 2n � 1 : 1 Multiplexersfur die Implementierung einer Funktion f � x0 �� xn � 1 � erhalt mandurch Anwendung des Shannon’schen Entwicklungssatzes.

Beispiel: 4 Variablen

f � a � b � c � d �� a f � 1 � b � c � d �� a f � 0 � b � c � d � ab f � 1 � 1 � c � d �� ab f � 0 � 0 � c � d � abc f � 1 � 1 � 1 � d �� abc f � 0 � 0 � 0 � d �

f

a cb

f(0,0,1,d)f(0,0,0,d)

f(0,1,0,d)f(0,1,1,d)f(1,0,0,d)f(1,0,1,d)f(1,1,0,d)f(1,1,1,d) 1

00001111 1

1001100 0

101010

Jede beliebige Boolesche Funktion f � x0 �� xn � 1 � mit n Va-riablen laßt sich durch einen 2n � 1 : 1 Multiplexer implemen-tieren, indem man n � 1 Literale an die Steuereingange undf � x0 � 0 �� 0 � �� f � x0 � 1 �� 1 � an die Dateneingange anlegt.



1:2 Demultiple xer

sel e f1 f2

0 0 0 10 1 1 11 0 1 01 1 1 1

Der nicht beschaltete Ausgang wird mit dem Wert 1 belegt.

f1 sel � e f2 sel � e

KV-Diagramm:

1 f 2f

e

0

1 1

1 1 1

10sel

e

sel

Schaltplan:

1

11

f 1

f 2

e

sel



1:2 Demultiple xer mit Transmissiongates

sel e f1 f2

0 0 0 00 1 1 01 0 0 01 1 0 1

Der nicht beschaltete Ausgang wird mit dem Wert 0 belegt.

gate 1

G1

G1

G2

G2

Transmission-

1

gate 2

Transmission-

1sel

e

2

f

f

Bei Transmissiongates handelt es sich um bidirektionale Schalter,welche durch einen Steuereingang G bzw. G aktiviert werden.



1:4 2-Bit Demultiple xer

1

1

1

1

1

1

1

1

a0

a1

a2

a3

b3

b2

b1

b0

kann zusammen-gefaßt werden

1

1

1 1 1

sel0

sel1 Dec

oder

1

e3e2e1e0

a

b

Datenwegschaltung



1:4 2-Bit Demultiple xer

0

a1

a2

a3

b3

b2

b1

b0

1

1

&

&

&

&

&

&

&

&

sel1

sel0

&1

&1 a

Enable 1

Dec

oder

a

b



3.1.2 Datenbuszugang

Tri-State-Gatter:

Ein Tri-State-Gatter besitzt die drei definierten Ausgangszustande0,1 (abhangig vom Eingangssignal e) und einen hochohmigen Zu-stand z. Der Zustand z wird durch Aktivierung des Sperreingangs i(inhibit) erreicht.

i e a1 � z0 0 00 1 1

1 aei

Tri-State-Gatter werden immer dann angewandt, wenn mehrereAusgange, von denen nur einer aktiv sein darf, an eine Leitungangeschlossen werden sollen (z.B. Busleitungen).

Unidirektionaler Datenbuszugang: Sender/Empfanger

1

1

i

i i

i

Daten-sender

Daten-empfänger

Daten-sender

Daten-empfänger

Bus

1

1

1

1

1

1



Bidirektionaler Datenbuszugang

Sperreingang i Richtungssteuerung r Ubertragungsweg

0 0 d � a (empfangen)0 1 e � d (senden)1 0 offen1 1 offen

&

1

1

1

1

ir

d

aTri-State-Gatter e

Schaltsymbol

&

e

a

i

r

d

Datenbusbidirektionaler

i

Einheit 1

Einheit 2

Einheit 3

ir

ir

r



3.1.3 Permutationssc haltnetzfur 2 Variab len

Permutationsschaltnetze vertauschen die Reihenfolge von Varia-blen. Die Vertauschung wird uber einen Steuereingang aktiviert.

&

&

&

1

1

sel

&a1

a2

b1

b2

Permutationsschaltnetze werden in Verbindungsnetzwerken ver-wendet, um verschiedene Kommunikationswege schalten zukonnen.



3.1.4 Vergleic her (Komparator)

Vergleicher sind Schaltungen, die insbesondere in Mikroprozesso-ren Verwendung finden um beispielsweise den notwendigen Ver-gleich fur bedingte Sprunganweisungen durchzufuhren.

Vergleicher werden aber auch integriert in Schaltungen eingesetzt,z.B. zur Speicherauswahl oder fur die Selektion von Ein-/AusgabeGeraten.

f � X � Y � n!i � 1

� xi " yi �Vergleich von 2 Booleschen Tupeln

x

f

1

x2

xn

y1

y2

yn

&



Vergleic her

Vergleicher fur n-Bit Zahlen lassen sich hierarchisch konstruieren.

&

&

1

Vergleicher für(n-1)-stelligeDualzahlen

y n-1

x n-1

n-1

yn

xn

x1y1

f n

f

� x � y� -Vergleicher

Kaskadierung von Vergleic hern:

n-Bit Vergleicher lassen sich zu Vergleichern von Dualzahlen mitgroßeren Langen kaskadieren.

> Komparator > Komparator

x1

y1x2

0y2x3

y3x4

y4x5

y5x6

y6x7

y7

7-Bit Vergleicher aus zwei 4-Bit Vergleichern



Vergleic her

Allg emeine Vergleic her fur Dualzahlen:

Der großer als bzw. kleiner als Vergleicher ist schaltungstechnischaufwendiger als der Vergleich auf Identitat.

&

&

1

f = 1 <=> x < y

x

yf = 1 <=> x > y

f = 1 <=> x = y

0a1a2a3

b3

b2

b1

b0

<=>

a COMP

A = B

A < B

A > B

integrierter Vergleicher (Komparator) SN7485



3.1.5 Addierer

Halbad dierer:

Addition zweier 1-Bit Zahlen

Si ai # bi aibi � aibi

Ci $ 1 aibi

i

Ci+1

1

&

&

&

a i

b i

S



Vollad dierer

ai bi Ci si Ci $ 1

0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1

ia i

1

S i

HA

b

HA

Ci+1 C i

si ai # bi # Ci

Ci $ 1 ai bi � ai Ci � bi Ci

Kaskadierung von Vollad dierern: Ripple-Carry-Addierer

VA VA VA

b0a0b1bn-2bn-1an-1 an-2 a1

Sn Sn-1

HA

Sn-2 S1 S0



Subtraktionssc haltung aus Vollad dierern

Die Differenz A � B (A � B � 0) wird durch die Addition des 2-erKomplements % B von B erreicht (A & ��% B� ).

B & % B 2n ' % B 2n � B B & 1

S A � B A & � 2n � B�( A & B & 1

) B ist die bitweise Negation von B.) Auftretende Ubertrage werden nicht berucksichtigt.

Beispiel:B B % B

0 0000 1111 (1)0000 01 0001 1110 (0)1111 -12 0010 1101 (0)1110 -23 0011 1100 (0)1101 -3

Addierer/Subtrahierer:

10

2:1 MUX

10

2:1 MUX

10

2:1 MUX 2:1 MUX

10

1Sn-2Sn-1SnS

VAVAVAVA

bn-1 bn-2 b1 b0

1 = SUB

b0b1bn-2bn-1

0

a0a1an-2an-1

S

0 = ADD



3.1.6 Multiplizierer

Schnelle Multiplizierer werden durch parallele Berechnung samtli-cher (dualer) Produktterme und anschließender Addition der Termemit den richtigen Wertigkeiten implementiert.

a a0 & a1 � 2 & a2 � 22 & ��*& am� 1 � 2m� 1

b b0 & b1 � 2 & b2 � 22 & ��*& bm� 1 � 2m� 1

c a0b0 & � a0b1 & a1b0 � � 2& � a0b2 & a1b1 & a2b0 � � 22

& ��& k

∑i � 0

aibk � 1 � 2k

& ��& am� 1bm� 1 � 22m� 2

Es werden m2 viele AND-Gatter fur die Bildung der Produkttermeund 2m � 3 Addierwerke benotigt.



Schnelles Multiplizierwerk fur zweistellig e Dualzahlen

&

HA HA

& & &

c0c1c2c3

b0a0

b1a1



Standar dbausteine fur die Multiplikation

Fur die Multiplikation zweier 4-stelliger Dualzahlen existieren die beiden StandardbausteineSN74284 und SN74285. Der Baustein SN74285 berechnet den niederwertigen 4-stelligen Teil desProduktes, der SN74284 den hoherwertigen Teil.

252627

z0z1z2z3

20212223

23 22 21 2023 22 21 20

z

Produkt

4z5z6z7

24

2D 2C 2B 2A 1D 1C 1B 1A 2D 2C 2B 2A 1D 1C 1B 1A

SN74285SN74284

MultiplikatorMultiplikand



3.1.7 Zahlendar stellung

In digitalen Computern wird Arithmetik mit endlicher Genauigkeitvollzogen, da die Berechnungen auf Speichern oder Registern fe-ster Lange erfolgen. Die endliche Genauigkeit impliziert, daß Zah-len, die die darstellbare Genauigkeit uberschreiten, gerundet wer-den mussen.

Bei der Gleitkommadarstellung wird eine Zahl Z so gespeichert,daß das Komma immer zur ersten von 0 verschiedenen Zahl glei-tet. Dies erreicht man durch abspalten einer entsprechenden Po-tenz:

Z + m , be mit m + 0 - xxx .�.�.Da die Basis b bekannt ist, kann die Zahl durch die Mantisse mund den Exponenten e dargestellt werden. Die Anpassung derGleitkomma-Zahl an diese Darstellungsform wird normalisieren ge-nannt.

Beispiel:

Z + 143 - 135 + 0 - 143135 , 103

m + 143135

e + 3

Fur Mantisse m und Exponent e wird jeweils eine feste Stellenan-zahl vorgegeben.SS 2002 Technische Informatik 2 – Schaltnetze 30


IEEE-754

Das Institute of Electrical and Electronics Engineers (IEEE) hateinen Standard fur Gleitkomma-Zahlen entwickelt, der heutzutagein fast allen Computern Verwendung findet.

Gleitkomma-Zahlen werden durch ein Vorzeichen-Bit, einen Ex-ponenten mit fester Stellenanzahl und einer Mantisse mit festerStellenanzahl dargestellt. Die Darstellung des Exponenten und derMantisse erfolgt zur Basis 2.

Exponent

s e m

s: Vorzeichen

01

Mantisse

e:

m:

Im Standard IEEE-754 werden Gleitkomma-Zahlen mit verschiede-nen Wertebereichen und Genauigkeiten definiert:

Format Bit Vorzeichen Exponent Mantisse

single 32 1Bit 8Bit 23Bitdouble 64 1Bit 11Bit 52Bit



IEEE-754 – single

Eine 32Bit Gleitkomma-Zahl besteht aus einem Vorzeichen-Bit, ei-nem 8Bit Exponenten und einer 23Bit Mantisse.

23

s e m

0131 26 24 22 2130 29 28 27 25

Exponent Der 8Bit Exponent e kann Werte aus dem Wertebe-reich 0 -�.�.�.�- 255 darstellen. Durch Subtraktion des konstantenWertes 127 wird eine Links- und Rechtsgleitung des Kommasim Wertebereich / 127 -�.�.�.�- 128 ermoglicht.

Mantisse Die 23Bit Mantisse m stellt einen 24Bit-Wert (zzgl.Vorzeichen-Bit) dar, indem das Komma uber die erste von 0verschiedene Stelle hinaus gleitet (1 - m).

s e m Wert

0/1 0 0 e 0 255 beliebig Z 13254 1 6 s 7 2e8 127 7 1 9 m0/1 0 0 Z 13254 1 6 s 7 0 9 0 (signed zero)

0/1 m :1 0 Z 13254 1 6 s 7 2 8 126 7 0 9 m0 255 0 Z 1<; ∞ (positive infinity)

1 0 Z 1�4 ∞ (negative infinity)

0/1 m :1 0 Z 1 NaN (not a Number)



IEEE-754 – singleBeispiel

s e m Dezimal-Wert

0 01111111 00000000000000000000000 1 = 00 10000000 00000000000000000000000 2 = 00 11111110 11111111111111111111111 3 = 40282347E

>38 (max)

0 00000001 00000000000000000000000 1 = 17549435E ? 38 (min)

0 00000000 00000000000000000000000>

0 = 01 00000000 00000000000000000000000 ?0 = 00 11111111 00000000000000000000000

>∞1 11111111 00000000000000000000000 ?∞0 11111111 10000000000000000000000 NaN

0 10000000 10010010000111111011010 π



Gleitk ommaarithmetik

Gegeben:

A + @ eA - mA A und B + @ eB - mB AZur Vereinfachung sei eA B eB

Addition

C + A C B + @ mA , 2eA D eB C mB A , 2eB

Subtraktion

C + A / B + @ mA , 2eA D eB / mB A , 2eB

Multiplikation

C + A , B + @ mA , mB A , 2eA E eB

Division

C + AF B + @ mA F mB A , 2eA D eB



3.2 PLA (programmab le logic arrays)

PLAs sind integrierte Schaltungen zur Realisierung von DNFs.Sie sind durch sogenannte Programmiergerate vom Kunden (An-wender) selbst personalisierbar. PLAs besitzen eine regelmaßigeStruktur und sind daher besonders fur eine VLSI-Realisierung ge-eignet.

MatrixODERMatrix1

UND

X

YZX

Literale:

X + x1 - x2 -�.�.�.�- xn

X + x1 - x2 -�.�.�.�- xn

Ausgangsvektor (Bundelfunktion):Jede Komponente yi stellt eine DNF dar.

Y + y1 - y2 -�.�.�.G- ym

Produkttermvektor:Jede Komponente zk stellt einen Konjunktionsterm der negiertenoder nicht negierten Literale dar.

Z + z1 - z2 -�.�.�.�- zl



PLA

1

x1

x2

xn

y1

y2

y m

z1 z2 z l

ODER

1

1

UND



UND-/ODER-Ebene

ODER-Ebene:

yi + Hk I Ii

zk

mitUND-Ebene:

zk + @KJl I Ik L pxl A @MJ

l I Ik L nxl AN Ik O p Indexmengen der nicht negierten VariablenN Ik O n Indexmengen der negierten Variablen

Die UND-/ODER-Ebenen werden auch als UND-/ODER-Matrizenbezeichnet.

Schaltungstechnisch laßt sich diese Struktur vollstandig mit NAND-Gattern realisieren. Die Personalisierung der Matrizen erfolgt durchAktivierung der Leitungsverzweigungen, meist durch aktive Bau-elemente (Transistoren).



NAND-PLA

1

1

1

x1

x2

xn

y1

y m&

& &

&



BeispielVollad dierer

bia iCia ii Cib

ib

iC

1

1

1

a i

S i

Ci+1

Ci E 1 + ai bi P ai Ci P bi Ci

Si + ai bi Ci P ai bi Ci P ai bi Ci P ai bi Ci



PLA, PAL und ROM

Der Aufwand der Personalisierung wird geringer, wenn nur eineder beiden Matrizen programmierbar (personalisierbar) ist. Fur dieRealisierung Boolescher Funktionen stehen 3 personalisierbareStrukturen zur Verfugung:N PLA

Personalisierung: UND-/ODER-MatrixN PALPersonalisierung: UND-MatrixN Festwertspeicher (ROM)Personalisierung: ODER-Matrix



PAL

Bei einem PAL ist die UND-Matrix personalisierbar und die ODER-Matrix festgelegt.

1

1

x1

x2

xn

ym

y2

y1

1



ROM

Bei einem Festwertspeicher wird die UND-Matrix fest als Adreßde-coder personalisiert.

1 y2 y3

x3

x2

x1

y

7

DecoderX/Y

0

1

2

3

4

5

6

Adresse x1 x2 x3 y1 y2 y3

(dezimal) Q P R0 0 0 0 0 0 01 0 0 1 0 1 12 0 1 0 0 1 13 0 1 1 0 1 04 1 0 0 0 1 15 1 0 1 0 1 06 1 1 0 0 1 07 1 1 1 1 1 1



RAM

Ein Schreib-/Lesespeicher (RAM) hat eine ganz ahnliche Struktur.Bei einem RAM werden jedoch die personalisierten Leitungsver-zweigungen der ODER-Matrix durch Speicherzellen (Flipflops) er-setzt. Dadurch kann die Information in der ODER-Matrix jederzeitund schnell geandert werden.Die UND-Matrix ist wie beim ROM fest als Adreßdecoder persona-lisiert.

Adresse

Adreß-decoder

m-3

m-4

m-2

m-1

0123

0

1

n-2

n-1

Daten

Bit

Spe

iche

rzel

len

Prinzipieller Aufbau eines n S m-Bit Arbeitspeicher



3.3 Elektr otec hnisc he Grundla gen

Allg emein:N In einem digitalen Datenverarbeitungssystem werden auf derphysikalischen Ebene binare Schaltvariablen mit elektroni-schen Schaltern nach den Gesetzen der Schaltalgebra ver-knupft.N Elektronische Verknupfungsglieder werden aus Halbleiterbau-elementen aufgebaut.N Verknupfungsglieder werden zu Schaltnetzen und Schaltwer-ken zusammengefugt.N Schaltkreisfamilien (integrierte Schaltungen) bestehen ausstandardisierten Verknupfungsgliedern, Speichergliedern, Schalt-netzen und Schaltwerken, die aus gleichen Bauelementen undnach dem gleichen elektronischen Konzept hergestellt sind.



Modell des idealen Schalter s

In der Schaltalgebra werden die binaren Variablen mit Ver-knupfungsgliedern aus idealen Schaltern verknupft.

B

S

R

I

UB

UB

R=I

UB

UQ

=U

U

Qaus UB= 0UQ S

R

I

I

R

ein

aus

ein

N Im Schalterzustand ’ein’ ist der Innenwiderstandswert desSchalters SRi + 0. Daraus folgt I + UB

R und UQ + 0V.N Im Schalterzustand ’aus’ ist der Sperrwiderstand des SchaltersSRs + ∞. Daraus folgt I + 0A und UQ + UB.N Die Schaltwirkung folgt unmittelbar der Schaltursache, d.h. esgibt keine Zeitverzogerung.N Die vom Schalter aufgenommene Leistung P + U , I ist im-mer Null, da entweder der Strom I (’aus’) oder die Spannung U(’ein’) gleich Null ist.

Kein realer Schalter kann diese Anforderungen erfullen. Mit elek-tronischen Schaltern kommt man dem Ziel heute am nachsten.Je nach Bauelementetyp (bipolar oder unipolar) werden mehr dieeinen oder die anderen Eigenschaften optimal erreicht. Deshalbhaben sich verschiedene Schaltkreisfamilien entwickelt.



Modell des realen Schalter s

BUB

Ri

Rs

UQAUQE

UB

UQ

UB

RIE

IA

UE UA

Rs

Ri

U

aus

S

R

I

ein ausS

R

I

I

Rein

In der Schalterstellung ’ein’ liegen R und Ri in Reihe und ihre Wi-derstandsgeraden schneiden sich im Arbeitspunkt ein. Fur Stromund Spannung gilt:

IE + UB

R C RiUE + UB , Ri

R C Ri

Am Schalter fallt also eine Spannung UE ab. In der Schalterstel-lung ’aus’ liegen R und Rs in Reihe und ihre Widerstandsgeradenschneiden sich im Arbeitspunkt aus. Fur Strom und Spannung gilt:

IA + UB

R C RsUA + UB , Rs

R C Rs

Trotz Schalterstellung ’aus’ fließt ein Strom IA. In beiden Betriebs-zustanden wird vom Schalter Leistung aufgenommen, weil derStrom IA bzw. die Spannung UE verschieden von Null sind.



Verwendung des Halbleiterbauelementes’Bipolar transistor’ als Schalter

BRB

UBE

UB

IC

UCE

IC

IA

IE

UE UA UBUCE

UB

RIB

UCB

IB = 0

= 0

I

0

U

R ein

aus

R

>

Als eigentlicher Schalter dient die Leitfahigkeit der Kollektor-Emitterstrecke, die durch den Basisstrom gesteuert wird.

Fur IB + 0 ist die Kollektor-Emitterstrecke gesperrt. Es fließt nurein Reststrom IC, der dem Sperrstrom der Kollektor-Basis-Diodeentspricht. Mit dem Basisstrom IB + 0 wird der Transistorschalterausgeschaltet. Der Schnittpunkt der Kennlinie fur IB + 0 mit derWiderstandsgeraden R ist der Arbeitspunkt des Schalterzustandes’aus’.

Bei einem Basisstrom IB T 0 wird die Kollektor-Emitterstrecke lei-tend, d.h. der Transistor ist eingeschaltet. Der Basisstrom wird sogewahlt, daß die zugehorige Kennlinie die Widerstandsgerade furR im Ubersteuerungsbereich (links von UCB + 0) schneidet. DerSchnittpunkt ist der Arbeitspunkt des Schalterzustandes ’ein’.



Verwendung des Halbleiterbauelementes’MOS-FET’ als Schalter

B

UGS

UDS

UE UAUDS

ID

UGS Uth>

UGS Uth

pU

Uth

pU

U

= pinch off voltage

Rein

aus

R

<

= threshold voltage

Die Schalterzustande ’ein’/’aus’ werden wie beim bipolaren Transi-stor durch die Zustande Transistor leitend/gesperrt realisiert.Fur UGS U Uth ist die Drain-Source-Strecke gesperrt. Mit dieserSpannung wird der Transistorschalter ausgeschaltet. Der Schnitt-punkt der Kennlinie fur UGS U Uth mit der Widerstandsgeraden furR ist der Arbeitspunkt des Schalterzustandes ’aus’. Mit einer Span-nung UGS T Uth wird die Drain-Source-Strecke leitend, der Transi-stor eingeschaltet. Die Gate-Source-Spannung wird wie beim bipo-laren Transistor so gewahlt, daß die zugehorige Kennlinie von derWiderstandsgeraden fur R im linearen Bereich geschnitten wird.Dieser Schnittpunkt ist der Arbeitspunkt des Schalterzustandes’ein’. Wechselt die Gate-Source-Spannung zwischen UGS U Uth

und UGS T Uth, dann schaltet der Transistor zwischen gesperrt undleitend bzw. UDS zwischen UA und UE.

Der Vorteil von MOS-FETs als Schalter gegenuber bipolaren Tran-sistoren besteht darin, daß sie leistungslos angesteuert werdenkonnen.



Typisc he Kenngr oßen von Verkn upfungsgliedern,die mit realen Schaltern realisier t sind

Signalpeg el:

In digitalen Rechensystemen werden Schaltglieder zu Schaltnet-zen vereinigt. Von einem Schaltglied werden dann mehrere nach-folgende Schaltglieder angesteuert, die als Last(widerstand) aufdie Ausgangsspannung des treibenden Schaltgliedes zuruckwir-ken.

1 1

SchaltgliedSchaltglied

R R

R R

Störgröße

UGSLC

LI

DSU

UB UB

UB

BI

RB

UBECEU

UB

RB



Kenngr oßen

Es werden Pegelbereiche eingefuhrt, die die Werte der binarenSchaltvariablen darstellen. Dadurch werden die Einflusse derStorspannung berucksichtigt. Fur die Zuordnung der Pegelberei-che zu den Werten der binaren Schaltvariablen gibt es zweiMoglichkeiten:N Positive Zuordnung: H V+ 1, L V+ 0 (ublich)N Negative Zuordnung: H V+ 0, L V+ 1

Der typische statische Storabstand USS ergibt sich aus der Dif-ferenz der Ausgangsspannung des steuernden Schaltgliedes zurEingangsschwellspannung UES des angesteuerten Schaltgliedes.N bei H-Pegel: USSH + UAH / UESN bei L-Pegel: USSL + UES / UAL

U

UAS

UAL max

UEL max UES UEH min

UAL max

UAH minUAH

UAL

UEHUEL

UEL max

UESUAS

UEH min

AH min

UAusgang A Eingang E

L-Pegel

H-Pegel H-Pegel

L-Pegel

U

Meist werden ’worst-case’ Storspannungsabstande definiert:N bei H-Pegel: USSH + UAHmin / UEHminN bei L-Pegel: USSL + UELmax / UALmax



Kenngr oßen

Signal uber tragungsz eit und Signallaufz eit:

Elektronische Schalter benotigen Zeit, um von einem Schaltzu-stand in den anderen zu gelangen. Hauptursache fur diese Zeit-verzogerung ist die kapazitive Eigenschaft der Bauelemente; beimbipolaren Transistor hauptsachlich der Basis-Emitter pn-Ubergang,beim unipolaren Transistor die Gate-Oxid-Substrat Schichtfolge(MOS-Kondensator).

T

trtf

tstd

td

tr

ts

tf

tTHL tTLH

tTHL

tTLH

T

idealer Rechteckimpuls am Eingang

Pulsperiode

Pulsdauerτ

τ

p

p

p

p

10%

90%

Verzögerungszeit (delay time)

Abfallzeit (fall time)

Speicherzeit (storage time)

Anstiegszeit (rise time)

90%

10%Transition Time L->H

Transition Time H->L

tL

H

tL

H

tL

H

Ulinearisierter Ausgangsimpuls

Uverformter Rechteckimpuls am Ausgang

U



Kenngr oßen

Die eigentlichen Signalubertragungszeiten (Transition time) der Im-pulsflanken liegen zwischen 90% und 10% der Amplitude.

Die Signallaufzeit (Propagation delay time) gibt die Impulsverzoge-rung zwischen Eingangs- und Ausgangspegel an (tPHL bzw. tPLH).Die Messung der Signallaufzeiten wird auf die 50% Marke der Am-plitude bezogen, die zwischen dem H- und dem L-Pegel liegt.

Als mittlere Signallaufzeit eines Schaltgliedes wird definiert:

tP W tPHL X tPLH

2

PLHtPHL t

Ausgang

tL

H

tL

H

50%

50%

U

U

Eingang



Isolier schic ht-Feldeff ekt-Transistor (MOS-FET)

Isolierschicht-FETs sind das haufigste Bauelement in integriertendigitalen Schaltungen. Bei diesem Transistortyp wird die Leitfahig-keit eines Halbleiters nicht durch einen pn-Ubergang, sonderndurch Influenz gesteuert. Die Gateelektrode ist durch eine dunneOxidschicht vom Halbleitermaterial isoliert. Nach der Schichtenfol-ge Metall-Oxid-Halbleiter (Metal-Oxide-Semiconductor) wird dieserTransistortyp MOS-FET genannt. Die Steuerelektrode besteht ent-weder aus Metall oder aus polykristallinem gut leitenden Silizium.Als Isolator wird meist Siliziumdioxid (SiO2), aber auch Siliziumni-trid (SiN4) oder Aluminiumoxid (Al2O3) benutzt. Das Halbleiterma-terial oder das Substrat ist meist n- oder p-dotiertes Silizium.

G D

S

SiO2

S

D

D

B

SiO2

Y Y YY Y YY Y YZ Z ZZ Z ZZ Z Z [ [ [ [[ [ [ [[ [ [ [\ \ \ \\ \ \ \\ \ \ \] ] ] ]^ ^ ^ ^

_ _ __ _ __ _ _` ` `` ` `` ` ` a a a aa a a aa a a ab b b bb b b bb b b bc c c cc c c cd d d dd d d d

G

B

n-Kanal

p-Kanal

p

Substrat

S G D

GSubstrat

S

p n

n

p

n



Kennlinienf eld ID e f f UDSg eines n-Kanal MOS-FET

DS

ID

UGS Uth>

U

Abschnürgrenze pU

Im Arbeitsbereich UGS h Uth bildet sich eine Inversionsschicht ander Oberflache des Halbleiters zwischen Drain und Source. Durchdiesen n-Kanal fließen, aufgrund des Potentialgefalles zwischenSource und Drain, die Elektronen aus der ni -Source-Zone alsDrainstrom ID. Solange UDS j UGS k Uth ist, steigt der Drainstromproportional zu UDS (linearer Bereich der Kennlinie). Wird UDS hUGS k Uth, dann wird die Raumladungszone des Drain-Substrat-Ubergangs großer und der leitende Kanal wird abgeschnurt. DerDrainstrom ID geht in den Sattigungsbereich.

Der p-Kanal MOS-FET arbeitet entsprechend. Nur Gate und Drainwerden negativ gegenuber Substrat angesteuert. Statt der Elektro-nen bilden die Locher den Stromfluß.



Verschiedene MOS-FET Typen

UGS

UGS

ID

ID

UGS

UGS

ID

IDID

UDS

UGS

ID

UGS

UDS

+2V

ID

UGS

UDS

ID

UGS

UDS

Isolierschicht n-Kanal FET, Verarmungstyp (selbstleitend)

Isolierschicht p-Kanal FET, Verarmungstyp (selbstleitend)

Isolierschicht n-Kanal FET, Anreicherungstyp (selbstsperrend)

Isolierschicht p-Kanal FET, Anreicherungstyp (selbstsperrend)

G

D

S

B

S

GB

D

S

G

D

B

G

S

D

B

-

-

-

-

-

-

-

-

-2V

0V

+2V

+4V

-8V

-6V

-4V

-2V

+8V

+6V

+4V

+2V

-4V

-2V

0V



Verkn upfungsglieder mit bipolaren Transistoren

Verknupfungsglieder mit bipolaren Transistoren bilden die Schalt-kreisfamilien TTL (Transistor-Transistor-Logic), ECL (Emitter-Coupled-Logic), I2L (Integrated-Injection-Logic). In Verknupfungs-gliedern der TTL- und I2L-Familie werden die Transistoren imUbersteuerungsbereich betrieben, in der ECL und STTL (Schott-ky TTL) im aktiven Verstarkerbereich. Deshalb spricht man auchvon gesattigten und ungesattigten Schaltkreisfamilien.

TTL-Grundgatter (NAND):

1E2

T2T1

T3

T4

R1 R2

R3

R4

U1

UB

UA

InvertierendeGegentakt-Endstufe(NOT)

Multi-Emitter-

Transistor(AND)

ED

A



Verkn upfungsglieder mit unipolaren MOS-FET

Einkanaltec hnik:

Verknupfungsglieder werden in dieser Technologie ausschließ-lich aus NMOS- (selbstsperrend) oder ausschließlich aus PMOS-Transistoren aufgebaut. NMOS-FET haben gegenuber PMOS-FETdie folgenden Vorteile:l geringere Schaltzeitenl hohere Packungsdichtenl geringere Betriebsspannungl geringerer Leistungsverbrauchl geringere Kanalwiderstande

Die Realisation der Booleschen Verknupfungen geschieht mittelsReihenschaltung und Parallelschaltung der Schalttransistoren.

A B A B

UB UBNOR

A

B

A B

NAND



Verkn upfungsglieder mit unipolaren MOS-FET

Complementar y MOS (CMOS) Technik:

Verknupfungsglieder werden in dieser Technologie aus NMOS-(selbstsperrend) und PMOS-Transistoren aufgebaut.

1

T2

T1

T2

T1

T2

UB

UB UBUB

T

Inverter

EE 1001

gesperrt

gesperrt

=

Es ist stets ein Transistor gesperrt und der andere leitend. Daherist der Betriebsstrom und die statische Verlustleistung nahezu Null.

A B

A B

UB UBNOR

B

A

A

B

NAND



CMOS Transmissiongate

Bei Transmissiongates handelt es sich um bidirektionale Schalter.

1

AE

sel

Transmissiongates besitzen gegenuber Pass-Transistoren (nur einn- oder p-Kanal MOS-Transistor) den Vorteil, daß sie einen nahezuspannungsunabhangigen Durchlaßwiderstand besitzen.



Vergleic h

Einen Vergleich der elektrischen Eigenschaften der Verknupfungsglieder mit unipolaren Transisto-ren ermoglicht folgende Ubersicht:

Schaltkreisfamilie Betriebsspannung Storabstand Verlustleistung Signallaufzeit

PMOS -12V (-27V) 4,0V 0mW(L) 6mW(H) 80nsNMOS 5V 1,5V 2mW(L) 0mW(H) 30nsCMOS 3V – 15V 0,4UB 0,001mW

m

20nsm

Der Leistungsverbrauch ist von der Schalthaufigkeit abhangig.



3.4 Zeitlic hes Verhalten von Schaltnetz en

Bei den bisherigen Betrachtungen wurde die Funktion einesSchaltnetzes standig, d.h. ohne Verzogerung, ausgefuhrt. JedesSignal, welches ein Gatter durchlauft, hat jedoch eine kurze, nichtvernachlassigbare Laufzeit. Diese wird durch die technologischeRealisierung der Gatter hervorgerufen.

Tragheitseff ekte:

Insbesondere weisen Gatter auch Tragheitseffekte auf. Diesefuhren dazu, daß Signalanderungen am Eingang nur dann am Aus-gang wirksam werden, wenn sie eine gewisse Dauer uberschrei-ten. Kurze Signalanderungen werden verschluckt.

Modellierung zeitlic hen Verhaltens:

Viele Fehler in Schaltnetzen sind mit formalen Methoden nicht odernur schwer zu erkennen und resultieren vor allem aus dem obenbeschriebenen zeitlichen Verhalten (Verzogerung, Absorbtion) derGatter.Schaltungen (z.B. in eingebetteten Systemen) funktionieren nurdann richtig, wenn das Schaltnetz das Ergebnis innerhalb einesbestimmten Zeitintervalls berechnet hat.

Die Verzogerungszeit von Schaltnetzen laßt sich anhand von Mo-dellen vorhersagen und optimieren. Mit diesen Modellen kann dieSchaltung auch simuliert werden.Fur eine Messung wird ein Prototyp benotigt (Herstellung ist jedochteuer und zeitaufwendig).



Modellierung des zeitlic hen Verhaltens von Gattern

verzögerungsfreiideal, Laufzeitglied

Gatter T

abcde

f

Die Verzogerungszeit ist abhangig von:l Typ des Ubergangs XX (H nW High, L nW Low)HL : H o L, LH : L o Hl Gattertyp (intrinsic delay)l Last (load) am Ausgang (extrinsic delay)Die Last kann entweder durch andere Gatter (Cload) oder auchdurch langere Leitungen (Wload) hervorgerufen sein.

T W delay W t pXX X ∆t pXX prq Wload X CloadsBei einer Konstruktion (Schematic) ist zunachst nur die Anzahl derGatter am Ausgang (Cload) bekannt. Wloadwird geschatzt.

t p nW propagation delay

C nW Capacity

W nW Wire



NAND4-Gatter aus der Standar dzellenbib liothekECPD15

f W a t b t c t d

Parameter Value Unit

Size 32.0*76.0 µm2

Cina 0.15 pFCinb 0.15 pFCinc 0.14 pFCind 0.14 pFFanout f 0.89 pFtotal cap 0.66 pFtransistors 8

Parameter from to min typ max mil unit

t plh any f 0.38 0.90 1.77 2.14 nstphl any f 0.31 0.74 1.45 1.75 ns∆t plh any f 0.49 1.17 2.30 2.78 nsu pF∆t phl any f 0.56 1.34 2.64 3.19 nsu pF



Trages Laufz eitglied

Bei den bisherigen Betrachtungen wurde der VerzogerungseffektT durch ein ideales Laufzeitglied Li ausgedruckt.

Li v x v t wyx T wz x v t { T wEin trages Laufzeitglied ist ein nichtideales Laufzeitglied, bei demdie Tragheitseffekte berucksichtigt werden.x v t w sei ein ereignisdiskretes Signal der Form:

x v t w : z x v ti w : ti | t } ti ~ 1 i z 1 x 2 x��Ein trages Laufzeitglied laßt sich wie folgt beschreiben:

Ltr v x v t wyx T w�z�� x v t { T w ti { ti � 1 � T oder

t { ti � T

Ltr v x v ti � 1 wyx T w ti { ti � 1 } T und

t { ti } T

THL

trägesLaufzeitglied

idealesLaufzeitglied

x(t)

THLT

< T

LH

t



3.5 Hazards (Gefahr) in Schaltnetz en

Hazards stellen eine weitere wichtige Fehlerquelle dar.

Beispiel:

f z ab � ac

2T

1T

L

T3

1

real

ideal

&c

b

1

&

f(t)

f

t

a

H

Fur b z 1 und c z 1 ist unabhangig von a die Funktion f z 1. Beieinem Wechsel von a (0 � 1 oder 1 � 0) und unterschiedlichenGatterlaufzeiten T2 und T3 springt der Funktionswert kurzzeitig auf0 und im Anschluß wieder auf 1. Dieses Verhalten wird Hazard(Risiko, Gefahr) genannt.



Hazards

Statisc he Hazards:

Ein statischer Hazard liegt vor, wenn der Ausgang konstant bleibensollte, aber kurzzeitig einen anderen Wert annimmt.Ein statischer 0-Hazard liegt vor, wenn der Ausgang eigentlich kon-stant 0 sein sollte; ein statischer 1-Hazard liegt vor, wenn der Aus-gang konstant 1 sein sollte.

Statischer 0-HazardStatischer 1-Hazard

Dynamisc he Hazards:

Ein dynamischer Hazard liegt vor, wenn der Ausgang bei einemUbergang vor dem Einstellen auf den endgultigen Wert noch eini-ge Male andere Werte annimmt.Ein dynamischer 0-1-Hazard liegt vor, wenn dies beim Wechsel von0 nach 1 geschieht; ein dynamischer 1-0-Hazard liegt vor, wenndies beim Wechsel von 1 nach 0 geschieht.

Dynamischer 1-0-HazardDynamischer 0-1-Hazard



Funktionshazar ds

Funktionshazards sind schaltungsunabhangige Eigenschaften ei-ner Booleschen Funktion. Sie treten auf, wenn sich mehrereEingange nicht gleichzeitig, sondern nacheinander andern.

Eine Boolesche Funktion f v x1 x��x xn w hat einen statischen Funk-tionshazard fur den Ubergang von X1 z v x1

1 x��x x1n w nach X2 zv x2

1 x��x x2n w , wenn:

1. f v X1 w�z f v X2 w2. � X��z v x�1 x��x x�n w mit x�i z x1

i oder x�i z x2i (i z 1 x��x n) fur das

f v X��w��z f v X1 w .Erkennen von Funktionshazar ds im KV-Diagramm:

X1 z v x1 x x2 x x3 x x4 wX2 z v x1 x x2 x x3 x x4 wX� z v x1 x x2 x x3 x x4 w oder

v x1 x x2 x x3 x x4 w

x1

x

0

2

x3

x4

1

10

Funktionshazards lassen sich nur durch Anderung der BooleschenFunktion vermeiden. Man kann jedoch auch dafur sorgen, daß dieAnderung der Eingangsvariablen in einer bestimmten Reihenfolgegeschieht.



Schaltungshazar ds

Schaltungshazards (auch: logische Hazards) entstehen durch dieSignallaufzeiten in einzelnen Gattern einer Implementierung.

Definition:

Ein Schaltungshazard in einem Schaltnetz S, welches die Boole-sche Funktion f realisiert, liegt vor, wenn:

1. f keinen Funktionshazard fur den Ubergang a � b besitzt

2. wahrend des Wechsels von a nach b am Ausgang von S einHazard beobachtbar ist.



Regeln zur Erkenn ung von Hazards

Sei f eine Boolesche Funktion und seien X1, X2 Eingangsbele-gungen, die sich nur in einer Variablen xk derart unterscheiden,daß f v X1 w�z f v X2 w , dann hat eine DNF(KNF)-Realisierung dieserFunktion�

einen statischen 1(0)-Hazard immer dann, wenn diese Reali-sierung keinen AND(OR)-Term besitzt, der fur die Eingangs-belegungen X1 und X2 gleich 1(0) ist�einen statischen 0(1)-Hazard immer dann, wenn sie einenAND(OR)-Term besitzt, in dem sowohl xk und xk als Literalevorkommen, wahrend alle ubrigen Eingange 1(0) sind

Eine Boolesche Funktion f mit den Eingangsbelegungen X3 und X4

mit f v X3 w��z f v X4 w , die sich nur in einer Variablen xk unterscheiden,hat einen dynamischen 1(0)-Hazard, wenn sie einen Term besitzt,in dem xk und xk als Literale vorkommen, dessen ubrigen Literalealle 1(0) sind.

Beispiel fur einen statisc hen 1-Hazard:

f z x1 x2 x4 � x2 x3 x4

X1 z v x1 x x2 x x3 x x4 wX2 z v x1 x x2 x x3 x x4 w

x1

x2

x

1

3

x4

X2

X1

11

1



Vermeidung von Schaltungshazar ds

Satz (Eichelber ger 1965):

Ein zweistufiges Schaltnetz S fur eine Boolesche Funktionf in disjunktiver Form ist frei von statischen Schaltungsha-zards, wenn jeder Primterm von f durch ein AND-Gatter inS realisiert wird.

Strategien zur Vermeidung von Schaltungshazar ds:�Verwendung redundanter Hardware (Satz von Eichelberger)�Vermeidung von AND-Termen mit xk und xk als Literal�Verlangerung von Signalleitungen, so daß unterschiedlicheLaufzeiten in einzelnen Gattern ausgeglichen werden

Beispiel: Zusatzliche Hardware

x1

x2

x3

x4

11

11

x1

x2

x3

x4

11

11

f z x1x2x4 � x2x3x4

wird zu

f z x1x2x4 � x2x3x4 � x1x2x3



3.6 Abbildung auf eine Gatter -Bib liothek

Bisher wurde vorausgesetzt, daß eine Boolesche Funktion direktauf AND- und OR-Gatter abgebildet wird.In der Regel steht jedoch eine Bausteinbibliothek mit verschiede-nen Funktionsblocken (auch Funktionen mit mehreren Variablen),die moglichst effizient genutzt werden sollten, zur Verfugung.

Bemerkung:

Eine Boolesche Variable kann beliebig oft in Ausdruckenverwendet werden. Der Ausgang eines Gatters darf jedochnur mit begrenzt vielen Gattern verbunden werden (Fan-out-Begrenzung).

Typisc he Funktionsb locke:

z.B.: Bibliothek von European Silicon Structures, ES2 ECPD10

AOI21: y z ab � c

OAI22: y z v a � bw�� v c � d w



Technologieanpassung

1. Darstellung der Booleschen Funktion als azyklischer, gerichte-ter Graph aus generischen Gatterfunktionen (z.B. ausschließ-lich aus NAND-Gattern).

2. Darstellung der Bibliotheksbauelemente durch Gatterfunktio-nen (z.B. ausschließlich aus NAND-Gattern).

3. Suche nach Bereichen, in denen Teile des Graphen der Boo-leschen Funktion durch Graphen der Bibliotheksbauelementeuberdeckt werden (Graphuberdeckungsproblem).

4. Auswahl der Bibliothekselemente, die den Implementierungs-graphen mit minimalen Kosten vollstandig uberdecken.



Beispiel: Implementierungsgraph im NAND-System

g9

g8

g1 g2

g3

g4

g5

g6

g71 &

1

& f 11

&

x1x2x3x4

& f 21&



Beispiel: Zellbib liothek fur die Uberdeckung

&

&

1

&

1

&

& 1 & 3

1

1& &

> 1oai21

nand3

nand2

inv

Gatter Symbol NAND-Darstellung Kosten

1

2

3



Beispiel: Uberdeckung

Gatter Uberdeckung Kosten Eingaben Ausgabe uberdecktg1 nand2 2 x4 � x2 g1 g1

g2 inv 1 g1 g2 g2

g3 inv 1 x1 g3 g3

g4 inv 1 x3 g4 g4

g5 nand2 2 g2 � x3 g5 g5

nand3 3 x4 � x2 � x3 g5 g1 � g2 � g5

g6 nand2 2 g3 � g4 g6 g6

g7 inv 1 g5 g7 g7

g8 nand2 2 g6 � g7 g8 g8

oai21 3 x1 � x3 � g7 g8 g3 � g4 � g6 � g8

g9 nand2 2 g7 � x1 g9 g9

( nand3 3 g2 � x3 � x1 g9 g5 � g7 � g9 )

Die letzte Uberdeckung (nand3 uberdeckt g5, g7 und g9) kann nicht realisiert werden, weil aus demnand3-Gatter nicht das Eingangssignal fur g8 extrahiert werden kann.



Beispiel: Uberdeckte Schaltung

oai21

f 1

x1x2x3x4

& 1nand2

&

1

nand3

& f 21

&

1&

inv


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