IEEE 1149.1...

Altera Corporation 14–12006年 4月

この資料は英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。こちらの日本語版は参考用としてご利用ください。設計の際には、最新の英語版で内容をご確認ください。

14. Stratix IIおよび Stratix II GXデバイスのIEEE 1149.1 (JTAG) バウンダリ・スキャン・テスト

はじめにプリント基板（PCB）の複雑化に伴って、徹底したテストがますます重要になっています。表面実装パッケージおよび PCB製造の進歩によってボードの小型化が進み、外部テスト・プローブや「Bed-of-nails」テスト冶具などの従来型の試験方法の実装が困難になっています。その結果、PCBスペースの削減によるコストの削減が、従来型の試験方法のコスト増によって相殺されてしまうことがあります。

1980年代、Joint Test Action Group (JTAG)は、後に IEEE Std. 1149.1規格として標準化されたバウンダリ・スキャン・テストの規格を開発しました。このバウンダリ・スキャン・テスト (BST)アーキテクチャは、PCB上に狭いリード間隔で実装されているコンポーネントを効率的にテストする機能を提供します。

この BSTアーキテクチャ・テストは、物理的なテスト・プローブを使用しないでピンの接続をテストし、またデバイスの通常動作中に機能データをキャプチャします。デバイスのバウンダリ・スキャン・セルは信号をピンに強制的に出力するか、あるいはピンまたはロジック・アレイ信号からデータをキャプチャします。強制テスト・データはバウンダリ・スキャン・セルにシリアルにシフト・インされます。キャプチャされたデータはシリアルにシフト・アウトされ、外部で期待値と比較されます。図 14-1に、バウンダリ・スキャン・テストの概念を示します。

図 14-1. IEEE Std. 1149.1バウンダリ・スキャン・テスト

CoreLogic

SerialData In

Boundary-Scan Cell

IC

CoreLogic

SerialData Out

JTAG Device 1 JTAG Device 2

Pin Signal

TestedConnection

SII52009-3.1

14–2 Altera CorporationStratix II GXデバイスハンドブック Volume 2 2006年 4月

IEEE Std. 1149.1 BSTアーキテクチャ

この章では、Stratix® IIおよび Stratix GXデバイスの以下のような IEEEStd. 1149.1 BST回路の使用方法について説明します。

IEEE Std. 1149.1 BSTアーキテクチャ IEEE Std. 1149.1バウンダリ・スキャン・レジスタ IEEE Std. 1149.1 BST動作コントロール JTAGチェインでの I/O電圧のサポート IEEE Std. 1149.1 BST回路の利用 IEEE Std. 1149.1 BST回路のディセーブル IEEE Std. 1149.1 BSTガイドライン BSDL (Boundary Scan Description Language)のサポート

BSTに加えて、Stratix IIおよび Stratix II GX デバイスのイン・サーキット・リコンフィギュレーション (ICR)に IEEE Std. 1149.1コントローラを使用することができます。ただし、この章では IEEE Std.1149.1 回路のBST機能のみ説明しています。

IEEE Std. 1149.1 回路を経由した Stratix II デバイスのコンフィギュレーションについては、「Stratix II デバイス・ハンドブック Volume 2」の「Stratix IIデバイスのコンフィギュレーション」の章または「Stratix II GXデバイス・ハンドブック Volume 2」の「Stratix II デバイスのコンフィギュレーション」の章を参照してください。

JTAGを使用したコンフィギュレーションの場合には、Stratix II、Stratix II GX、Stratix、Cyclone™ II、および Cyclone デバイスはJTAGチェインで最初の17デバイス以内になるようにしてください。これらのデバイスはすべて、同一の JTAGコントローラを備えています。Stratix II、Stratix II GX、Stratix、Cyclone II、およびデバイスが 18 番目以降にある場合には、これらのデバイスのコンフィギュレーションは失敗する可能性があります。これは、SignalTap® IIまたはバウンダリ・スキャン・テストには影響を与えません。

IEEE Std. 1149.1 BSTアーキテクチャ

IEEE Std. 1149.1 BSTモードで動作する Stratix IIおよび Stratix II GXデバイスは、TDI、TDO、TMS、TCKの 4本の要求ピン、および TRSTの 1本のオプション・ピンを使用します。TCKピンは内部ウィーク・プルダウン抵抗を備えていますが、TDIピン、TMSピンおよび TRSTピンは内部ウィーク・プルアップ抵抗を備えています。TDO出力ピンは、I/Oバンク 4の VCCIOで駆動します。すべての JTAG入力ピンは、3.3 V VCCPD

電源で駆動します。JTAGコンフィギュレーション実行中、すべてのユーザ I/Oピンはトライ・ステートになります。

Altera Corporation 14–32006年 4月 Stratix II GXデバイスハンドブック Volume 2

Stratix IIおよび Stratix II GXデバイスの IEEE 1149.1 (JTAG) バウンダリ・スキャン・テスト

チェイン内の複数のデバイスに対して複数の電圧の JTAGチェインを接続するための推奨方法については、14–20ページの「JTAGチェインでの I/O電圧のサポート」を参照してください。

表 14–1に、これらの各ピンの機能をまとめます。

IEEE Std. 1149.1 BST回路には、以下のレジスタが必要です。

実行するアクションおよびアクセスするデータ・レジスタを決定するインストラクション・レジスタ。

TDIと TDO間に最小長のシリアル・パスを提供する 1ビット長のデータ・レジスタであるバイパス・レジスタ。

デバイスのすべてのバウンダリ・スキャン・セルで構成されたシフト・レジスタであるバウンダリ・スキャン・レジスタ。

図 14-2に IEEE Std. 1149.1回路の機能モデルを示します。

表 14–1. IEEE Std. 1149.1ピンの説明

ピン説明ファンクション

TDI テスト・データ入力命令、テストおよびプログラミング・データ用のシリアル入力ピン。データは TCKの立ち上がりエッジでシフト・インされます。

TDO テスト・データ出力命令、テストおよびプログラミング・データ用のシリアル出力ピン。データは TCK の立ち下がりエッジでシフト・アウトされます。このピンは、データがデバイスからシフト・アウトされない場合はトライ・ステートになります。

TMS テスト・モードの選択 TAP（Test Access Point）コントローラ・ステート・マシンの遷移を決定するコントロール信号を提供する入力ピン。ステート・マシン内での遷移は、TCKの立ち上がりエッジで発生します。このため、TCKの立ち上がりエッジの前に TMSを設定する必要があります。TMSは、TCKの立ち上がりエッジで評価されます。

TCK テスト・クロック入力 BST回路へのクロック入力。立ち上がりエッジで発生する動作と、立ち下がりエッジで発生する動作があります。

TRST テスト・リセット入力（オプション）

バウンダリ・スキャン回路を非同期にリセットするアクティブ Low入力。このピンはバウンダリ・スキャン動作の実行中以外は Low にドライブします。非 JTAG ユーザの場合、このピンは恒久的に GNDに接続する必要があります。


IEEE Std. 1149.1バウンダリ・スキャン・レジスタ

図 14-2. IEEE Std. 1149.1ピン回路

図 14-2の注：(1) レジスタの長さについては、該当するデバイスのデータシートを参照してください。

IEEE Std. 1149.1バウンダリ・スキャン・テストは、テスト・アクセス・ポート（TAP）コントローラによって制御されます。TAPコントローラについて詳しくは、14–9ページの「IEEE Std. 1149.1 BST動作コントロール」を参照してください。TMS および TCK ピンは、TAP コントローラを操作し、TDIおよび TDOピンは、データ・レジスタにシリアル・パスを供給します。TDIピンはインストラクション・レジスタにデータを供給し、それによってデータ・レジスタに対するコントロール・ロジックが生成されます。


バウンダリ・スキャン・レジスタは、TDIピンを入力、TDOピンを出力として使用する大きなシリアル・シフト・レジスタです。バウンダリ・スキャン・レジスタは、Stratix IIまたは Stratix II GXの I/Oピンに関連付けられている 3ビットのペリフェラル・エレメントで構成されています。バウンダリ・スキャン・レジスタを使用して、外部ピンの接続をテストしたり、内部データをキャプチャすることができます。

a

UPDATEIRCLOCKIR

SHIFTIR

UPDATEDRCLOCKDR

SHIFTDR

TDI

Instruction Register

Bypass Register

Boundary-Scan Register

Instruction Decode

TMS

TCLK

TAPController

ICR Registers

TDO

Data Registers

Device ID Register

TRST (1)

(1)

(1)



Stratix IIファミリ・デバイスのバウンダリ・スキャン・レジスタの長さについては、「Stratix II デバイス・ハンドブック Volume 1」の「コンフィギュレーション & テスト」の章、および「Stratix II GX デバイス・ハンドブック Volume 1」の「コンフィギュレーション & テスト」の章を参照してください。

図 14-3 に、IEEE Std. 1149.1 デバイスの周辺にテスト・データをシリアルにシフトする方法を示します。

図 14-3. バウンダリ・スキャン・レジスタ

TCK TRST (1)TMS

TAP Controller

TDI

Internal Logic

TDO

Each peripheralelement is either anI/O pin, dedicatedinput pin, ordedicatedconfiguration pin.



Stratix IIまたは Stratix II GXデバイスの I/Oピンのバウンダリ・スキャン・セル

Stratix IIまたは Stratix II GXデバイスの 3ビット・バウンダリ・スキャン・セル (BSC)は、キャプチャ・レジスタおよびアップデート・レジスタのセットで構成されています。キャプチャ・レジスタは OUTJ 信号、OEJ信号および PIN_IN信号によって内部デバイス・データに接続することができ、アップデート・レジスタは PIN_OUT 信号および PIN_OE

信号で外部データに接続できます。IEEE Std. 1149.1 BST レジスタのグローバル・コントロール信号（シフト、クロック、アップデートなど）は、TAP コントローラによって内部で生成されます。MODE 信号は、インストラクション・レジスタのデコーダによって生成されます。バウンダリ・スキャン・レジスタ用のデータ信号パスは、シリアル・データ入力 (SDI)信号からシリアル・データ出力 (SDO)信号までとなります。スキャン・レジスタは、デバイスの TDIピンから始まり、TDOピンで終わります。

図 14-4 に、Stratix II および Stratix II GX デバイスのユーザ I/O バウンダリ・スキャン・セルを示します。



図 14-4. Stratix IIおよびStratix II GXデバイスの IEEE Std. 1149.1 BST回路付きユーザ I/O BSC

0

1

D Q

OUTPUT

D Q

OE

D Q

INPUT

D Q

INPUT

D Q

OUTPUT

D Q

OE

From orTo DeviceI/O CellCircuitryAnd/OrLogicArray

0

1

0

10

1

0

10

1

0

1

PIN_OUT

INJ

OEJ

OUTJ

VCC

SDO

Pin

SHIFT

SDI

CLOCK UPDATE HIGHZ MODE

PIN_OE

PIN_IN

OutputBuffer

CaptureRegisters

UpdateRegisters

GlobalSignals



表 14–2 では、Stratix II および Stratix II GX デバイス内のすべてのバウンダリ・スキャン・セルのキャプチャおよびアップデート・レジスタの機能を説明します。

表 14–2. Stratix IIおよびStratix II GXデバイスのバウンダリ・スキャン・セルの説明注 (1)

ピン・タイプ

キャプチャドライブ

注記出力キャプチャ・レジスタ

OEキャプチャ・レジスタ

入力キャプチャ・レジスタ

出力アップデート・レジスタ

OEアップデート・レジスタ

入力アップデート・レジスタ

ユーザI/Oピン

OUTJ OEJ PIN_IN PIN_OUT PIN_OE INJ NA

専用クロック入力

0 1 PIN_IN N.C. (2) N.C. (2) N.C. (2) PIN_IN はクロック・ネットワークまたはロジック・アレイをドライブ

専用入力(3)

0 1 PIN_IN N.C. (2) N.C. (2) N.C. (2) PIN_INはコントロール・ロジックをドライブ

専用双方向(オープン・ドレイン )(4)

0 OEJ PIN_IN N.C. (2) N.C. (2) N.C. (2) PIN_INはコンフィギュレーション・コントロールをドライブ

専用双方向(5)

OUTJ OEJ PIN_IN N.C. (2) N.C. (2) N.C. (2) PIN_INはコンフィギュレーション・コントロールをドライブ、OUTJは出力バッファをドライブ

専用出力(6)

OUTJ 0 0 N.C. (2) N.C. (2) N.C. (2) OUTJは出力バッファをドライブ

表 14–2の注：(1) TDI、TDO、TMS、TCK、すべての VCC および GND ピン・タイプ、VREF、および TEMP_DIODE ピンには

BSCはありません。(2) 接続なし (N.C.)(3) PLL_ENA、nCONFIG、MSEL0、MSEL1、MSEL2、MSEL3、nCE、VCCSEL、PORSEL、および nIO_PULLUPピンが含まれます。

(4) CONF_DONEおよび nSTATUSピンが含まれます。(5) DCLKピンが含まれます。(6) nCEOピンが含まれます。



IEEE Std. 1149.1 BST動作コントロール

Stratix II および Stratix II GX デバイスは、以下の IEEE Std. 1149.1 BSTインストラクションを実装しています。

SAMPLE/PRELOADインストラクション・モードは、通常のデバイス動作を中断することなく、デバイス・データのスナップショットをとるために使用されます。

EXTESTインストラクション・モードは、デバイス間の外部ピン接続をチェックするために使用されます。

BYPASSインストラクション・モードは、すべて 1で構成されるインストラクション・コードが、インストラクション・レジスタにロードされるときに使用されます。

IDCODEインストラクション・モードは、IEEE Std. 1149.1チェインのデバイスを識別するために使用されます。

USERCODEインストラクション・モードは、IEEE Std. 1149.1チェインにあるデバイス内の電子署名を検査するために使用されます。

CLAMP インストラクション・モードは、バイパス・レジスタが TDIポートとTDOポート間でシリアル・パスとして選択されている間に、ピンからドライブされる信号の状態をバウンダリ・スキャン・レジスタから決定するために使用されます。

HIGHZインストラクション・モードは、すべてのユーザ I/Oピンを非アクティブなドライブ状態に設定します。

BST命令の長さは 10ビットです。これらの命令については、この章の後半で説明します。

BST 命令および命令コードの概要については、「Stratix II デバイス・ハンドブック Volume 1」の「コンフィギュレーション & テスト」の章、および「Stratix II GXデバイス・ハンドブック Volume 1」の「コンフィギュレーション & テスト」の章を参照してください。

IEEE Std. 1149.1 TAPコントローラは、TCKの立ち上がりエッジでクロックされる 16 ステートのステート・マシンで、TMS ピンを使用してデバイスの IEEE Std. 1149.1 動作を制御します。図 14-5 に TAP コントローラ・ステート・マシンを示します。



図 14-5. IEEE Std. 1149.1 TAPコントローラ・ステート・マシン

SELECT_DR_SCAN

CAPTURE_DR

SHIFT_DR

EXIT1_DR

PAUSE_DR

EXIT2_DR

UPDATE_DR

SHIFT_IR

EXIT1_IR

PAUSE_IR

EXIT2_IR

UPDATE_IR

TMS = 0

TMS = 0

TMS = 0

TMS = 1

TMS = 0

TMS = 1

TMS = 1

TMS = 0

TMS = 1

TMS = 0

TMS = 1

TMS = 1

TMS = 0TMS = 0

TMS = 1

TMS = 1

TMS = 0

TMS = 1

TMS = 0

TMS = 0

TMS = 1

TMS = 0

TMS = 0

TMS = 1

TMS = 0

RUN_TEST/IDLETMS = 0

TEST_LOGIC/RESETTMS = 1

TMS = 0

TMS = 1 TMS = 1

TMS = 1 TMS = 1

CAPTURE_IR

SELECT_IR_SCAN



TAP コントローラが TEST_LOGIC/RESET ステートのときには、BST回路がディセーブルされ、デバイスは通常の動作を行う状態となり、インストラクション・レジスタは初期命令として IDCODE で初期化されます。デバイスのパワー・アップ時には、TAP コントローラはこのTEST_LOGIC/RESETステートで起動します。さらに、TMSを 5TCKクロック・サイクルの間 High に保持、または TRSTピンを Low に保持すると、TAP コントローラは TEST_LOGIC/RESET ステートに強制的に入ります。TEST_LOGIC/RESETステートになると、TAPコントローラは TMS が High に保持されている限り（TCK がクロックされている間）または TRSTが Lowに保持されている限りこのステートに留まります。図 14-6 は、IEEE Std. 1149.1 信号に対するタイミングの規格を示したものです。

図 14-6. IEEE Std. 1149.1タイミング波形

TDO

TCK

tJPZX tJPCO

tJPH

tJPXZ

tJCP

tJPSU tJCL tJCH

TDI

TMS

Signalto Be

Captured

Signalto Be

Driven

tJSZX

tJSSU tJSH

tJSCO tJSXZ



IEEE Std. 1149.1の動作を開始するには、TAPコントローラをシフト・インストラクション・レジスタ (SHIFT_IR)ステートに進め、TDIピンに適切なコードをシフト・インすることによってインストラクション・モードを選択します。図 14-7の波形図は、インストラクション・レジスタへの命令コ―ドの入力を表しています。また、図 14-7は TCK、TMS、TDI、TDO、および TAP コントローラのステートの値を示します。RESET ステートから、SHIFT_IR へ TAP コントローラを進めるために、TMS には 01100のパターンを入力します。

図 14-7. インストラクション・モードの選択

TDO ピンは、SHIFT_IR および SHIFT_DR ステートを除くすべてのステートでトライ・ステートになります。TDOピンは、いずれかのシフト・ステートに入った後のTCKの最初の立ち下がりエッジでアクティブになり、いずれかのシフト・ステートを終了した後の TCKの最初の立ち下がりエッジでトライ・ステートになります。

SHIFT_IRステートがアクティブになると、TDOはトライ・ステートを抜け、インストラクション・レジスタの初期ステートが TCKの立ち下がりエッジでシフト・アウトされます。TDOは、SHIFT_IRステートがアクティブになっている限り、継続してインストラクション・レジスタの内容をシフト・アウトします。TAP コントローラは、TMS が Low のときは SHIFT_IRステートになったままです。

TCK

TMS

TDI

TDO

TAP_STATE SHIFT_IR

RUN_TEST/IDLE SELECT_IR_SCAN

SELECT_DR_SCANTEST_LOGIC/RESET CAPTURE_IR EXIT1_IR



SHIFT_IRステートの間、TCKの立ち上がりエッジで TDIピン上のデータをシフトすることによって、命令コードが入力されます。命令コードの最終ビットは、次のステート EXIT1_IRがアクティブになると同時にクロック駆動されなければなりません。EXIT1_IRステートをアクティブにするために、TMSをHighに設定します。一度 EXIT1_IRステートになると、TDOは再びトライ・ステートになります。TDOは、SHIFT_IRおよび SHIFT_DR ステートを除いて、常にトライ・ステートになります。命令コードが正しく入力されると、TAPコントローラは後述する 3つのモードの 1つでテスト・データをシリアルにシフト・インします。3つのシリアル・シフト・テスト・インストラクション・モードは、以下のページで説明されています。

14–13ページの「SAMPLE/PRELOADインストラクション・モード」 14–16ページの「EXTESTインストラクション・モード」 14–18ページの「BYPASSインストラクション・モード」

SAMPLE/PRELOADインストラクション・モードSAMPLE/PRELOAD インストラクション・モードにより、通常のデバイス動作を中断することなく、デバイス・データのスナップショットをとることができます。この命令を使用して、EXTEST 命令をロードする前にアップデート・レジスタにテスト・データをプリロードすることもできます。図 14-8 に、SAMPLE/PRELOAD モードのキャプチャ、シフト、およびアップデート・フェーズを示します。



図 14-8. IEEE Std. 1149.1 BST SAMPLE/PRELOADモード

1

0

D Q D Q 1

0

1

0

1

0D Q D Q 1

0

D Q D Q 1

0

OUTJ

OEJ

MODE

INJ

CaptureRegisters

UpdateRegisters

SDO

SDI SHIFT

CLOCK

UPDATE

1

0

D Q D Q 1

0

1

0

1

0D Q D Q 1

0

D Q D Q 1

0

OUTJ

OEJ

SDI SHIFT

CLOCK

UPDATE MODE

SDO

INJ

CaptureRegisters

UpdateRegisters

キャプチャ・フェーズ

キャプチャ・フェーズでは、ピンの信号、OEJおよび OUTJがキャプチャ・レジスタにロードされます。CLOCK信号は TAPコントローラの CLOCKDR 出力から供給されます。これらのレジスタに保持されるデータは、通常のデバイス動作からの信号で構成されます。

シフトおよびアップデート・フェーズ

シフト・フェーズでは、以前にキャプチャされたピンの信号、OEJおよび OUTJは、CLOCKを使用し TDO ピンを通してバウンダリ・スキャン・レジスタからシフト・アウトされます。データがシフト・アウトされると、TDIピンを通して次のテスト用のパターンをシフト・インすることができます。

アップデート・フェーズでは、データは UPDATE クロックを使用してキャプチャ・レジスタから UPDATE レジスタに転送されます。UPDATEレジスタに格納されたデータは、EXTEST命令に使用できます。



キャプチャ・フェーズでは、キャプチャ・レジスタの前段にあるマルチプレクサがアクティブなデバイスのデータ信号を選択します。このデータはクロックに同期してキャプチャ・レジスタに入力されます。アップデート・レジスタの出力にあるマルチプレクサは、デバイスへの機能的な割り込みを防ぐために、アクティブなデバイスのデータも選択します。シフト・フェーズ中には、デバイス周辺のキャプチャ・レジスタを通してデータをクロック駆動することによってバウンダリ・スキャン・シフト・レジスタが形成され、TDOピンから出力されます。デバイスは同時に新しいテスト・データを TDIにシフト・インし、キャプチャ・レジスタの内容を置き換えることができます。アップデート・フェーズでは、キャプチャ・レジスタ内のデータはアップデート・レジスタに転送されます。このデータは次に、EXTEST インストラクション・モードで使用できます。詳しくは、14–16 ページの「EXTEST インストラクション・モード」を参照してください。

図 14-9 に、SAMPLE/PRELOAD 波形を示します。SAMPLE/PRELOAD 命令コードは、TDIピンを通してシフト・インされます。TAPコントローラは、CAPTURE_DR ステートから SHIFT_DR ステートに進み、TMS がLow に保持されていれば SHIFT_DR ステートにとどまります。キャプチャ・フェーズ後にキャプチャ・レジスタ内に存在していたデータは、TDOピンからシフト・アウトされます。TDIピンにシフト・インされた新しいテスト・データが、バウンダリ・スキャン・レジスタ全体をクロックで周期化された後、TDOピンに出力されます。図 14-9は、キャプチャ・レジスタのデータがシフト・アウトされるまで、TDI の命令コードはTDOピンに出力されないことを示しています。TMSが 2連続 TCKクロック・サイクルの間 High に保持されると、TAP コントローラはアップデート・フェーズのために UPDATE_DRステートに進みます。

図 14-9. SAMPLE/PRELOADシフト・データ・レジスタの波形

Data stored inboundary-scanregister is shiftedout of TDO.

After boundary-scanregister data has beenshifted out, dataentered into TDI willshift out of TDO.

UPDATE_IR

SHIFT_DR

EXIT1_DRSELECT_DR

CAPTURE_DR

EXIT1_IR

UPDATE_DR

SHIFT_IR

Instruction Code

TCK

TMS

TDI

TDO

TAP_STATE



EXTESTインストラクション・モードEXTEST インストラクション・モードでは、デバイス間の外部ピン接続をチェックするために使用されます。SAMPLE/PRELOAD モードとは異なり、EXTEST によってテスト・データを強制的にピン信号に出力することができます。出力ピンに既知の Highおよび Lowのロジック・レベルを与えることによって、スキャン・チェイン内の任意のデバイスのピンでオープンおよび短絡を検出することができます。

図 14-10 に、EXTEST モードのキャプチャ、シフト、およびアップデート・フェーズを示します。



図 14-10. IEEE Std. 1149.1 BST EXTESTモード

1

0

D Q D Q 1

0

1

0

1

0D Q D Q 1

0

D Q D Q 1

0

OUTJ

OEJ

MODE

INJ

CaptureRegisters

UpdateRegisters

SDI SHIFT

CLOCK

UPDATE

SDO

1

0

D Q D Q 1

0

1

0

1

0D Q D Q 1

0

D Q D Q 1

0

OUTJ

OEJ

MODE

INJ

CaptureRegisters

UpdateRegisters

SDI SHIFT

CLOCK

UPDATE

SDO

キャプチャ・フェーズ

キャプチャ・フェーズでは、ピンの信号、OEJおよびOUTJがキャプチャ・レジスタにロードされます。CLOCK信号は TAPコントローラの CLOCKDR 出力から供給されます。以前にアップデート・レジスタに保持されたデータは PIN_IN、INJをドライブし、それによって I/Oピンはトライ・ステートになるか、または信号を出力することができます。

OEJアップデート・レジスタ内の“1”は出力バッファをトライ・ステートにします。

シフトおよびアップデート・フェーズ

シフト・フェーズでは、以前にキャプチャされたピンの信号、OEJおよび OUTJは、CLOCKを使用し TDO ピンを通してバウンダリ・スキャン・レジスタからシフト・アウトされます。データがシフト・アウトされると、TDIピンを通して次のテスト用のパターンをシフト・インすることができます。

アップデート・フェーズでは、データは UPDATE クロックを使用してキャプチャ・レジスタからアップデート・レジスタに転送されます。アップデート・レジスタは、次に PIN_IN、INJをドライブし、I/O ピンがトライ・ステートになるか、または信号を出力できるようにします。



EXTESTは、SAMPLE/PRELOADとは異なる方法でデータを選択します。EXTESTは、出力および出力イネーブル信号のソースとして、アップデート・レジスタからデータを選択します。EXTEST 命令コードが入力されると、マルチプレクサはアップデート・レジスタのデータを選択します。これによって、以前の EXTESTまたは SAMPLE/PRELOADテスト・サイクルからこれらのレジスタに格納されていたデータは、強制的にピン信号として出力することができます。キャプチャ・フェーズでは、このテスト・データの結果はキャプチャ・レジスタに格納され、シフト・フェーズ中に TDOへシフト・アウトされます。新しいテスト・データは、アップデート・フェーズ中にアップデート・レジスタに格納できます。

図 14-11 のEXTEST 波形図は、インストラクション・コード以外、SAMPLE/PRELOAD波形図に類似しています。TDOピンからシフト・アウトされたデータは、キャプチャ・フェーズ後にキャプチャ・レジスタ内に格納されていたデータで構成されます。TDI ピンにシフト・インされた新しいテスト・データが、バウンダリ・スキャン・レジスタ全体をクロックで同期化された後、TDOピンに出力されます。

図 14-11. EXTESTシフト・データ・レジスタ波形

BYPASSインストラクション・モードBYPASS モードは、すべて 1のインストラクション・コードがインストラクション・レジスタにロードされとアクティブになります。図 14-12の波形は、TAP コントローラが SHIFT_DR ステートのときに、スキャン・データがどのようにデバイスを通過するかを示します。このステートでは、データ信号は TCKの立ち上がりエッジの TDIからバイパス・レジスタにクロック・インされ、同じクロック・パルスの立ち下がりエッジの TDOでバイパス・レジスタからクロック・アウトされます。

Data stored inboundary-scanregister is shiftedout of TDO.

After boundary-scanregister data has beenshifted out, dataentered into TDI willshift out of TDO.

UPDATE_IR

SHIFT_DR

EXIT1_DRSELECT_DR

CAPTURE_DR

EXIT1_IR

UPDATE_DR

SHIFT_IR

Instruction Code

TCK

TMS

TDI

TDO

TAP_STATE



図 14-12. BYPASSシフト・データ・レジスタ波形

IDCODEインストラクション・モードIDCODEインストラクション・モードは、IEEE Std. 1149.1チェインのデバイスを識別するために使用されます。IDCODE が選択されると、デバイス識別レジスタに 32 ビットのベンダ定義識別コードがロードされます。デバイス IDレジスタは、TDIポートと TDOポートの間に接続され、デバイスの IDCODEがシフト・アウトされます。

Stratix II および Stratix II GX デバイスの IDCODE について詳しくは、「Stratix IIデバイス・ハンドブック Volume 1」または「Stratix II GXデバイス・ハンドブック Volume 1」の「コンフィギュレーション & テスト」の章を参照してください。

USERCODEインストラクション・モードUSERCODEインストラクション・モードは、IEEE Std. 1149.1チェインにあるデバイス内のユーザ電子署名（UES）を検査するために使用されます。この命令が選択されると、TDIポートと TDOポートの間にデバイス識別レジスタが接続されます。ユーザ定義のUESは、32ビットUSERCODE

レジスタからパラレルにデバイス IDレジスタにシフト・インされます。UESはデバイス IDレジスタを通してシフト・アウトされます。

UES値は、デバイスがコンフィギュレーションされるまでユーザ定義値にはなりません。コンフィギュレーション前は、UES値はデフォルトに設定されます。

Data shifted into TDI onthe rising edge of TCK isshifted out of TDO on thefalling edge of the sameTCK pulse.

UPDATE_IR

SELECT_DR_SCAN

CAPTURE_DR

EXIT1_IR EXIT1_DR

UPDATE_DR

SHIFT_DR

Instruction Code

TCK

TMS

TDI

TDO

TAP_STATE

SHIFT_IR

Bit 2 Bit 3

Bit 1 Bit 2 Bit 4

Bit 1


JTAGチェインでの I/O電圧のサポート

CLAMPインストラクション・モードCLAMPインストラクション・モードは、バイパス・レジスタが TDIポートと TDOポートの間でシリアル・パスとして選択されている間に、ピンからドライブされる信号の状態をバウンダリ・スキャン・レジスタから決定するために使用されます。ピンからドライブされるすべての信号のステートは、バウンダリ・スキャン・レジスタに保持されているデータで完全に定義されます。

コンフィギュレーション後にデバイスをテストする場合、プログラマブルなウィーク・プルアップ抵抗またはバス・ホールド機能によって、ピンの CLAMP値 (バウンダリ・スキャン・セルのアップデート・レジスタに格納されている値 )は無効になります。

HIGHZインストラクション・モードHIGHZインストラクション・モードは、すべてのユーザ I/Oピンを非アクティブなドライブ状態に設定するのに使用されます。これらのピンは新しい JTAG命令が実行されるまでトライ・ステートになります。この命令がインストラクション・レジスタにロードされると、TDIポートとTDOポート間にバイパス・レジスタが接続されます。

コンフィギュレーション後にデバイスをテストする場合、プログラマブルなウィーク・プルアップ抵抗またはバス・ホールド機能によって、ピンの HIGHZ値は無効になります。

JTAGチェインでの I/O電圧のサポート

JTAG チェインはいくつかのデバイスをサポートしています。ただし、チェインに異なる VCCIOレベルを持つデバイスが含まれる場合は注意が必要です。TDOピンの出力電圧レベルは、ドライブする TDIピンの規格を満たす必要があります。TDIピンは、VCCPD（3.3 V）から電源が供給されます。Stratix IIおよび Stratix II GXデバイスでは、バンク 4の VCCIO

電源が TDO ピンに電源を供給します。表 14–3 に、JTAG チェイン動作を適切に実行するためのボード・デザインの推奨事項を示します。

デバイス間にレベル・シフタを挿入して、VCCIO レベルが異なるデバイスの TDI および TDO ラインをインタフェースできます。可能な限り、VCCIOレベルがより高いデバイスから VCCIOレベルが同等以下のデバイスをドライブするよう JTAGチェインを構築してください。このように、レベル・シフタは TDOレベルから JTAGテスタに許容されるレベルにシフトするためにのみ使用されます。図 14-13 に、電圧レベルが混在したJTAGチェインとレベル・シフタをチェインに挿入する方法を示します。



図 14-13. 電圧レベルが混在した JTAGチェイン

表 14–3. サポートされている TDO/TDI電圧の組み合わせ

デバイスTDI入力バッファ電源

I/Oバンク 4の Stratix IIおよびStratix II GX TDO VC C I O 電圧レベル

VC C I O = 3.3 V VCC I O = 2.5 V VC C I O = 1.8 V VC C I O = 1.5 V

Stratix IIおよびStratix II GX

常に VC CP D (3.3 V)

√ (1) √ (2) √ (3) レベル・シフタが必要

非 Stratix II VCC = 3.3 V √ (1) √ (2) √ (3) レベル・シフタが必要

VCC = 2.5 V √ (1)、(4) √ (2) √ (3) レベル・シフタが必要

VCC = 1.8 V √ (1)、(4) √ (2)、(5) √ レベル・シフタが必要

VCC = 1.5 V √ (1)、(4) √ (2)、(5) √ (6) √

表 14–3の注：(1) TDO出力バッファは、VOH (MIN) = 2.4 V。(2) TDO出力バッファは、VOH (MIN) = 2.0 Vを満たします。(3) 外部 250 Ωプルアップ抵抗は必須ではありませんが、ボードの信号レベルが最適でない場合は推奨されます。(4) 入力バッファは 3.3 Vを許容する必要があります。(5) 入力バッファは 2.5 Vを許容する必要があります。(6) 入力バッファは 1.8 Vを許容する必要があります。

3.3 VVCCIO

LevelShifter

2.5 VVCCIO

1.8 VVCCIO

1.5 VVCCIO

Tester

TDO

TDI

Must be 3.3 V Tolerant.

Shift TDO tolevel accepted

by tester ifnecessary.

Must be1.8 V tolerant.

Must be2.5 V tolerant.


IEEE Std. 1149.1 BST回路の使用

IEEE Std. 1149.1 BST回路の使用

Stratix IIおよび Stratix II GXデバイスは、専用の JTAGピンを備えており、IEEE Std. 1149.1 BST回路はデバイスのパワーアップ時にイネーブルされます。コンフィギュレーションの前後だけでなく、コンフィギュレーションの実行中も Stratix IIおよび Stratix II GX FPGA上で BSTを実行できます。Stratix IIおよび Stratix II GX FPGAは、コンフィギュレーション中にコンフィギュレーションを中断することなく、BYPASS、IDCODEおよび SAMPLE命令をサポートします。他のすべての JTAG命令を送出するには、CONFIG_IO 命令を使用してコンフィギュレーションを中断しなければなりません。

CONFIG_IO 命令を使用すると、JTAG ポートを通して I/O バッファをコンフィギュレーションでき、命令が発行されるとコンフィギュレーションを中断します。この命令により、Stratix II または Stratix II GXFPGA のコンフィギュレーション前にボード・レベルのテストを実行するか、またはコンフィギュレーション・デバイスがコンフィギュレーションを完了をするのを待つことができます。一度コンフィギュレーションが中断され、JTAG-BST が完了した場合は、JTAG（PULSE_CONFIG インストラクション）を使用するか、nCONFIGに Lowパルスを入力することによってデバイスをリコンフィギュレーションする必要があります。

コンフィギュレーション前に JTAGバウンダリ・スキャン・テストを実行するときは、nCONFIGピンを Lowに保持する必要があります。

Stratix II および Stratix II GX デバイスのチップ・ワイド・リセット（DEV_CLRn）ピンおよびチップ・ワイド出力イネーブル（DEV_OE）ピンは、JTAG バウンダリ・スキャンまたはコンフィギュレーション動作には影響を与えません。これらのピンをトグルしても、（期待される BSTの動作以外の）BST動作は妨害しません。

Stratix IIまたは Stratix II GXデバイスの JTAGコンフィギュレーションのボードをデザインする場合、専用コンフィギュレーション・ピンの接続を検討する必要があります。

デバイス・コンフィギュレーションのための IEEE Std.1149.1回路の使用について詳しくは、「Stratix II デバイス・ハンドブック Volume 2」の「Stratix II デバイスのコンフィギュレーション」の章、または「Stratix II GXデバイス・ハンドブック Volume 2」の「Stratix II GX デバイスのコンフィギュレーション」の章を参照してください。



コンフィギュレーションされたデバイスのBST

コンフィギュレーションされたデバイスでは、デザイン・ファイル内で出力専用に設定されている I/Oピンに対して、入力バッファはデフォルトでオフになっています。入力バッファがオフになっているときには、コンフィギュレーションされたデバイスの出力ピンをデフォルトのBDSL ファイルでサンプリングすることはできません。コンフィギュレーションされたデバイスの入力バッファを常にイネーブルするようにQuartus II ソフトウェアを設定すると、デバイスはバウンダリ・スキャン・テストを行うコンフィギュレーションされていないデバイスと同様に動作し、デザインの出力ピン上のサンプリング機能が使用できます。これにより、未使用入力バッファは常にオンになるため、待機時電流がわずかに増加する場合があります。Quartus II ソフトウェアでは、以下の手順を実行します。

1. Settings（Assignmentsメニュー）を選択します。

2. Assemblerをクリックします。

3. Always Enable Input Buffersをオンにします。

IEEE Std. 1149.1 BST回路をディセーブルにします

Stratix IIおよび Stratix II GXデバイスの IEEE Std. 1149.1 BST回路は、デバイスのパワーアップ時にイネーブルされます。IEEE Std. 1149.1 BST回路は、BSTまたはイン・サーキット・リコンフィギュレーションに使用されるため、14–22ページの「IEEE Std. 1149.1 BST回路の使用」に記載されるとおり、回路は特定のタイミングでのみイネーブルする必要があります。

Stratix IIまたは Stratix II GXの IEEE Std. 1149.1回路を使用しない場合は、回路を恒久的にディセーブルして、必要ないときに誤ってイネーブルしないようにする必要があります。


IEEE Std. 1149.1バウンダリ・スキャン・テストのガイドライン

表 14–4に、Stratix IIおよび Stratix II GXデバイスの IEEE Std. 1149.1回路をディセーブルするのに必要なピン接続を示します。

IEEE Std. 1149.1バウンダリ・スキャン・テストのガイドライン

IEEE Std. 1149.1デバイスでバウンダリ・スキャン・テストを実行するときは、下記のガイドラインを使用します。

SHIFT_IR ステートの最初のクロック・サイクル中に、インストラクション・レジスタから TDOピンを介して “10...”パターンがシフト・アウトしない場合、TAP コントローラは正しいステートに達していません。この問題を解決するには、以下の手順のいずれかを実行します。

TAPコントローラが正常にSHIFT_IRステートに達したことを確認します。TAP コントローラを SHIFT_IR ステートに進めるには、RESETステートに戻り、コード 01100 を TMSピンに送信します。

デバイスの VCC、GND、JTAG、および専用コンフィギュレーショ

ン・ピンへの接続を確認します。最初のEXTESTテスト・サイクルの前に、SAMPLE/PRELOADテスト・

サイクルを実行して、EXTEST モードに入るときに、デバイス・ピンに既知のデータが存在することを確認します。OEJアップデート・レジスタに 0 がある場合、OUTJ アップデート・レジスタのデータがドライブ・アウトされます。システム内の他のデバイスとの競合を回避するために、ステートは既知で正しくなければなりません。

ICRの間にEXTESTテストを実行してはなりません。この命令は、ICRの間ではなく、ICR の前または後でサポートされます。CONFIG_IO命令を使用して、コンフィギュレーションに割り込んでテストを実行するか、またはコンフィギュレーションが完了するまで待機します。

コンフィギュレーション前にテストを実行する場合は、nCONFIGピンを Lowに保持します。

表 14–4. IEEE Std. 1149.1回路をディセーブルにします

JTAGピン (1) ディセーブルにするための接続

TMS VCC

TCK GND

TDI VCC

TDO オープンのままにします

TRST GND

表 14–4の注：(1) Stratix II または Stratix II GX デバイスの JTAG をディセーブルするソフトウェア・オプションはありません。JTAGピンは専用ピンです。



コンフィギュレーション後は、差動ピン・ペアのどのピンもテストできません。したがって、コンフィギュレーション後に BST を実行するには、これらの差動ピン・ペアに対応する BSCグループ定義を編集する必要があります。BSC グループは、内部セルとして再定義する必要があります。

編集について詳しくは、BSDL (Boundary-Scan Description Language)ファイルを参照してください。

バウンダリ・スキャン・テストについて詳しくは、お問い合わせください。

BSDL (Boundary Scan Description Language) のサポート

VHDL のサブセットである BSDLBoundary-Scan Description Languageは、テスト可能な IEEE Std. 1149.1 BST 対応デバイスの機能を記述できる構文を提供します。テスト・ソフトウェア開発システムは、BSDLファイルをテスト生成、解析、および障害診断に使用します。

詳細について、あるいはIEEE Std. 1149.1準拠のStratix IIおよびStratix II GXデバイス用 BSDL ファイルを入手するには、アルテラのウェブサイト（www.altera.co.jp）を参照してください。

まとめ Stratix IIおよび Stratix II GXデバイスで利用可能な IEEE Std. 1149.1 BST回路は、リード・スペースが狭いデバイスを含むシステムをテストするためのコスト効果が高く効率的な方法を提供します。アルテラおよび他の IEEE Std. 1149.1 準拠デバイスを搭載した回路ボードは、EXTEST、SAMPLE/PRELOAD、および BYPASSモードを使用して、デバイス間のピン接続を内部でテストし、デバイス動作をチェックするシリアル・パターンを作成することができます。

参考文献 Bleeker, H., P. van den Eijnden, and F. de Jong. Boundary-Scan Test: A Practical Approach. Eindhoven, The Netherlands: Kluwer Academic Publishers, 1993.

Institute of Electrical and Electronics Engineers, Inc. IEEE Standard TestAccess Port and Boundary-Scan Architecture (IEEE Std 1149.1-2001). NewYork: Institute of Electrical and Electronics Engineers, Inc., 2001.

Maunder, C. M., and R. E. Tulloss. The Test Access Port and Boundary-ScanArchitecture. Los Alamitos: IEEE Computer Society Press, 1990.


参考文献

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