High Speed SelectIO Wizard v3 - Xilinx...High Speed SelectIO Wizard v3.2 LogiCORE IP 製品ガイド...

High Speed SelectIO Wizard v3.2

LogiCORE IP 製品ガイド

Vivado Design Suite

PG188 2017 年 10 月 4 日

この資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料によっては英語版の更新に対応していないものがあります。日本語版は参考用としてご使用の上、最新情報につきましては、必ず最新英語版をご参照ください。

High Speed SelectIO Wizard v3.2 2PG188 2017 年 10 月 4 日 japan.xilinx.com

目次

IP の概要

第 1 章: はじめに機能概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5

アプリケーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5

サポートされていない機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

ライセンスおよび注文情報 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

第 2 章: 製品仕様パフォーマンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

リソースの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

ポートの説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

第 3 章: コアを使用するデザイン一般的なデザインガイドライン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

クロッキング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

リセット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22

プロトコルの説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

第 4 章: デザインフローの手順コアのカスタマイズおよび生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25

出力ファイルの生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64

コアへの制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65

シミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66

合成およびインプリメンテーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66

第 5 章: サンプルデザイン

第 6 章: テストベンチ

付録 A: 検証、互換性、相互運用性シミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70

ハードウェアテスト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70

付録 B: アップグレードVivado Design Suite でのアップグレード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71

付録 C: デバッグザイリンクスウェブサイト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72

Vivado Design Suite のデバッグ機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73

ハードウェアデバッグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74

https://japan.xilinx.com

https://japan.xilinx.com/about/feedback.html?docType=Product_Guide&docId=PG188&Title=High%20Speed%20SelectIO%20Wizard%20v3.2%20LogiCORE%20IP%20%26%2335069%3B%26%2321697%3B%26%2312460%3B%26%2312452%3B%26%2312489%3B&releaseVersion=3.2&docPage=2


付録 D: その他のリソースおよび法的通知ザイリンクスリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75

Xilinx Documentation Navigator およびデザインハブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75

参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76

改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77

法的通知 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80



High Speed SelectIO Wizard v3.2 4PG188 2017 年 10 月 4 日 japan.xilinx.com Production 製品仕様

はじめに

LogiCORE™ IP High Speed SelectIO™ Wizard は、 SelectIO テクノロジと UltraScale™ および UltraScale+™ デバイスをベースとする高速システムデザインの統合を容易にする IP コアです。このウィザードは、物理層側インターフェイス (PHY) アーキテクチャに存在する RX_BITSLICE、 TX_BITSLICE、RXTX_BITSLICE、 BITSLICE_CONTROL、 PLL ブロックといった I/O およびクロッキングロジックをインスタンシエートおよび構成する Verilog HDL ファイルを作成します。さらに、このコアは、コンフィギュレーション済みインターフェイスのピンプランニングを提供し、制約に基づいてレジスタ転送レベル (RTL) を更新します。

機能

• TX のみ、 RX のみ、および TX、 RX と BIDIR (ベータ ) を組み合わせたバス方向などのインターフェイスタイプをユーザー選択可能

• RX および BIDIR (ベータ ) インターフェイスの場合、クロック /ストローブとデータの関係性をプロトコル設定に従って選択可能

• 8 (Div4) および 4 (Div2) のシリアライズ係数をサポート

• 位相ロックループ (PLL) クロックのソースは、グローバルクロック (GC) ピンまたは BUFG を介して駆動されるインターコネクトが可能

• 特定のデータ速度に応じて PLL 入力クロック周波数範囲をユーザー選択可能

• I/O 遅延を設定可能

• レジスタインターフェイスユニット (RIU) インターフェイスおよびビットスリップロジックを選択可能

• SelectIO ロジックの要件が満たされるようデザインルールチェックを用いて、バンクの選択ならびにバンクで利用可能なすべてのピンのピンプランニングを実施

IP の概要

この LogiCORE IP について

コアの概要

サポートされる

デバイスファミリ(1)

Virtex® UltraScale+、 Kintex® UltraScale+、Zynq® UltraScale+、 Virtex UltraScale、

Kintex UltraScale

サポートされる

ユーザーインターフェイス

RIU

リソースPerformance and Resource Utilization (ウェブページ)

コアに含まれるもの

デザインファイル RTL

サンプルデザイン Verilog

テストベンチ Verilog

制約ファイルザイリンクスデザイン制約ファイル (XDC)

シミュレーションモデル

なし

サポートされるソフトウェアドライバー (2)

なし

テスト済みデザインフロー (3)

デザイン入力 Vivado® Design Suite

シミュレーション

サポートされるシミュレータについては、

『Vivado Design Suite ユーザーガイド : リリー

スノート、インストールおよびライセンス』

を参照

合成 Vivado 合成

サポート

ザイリンクスサポートウェブページで提供

注記:1. サポートされているデバイスの一覧は、 Vivado IP カタログを参

照してください。

2. スタンドアロンドライバーの詳細は、ソフトウェア開発キット (SDK) のディレクトリ (<install_directory>/SDK/<release>/data/embeddedsw/doc/xilinx_drivers.htm) を参照してください。 Linux OS およびドライバーサポートの情報は、ザイリンクス Wiki ページを参照してください。

3. サポートされているツールのバージョンは、『Vivado Design Suite ユーザーガイド : リリースノート、インストールおよびラ

イセンス』を参照してください。

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=ip+ru;d=high-speed-selectio-wiz.html

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;t=vivado+release+notes

https://japan.xilinx.com/support


http://wiki.xilinx.com

http://wiki.xilinx.com


第 1 章

はじめにHigh Speed SelectIO™ Wizard は、ネイティブモードの TX、 RX および RXTX ビットスライスのソース HDL ラッパーを作成します。合成およびインプリメンテーション用の LOC 制約も生成します。

機能概要

コンフィギュレーション設定

• バス方向、 RX 外部クロックとデータ、インターフェイス速度、 PLL クロックソース、 PLL 入力クロック周波数、データ幅、バンク、 TX/RX ピンでの遅延タイプ/遅延値、トライステートおよびストローブ/クロックトライステートを設定。

• RIU インターフェイスおよびビットスライスも設定可能。

ピンの選択

各バイトグループごとに、ピン選択、バス方向、信号タイプ、データ /ストローブ、および信号名を設定します。同じ設定で TX/RX/BIDIR バス方向を選択できます。

各 I/O バンクには 52 本のピンが含まれ、これらは TX/RX/BIDIR に設定できます。このウィザードでは、ピンレベルで次の設定が可能です。

• TX/RX/BIDIR

• シングルエンド /差動

• データ /ストローブ/入力クロック /クロックフォワード

• カスタマイズ可能な信号名

• TX/RXTX ピンのシリアルラインのパワーオン値

• 初期化用のリセットステートマシン

アプリケーション

このソリューションは、 ASIC エミュレーションやチップ間の相互作用といった高速 I/O インターフェイス要件および 300Mb/s ～ 1,600Mb/s のラインレートで動作するシリアルプロトコルに有用です。




第 1 章: はじめに

サポートされていない機能

• カウントモード (遅延の方式)

• サンプルデザインでのダイナミック位相アライメント (DPA) 機能

ライセンスおよび注文情報

このザイリンクス LogiCORE™ IP モジュールは、ザイリンクスエンドユーザーライセンス規約のもとザイリンクス Vivado® Design Suite を使用して追加コストなしで提供されています。この IP およびその他のザイリンクス LogiCORE IP モジュールに関する情報は、 IP コアページから入手できます。その他のザイリンクス LogiCORE IP モジュールやツールの価格および提供状況については、お近くのザイリンクス販売代理店にお問い合わせください。

https://japan.xilinx.com/cgi-bin/docs/rdoc?t=eula

https://japan.xilinx.com/products/intellectual-property.html

https://japan.xilinx.com/about/contact.html




第 2 章

製品仕様UltraScale™ デバイスの各 I/O バンクには 52 本のピンが含まれ、これらは入力、出力、または双方向に使用できます。 High Speed SelectIO™ (HSSIO) Wizard は、ユーザーが選択したコンフィギュレーション設定についてネイティブモードの TX_BITSLICE、 RX_BITSLICE、 RXTX_BITSLICE、および BITSLICE_CONTROL を使用するラッパーを生成する多様なオプションを提供します。このウィザードは PLL を使用するクロッキング回路もコンフィギュレーションします。図 2-1 に、 TX_BITSLICE、 RX_BITSLICE、 RXTX_BITSLICE および BITSLICE_CONTROL を使用する代表的なデザインを示します。

HDL ラッパーは I/O バンクに関連するすべてのビットスライスをインスタンシエートします。選択したピンに従って、対応するビットスライスが汎用インターコネクトおよび I/O に接続されます。このウィザードは最上位ポートに LOC 制約も与えます。

X-Ref Target - Figure 2-1

図 2-1: 代表的なデザイン

X14107




第 2 章: 製品仕様

パフォーマンス

HSSIO ウィザードのパフォーマンスは、自身がサポート可能なデータ速度で判断されます。それが、デバイスで選択した I/O で実現される性能ということです。パフォーマンス特性の詳細は、『UltraScale アーキテクチャ SelectIO リソース : ユーザーガイド』 (UG571) [参照 1] を参照しくてださい。

このコアは、シリアライズ係数 8 の場合は 1,600Mb/s、シリアライズ係数 4 の場合は 1,600Mb/s の最大データ速度をサポートします。汎用インターコネクトロジックはインターフェイス速度クロックの 1/8 または 1/4 クロックで動作します。

リソースの使用

リソース使用状況の詳細は、 Performance and Resource Utilization (ウェブページ) をご覧ください。

このコアは、回路が安定してから実データが I/O に送信されるよう、フリップフロップを使用して PLL の clkoutphyen を生成します。ほかに使用するブロックは FPGA ハードブロックです。

ポートの説明

表 2-1 および表 2-2 に、 High Speed SelectIO ウィザードの入力および出力ポートを示します。ポートの利用可否は、ユーザーの選択で制御されます。

表 2-1 では、 FPGA I/O に接続される最上位ポートをリストしています。ポート名は変更できるため、デザイン内にコアのインスタンスが複数ある場合、ピンに対する LOC 制約の競合を回避できます。

表 2-1: FPGA の I/O に接続されるポート

ポート方向クロックドメイン

説明

グローバルポート

clk_p 入力 NAPLL へ接続される差動クロック入力 P 側。このポートは、 PLL がコアにインスタンシエートされている場合にのみ利用できます。

clk_n 入力 NAPLL へ接続される差動クロック入力 N 側。このポートは、 PLL がコアにインスタンシエートされている場合にのみ利用できます。

clk 入力 NAPLL に接続されるシングルエンドクロック。このポートは、PLL がコアにインスタンシエートされている場合にのみ利用できます。

rst 入力 riu_clk

グローバルリセットピン。リセットは非同期でアサートされます。 RIU クロックがコアへの入力として供給される場合、 RIU クロックに同期してディアサートされます。最小パルス幅は 5ns です。

詳細は、『Kintex UltraScale FPGA データシート : DC 特性および AC スイッチ特性』 (DS892) [参照 2] の「PLL のスイッチ特性」セクションを参照してください。

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=ip+ru;d=high-speed-selectio-wiz.html



bg<x>_pin<y>_<pin num>入力/

出力/入力 NA

I/O ピンへ接続されるデータ /入力クロック /ストローブ/クロックフォワードポート。I/O ピンウィザード IP のポート名は、 [Append Pin No to IOs] がオンのときに Vivado® 統合設計環境 (IDE) でユーザーがバンクでのピン番号を付加して指定します。つまり、生成時にウィザードによって pin_num (0 ～ 51 の値、バンク内に存在するピンの数) がポート名に付加されます。デフォルトのポート名は bg<x>_pin<y>_<pin num> です (デフォルトのポート名はデフォルト値から上書き可能)。この命名規則では、 x はバイトグループ (0 ～ 3 の値)、 y はバイトグループ内のピン位置 (0 ～ 12 の値) を表します。たとえば、 13 番目のピンを選択し、信号名が bg1_pin0 の場合、実際のポート名は bg1_pin0_13 となります。インターコネクト側の対応する信号名は選択したピンの方向により data_from_fabric_bg1_pin10_13 または data_to_fabric_bg1_pin10_13 となります。

bg<x>_pin<y>_nc 入力 NA

推論されたビットスライスのポート。ウィザードは、バイトグループ内におけるストローブ伝搬のためにニブルの bitslice0 を推論します。 <x> はバイトグループ (0、 1、 2、 3)、 <y> は bitslice0 の位置 (下位ニブルは 0、上位ニブルは 6) を表します。これらのポートにデータを駆動する必要はありません。ポートは、デザインのインスタンシエート時に接続し、推論されたビットスライスが正常に機能するように最上位の階層構造に引き出す必要があります。

注記: この IOB はほかの用途に使用できません。

クロッキングガイドラインは、『UltraScale アーキテクチャ SelectIO リソース : ユーザーガイド』 (UG571) [参照 1] を参照してください。

表 2-1: FPGA の I/O に接続されるポート (続き)

ポート方向クロックドメイン

説明

表 2-2: FPGA 汎用インターコネクトロジックに接続されるポート

ポート方向クロックドメイン説明

データポート

data_from_fabric_<sig_name>_<y> [sf -1:0] 入力

pll0_clkout0 または app_clk

インターコネクトロジックから TX/BIDIR TX ビットスライスへのパラレルデータ入力。 <sig_name> は、カスタマイズ時に TX/BIDIR バス方向用に設定された信号名です。

<y> は、 [Append Pin No to IOs] がオンのときにウィザードによって付加されるピン番号 (0 ～ 51 の値) です。 sf はシリアライズ係数です。

data_to_fabric_<sig_name>_<y>[sf-1:0] 出力


RX/BIDIR RX ビットスライスから汎用インターコネクトロジックへのパラレルデータ出力。 <sig_name> は、カスタマイズ時に RX/BIDIR バス方向用に設定された信号名です。

<y> は、 [Append Pin No to IOs] がオンのときにウィザードによって付加されるピン番号 (0 ～ 51 の範囲) です。 sf はシリアライズ係数です。差動 RX ピンの場合、 N ピンに対応するパラレルデータも利用できます。

クロックポート

pll0_clkout0 出力 NA

汎用インターコネクトロジック用に PLL CLKOUT0 を分周したクロック。この周波数は、データ速度/シリアライズ係数となります。このクロックは汎用インターコネクトロジック用のクロックとして使用できます。


PLL0 からの汎用インターコネクトロジック用に PLL CLKOUT1 を分周したクロック。この周波数は、 Vivado IDE で、選択したデータ速度についてサポートされている周波数を示すリストから設定できます。


PLL1 からの汎用インターコネクトロジック用に PLL CLKOUT0 を分周したクロック。この周波数は、 Vivado IDE で、選択したデータ速度についてサポートされている周波数を示すリストから設定できます。

clock_from_ibuf 出力 NA

このポートは、 [RX External Clock and Data] が [ASYNC/NONE] に設定され、 [PLL Clock Source] が [GC Pin] に設定されている場合にのみ利用できます。入力バッファーからのクロック出力は外部ポートとして与えられます。

RX/BIDIR RX 遅延制御ポート

rx_clk 入力 NA RX の LOAD、 CE および INC のサンプリングに使用される遅延クロック。

rx_cntvalue_in_ [8:0] 入力 rx_clk/bidir_rx_clkRX の動的にロード可能なタップ値として FPGA ロジックから渡されるカウンター値。 は、 RX/BIDIR バス方向が選択されている、対応するピン番号です。

rx_cntvalue_out_[8:0] 出力 rx_clk/bidir_rx_clkRX のタップ値をモニタリングするために FPGA へ渡すカウンター値。 は、 RX/BIDIR バス方向が選択されている、対応するピン番号です。

rx_ce_ 入力 rx_clk/bidir_rx_clkRX の IDELAY レジスタクロックのクロックイネーブル信号。 は、 RX/BIDIR バス方向が選択されている、対応するピン番号です。

rx_en_vtc 入力 rx_clk/bidir_rx_clk

RX 遅延制御の新しい遅延値をロードするため、電圧および温度に対して遅延を維持する DELAYCTRL をイネーブルにするアクティブ High の信号。 は、 RX/BIDIR バス方向が選択されているピン番号です。

rx_inc 入力 rx_clk/bidir_rx_clk RX の現在の遅延タップの設定をインクリメントします。 は、 RX/BIDIR バス方向が選択されているピン番号です。

rx_load 入力 rx_clk/bidir_rx_clk RX の CNTVALUEIN からのカウント値をロードします。 は、 RX/BIDIR バス方向が選択されているピン番号です。

RX 拡張遅延制御ポート

rx_cntvalue_in_ext_[8:0] 入力 rx_clkRX の動的にロード可能なタップ値として FPGA ロジックから渡されるカウンター値 (拡張)。 は、 RX バス方向が選択されている、対応するピン番号です。

rx_cntvalue_out_ext_[8:0] 出力 rx_clkRX のタップ値をモニタリングするために FPGA へ渡すカウンター値 (拡張)。 は、 RX バス方向が選択されている、対応するピン番号です。

rx_ce_ext_ 入力 rx_clkRX の IDELAY レジスタクロックのクロックイネーブル信号 (拡張)。 は、 RX バス方向が選択されている、対応するピン番号です。

rx_en_vtc_ext_ 入力 rx_clk

RX 遅延制御の新しい遅延値をロードするため、電圧および温度に対して遅延を維持する DELAYCTRL をイネーブルにするアクティブ High の信号 (拡張)。 は、 RX バス方向が選択されているピン番号です。

rx_inc_ext_ 入力 rx_clk RX の現在の遅延タップの設定をインクリメントします (拡張)。 は、 RX バス方向が選択されているピン番号です。

rx_load_ext_ 入力 rx_clk RX の CNTVALUEIN からのカウント値をロードします (拡張)。 は、 RX バス方向が選択されているピン番号です。

TX/BIDIR TX 遅延制御ポート

tx_clk 入力 N/A TX の LOAD、 CE および INC のサンプリングに使用される遅延クロック。

tx_cntvalue_in_[8:0] 入力 tx_clk/bidir_tx_clkTX の動的にロード可能なタップ値として FPGA ロジックから渡されるカウンター値。 は、 TX/BIDIR バス方向が選択されている、対応するピン番号です。

表 2-2: FPGA 汎用インターコネクトロジックに接続されるポート (続き)

tx_cntvalue_out_[8:0] 出力 tx_clk/bidir_tx_clkTX のタップ値をモニタリングするために FPGA へ渡すカウンター値。 は、 TX/BIDIR バス方向が選択されている、対応するピン番号です。

tx_ce_ 入力 tx_clk/bidir_tx_clkTX の ODELAY レジスタクロックのクロックイネーブル信号。 は、 TX/BIDIR バス方向が選択されている、対応するピン番号です。

tx_en_vtc 入力 tx_clk/bidir_tx_clk

TX 遅延制御の新しい遅延値をロードするため、電圧および温度に対して遅延を維持する DELAYCTRL をイネーブルにするアクティブ High の信号。 は、 TX/BIDIR バス方向が選択されているピン番号です。

tx_inc 入力 tx_clk/bidir_tx_clk TX の現在の遅延タップの設定をインクリメントします。 は、 TX/BIDIR バス方向が選択されているピン番号です。

tx_load 入力 tx_clk/bidir_tx_clk TX の CNTVALUEIN からのカウント値をロードします。 は、 TX/BIDIR バス方向が選択されているピン番号です。

BIDIR 遅延クロックポート

bidir_tx_clk 入力 N/A TX の LOAD、 CE および INC のサンプリングに使用される遅延クロック。

bidir_rx_clk 入力 N/A RX の LOAD、 CE および INC のサンプリングに使用される遅延クロック。

TXBITSLICE_TRI 遅延制御ポート

bidir_tx_bs_tri_clk 入力 bidir_tx_clk LOAD、 CE および INC のサンプリングに使用される遅延クロック。

bidir_tx_bs_tri_cntvaluein<n>[8:0] 入力 bidir_tx_clk動的にロード可能なタップ値として FPGA ロジックから渡されるカウンター値 (ニブルにつき 1)。 <n> は 0 ～ 7 のニブル番号を表します。

bidir_tx_bs_tri_cntvalueout<n>[8:0] 出力 bidir_tx_clk遅延制御のタップ値をモニタリングするために FPGA ロジックへ渡すカウンター値 (ニブルにつき 1)。<n> は 0 ～ 7 のニブル番号を表します。

bidir_tx_bs_tri_ce<n> 入力 bidir_tx_clk ODELAY レジスタクロックのクロックイネーブル信号 (ニブルにつき 1)。 <n> は 0 ～ 7 のニブル番号を表します。

bidir_tx_bs_tri_en_vtc<n> 入力 bidir_tx_clk

TXBITSLICE TRI 遅延制御の新しい遅延値をロードするため、電圧および温度に対して遅延を維持する DELAYCTRL をイネーブルにするアクティブ High の信号。<n> は 0 ～ 7 のニブル番号を表します。

bidir_tx_bs_tri_inc<n> 入力 bidir_tx_clk 現在の遅延タップの設定をインクリメントします (ニブルにつき 1)。 <n> は 0 ～ 7 のニブル番号を表します。

bidir_tx_bs_tri_load<n> 入力 bidir_tx_clk CNTVALUEIN からのカウント値をロードします (ニブルにつき 1)。 <n> は 0 ～ 7 のニブル番号を表します。

トライステートポート

tri_tbyte<n>[3:0] 入力


シリアライズされたトライステート入力 (ニブルにつき 1)。<n> は 0 ～ 7 のニブル番号を表します。

data_tri = 0 または clk_tri が有効の場合、これらのポートは multi_bank インターフェイス機能にではなく、tri_bitslice_tri 機能にのみ使用されます。

注記: これらのポートはマルチバンク機能に使用できます。

tri_t 入力pll0_clkout0 または app_clk

組み合わせデータトライステート入力 (ニブルにつき 1)。 は、 BIDIR または TX バスが選択されているピン番号です。

RIU ポート

riu_addr_bg<m>[5:0] 入力 riu_clk RIU レジスタのアドレス。 <m> はバイトグループを表します。 0 ～ 3 で示されます。

riu_clk 入力 N/A

汎用インターコネクトからのシステムクロック。 <m> はバイトグループを表します。 0 ～ 3 で示されます。 Vivado IDE で、 PLL を riu_clk を生成する供給元として選択できます。 PLL_CLKOUT1 が riu_clk のソースとして使用されます。デザインには riu_clk が必要です。

riu_nibble_sel_bg<m>[1:0] 入力 riu_clk上位 (ロジック 1 または下位ニブル 0) に対する RIU 読み出し /書き込みをイネーブルにするためのニブルの選択。<m> はバイトグループを表します。 0 ～ 3 で示されます。

riu_wr_data_bg<m>[15:0] 入力 riu_clk レジスタへの書き込みデータの入力。 <m> はバイトグループを表します。 0 ～ 3 で示されます。

riu_wr_en_bg<m> 入力 riu_clk レジスタライトイネーブル信号 (アクティブ High)。 <m> はバイトグループを表します。 0 ～ 3 で示されます。

riu_rd_data_bg<m>[15:0] 出力 riu_clk コントローラーへの読み出しデータの出力。 <m> はバイトグループを表します。 0 ～ 3 で示されます。

riu_valid_bg<m> 出力 riu_clk コントローラーへの読み出し Valid 信号の出力。 <m> はバイトグループを表します。 0 ～ 3 で示されます。

ステータス/制御

pll0_locked 出力 N/A ロジック High で、 PLL が目的のクロック周波数にロックされていることを示します。

dly_rdy_bsc<n> 出力 riu_clk 固定遅延のキャリブレーション完了を示します。

vtc_rdy_bsc<n> 出力 riu_clk

PHY キャリブレーションが完了しています (VTC は準備完了 – EN_VTC のイネーブル後)。

注記: VTC は Voltage and Temperature Control (電圧および温度の制

御) です。

en_vtc_bsc<n> 入力 riu_clk新しい遅延値をロードするため、電圧および温度に対して遅延を維持する DELAYCTRL をイネーブルにするアクティブ High の信号。

fifo_empty_ 出力pll0_clkout0 または app_clk

各ビットスライスからの FIFO Empty フラグ。 は、 RX/BIDIR RX が選択されているピン番号です。

fifo_rd_en_ 入力pll0_clkout0 または app_clk

各ビットスライスの FIFO 読み出しイネーブル信号。 は、 RX/BIDIR RX が選択されているピン番号です。このポートは、Vivado IDE で [FIFO Read Enable User Control] をオンにした場合にのみ利用できます。

fifo_rd_clk_ 入力pll0_clkout0 または app_clk

各ビットスライスの FIFO 読み出しクロック。 は、 RX/BIDIR RX が選択されているピン番号です。

fifo_rd_data_valid 出力 fifo_rd_clkdata_to_fabric バスが検証されました。このポートは、Vivado IDE で [FIFO Read Enable User Control] をオフにした場合にのみ利用できます。

start_bitslip 入力 N/A

ビットスリップロジックのリセット。アクティブ Low。最上位のリセットピンがアサートされると、 Low に駆動されます。 start_bitslip ポートは、シリアルラインの送信パートナーがビットスリップトレーニングパターンを送信している場合にのみディアサートする必要があります。

bitslip_error_ 出力 fifo_rd_clk_

ビットスリップのエラー出力。 8 ビットシリアライズについてビットスリップが 8 回実行され、 4 ビットシリアライズについてビットスリップが 4 回実行されると、この出力は High にパルスされます。

rxtx_bitslip_sync_done 出力 fifo_rd_clk ビットスリップトレーニングパターンがデザインのすべての双方向ピンで受信されることを示します。

rx_bitslip_sync_done 出力 fifo_rd_clk ビットスリップトレーニングパターンがデザインのすべての RX ピンで受信されることを示します。

fifo_wr_clk_<n> 出力 N/A

ストローブを利用できる各ニブルの bitslice0 からの FIFO 書き込みクロック。このピンは、 Vivado IDE で [PLL0_FIFO_WRITE_CLK_OUT] がオンにされている場合にのみ利用できます。

rst_seq_done 出力 riu_clk

リセットシーケンスが完了し、ウィザードが準備完了していることを示します。この信号が High にアサートされると、汎用インターコネクトロジックからのトランザクションが開始されます。

shared_pll0_clkout0_in 入力 N/A

このポートは、 PLL をサンプルデザインにインスタンシエートすることを選択した場合に利用できます。マスターコアからの pll0_clkout0 信号は、スレーブコアへの入力として与えられます。

shared_pll1_clkout0_in 入力 N/A

このポートは、 PLL をサンプルデザインにインスタンシエートすることを選択した場合に利用できます。マスターコアからの pll1_clkout0 信号は、スレーブコアへの入力として与えられます。

shared_pll0_clkoutphy_in 入力 N/A

このポートは、 PLL をサンプルデザインにインスタンシエートすることを選択した場合に利用できます。マスターコアからの pll0_clkoutphy 信号は、スレーブコアへの入力として与えられます。

shared_pll1_clkoutphy_in 入力 N/A

このポートは、 PLL をサンプルデザインにインスタンシエートすることを選択した場合に利用できます。マスターコアからの pll1_clkoutphy 信号は、スレーブコアへの入力として与えられます。



shared_pll0_locked_in 入力 N/A

このポートは、 PLL をサンプルデザインにインスタンシエートすることを選択した場合に利用できます。マスターコアからの pll0_locked 信号は、スレーブコアへの入力として与えられます。

shared_pll1_locked_in 入力 N/A

このポートは、 PLL をサンプルデザインにインスタンシエートすることを選択した場合に利用できます。マスターコアからの pll1_locked 信号は、スレーブコアへの入力として与えられます。

shared_pll0_clkoutphy_out 出力 N/A

このポートは、 PLL をコアにインスタンシエートすることを選択した場合に利用できます。マスターコアからの pll0_clkoutphy 信号は、スレーブコアへの出力として与えられます。

shared_pll1_clkoutphy_out 出力 N/A

このポートは、 PLL をコアにインスタンシエートすることを選択した場合に利用できます。マスターコアからの pll1_clkoutphy 信号は、スレーブコアへの出力として与えられます。

app_clk 入力 N/Aこのポートは、 [Enable Ports to Connect Multiple Interfaces] をオンにした場合に利用できます。これは、ファブリック側ポートの駆動に使用するクロックです。

intf_rdy 出力 RIU CLKこのポートは、 [Enable Ports to Connect Multiple Interfaces] をオンにした場合に利用できます。インターフェイスのリセットシーケンスが完了したことを示します。

multi_intf_lock_in 入力 N/A

このポートは、 [Enable Ports to Connect Multiple Interfaces] をオンにした場合に利用できます。これは、マルチインターフェイスデザインを構成するすべてのインターフェイスの PLL_LOCK の論理積です。






第 3 章

コアを使用するデザインこの章では、コアを使用した設計をより容易にするためのガイドラインおよび追加情報を紹介します。

一般的なデザインガイドライン

このコアは、 UltraScale™ および UltraScale+™ アーキテクチャの高速デザイン向けで、データ速度が 300 ～ 1,600Mb/s の範囲のシリアルプロトコル用に構成できます。 High Speed SelectIO™ Wizard を使用するすべてのデザインで、次の手順に従うことを推奨します。

デザイン固有の High Speed SelectIO (HSSIO) Wizard を生成する前に、インターフェイス速度、クロックとデータの関係性、およびシステムクロッキング構造など、アプリケーションのインターフェイス要件を設定しておく必要があります。たとえば、 PLL 入力クロックソースを指定します。ウィザードによる生成時にボードピンレイアウトの制約が特定されます。

ピンプランニングには 2 つのアプローチがあります。 1 つ目のアプローチとして、ボードレイアウトの制約がない場合、ウィザードからピンプランニングを実行してウィザードを生成できます。この際、 Vivado® デザインツールでの合成およびインプリメンテーションは DRC (デザインルールチェック ) なしで実行する必要があります。 2 つ目のアプローチとして、ボードのピンレアウトをウィザードのピンプランニングに変更することができます。この場合も、 DRC (デザインルールチェック ) なしで Vivado デザインツールが合成およびインプリメンテーションを完了することが重要です。いずれのアプローチでも、ボード設計の後の段階になって問題が発生しないように、 Vivado 合成およびインプリメンテーションを DRC なしで実行する必要があります。

クロッキング

各バンクに関連付けられた PLL は、バンク内の SelectIO リソースにクロックを供給するプライマリソースです。ユーザーは、 PLL への入力基準クロックのソースを選択できます。グローバルクロックピン (GC) からのクロック、または BUFG を介する汎用インターコネクトから供給されるクロックをソースとして選択できます。 Vivado IDE から入力クロック周波数を選択することもできます。 Vivado には、使用するデバイスでサポートされるクロックがリストされます。

PLL のインスタンシエーション

Vivado IDE では、 PLL をコアまたはサンプルデザインにインスタンシエートするかを選択できます。これにより、1 つのバンク内の複数デザイン間で PLL を容易に共有して使用できるようになります。自身にインスタンシエートされている PLL を含むコアは、マスターと呼ばれます。内部に PLL インスタンスが含まれないウィザードのほかのインスタンスは、スレーブと呼ばれます。図 3-1 に、マスターコアとスレーブコア間のインターフェイスを示します。マスターコアとスレーブコアを生成する場合、インターフェイス速度およびその他の PLL パラメーターは変更しないようにします。

注記: PLL への入力クロックソースが GC ピンからのものである場合、 PLL の共有オプションは無効になります。これは、マスターコアに GC で駆動される PLL が含まれるためです。スレーブコアには入力クロックソースとして [BUFG to PLL] を選択する必要があります。




第 3 章: コアを使用するデザイン

PLL0 および PLL1 は両方とも clk_scheme.v モジュールにインスタンシエートされます。 clk_scheme.v は、選択に基づいてコアまたはサンプルデザインのいずれかにインスタンシエートされます。

注記: RX のみのデザインで PLL をサンプルデザインにインスタンシエートできるのは、 Edge DDR Strobe モードまたは Center DDR Strobe モードの場合のみです。

RIU クロック

RIU クロックはデザインに必ず必要です。リセットステートマシンおよびビットスライス制御モジュールは RIU クロックで動作します。このクロックは、 riu_clk 入力ポートから提供することも、 PLL0 によって内部で生成することもできます。 Vivado IDE で [Generate RIU Clock from PLL] をオンにすると、 PLL_CLKOUT1 信号を RIU クロックとして内部で使用できます。

TX_BITSLICE のクロッキング

データを送信する場合、 BITSLICE_CONTROL へのマスター入力クロックを使用します。このクロックの周波数で、データのシリアルビットレートが決定します。データは、関連するクロックまたはストローブと共にシリアルラインに送信されます。 TX は、 RX がシリアルモードで動作しない限りデフォルトで PLL0 を使用します。 RX がシリアルモードで動作する場合は PLL1 を使用します。

ウィザードのクロック転送機能は、各バンク内のピンについて有効にできます。ウィザードは、任意の数のクロックフォワードピンをサポートします。クロックフォワードピンの数はデザイン内の TX ピンの数以下にする必要があります。転送されたクロックのデータに対する位相は、 Vivado IDE で設定できます。

RX では、クロックフォワードピンはストローブ/クロックとして動作します。クロック /ストローブの位相は、データのエッジまたは中央に揃えることができます。クロック /ストローブは、 TX_BITSLICE/RXTX_BITSLICE の D[7:0] 入力に 01010101 パターンを適用することでデータと同じように生成されます。データに対するストローブの位相は、 TX_BITSLICE/RXTX_BITSLICE の TX_OUTPUT_PHASE_90 属性を設定することで揃えられます。


図 3-1: PLL の共有

Master Core

PLL

Slave Core

shared_pll0_clkoutphy

shared_pll1_clkoutphy

shared_pll0_locked

shared_pll1_locked

shared_pll0_clkout0

shared_pll1_clkout0





RX_BITSLICE のクロッキング

RX では PLL0 がプライマリクロックソースとなります。 RX_BITSLICE でデータをキャプチャするために使用するモードには 2 つあり (SERIAL_MODE = TRUE/FALSE)、 BITSLICE_CONTROL コンポーネントの属性によって開始されます。

• SERIAL_MODE 属性を TRUE に設定した場合、受信データは PLL0 からの CLKOUTPHY を使用してキャプチャされます。これには、 Vivado IDE の [RX External Clock and Data] を [ASYNC/NONE] または [Fractional] (ベータ ) に設定して対応します。受信データのキャプチャクロックおよび受信データは、非同期または同期で位相関係は未知となるか、あるいはデータに関連付けられた非 SDR (シングルデータレート ) または DDR (ダブルデータレート ) 転送クロックとなります。これらのアプリケーションでは、データリカバリを処理する特別なロジックデザインが必要です。詳細は、 AR 64216 を参照してください。 CLKOUTPHY の周波数は、インターフェイス速度の半分です。『UltraScale アーキテクチャ SelectIO リソースユーザーガイド』 (UG571) [参照 1] に記載されているクロッキング規則に従って、ウィザードは RX データピンに関連するニブルの 0 番目の位置にある RX_BITSLICE を推論します。ウィザードにより、 ASYNC モードをサポートする完全なソリューションが提供されるわけではありません。このコアは、非同期データをキャプチャするために追加ロジックと共に使用しなければならない SelectIO プリミティブのラッパーを生成するだけです。

ASYNC モードのリファレンスデザインは、『ネイティブモードの高速 I/O インターフェイス』 (XAPP1274) [参照 12] を参照してください。

注記: RX がシリアルモードで動作している場合、 TX および RX のビットスライスは同じニブル内で使用できません。

• SERIAL_MODE 属性を FALSE に設定した場合、受信データは、データと共に転送されたクロックまたはストローブを使用してキャプチャされます。これには、 Vivado IDE の [RX External Clock and Data] を [Edge DDR]/[Center DDR]/[Edge DDR Strobe]/[Center DDR Strobe] に設定して対応します。

Edge DDR

このモードでは、クロックとストローブは同一です。つまり、システムでは DDR クロックが使用され、これをデータのキャプチャに使用できます。クロックは、入力として GC/QBC ピン (Bytegroup2 pin0) にのみ供給されます。Edge DDR および Center DDR モードでは、クロックはストローブとして動作します。つまり、クロックはすべてのビットスライスに伝搬される必要があります。したがって、 GC+QBC ピン (ピン 26) に供給する必要があります。また PLL への入力基準クロックでもあるため、クロックはフリーランニングでかつ連続動作する必要があります。このクロックは、『UltraScale アーキテクチャ SelectIO リソースユーザーガイド』 (UG571) [参照 1] に記載のバイト間およびニブル間のクロッキング規則に従って、すべての RX データピンに転送されます。この規則に従って、ウィザードは GC/QBC ピン (Bytegroup2 pin0) にある RX_BITSLICE を推論します。入力クロックは RX_BITSLICE の入力に接続されます。次の図は、データとクロックの位相関係を示しています。


図 3-2: Edge DDR

Transmitted/Received Clock

Transmitted/Received Data

X15065-010517

https://japan.xilinx.com/support/answers/64216.html


https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug571-ultrascale-selectio.pdf https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug571-ultrascale-selectio.pdf






Center DDR

これは、データに対するクロックの位相が 90° シフトされていることを除いては図 3-2 と同じです。次の図は、データとクロックの位相関係を示しています。

Edge DDR Strobe

このモードでは、 RX データは入力ストローブを使用してキャプチャされます。このストローブは、バンク内のクワッドバイトクロック (QBC) ピンまたは専用バイトクロック (DBC) ピンに入力できます。ウィザードは 1 つのバンク内で最大 8 つのストローブをサポートします。 RX データピンへのストローブの伝搬は、『UltraScale アーキテクチャ SelectIO リソースユーザーガイド』 (UG571) [参照 1] に記載のバイト間およびニブル間のクロッキング規則に従います。この規則に従って、ウィザードは、ストローブが伝搬される各ニブルの 0 番目の位置にある RX_BITSLICE を推論します。推論されたビットスライスに関連する I/O は、末尾に _nc が付けられて最上位ラッパーに現れます。デザインが正しく機能するよう、これらの I/O には XDC ファイルで制約を適用する必要があります。

RX データピンに最も近いストローブピンがデータピンの関連ストローブとして選択されます。適切なストローブおよびデータピン位置が選択されるように、ピンプランニングでは特に注意を払う必要があります。

Center DDR Strobe

これは、図 3-5 に示すデータとストローブの位相関係を除いて、「Edge DDR Strobe」と同じです。


図 3-3: Center DDR


図 3-4: Edge DDR Strobe


図 3-5: Center DDR Strobe



X15066-010517



X15065-010517



X15066-010517





Advanced Strobe/Clock モード

Advanced Strobe/Clock モードは、 2 つの独立したストローブを使用して 1 つのデータラインをサンプリングする際に使用します。このオプションは、 Edge DDR Strobe/Clock および Center DDR Strobe/Clock モードでのみ利用できます。次の図に、データとストローブのタイミングの関係を示します。

• P データは StrobeP の立ち上がりエッジでサンプリングされます。

• N データは StrobeN の立ち下がりエッジでサンプリングされます。

• StrobeP および StrobeN は同じバイトグループ内の個々のニブルに与えられます。

• EN_OTHER_PCLK 属性は、 StrobeN/InvStrobeN が入力のニブルに対して設定されます。

• EN_OTHER_NCLK 属性は、 StrobeP/InvStrobeP が入力のニブルに対して設定されます。

ニブルに入力として StrobeP が含まれる場合、ほかのニブルに対して選択可能なストローブ/クロックは、 StrobeN または InvStrobeN (StrobeN の反転) です。

ニブルに入力として StrobeN が含まれる場合、ほかのニブルに対して選択可能なストローブ/クロックは、 StrobeP または InvStrobeP (StrobeP の反転) です。

RXTX_BITSLICE のクロッキング

RXTX_BITSLICE の TX 部分のクロッキングは、「TX_BITSLICE のクロッキング」の記載に従います。

RXTX_BITSLICE の RX 部分のクロッキングは、EDGE DDR Strobe モードまたは Center DDR Strobe モードしかサポートしません。つまり、 RXTX_BITSLICE でのデータキャプチャにはストローブが必須です。


図 3-6: Advanced Strobe





PLL の使用

デザインに TX、 RX および RX_TX ビットスライスが混在する場合、 PLL は表 3-1 に示すように使用されます。 RX がシリアルモードで動作している場合、 TX および RX のビットスライスは同じニブル内で使用できません。また、双方向 (RXTX) 動作はサポートされません。

表 3-1: PLL の使用

デザインの構成[RX External Clock and Data]

での設定PLL の使用説明

TX + RX Edge DDR、 Center DDR、Edge DDR Strobe、Center DDR Strobe

TX は PLL0 を使用すべての BITSLICE_CONTROL モジュールへのマスター入力クロックは、 PLL0 から供給されます。

RX は PLL0 を使用

TX + RX ASYNC/NONE および Fractional (ベータ )

TX は PLL1 を使用 TX に関連する BITSLICE_CONTROL へのマスター入力クロックは、 PLL1 から供給されます。

RX は PLL0 を使用 RX に関連する BITSLICE_CONTROL へのマスター入力クロックは、 PLL0 から供給されます。

TX + RX + RXTX Edge DDR Strobe、Center DDR Strobe

TX は PLL0 を使用すべての BITSLICE_CONTROL モジュールへのマスター入力クロックは、 PLL0 から供給されます。

RX は PLL0 を使用

RXTX は PLL0 を使用





リセット

ウィザードは、ラッパーに組み込まれるリセットモジュールを生成します。このモジュールは RIU クロックで動作します。入力は、デザイン内のすべてのビットスライスおよびビットスライス制御モジュールに対してリセットをトリガーする非同期リセットです。次の図に、外部 RIU クロック入力を使用するリセットステートマシンの詳細を示します。

\X-Ref Target - Figure 3-7

図 3-7: HSSIO リセットシーケンス





次の図に、 PLL から RIU クロックが生成される場合のリセットロジックを示します。


図 3-8: PLL からの RIU

Tie all RXTX_BITSLICE.EN_VTC to 1

Set all BITSLICE_CONTROL.SELF_CALIBRATE = TRUE

Assert PLL.PLL_RST (Min duration of Reset is 5ns)

De-assert PLL.PLL_RST

De-assert RXTX_BITSLICE.TX_RST, RXTX_BITSLICE.TX_RST_DLY, RXTX_BITSLICE.RX_RST, RXTX_BITSLICE.RX_RST_DLY, BITSLICE_CONTROL.RST synchronous to RIU_CLK (PLL_CLKOUT1)

Wait for 64 fabric clock cycles of PLL_CLKOUT1, after PLL is locked

Set PLL.CLK_OUT_PHYEN=1

Wait for BITSLICE_CONTROL.DLY_RDY from every bitslice control to go HIGH

Wait for BITSLICE_CONTROL.VTC_RDY from every bitslice control to go HIGH

To start TX transmit assert BITSLICE_CONTROL.TBYTE_IN for all TX

bitslice controlsSynchronous to PLLCLKOUT0

Assert FIFO_RD_EN by taking FIFO_EMPTY from the bitslice furthest removed from the QBC or DBC bitslice

that receives the RX clock

FIFO_RD_EN is generated by NOR of FIFO_EMPTY of all bitslices.

TX Single Strobe/Clock Rx

Set BITSLICE_CONTROL.EN_VTC to be HIGH once all DLY_RDY’s are asserted

DLY_RDY=0 for any BITSLICE_CTRL

Multiple Strobe/Clock Rx

Assert RXTX_BITSLICE.TX_RST, RXTX_BITSLICE.TX_RST_DLY, RXTX_BITSLICE.RX_RST, RXTX_BITSLICE.RX_RST_DLY, BITSLICE_CONTROL.RST

DLY_RDY=0





ピンがクロックフォワードとして選択されている場合、 TX がリセット解除されて TX の rst_seq_done がアサートされるまで、対応するデザイン (RX) はリセット状態のまま保持する必要があります。これにより、信頼性の高いクロックが RX へ供給されます。

注記: 図 3-7 に示す待機時間はすべて、 RIU クロックの 100 万サイクルにハードコードされています。

プロトコルの説明

SelectIO リソースは、選択したデバイスおよびスピードグレードに基づいて、 300Mb/s ～ 1,600Mb/s の範囲で動作するさまざまなシリアルプロトコルとのインターフェイスに使用できます。詳細は、次の文書を参照してください。

• 『UltraScale アーキテクチャ SelectIO リソースユーザーガイド』 (UG571) [参照 1]

• 『Kintex UltraScale FPGA データシート : DC 特性および AC スイッチ特性』 (DS892) [参照 2]

• 『Virtex UltraScale FPGA データシート : DC 特性および AC スイッチ特性』 (DS893) [参照 3]

• 『Kintex UltraScale+ FPGA データシート : DC 特性および AC スイッチ特性』 (DS922) [参照 4]




第 4 章

デザインフローの手順この章では、コアのカスタマイズと生成、制約、およびシミュレーション/合成/インプリメンテーションの手順について説明します。一般的な Vivado® デザインフローおよび IP インテグレーターの詳細は、次の Vivado Design Suite ユーザーガイドを参照してください。

• 『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994) [参照 5]

• 『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 6]

• 『Vivado Design Suite ユーザーガイド : 入門』 (UG910) [参照 7]

• 『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900) [参照 8]

コアのカスタマイズおよび生成

ここでは、ザイリンクスツールを使用し、 Vivado Design Suite でコアをカスタマイズおよび生成する方法について説明します。 IP はユーザーデザインに合わせてカスタマイズできます。それには、 IP コアに関連する各種パラメーターの値を次の手順に従って指定します。

1. IP カタログから IP を選択します。

2. 選択した IP をダブルクリックするか、ツールバーまたは右クリックメニューから [Customize IP] コマンドをクリックします。

Vivado プロジェクトの開始については、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 6] および『Vivado Design Suite ユーザーガイド : 入門』 (UG910) [参照 7] を参照してください。

出力ファイルの生成については、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 6] を参照してください。

注記: この章の図には Vivado IDE のスクリーンショットが使用されていますが、現在のバージョンとはレイアウトが異なる場合があります。

Vivado IDE での一般的な設定

[Component Name]: コンポーネント名はユーザーが指定します。コンポーネント名には Verilog の予約語を含めないようにします。




第 4 章: デザインフローの手順

コンフィギュレーションの設定 — [Basic] タブ

[Clocking]

[Bus Direction]

ユーザーデザインのピンの方向を示します。

• [TX ONLY]: ユーザーデザインには TX ピンのみが含まれています。

• [RX ONLY]: ユーザーデザインには RX ピンのみが含まれています。

• [TX+RX]: ユーザーデザインには TX および RX ピンが含まれています。

• [BIDIR or TX+RX or TX+RX+BIDIR]: ユーザーデザインには TX、RX および BIDIR (ベータ ) ピンが混在しています。

注記: 双方向シグナリング機能は、ベータモードでしか利用できません。詳細は、ザイリンクスアンサー 69471 を参照してください。

[RX External Clock and Data]

データに対する外部クロックの位相揃えを示します。これは、 RX ピンおよび BIDIR (ベータ ) ピンに適用可能です。

• [Edge DDR]: [Bus Direction] が [RX Only] に設定されている場合にのみ適用可能です。詳細は、第 3 章の「クロッキング」を参照してください。

• [Center DDR]: [Bus Direction] が [RX Only] に設定されている場合にのみ適用可能です。詳細は、第 3 章の「クロッキング」を参照してください。

• [ASYNC/NONE] (ベータ ): 詳細は、第 3 章の「クロッキング」を参照してください。


図 4-1: インターフェイスのコンフィギュレーション設定

https://japan.xilinx.com/cgi-bin/docs/ctdoc?cid=;d=







• [Fractional] (ベータ ): 詳細は、第 3 章の「クロッキング」を参照してください。

• [Edge DDR Strobe/Clock]: RX および BIDIR (ベータ ) ピンにのみ適用可能です。詳細は、第 3 章の「クロッキング」を参照してください。

• [Center DDR Strobe/Clock]: RX および BIDIR (ベータ ) ピンにのみ適用可能です。詳細は、第 3 章の「クロッキング」を参照してください。

• [Enable Advanced Strobe Selection]: 詳細は、第 3 章の「クロッキング」を参照してください。

[PLL Clock Source]

クロックは、このオプションで設定されたバッファーを介して PLL へ送られます。

• [GC Pin]: 入力クロックが GC ピンで利用可能な場合、このオプションを選択します。この場合、入力クロックはウィザードによってインスタンシエートされた IBUF (シングルエンドクロック ) または IBUFDS (差動クロック ) を介して PLL に送られます。

• [Fabric] (BUFG で駆動): クロックが汎用インターコネクトから送られる場合は、このオプションを選択します。ウィザードは入力クロックポート (clk) を直接 PLL に接続します。 BUFG がインターコネクトにインスタンシエートされていることを確認する必要があります。

• [Access Clock Output from IBUF]: このオプションは、 [Rx Clock to Data Alignment] が [ASYNC/NONE] に設定され、[PLL Clock Source] が [GC Pin] に設定されている場合にのみ利用できます。このオプションをオンにすると、入力バッファーからのクロック出力が外部ポートとして提供されます。

[Interface Speed (Mb/s)]

コンフィギュレーションのインターフェイス速度を設定します。インターフェイス速度は、選択したデバイスおよびスピードグレードによって指定されます。詳細は、 UltraScale™ および UltraScale+™ のデータシートを参照してください。

[PLL Input Clk Frequency (MHz)]

PLL の入力クロック周波数を設定します。選択したデータ速度に応じて、サポートされる入力クロック周波数の範囲がリストされます。 Edge DDR/Center DDR の場合、入力クロック周波数はデータ速度の半分に設定されます。

注意: ウィザードには、 TX デザインに適用可能な推奨入力周波数がリストされます。詳細は、『UltraScale アーキテクチャクロッキングリソースユーザーガイド』 (UG572) [参照 13] を参照してください。

[PLL CLKOUT0 (MHz)]

PLL0 の CLKOUT0 (PLL0 からの分周クロック ) の周波数を示します。このクロックの周波数は、データ速度/シリアライズの係数です。

[Select if PLL is included in Core or Example design]

詳細は、第 3 章の「クロッキング」を参照してください。

[PLL Phase Shift Mode]

位相シフトされたクロックを WAVEFORM クロックまたは LATENCY クロックのどちらにモデル化するかを選択します。レイテンシにモデル化された場合はマルチサイクル制約は必要ありません。 PHASE_SHIFT_MODE プロパティは生成された XDC で設定します。詳細は、『Vivado Design Suite ユーザーガイド : デザイン解析およびクロージャテクニック』 (UG906) [参照 14] を参照してください。

https://japan.xilinx.com/support/documentation/sw_manuals_j/xilinx2016_2/ug906-vivado-design-analysis.pdf

https://japan.xilinx.com/support/documentation/sw_manuals_j/xilinx2016_2/ug906-vivado-design-analysis.pdf





[Other]

[Bank]

選択したデバイスで有効な HP (High Performance) バンクと HR (High Range) バンクのリストを示します。

[BITSLICE Serialization Factor]

汎用インターコネクトへのパラレルデータ入力または汎用インターコネクトからのパラレルデータ出力のシリアライズ係数を指定します。有効な値は 4 および 8 です。シリアライズ係数はデフォルトで 8 に設定されています。

[Bitslip Training Pattern]

ビットスリップロジックを同期させるには、あらかじめ定義されているトレーニングパターン (HEX 形式) を受信する必要があります。トレーニングパターンは、一意であり、高次プロトコルで定義する必要があります。start_bitslip ポート (アクティブ Low) は、ビットスリップロジックをリセット状態に保持します。 start_bitslip ポートは、トランスミッターが有効なビットスリップトレーニングパターンを駆動し始めたときにのみ High 駆動する必要があります。トランスミッターは、 rx_bitslip_sync_done 信号 (RX インターフェイス) または rxtx_bitslip_sync_done 信号 (BIDIR (ベータ ) インターフェイス) がアサートされるまでトレーニングパターンを断続的に送信します。

詳細は、次のタイミング図を参照してください。

[Data 3-State]

双方向データピンと TX データピンおよびクロックフォワードピンのトライステート制御を設定します。

• [Combinatorial]: RXTX_BITSLICE または TX_BITSLICE の T ピンを使用します。汎用インターコネクトロジックからの T 入力は RXTX_BITSLICE または TX_BITSLICE に直接送られます。

• [Serialized]: 汎用インターコネクトロジックからの TBYTE_IN 入力は、 BITSLICE_CONTROL に送られ、TX_BITSLICE_TRI を介して RXTX_BITSLICE または TX_BITSLICE の TBYTE_IN を制御します。 TBYTE_IN の使用法は、『UltraScale アーキテクチャ SelectIO リソースユーザーガイド』 (UG571) [参照 1] を参照してください。

[Strobe/Clock 3-State]

ストローブ/クロックピンのトライステート制御を設定します。 DBC/QBC ピンはストローブ/クロックピンに設定可能で、受信モードでのみ有効です。ストローブの詳細は、『UltraScale アーキテクチャ SelectIO リソースユーザーガイド』 (UG571) [参照 1] を参照してください。

• [Combinatorial]: RXTX_BITSLICE の T ピンを使用します。汎用インターコネクトロジックからの T 入力は RXTX_BITSLICE に直接送られます。各データビットスライスには、 1 本のストローブピンがあります。ストローブ/クロックが利用可能な場合、 RX データはストローブに対してキャプチャされます。

• [Serialized]: 汎用インターコネクトロジックからの TBYTE_IN 入力は、 BITSLICE_CONTROL に送られ、TX_BITSLICE_TRI を介して RXTX_BITSLICE の TBYTE_IN を制御します。 TBYTE_IN の詳細は、『UltraScale アーキテクチャ SelectIO リソースユーザーガイド』 (UG571) [参照 1] を参照してください。


図 4-2: ビットスリップトレーニングパターンの図

FIFO_RD_CLK

rst

start_bitsliprx_bitslip_sync_done

Min rst pulse width is 5ns

X18790-021617





[Enable Tx 3-State]

このオプションをオンにすると、 TX データおよびクロックフォワードピンをトライステート状態にできます。[Data 3-State] ドロップダウンリストからトライステート制御を選択できます。

注記: [Bus Direction] で TX ピンが含まれることを選択した場合にのみ表示されます。

[Append Pin No to IOs]

このオプションオンにすると、ユーザー定義の信号名の末尾にバンク内の対応するピン番号が付加されます。

[RIU Interface]

各バイトグループのレジスタインターフェイスユニット (RIU) が内部レジスタへアクセスできるようにします。すべての遅延要素のタップ設定は RIU で読み出すことができます。また、クロックゲーティングや電圧と温度 (VT) のトラッキングなどのさまざまな機能を無効にできます。このオプションを使用すると、 FIFO を同期から非同期へ、完全なバイパス可能な FIFO へ動作中に変更できます。このオプションは RIU のアクセスを有効にしますが、 RIU アクセス用のロジックを追加するわけではありません。

[Enable Bitslip]

バス方向が RX、 BIDIR (ベータ ) RX の場合、ビットスリップロジックを有効にして RX データを予期されるパターンに揃えることができます。

[Enable Data Bitslip]

ビットスリップが完了する前でも RX ビットスリップの出力を利用できるようにします。

[Enable Ports to Connect Multiple Interfaces]

1 つのバンク内にある複数のインターフェイスまたは複数のバンクにまたがる 1 つのインターフェイスを接続するために必要なポートの生成を有効にします。これらのポートは、インターフェイスの初期化と正確な機能性維持のために必要です。

該当するポートは、 app_clk、 intf_rdy および multi_intf_lock_in です。これらのポートの接続方法は、第 2 章の「ポートの説明」および AR 68620 を参照してください。






コンフィギュレーションの設定 — [Advanced] タブ

[Clocking Data and Delay]

[RX Delay Cascade]

IDELAY 遅延ラインと拡張遅延ラインのカスケード接続を有効にし、 RX データパスでの合計遅延が 2.5ns となるようにします。 [RX Delay Cascade] は BIDIR (ベータ ) ピンではサポートされていません。

[RX Delay Mode]

RX_DELAY_FORMAT を選択します。 [TIME] または [COUNT] に設定できます。詳細は、『UltraScale アーキテクチャ SelectIO リソースユーザーガイド』 (UG571) [参照 1] を参照してください。

[RX Delay Type]

• [FIXED]: [RX Delay Value] で設定した固定遅延値が RX データに適用されます。

• [VARIABLE]: RX データの遅延は、 CE、 CLK、および INC の遅延制御入力を使用してデフォルト値からインクリメントまたはデクリメントできます。

• [VAR_LOAD]: RX データの遅延は、 CE、 CLK、および INC の遅延制御入力を使用して、デフォルトの設定値からインクリメントまたはデクリメントするか、または CNTVALUEIN に新しい値としてロード可能です。


図 4-3: [Advanced] タブ





[RX Delay Value] (ps)

目標の RX 遅延値をピコ秒で設定します。 [RX Delay Cascade] がオフの場合、最大値は 1,250ps です。 [RX Delay Cascade] がオンの場合、この遅延値は最大 1,250ps または 2,500ps に設定できます。

注記: 双方向ピンの RX および TX 遅延は同じ値に設定する必要があります。双方向ピンの場合、 [RX Delay Value] は [TX Delay Value] と同じ 0 に設定されます。

[TX Delay Type]

• [FIXED]: [TX Delay Value] で設定した固定遅延値が TX データに適用されます。

• [VARIABLE]: TX データの遅延は、 CE、 CLK、および INC の遅延制御入力を使用してデフォルト値からインクリメントまたはデクリメントできます。

• [VAR_LOAD]: TX データの遅延は、 CE、 CLK、および INC の遅延制御入力を使用して、デフォルトの設定値からインクリメントまたはデクリメントするか、または CNTVALUEIN に新しい値としてロード可能です。

[TX Delay Value] (ps)

目標の TX 遅延値をピコ秒で設定します。遅延値 (ps) をタップ数に変換するロジックが I/O 制御ロジックに組み込まれています。このロジックには基準クロックが必要です。遅延ラインによって追加されるタップ依存ジッターはありません。デフォルト値は 1ps から 0ps に変更されます。

注意: エッジにアラインさせるデザインの場合、 RX_CLK_PHASE_P および RX_CLK_PHASE_N 属性は SHIFT_90 に設定します。これらの属性が正しく機能するためには、ニブル内の少なくとも 1 つの RX ビットスライスの遅延値が 0 に設定されている必要があります。詳細は、ザイリンクスアンサー 69672 を参照してください。

[Clock Forward Phase]

TX ピンにのみ利用できます。クロックフォワードと TX データ間の位相を設定します。サポートされる値は 0 および 90 です。

[TX Data Phase]

TX データピンにのみ利用できます。TX_BITSLICE の OUTPUT_PHASE_90 属性を設定します。サポートされる値は 0 および 90 です。

[FIFO Read Enable User Control]

RX/RXTX ビットスライスの FIFO は、ソース同期インターフェイスクロックドメインからファブリッククロックドメインへのデータ転送を可能にします。シングルクロック同期インターフェイスの場合、クワッドバイトクロック (QBC) ビットスライスまたは専用バイトクロック (DBC) ビットスライスから最も離れているビットスライスから FIFO_EMPTY を取得することによりファブリック側で FIFO_RD_EN が駆動されます。

マルチクロックソース同期インターフェイスの場合、 FIFO_RD_EN はすべてのビットスライスの FIFO_EMPTY の NOR に接続されます。

このチェックボックスをオンにすると FIFO_RD_EN ポートが最上位ラッパーに現れます。ユーザーは、このポートを上記のように駆動する必要があります。

デフォルトでは、ウィザードが FIFO_RD_EN ポートを内部で駆動します。出力ポート fifo_rd_data_valid を使用すると、 data_to_fabric バスに有効なデータが存在するかどうかがわかります。

次の各タイミング図を参照してください。 [Enable BitSlip] がオンの場合、ビットスリップロジックの遅延は FIFO_RD_CLK の 4 サイクルです。

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=answers;d=69672.html





[Enable PLL CLKOUT1 (MHz)]

このオプションをオンにすると、 PLL0 の CLKOUT1 ポートをラッパーの出力ポートとして使用できるようになります。

注記: デザインで 2 つの PLL が使用されている場合、PLL1 の CLKOUT1 は出力ポートとして利用できません。[Enable PLL CLKOUT1 (MHz)] がオンのときに利用できるのは PLL0 の CLKOUT1 のみです。

[Generate RIU Clock from PLL]

詳細は、第 3 章の「クロッキング」を参照してください。


図 4-4: [FIFO BitSlip] がオフで [FIFO Read Enable User Control] がオンの場合のタイミング図


図 4-5: [FIFO BitSlip] がオンで [FIFO Read Enable User Control] がオンの場合のタイミング図


図 4-6: [FIFO BitSlip] がオフで [FIFO Read Enable User Control] がオフ (ウィザードが駆動) の場合のタイミング図


図 4-7: [FIFO BitSlip] がオンで [FIFO Read Enable User Control] がオフ (ウィザードが駆動) の場合のタイミング図

FIFO_RD_CLK

rst

start_bitsliprx_bitslip_sync_done

Min rst pulse width is 5ns

X18790-021617

FIFO_RD_CLK

FIFO_EMPTY

FIFO_RD_EN

FABRIC_DATA D0 D1 D2 D3

X18789-021617

FIFO_RD_CLK

FIFO_RD_DATA_VALID


Inverted FIFO EMPTY of Farthest Bitslice

X18787-021617

FIFO_RD_CLK

FIFO_RD_DATA_VALID


X18788-021617





[Enable FIFO WRITE CLKOUT]

このオプションをオンにすると、内部 FIFO への書き込み分周クロックをインターコネクトロジックへ出力できるようになります。このクロックは、ストローブ/クロックを利用できる各ニブルのビットスライス 0 から供給されます。詳細は、『UltraScale アーキテクチャ SelectIO リソースユーザーガイド』 (UG571) [参照 1] を参照してください。

[I/O Standard]

[Enable N-side RX bitslice]

差動 RX ピンに適用可能です。このオプションをオンにすると、 RX ビットスライスが N ピン用にインスタンシエートされます。

[Differential IO Std]

選択したバンクでサポートされる差動 I/O 規格が示されます。デザインに差動ピンが含まれる場合、それらには差動 I/O 規格を設定する必要があります。

[Differential Termination]

差動 I/O 規格に対応する ODT (オンダイ終端) 値を選択します。ユーザーが選択した値は XDC 制約ファイルで設定されます。詳細は、『UltraScale アーキテクチャ SelectIO リソースユーザーガイド』 (UG571) [参照 1] を参照してください。

[Differential TX Pre-Emphasis]

差動 I/O 規格に対応するトランスミッタープリエンファシスの設定を選択します。プリエンファシス値は XDC 制約ファイルで設定されます。詳細は、『UltraScale アーキテクチャ SelectIO リソースユーザーガイド』 (UG571) [参照 1] を参照してください。

[Differential RX Equalization]

差動 I/O 規格に対応する RX イコライゼーションの設定を選択します。イコライゼーション値は XDC 制約ファイルで設定されます。詳細は、『UltraScale アーキテクチャ SelectIO リソースユーザーガイド』 (UG571) [参照 1] を参照してください。

[Single IO Std]

選択したバンクでサポートされ、差動 I/O 規格と互換性のあるシングルエンド I/O 規格が示されます。デザインにシングルエンドピンが含まれる場合、それらにはシングルエンド I/O 規格を設定する必要があります。 RX のみのデザインの場合、示されるリストが選択した差動 I/O 規格と互換性のあるシングルエンド I/O 規格の完全なリストでないことがあります。

[Single Ended Termination]

シングルエンド I/O 規格に対応する ODT (オンダイ終端) 値を選択します。ユーザーが選択した値は XDC 制約ファイルで設定されます。詳細は、『UltraScale アーキテクチャ SelectIO リソースユーザーガイド』 (UG571) [参照 1] を参照してください。

[Single Ended TX Pre-Emphasis]

シングルエンド I/O 規格に対応するトランスミッタープリエンファシスの設定を選択します。プリエンファシス値は XDC 制約ファイルで設定されます。詳細は、『UltraScale アーキテクチャ SelectIO リソースユーザーガイド』 (UG571) [参照 1] を参照してください。

[Single Ended RX Equalization]

シングルエンド I/O 規格に対応する RX イコライゼーションの設定を選択します。イコライゼーション値は XDC 制約ファイルで設定されます。詳細は、『UltraScale アーキテクチャ SelectIO リソースユーザーガイド』 (UG571) [参照 1] を参照してください。







[Pin Selection] タブ

このタブでは、ピンを選択するオプションが提供され、選択した各ピンについてバス方向 (TX、 RX、 BIDIR (ベータ))、信号タイプ (差動/シングルエンド )、信号名を指定でき、さらに使用する目的 (データ、ストローブ/クロック、入力クロックまたはクロックフォワード ) を選択できます。

Byte Groupx (x は 0 ～ 3) のピンを選択します。バイトグループの順序はピン 0 から開始してピン 12 までです。以降の説明は、特に明記のない限りすべてのバイトグループに適用されます。

[Pin Selection]

ピンを選択を有効にします。 P ピンが差動の場合、 N ピンの選択は淡色表示となります ([PinName] には IO_L1P_T0L_ のようにピンが P または N であるかが示される )。たとえば、ピン 0 が差動の場合、ピン 1 の選択は淡色表示となります。ピン 12 は必ずシングルエンドピンです。

[Bus Direction]

選択したピンについてバス方向を設定します。利用可能なオプションは次のとおりです。

• [TX]: ピンの方向は TX に設定されます。このオプションは、コンフィギュレーションの [Basic] タブにある [Bus Direction] で [RX ONLY] が選択されている場合は利用できません。

• [RX]: ピンの方向は RX に設定されます。このオプションは、コンフィギュレーションの [Basic] タブにある [Bus Direction] で [TX ONLY] が選択されている場合は利用できません。

• [BIDIR] (ベータ ): ピンの方向は双方向に設定されます。次の場合このオプションは利用できません。


図 4-8: [Pin Selection] タブ (Byte group0 および Byte group1 (一部) の内容を表示)





° コンフィギュレーションの [Basic] タブにある [Bus Direction] で [TX ONLY] または [RX ONLY] が選択されている。

° コンフィギュレーションの [Basic] タブにある [RX External Clock and Data] で [ASYNC/NONE] または [Fractional] (ベータ ) が選択されている。

注記: 差動ピンの場合、次のようになります。

- RX バス方向の場合、汎用インターコネクトおよび I/O インターフェイスで P と N のインターフェイスポートの両方を使用できます。

- BIDIR (ベータ ) および TX バス方向の場合、 I/O インターフェイスで P および N のインターフェイスポートの両方を使用でき、汎用インターコネクトインターフェイスでは P ポートのみを使用できます。

[Signal Type]

信号タイプは差動またはシングルエンドに設定します。 P ピンが差動の場合、 N ピンは淡色表示となり、差動に設定されます ([PinName] には IO_L1P_T0L_ のようにピンが P または N であるかが示される )。

[Data or Strobe or Clock]

ピンの目的がデータ /ストローブ/クロック /入力クロック /クロックフォワードかを指定できます。 P ピンが差動の場合、 N ピンは淡色表示され、 P ピンと同じ値に設定されます。

• [Data]: ピンをデータピンに設定します。

• [Strobe/Clock]: ピンをストローブピンに設定します。ストローブに設定できるのは DBC/QBC/GC_QBC ピンのみです。 [Pin Name] は、ピンが DBC/QBC/GC_QBC 互換かどうかを示します。たとえば、IO_L1P_T0L_N0_DBC_44 は DBC 互換のピンであることを示しています。 P ピンのみがストローブとして設定可能です。

• [Clk Fwd]: TX バス方向でのみ有効です。インターフェイス内のクロックフォワードピンの数はデータピンの数以下にする必要があります。

• [Input Clock]: ピンをクロックピンに設定します。入力クロックはこのピンになければなりません。 GC/GC_QBC ピンのみが入力クロックピンとして設定可能です。コンフィギュレーションの [Basic] タブにある [PLL Clock Source] で [GC Pin] が選択されている場合、このオプションを利用できます。

[StrobeP]、 [StrobeN]、 [InvStrobeP]、 [InvStrobeN]

[Enable Advanced Strobe/Clock Selection] をオンにした場合、これらのオプションを利用できます。詳細は、第 3 章の「クロッキング」を参照してください。

[Signal Name]

信号名を選択できます。信号名には、バンク内の選択したピンの対応するピン位置が付加されます。 I/O ポートにはこの名前が示され、汎用インターコネクトではデータポートに追加されます。

[Append Pin No to IOs] がオンの場合、たとえば信号名が bg1_pin0 としたら、 I/O ポートは bg1_pin0_13 と表示されます。 13 はピン位置です (byte group0 の 0 から開始)。TX 汎用インターコネクトインターフェイスの場合、データポートは data_from_fabric_bg1_pin0_13 です。 RX のインターフェイスデータポートは data_to_fabric_bg1_pin0_13 です。

[INIT Val]

TX_BITSLICE/RXTX_BITSLICE のシリアライズされたデータ出力の初期値を指定します。





[Pin LOC]

XDC で制約の設定に使用されるピンの LOC 制約です。淡色表示されます。

[PinName]

バンク内のピンの名前を示します。淡色表示されます。ピンに関する情報が提供されます。次に例を示します。

• P または N ピン

• DBC/QBC/GC_QBC/GC ピン

• バイトグループ内のピン位置

• ピンがバイトグループ内の上位/下位ニブルに存在するかどうか

[Summary] タブ

このタブは全体的な設定内容のサマリを示します。

• TX/RX/RXTX ピンの数

• 汎用インターコネクトのクロック周波数

• PLL からの PHY クロック周波数の出力

• 推論されたビットスライス


図 4-9: [Summary] タブ





ユーザーパラメーター

表 4-1 に、 Vivado IDE のフィールドとユーザーパラメーターの対応関係を示します。ユーザーパラメーターは Tcl コンソールで表示可能です。

表 4-1: Vivado IDE のパラメーターとユーザーパラメーターの対応表

Vivado IDE のパラメーター /値(1) ユーザーパラメーター /値(1) デフォルト値

Bus Direction

範囲:

° TX ONLY: 0

° RX ONLY: 1

° BIDIR (ベータ ) または TX+RX または TX+RX+BIDIR (ベータ ): 2

BUS_DIR 0

Interface Speed (Mb/s)

範囲: 300 ～ 1,600Mb/sPLL0_DATA_SPEED 1,000

PLL Input Clk Frequency (MHz)

範囲: 70 ～ 1,099MHzPLL0_INPUT_CLK_FREQ 500.00

RX External Clock and Data

範囲:

° Edge DDR: 0

° Center DDR: 1

° ASYNC/NONE および Fractional (ベータ ): 2

° Center DDR Strobe/Clock: 3

° Edge DDR Strobe/Clock: 4

PLL0_RX_EXTERNAL_CLK_TO_DATA 0

Enable Advanced Strobe/Clock Selection

範囲

° FALSE (オフ): 0

° TRUE (オン): 1

EN_ADV_STRB_SEL 0

Enable FIFO WRITE CLKOUT

範囲:


° TRUE (オン): 1

PLL0_FIFO_WRITE_CLK_OUT 0

PLL Clock Source

範囲:

° GC Pin: IBUF_TO_PLL

° Fabric (BUFG で駆動): BUFG_TO_PLL

PLL0_CLK_SOURCE GC Pin

Access Clock Output from IBUF

範囲:


° TRUE (オン): 1

EN_IBUF_CLKOUT 0

BITSLICE Serialization Factor

範囲: 4、 8SERIALIZATION_FACTOR 8





Select if PLL is included in Core or Example design

範囲:

° Include PLL in core: 0

° Include PLL in Example Design: 1

PLL_SHARING 0

Generate RIU Clock from PLL

範囲:


° TRUE (オン): 1

RIU_FROM_PLL 0

Rx Delay Cascade

範囲:


° TRUE (オン): 1

RX_DELAY_CASCADE 0

RX Delay Type

範囲:

° FIXED: 0

° VARIABLE: 1

° VAR_LOAD: 2

RX_DELAY_TYPE 0

RX Delay Value

範囲: 0 ～ 1,250

注記: UltraScale デバイスの場合、 RX および TX の遅延値は最大で 1,100 です。

RX_DELAY_VALUE 0

TX Delay Type

範囲:

° FIXED: 0

° VARIABLE: 1

° VAR_LOAD: 2

TX_DELAY_TYPE 1

TX Delay Value

範囲: 0 ～ 1.250TX_DELAY_VALUE 1

Clock Forward Phase

範囲:


° TRUE (オン): 1

CLK_FWD_PHASE 0

Bank

範囲: デバイスによって異なるBANK 45

Single IO Std

範囲: 選択した差動 I/O 規格によって異なる

SINGLE_IO_STD NONE

Differential IO Std

範囲: バンクの選択によって異なるDIFFERENTIAL_IO_STD NONE

Single Ended Termination

範囲: シングルエンド I/O 規格によって異なる

SINGLE_IO_TERMINATION NONE

Differential Termination

範囲: 差動 I/O 規格によって異なる

DIFFERENTIAL_IO_TERMINATION NONE

表 4-1: Vivado IDE のパラメーターとユーザーパラメーターの対応表 (続き)






Single Ended TX Pre-Emphasis

範囲: シングルエンド I/O 規格によって異なる

TX_PRE_EMPHASIS_S NONE

Differential TX Pre-Emphasis

範囲:

差動 I/O 規格によって異なる

TX_PRE_EMPHASIS_D NONE

Append Pin No to IOs

範囲:


° TRUE (オン): 1

APPEND_PIN_NO 1

Single Ended RX Equalization

範囲:

シングルエンド I/O 規格によって異なる

RX_EQUALIZATION_S NONE

FIFO Read Enable User Control

範囲:


° TRUE (オン): 1

FIFO_RD_EN_CONTROL 0

Differential RX Equalization

範囲:

差動 I/O 規格によって異なる

RX_EQUALIZATION_D NONE

RIU Interface

範囲:


° TRUE (オン): 1

ENABLE_RIU_INTERFACE 0

Enable Bitslip

範囲:


° TRUE (オン): 1

ENABLE_BITSLIP 0

Enable Data Bitslip

範囲:


° TRUE (オン): 1

ENABLE_DATA_BITSLIP 0

Data 3-State

° Serialized: 0

° Combinatorial: 1

DATA_TRISTATE 1

Strobe/Clock 3-State

° Serialized: 0

° Combinatorial: 1

CLOCK_TRISTATE 1

Enable Tx 3-State

範囲:


° TRUE (オン): 1

ENABLE_TX_TRI 0







Enable Ports to Connect Multiple Interfaces

範囲:


° TRUE (オン): 1

EN_MULTI_INTF_PORTS 0

bus dir1

範囲:

° TX

° RX

° BIDIR (ベータ )

BYTE0_PIN0_BUS_DIR RX

bus dir2

範囲:

° TX

° RX



bus dir3

範囲:

° TX

° RX



bus dir4

範囲:

° TX

° RX



bus dir5

範囲:

° TX

° RX



bus dir6

範囲:

° TX

° RX



bus dir7

範囲:

° TX

° RX









bus dir8

範囲:

° TX

° RX



bus dir9

範囲:

° TX

° RX



bus dir10

範囲:

° TX

° RX



bus dir11

範囲:

° TX

° RX



bus dir12

範囲:

° TX

° RX



bus dir13

範囲:

° TX

° RX



Data Strobe/Clock1

範囲:

° Data

° Strobe/Clock

° Clk Fwd: Clk Fwd

BYTE0_PIN0_DATA_STROBE Data

Data Strobe/Clock2

範囲:

° Data

° Strobe/Clock

° Clk Fwd: Clk Fwd








Data Strobe/Clock3

範囲:

° Data

° Clk Fwd: Clk Fwd


Data Strobe/Clock4

範囲:

° Data

° Clk Fwd: Clk Fwd


Data Strobe/Clock5

範囲:

° Data

° Clk Fwd: Clk Fwd


Data Strobe/Clock6

範囲:

° Data

° Clk Fwd: Clk Fwd


Data Strobe/Clock7

範囲:

° Data

° Strobe/Clock

° Clk Fwd: Clk Fwd


Data Strobe/Clock8

範囲:

° Data

° Strobe/Clock

° Clk Fwd: Clk Fwd


Data Strobe/Clock9

範囲:

° Data

° Clk Fwd: Clk Fwd


Data Strobe/Clock10

範囲:

° Data

° Clk Fwd: Clk Fwd


Data Strobe/Clock11

範囲:

° Data

° Clk Fwd: Clk Fwd


Data Strobe/Clock12

範囲:

° Data

° Clk Fwd: Clk Fwd








Data Strobe/Clock13

範囲:

° Data

° Clk Fwd: Clk Fwd


Bus Sig Type1

範囲:

° Differential: DIFF

° Single-ended: SINGLE

BYTE0_PIN0_SIG_TYPE Single-ended

Bus Sig Type2

範囲:




Bus Sig Type3

範囲:




Bus Sig Type4

範囲:




Bus Sig Type5

範囲:




Bus Sig Type6

範囲:




Bus Sig Type7

範囲:




Bus Sig Type8

範囲:




Bus Sig Type9

範囲:










Bus Sig Type10

範囲:




Bus Sig Type11

範囲:




Bus Sig Type12

範囲:




Bus Sig Type13

範囲: Single-ended: SINGLEBYTE0_PIN12_SIG_TYPE Single-ended

Byte Group0 Pin Selection1

範囲:

° TRUE (オン)

° FALSE (オフ)

ENABLE_BYTE0_PIN0 FALSE


範囲:

° TRUE (オン)

° FALSE (オフ)



範囲:

° TRUE (オン)

° FALSE (オフ)



範囲:

° TRUE (オン)

° FALSE (オフ)



範囲:

° TRUE (オン)

° FALSE (オフ)



範囲:

° TRUE (オン)

° FALSE (オフ)



範囲:

° TRUE (オン)

° FALSE (オフ)









範囲:

° TRUE (オン)

° FALSE (オフ)



範囲:

° TRUE (オン)

° FALSE (オフ)



範囲:

° TRUE (オン)

° FALSE (オフ)



範囲:

° TRUE (オン)

° FALSE (オフ)



範囲:

° TRUE (オン)

° FALSE (オフ)



範囲:

° TRUE (オン)

° FALSE (オフ)


Byte Group0 Signal Name1 BYTE0_PIN0_SIGNAL_NAME bg0_pin0



















bus dir1

範囲:

° TX

° RX



bus dir2

範囲:

° TX

° RX



bus dir3

範囲:

° TX

° RX



bus dir4

範囲:

° TX

° RX



bus dir5

範囲:

° TX

° RX



bus dir6

範囲:

° TX

° RX



bus dir7

範囲:

° TX

° RX



bus dir8

範囲:

° TX

° RX









bus dir9

範囲:

° TX

° RX



bus dir10

範囲:

° TX

° RX



bus dir11

範囲:

° TX

° RX



bus dir12

範囲:

° TX

° RX



bus dir13

範囲:

° TX

° RX



Data Strobe/Clock1

範囲:

° Data

° Strobe/Clock

° Clk Fwd: Clk Fwd


Data Strobe/Clock2

範囲:

° Data

° Strobe/Clock

° Clk Fwd: Clk Fwd


Data Strobe/Clock3

範囲:

° Data

° Clk Fwd: Clk Fwd








Data Strobe/Clock4

範囲:

° Data

° Clk Fwd: Clk Fwd


Data Strobe/Clock5

範囲:

° Data

° Clk Fwd: Clk Fwd


Data Strobe/Clock6

範囲:

° Data

° Clk Fwd: Clk Fwd


Data Strobe/Clock7

範囲:

° Data

° Strobe/Clock

° Clk Fwd: Clk Fwd


Data Strobe/Clock8

範囲:

° Data

° Strobe/Clock

° Clk Fwd: Clk Fwd

° Input Clock: 入力クロック


Data Strobe/Clock9

範囲:

° Data

° Clk Fwd: Clk Fwd


Data Strobe/Clock10

範囲:

° Data

° Clk Fwd: Clk Fwd


Data Strobe/Clock11

範囲:

° Data

° Clk Fwd: Clk Fwd



Data Strobe/Clock12

範囲:

° Data

° Clk Fwd: Clk Fwd








Data Strobe/Clock13

範囲:

° Data

° Clk Fwd: Clk Fwd


Bus Sig Type1

範囲:




Bus Sig Type2

範囲:




Bus Sig Type3

範囲:




Bus Sig Type4

範囲:




Bus Sig Type5

範囲:




Bus Sig Type6

範囲:




Bus Sig Type7

範囲:




Bus Sig Type8

範囲:




Bus Sig Type9

範囲:










Bus Sig Type10

範囲:




Bus Sig Type11

範囲:




Bus Sig Type12

範囲:




Bus Sig Type13


Byte group1 Pin Selection1

範囲:

° TRUE (オン)

° FALSE (オフ)



範囲:

° TRUE (オン)

° FALSE (オフ)



範囲:

° TRUE (オン)

° FALSE (オフ)



範囲:

° TRUE (オン)

° FALSE (オフ)



範囲:

° TRUE (オン)

° FALSE (オフ)



範囲:

° TRUE (オン)

° FALSE (オフ)



範囲:

° TRUE (オン)

° FALSE (オフ)









範囲:

° TRUE (オン)

° FALSE (オフ)



範囲:

° TRUE (オン)

° FALSE (オフ)



範囲:

° TRUE (オン)

° FALSE (オフ)



範囲:

° TRUE (オン)

° FALSE (オフ)



範囲:

° TRUE (オン)

° FALSE (オフ)



範囲:

° TRUE (オン)

° FALSE (オフ)





















bus dir1

範囲:

° TX

° RX



bus dir2

範囲:

° TX

° RX



bus dir3

範囲:

° TX

° RX



bus dir4

範囲:

° TX

° RX



bus dir5

範囲:

° TX

° RX



bus dir6

範囲:

° TX

° RX



bus dir7

範囲:

° TX

° RX



bus dir8

範囲:

° TX

° RX









bus dir9

範囲:

° TX

° RX



bus dir10

範囲:

° TX

° RX



bus dir11

範囲:

° TX

° RX



bus dir12

範囲:

° TX

° RX



bus dir13

範囲:

° TX

° RX



Data Strobe/Clock1

範囲:

° Data

° Strobe/Clock

° Clk Fwd: Clk Fwd



Data Strobe/Clock2

範囲:

° Data

° Strobe/Clock

° Clk Fwd: Clk Fwd


Data Strobe/Clock3

範囲:

° Data

° Clk Fwd: Clk Fwd









Data Strobe/Clock4

範囲:

° Data

° Clk Fwd: Clk Fwd


Data Strobe/Clock5

範囲:

° Data

° Clk Fwd: Clk Fwd


Data Strobe/Clock6

範囲:

° Data

° Clk Fwd: Clk Fwd


Data Strobe/Clock7

範囲:

° Data

° Strobe/Clock

° Clk Fwd: Clk Fwd


Data Strobe/Clock8

範囲:

° Data

° Strobe/Clock

° Clk Fwd: Clk Fwd


Data Strobe/Clock9

範囲:

° Data

° Clk Fwd: Clk Fwd


Data Strobe/Clock10

範囲:

° Data

° Clk Fwd: Clk Fwd


Data Strobe/Clock11

範囲:

° Data

° Clk Fwd: Clk Fwd


Data Strobe/Clock12

範囲:

° Data

° Clk Fwd: Clk Fwd


Data Strobe/Clock13

範囲:

° Data

° Clk Fwd: Clk Fwd








Bus Sig Type1

範囲:




Bus Sig Type2

範囲:




Bus Sig Type3

範囲:




Bus Sig Type4

範囲:




Bus Sig Type5

範囲:




Bus Sig Type6

範囲:




Bus Sig Type7

範囲:




Bus Sig Type8

範囲:




Bus Sig Type9

範囲:




Bus Sig Type10

範囲:










Bus Sig Type11

範囲:




Bus Sig Type12

範囲:




Bus Sig Type13



範囲:

° TRUE (オン)

° FALSE (オフ)



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° FALSE (オフ)



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° FALSE (オフ)















bus dir1

範囲:

° TX

° RX









bus dir2

範囲:

° TX

° RX



bus dir3

範囲:

° TX

° RX



bus dir4

範囲:

° TX

° RX



bus dir5

範囲:

° TX

° RX



bus dir6

範囲:

° TX

° RX



bus dir7

範囲:

° TX

° RX



bus dir8

範囲:

° TX

° RX



bus dir9

範囲:

° TX

° RX









bus dir10

範囲:

° TX

° RX



bus dir11

範囲:

° TX

° RX



bus dir12

範囲:

° TX

° RX



bus dir13

範囲:

° TX

° RX



Data Strobe/Clock1

範囲:

° Data

° Strobe/Clock

° Clk Fwd: Clk Fwd


Data Strobe/Clock2

範囲:

° Data

° Strobe/Clock

° Clk Fwd: Clk Fwd


Data Strobe/Clock3

範囲:

° Data

° Clk Fwd: Clk Fwd


Data Strobe/Clock4

範囲:

° Data

° Clk Fwd: Clk Fwd


Data Strobe/Clock5

範囲:

° Data

° Clk Fwd: Clk Fwd








Data Strobe/Clock6

範囲:

° Data

° Clk Fwd: Clk Fwd


Data Strobe/Clock7

範囲:

° Data

° Strobe/Clock

° Clk Fwd: Clk Fwd


Data Strobe/Clock8

範囲:

° Data

° Strobe/Clock

° Clk Fwd: Clk Fwd


Data Strobe/Clock9

範囲:

° Data

° Clk Fwd: Clk Fwd


Data Strobe/Clock10

範囲:

° Data

° Clk Fwd: Clk Fwd


Data Strobe/Clock11

範囲:

° Data

° Clk Fwd: Clk Fwd


Data Strobe/Clock12

範囲:

° Data

° Clk Fwd: Clk Fwd


Data Strobe/Clock13

範囲:

° Data

° Clk Fwd: Clk Fwd


Bus Sig Type1

範囲:




Bus Sig Type2

範囲:










Bus Sig Type3

範囲:




Bus Sig Type4

範囲:




Bus Sig Type5

範囲:




Bus Sig Type6

範囲:




Bus Sig Type7

範囲:




Bus Sig Type8

範囲:




Bus Sig Type9

範囲:




Bus Sig Type10

範囲:




Bus Sig Type11

範囲:




Bus Sig Type12

範囲:




Bus Sig Type13









範囲:

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範囲:

° TRUE (オン)

° FALSE (オフ)









範囲:

° TRUE (オン)

° FALSE (オフ)



範囲:

° TRUE (オン)

° FALSE (オフ)



範囲:

° TRUE (オン)

° FALSE (オフ)















INIT VAL1 ～ INIT VAL52

範囲:

° 0

° 1

INIT_VAL 0





出力ファイルの生成

コアは、コアロジック、サンプルデザイン、サンプルテストベンチ用の Verilog RTL を提供します。

コアのコンフィギュレーションが完了して出力ファイルが生成されると、次のファイルが作成されます。

<ComponentName>.v - ユーザーデザインにインスタンシエートされる最上位ラッパー

- <ComponentName>_high_speed_selectio_wiz_v3_0.v - 目的のコンフィギュレーション向けに適切な HDL パラメーターを設定する最上位ファイル

- hssio_wiz_top.v - 最上位ファイル

- bs_top.v - ビットスライスおよびビットスライス制御モジュール用の最上位ファイル

- rxtx_bs.v - RXTX_BITSLICE モジュールをインスタンシエートする

- tx_bs_tri.v - TX_BITSLICE_TRI モジュールをインスタンシエートする

- tx_bs.v - TX_BITSLICE モジュールをインスタンシエートする

- rx_bs.v - RX_BITSLICE モジュールをインスタンシエートする

- BitSlipInLogic_Toplevel.v (ビットスリップ動作用のオプションモジュール)

- C2BCEtc.v

- C2BCEtc_dwnld.v

- C3BCEtc.v

- C3BCEtc_dwnld.v

- Fdcr.v

- GenPulse.v

- BitSlipInLogic_4b.v

- BitSlipInLogic_8b.v

- BitSlipInLogic_FstCmp_4b.v

- BitSlipInLogic_FstCmp_8b.v

- clk_rst_top.v - クロックおよびリセットモジュールをインスタンシエートする

- rst_scheme.v - リセットロジック

- clk_scheme.v - クロッキングロジック - PLL をインスタンシエートする

- bs_ctrl_top.v - BITSLICE_CONTROL モジュールをインスタンシエートする

- iobuf_top.v - すべてのクロックおよびデータピンに対して I/O バッファーをインスタンシエートする

IP のサンプルデザインプロジェクトが開いている場合、 <ip_ex_inst> というコア名の別のコアインスタンスが <ComponentName>_exdes.v にインスタンシエートされます。サンプルデザインのシミュレーションでは、<ComponentName>_tb.v テストベンチファイルが生成されます。



コアへの制約

ここでは、 Vivado Design Suite でコアに制約を指定する方法について説明します。

必須の制約

「コンフィギュレーションの設定 — [Basic] タブ」の「[I/O Standard]」を参照してください。

デバイス、パッケージ、スピードグレードの選択

入力クロック周波数は、 BUFG によってサポートされる最大周波数に応じて選択します。デバイス、パッケージおよびスピードグレードを選択する際は、サポートされる最大周波数を次の各データシートで確認してください。

• 『Kintex UltraScale FPGA データシート : DC 特性および AC スイッチ特性』 (DS892) [参照 2]

• 『Virtex UltraScale FPGA データシート : DC 特性および AC スイッチ特性』 (DS893) [参照 3]

• 『Kintex UltraScale+ FPGA データシート : DC 特性および AC スイッチ特性』 (DS922) [参照 4]

クロック周波数

このコアの I/O ロジックは 300 ～ 800Mb/s の範囲で動作します。このコアの汎用インターコネクトロジックは最大 200Mb/s で動作します。

XiPHY への入力を駆動する信号でタイミング違反が発生する場合は、 AR 67104 で PLL クロックの制約に関する情報を確認してください。

クロック管理

すべてのクロックは PLL を使用して生成されます。

重要: コアロジックへは、 PLL から出力される分周クロックを供給する必要があります。

クロック配置

入力クロックは、 *_GC_* という名前のグローバルクロックピンに配置することができます。 Edge DDR/Center DDR の場合、クロックは *_GC_QBC* ピンにのみ配置されます。

バンク設定

このコアを使用して、 I/O 回路を HR (High Range) および HP (High Performance) バンク用に構成できます。プロジェクトのデバイスで利用可能なバンクは、 Vivado IDE で提供されるリストから選択します。詳細は、「コアのカスタマイズおよび生成」を参照してください。

トランシーバーの配置

このコアには、トランシーバーの配置の制約はありません。






I/O 規格と配置

注記: ウィザードは、 RX または BIDIR (ベータ ) バスコンフィギュレーションでのストローブ伝搬用に一部のビットスライスを推論できます。これらは、次のコメントの下に表示されます。

############# I/O constraints for wizard inferred RX bitslice #######################

これらのビットスライスには、シングルエンド I/O 規格しか適用できません。コンフィギュレーション設定で差動ピンのみを選択した場合、推論された RX ビットスライスに対して適切なシングルエンド I/O 規格が XDC ファイルで設定されていることを確認します。

サポートされる I/O 規格の詳細は、『UltraScale アーキテクチャ SelectIO リソースユーザーガイド』 (UG571) [参照 1] を参照してください。


Vivado シミュレーションコンポーネントについて、またサポートされているサードパーティツールについては、『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900) [参照 8] を参照してください。

合成およびインプリメンテーション

合成およびインプリメンテーションの詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 6] を参照してください。




第 5 章

サンプルデザインこの章では、 Vivado® Design Suite で提供されているサンプルデザインについて説明します。

このコアは、 1 つのコアインスタンスと 1 つのサンプルインスタンスを使用するサンプルデザインを提供します。IP インスタンスのコンフィギュレーションされた各ピンについて、対応するサンプルデザインが生成されます。ビットスリップが有効の場合は、 RX でデータを揃えるために、あらかじめ定義されたトレーニングパターンが比較されます。データが揃えられると、ビットスライスごとに、 8 ビットシリアライズの場合は 0xA5 および 0x5A パターンが送信され、 4 ビットシリアライズの場合は 0x5 および 0xA パターンが送信されます。ビットスリップが有効でない場合、 RX ビットスライスからのデータは揃えられていないデータとなり、サンプルデザインによって既知の TX データパターンについて RX のあらゆる有効なデータがチェックされます。パターンが一致した場合、data_check_complete 出力がサンプルデザインからアサートされます。


図 5-1: サンプルデザインのブロック図

X14110




第 5 章: サンプルデザイン

表 5-1: DUT とパートナー IP のコンフィギュレーション

DUT のコンフィギュレーションパートナー IP のコンフィギュレーション

クロックフォワードピンなしの TX

シリアルモードの RX。シリアルモードの RX ではデータキャプチャロジックがサンプルデザインに含まれないため、このコンフィギュレーションでのシミュレーションは保証されません。

クロックフォワードピンを使用する TX、クロックフォワード位相 = 0

Edge DDR モードの RX

クロックフォワードピンを使用する TX、クロックフォワード位相 = 90

Center DDR モードの RX

RX – Edge DDR/Center DDR クロックフォワードピンを使用する TX

RX – Edge DDR Strobe クロックフォワードピンを使用する TX、クロックフォワード位相 = 0

RX – Center DDR Strobe クロックフォワードピンを使用する TX、クロックフォワード位相 = 90

TX、 RX および BIDIR (ベータ ) の混合表 5-2 に示すコンフィギュレーションでのみサポートされる

クロックフォワードピンなしの TX、600Mb/s 未満のインターフェイス速度

サポートされない

表 5-2: TX、 RX および BIDIR (ベータ ) ピンを組み合わせて使用するサンプルデザインでサポートされる DUT のコンフィギュレーション

モード TX/BIDIR ピン (最大) RX/BIDIR ピン (最大) 備考

TX + RX

BIDIR + TX または

BIDIR + RX

26 26 パートナーのバイトグループの境界で分割



表 5-3: TX、 RX および BIDIR ピンを使用するサンプルデザインでサポートされる DUT のコンフィギュレーション

モード TX ピン (最大) RX ピン (最大) BIDIR ピン (最大) 備考

TX + RX +

BIDIR

26 13 13 パートナーのバイトグループの境界で分割






第 6 章

テストベンチこの章では、 Vivado® Design Suite で提供されているテストベンチについて説明します。このテストベンチは、サンプルデザインとコアを動作させることを目的としたシンプルな Verilog コードです。テストベンチは、次のタスクを実行します。

• 入力クロック信号を生成します。

• サンプルデザインに対してリセットを適用します。

• サンプルデザインの RX および TX インターフェイスがループバックされます。同様に IP BIDIR (ベータ ) バスとサンプルデザイン BIDIR バスがループバックされます。波形は、 1 ピンの TX/RX ループバックについてのものです。

• 図 6-1 に示すように、 RX と TX のパターンが一致した場合、テストベンチはテストが成功したことを示すメッセージを送信します。一致しなかった場合は、入力クロックの 16,000 サイクル間待機し、テストエラーメッセージを送信します。

• ソース同期インターフェイスについて TX ピンのデータが揃えられているかどうかをチェックします。


図 6-1: テストベンチの波形

X18791-021617




付録 A

検証、互換性、相互運用性この付録では、この IP コアが設計どおりプロトコル仕様に適合していることをどのような方法で検証したかについて記載します。


このコアは、 Incisive Enterprise Simulator (IES)、 Verilog Compiler Simulator (VCS)、 Mentor Graphics Questa Advanced Simulator、および XSIM シミュレータを使用して検証されています。

ハードウェアテスト

ハードウェアテストは、 KCU105 プラットフォームで実施されています。 RX および TX コンフィギュレーションは、 MicroBlaze™ プロセッサシステムで TX 用データパターンを生成して RX でのデータをチェックしています。TX および RX ピンは、オンボードの HPC コネクタに取り付けられた FMC 107 ループバックカードに接続されています。テストはサポートされているデータ速度の範囲で実施しています。



付録 B

アップグレードコアの移行およびアップグレードは、 v3.0 バージョンのコアからサポートされています。 v3.0 よりも前のバージョンからのアップグレードはサポートされていません。前のバージョンからのコアアップグレードに関しては、 AR 64216 を参照してください。

Vivado Design Suite でのアップグレード

このセクションでは、コアバージョン間でのユーザーロジックまたはポートの変更点について説明します。

v3.1 から v3.2 への変更点

追加されたポート

• clock_from_ibuf

• app_clk

• intf_rdy

• multi_intf_lock_in

その他の変更点

次のポートについて、クロックドメインが pll0_clkout0 から pll0_clkout0 または app_clk にアップデートされました。

• data_from_fabric_<sig_name>_<y> [sf -1:0]

• data_ti_fabric_<sig_name>_<y> [sf -1:0]

• tri_tbyte<n>[3:0]

• tri_t

• fifo_empty_

• fifo_rd_en_

• fifo_rd_clk_


付録 C

デバッグこの付録では、ザイリンクスサポートウェブサイトより入手可能なリソースおよびデバッグツールについて説明します。

ザイリンクスウェブサイト

High Speed SelectIO Wizard を使用した設計およびデバッグでヘルプが必要な場合は、ザイリンクスサポートウェブページから製品の資料、リリースノート、アンサーなどを参照するか、テクニカルサポートでサービスリクエストを作成してください。

資料

この製品ガイドは High Speed SelectIO Wizard に関する主要資料です。このガイド、並びに設計プロセスで使用する各製品の関連資料はすべて、ザイリンクスサポートウェブページ (http://japan.xilinx.com/support) または Xilinx Documentation Navigator から入手できます。

Xilinx Documentation Navigator は、ダウンロードページからダウンロードできます。このツールの詳細および機能は、インストール後にオンラインヘルプを参照してください。

アンサーアンサーには、よく発生する問題についてその解決方法、およびザイリンクス製品に関する既知の問題などの情報が記載されています。アンサーは、ユーザーが該当製品の最新情報にアクセスできるよう作成および管理されています。

このコアに関するアンサーの検索には、ザイリンクスサポートウェブページにある検索ボックスを使用します。より的確な検索結果を得るには、次のようなキーワードを使用してください。

• 製品名

• ツールで表示されるメッセージ

• 問題の概要

マスターアンサーレコード64216





https://japan.xilinx.com/support/download.html





付録 C: デバッグ

テクニカルサポート

ザイリンクスは、製品資料の説明に従って使用されている LogiCORE™ IP 製品に対するテクニカルサポートをザイリンクスサポートウェブページで提供しています。ただし、次に該当する場合、タイミング、機能、サポートは保証されません。

• 資料で定義されていないデバイスにソリューションをインプリメントした場合。

• 資料で定義されている許容範囲を超えてカスタマイズした場合。

• 「DO NOT MODIFY」とされているデザインセクションに変更を加えた場合。

ザイリンクステクニカルサポートへのお問い合わせは、ザイリンクスサポートウェブページを参照してください。

Vivado Design Suite のデバッグ機能

Vivado® Design Suite のデバッグ機能は、Logic Analyzer および Virtual I/O コアをユーザーデザインに直接挿入します。デバッグ機能を使用すると、トリガー条件を設定して、アプリケーションおよび統合ブロックのポート信号をハードウェアに取り込むことができます。取り込まれた信号は、その後解析できます。 Vivado IDE のこの機能は、ザイリンクスデバイスで実行されるデザインの論理デバッグおよび検証に使用されます。

Vivado ロジック解析は次の IP ロジックデバッグコアと共に使用されます。

• ILA (Integrated Logic Analyzer) 2.0 (およびそれ以降のバージョン)

• VIO (Virtual Input/Output) 2.0 (およびそれ以降のバージョン)

詳細は、『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908) [参照 10] を参照してください。

リファレンスボード

High Speed SelectIO Wizardはさまざまなザイリンクス開発ボードでサポートされています。これらのボードを使用してデザインのプロトタイプを作成し、コアがシステムと通信できるようにします。 UltraScale™ アーキテクチャ評価ボード KCU105 がサポートされています。







付録 C: デバッグ

ハードウェアデバッグ

ハードウェアの問題は、リンク立ち上げ時の問題から、テスト後に生じる問題までさまざまです。ここでは、一般的な問題のデバッグ手順を説明します。デバッグ機能は、ハードウェアデバッグに有益なリソースです。次の各セクションに示す信号を Vivado のデバッグ機能でプローブすることで、個々の問題をデバッグできます。

コアに対するタイミング制約がサンプルデザインからすべて適切に取り込まれていること、さらにインプリメンテーション時にこれらの制約がすべて満たされていることを確認します。

• 配置配線後のタイミングシミュレーションで正しく動作しているかを確認します。タイミングシミュレーションでは発生しない問題がハードウェアで発生する場合、 PCB の問題である可能性があります。すべてのクロックソースがアクティブでクリーンであることを確認してください。

• rst_seq_done がウィザードによってアサートされることを確認します。

• リセットのアサートなしで rst_seq_done 信号がトグルするかを確認します。トグルする場合、 PLL ロックの損失または DLY_RDY および VTC_RDY 信号のディアサートを示します。

• PLL ロック信号がアサートされることを確認します。

• すべての BITSLICE および BITSLICE_CONTROL 信号に対して、 VTC_RDY と DLY_RDY 信号がアサートされることを確認します。

• デザインの合成およびインプリメンテーションが DRC エラーなく完了することを確認します。

• リセットのディアサート中に RIU クロックがシステムに存在することを確認します。

• FIFO_EMPTY 信号のステータスをチェックします。

• ビットスリップロジックが有効の場合、最上位の rst ピンがアサートされているときは start_bitslip が Low に駆動されることを確認します。

• ビットスリップロジックが有効の場合、 TX 側が送信した後 start_bitslip がアサートされることを確認します。

• PLL リセット要件が満たされていることを確認します。




付録 D

その他のリソースおよび法的通知

ザイリンクスリソース

アンサー、資料、ダウンロード、フォーラムなどのサポートリソースは、ザイリンクスサポートサイトを参照してください。

Xilinx Documentation Navigator およびデザインハブ

Xilinx Documentation Navigator (DocNav) では、ザイリンクスの資料、ビデオ、サポートリソースにアクセスでき、特定の情報を取得するためにフィルター機能や検索機能を利用できます。 Xilinx Documentation Navigator を開くには、次のいずれかを実行します。

• Vivado® IDE で [Help] → [Documentation and Tutorials] をクリックします。

• Windows で [スタート ] → [すべてのプログラム] → [Xilinx Design Tools] → [DocNav] をクリックします。

• Linux のコマンドプロンプトに「docnav」と入力します。

ザイリンクスのデザインハブでは、資料へのリンクがデザインタスクおよびトピックごとにまとめられており、これらを参照することで重要なコンセプトに関する知識を得たり、よくある質問 (FAQ) を参考に問題を解決できます。デザインハブにアクセスするには、次のいずれかを実行します。

• Xilinx Documentation Navigator で [Design Hubs View] タブをクリックします。

• ザイリンクスウェブサイトのデザインハブページを参照します。

注記: Xilinx Documentation Navigator の詳細は、ザイリンクスウェブサイトの Documentation Navigator ページを参照してください。



https://japan.xilinx.com/cgi-bin/docs/ndoc?t=design+hubs

https://japan.xilinx.com/cgi-bin/docs/rdoc?t=docnav



付録 D: その他のリソースおよび法的通知

参考資料

注記: 日本語版のバージョンは、英語版より古い場合があります。

次の資料は、この製品ガイドの補足資料として役立ちます。日本語版のバージョンは、英語版より古い場合があります。

1. 『UltraScale アーキテクチャ SelectIO リソースユーザーガイド』 (UG571: 英語版、日本語版)

2. 『Kintex UltraScale FPGA データシート : DC 特性および AC スイッチ特性』 (DS892: 英語版、日本語版)

3. 『Virtex UltraScale FPGA データシート : DC 特性および AC スイッチ特性』 (DS893: 英語版、日本語版)

4. 『Kintex UltraScale+ FPGA データシート : DC 特性および AC スイッチ特性』 (DS922: 英語版、日本語版)

5. 『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994: 英語版、日本語版)

6. 『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896: 英語版、日本語版)

7. 『Vivado Design Suite ユーザーガイド : 入門』 (UG910: 英語版、日本語版)

8. 『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900: 英語版、日本語版)

9. 『ロジックでの Bitslip 機能』 (XAPP1208: 英語版、日本語版)

10. 『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908: 英語版、日本語版)

11. 『Vivado Design Suite ユーザーガイド : インプリメンテーション』 (UG904: 英語版、日本語版)

12. 『ネイティブモードの高速 I/O インターフェイス』 (XAPP1274: 英語版、日本語版)

13. 『UltraScale アーキテクチャクロッキングリソースユーザーガイド』 (UG572: 英語版、日本語版)

14. 『Vivado Design Suite ユーザーガイド : デザイン解析およびクロージャテクニック』 (UG906: 英語版、日本語版)

http://infocenter.arm.com/help/index.jsp?topic=/com.arm.doc.ihi0051a/index.html

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=ds892-kintex-ultrascale-data-sheet.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=j_ds892-kintex-ultrascale-data-sheet.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=ds893-virtex-ultrascale-data-sheet.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=ds922-kintex-ultrascale-plus.pdf

https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug994-vivado-ip-subsystems.pdf

https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug896-vivado-ip.pdf

https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug910-vivado-getting-started.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug910-vivado-getting-started.pdf

https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug900-vivado-logic-simulation.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=application_notes;d=xapp1208-bitslip-logic.pdf

https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug908-vivado-programming-debugging.pdf

https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug904-vivado-implementation.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=application_notes;d=xapp1274-native-high-speed-io-interfaces.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug572-ultrascale-clocking.pdf

https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug906-vivado-design-analysis.pdf


https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=j_ds893-virtex-ultrascale-data-sheet.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug571-ultrascale-selectio.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug571-ultrascale-selectio.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=j_ds922-kintex-ultrascale-plus.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug994-vivado-ip-subsystems.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug994-vivado-ip-subsystems.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug896-vivado-ip.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug900-vivado-logic-simulation.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=application_notes;d=j_xapp1208-bitslip-logic.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug908-vivado-programming-debugging.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug904-vivado-implementation.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=application_notes;d=j_xapp1274-native-high-speed-io-interfaces.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug572-ultrascale-clocking.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug906-vivado-design-analysis.pdf


改訂履歴

次の表に、この文書の改訂履歴を示します。

日付バージョン内容

2017 年 10 月 4 日 3.2• 新しい Vivado IDE パラメーター - [Enable Data Bitslip] を追加。

• 図 4-1 を更新。

2017 年 4 月 5 日 3.2

• 図 2-1 および図 3-7 を若干変更。

• 表 2-1 の bg<x>_pin<y>_nc ポートに関する注記を追加。

• [Data 3-State] オプションからストローブ/クロックに関する文を削除。

• 一部のポートについてクロックドメインを更新。詳細は、付録 B 「移行およびアップグレード」の「その他の変更点」を参照。

• 一部ポートを追加。詳細は、付録 B 「移行およびアップグレード」の「追加されたポート」を参照。

• [Data 3-State] オプションについて RXTX_BITSLICE を RXTX_BITSLICE または TX_BITSLICE に変更。

• [TX+RX]、 [Access Clock Output from IBUF]、 [Enable Tx 3-State]、 [Enable Ports to Connect Multiple Interfaces]、および [TX Data Phase] オプションを第 4 章に追加。

• [TX Delay Value] (ps) に関する注記を削除。

• 第 4 章の画面表示を更新。

• 第 4 章の「クロック周波数」にタイミングの問題に関する説明を追加。

• AR 67104 および AR 68620 への参照を追加。

2016 年 10 月 5 日 3.1

• 「コンフィギュレーションの設定 — [Advanced] タブ」を追加。

• 「[Data or Strobe or Clock]」の Clk Fwd の説明を更新。

• 「IP の概要」の表の注記 2 の SDK ディレクトリを更新。

• bg<x>_pin<y>_nc の説明を更新。

• 図 3-1、 4-1、 4-2、 4-3、および 4-4 を更新。

• 「RX_BITSLICE のクロッキング」を更新。

• 「コンフィギュレーションの設定」の説明および順序を更新。

2015 年 4 月 6 日 3.0

• UltraScale+ のサポートを追加。

• 「アプリケーション」および「パフォーマンス」で 1600Mb/s に変更。

• 表 2-1 で、 clk_p、 clk_n、 clk、 rst、および bg<x>_pin<y>_<pin num> の説明を更新。

• 表 2-2 で、 data_from_fabric_<sig_name>_<y> [sf -1:0]、 data_to _fabric_<sig_name>_<y> [sf -1:0] の説明を更新。

• 表 2-2 から pll0_clkfbout および bitslip_ を削除。

• riu_clk_bg<m> を riu_clk に変更。

• 表 2-2 に、 fifo_rd_data_valid、 start_bitslip、 rxtx_bitslip_sync_done、rx_bitslip_sync_done、 shared_pll0_clkout0_in、 shared_pll1_clkout0_in、shared_pll0_clkoutphy_in、 shared_pll1_clkoutphy_in、 shared_pll0_locked_in、shared_pll0_locked_in、 shared_pll0_clkoutphy_out、および shared_pll1_clkoutphy_out の各信号を追加。

https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug911-vivado-migration.pdf https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug911-vivado-migration.pdf



2015 年 4 月 6 日 3.0

• 第 3 章の「クロッキング」に、「PLL のインスタンシエーション」、「RIU クロック」、および「Advanced Strobe/Clock モード」の各セクションを追加。

• 第 3 章の「リセット」に「PLL からの RIU」の図を追加。

• 「RX_BITSLICE のクロッキング」の注記を更新。

• 「Edge DDR」に説明を追加。

• BiDir へのすべてのインスタンスを BiDir (ベータ ) に変更。

• ASYNC/NONE/Fractional のすべての記載に「(ベータ )」を追加。

• すべての Strobe の記載を Strobe/Clock に変更。

• [Interface Speed] オプションを更新。図 4-1 を削除。

• 第 4 章に「[Select if PLL is included in Core or Example design]」に関する新しいセクションを追加。

• [Enable PLL0 CLKOUT1] オプションの「PLL」を「PLL0」に変更。

• [Enable PLL0 CLKFBOUT1] オプションを削除。

• 第 4 章の [Configuration] タブに次の新しいオプションを追加。 [Enable Advanced Strobe Selection]、 [Generate RIU Clock from PLL]、 [FIFO Read Enable User Control]、 [Append Pin No to IOs]、 [Bitslip Training Pattern]、 [Differential Termination]、 [Differential TX Pre-Emphasis]、 [Differential RX Equalization]、[Single Ended Termination]、 [Single Ended TX Pre-Emphasis]、 [Single Ended RX Equalization]

2015 年 4 月 6 日 3.0 • 次の新しいオプションを追加。 [Pin Selection] タブのオプションとして [StrobeP]、 [StrobeN]、 [InvStrobeP]、 [InvStrobeN]、 [Init Val] を追加。

• 表 4-2 から [Bitslip Mode] を削除。

• 第 4 章の「[FIFO Read Enable User Control]」に 4 つのタイミング図を追加。

• Vivado のオプションに合わせて図 4-1 ～図 4-3 を更新。

• 「I/O 規格と配置」セクションを削除。

• 「DUT のコンフィギュレーション設定」に表 5-2 および表 5-3 を追加。

• [RIU Interface] および [Bitslip Training Pattern] オプションの説明を更新。 [Bitslip Training Pattern] オプションにタイミング図を追加。




2015 年 9 月 30 日 2.0

「IP の概要」の表

• Performance and Resource Utilization ウェブページへのリンクを追加。

第 1 章「概要」

• 「IP の概要」ページの「機能」セクションを更新。

• 「機能概要」、「アプリケーション」、および「サポートされていない機能」の各セクションを更新。

第 2 章「製品仕様」

• 図 2-1 を更新。

• 「パフォーマンス」を更新。

• Performance and Resource Utilization ウェブページへのリンクを追加。

• 「リソースの使用」セクションのデバイス固有の情報をすべて削除。

• 「ポートの説明」を全体的に変更。表 2-2 および表 2-3 を変更。

第 3 章「コアを使用するデザイン」

• 「汎用デザインのガイドライン」および「クロッキング」の各セクションを全体的に変更。

• 「リセット」セクションを追加。

• 図 3-1 を更新。

第 4 章「デザインフローの手順」

• 「コアのカスタマイズおよび生成」セクションを全体的に変更。

• それらの図およびそれらの説明を更新。

• 表 4-1 を変更。

• 「出力の生成」セクションに新しい図を追加。

• 「コアへの制約」のほとんどのサブセクションを更新。

第 5 章「テストベンチ」

図 6-1 を新しい波形に変更。

2015 年 4 月 1 日 1.1• 双方向バスのサポートを追加。

• 「ユーザーパラメーター」セクションを追加。

2014 年 10 月 1 日 1.1• ビットスリップモードのサポートを追加。

• if<k>_ext_clk_to_fabric ポートを削除。

2014 年 4 月 2 日 1.0 初版



法的通知本通知に基づいて貴殿または貴社 (本通知の被通知者が個人の場合には「貴殿」、法人その他の団体の場合には「貴社」。以下同じ ) に開示される情報 (以下「本情報」といいます) は、ザイリンクスの製品を選択および使用することのためにのみ提供されます。適

用される法律が許容する最大限の範囲で、 (1) 本情報は「現状有姿」、およびすべて受領者の責任で (with all faults) という状態で提

供され、ザイリンクスは、本通知をもって、明示、黙示、法定を問わず (商品性、非侵害、特定目的適合性の保証を含みますがこ

れらに限られません)、すべての保証および条件を負わない (否認する ) ものとします。また、 (2) ザイリンクスは、本情報 (貴殿ま

たは貴社による本情報の使用を含む) に関係し、起因し、関連する、いかなる種類・性質の損失または損害についても、責任を負

わない (契約上、不法行為上 (過失の場合を含む)、その他のいかなる責任の法理によるかを問わない) ものとし、当該損失または損

害には、直接、間接、特別、付随的、結果的な損失または損害 (第三者が起こした行為の結果被った、データ、利益、業務上の信

用の損失、その他あらゆる種類の損失や損害を含みます) が含まれるものとし、それは、たとえ当該損害や損失が合理的に予見可

能であったり、ザイリンクスがそれらの可能性について助言を受けていた場合であったとしても同様です。ザイリンクスは、本情

報に含まれるいかなる誤りも訂正する義務を負わず、本情報または製品仕様のアップデートを貴殿または貴社に知らせる義務も負

いません。事前の書面による同意のない限り、貴殿または貴社は本情報を再生産、変更、頒布、または公に展示してはなりませ

ん。一定の製品は、ザイリンクスの限定的保証の諸条件に従うこととなるので、 https://japan.xilinx.com/legal.htm#tos で見られるザ

イリンクスの販売条件を参照してください。 IP コアは、ザイリンクスが貴殿または貴社に付与したライセンスに含まれる保証と補

助的条件に従うことになります。ザイリンクスの製品は、フェイルセーフとして、または、フェイルセーフの動作を要求するアプ

リケーションに使用するために、設計されたり意図されたりしていません。そのような重大なアプリケーションにザイリンクスの

製品を使用する場合のリスクと責任は、貴殿または貴社が単独で負うものです。 https://japan.xilinx.com/legal.htm#tos で見られるザ

イリンクスの販売条件を参照してください。

自動車用のアプリケーションの免責条項

オートモーティブ製品 (製品番号に「XA」が含まれる ) は、 ISO 26262 自動車用機能安全規格に従った安全コンセプトまたは余剰性

の機能 ( 「セーフティ設計」 ) がない限り、エアバッグの展開における使用または車両の制御に影響するアプリケーション ( 「セー

フティアプリケーション」 ) における使用は保証されていません。顧客は、製品を組み込むすべてのシステムについて、その使用

前または提供前に安全を目的として十分なテストを行うものとします。セーフティ設計なしにセーフティアプリケーションで製品

を使用するリスクはすべて顧客が負い、製品の責任の制限を規定する適用法令および規則にのみ従うものとします。

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