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【基本構想】 本研究課題では，不揮発性メモリの記憶素子を CMOS ロジックと融合して，従来技術では達成できないCMOS ロジックシステムの大幅な低消費電力化を可能とする新しいパワーゲーティング技術を開発する．特に，対象として CMOS ロジックのメインストリームであるマイクロプロセッサと SoC を取り上げ，この融合技術による理想的な低消費電力化アーキテクチャ（不揮発性パワーゲーティング）を創出する．本研究課題では，高性能不揮発性メモリ MRAM の記憶素子である強磁性トンネル接合（MTJ）に特に着目し，この MTJ と CMOS との融合による不揮発性 SRAM（NV-SRAM），不揮発性フリップフロップ(NV-FF)に関する回路技術を開発し，これらを用いた不揮発性パワーゲーティングに関する具体的な低消費電力アーキテクチャの技術開発を行う．不揮発性パワーゲーティングの効果・有用性を定量的に明らかにして，ロジックシステムへの応用に関する基盤技術を創出する．
１． 研究目的
平成 25 年度到達目標（NV-SRAM，NV-FF の性能評価・設計・アーキテクチャ技術）
2． 研究成果2.1．NV-SRAM のセルアレイによる NVPG 評価
KAST 平成 25 年度研究概要 2014.8.26− 131 −
2.2．FinFET を用いた NV-SRAM の構成方法およびマイクロアーキテクチャの確立
KAST 平成 25 年度研究概要 2014.8.26− 132 −
MTJ2
QBQ
WL
D
VVDD
VCTRL
VSRVSR
DB
PS-MOSFET
MTJ1 fp
fp
VDD
VPGPowerswitch
QBQ
WL
D
VVDD
fp
fp
VDD
VPGPowerswitch
0 5 10 15 20
0.6
0.8
1
1.2
W/L
Virtu
al V
DD
(V)
Normal SRAM op. of NVPG cell
Write (Store) op.of NOF cell
(95%)
Store op. of NVPG cell
Pre-Charge
Readout Write
Out In
:
:
bl blbwl
sl
(sr)
pc
re we
NV-SRAM
Selector
Pre-Charge
Virtual cell
Virtual cell
(ctrl)
VDD
PGVVDD
Virtual cell
. . .
Read
Write
Sleep (tSL)
Store
Shutdown (tSD)
Restore
nRW
Read
Write
Sleep 1 (tSL)
Sleep 2 (tSD)
Wake-up + Read + Short shutdown
Wake-up +Write (Store) +Short shutdown
Shutdown 1 (tSL)
Shutdown 2 (tSD)
nRW nRW
6T cell NVPG cell NOF cellncyc ncyc ncyc
KAST 平成 25 年度研究概要 2014.8.26− 133 −
0
50
100
150
200
250
Pow
er (m
W)
0
50
100
150
200
250
Pow
er (m
W)
0 100 200 3000
50
100
150
200
250
Time (ns)
Pow
er (m
W)
NVPG
6T
NOF
Read / Write
Shut-down(tSD)
Sleep 2 (tSD)
Read / Write Store
Read / Write /Store
Shut-down 2
(tSD)
Sleep 1 (tSL)
nRW
Sleep 1 (tSL)
nRW
Shut-down 1
(tSL)
Short SDnRW
N times
N times
N times
N times
Restore
Wake-up
Read/WriteNVPG
6T
NOFRead
Shut-down
Shut-down
Wake-up
Write
H-store
L-store
R/W R/W R/W R/W
Read/Write
R/W R/W R/W R/W
0
50
100
150
200
250
Pow
er (m
W)
0
50
100
150
200
250
Pow
er (m
W)
300 310 320 330 3400
50
100
150
200
250
Time (ns)
Pow
er (m
W)
0 20 40 60 80 10010-11
10-10
10-9
10-8
tSL=0, 10n, 100n, 1 m, 10ms
NOF cell
NVPG cell
6T cell
Ecy
c(W
s)
nRW
M = N = 32 (128 By) tSD = 0 s
0 20 40 60 80 10010-14
10-13
10-12
10-11
N=32, 256,512, 1024, 4096
NOF cell
NVPG cell
6T cell
Ecy
cpe
r cel
l (Ws
)
nRW
M = 32
tSL = 1 ms, tSD = 0
0 20 40 60 80 10010-10
10-8
10-6
M=32
NOF cell
NVPG cell
6T cell
Ecy
c(W
s)
nRW
N=256 (1 kB)tSL = 1ms
tSD = 10m, 100m, 1ms
10-10 10-8 10-6 10-4 10-2 10010-10
10-8
10-6
10-4
NOF cell
NVPG cell
6T cell
Ecy
c(W
s)
tSD (s)
BET
nRW = 10M=32 N=256 (1 kB)
tSL = 100ns
10-10 10-8 10-6 10-4 10-2 100
10-1
100
101
102 NOF cell
NVPG cell6T cell
Nor
mal
ized
Ecy
c
tSD (s)
nRW = 1, 10, 100, 1000
100 101 102 103 10410-6
10-5
10-4
N
BET(s)
nRW=1, 10, 100
M=32
100% store50% store
Store-free
KAST 平成 25 年度研究概要 2014.8.26− 134 −
D
SG
MTJFinFET
PFMTJ
Gate
Drain
Source
FinFET VD
VG VGS0 VBS0
0 0.3 0.6 0.90
10
20
30
40
50
Drain bias VD (V)
Dra
in c
urre
nt I D
P , ID
AP (m
A)
VG=0 - 0.9V in steps of 0.1V
IDP
PAP
L=20nmNF =1VDD=0.9V
IDAP
-0.9 -0.6 -0.3 0 0.3 0.6 0.9-80
-60
-40
-20
0
20
40
Drain bias VD (V)
Dra
in c
urre
nt I D
P, I
DA
P (mA
)
IDP
IDAP
PAP
APP
VG=VDD
0 0.3 0.6 0.90
10
20
30
40
50
60
Mag
neto
curre
nt ra
tio
MC (%
)
Drain bias VD (V)
VG=0 - 0.9V in steps of 0.1V
CIMSCIMS
0 0.3 0.6 0.90
0.3
0.6
0.9
VQ (V)
V QB (V
)
(1,1,1,1)
(1,2,1,1)
0.285V
0.276V0 0.3 0.6 0.9
0
0.3
0.6
0.9
VQ (V)
V QB (V
)
(1,1,1,1)
(1,2,1,1) 0.097V
0.142V
0 0.3 0.6 0.90
0.3
0.6
0.9
VQ (V)
V QB
(V)
(1,1,1,1)
(1,2,1,1)
0.277V
0.224V
KAST 平成 25 年度研究概要 2014.8.26− 135 −
0 0.3 0.6 0.90
0.3
0.6
0.9
VQ (V)
VQ
B (V
)
VSR=0.9V
PAP
MTJ1: PMTJ2: AP
0.65V
0.157V0.220V
0 0.3 0.6 0.90
0.3
0.6
0.9
VQ (V)
VQ
B (V
)
(VSR, VCTRL)=
MTJ2: APP
MTJ1: APP
MTJ1: APMTJ2: AP
(0.65V, 0.5V)(0.65V, 0.5V)(0.9V, 0.9V)
0.109V0.204V
0 0.3 0.6 0.90
0.3
0.6
0.9 VDD=0.9V
VQ (V)
VQ
B (V
)
VQ=VQB
MTJ1: APMTJ2: P
Vsupply=0.20.30.40.5
0.60.70.80.9V
TrajectoryPAP
VSR=0.65V
Trajectory(5)
100 102 104 106 10810-7
10-6
10-5
10-4
10-3
10-2
10-1
BET
(s)
exe (ns)
Write bias control
Leakage control
Store-free shutdown
VDD=0.9V
VSR=0.65VVCTRL=0.55V
VCTRL=0.07V
w/o BET control
KAST 平成 25 年度研究概要 2014.8.26− 136 −
【総説・解説】1. S. Sugahara, Y. Takamura, Y. Shuto, and S. Yamamoto
Field-Effect Spin-Transistorsin Handbook of Spintronics, Y. Xu et al. Eds., Springer Science+Business Media, November 2014（予定）.
【原著論文】1. S. Yamamoto, Y. Shuto, and S. Sugahara
Nonvolatile flip-flop based on pseudo-spin-transistor architecture and its nonvolatile power-gating applications for low-power CMOS logic Eur. Phys. J. Appl. Phys., vol. 63, no. 1, 2013, pp. 14403/p1-p9.
2. Y. Takamura, T. Akushichi, A. Sadano, T. Okishio, Y. Shuto, and S. Sugahara Analysis of Hanle-effect signals observed in Si-channel spin accumulation devices
J. Appl. Phys. 115, 17C307 (2014).
【口頭発表】1. Y. Takamura, A. Sadano, T. Akushichi, T. Okishio, Y. Shuto,
and S. Sugahara Analysis of Hanle-effect signals observed in Si-channel spin accumulation devices 58th Annual Conference on Magnetism and Magnetic Materials (MMM2013), 2013年 11月,アメリカ
2. Y. Shuto, S. Yamamoto, and S. Sugahara FinFET-based pseudo-spin-transistor: Design and performance 2013 IEEE International Semiconductor Conference Dresden-Grenoble (ISCDG2013), 2013年 11月,ドイツ
3. 髙村陽太, 悪七泰樹, , 周藤悠介, 菅原聡Analysis of Hanle-effect signals observed in a Si-channel spin-accumulation device with a high-quality CoFe/MgO/Si spin injector 第 61回応用物理学春季学術講演会,2014年 3月, 相模原
4. 周藤悠介, 山本修一郎, 菅原聡FinFET を用いた擬似スピン MOSFET とその不揮発性SRAMへの応用第 61回応用物理学春季学術講演会,2014年 3月, 相模原
KAST 平成 25 年度研究概要 2014.8.26− 137 −
