FTT-10A Ch 1 - neFTT-10A トランシーバは、Echelon 社のLPT-10...

LONWORKS FTT-10A Free Topology

Transceiver User’s Guide

Version 6

日本語版

@

ECHELON

C o r p o r a t i o n

078-0156-01G

Echelon、LON、LONWORKS、LonBuilder、Node Builder、LonManager、LonTalk、LONMARK、LonPoint、Neuron、3120、3150、LONMARK ロゴおよび Echelon ロゴは、

米国およびその他の国における Echelon 社の登録商標です。LonSupport、および

LonMaker は、Echelon 社の商標です。

その他のブランド名および製品名は、各社の商標または登録商標です。

Neuron チップ、フリー・トポロジー・ツイストペア・トランシーバ・モジュールおよ

びその他の OEM 製品は、人体の健康や安全に対する危害または物損を招くおそれのあ

る機器やシステムでの使用を目的に設計されたものではありません。Neuron チップま

たは電力線製品をそのような機器あるいはシステムに対して使用することについて、

Echelon 社は一切の責任を負いません。

Echelon 社以外のベンダにより製造されたパーツを本書中で参照している場合もありま

すが、これは説明のために記載しているだけであり、必ずしも Echelon 社でこれらのパー

ツについてのテストを行っているわけではありません。各アプリケーションに対するパー

ツの適合性については、お客様の判断にお任せいたします。

製品の市販性または特定目的の適合性に関しては、明示もしくは黙示の如何に拘わらず、

また書面もしくはその他いかなる手段によるものかに拘わらず、Echelon 社はお客様に

いかなる保証もなすことはありません。

本書の内容の一部または全部を、Echelon 社の書面による事前の承諾なしに複製、検索

システムへの登録、送信することは、電子的、機械的、複写、記録、その他のいかなる

形式、手段に拘わらず禁じられています。

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※本書はEchelon Corporationにより作成された『LONWORKS® FTT-10A Free Topology Transceiver User's guide』をエシェロン・ジャパン株式会社にて翻訳したものです。

目次

第１章はじめに 1-1 応用例 1-3 対象読者 1-5 本書の内容 1-6 関連ドキュメント 1-6

第２章電気的仕様 2-1 トランシーバ・ピン出力 2-2 ネットワーク接続点 2-6 クロック入力 2-6 Neuron チップ通信ポート（CP）・ライン 2-6 PC 基板レイアウトに関するガイドライン 2-7 物理層リピータ 2-11

第３章機械的仕様 3-1 機械的仕様について 3-2

第４章ネットワークの配線と接続 4-1 ネットワーク・トポロジーの概要 4-2 システムパフォーマンスとケーブルの選択 4-4

システム仕様 4-5 送信機能仕様 4-5

ケーブル終端とシールドグランド: 終端抵抗、終端手順と接地回路 4-6 フリー・トポロジーのネットワーク・セグメント 4-6 両終端バス型トポロジーのセグメント 4-6 シールド付きツイストペア・ケーブルの接地 4-7

第５章設計の問題について 5-1 EMI の問題 5-2

EMC のためのシステム設計 5-2 ESD の問題 5-6

ESD 回避のためのシステム設計 5-6 ビル入口保護 5-8 振動と機械的衝撃の問題 5-9 EN61000-4 の EMC テスト 5-10

第６章プログラミングについて 6-1 アプリケーションのプログラム開発とエクスポート 6-2

LonBuilder 開発者ワークベンチ 6-2 NodeBuilder 開発ツール 6-6

第７章参考文献 7-1 参考文献 7-2

LONWORKS FTT-10A Transceiver User’s Guide iii

付録A FTT-10 からの移行 A-1 物理的な相違 A-2 ピン機能と外部回路の相違 A-4 既存の PC 基板設計からの移行 A-5

既存の基板レイアウトからの外部素子の削除 A-5 FTT-10 および FTT-10A の両トランシーバにおける EMI 比較調査 A-6

FTT-10 および FTT-10A からの放射 EMI の比較 A-6 SLTA-10 アダプタの EN55022-B 駆動テスト A-9

付録B FTT-10A トランシーバを使ったノードチェックリスト B-1 FTT-10A トランシーバを使ったノードチェックリスト B-2

FTT-10A トランシーバと Neuron チップの接続 B-2 FTT-10A PCB レイアウト B-3 FTT-10A トランシーバプログラミング B-3 FTT-10A トランシーバ電源（一般） B-4 FTT-10A 物理層リピータ B-4

付録C リピータ PAL のための JEDEC ファイル C-1 PAL JEDEC ファイル、DIP パッケージタイプ C-2 PAL JEDEC ファイル、PLCC パッケージタイプ C-4

付録D 磁界干渉を避けるには D-1 干渉とトランスベースのトランシーバ D-2

付録E 認定 TP/FT-10 ケーブルの仕様とメーカー E-1 3 種類の認定ケーブル E-2 カテゴリ 5 ケーブル仕様 E-3

NEMA レベル 4 ケーブル仕様 E-3 16AWG/1.3mm「汎用」ケーブル仕様 E-5

付録F FTT-10A ネットワーク絶縁チョークの仕様 F-1 FTT-10A ネットワーク絶縁コモン・モード・チョーク概要と寸法 F-2 FTT-10A ネットワーク絶縁チョークの仕様 F-4 FTT-10A ネットワーク絶縁チョーク販売業者 F-5

iv Echelon

1 はじめに

FTT-10A フリー・トポロジー・ツイストペア・トランシーバは、あらゆる Neuron®チッ

プベースの制御システムに対して LONWORKS トランシーバを追加するための、簡単かつ

コスト効果の高い手段を提供します。FTT-10 トランシーバを FTT-10A トランシーバ

に置き換えれば、極性を気にせずにフリー・トポロジー・ワイヤリングを行えるように

なり、バス型トポロジーのワイヤリングを行う必要性がなくなります（FTT-10AとFTT-10の両トランシーバの違いについては、付録 A を参照してください）。このアーキテクチャ

では、スター型、バス型、およびループ型のすべてのワイヤリング方式をサポートして

います。これにより、最も効率のよいワイヤリングを選択できるようになるため、シス

テム・インストールに要する時間や費用が削減されます。また、ワイヤ・ルーティング、

接続、ノード位置に関する制限がなくなるため、ネットワークの拡張も容易になります。

FTT-10A トランシーバは、78kbps の差動マンチェスタ・コード方式による通信トラン

シーバが組み込まれた、絶縁トランスで構成されています。用意されているピンには、

Neuron チップ通信ポート（CP：Communication Port）、クロック・ライン、5V 電

源、そしてツイストペアネットワークが接続されます。このトランシーバがサポートす

る入力クロック周波数は 5MHz、10MHz、20MHz で、どの周波数であるかを自動検出

する機能を持っています。マウント時に誤って逆方向に接続されるのを防ぐため、これ

らのピンには極性が付されています。このトランシーバは、電源が供給されていないと

きにはネットワークに対して高インピーダンス状態となるため、電源ダウン時でもネッ

トワーク通信に対して影響を及ぼすことがありません。

このトランシーバは、トランスおよび信号処理回路が入ったプラスチック製のケースに

収められています。筐体は高さ 7.2mm（0.28 インチ）とコンパクトで、DIN パックの

ような高さの低い応用機器での使用に適しています。プリント基板上への組み込み時に、

均等塗被のような環境の隔離が必要となる場合も考慮して、トランシーバは密封ケース

で保護されています。

LONWORKS FTT-10A Transceiver User’s Guide 1-1

FTT-10A トランシーバは、Echelon 社の LPT-10 リンク・パワー・トランシーバと互

換性があり、両トランシーバは１本のツイストペアケーブルを使って互いに通信するこ

とができます。この機能により、電流あるいは電圧の必要量がリンク・パワー・セグメ

ントの能力を超えてしまったノードに対して、安価なインタフェース手段を提供できま

す。このトランシーバを装備すれば、リンク・パワー・ネットワークからの電気的な絶

縁を行うことなく、これらのノードをローカル電源で運用することができます。

また FTT-10A トランシーバは、接地されている I/O デバイスに対する電気的な絶縁を

提供するため、それらのデバイスをリンク・パワー・ネットワーク・セグメント上で使

用することができます。多くの応用機器では、機能的に接地する必要があるとか、保安

規定があるなどの理由により、I/Oデバイスが接地されている場合もあります。FTT-10Aトランシーバのトランスは、ノードをセグメントから電気的に絶縁するため、ノードに

接続されたデバイスを、通信に障害を与えることなく接地できます。

ツイストペアのチャネルは、物理層リピータによって分割された複数のセグメントから

構成される場合もあります。物理層リピータを使えば、通常よりもノードが多いか、あ

るいはワイヤ距離の長いツイストペア・ネットワークを安価に構築できます。FTT-10Aトランシーバには物理層リピータ機能が備わっており、２台以上の FTT-10A を相互接

続したネットワーク・セグメント間で、LonTalk®データを互いに交換することができ

ます。

FTT-10A トランシーバを使えば、独自のトランシーバを開発するのに比べ、何千時間

もの工数を節減できます。このトランシーバは、FCC および EN55022 EMI 規定に準

拠した設計になっているため、これらの規定を満たすのに必要な時間や費用のかさむテ

ストを、最小限で済ますことができます。また、このトランシーバは UL 認可製品であ

るため、保全テストなしで製品に組み込むことができます。さらに、ほとんどの製品に

対して組み込み可能なようにサイズも小さく抑えられ、またどんな規模の OEM 製品に

も適用できるよう、非常に低価格となっています。

1-2 はじめに

応用例

バス型ワイヤリング（RS-485 など）を使った従来の制御システムは、センサーと制御

出力がシールド付きツイストペアで相互接続されたネットワークになっています。RS-485のガイドラインによれば、電気的反射を制限して信頼性のある通信を確保するためには、

すべてのデバイスをバス型トポロジーでワイヤリングする必要があります。このため、

RS-485 ベースの制御システムにリンクされた要素が多くなると、ケーブル設備の設置

および維持管理にかかる費用がそれだけかさむことになります。バス型トポロジーのワ

イヤリングでは、すべてのデバイスがメインバスに直接接続されていなければならず、

状況に応じて分岐させたりスター型ワイヤリングを採用したりできないため、設置に時

間もかかり、またコストもかかってしまうのです。

設置および維持管理のコストを削減し、システム変更を簡単にするための最善のソリュー

ションは、フリー・トポロジー通信システムということになります。Echelon社のフリー・

トポロジー・トランシーバ（FTT）技術は、まさにこのようなソリューションを提供す

るテクノロジーで、分散制御システムにおける多種類の要素を相互接続するための安価

かつ優れた手法です。

フリー・トポロジー・アーキテクチャを採用すれば、制御システムのワイヤリングに対

するトポロジーの制限がほとんどなくなります。それぞれのノードでは、+5VDC のロー

カル電源が供給されます（図 1.1 参照）。

FTT-10A

ノード

別のFTT-10Aノードへ

センサーアクチュエータ+5VDC 電源

FTT-10A

ノード

FTT-10A

ノード

FTT-10A

ノード

FTT-10A

ノード

FTT-10A

ノード

終端

図 1.1 フリー・トポロジー・トランシーバ・システム


バス型ワイヤリング設計とは違い、FTT-10A システムが使用するフリー・トポロジー・

ワイヤリング手法は、スター型、ループ型およびバス型のワイヤリングすべてをサポー

トします（図 1.2 参照）。この設計には、多くの利点があります。第１に、適用する設

置に最適なワイヤリング手法を、設置の責任者が自由に選択できます。したがって、綿

密な計画の必要性が削減され、最終段階でも設置・サイトでの変更が可能になります。

第２に、設置の責任者は１種類のワイヤリング手法を扱えるようにトレーニングされて

いるだけでよく、フリー・トポロジー手法の導入にあたって特別なトレーニングを受け

る必要がありません。第３に、既存のワイヤリング設備がある場合でも、必要最低限の

再ワイヤリングだけで、過去の設置を活用できます。つまり、FTT-10A テクノロジー

を、過去のプロジェクトおよび新規プロジェクトのどちらに対しても適用でき、これに

より、FTT-10A ベースの製品の潜在市場が拡大されることになります。最後に、フリー・

トポロジーにより、既存のワイヤリングのどこか都合のよい場所に FTT-10A を追加す

るだけで、将来的に FTT-10A システムを拡張できるようになります。これは、システ

ム拡張の時間とコストが削減されるだけでなく、顧客側から見ればフリー・トポロジー・

ネットワークのライフサイクル・コストを抑制できることを意味します。

終端

終端

ループ型トポロジー

単一終端バス型トポロジー

終端

終端

終端

終端

両終端バス型トポロジースター型トポロジー

混合トポロジー

*

*

*

**

*

(* 実際の終端回路はアプリケーションにより異なります)

図 1.2 FTT-10A システム対応の典型的なワイヤリング・トポロジー

また、FTT-10A の別の特徴であるリピータ機能により、システム拡張を非常に簡単に

行うことができます。つまり、ネットワーク・セグメントがトランシーバの最大数を超

えたり、ワイヤの総距離が制限を超えたりしても、リピータ機能を使ってトランシーバ

を相互接続すれば FTT-10A セグメントを追加できるのです（図 1.3 参照）。リピータ

1-4 はじめに

機能により、２つのセグメント間で LonTalk データが伝送されるようになるため、通

信可能なワイヤ長およびトランシーバ数は２倍になります。リピータ機能を使用すれば、

既存のコントローラに合わせて調整を加えたり、特別なブリッジを使用したりしなくて

も、必要に応じて FTT-10A ネットワークを拡張できます。チャネル上の 2 つのノード

の間に直列に設置できるリピータは 1 つだけです。ネットワーク・トラフィック量が大

きいシステムでは、必要なときだけパケットが伝送される LONWORKS ルータ（Echelon社の LPR-10 など）を利用すると効果的です。

LPI-10

電源

LPI-10

LPノード

FTノード

FTノード

FTノード FTノード

FTノード

FTノード

FTノードFTノード

FTノード

FTノード LPノード LPノードFTノード

6方向リピータ

FTノード

FTT-10A

FTT-10AFTT-10AFTT-10A

FTT-10AFTT-10A

FTノード

FTノード

FTノード

FTノード

FTノード

FTノード

FTノード

LPノード

LPノード

電源

終端

終端

終端

FTノード

終端

終端

LPノード

LPI-10（終端あり）

LPR-10 ルータ*モデル42100

*チャンネル上に２つのリピータを直列に配置することは許されないため、この位置にルータを配置しなければなりません。

図 1.3 フリー・トポロジー・チャネルによって実現される、FTT-10AおよびLPT-10の両トランシーバの互換性と、物理層リピータを使ったネットワークの拡張

（リピータは、説明のために簡略化してあります）

対象読者

この『LONWORKS FTT-10A Free Topology Transceiver User's Guide』では、FTT-10Aトランシーバを導入された顧客、あるいは FTT-10A トランシーバを組み込んだ制御モ

ジュール、ネットワーク・インタフェースおよびルータのユーザを対象に、FTT-10Aトランシーバの仕様と使用手順を説明しています。


本書の内容

本書では、電気的および機械的なインタフェースに関する技術的な仕様についての詳細

を説明しています。また、トランシーバ・モジュールの操作環境についても記述してい

ます。

また本書は、LonBuilder®開発者用ワークベンチ・エミュレータあるいは NodeBuilder®

開発ツールから、FTT-10A ベースのノードへシステムを移行するためのガイドライン

も提供しています。応用機器へのトランシーバの組み込みを行う際の便宜として、問い

合わせ先や販売業者についての情報も記載してあります。

本書の第７章には、参考文献リストを掲げてあります。本文中に Standler10のように上

付きの数字を付してある場合がありますが、これは参考文献リストの番号を意味してい

ます。なお、参考文献のなかの特定の章や節を参照する場合には、“第７章[1]を参照し

てください”のように、参考文献の番号をブラケットで囲んで章などの番号を示します。

関連ドキュメント

次に示す Echelon 社のドキュメントも、参考にしてください。

LonBuilder User's Guide（078-0001-01）

NodeBuilder User's Guide（078-0141-01）

Neuron C Programmer's Guide（078-0002-01）

LonBuilder Startup and Hardware Guide（078-0003-01）

LONMARK® Layers 1-6 Interoperability Guidelines（078-0014-01）

LONMARK® Application Layer Interoperability Guidelines（078-0120-01）

Neuron Chip Data Book（東芝およびサイプレスが出版）

LONWORKS FTT-10A Free Topology Transceiver data sheet（003-0111-01）

LONWORKS Custom Node Development 技術資料（005-0024-01）

LPI-10 Link Power Interface Module User's Guide（078-0104-01）

LPT-10 Link Power Transceiver User's Guide（078-0105-01）

Junction Box and Wiring Guidelines for Twisted Pair LONWORKS Networks 技術資料

（005-0023-01）

1-6 はじめに

2 電気的仕様

FTT-10A フリー・トポロジー・トランシーバは、Neuron チップ通信

ポートに対するインタフェースを提供するもので、極性を気にするこ

となくツイストペア・ネットワークに接続できるという特徴を持って

います。また、ネットワーク規模の拡張を可能にする物理層リピータ

機能も備えています。


トランシーバ・ピン出力

表 2.1 には FTT-10A トランシーバのピン出力を、また表 2.2 には同トランシーバの電

気的な仕様を示します。なお、これらの仕様データは、特に断りがない限り、動作温度

要件および電圧要件の範囲内に適用されます。

表 2.1 FTT-10A トランシーバ・ピン出力

名称ピン種類機能 VCC 1 5VDC 入力 NET_B 2 ネットワーク・ポート、極性なし NET_A 3 ネットワーク・ポート、極性なし RXD 4 NeuronチップおよびHC型の入力を１つずつ駆

動できる CMOS デジタル出力 Neuron チップの CP0

TXD 5 トライステート検出を行う CMOS デジタル入力 Neuron チップの CP1 CLK 6 デジタル入力、CMOS レベル Neuron チップの CLK2 からのトランシーバ・

クロック入力 T1 7 双方向アナログ ESD クランプおよび過渡電流保護に使用 GND 8 グランド T2 9 双方向アナログ ESD クランプおよび過渡電流保護に使用

表 2.2 FTT-10A トランシーバの電気的仕様

パラメータ最小値代表値最大値単位動作環境温度範囲 -40 +85 Vcc 入力電源電圧 4.75 5 5.25 ボルト Vcc 入力電源電流受信送信

5 20

mA

NET_A と NET_B 間の直流抵抗 20 Ω 52.3 Ωのネットワーク終端抵抗に対して送信機が発生する余弦波の振幅（ピーク・ツー・ピーク値）

1.35 ボルト

FTT-10A トランシーバと Neuron チップとの相互接続例を図 2.1 に示します。この回

路については、接触放電方式（推奨）と空中放電方式の両方で ESD（Electrostatic Discharge＝静電放電）のテストが完了しており、その結果は IEC 1000-4-2 のレベル

４をクリアしています。したがって、この回路はすべての標準的な応用機器に推奨で

きるものです（IEC 1000-4-2 についての詳細は、第５章を参照してください）。もし

応用機器に対するESD保護要件が定義されていなかったり未知であったりする場合は、

図 2.1 または図 2.2 の回路を使うようにしてください。

ただし、クロック、リセットおよび電源バイパスの各回路については、Neuron チップ

の種類および応用機器に大きく依存するため、図 2.1 の回路図が完全というわけではあ

りません。完全な Neuron チップ応用回路図と関連情報については、『Neuron Chip

2-2 電気的仕様

Databook』2,3を参照してください。また、機械的な仕様およびPCB（printed circuit board＝プリント基板）の pin 配置については、第３章を参照してください。EMC 適合のた

めにネットワーク絶縁コモン・モード・チョークが必要かどうかについては第 5 章

（1000-4-6 テスト）を参照してください。

CP0

CP1

CLK2

CP2CP3CP4

Neuron Chip

（一部）

+5V

FTT-10A

C1D2

+5V

D1

NET1

NET2

本文参照

C3

C4

C2

PCB

スパークギャップ

D3

D4

RXDNET_A

NET_B

VCC

T1T2

GND

TXD

CLK

図 2.1 PCB スパークギャップを使った FTT-10A トランシーバの相互接続

表 2.3 FTT-10A トランシーバの外部素子

名称値説明 C1 +5VDC のデカップリング用

に 0.1µF FTT-10A トランシーバ用の電源デカップリングコンデンサ

C2 1000pF、2kV ESD 保護用コンデンサ C3,C4 22µF、+50V、有極性 DC ブロッキング・コンデンサ（本文参照） D1, D2, D3, D4 BAV99あるいは 1N4148(x2) 過渡クランプ・ダイオード。

BAV99LT1 (National)、BAV99LT (Sprague)、MMBD120 (Motorola)、あるいは相当品

応用機器によっては、均等塗被あるいは密封された PCB が必要となるためにスパーク

ギャップを使用できない場合があります。図 2.2 の回路図では、スパークギャップの代

わりに密封型の放電デバイス Z1 および Z2 が用いられ、これらはシャーシグランドに

接続されています。これらのデバイスは、それぞれ約 300 ボルトの放電電圧を持ち、グ

ランドに対する静電容量もごくわずか（1pF 未満）なものです。また、D3～D6 のダイ

オードは、レベル３のサージ電圧（第５章参照）に感応する高速な 1A の整流器として

動作し、ネットワークに対する差動負荷容量は 150pF 未満です。ネットワーク・ワイ

ヤ上に結合したサージ電圧があると放電デバイスが非対称的な放電を行う NET1 と

NET2 にディファレンシャルなサージ電圧が発生します。FTT-10A トランシーバをそ

のような電圧から守るためにはこれらの整流器が必要です。なお、Z1 と Z2 は、ネット

ワーク・ワイヤリング接続点の近くで、かつシャーシグランド（あるいは、スター型集


中グランド近くのグランド点）への低インピーダンスな経路を取れる場所に設置してく

ださい。図 2.2 の外部素子については、表 2.4 に示します。

NET_A

NET_B

VCC

T1T2

GND

RXD

TXD

CLK

FTT-10A

CP0

CP1

CLK2

CP2CP3CP4

Neuron Chip

（一部）

+5V

+5V

D1

NET1

NET2

本文参照

D2

D3

D4

C3

C1

C4

D5

D6 C2Z1 Z2

図 2.2 ディスクリート・スパークギャップを使った FTT-10A トランシーバの相

互接続

表 2.4 FTT-10A トランシーバの外部素子

名称値説明 C1 +5VDC のデカップリング用

0.1µF FTT-10A トランシーバ用の電源デカップリングコンデンサ

C2 1000pF、2kV ESD 保護用コンデンサ C3,C4 22µF、+50V、有極性 DC ブロッキング・コンデンサ（本文参照） D1, D2 BAV99 あるいは 1N4148(x2) 過渡クランプ・ダイオード。

BAV99LT1 (National または Motorola)、 BAV99LT (Sprague)、あるいは相当品

D3, D4, D5, D6

1N4934、1N4935 高速スイッチング整流器 (General Instruments) Vishay-Liteon SMT ダイオード FR1D、RS1D、RS1DB

Z1, Z2 DSP-301N マイクロギャップを使った高速サージ・プロテクタ（問い合わせ先（米国）：Mitsubishi Materials Corporation 電話：+1-847-577-0200 FAX：+1-847-577-0201 ヨーロッパ（ロンドン）電話：+44-171-236-0130

応用機器によっては、EN61000-4 に定義されている ESD（Electrostatic Discharge＝静電放電）に対して接触放電方式レベル４にのみ準拠していればよい場合があります。

このような応用機器では、図 2.1 のダイオード D3 および D4 とコンデンサ C2 を削除

できます。この簡略化された回路については、EN61000-4 の記述に従った、ESD に対

する接触放電方式レベル４でのテストが完了しています。ただし、このテストはFTT-10Aトランシーバに対してではなく、Neuron チップに対して行ったものですので、この簡

略化回路を使うと、より高いレベルの空中放電が発生した場合に障害が発生する可能性

がありますので注意してください。簡略化回路は、その応用機器に対して接触放電 ESD

保護が適用できることを確認してから使用するよう推奨します。空中放電 ESD 保護が

2-4 電気的仕様

必要な場合、あるいはその保護要件が定義されていなかったり未知であったりする場

合には、図 2.1 または図 2.2 の回路を使うようにしてください。

なお、図 2.2のクロック、リセットおよび電源バイパス各回路の修正については、Neuronチップの種類および応用機器に大きく依存するため、この回路図が完全というわけでは

ありません。完全な Neuron チップ応用回路図と関連情報については、『Neuron チッ

プ Databook』2,3を参照してください。また、機械的な仕様および PCB の pin 配置に

ついては、第３章を参照してください。EMC 適合のためにネットワーク絶縁コモン・

モード・チョークが必要か決定するにあたり第 5 章（1000-4-6 テスト）を参照してく

ださい。

すべての相互接続回路に記載されているコンデンサ C3 および C4 は、トランシーバが

リンク・パワー・ネットワークで使われる場合に、FTT-10A トランスに対して DC 電

圧を分離するためのものです。これらは、ネットワーク上に DC 流入が起こったときに

トランスを守る働きも持っています。これらのコンデンサは、LonMark 相互接続ガイ

ドラインに準拠している必要があります。リンク・パワー・ネットワーク以外のネット

ワークに接続されていて、DC 流入に対する保護を必要としないノードには、これらの

コンデンサは不要です。２つの有極性コンデンサを使っているのは、どちらの DC 極性

を持つ応用機器も守れるようにするためで、これらの総静電容量は 11μF です。なお、

ネットワークに接続する２つの足のどちらかに 10μF の無極性コンデンサを１つ使う

ことも可能です。コンデンサの初期許容範囲は±20%以下に抑え、老化や温度の影響に

よる性能劣化が初期最小値の 20%以下になるようにしてください。


ネットワーク接続点

ネットワーク接続点（NET1 および NET2）には極性がないため、２つのツイストペア

のどちらをネットワーク接続点のどちらに接続してもかまいません。ネットワーク・ワ

イヤリングの詳細については、第５章を参照してください。

クロック入力

FTT-10A トランシーバは、CMOS 入力の CLK ピンを介して Neuron チップからクロッ

ク入力を受けます。Neuron チップの発振器、あるいは外部クロック発振器のどちらが

使われている場合でも、このピンはNeuronチップのCLK2出力によって制御されます。

CLK2 への配線の長さは 2cm（0.8 インチ）未満にし、ノイズ結合を最小限に留めるよ

うにしてください。

FTT-10A トランシーバの入力クロックは、5MHz、10MHz、あるいは 20MHz です。

トランシーバは自動的にクロックレートを検出し、それに合わせて内部回路を構成しま

す。

Neuronチップとトランシーバの入力クロック周波数の精度は±200ppm以内でなけれ

ばなりません。この値を実現するには、セラミックの共振器ではなく、適切なクリス

タル共振器が必要です。

Neuron チップ通信ポート（CP）・ライン

FTT-10A トランシーバは、Neuron チップの CP0 ピンおよび CP1 ピンから直接単一終

端モードのインタフェースを介してLonTalkネットワーク・パケットを送受信します。

Neuron チップのデータ入力ピン CP0 は、FTT-10A トランシーバの RXD ピンに接続

されます。Neuron チップデータ出力ピン CP1 は、FTT-10A トランシーバの TXD ピン

に接続されます。CP1 には、バッファリングあるいはこれ以外の接続を行う必要はあり

ません。

他の Neuron チップの CP ピン（CP2、CP3、CP4）は、FTT-10A トランシーバには接

続しません。このトランシーバは、TXD ピン上のアクティビティを自動検出して転送

を行うようにするため、CP2のNeuronチップTXEN機能は使わないからです。FTT-10Aトランシーバにはバイアス回路が組み込まれており、CP1 が駆動されていないときに

Neuron チップのリセット処理が起こると、その処理中は転送が発生しないようになっ

ています。使用しない CP4 入力は Vcc に接続して、Neuron チップ入力バッファに過

剰な供給電流が流れ込まないようにしてください。表 2.5 に、Neuron チップ通信ポー

トとトランシーバとの接続をまとめて示します。

2-6 電気的仕様

表 2.5 Neuron チップ通信ポートの接続

Neuron チップのピン Neuron チップの機能接続先 CP0 データ入力 FTT-10A RXD CP1 データ出力 FTT-10A TXD CP2 送信可能状態出力接続しない CP3 （アクティブ"L"）スリープ出力接続しない CP4 （アクティブ"L"）衝突検出の入力 Vcc

PC 基板レイアウトに関するガイドライン

PC 基板レイアウトの例を図 2.3 に示します。このレイアウトでは、PCB の上部に SMT（Surface Mount＝表面実装）素子を使用しています。図の縮尺は約４倍ですが、PCBの完成図面として描いたものではありませんので注意してください。PCB レイアウト

は、この節（および第５章）で説明する原則を守りさえすれば、いろいろな変更が可能

です。スルーホールのコンデンサおよびダイオードを使うこともできますが、通常は配

線時のインダクタンスが低い SMT 素子のほうが望ましいでしょう。

ESD（Electrostatic Discharge＝静電放電）および EMI（Electomagnetic Interference＝電磁妨害）は、ノードでの PCB のレイアウトを行う際に考慮しなければならない重

要事項です。これらの事項の概要については第５章で説明していますが、PCB レイア

ウトに関連する部分についてはここで説明します。

ESD やその他のネットワーク過渡電流に対する耐性を確保するためには、電源、グラ

ンド回路および他のノード回路をうまくレイアウトする必要があります。一般に、ESD放電電流は、接地点、または近くの金属製物体に還っていきます。ノードのグランド回

路の役割は、ノードの PCB 上に大きな電位差を発生させずに、ネットワーク接続点か

らノードの外部接地点に ESD 電流を通過させることです。図 2.4 に、低インダクタン

スの“スター型”グランド回路の例を示し、以下にその概要を説明します。

1. “スター型”グランド回路構成

PCB 上の機能回路ブロックは、スター型に配置します。電源コネクタ、ネットワー

ク・コネクタ、そして他のすべてのシャーシグランドも、なるべくスター型の中心

の近くに配置してください（図 2.4 参照）。スター型グランドの目的は、過渡電流

の発生時、なるべく他の機能ブロックに影響を与えずに電流を接地点へ還すことに

あります。ノードのシャーシが金属製であれば、ESD やその他の過渡電流はスター

型集中グランドを介してシャーシに還っていきます。ノードの論理グランドがこの

シャーシグランドに接続されていれば、その１個所の接続だけで目的を達成できま

す（このロジックグラウンドとシャーシグランドは図 2.3 と図 2.4 では接続されて

いることに注意してください）。一方、ノードがプラスチック製の筐体で覆われ、

絶縁トランスによって電源が供給されている場合であれば、明示的な接地あるいは

シャーシグランド接続の必要性はありません。ただし、この場合であっても、ネッ

トワーク・コネクタや電源コネクタがスター型の中心近くに配置されていることは

重要です。


2. PC 基板上のスパークギャップと ESD の緩衝帯

PC 基板レイアウトを設計する際には、ネットワークからの ESD 衝撃が直接スター

型集中グランドに放電されるようにしてください。これを実現するためには、NET1と NET2 からグランドへの PCB スパークギャップを作成します（図 2.4 参照）。

この設計では、PC 基板上の金属と金属との間に 0.39mm（0.015 インチ）の隙間を

空けることで、約 3kV 以上の ESD 衝撃がグランドに直接放電されるようにしてい

ます。これにより、FTT-10A トランシーバおよび関連回路が吸収しなければならな

いエネルギー総量を制限することができます。図 2.3 に示されている立入禁止領域

は、予想外の放電経路が起らないようにするためのものです。PC 基板が均等塗被

あるいは絶縁されている必要がある場合には、露出した金属スパークギャップを使

用しない回路（図 2.2）を参考にしてください。

3. D1/D2 クランプ・ダイオード

ダイオード D1 と D2 は、Vcc とグランドとの間の FTT-10 トランス信号のノード側

をクランプします。D1 および D2 と FTT-10A トランシーバとの間の Vcc とグラン

ドの接続は、低インダクタンスの手法（図 2.3 参照）を使うようにして、スパーク

ギャップへの放電後の残りの過渡エネルギーが FTT-10A トランシーバあるいは

Neuron チップに障害を与えないようにしなければなりません。なお、ダイオード

D1 および D2 の Vcc とグランドに対する接続は、過渡電流が FTT-10A グランドピ

ンおよびスター型集中グランドに還されるように設計されています。

4. D3/D4 クランプ・ダイオード

図 2.1 のダイオード D3 および D4（図 2.2 の D3～D6）は、FTT-10A トランス信

号のネットワーク側をクランプし、ESD による過渡電流が発生したときに C2 を通

してグランドに逃がします。D3 および D4 と C2 との間の接続は、低インダクタン

スの手法（図 2.3 参照）を使うようにして、スパークギャップへの放電後の残りの

過渡エネルギーが Neuron チップに障害を与えないようにしなければなりません。

なお、C2 の接続は、過渡電流がスター型集中グランドに還されるように設計され

ています。

2-8 電気的仕様

VCC T2 T1GND CLK

TXD

RXD

NET_ANET_B

VCC T2 T1GND CLK

TXD

RXD

NET_ANET_B

部品面ハンダ面（透視図）

立入禁止領域

C1

C3 C4

D1 D2

D3

スター型集中グランド

C2

D4

スパークギャップ（2個）

ハンダマスク

グランド面

PCB

直径0.51mm （0.019インチ）の貫通体

2.30mm

0.090"

1.78mm

0.070"

1.00mm

0.040"

スパークギャップの詳細（断面）

VCC

Net

図 2.3 FTT-10A PCB レイアウト


スター型集中グランド

アプリケーションI/Oブロック

電源ブロック

Neuronチップブロック

グランド保護されたクロック・ライン

図 2.4 スター型グランドの設計（グランドの配置は説明のためにのみ明示して

ある）

5. グランド面

グランドは、スター型集中グランドから基板上の機能ブロックへと経由するため、

グランド配置全体のインダクタンス（およびインピーダンス）を低くできるように、

グランド面は広い平面あるいは幅広の経路にする必要があります。

6. +5V 電源の配備およびデカップリング

一般に、Vcc は、グランドの場合と同じように低インダクタンスの経路を介して供

給される必要があります。『Neuron Chip Databook』2,3の記述に従って、PCB の

2-10 電気的仕様

部品面にある Neuron チップの周囲には、最低２個の SMT デカップリングコンデ

ンサ（0.1μF）を置くことが推奨されます。Neuron チップや他のノード回路に対

する幅広の Vcc 経路とは違い、FTT-10A トランシーバへの Vcc 供給には 0.3mm（0.012 インチ）幅の狭い経路が使われます。この経路の持つインダクタンスは、

FTT-10A トランシーバの Vcc 減結合コンデンサ（C1）との協調により、FTT-10Aトランシーバの Vcc 入力（ピン１）でのデジタル・ノイズを減少させ、さらにネッ

トワーク・ワイヤリングのEMIをも減少させます。C1は、図2.3に示すようにFTT-10Aトランシーバのすぐ隣りに配置してください。

7. EMI を制御するための CLK 経路

クロックノイズを最小にし、また EMI レベルを低く保つため、FTT-10A への CLK入力はグランド経路で囲む必要があります（第５章参照）。通常、Neuron チップ

からトランシーバへの CLK 経路は幅が 2cm（0.8 インチ）を超えないようにし、

Neuron チップは FTT-10 トランシーバのなるべく近くに、配置方向にも留意して

置くようにしてください。さらにまた、Neuron チップなどの高速デジタル回路は、

ネットワーク・コネクタやトランシーバ上の NET A/NET B ピン（ピン５と６）か

らも離して配置する必要があります。ノイズの多いデジタル回路がネットワーク・

コネクタの近くにあると、RF ノイズがネットワーク・ケーブル上に乗ってしまい、

EMI 問題の原因となる可能性があるからです。

8. EMI を制御するための FTT-10A トランシーバのグランド配線

EMI を最適に制御するためには、FTT-10A トランシーバのグランドピンとスター

型集中グランド間の接続を、広く、短くしてください（図 2.3 参照）。

9. FTT-10A トランシーバに対する磁界の影響を避けるには

トランスを利用したデータ通信トランシーバの場合、浮遊磁界のノイズ源がネット

ワーク通信と干渉を起こさないように考慮することが重要です。磁界干渉を抑制、

管理する方法の詳細については、付録 D を参照してください。

物理層リピータ

トランシーバの数あるいはワイヤの総距離が制限を超えてしまう場合には、物理層リピー

タ（図 2.5）を追加して、２つ以上の TP/FT-10 ネットワーク・セグメントを相互接続

することができます。この方法でチャネル全体を拡張すれば、ノード数およびネットワー

ク距離を実質的に倍増させることが可能です（ただし、帯域幅は変わりません）。チャ

ネル上の 2つのノードの間に直列に設置できる物理層リピータは 1つだけであることに

注意してください。追加の配線またはネットワーク帯域幅の拡張が必要な場合には、リ

ピータの代わりに LONWORKS ルータ（Echelon 社の LPR-10 モデル 42100 など）を使

用してください。


ノード数を拡張するために物理層リピータを使って大規模ネットワークを設計するとき

には、ネットワーク・トラフィックについてよく考慮してください。システム・パフォー

マンスを正しく評価するためには、LonManager プロトコル・アナライザを使って最悪

状態でのネットワーク・トラフィックを監視してください。LONWORKS ルータやトポロ

ジーの変更によって、トラフィック輻輳の問題を解決できる場合もあります。

FTT-10Aトランシーバ

２方向リピータ

ネットワーク・セグメント２

ネットワーク・セグメント１






ネットワーク・セグメント１

ネットワーク・セグメント２

ネットワーク・セグメント３

ネットワーク・セグメントN

多方向リピータ

図 2.5 ２方向リピータと多方向リピータ

リピータは、２台あるいはそれ以上のトランシーバ、5MHz クロック源、およびその他

の素子から構成されます。図 2.6 と図 2.7 に、それぞれ 2 方向リピータおよび多方向リ

ピータの回路図を示します。いずれも動作環境温度は 0～+85の範囲内です。図 2.8は動作環境温度が-40～+85のリピータの図で、より複雑な設計となっています。この

リピータの PAL は、付録 C に記載された JEDEC ファイルのいずれかを使用してプロ

グラムする必要があります。クロック発振器には CMOS 出力レベル、総精度±200ppm（セラミック共振発振器ではなくクリスタル発振器を使用すること）、デューティ比は

40/60～60/40 であることが必要です。また図 2.7 の OR ゲートには、CMOS 出力レベ

ル、伝播遅延の最大値 100nsec の仕様が必要です。図 2.6、図 2.7、図 2.8 には ESD 保

護用のダイオードやコンデンサが示されていませんが、これは FTT-10A トランシーバ

が（Neuron チップとともに使われない限り）それらを必要としないためです。図 2.6と図 2.7 の抵抗器 R1、R2 とコンデンサ C5 は、リピータの正常な動作に必要なもので

す。

本章の PC 基板レイアウトに関するガイドラインを参照してください。トランシーバ間

の磁気結合を防ぐためには、隣り合うトランシーバ間の距離を 2.5cm 以上にすること

が重要です。


NET1

NET2

PCBスパークギャップ

+5V

5MHzクロック発振器

本文参照

C4B

C3BNET_A

NET_B

VCC

T1

T2

GND

TXD

RXD

CLK

FTT-10A

C1B

D2B

D1B

C5B

R1B

R2B

R1 1500Ω, 1%, 1/10W

R2 576 Ω, 1%, 1/10W

C5 0.1 µF, X7R または Y5V セラミック

他の部品は表2.3を参照してください。

NET_A

NET_B

VCC

T1

T2

GND

TXD

RXD

CLK

FTT-10A

+5V

C1A

本文参照

C4A

C3A

D2A

D1A

C5A

R1A

R2A

NET1

NET2


UBネットワークセグメントB

ネットワークセグメントA

UA

図 2.6 ２方向リピータ回路図(0～+85)



N-Input OR

UA

UB

NET_A

NET_B

VCC

T1

T2

GND

TXD

RXD

CLK

FTT-10A

+5V

C1A

本文参照

C4A

C3A

D2A

D1A

C5A

R1A

R2A

NET1

NET2

PCB


NET_A

NET_B

VCC

T1

T2

GND

TXD

RXD

CLK

FTT-10A

+5V

C1B


C4B

C3B

D2B

D1B

C5B

R1B

R2B

NET1

NET2


NET_A

NET_B

VCC

T1

T2

GND

TXD

RXD

CLK

FTT-10A

+5V

C1N

本文参照

C4N

C3N

D2N

D1N

C5N

R1N

R2N

NET1

NET2


UN

R1 1500Ω, 1%, 1/10W

R2 576 Ω, 1%, 1/10W



本文参照ネットワークセグメントB

ネットワークセグメントN

図 2.7 多方向リピータ回路図(0～+85)



UA

UB

NET_A

NET_B

VCC

T1

T2

GND

TXD

RXD

CLK

FTT-10A

+5V

C1A

本文参照

C4A

C3A

D2A

D1A

C5A

R1A

R2A

NET1

NET2

PCB


NET_A

NET_B

VCC

T1

T2

GND

TXD

RXD

CLK

FTT-10A

+5V

C1B

本文参照

C4B

C3B

D2B

D1B

C5B

R1B

R2B

NET1

NET2

PCB


R1 1500Ω, 1%, 1/10W

R2 576 Ω , 1%, 1/10W



Q6Q7

Q10Q11Q12

>CLKRST

I0/CLKI1I2I3I4I5I6I7

I8

I9I10I11I/O9

RXDA

RXDB

RXDC

RXDD

RXDE

RXDF

I/O0I/O6I/O8

PAL 22V10-25

74HCT4020

４個までのFTT-10A

トランシーバ用入力（使用しない入力端子はグランドに接続してください）

発振器、74HCT4020およびPALの近くに電源バイパスコンデンサを配置してください（ここには示されていません）。

+5V

2.2k,

5%

1/10W


PALはプログラムする必要があります。本文を参照してください。

ネットワークセグメントB

図 2.8 ２方向から６方向のリピータ回路図(-40～+85)


3 機械的仕様

この章では、FTT-10A フリー・トポロジー・トランシーバの機械的仕

様とピン配置について説明します。


機械的仕様について

図 3.1 から図 3.4 に、FTT-10A トランシーバの各寸法を示します。このトランシーバは

スルーホール素子であり、応用機器の基板上にはハンダ付けによって取り付けます。基

板上での素子の取り付け位置を決める際には、EMI（Electromagnectic Interference＝電磁妨害）と ESD（Electrostatic Discharge＝静電放電）の問題についても考慮する

必要があります。EMI および ESD については、他の章を参照してください。

最大7.2mm（0.28インチ）

最小3mm（0.12インチ）

図 3.1 FTT-10A トランシーバの側面図

@ECHELON

FTT-10A

50051ピン１の位置は左下端



図 3.2 FTT-10A トランシーバの上面図

3-2 機械的仕様

@ECHELON

FTT-10A

50051

CLK

T1

GND

T2

TXD RXD NET_A

NET_BVCC

7.62

12.70

15.70

5.02

5.08

7.62

10.16

2.54

11.9

1.78

2.1±0.5 ±0.5

±0.5

±0.5

1

9

8

7

6 5 4 3

2

ピンの直径＝0.60+0.10/-0.15mm ピンの位置＝2.54mm 間隔の理想的な格子点を基準に±0.25mm

図 3.3 FTT-10A トランシーバの上面透視図（mm 単位）

@ECHELON

FTT-10A

50051

CLK

T1

GND

T2

TXD RXD NET_A

NET_BVCC

0.30

0.50

0.62

0.20

0.20

0.30

0.40

0.10

0.47

0.07

0.08±0.02 ±0.02

±0.02

±0.02

1

9

8

2

3456

7

ピンの直径＝0.024+0.003/-0.007 インチピンの位置＝0.1 インチ間隔の理想的な格子点を基準に±0.01 インチ

図 3.4 FTT-10A トランシーバの上面透視図（インチ単位）


4 ネットワークの配線と接続

この章では、FTT-10A フリー・トポロジー・トランシーバの配線とネッ

トワーク接続について説明します。


ネットワーク・トポロジーの概要

TP/FT-10 ネットワークは、フリー・トポロジー・ワイヤリングをサポートできるよう

に設計されており、バス型、スター型、ループ型あるいはこれらのトポロジーの組み合

わせのどれにでも適応できます。そして FTT-10A トランシーバは、そのネットワーク・

ワイヤリング上のどこにでも置くことが可能です。これにより、システムのインストー

ルを簡単に行えるだけでなく、ネットワーク拡張の必要性に応じて簡単にノードを追加

することができます。図 4.1～図 4.5 に、５種類のネットワーク・トポロジーを示しま

す。実際の終端回路はアプリケーションにより異なります。

終端

図 4.1 単一終端バス型トポロジー

終端終端

図 4.2 両終端バス型トポロジー

終端

図 4.3 スター型トポロジー

4-2 ネットワークの配線と接続

終端

図 4.4 ループ型トポロジー

終端

図 4.5 混合トポロジー

トランシーバ数およびワイヤ総距離の制限を超えて拡張する必要があれば、FTT 物理層

リピータを追加して２つのセグメントを相互接続すれば、システム全体の能力を倍増す

ることができます（第２章参照）。また FTT-10A トランシーバは、TP/FT-10 チャネ

ルを、別のTP/FT-10チャネルあるいは他のLONWORKSチャネルと相互接続するために、

LONWORKS ルータと併用することも可能です。


システムパフォーマンスとケーブルの選択

TP/FT-10 ネットワークは、ここで説明するシステム仕様および送信機能仕様を満たし

ていなければなりません。TP/FT-10 ネットワークについての文書、あるいはインストー

ル手順を作成する際には、TP/FT-10 システム仕様と、利用する下記リストのケーブル

に基づいた送信機能仕様を必ず含めて下さい。これらの仕様を組み込むことで、よりス

ムーズなインストールを保証し、インストール時にトラブルが発生した場合でも、担当

者に情報を提供することができます。

Echelon 社は TP/FT-10 ネットワークで使えるさまざまなケーブルを認定しています。

システム設計者は、コスト、性能、入手のしやすさといった要因を考慮しつつ、さまざ

まな種類のケーブルの中から自分のアプリケーションに最適なものを選択することがで

きます。Echelon 社は次の「汎用」ケーブル 3 種類を認定しています。

汎用 16AWG（直径 1.3mm）ケーブル（Belden 85102 相当品）

NEMA レベル 4 ケーブル（これは TIA カテゴリ 4 ケーブルとは同等ではありませ

ん）

TIA カテゴリ 5 ケーブル。

上記のケーブルの電気的仕様は付録 E に記載されています。ケーブルの販売業者のリス

トは Junction Box and Wiring Guidelines for Twisted Pair LONWORKS Networks技術

資料（005-0023-01）に記載されています。この技術資料は、Echelon 社のウェブサイ

ト www.echelon.com の Products セクションの Documentation メニューから入手でき

ます。Echelon 社が認定しているのは、大まかなケーブルの種類です。販売業者からは、

シールド付き、シールドなし、プレナム、ノンプレナムなど、さまざまなものが入手で

きます。さらに Echelon 社は 2 種類の 16AWG（直径 1.3mm）Belden ケーブルとヨー

ロッパ市場で一部のアプリケーショに使われているケーブル（JY(St)Y）も認定してい

ます。

以降で説明する仕様は、単一のネットワーク・セグメントを対象にしたものである点

に注意してください。第１章および第２章で説明したとおり、リピータ機能を利用す

れば、複数のセグメントを相互接続してノード数や距離を増大させることができます。


システム仕様

１つのネットワーク・セグメントについて、64 個までの FTT-10A トランシーバを

接続できます。

同一ネットワークセグメント上で、LPT-10 トランシーバを FTT-10A トランシー

バと組み合わせて使用することは可能ですが、いくつかの制限が適用されます。そ

の代表的なものは距離の問題です。詳細情報については『LONWORKS LPT-10 Link Power Transceiver User's Guide』をご覧ください。

個々のワイヤ・セグメントの耐久温度は+85ですが、ワイヤ全体の平均温度が+55を超えないようにしてください。

一般的な規則として、TP/FT-10 チャネル通信ケーブルは高圧電源ケーブルからは

遠ざけてください。ケーブルの配置に関しては各国の電気法令に従ってください。

送信機能仕様

表 4.1 両終端バス型トポロジーでの仕様

最大バス長単位

Belden 85102 2700 メートル

Belden 8471 2700

Level IV, 22AWG 1400

JY(St) Y 2x2x0.8 900

TIA カテゴリ 5 900

両終端バス型では、バスから各ノードまで最長 3 メートルのスタブを使用することがで

きます。

表 4.2 フリー・トポロジーでの仕様

最大ノード間距離最大総ワイヤ長単位 Belden 85102 500 500 メートル Belden 8471 400 500 Level IV、22AWG 400 500 JY(St) Y 2x2x0.8 320 500 TIA カテゴリ 5 250 450

フリー・トポロジーでの送信機能仕様には、最大ノード間距離と最大総ワイヤ長という、

システムの正しい動作のために満たさなければならない２つの要件があります。各トラ

ンシーバから別のトランシーバおよび終端（LPI-10 終端も含む）までの距離は、最大

ノード間距離を超えないようにしなければなりません。ループ型トポロジーのように複


数の経路が存在する場合には、最長経路が計算の対象となります。最大総ワイヤ長は、

セグメント内のワイヤ長の合計になります。

ケーブル終端とシールドグランド: 終端抵抗、終端手順と接地回路

TP/FT-10 ネットワーク・セグメントには、正しいデータ転送を実行するために、適切

な終端が必要です。終端抵抗の種類は、ケーブルがシールド付きか、シールドなしか、

によって変わります。また、フリー・トポロジーとバス・ネットワークでは終端の要件

が異なります。事項でさまざまな終端抵抗と終端手順を説明します。

フリー・トポロジーのネットワーク・セグメント

フリー・トポロジーのセグメントに必要な終端は１つだけでよく、フリー・トポロジー・

セグメントのどこに置いてもかまいません。終端には、次の２種類があります。

1. RC ネットワーク（図 4.6 参照） Ra＝52.3Ω±1%、1/8W

2. LPI-10 リンク・パワー・インタフェースの“1 CPLR”設定ジャンパをセット

両終端バス型トポロジーのセグメント

両終端バス型トポロジーでは２つの終端が必要になり、それぞれバスの両端に置きます。

それぞれの終端には、次の２種類があります。

1. RC ネットワーク（図 4.6 参照） Ra＝105Ω±1%、1/8W

2. LPI-10 リンク・パワー・インタフェースの“2 CPLR”設定ジャンパをセット

両終端バス型トポロジーの場合、２つの終端のうち LPI-10 インタフェースが使用でき

るのは１つだけです。LPI-10 は必要な 2 個の終端抵抗を内蔵しています。もう一方に

は RC タイプの終端が必要です（図 4.6 参照）。

シールドなしツイストペア

(UTP)

Ra

Ca

100µF

50V(min)

Cb

100µF

50V(min)+ +

注意：

1) ESD 存在下で寿命を拡張するため、通常は Ca と Cb にアルミ電解コンデンサを使

用します。極性に注意してください。

2) Ca と Cb は、リンク・パワー・ネットワークと接続する際、および LONMARK 相互

運用性ガイドラインを満たす際に必要となります。


図 4.6 ツイストペア終端ネットワーク

シールド付きツイストペア・ケーブルの接地

シールド付きツイストペアを使うときは、ツイストペアを終端し、ケーブル・シールド

を接地します。図 4.7 を参照してください。

シールド付きツイストペア

(STP)

Ca

100µF

50V(min)

Rb Cc

Cb

100µF

50V(min)

Raツイストペア終端回路

シールド接地回路

図 4.7 シールド付きツイストペア・ケーブルの終端と接地

ツイストペアは前節の表に従って終端します。ケーブル・シールドを接地するためには、

コンデンサを使用してシールドを接地グランドにつなぎます。大きな値の抵抗でシール

ドの静電気を逃がします。直接つながずにコンデンサ経由でシールドを接地グランドに

つなぐことで、シールド内に DC や 50/60Hz のグランド・パスが形成されるのを防ぐ

ことができます。Rb と Cc の値(typ)は以下の通りです。

Cc＝0.1μF、10％、金属被覆ポリエステル、≧100V Rb＝470kΩ、1/4W、±5％

ケーブル・シールドは少なくとも 1 セグメントに 1 箇所接地しなければなりません。で

きるだけ各ノードで接地してください。シールドをすべてのノードで接地する（図 4.7に示したシールド接地回路を使用する）と、50/60Hz 定常波の抑制に役立ちます。


5 設計の問題について

この章では、設計に関するさまざまな問題を扱います。具体的には、

FTT-10A フリー・トポロジー・トランシーバに関する EMI（Electromagnetic Interference＝電磁妨害）、ESD（Electrostatic Discharge＝静電放電）、ビル入口（雷）保護、振動、衝撃および EN 61000-4 テストについて説明します。


EMI の問題

マイクロコントローラで処理される高速デジタル信号は、意図しない EMI を生成する

場合があります。急激な電圧の変化があると高周波電流が発生し、内部にある長いワイ

ヤや金属部分がアンテナとなって、製品からの電磁放射を引き起こすことがあるのです。

FTT-10A トランシーバおよび Neuron チップを使う製品は、通常は担当規制当局が定

める EMI 基準に対する適合性を実証する必要があります。アメリカ合衆国の場合であ

れば、非意図的な電磁放射レベルに関する FCC[6]（米国連邦通信委員会）規定があり、

工業製品については第15条A種、家庭用製品については同B種の規定が適用されます。

世界各国にも、同様の規定があります[8]。

FTT-10A ノードを設計する場合は、この節の説明以外に、参考文献[11]にも目を通して

おくことをお勧めします。『EDN Designer's Guide to EMC』12にも、設計に関する非

常によいアドバイスが含まれています。

EMC のためのシステム設計

FTT-10A ノードが EMC（Electromagnetic Compatibility＝電磁的適合性）の要求レ

ベルを達成するためには、PCB レイアウトを注意深く設計することが重要です。一般

的な FTT-10A ノードの稼働中には、1～10MHz のデジタル信号スイッチングが発生し

ます。これらの信号は、信号パターンの近傍に電圧ノイズを生成したり、信号パターン

や電源パターンのなかに電流ノイズを生成したりします。ノードの設計を行う際には、

こうした電圧や電流を製品筐体から締め出して、干渉を起こすことがないように配慮し

なければなりません。

ノードのなかの回路パターンからノードの近隣にある金属部分への“漏洩”静電容量を

小さく抑えることは非常に重要です。なぜなら、この静電容量によって、デジタルノイ

ズが製品筐体の外から入り込むための経路ができてしまうからです。ノードの論理グラ

ンド（Cleak,GND）およびノードのなかのデジタル信号ライン（Cleak,SIGNAL）の、接地グ

ランドに対する漏洩静電容量を図 5.1 に示します。FTT-10A ノードが金属製のシャー

シに収められている場合であれば、おそらくその金属シャーシが、近くの金属部分に対

して最も大きな漏洩静電容量を持つことになります。ノードのシャーシがプラスチック

製の場合は、Cleak,SIGNAL を最小にするために PCB グランド保護を使用する必要があり

ます。デジタルパターンを論理グランドでうまく囲い込んで保護すると、Cleak,SIGNALを

大きく削減することができます。これにより、ネットワーク・ケーブル上に発生するコ

モン・モードの高周波電流も減少することになります。

設置されたノードの近くに金属部分があり、特にそれが接地されている場合には、高速

信号ラインとその金属との間の漏洩静電容量が、高周波電流のための経路になります。

Vgateが論理グランドにプルダウンされていると、論理グランドの電圧はわずかに接地グ

5-2 設計の問題について

ランドよりも高くなります。逆に Vgateが Vcc にプルアップされていると、論理グラン

ドの電圧はわずかに接地グランドよりも低くなります。Cleak,SIGNALが増加すればするほ

ど、Vgateの変化によってより大きな電流が流れ、より多くのコモン・モード高周波電流

がネットワーク・ツイストペアに入り込みます。このコモン・モード高周波電流は、た

とえクロックラインと接地グランドとの間のCleak,SIGNALが1pF未満であったとしても、

FCC/CISPR の B 種規定を超えて、周波数 30～500MHz の EMI を生成するおそれがあ

ります。B 種規定に準拠するためには、少なくとも必ずクロックラインのグランド保護

を行う必要があります。

ツイストペア・ネットワーク

接地グランドに対する漏洩静電容量

C leak,GND

C load

FTT-10A

Vcc

ノードの論理グランド

FTT-10Aネットワークにおける“電気的に浮いた”ノード

C decouple

C leak,SIGNAL

Vgate

NET_A

NET_B

Vcc

GND

“シャーシ”グランド

C leak,CHASSIS

図 5.1 接地グランドに対する寄生的な漏洩静電容量の発生

これまでの説明からわかるとおり、Cleak,SIGNALを最小にすることは非常に重要です。各

デジタル IC 電源ピンに 0.1μF あるいは 0.01μF のデカップリングコンデンサを使え

ば、Vcc と論理グランドのノイズを削減できます。そうすれば、ノイズの多いデジタル

信号ラインやクロックラインのためのグランド・シールドとして、論理グランドを使う

ことが可能になります。

たとえば、Neuron 3120 Chip を使っている多くの FTT-10A ノードでは、PCB を通過

しなければならない最速のデジタル信号は、Neuron チップから FTT-10A トランシー

バへの CLK2 ラインです。２層 PCB を使用する場合なら、基板上面のクロックパター


ンをまたがるグランド保護パターンと、下面のクロックパターンの底面を覆う幅広のグ

ランド保護パターンを使うことで、CLK2 をトランシーバピンにまで導くことができま

す。４層 PCB を使用する場合ならば、クロックパターンを内側の層に移せるため、４

方向から保護するような形態が可能です。Neuron チップから FTT-10A トランシーバ

への CLK2 のパターンはできるだけ短くし、長くても 2cm 以内になるようにしてくだ

さい。

Neuron 3150 Chip には外部メモリへのインタフェース・バスがあるため、Neuron 3150 Chip ベースの FTT-10A ノードのなかでは、論理グランドによって保護する必要のある

パターンはもっと多くなります。さらに、メモリ・インタフェースや外部 ROM/RAM素子で生成される Vcc ノイズによって、より多くの Vcc デカップリングが必要になり、

また高周波成分の少ない Vcc や論理グランドを確保するために４層 PCB が必要になる

可能性もあります。

高速デジタル回路を持つ FTT-10A ノード（DSP エンジンやメモリ・アレーなど）では、

FCC/CISPR の A 種あるいは B 種の規定を満たすために、FTT-10A トランシーバとツ

イストペアとの間に高周波減衰が必要になることもあります。この減衰を実現するには、

ネットワーク・コネクタの近くに、フェライト・ビーズ（muRata BLM11A601 あるい

は相当品）を各ネットワーク・ラインと並列に接続します。これらのフェライト・ビー

ズのインダクタンスは、それぞれ 30μH 以下でなければなりません。なお、フェライ

ト・ビーズの代わりに、コモン・モードのチョーク（muRata PLT1R53C あるいは相

当品）を使うこともできます。コモン・モード・チョークが FTT-10A ネットワーク接

続と直列に配置されているときは、容量の差は 40pF 未満でなければなりません。

大きなコモン・モード干渉信号（この章の最後で述べる EN61000-4-6 テストで問題と

なります）を防ぐために推奨されているネットワーク絶縁チョーク（付録F）は、500MHzまでのコモン・モード・ネットワーク EMI 電流も大幅に減衰します。従って多くのア

プリケーションでは、ネットワーク絶縁チョークを EMI チョークまたはフェライト・

ビーズの代わりに使用することができます。ネットワーク絶縁チョークで EMI チョー

クまたはフェライト・ビーズを代用するときは、ノードの放射 EMI 適合性を再テスト

しなければなりません。

応用機器回路によって生成されるノイズのレベルにもよりますが、FTT-10A ノードの

電源入力に対してある程度のフィルタリングを行う必要がある場合もあります。このた

めの最良の方策は、電源コネクタの近くに、フェライト・チョークを電源入力パターン

と並列に接続することです。図 5.2 に、フェライト・チョークを用いた場合の典型的な

電源回路を示します。


３端子電圧安定器

IN OUT

GND

+5V出力

電源コネクタ入力

L3

L4

L3とL4 の販売元とパーツ番号：関連素子WB2-30TFair Rite 294366631

図 5.2 フェライト・チョークを使って電源入力フィルタリングを行う例

以上を要約すると、次のような一般則が成立します。

Neuron チップクロック速度が速くなればなるほど、EMI のレベルは高くなる。

うまく Vcc デカップリングを実施すれば、ノイズ発生源（デジタル IC）における

高周波ノイズが減り、EMI も低減される。

Neuron 3120 Chipには外部メモリへのインタフェース・ラインがないため、Neuron 3150 Chip よりも EMI の生成量が少ない。

多層の PCB ほど Vcc デカップリングがより有効になり、論理グランドの保護効果

も高くなるため、４層 PCB は２層 PCB よりも EMI の生成量が少ない。

デカップリングとグランド保護をうまく実施すれば、２層 FTT-10A ノードは

FCC/CISPR の B 種規定の EMC に適合できる。

ノイズの多い応用機器回路や特殊な回路要件を持つノードをEMCの基準に適合さ

せるためには、ネットワーク・コネクタの箇所にネットワーク・パターンと並列接

続されたフェライト・ビーズを置いたり、電源コネクタの箇所に電源入力パターン

と並列接続されたフェライト・チョークを置くとよい。

なお、特別な応用機器における EMC 技術の効果を実証するには、プロトタイプ回路の

テスト段階で、屋外での EMI 放射状況についての早期テストを行うべきでしょう。


ESD の問題

ESD（Electrostatic Discharge＝静電放電）は、工業用や商業用の電子システムでは頻

繁に遭遇する問題です[10]。また、EC（European Community＝ヨーロッパ共同体）で

は、ESD テストの実施を要求しています[13]。

信頼性の高いシステム設計を行うには、ESD による影響や、敏感な素子の保護に対す

る考慮が必要になります。低湿度の環境では、オペレータが電子機器に触れると静電放

電が頻繁に発生します。この際、静電電流がキーボード、コネクタ、ケースを介して、

Neuron チップや FTT-10A トランシーバのような ESD に敏感な素子にまで到達するこ

とがあります。この節では、FTT-10A トランシーバを使った製品を ESD から保護する

ための設計について説明します。

FTT-10A ノードを設計する場合は、この節の説明以外に、参考文献[10]、[12]にも目を

通しておくことを強くお勧めします。特に『EDN Designer's Guide to EMC』12は、

ESD の帰還電流を管理することの重要性について理解するのに役立ちます。

ESD 回避のためのシステム設計

“ESD に強い”製品を作るためには、一般的に２つの手法があります。１つは、静電

電流が筐体の内部にある敏感な回路に届かないようにするため、製品を密封する方法で

す。もう１つは、ユーザが触れる機会のある金属部分への ESD 衝撃が、敏感な回路を

迂回できるよう、製品のグランド保護を行う方法です。

ネットワーク・コネクタは、ユーザが触れる（取り扱う）ことができなければならない

ため、FTT-10A ノードを完全に密封することは不可能です。とはいえ、ESD 衝撃がノー

ドの回路基板中に放電してしまうような可能性をなるべく低くするように設計しなけれ

ばなりません。製品筐体がプラスチック製の場合であれば、PCB 上にある保護されて

いない回路が、筐体の接合部の近くに位置しないようにする必要があります。静電電流

は、プラスチックの表面を伝って“クリープ”し、筐体の接合部を通って PCB 上に放

電してしまう可能性があるため、筐体の接合部近くに PCB が触れていてはならないの

です。

いったん ESD 衝撃が製品に放電を始めると、放電電流はあらゆる経路を伝って接地グ

ランドに還っていくことになります。PCB のグランド保護を行って、ユーザが触れる

機会のある回路を守ってやれば、Neuron チップやその他のノード回路における正常な

動作を乱してしまうことなく、ESD による電流を接地グランドに逃がすことができま

す。通常、これを実現するには、ESD 電流をスター型集中グランド（第２章参照）に

導き、製品のシャーシあるいは接地グランド接続から外に逃がす方法を取ります。ノー

ドが接地グランドに対して浮いた状態であれば、ESD電流は静電容量的に結合したネッ


トワーク・ワイヤ、電源供給ワイヤ、PCB のグランド面を通って接地グランドに還っ

ていきます。

FTT-10A トランシーバを使ったノードを設計する場合は、第２章で説明した PCB レイ

アウトのガイドラインに従うようにしてください。さらに、ユーザが触れる機会のある

回路については、ESD 電流をその回路から PCB 上のスター型集中グランドに導くため

に、外部的なクランプが必要になります。たとえば、FTT-10A ノードのなかの Neuronチップが I/O ラインを使ってキーパッドをスキャンする場合、そのキーパッド用の I/Oラインにはダイオード・クランプが必要になります（図 5.3 参照）。もし、キーパッド

に対して負の ESD 衝撃が発生すれば、ダイオード・クランプが ESD 電流をグランドに

逃がします。逆にキーパッドに対して正の ESD 衝撃が発生すれば、Vcc ダイオードが、

クランプ・ダイオードのすぐ隣にある 0.1μF デカップリングコンデンサを介して ESD電流をグランドに逃がします。ESD 電流が PCB から外部へ出て行く際に敏感な回路を

通ることがないよう、キーパッド・コネクタ、ダイオード、デカップリングコンデンサ

は、すべてスター型集中グランドの近くに配置するようにしてください。

+5V +5V

キーパッド

Neuron Chip

回路

MMAD1103 ダイオード・アレイあるいは相当品のBAV99/1N4148ダイオード・アレイ

I/Oライン

図 5.3 I/O ラインの ESD クランプ回路


ビル入口保護

すべてのネットワークで、または建物の外側を走る部分のネットワークで、シールド付

きツイストペア線を使うことを推奨します。余分なサージや落雷のエネルギーをグラン

ドに流し、ネットワーク経由でビル内に入ることを防止するには、シールドはビルの各

入口で、データ雷/サージアレスタ経由でアースに接続しなければなりません。データ・

ライン雷/サージアレスタもビルの各入口で使用し、ネットワーク・データ・ラインに

接続しなければなりません。従って、ツイストペアそれぞれの導体に 1 個ずつ、合計 2個の追加アレスタが必要です。ネットワーク・データ・トラフィックの破壊を最小限に

抑えるためには、ガス放電型のアレスタを使用します。MOVとTVS保護デバイスはネッ

トワーク・データ・ラインに使用してはなりません。MOV と TVS 保護デバイスは容量

がもともと大きく、ノード間のネットワーク・トラフィックを破壊するか、遮断してし

まう可能性があります。

ガス放電技術がデータ・ライン雷/サージアレスタに使われるのは、極めて低い容量（通

常は 5pF 未満）と高速な反応のためです。低容量のガス放電アレスタでは、ネットワー

ク・セグメントに最大数のノードがある場合でも、ネットワークにまったく影響を与え

ません。なお、ネットワークに配置された保護回路の容量 300pF ごとに FTT-10A ノー

ド・カウントを 1 減らさなければならないことに注意してください。例えば、ネットワー

クで使われている 2 個の雷/サージアレスタがそれぞれ負荷 300pF なら、その物理セグ

メントの最大ノード数は 64-2=62 になります。リンク・パワー・ネットワークを使うと

きは、リンク・パワー・ノードあたりの容量上限は 150pF です。ネットワーク・ケー

ブル両側の入口の雷/サージアレスタがそれぞれ 150pF であれば、リンク・パワー・ノー

ドの最大数は 128 から 126 ノードに減ります。上述の制限はすべての隣接するネット

ワーク・セグメントに適用されます。リピータとルータは物理的に 2 つのセグメントを

絶縁するため、ここで述べた制限はそれぞれのセグメントに適用されます。同じように、

リンク・パワー・ネットワークではグランドへの「漏洩容量」は最小限しか許されない

ため、リンク・パワー・ネットワーク・セグメントの各入口の 2 個のアレスタは 10pF以内でバランスをとらなければなりません。

次の図は屋外環境で動作するツイストペア・ネットワークを図示したものです。


屋外

シールド付きツイストペア

屋内

ビルの壁面

避雷装置

1 2

3

2

3

1

ガス放電サージ保護装置（通常は5pF未満）

保護装置一式（一式とは、装置２個または

１つの箱に入った一対）

< 300 pF = 単一 FTT-10A 負荷< 150 pF = 単一 LPT-10 負荷

C 1 2

C 1 3- C

32 < 10pF

4

4

Net A Net B シールド

図 5.4 ネットワークとシールドの雷保護

屋内外を問わず、すべてのネットワーク・セグメント上の FTT-10A ノードが、第 2 章

「電気的仕様」の「トランシーバー・ピン出力」で説明した保護回路を備えていなけれ

ばなりません。各 LPT-10 リンク・パワー・ノードにはサージ保護回路も設置してくだ

さい。この回路はネットワーク上に存在するビル入口の保護装置とは別に必要です。

振動と機械的衝撃の問題

FTT-10A トランシーバは、通常レベルの振動や衝撃があっても操作に影響がないよう

に設計されています。Echelon 社では、典型的な 2 層基板での FTT-10A トランシーバ

の動作についてはテスト済みです。このテストでは、振動数 8Hz～2kHz でピーク・ツー・

ピークが最大 1.5g（g は重力加速度。1g=9.8m/s2）の不定振動と、最大 100g までの不

定衝撃に耐えられることを検証しています。


EN61000-4 の EMC テスト

Echelon 社では、典型的な２層基板を用いた場合の FTT-10A トランシーバについての

動作テストを行い、このトランシーバが EN61000-4 の５つのテスト要件（以前の IEC 1000-4 テスト）に準拠していることを検証しています。ノードの PCB 設計が第 2 章の

ガイドラインに従っていれば、FTT-10A トランシーバは表 5.1 の EN 61000-4 テスト

要件を満たしていることになります。

表 5.1 EN 61000-4 テストのイミュニティレベル

EN テスト説明 FTT-10A I イミュニティレベル

EN 61000-4-2 ESD レベル 4

EN 61000-4-3 放射感受性レベル 3

EN 61000-4-4 バーストレベル 4

EN 61000-4-5 サージレベル 3

EN 61000-4-6 導電 RF イミュニティ

論理グランドが浮いた状態の

標準回路（図 2.1～2.2）

論理グランドが浮いた状態または

接地グランド状態の

コモン・モード・チョーク（本文参照）

レベル 3

レベル 3

EN 61000-4-2 の ESD テストは、ESD 過渡電流発生器を使って金属製テスト台の上で

実施されます[13]。レベル４のテストには、テスト対象の製品に最大±8kV の接触放電、

および最大±15kV の空中放電を与えるというものも含まれています。製品設計にもよ

りますが、放電電流は、ネットワーク・コネクタや電源コネクタのようなユーザに触れ

る機会のある領域に対して流入する可能性があります。このテストでは、随時のパケッ

ト損失や頻繁なノード・リセットに遭遇しながらも、FTT-10A トランシーバは正しく

動作します。

EN 61000-4-3 の高周波感受性テストは、通常は高周波シールドされた電磁無響室のな

かで実施されます[14]。テスト対象の製品は、無響室のなかにある絶縁体の台の上に置か

れ、アンテナを用いて強力な無線周波環境が作り出されます。このテストでは、随時パ

ケット損失を伴いながらも、FTT-10A トランシーバは正しく動作します。レベル２の

テストは、“通常の電磁放射環境”というテスト基準に分類される 3V/m の電界強度で

実施されます。レベル３のテストは、“重度の電磁放射環境”である 10V/m で実施さ

れます。

EN 61000-4-4 のバースト・テストは、絶縁体の台の上に置いた製品に、高電圧バース

ト発生装置につながれた１メートルのネットワーク・ケーブルを接続した状態で実施さ

れます[15]。このテストでは、随時パケット損失を伴いながらも、FTT-10A トランシー

バは正しく動作します。ネットワーク・ケーブルには、毎秒３回のバーストが注入され


ます。レベル３のテストは、“通常工業環境”というテスト基準に分類される±1kV の

バーストで実施されます。レベル４のテストは、“過酷な工業環境”である±2kV バー

ストで実施されます。

EN 61000-4-5 のサージ・テストは、特殊なサージ生成装置を使って、絶縁体の台の上

で実施されます[16]。サージは、結合回路を介してネットワーク・ワイヤリングに直接注

入されます。これについては、EN 61000-4-5 の図 10（以前の IEC 801-5 の図 11）を

参照してください。このテストでは、随時パケット損失を伴いながらも、FTT-10A ト

ランシーバは正しく動作します。レベル２のテストは最大±1kV のサージで実施され、

レベル３のテストは最大±2kV のサージで実施されます。

レベルやテスト設備クラスの詳細については、EN 61000-4-5 を参照してください。EN 61000-4-5 で規定されているサージ・テストのレベルと結合モードについては、[16]の表 A.1 のなかで次のように記述されています。

平衡回路／ライン

結合モードはライン－グランドで、いずれかの極性

１～４のクラスでは、サージ波形は 1.2/50μs(8/20μs)の組み合わせ波形

EN 61000-4-6 導電 RF イミュニティテストは、RF 信号発生装置、RF パワーアンプ、

特殊な「カップリング・デカップリング」ネットワーク（CDN）装置[18,19]を使って、

金属製のテスト台の上で実施されます。LONWORKS ネットワーク装置の通常のテストで

使用する設定を図 5.4 に示します。テスト装置は大きなコモン・モード・ノイズ電圧を、

テスト対象装置（EUT）に接続されたツイストペア・ケーブルに駆動します。補助装置

（AE）は、テスト中も EUT との通信を続けることができなければなりません。この通

信での CRC エラー率は、1％以下（一般にネットワーク機能の損失が無視できる率）に

ならなければなりません。テストの間、RF 信号発生装置の振幅変調（AM）深度は 80％に設定し、周波数は 150kHz から 80MHz にまでゆっくり上昇させます。「軽工業環境」

を示すレベル 2 テストでは、EUT のネットワーク・ケーブルに 3Vrms（15.3Vp-p、80％AM を含む）のコモン・モード電圧を注入します。「過酷な工業環境」を示すレベル 3テストでは、EUT のネットワーク・ケーブルに 10Vrms（50.9Vp-p、80％AM を含む）

のコモン・モード電圧を注入します。

EN61000-4-6 仕様に従うには、CDN テスト方法が適しています。図に示した CDN モ

デルでは、FTT-10A ネットワーク通信が T2、S2 を通過する際の信号劣化は無視でき

る程度です。エシェロン社は FTT-10A トランシーバを利用した装置の EN61000-4-6テストでは、「バルク電流注入（BCI）」手法ではなく、CDN 手法の利用を推奨しま

す。

FTT-10A ベースのノードとシールドなしツイストペア・ネットワーク・ラインの、通

常の EN61000-4-6 テストで使用する設定を図 5.5 に示します。


シールドなしツイストペア(UTP)

終端

テスト対象装置(EUT)EMCO

CDN - T2

HP8656B

信号発生装置

75Wパワーアンプ

接地面

テスト制御コンピュータ

EIA-232GPIB

EMCO

CDN - M3

50ΩEUT

Power

補助装置(AE)

(UTP)

DRESSLER

ALPHA 250 / 75W

-6dB

75W

PAD

EMCO

ATT 6 / 75

図 5.5 シールドなしツイストペア（UTP）の通常の EN61000-4-6 テスト設定

EN61000-4-6 テストでは、金属の接地面に 10cm の高さの非電導支持台をのせ、その

上に EUT を設置します。EUT のシャーシをアースに接続して使用する場合は、

EN61000-4-6 テスト中、短い線で金属接地面に直接接続します。EUT を接地せずに使

用する場合は、EN61000-4-6 テスト中も EUT とアースを接続しないでください。EUTの電源接続は、非駆動 M3 CDN などの適切なデカップリング装置を経由しなくてはな

りません。非駆動 M3 CDN については図を参照してください。ネットワーク・イミュ

ニティテスト中は、EUT から出るすべての I/O 線がデカップリング・ネットワークを

経由しなければなりません。図の T2 CDN の目的は EUT のネットワーク・ケーブルに

大きなコモン・モード・ノイズ信号を駆動しながら、AE 装置のネットワーク・ケーブ

ルをノイズから絶縁しておくことです。図の M3 CDN は、EUT への電源供給入力が

RF リターン・パスにならないことを保証しています。テストの設定と手順の詳細につ

いては、EN61000-4-6 テスト基準[18]と関連文書[19]を参照してください。

次の図は、シールド付きツイストペア（STP）を使用したネットワークでのEN61000-4-6テスト設定の変更点を示しています。T2 ODN の代わりに S2 ODN を使用します。こ

の接続は図 4.7「シールド付きツイストペア・ケーブルの終端と接地」に示す通りに実

行してください。


シールド付きツイストペア(STP)

終端

テスト対象装置(EUT)EMCO

CDN - S2

接地面

テスト対象装置

EIA-232GPIB

EMCO

CDN - M3

50ΩEUT

電源

補助装置(AE)

STP

HP8656B

信号発生装置

75Wパワーアンプ

DRESSLER

ALPHA 250 / 75W

-6dB

75W

PAD

EMCO

ATT 6 / 75

図4.7参照

図 5.6 シールド付きツイストペア（STP）の通常の EN61000-4-6 テスト設定

表 5.1 に示した通り、FTT-10A ベースのノードは、デバイスの論理グランドが外部の

接地グランドと接続されていない限り、通常はデータ通信にほとんど干渉することなし

に 10Vrms（50.9V）テストレベルに適合します。例えば Echelon 社の LonPoint®装置

は内部論理グランドと外部接地グランドの間に直接の接続はなく、10Vrms テストレベ

ルに適合します。

FTT-10A ベースのノードが論理グランドと外部接地グランドの間に接続を持っている

場合、EN61000-4-6 の 3Vrms または 10Vrms テストレベルに適合するためには、通常

はコモン・モード絶縁チョークまたはシールド付きツイストペア・ネットワーク・ケー

ブルが必要です。図 5.7 は 1000-4-6 のネットワーク絶縁チョークがある場合とない場

合の FTT-10A の CM ノイズ・イミュニティを示しています。図 5.8 はネットワーク上

のコモン・モード・ノイズを決定するための測定方法を示しています。2 個の 1KΩ抵

抗が測定の帯域を約 50MHz 狭めることに注意してください。適切なコモン・モード絶

縁チョークの仕様は付録 F に記載されています。EN61000-4-6 イミュニティテストの

ためにシールド付きツイストペア・ケーブルを使用するときは、EUT のネットワーク・

ケーブル接続箇所でシールドを接地グランドに接続してください。この接続は図4.7「シー

ルド付きツイストペア・ケーブルの終端と接地」に示す通りに実行してください。


0.00

2.00

4.00

6.00

8.00

10.00

12.00

14.00

16.00

100000.00 1000000.00 10000000.00 100000000.00

Frequency (Hz)

Am

pli

tud

e (V

rms)

0.00

5.00

10.00

15.00

20.00

25.00

30.00

35.00

40.00

45.00

50.00

55.00

60.00

65.00

70.00

75.00

80.00

Am

pli

tud

e (V

p-p

)

FTT-10A トランシーバ（ネットワーク絶縁

チョーク付き）


図 5.7 FTT-10A コモン・モード・ノイズ・イミュニティ

1k Ω

1uF 1uF

1k Ω

オシロスコープ

ツイストペア

図 5.8 コモン・モード・ノイズ測定法


6 プログラミングについて

この章では、LonBuilder 開発者ワークベンチと NodeBuilder 開発ツー

ルを使って、FTT-10A フリー・トポロジー・トランシーバを統合する

方法について説明します。また、チャネル定義、およびカスタム・ノー

ドのイメージ生成を行う際の考慮点についても説明します。


アプリケーションのプログラム開発とエクスポート

アプリケーションプログラムは、開発が終了した後、テストが行われ、さらにLonBuilder開発者ワークベンチあるいは NodeBuilder 開発ツールを使ってデバッグされます。ア

プリケーションの開発およびテストの詳細については、『LonBuilder User's Guide』および『NodeBuilder User's Guide』を参照してください。実機ユニットとシステムの

TP/FT-10 チャネルに関するテストには、Echelon 社モデル番号 77040 の FTM-10 SMXTM 標準モジュラトランシーバが必要になります。次の２つの節では、各開発環境

に関連する仕様について説明します。

LonBuilder 開発者ワークベンチ

開発環境としては、TP/FT-10 ツイストペア・チャネルにすべての LonBuilder プロセッ

サ・カードが接続され、テスト対象となる機能制御ネットワークのシステム・テストと

プロトコル分析が可能になっている状態が理想的です。FTM-10をLonBuilderプロセッ

サ・カードに取り付けるには、トランシーバ拡張コネクタに接続された SMX アダプタ

（Echelon 社モデル番号 27100）を使用します。SMX アダプタおよび STM-10 トラン

シーバのインストール手順についての詳細は、『LonBuilder Hardware Guide』1およ

び『LONWORKS SMX Transceiver Installation Instructions』9を参照してください。

注意：SMX アダプタをインストールする際には、“外部トランシーバ”に対する

LonBuilder プロセッサ・カード上にあるトランシーバ裏面のジャンパ設定を、元の位

置に戻しておく必要があります。なお、FTM-10 トランシーバのジャンパ設定は、必ず

SMX アダプタをインストールする前に行うようにしてください。

LonBuilder は、チャネル定義に従って Neuron チップ通信ポートを設定します。チャ

ネル定義は、LonBuilder Navigator の Networkボタンと Channelボタンを押せばア

クセスできます。Enforce Std Typeオプションを Yesに設定し、TP/FT-10を Std

Xcvr Type として使用できるように、TP/FT-10 チャネル定義を作成してください。

TP/FT-10 トランシーバのパラメータは、FTT-10、FTT-10A、および LPT-10 トラン

シーバと互換性があります。リリース 3.0 以前の LonBuilder では、TP/FT-10の標準

トランシーバ設定が含まれていません。なお、表 6.2 に、標準トランシーバ定義を示し

ておきます。

アプリケーションの開発を行う際にまず行わなければならないのは、開発するシステム

のハードウェア特性を正しく把握することです。表 6.1 に、一般的な FTT-10A ベース

のカスタム・ノードに対するハードウェア特性を示します。LonBuilder エミュレータ

実行用としてこれらの特性を割り当ててやれば、アプリケーションを最終的に実行する

カスタム・ノードのクロック・レートにおけるアプリケーションのパフォーマンスをテ

ストできます。エミュレータのハードウェア特性の Neuron Chip モデル番号を 3120に変更すれば、Neuron 3120 Chip のメモリ・マップも使うことができます。また、

6-2 プログラミングについて

LonBuilder 開発ステーションのバックプレーン・ネットワークでは、トランシーバ・

タイプを TP/FT-10 に、Enforce Std type を No に、そして Comm Mode タイプを

Differentialにそれぞれ設定した Channelを作成すれば、TP/FT-10トランシーバ

のパフォーマンスの予測を行えます。

２台以上の FTT-10A トランシーバを組み合わせてやれば、ネットワークの規模を拡張

するための物理層リピータとして機能させることができます。標準のチャネル定義（表

6.2 参照）では、１台の物理層リピータがパケットを転送する際に発生する程度の遅延

に対応することができます。チャネル上の 2 つのノードの間に直列に設置できる物理層

リピータは 1 つだけです。追加の配線またはノードが必要な場合は、Echelon 社のルー

タを使わなければなりません。追加のリピータがパケット経路に必要な場合には、チャ

ネル定義の Rcv Start Delayおよび Missed Preamパラメータを表 6.2 に示す注に

従って変更しなければならず、チャネルの相互運用性は失われます。物理層リピータの

数が増えるにつれてパケットの間隔が増えるため、チャネル全体の能力は低下します。

トラフィックの多いアプリケーションでは、LONWORKS ルータを用いてパケットを選択

的に転送するほうがよいでしょう。物理層リピータの代わりに LONWORKS ルータを使用

して設計されたシステムは、ネットワーク全体のパケット収容能力が高くなります。リ

ピータのないチャネルでは、これらのパラメータを N=0 と設定しておいたほうが、チャ

ネル・パフォーマンスが高くなります。ただし、チャネルの相互運用性は失われます。

注意：LONMARK 相互運用性を維持するには標準のチャネル定義を使用するようにして

ください。

LonBuilder 開発者用ワークベンチは、エミュレータ上で最初にアプリケーションを開

発し、デバッグするために使用されます。エミュレータ上でのアプリケーションテスト

が完了したら、LonBuilder ソフトウェアを使って、実際にインストールするハードウェ

ア用のカスタム・システム・イメージを生成します。これについては、『LonBuilder User's Guide』の第７章、および Echelon 社の技術資料『LONWORKS Custom Node Development』も参照してください。

LonBuilder SMXアダプタおよびFTM-10モジ'ラ・トランシーバを搭載したLonBuilderルータも LonBuilder ハードウェアと TP/FT-10 チャネルとのインタフェースとして使

うことができます。この構成が有効なのは、システム内に複数のトランシーバ種別が存

在しているときです。LonBuilder ハードウェア構成を変更して、LonBuilder ルータを

TP/FT-10 チャネルに取り付ける場合は、必ず次の手順を実行してください。

LonBuilder ルータの Target HW定義で、サイド A にバックプレーン・チャネル

を選択し、サイド B には TP/FT-10 チャネルを選択します。

ルータのチャネル A がバックプレーン・チャネルに接続されていることを確認し

ます。レベル１およびレベル２のルータでは、バックプレーン・トランシーバが、

ルータP2チャネルAトランシーバ拡張コネクタに取り付けられている必要があり

ます。レベル３のルータでは、JP1 が必ず“B”の位置になければなりません。

LonBuilder SMX アダプタに FTM-10 モジ'ラ・トランシーバを取り付けます。


ルータ P3 チャネル B トランシーバ拡張コネクタに、LonBuilder SMX アダプタを

取り付けます。レベル３のルータでは、JP2 が必ず“A”の位置になければなりま

せん。

LonBuilder ルータ用のルータ・ノード仕様を作成します。

LonBuilder ツールを使ってルータをインストールし、ロード／スタートします。

TP/FT-10 チャネルの負荷が高いと、LonBuilder ルータが転送できる量を超えたトラ

フィックが生成される可能性があります。これは、LonBuilder プロトコル・アナライ

ザが TP/FT-10 チャネル上のパケットを取りこぼしてしまう原因となります。このよう

な場合は、すべてのパケットを確実に受け取れるように、プロトコル・アナライザを直

接 TP/FT-10 に取り付けるようにしてください。そうすれば、プロトコル・アナライザ

がすべてのチャネル・トラフィックを監視できるようになります。LonBuilder ハード

ウェア構成を変更してプロトコル・アナライザを TP/FT-10 チャネルに取り付ける場合

は、次の手順を実行してください。

プロトコル・アナライザの Network Mgmt.Target HW 定義で、TP/FT-10 チャ

ネルを選択します。

FTM-10 モジ'ラ・トランシーバを、LonBuilder SMX アダプタに取り付けます。

LonBuilder SMX アダプタを制御プロセッサ P3 プロトコル・アナライザのトラン

シーバ拡張コネクタ上に取り付けます。レベル３の制御プロセッサでは、JP1 が必

ず“A”の位置になければなりません。

LonBuilder ソフトウェアを使って、プロトコル・アナライザをインストールしま

す。

アプリケーションを、エミ'レータから実際の FTT-10A ベースのカスタム・ノードへ移

行する手順については、『LonBuilder User's Guide』第７章のカスタム・ノードの説

明を参照してください。

注意：フラッシュメモリを使ってカスタム設計を行っている場合は、いったんイメージ

をプログラミングした後、PROMライタでその内容を再確認するようにしてください。

詳細については、PROM ライタのメーカーが配布している SDP（Software Data Protection）情報を参照してください。

注意：どの Neuron 3120 Chip も、PCB 上にハンダ付けする前に、生成された.NEI イメージを使ってプログラミングしておかなければなりません。


表 6.1 FTT-10A カスタム・ノード用の一般的なハードウェア特性

HW Property Name 5MHz_3150 ユーザ選択 Neuron Chip 3150 Input Clock Rate 5 MHz ROM Size 128 pages ネットワーク・ダウンロードで

は 64 EEPROM Size 0 RAM Size 0

表 6.2 バス・トポロジーおよびフリー・トポロジー用の LPT-10 および FTT-10A の標準

チャネル定義

変数 TP/FT-10 標準トランシーバ型 Comm Mode Single-ended（注意 4 参照） Comm Rate 78.13 kbps Min Clock Rate 5 MHz Num Priorities 4 Osc Accuracy 200 ppm Osc Wakeup 0 µsec Avg Packet Size 15 bytes Collision Detect No CD terminate after preamble No CD through packet end No Bit Sync Threshold 4.0 bits Rcv Start Delay 9.0 bits（注意 2 参照） Rcv End Delay 0.0 bits Indeterm Time 24.0 bits Min Interpacket Time 0.0 bits Turnaround 0 µsec Missed Pream 4.0 bits（注意 3 参照） Use Raw Data? No

注意：

1. 次の式において、相互運用可能な LONMARK TP/FT-10 チャネルでは"N"は 1 でなけ

ればなりません。

2. パケット経路に N 個のリピータがある場合：Rcv Start Delay = 4.5 * (N + 1) bits

3. パケット経路に N 個のリピータがある場合：Missed Pream = 2.0 * (N + 1) bits

4. LonBuilder バックプレーン上の TP/FT-10 チャネルをエミュレートするときは、

Differential モードを使用すること。


NodeBuilder 開発ツール

PCNSS カードおよび LTM-10 ターゲットの双方に FTM-10 SMX トランシーバをイン

ストールし、TP/FT-10 チャネルを使えるようにするためには、NodeBuilder 開発ツー

ルの設定が必要です。デバイス開発の最初の段階は、実行環境としてLTM-10をターゲッ

トとしたLTMRAM.DTMデバイステンプレートを使って行われます。また、NodeBuilder開発ツールを利用する場合、LTM-10 の入力クロックが 10MHz であることにも注意し

てください。もしハードウェアの入力クロック・レートがそれよりも低ければ、そのぶ

んだけ実行パフォーマンスに余裕を持たせてアプリケーションを設計する必要がありま

す。

LTM-10 をターゲットとしてアプリケーションを開発し、テストを行い、さらにデバッ

グが完了したならば、最終的なターゲット・ハードウェアに合わせてデバイス・テンプ

レートを作成します。最終的なカスタム・ハードウェア用の ROM イメージをうまく生

成するためには、このデバイス・テンプレートの定義には十分な注意を払う必要があり

ます。次の手順に従って作業を進めてください。なお、『NodeBuilder User's Guide』5の第５章、および『LONWORKS SMX Transceiver Installation Instructions』9も参照

してください。

1. Deviceウィンドウの Generalタブのなかにある Device Template Frameで

Editボタンを押し、デバイス・テンプレート・エディタを起動します。

2. デバイス・テンプレート・エディタの各タブのなかにある、ターゲット・ハードウェ

ア用のフィールドを指定します。表 6.3 に、TP/FT-10 制御モジュール（Echelon社モデル番号 55030-01）用のデバイス・テンプレートの例を示します。避けるべ

き一般的なエラーには、次のようなものがあります。

クロック・スピードがハードウェアと合致していない

トランシーバ・タイプが選択されていない

Neuron チップモデルが正しく指定されていない

フラッシュ型モジュールのフラッシュ・セクタ・サイズが間違っている

3. NodeBuilder の File メニューから Save As...を選択し、テンプレート・ファ

イルを保存します。

4. general tab dialog boxデバイス・ウィンドウの Device Template Frame

に表示される、新しく定義されたテンプレート・ファイルの内容を確認します。

5. NodeBuilder の Buildメニューから Buildを選択して、カスタム・デバイスをプ

ログラミングするのに必要なイメージを生成します。『NodeBuilder User's Guide』5の第５章の「Building and Loading the Application Image」に示されている表

には、ビルドを実行したときに作成される各種イメージへの適用例について説明さ

れています。PROM ライタに正しいイメージを渡し、PROM あるいはフラッシュ

の初期イメージを生成してください。


注意：フラッシュメモリを使ってカスタム設計を行っている場合は、いったんイメージ

をプログラミングした後、PROMライタでその内容を再確認するようにしてください。

詳細については、PROM ライタのメーカーが配布している SDP（Software Data Protection）情報を参照してください。

注意：どの Neuron 3120 Chip も、PCB 上にハンダ付けする前に、生成された.NEI イメージを使ってプログラミングしておかなければなりません。

表 6.3 TP/FT-10 制御モジュールに対する NodeBuilder デバイス・テンプレート設定値

の例

ハードウェア

Target Hardware: Other

Neuron Model: 3150

Clock Speed: 5MHz

Transceiver Type: TP/FT-10

ファームウェア

System Image: Default

バージョン 6

イメージ名 SYS3150

メモリ・マップ Start Address End Address:

ROM: 128 0000 7FFF

NV RAM: 0 0000 0000

RAM: 0 0000 0000

I/O: 0 0000 0000

Memory Type:


7 参考文献

この章では、本書の作成に当たって参考とした文献などの一覧を示し

ます。

LONWORKS FTT-10A Transceiver User’s Guide G-1

参考文献

[1] onBuilder Hardware Guide, part number 078-0003-01, Echelon Corporation, 1995. L

N

E

P

N

E

E

E

E

J

E

[2] Neuron Chip Data Book as published by Cypress.

[3] Neuron Chip Data Book as published by Toshiba.

[4] LONWORKS Custom Node Development engineering bulletin, part number 005-0024-01, Echelon Corporation, 1995.

[5] odeBuilder User’s Guide, part number 078-0141-01, Echelon Corporation, 1995.

[6] 47CFR15, Subpart B (Unintentional Radiators), U.S. Code of Federal Regulations, (formerly known as FCC Part 15, Subpart J).

[7] （削除）

[8] N 55022, Emissions Limits for Information Technology Equipment (based on CISPR 22).

[9] LONWORKS SMX Transceiver Installation Instructions, 078-0145-01, Echelon Corporation, 1999.

[10] rotection of Electronic Circuits from Overvoltages, by Ronald B. Standler, John Wiley & Sons, 1989.

[11] oise Reduction Techniques in Electronic Systems, 2nd ed., by Henry W. Ott, John Wiley & Sons, 1988.

[12] "ESD as an EMI Problem...How to Prevent and Fix," EDN Designer's Guide to Electromagnetic Compatibility, EDN Supplement, pp. S23-S29, 1/20/94.

[13] N 61000-4-2:1995, Section 4.2: “Electrostatic discharge immunity test”.

[14] N 61000-4-3:1997, Part 4, Section 3: “Radiated, radio-frequency electromagnetic field immunity test”.

[15] N 61000-4-4:1995, Part 4, Section 4: “Electrical fast transient / burst immunity test”.

[16] N 61000-4-5:1995, Part 4, Section 5: “Surge immunity test”.

[17] unction Box and Wiring Guidelines for Twisted Pair LONWORKS Networks, 005-0023-01, Echelon Corporation, 1999.

[18] N 61000-4-6:1996, Part 4, Section 6: “Immunity to conducted disturbances, induced by radio-frequency fields”.

[19] “How to test for conducted immunity,” by Paul Phillips, Approval Magazine, March/April 1999.

7-2 参考文献

付録A FTT-10 からの移行

この付録では、既存の設計で使用していた FTT-10 トランシーバを、

FTT-10A トランシーバに移行するための情報について説明します。ま

た、FTT-10 および FTT-10A の両トランシーバ（5MHz および 10MHz）を使った機器に関する EMI テストの比較結果についても紹介します。

LONWORKS FTT-10A Transceiver User’s Guide A-1

物理的な相違

FTT-10 トランシーバは開放構造になっていましたが、FTT-10A トランシーバは密封構

造になっています。表 A.1 に、FTT-10 と FTT-10A との物理的寸法の相違を示します。

これらの数値データからわかるとおり、FTT-10A トランシーバは、FTT-10 トランシー

バと比べて高さが約半分で、幅も少し狭くなっています。また、長さはまったく同じで

すが、ピン配置が少し変更されており、NET A および NET B の両ピンから近いほうの

辺までの距離については、FTT-10A トランシーバのほうが FTT-10 トランシーバより

も少し長くなっています（図 A.2 参照）。FTT-10 トランシーバ用に設計された PC 基

板に FTT-10A トランシーバを取り付ける際には、NET A および NET B の両ピン側の

辺に隣接している素子に対して、物理的な干渉が起こる可能性があります。

表 A.1 物理的寸法の比較

ミリメートルインチ

FTT-10 FTT-10A FTT-10 FTT-10A 最大高さ 14.1 7.2 0.56 0.28 最大幅 15.2 13.7 0.60 0.54 最大長 17.8 17.8 0.70 0.70 DATUM ピンから NET_A/ NET_B ピン側の辺への距離通常最大

15.1 無指定

15.7 16.2

0.59 無指定

0.62 0.64

FTT-10

FTT-10A

図 A.1 比較側面図

A-2 付録A FTT-10 からの移行

DATUM

（ピン１）

NET_B NET_AFTT-10

FTT-10A

図 A.2 比較上面図


ピン機能と外部回路の相違

FTT-10A トランシーバには多くの組み込み機能があるため、FTT-10 と比べてピンの数

が減っており、外部回路も簡略化することができます。これにより、FTT-10A トラン

シーバ用のレイアウトを最適化することが可能です（第２章参照）。既存の PC 基板設

計を利用する場合の情報については、次の節で説明します。

FTT-10A ピン FTT-10 ピン FTT-10A トランシーバにおけるピン機能の変更 1 VCC 1 VCC なし

2 NET_B 5 NET_B なし

3 NET_A 6 NET_A なし

4 RxD 7 RxD なし

5 TXD 8 TXD/ CLKSEL1

FTT-10 では、クロック選択機能が TXD ピンに多重化されていましたが、

入力クロックの自動検出機能の新設により、CLKSEL1 ピンは削除されてい

ます．したがって、TXD ピンは CLKSEL1 機能のない単独機能ピンとして

残っています。なお、Neuron チップがリセット処理を行う際にネットワー

ク上にわずかな過渡電流が流れてしまう可能性をなくすため、47kΩのCLKSEL1 抵抗は取り外す必要があります（『LONWORKS FTT-10 Free Topology Transceiver User's Guide』の図 2.1 における抵抗 R1）。

6 CLK 10 CLK なし

7 T1 11 T1 なし

8 GND 12 GND なし

9 T2 13 T2 なし

該当ピンなし 9 RESET FTT-10A には組み込みのリセット機能があるため，リセットピンはありま

せん。これにより、FTT-10 では必要だったパルス幅延長器 LVI と RC 回路

が必要なくなりました。LVI を使う場合は、Neuron チップと対応機器の電

子的要件に従って LVI を選択するようにしてください。

該当ピンなし 3 CLKSEL0 FTT-10A には、入力クロックを自動検出し、自分自身をそれに合わせて設

定する機能があります。したがって、FTT-10A には CLKSEL0 ピンはあり

ません。

該当ピンなし 4 TXEN FTT-10A は、TXD 上のアクティビティを調べて送信を行うタイミングを決

定するため、TXEN ピンは不要です。ただし、送信インジケータ LED を必

要とする応用機器では、バッファリングされた CP2 信号を引き続き使うこ

とができます。

該当ピンなし 2 RX_ACTIVE FTT-10A は、リピータとして設定されている場合、TXD上のアクティビティ

を調べて送信を行うタイミングを決定するため、RX_ACTIVE ピンは不要で

す。ただし、送信インジケータ LED を必要とする応用機器では，バッファ

リングされた RXD 信号を引き続き使うことができます．


既存の PC 基板設計からの移行

『LONWORKS FTT-10 Free Topology Transceiver User's Guide』に従って設計された

ノードでは、FTT-10 トランシーバの代わりとして FTT-10A トランシーバを使うこと

ができます。Echelon 社では、もともとは FTT-10 用に設計された２層 PC 基板を使っ

ている典型的なノードで、FTT-10 トランシーバを FTT-10A トランシーバに置き換え

た場合における各種のテストを実施済みです。これらのテストのなかには、本書で説明

したような電磁放射や、IEC 1000-4-2、1000-4-3、1000-4-4 および 1000-4-5（以前の

IEC 801-2, 3, 4, 5）に関するテストも含まれています。これらすべてのテストにおいて、

FTT-10A トランシーバは、FTT-10 トランシーバと同等か、それ以上のパフォーマンス

を示しています。FTT-10A トランシーバは、FTT-10 トランシーバと同様、システムと

いうよりは部品ですから、各々のシステム要件に従って FTT-10A トランシーバを組み

込むよう、適切な部品検査の計画を立てるべきです。

FTT-10トランシーバ用として設計されたPC基板にFTT-10Aトランシーバを組み込ん

だ場合、変更が必要になることがあります。

1. 前述したとおり、FTT-10 トランシーバ用として設計された PC 基板に FTT-10Aトランシーバを組み込むときには、FTT-10AトランシーバのNET AおよびNET Bの両ピン側の辺に隣接する素子を、多少移動する必要があるかもしれません。

2. FTT-10A トランシーバは『LONWORKS FTT-10 Free Topology Transceiver User's Guide』で示された回路図中で物理層リピータとして使用することはできません。

物理層リピータとして使用したいときには、第 2 章で示したリピータ回路図に従っ

てください。とくに、FTT-10A リピータのクロック源が 2.5MHz ではなく 5MHzであること、RXD 信号と TXD 信号の間の経路に論理反転がないこと、またトラン

シーバに隣接している外部回路にも多少違いがあることに注意してください。

既存の基板レイアウトからの外部素子の削除

1. Neuronチップがリセット処理を行う際にネットワーク上にわずかな過渡電流が流

れてしまう可能性をなくすため、47kΩの CLKSEL1 抵抗は取り外す必要がありま

す（『LONWORKS FTT-10 Free Topology Transceiver User's Guide』の図 2.1 に

おける抵抗 R1）。

2. 既存の PC 基板上にある Rr、C4、C5 の各素子は削除することができます。LVIは、Neuron チップや応用機器回路で必要とされる場合以外は削除できます。


FTT-10 および FTT-10A の両トランシーバにおける EMI 比較調査

この節では、FTT-10 および FTT-10A の両トランシーバにおける EMI テストの結果を

示します。また、10MHz の FTT-10A トランシーバを使って動作する、SLTA-10 シリ

アル LonTalk アダプタの EMI テストの結果についても示します。

この結果から、FTT-10 および FTT-10A の両トランシーバを使ったデバイスが、それ

ぞれ同等の EMI 性能を持っていることがわかります。また、FTT-10A トランシーバを

5MHz と 10MHz の両方で使った製品が、FCC-B 規制および EN 55022-B 規制に余裕

をもって準拠していることもわかります。

FTT-10 および FTT-10A からの放射 EMI の比較

FTT-10 と FTT-10A の両トランシーバからの電磁放射を比較するため、屋外 EMI テス

ト施設で駆動テストが実施されました。テスト時の機器配置は、図 A.3 のとおりです。

フロア設置の電源

木製テスト台

FTT EMIエコー・ユニット

テスト対象のFTTデバイス

(DUT)

１メートルのネットワーク・ケーブル

図 A.3 FTT-10 および FTT-10A の EMI テストを行うための機器配置（上面図）

“FTT EMI エコー・ユニット”には、5MHz の Neuron 3120 Chip と FTT-10A トラ

ンシーバが組み込まれた２層 PCB が収容されています。この PCB は、『FTT-10 Free Topology Transceiver User's Guide』の第２章に示したものと同じレイアウトになって


います。エコー・ユニットのネットワーク接続部には、フェライトなどの EMI 抑制デ

バイスは装備されていません。エコー・ユニットに組み込まれた Neuron チップは、テ

スト対象の FTT デバイスのステータスを継続的に調べるための Neuron C プログラム

を実行します。

テスト対象の FTT デバイス（DUT＝Device Under Test）は、Echelon 社の LONWORKS

ルータをベースに動作します。このルータには制御モジュールが１つ組み込まれており、

テスト・ユニットとして働きます。

FTT-10 の 5MHz ベースライン駆動テストには、製品版の TP/FT-10 制御モジュールを

使用しました。5MHz駆動テストには、製品版のTP/FT-10制御モジュール中のFTT-10Aトランシーバを使用しました。また、FTT-10A の 10MHz 駆動テストには、製品版で

はない FTT-10A 制御モジュールを使用しました。なお、FTT-10A 制御モジュールの

PCB 設計レイアウトは、本書の第２章のガイドラインに従っています。

ネットワーク接続部には、フェライトなどのEMI抑制デバイスは装備されていません。

制御モジュール中の Neuron チップで実行されるプログラムは、簡潔なメッセージをす

ばやく送出する、というものです。ネットワークのトラフィック量は、DUT の 5MHz動作時は約 80 パケット/秒、10MHz 動作時には約 140 パケット/秒でした。また、DUTとエコー・ユニットの間では、１秒間に１～２回の衝突が発生しました。

放射 EMI の比較テストは、３メートルと 10 メートルの距離（テスト台から受信アンテ

ナまで）で実施されました。一般に、FCC 準拠チェックのためのテストには３メート

ル、また EN 55022 準拠チェックのためのテストには 10 メートルが使われます。なお、

すべての駆動テストで、ANSI C63.4 テスト手順を用いました。

図 A.4 と図 A.5 に、テストの結果を示します。図 A.4 は、テスト台から３メートル離れ

た場所にテスト用アンテナを置いて行ったテストの結果です。FTT-10 と FTT-10A の

両トランシーバはどちらも、余裕をもって FCC-B 規制に準拠していることがわかりま

す。図 A.5 は、テスト台から 10 メートル離れた場所にテスト用アンテナを置いて行っ

たテストの結果です。こちらのテストも、両トランシーバとも、余裕をもって EN 55022規制に準拠していることがわかります。

図 A.5 には、10MHz 動作時の SLTA-10 アダプタに対するテスト結果も含まれていま

すが、これについては次の節で説明します。


0

20

40

60

80

10 100 1000

周波数 (MHz)

電界強度 (dBuV/m)

FCC-A

FCC-B

FTT-10（5MHz 駆動時） FTT-10A（5MHz 駆動時） FTT-10A（10MHz 駆動時）

図 A.4 FCC-B 準拠チェックのために距離 3 メートルで測定した EMI データ


0

20

40

60

80

10 100 1000

周波数 (MHz)

電界強度 (dBuV/m)

EN 55022-B

EN 55022-A

FTT-10（5MHz 駆動時） FTT-10A（5MHz 駆動時） SLTA-10（10MHz 駆動時）

図 A.5 EN 55022-B準拠チェックのために距離10メートルで測定したEMIデー

タ

SLTA-10 アダプタの EN55022-B 駆動テスト

図 A.5 には、FTT-10A を組み込んだ Echelon 社の SLTA-10 アダプタを、10MHz で動

作させた場合の EMI テスト結果も含まれています。SLTA-10 アダプタは、中程度の複

雑さを持つ応用機器としては代表的なものです。このアダプタには、10MHz で動作す

る Neuron 3150 Chip をはじめとして、RAM、ROM、プログラマブル・ロジック回路、

UART、スイッチ電源などが含まれています。このアダプタのテストは、ネットワーク

接続部にコモン・モードのフェライト・チョークを装備せずに実施し、チョークのない

状態でのノードの放射を調べました（このようなチョークは、放射は削減しますが、コ

スト高となってしまいます）。SLTA-10 アダプタのテストを行った際の機器配置を図

A.6 に示します。


フロア設置の電源

木製テスト台

SLTA-10

スタブ・ユニット

１メートルのネットワーク・ケーブル

FTT終端

RS-232

シリアルケーブル SLTA-10

エコー・ユニット

HP-95

パームトップPC

図 A.6 SLTA-10 アダプタの EMI テストを行うための機器配置（上面図）

この配置では、それぞれ 10MHz で動作する FTT-10A トランシーバを組み込んだ、２

つのSLTA-10アダプタが置かれています。図に示したHP-95パームトップPCはRS-232データをエコー・ユニットにシリアル送信し、そのデータは FTT-10A ネットワークを

経由してスタブ・ユニットに到達します。そうすると、スタブ・ユニットはそのデータ

をエコー・ユニット、RS-232 シリアル・ケーブルを経由して PC に返し、PC がデータ

の精度をチェックします。このような処理を、繰り返し行いました。

10 メートルの距離における EMI 調査の結果は、図 A.5 に示したとおりです。5MHz 駆

動時の FTT-10、5MHz 駆動時の FTT-10A、10MHz 駆動時の SLTA-10 は、いずれも

EN 55022-B 規制に余裕をもって準拠していることがわかります。


付録B FTT-10A トランシーバを

使ったノードチェックリスト

付録 B は、FTT-10A トランシーバを使って作成した製品が、本書で説

明した仕様に準拠しているかどうかを確認するためのチェックリスト

です。

LONWORKS FTT-10A Transceiver User’s Guide B-1

FTT-10A トランシーバを使ったノードチェックリスト

FTT-10A トランシーバと Neuron チップの接続

項目完了時チェック説明 1 トランシーバ・ピンが、表 2.1 に示されたとおりに接続されている 2 表 2.2 に示された環境および電気的仕様を満たしている 3 Neuron チップからの CLK2 が、2cm（0.8 インチ）以下のパターンを

介して接続されている 4 推奨される数の 0.1µF のバイパス・コンデンサが、Neuron チップの近

くに取り付けられている（Toshiba、Motorola あるいは Cypress 発行の『Neuron Chip Data Book』を適宜参照のこと）

5 Neuron チップとトランシーバの入力クロック周波数が 5MHz 以上で、精度が± 200 ppm 以内である

6 Neuron チップの CP2 および CP3 はトランシーバに接続されていてはならない

7 Neuron チップの CP4 が VCC に接続されている 8 トランシーバのグランドピンが、集中グラントに対してスター型に配置

され、低インピーダンスのパターンを介してノードのグランドに接続されている

9 Neuron チップとトランシーバが、同じプリント回路基板上に隣り合わせで配置されている

10 必要であれば、開放コレクタ出力（Motorola 社 MC33064 など）を用いた LVI（Low Voltage Interrupt）回路を追加し、リセット信号をNeuron チップに供給すること

11 CLK2 がグランド・パターンによって保護されている 12 空中放電の要件が適用される場合なら、スパークギャップ、クランプ・

ダイオード、および 1000 pF 耐圧 2kV の緩衝用コンデンサを使用すること

13 FTT-10AのT1ピンとT2ピンの間の差動プローブ測定はパケット活動のない期間に 15mV p-p 以下である（詳細については付録 D を参照のこと）

B-2 付録B FTT-10A トランシーバを使ったノードチェックリスト

FTT-10A PCB レイアウト

項目完了時チェック説明 14 スター型グランドの構成が用いられている 15 PCB のなかに立入禁止領域がある 16 D1/D2 クランプ・ダイオードが適正な値であり、適正に配置されてい

る 17 グランド・システムに、面状あるいは幅広のパターンが使用されており、

低インダクタンスである 18 Vcc が 0.3mm 以下の狭いパターンを介してトランシーバに供給されて

いる 19 C1 がトランシーバのすぐ隣に置かれている 20 トランシーバのグランドピンが、幅広で短いパターンを介してスター型

集中グランドに接続されている 21 高周波数回路からの“漏洩”静電容量が、保護パターンによって抑制さ

れている 22 製品筐体が、ノードの回路基板に ESD 衝撃を放電してしまう可能性を

最小にするように設計されている。製品筐体がプラスチック製の場合は、PCB 上の保護されていない回路が、筐体の接合部に隣接しないようにすること。PCB が、プラスチック製筐体の接合部の近くに接触していてはならない

23 ユーザが触れることのできる場所にはちゃんとクランプがあり、そこから PCB 上のスター型集中グランドへ ESD 電流を逃すようになっている

24 コネクタ、ダイオード、そしてデカップリングコンデンサが、すべてスター型集中グランドの近くに配置されている

25 スイッチング電流は FTT-10A から最低 7.5cm (3 インチ)離れている

FTT-10A トランシーバプログラミング

項目完了時チェック説明 26 トランシーバに対して、正しい標準トランシーバ・タイプが定義されて

いる

LONWORKS FTT-10A Transceiver User’s Guide B-3

FTT-10A トランシーバ電源（一般）

項目完了時チェック説明 27 最低時 4.75VDC、最高時 5.25VDC の電源が供給されている

FTT-10A 物理層リピータ

項目完了時チェック説明 28 5MHz クロック源が使用されている 29 クロック源が、CMOS 出力レベル、総精度 200ppm、デューティ比 60/40

のサイクルを提供している 30 OR ゲートが、CMOS 出力レベル、最大 100nsec の伝播遅延を提供し

ている 31 抵抗器 R1、R2、コンデンサ C5 が含まれている 32 リピータの動作温度範囲は0～+85°C（図2.6を参照）または–40～+85°C

（図 2.8 を参照）である 33 複数の FTT-10A トランシーバを使うときは、各トランシーバ間を最低

2.5cm（1 インチ）離している

B-4 付録B FTT-10A トランシーバを使ったノードチェックリスト

付録C リピータ PAL のための JEDEC ファイル

付録 C では、図 2.8 で示したリピータ設計のための JEDEC ファイル

について説明します。PAL のパッケージタイプに合わせて適切なファ

イルを選択してください。

本ファイルの電子バージョンは Echelon 社のウェブサイト

www.echelon.com/support/dev_toolboxから入手できます。ホーム・ペー

ジ www.echelon.com から downloads を選択し、Toolbox ファイルの中

から Miscellaneous を選択してください。

LONWORKS FTT-10A Transceiver User’s Guide C-1

PAL JEDEC ファイル、DIP パッケージタイプ ABEL 6.40 Data I/O Corp. JEDEC file for: P22V10 V9.0

Created on: Wed Sep 17 15:47:56 1997 6-Way FTT10-A Repeater DIP PAL(1503)17Sept97 * QP24* QF5828* QV45* F0* X0* NOTE Table of pin names and numbers* NOTE PINS Clk_5:1 Clk_5_in:2 RXD1:3 RXD2:4 RXD3:5 RXD4:6 RXD5:7 RXD6:8* NOTE PINS Q12:9 Q11:10 Q10:11 Q7:13 Q6:14 nClk_5_out:23 TXD:17 Ext_Ctr_Rst:15* NOTE PINS S1:21 S0:22 lastRXDs:16* NOTE Table of node names and numbers* NOTE NODES ORed_RXDs:20* L0044 11111111111111111111111111111111111111111111* L0088 11111011111111111111111111111111111111111111* L0440 11111111111111111111111111111111111111111111* L0484 11111111110111111111111111111111111111111111* L0528 11111101111111111111111111111111011101111111* L0572 11111110111111111111111111111111101110101011* L0616 11111110111111111111111111111111101110111010* L0924 11111111111111111111111111111111111111111111* L0968 11111110111111011111111111111111111111111111* L1012 11111110111011111111111111111111111111111111* L1056 11111111111011111111111111111111101111111111* L1100 11111111111011111111111111111111111110111111* L1496 11111111111111111111111111111111111111111111* L1540 11111111101110111011101110111011111111111111* L3652 11111111111111111111111111111111111111111111* L3696 11111111110111011111111111111111111111111111* L3740 11111110111111011111111111111111111111111111* L4312 11111111111111111111111111111111111111111111* L4356 11111111111111011111111111111111111111111111* L4884 11111111111111111111111111111111111111111111* L4928 11111111110111111111111111111111111111111111* L4972 11111110111111101111111111111110111111111111* L5016 11111110111111011111111111111101111111111111* L5808 11101001000011101101* V0001 0X000000000N00HLLXXXLLXN* V0002 CX000000000N00HLLXXXLHXN* V0003 CX000000000N00HLLXXXLHXN* V0004 0X010000000N10HLHXXXLHXN* V0005 CX010000000N10LHHXXXHHXN* V0006 0X000000000N10HHLXXXHHXN* V0007 CX000000000N10LLLXXXHHXN* V0008 CX000000000N00LLLXXXHHXN* V0009 CX000000000N00LLLXXXHHXN* V0010 CX000000000N00LLLXXXHHXN* V0011 CX000000000N00LLLXXXHHXN* V0012 0X010000000N10HLHXXXHHXN*

C-2 付録C リピータ PAL のための JEDEC ファイル

V0013 CX010000000N10LHHXXXHHXN* V0014 CX010000000N00LHHXXXHHXN* V0015 CX010000000N00LHHXXXHHXN* V0016 CX010000000N00LHHXXXHHXN* V0017 CX010000000N00LHHXXXHHXN* V0018 0X000000000N10HHLXXXHHXN* V0019 CX000000000N10LLLXXXHHXN* V0020 CX000000000N00LLLXXXHHXN* V0021 CX000000000N00LLLXXXHHXN* V0022 CX000000000N00LLLXXXHHXN* V0023 CX000000000N00LLLXXXHHXN* V0024 0X010000000N10HLHXXXHHXN* V0025 CX010000000N10LHHXXXHHXN* V0026 CX010000000N00LHHXXXHHXN* V0027 CX010000000N00LHHXXXHHXN* V0028 CX010000000N00LHHXXXHHXN* V0029 CX010000000N00LHHXXXHHXN* V0030 0X000000000N10HHLXXXHHXN* V0031 CX000000000N10LLLXXXHHXN* V0032 CX000000000N00LLLXXXHHXN* V0033 CX000000000N00LLLXXXHHXN* V0034 CX000000000N00LLLXXXHHXN* V0035 CX000000000N00LLLXXXHHXN* V0036 CX000000000N10LLLXXXHHXN* V0037 CX000000000N11LXLXXXHLXN* V0038 CX100000001N00LHLXXXHLXN* V0039 CX010000001N00LHLXXXHLXN* V0040 CX001000001N00LHLXXXHLXN* V0041 CX000100011N00LHLXXXHLXN* V0042 CX000010100N00LHLXXXHLXN* V0043 CX000001101N11LHLXXXHLXN* V0044 CX000000110N00HLLXXXLHXN* V0045 CX000000000N00HLLXXXLHXN* C7A2B* BAD9


PAL JEDEC ファイル、PLCC パッケージタイプ ABEL 6.40 Data I/O Corp. JEDEC file for: P22V10C V9.0 Created on: Wed Sep 17 14:57:47 1997 6-Way FTT10-A Repeater PLCC PAL(1448)17Sept97 * QP28* QF5828* QV45* F0* X0* NOTE Table of pin names and numbers* NOTE PINS Clk_5:2 Clk_5_in:3 RXD1:4 RXD2:5 RXD3:6 RXD4:7 RXD5:9 RXD6:10* NOTE PINS Q12:11 Q11:12 Q10:13 Q7:16 Q6:17 nClk_5_out:27 TXD:20 Ext_Ctr_Rst:18* NOTE PINS S1:25 S0:26 lastRXDs:19* NOTE Table of node names and numbers* NOTE NODES ORed_RXDs:24* L0044 11111111111111111111111111111111111111111111* L0088 11111011111111111111111111111111111111111111* L0440 11111111111111111111111111111111111111111111* L0484 11111111110111111111111111111111111111111111* L0528 11111101111111111111111111111111011101111111* L0572 11111110111111111111111111111111101110101011* L0616 11111110111111111111111111111111101110111010* L0924 11111111111111111111111111111111111111111111* L0968 11111110111111011111111111111111111111111111* L1012 11111110111011111111111111111111111111111111* L1056 11111111111011111111111111111111101111111111* L1100 11111111111011111111111111111111111110111111* L1496 11111111111111111111111111111111111111111111* L1540 11111111101110111011101110111011111111111111* L3652 11111111111111111111111111111111111111111111* L3696 11111111110111011111111111111111111111111111* L3740 11111110111111011111111111111111111111111111* L4312 11111111111111111111111111111111111111111111* L4356 11111111111111011111111111111111111111111111* L4884 11111111111111111111111111111111111111111111* L4928 11111111110111111111111111111111111111111111* L4972 11111110111111101111111111111110111111111111* L5016 11111110111111011111111111111101111111111111* L5808 11101001000011101101* V0001 N0X0000N00000NN00HLLXNXXLLXN* V0002 NCX0000N00000NN00HLLXNXXLHXN* V0003 NCX0000N00000NN00HLLXNXXLHXN* V0004 N0X0100N00000NN10HLHXNXXLHXN* V0005 NCX0100N00000NN10LHHXNXXHHXN* V0006 N0X0000N00000NN10HHLXNXXHHXN* V0007 NCX0000N00000NN10LLLXNXXHHXN* V0008 NCX0000N00000NN00LLLXNXXHHXN* V0009 NCX0000N00000NN00LLLXNXXHHXN* V0010 NCX0000N00000NN00LLLXNXXHHXN* V0011 NCX0000N00000NN00LLLXNXXHHXN*

C-4 付録C リピータ PAL のための JEDEC ファイル

V0012 N0X0100N00000NN10HLHXNXXHHXN* V0013 NCX0100N00000NN10LHHXNXXHHXN* V0014 NCX0100N00000NN00LHHXNXXHHXN* V0015 NCX0100N00000NN00LHHXNXXHHXN* V0016 NCX0100N00000NN00LHHXNXXHHXN* V0017 NCX0100N00000NN00LHHXNXXHHXN* V0018 N0X0000N00000NN10HHLXNXXHHXN* V0019 NCX0000N00000NN10LLLXNXXHHXN* V0020 NCX0000N00000NN00LLLXNXXHHXN* V0021 NCX0000N00000NN00LLLXNXXHHXN* V0022 NCX0000N00000NN00LLLXNXXHHXN* V0023 NCX0000N00000NN00LLLXNXXHHXN* V0024 N0X0100N00000NN10HLHXNXXHHXN* V0025 NCX0100N00000NN10LHHXNXXHHXN* V0026 NCX0100N00000NN00LHHXNXXHHXN* V0027 NCX0100N00000NN00LHHXNXXHHXN* V0028 NCX0100N00000NN00LHHXNXXHHXN* V0029 NCX0100N00000NN00LHHXNXXHHXN* V0030 N0X0000N00000NN10HHLXNXXHHXN* V0031 NCX0000N00000NN10LLLXNXXHHXN* V0032 NCX0000N00000NN00LLLXNXXHHXN* V0033 NCX0000N00000NN00LLLXNXXHHXN* V0034 NCX0000N00000NN00LLLXNXXHHXN* V0035 NCX0000N00000NN00LLLXNXXHHXN* V0036 NCX0000N00000NN10LLLXNXXHHXN* V0037 NCX0000N00000NN11LXLXNXXHLXN* V0038 NCX1000N00001NN00LHLXNXXHLXN* V0039 NCX0100N00001NN00LHLXNXXHLXN* V0040 NCX0010N00001NN00LHLXNXXHLXN* V0041 NCX0001N00011NN00LHLXNXXHLXN* V0042 NCX0000N10100NN00LHLXNXXHLXN* V0043 NCX0000N01101NN11LHLXNXXHLXN* V0044 NCX0000N00110NN00HLLXNXXLHXN* V0045 NCX0000N00000NN00HLLXNXXLHXN* C7A2B* F2B9


付録D 磁界干渉を避けるには

この付録では、FTT-10A に関する磁界干渉の問題、および干渉に対処

する異なる方法について説明します。

LONWORKS FTT-10A Transceiver User’s Guide D-1

干渉とトランスベースのトランシーバ

第 2 章「電気的仕様」で述べたように、トランスを利用したトランシーバ（FTT-10Aなど）は、トランスの結合機構に干渉する浮遊磁界に対して耐性がありません。FTT-10Aトランシーバの場合、ほとんどの環境では、浮遊磁界ノイズは問題にはなりません。た

だし、高周波の外部磁界がエネルギーを FTT-10A トランシーバに結合し、ネットワー

ク性能を不安定にしたり、場合によってはすべてのデータ・トラフィックを遮断させる

ことがあります。

FTT-10A トランシーバの場合、垂直浮遊磁界から受ける影響は微小ですが、水平浮遊

磁界から受ける影響は極めて大きくなります（水平浮遊磁界とは、トランシーバが実装

された PCB に平行な磁界のことです）。したがって浮遊磁界のノイズ源と FTT-10Aトランシーバの距離をできるだけ離し、さらに不可避な浮遊磁界に関してはトランシー

バに対して垂直方向になるようにしてください。

浮遊磁界の発生源になる可能性があるのは、FTT-10A トランシーバ近くのシールドな

しスイッチング・インダクタを使った DC-DC スイッチング電源、またはレギュレータ

です。FTT-10A との磁界結合を最小限に抑えるためには、電源のスイッチング磁石を

FTT-10A トランシーバから少なくとも 7.5cm（3 インチ）離してください。これ以内の

距離では、FTT-10A トランシーバに誘導されたノイズが通信に影響を与えることがあ

ります。

磁界干渉の可能性が考えられる場合は、FTT-10Aのノイズレベルを測定してください。

スイッチング電源が誘導するノイズは、コモン・モード・リジェクション 50dB で、少

なくとも 5V のコモン・モード範囲を持つ差動プローブを使用し、FTT-10A のピン T1と T2 の間の電圧をパケット活動のない状態で、オシロスコープで測定します。T1 と

T2 の間のノイズはピーク・トゥ・ピークの差が 15mV 未満でなければいけません。ス

イッチング電源との磁界結合によるノイズの場合には、ノイズは電源のスイッチング周

波数と同期します。最悪の状態になるのは、結合ノイズがネットワークのデータ通信帯

の中心、10kHz～300kHz の範囲内のときです。ノイズがピーク・トゥ・ピークで 15mVよりも大きいときは、結合効果を減らす措置が必要です。最も簡単な解決策は、FTT-10Aトランシーバと電源の距離をあけることです。磁界ノイズが考えられる場合には、ノイ

ズ源と疑われるものを FTT-10A から離し、15cm ほどのツイストペア・ケーブルで接

続し、T1 と T2 のノイズを測定することでノイズ源を特定できます。

ノイズの多い電源コンバータでは、シールドインダクタを利用することで、磁界干渉の

解決策となることがあります。よく利用される「バルク」型の DC-DC コンバータでは、

オープンスラグではなく、シールドインダクタを使用して、DC-DC コンバータが発生

する浮遊磁界を大幅に弱めることができます。例えば太陽誘電の LHL シリーズの代わ

りに LHFP シリーズのインダクタを使用し、TDK の EL または ELF シリーズの代わり

に FS シリーズのインダクタを使用します。トランス利用の DC-DC コンバータの電源

を設計する際には、外部に発生する浮遊磁界をできる限り抑えるようなトランスの仕様

D-2 付録D 磁界干渉を避けるには

を選択する必要があります。例えば、ポットコアの DC-DC トランスは通常、E-E コア

トランス型ほど浮遊磁界を発生させません。また、発生する磁界も PC ボード平面を通

過するときには垂直になります。電源トランスから放射される磁界を最小限に抑える一

般的な方法は、銅テープの「切れ端」をトランスの配線と同方向にしてトランスに巻き

付けることです。

電源の他にノイズ源として考えられるものには、DC モーター・コントローラーと工業

用オーブン/ヒーターがあります。磁界干渉問題を解決する最も有効な方法は、これら

すべてのノイズ源で、放射装置をシールドすることです。

高レベルの磁界を避けられない環境では、磁気シールドが必要な場合があります。

FTT-10Aの通信信号は10kHz～300kHzを使用するため、干渉源の基本周波数が10kHz～300kHz の範囲内か、その近くにある場合は、磁気シールドが特に重要となります。

すでに述べたように、ノイズ源をシールドするのが一般的には最も効果的ですが、ノイ

ズ源をシールドすることが不可能、不十分、コスト対効果が高くないといった場合もあ

ります。こうした場合、モデル 51001 磁気シールドを使って、FTT-10A の浮遊磁界に

対する感受性を減らすことができます。

モデル 51001 磁気シールド（図 D.1）は 2 重のシールドとなっており、FTT-10A への

磁界の影響を抑えます。内側のシールドは、通常 PCB に直接実装されている FTT-10Aのすぐ上に実装します。RTV などの影響の少ない接着剤を少量使い、シールドの内側

表面を FTT-10A のプラスチェック・シェルに固定できます。さらに外側のシールドを

内側シールドの外側に同様の方法で実装し、入れ子構造を形成します。シールドに使用

する両方の素材は電導体でなければなりませんし、シールドは PCB と接触してはいけ

ません。ESD 損傷の可能性を防ぐためには、0.020～0.040 インチの隙間が必要です。

LONWORKS FTT-10A Transceiver User’s Guide D-3

外側のシールドNETIC

内側のシールドCO-NETIC

FTT-10A

図 D.1 FTT-10A トランシーバ磁気シールド

D-4 付録D 磁界干渉を避けるには

付録E 認定 TP/FT-10 ケーブルの仕様とメーカー

付録 E では、Echelon 社が TP/FT-10 ネットワークでの利用を認定した

2 種類のケーブルの一般的仕様を説明します。上記の仕様を満たし、入

手可能な様々な種類のケーブルを、販売業社名とともに紹介します。

LONWORKS FTT-10A Transceiver User’s Guide E-1

3 種類の認定ケーブル

Echelon 社は 3 種類のケーブルを認定しています。このケーブルは、多数の販売業者か

ら入手可能です。

(1) TIA568A カテゴリ 5 ケーブル（24AWG/0.51mm）は簡単に入手できます。Lucentの Systimax®などの構造化配線システムでも部品として使われています。

(2) NEMA レベル 4 ケーブル（22AWG/0.65mm）は、より線または単線、ケーブル当

たり 1 対または 2 対、シールド付き、なし、プレナムまたは PVC など、幅広い種

類のケーブルが揃っています。

(3) Echelon 社は 16AWH/1.33mm ケーブルも認定しています。以下の技術資料内でい

くつかの販売業者を記載しますが、次に説明する仕様を満たすケーブルであれば、

自分で選択した販売業者から購入できます。

ケーブル販売業者のリストは Junction Box and Wiring Guidelines for Twisted Pair LONWORKS Networks技術資料（005-0023-01）に記載されています。この文書はEchelon社のウェブサイト www.echelon.com から入手できます。

E-2 付録E 認定 TP/FT-10 ケーブルの仕様とメーカー

カテゴリ 5 ケーブル仕様

米国電気通信工業会の Commercial Building Telecommunications Cabling Standard（ANSI/TIA/EIA-568-A-95）はGlobal Engineering Documents（http://global.his.com）

から入手できます。

NEMA レベル 4 ケーブル仕様

Echelon 社が使用したレベル 4 ケーブル仕様は、米国電気工業会（NEMA）が定義した

仕様に基づいており、米国電子工業会/米国電気通信工業会（EIA/TIA）が提案したカテ

ゴリ 4 ケーブルとは異なっています。Echelon 社が使用したレベル 4 ケーブル仕様を次

に示します。その後にレベル 4 ケーブルの販売業者を示します。

シールド付き、またはシールドなしの 22AWG（0.65mm）ケーブルと 24AWG（0.5mm）ケーブルに適用される仕様。24AWG（0.5mm）は異なる場合のみ[]内に示します。

単線、より線、金属被覆のあるなしにかかわらず、単一銅線の D-C抵抗 (max)（Ω/1000feet、20時）

18.0 [28.6]

D-C抵抗の不均衡 (max)（%） 5 ペア相互のキャパシタンス(max)（pF/foot） 17 ペア対グランドのキャパシタンス不均衡（max）（pF/1000feet）

1000

インピーダンス（Ω）

772kHz 102±15% (87-117) 1.0MHz 100±15% (85-115) 4.0MHz 100±15% (85-115) 8.0MHz 100±15% (85-115) 10.0MHz 100±15% (85-115) 16.0MHz 100±15% (85-115) 20.0MHz 100±15% (85-115)


減衰(max)（dB/1000feet、20時） 772kHz 4.5 [5.7] 1.0MHz 5.5 [6.5] 4.0MHz 11.0 [13.0] 8.0MHz 15.0 [19.0] 10.0MHz 17.0 [22.0] 16.0MHz 22.0 [27.0] 20.0MHz 24.0 [31.0]

ワースト・ペア・ニアエンド・クロストーク(min)（dB）。数値は情報としてのみ表記。室温でのすべての組み合わせの最小NEXTカップリング損失は数式NEXT（FMHz）＞NEXT（0.772）-15log10（FMHz/0.772）で計算される値よりも、長さ 1000 フィートで 0.772MHz～20MHz の範囲のすべての周波数にお

いて大きくなければなりません。

772kHz 58 1.0MHz 56 4.0MHz 47 8.0MHz 42 10.0MHz 41 16.0MHz 38 20.0MHz 36

E-4 付録E 認定 TP/FT-10 ケーブルの仕様とメーカー

16AWG/1.3mm「汎用」ケーブル仕様

TP/FT-10 ネットワークでの利用を Echelon 社が認定した 16AWG/1.3mm の「汎用」

ケーブル仕様を以下に示します。一般的なツイストペア1対はすずめっき銅のより線（19 x 29）です。

最小値代表値最大値単位条件

DC 抵抗、各導線 14.0 14.7 15.5 Ω/km ASTM D4566 で 20 D-C 抵抗不均衡 5% ASTM D4566 で 20 相互容量 55.9 nF/km ASTM D4566 特性インピーダンス 92 100 108 Ω ASTM D4566 で 64kHz～1MHz

最小値代表値最大値単位条件

減衰 20kHz 64kHz 78kHz

156kHz 256kHz 512kHz 772kHz

1000kHz

1.3 1.9 2.2 3.0 4.8 8.1

11.3 13.7

dB/km

ASTM D4566 で 20

伝播遅延 5.6 ns/m 78kHz


付録F FTT-10Aネットワーク絶縁チョークの仕様

付録 F では、FTT-10A ネットワーク絶縁コモン・モード・チョークの

仕様と販売業者情報を示します。

LONWORKS FTT-10A Transceiver User’s Guide F-1

FTT-10A ネットワーク絶縁コモン・モード・チョーク概要と寸法

下図は FTT-10A ネットワーク絶縁チョークの図形記号と典型的な寸法です。このコモ

ン・モード・チョークは FTT-10A トランシーバの EN 61000-4-6 テストのイミュニティ

を飛躍的に向上させることができます。さらに約 500MHz までのコモン・モード RF信号の侵入を大幅に抑えることができるため、放射 EMI 適合性に余裕をもって適合し

ます（FTT-10A ネットワーク絶縁チョークの寸法は第 5 章で推奨した muRata PLT1R53C コモン・モード高周波 EMI チョークの寸法と同じです）。

ネットワーク絶縁チョークは EMI チョークの代わりに使用できます。ネットワーク絶

縁チョークを EMI チョークの代わりに使用するときは、そのノードの放射 EMI 適合性

を再テストしなければなりません。

4

底面図

側面図

3

21

7.5mm +/- 0.5

10.0mm +/- 0.5

0.7mm max.

(22AWG)

3

21

4

図 F.1 チョークの図形記号と典型的な機械的寸法

このコモン・モード絶縁チョークは、ネットワーク・ツイストペア線と、ノードの近く、

またはPCB上のFTT-10Aトランシーバの近くで直列に配線されます。PCB上にチョー

クを配置するときは、通常は次の図のように、スパークギャップとトランシーバ回路の

間に置きます。

F-2 付録F FTT-10A ネットワーク絶縁チョークの仕様

3

21

4

FTT-10A

トランシーバ回路（と過渡クランピング・

ダイオード）

Net A

Net B

ネットワークコネクタ


ツイストペアネットワーク・ケーブル

絶縁チョーク

図 F.2 トランシーバ回路内の典型的なネットワーク絶縁チョークの配置


FTT-10A ネットワーク絶縁チョークの仕様

以下は FTT-10A ネットワーク絶縁チョークの電気的仕様です。これらの仕様はトラン

シーバ回路の動作温度範囲で満たされなければなりません。

パラメータ(–40C～+85C) 最小値代表地最大値単位回転数比率 (1-2) : (3-4) 1:1 1:1 回転数 DC 抵抗 1-2 3-4

1.5 1.5

Ω Ω

磁気インダクタンス 1-2 10kHz、1Vrms (3-4 オープン)

1.8 mH

磁気インダクタンス 3-4 10kHz、1Vrms (1-2 オープン)

1.8 mH

漏洩インダクタンス 1-2 10kHz, 1Vrms (3-4 ショート)

5.0 µH

漏洩インダクタンス 3-4 10kHz, 1Vrms (1-2 ショート)

5.0 µH

差動容量 1-4 10kHz, 1Vrms (1-2 ショート、3-4 ショート)

40 pF

差動電圧イミュニティ 1-4 60Hz (1-2 ショート、3-4 ショート)

500 V

以下は前の表の電気的仕様を満たすチョークの素材のパラメータと構造の詳細です。

パラメータ構造詳細回転数 (1-2) : (3-4) 37:37 コア種別フェライト・トロイドコア・サイズ 12.7mm(OD) x 7.14mm(ID) x 4.78mm(H) 相対透磁率 20C 時のコア磁気特性代表値 -40時の最小 AL

5000 1.32 nH/N2

電線種別と大きさ 32 AWG 単線、押出絶縁低容量の電線絶縁 PTFE、Tefzel またはポリプロピレン電線絶縁の誘電係数 2.0-2.8 電線絶縁の厚み 0.005-0.00 インチ (0.13-0.18mm) 電線絶縁色配線 1-2 配線 3-4

緑白

電線のニ本巻両方の電線（一次側と二次側）を同時に 37 回巻くトロイド巻き技術トロイドの全周に 37 回の二本巻を均等な層にして、図

E.1 の概要に従って電線をヘッダ・ピン上で終端する

F-4 付録F FTT-10A ネットワーク絶縁チョークの仕様

FTT-10A ネットワーク絶縁チョーク販売業者

機械的な設計情報と価格の詳細については以下の販売業者に連絡してください。

業者部品番号連絡先

Complete Isolation Choke Assembly: Transpower Technologies, Inc. 4805 Double R Blvd., Suite 100 Reno, NV 89511

TTI7570 電話 +1-775-852-0140 Fax: +1-775-852-0145

Ferrite Core: Magnetics Inc. Division of Spang & Company P.O. Box 391 Butler, PA 16003

Type OJ-41407-TC 電話 +1-724-282-8282 +1-800-245-3984 Fax: +1-724-282-6955

Ferrite Core: TDK Cores, Distributed by: MH&W International 14 Leighton Place Mahwah, NJ 07430

Type H5B T12.4x4.77x7.14

電話 +1-201-891-8800 Fax: +1-201-891-0625

Ferrite Core: Steward Magnetics 1200 East 36th Street P.O. Box 510 Chattanooga, TN 37401

Type 35T0501-000 電話 +1-423-867-4100 +1-800-634-2673 Fax: +1-423-867-4102

Low-Capacitance Choke Wire: Whitmore/WireNetics 27737 Avenue Hopkins Valencia, CA 91355

32132-x

電話 +1-800-822-9473 Fax: +1-661-257-2495

4-Pin Choke Header: Lodestone Pacific 4769 Wesley Drive Anaheim, CA 92807

TM512-4 電話 +1-714-970-0900 Fax: +1-714-970-0800


FTT-10A Ch 1 - neFTT-10A トランシーバは、Echelon 社のLPT-10...

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