FPGAs e Projeto de Sistemas Digitais Complexos
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Fernando Gehm Moraes e Ney Laert Vilar Calazans
Pontifícia Universidade Católica do Rio Grande do Sul
Faculdade de Informática
Grupo de Apoio ao Projeto de Hardware - GAPH
Fernando Gehm Moraes e Ney Laert Vilar CalazansAgosto / 2001
(última atualização em 22/08/2001)
Tópicos Especiais em Sistemas Digitais I
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Fernando Gehm Moraes e Ney Laert Vilar Calazans
O que FPGAs têm de especial?
“Permitem mudar a maneira de pensar, projetar
e desenvolver produtos contendo sistemas
digitais de alta complexidade: considerar a
criação de hardware personalizado, ao invés de
só usar dispositivos de prateleira rígidos (em
inglês, off-the-shelf).”Mas, por quê?
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Por quê? • FPGAs: possíveis ganhos dramáticos de custo e desempenho;
• FPGAs permitem:
– criar hardware como software;
– mudar hardware total ou parcialmente;
– alterar hardware, durante funcionamento ou não;
• Atualizações: como software, e.g. via Internet;
• 70% dos FPGAs vendidos: valor agregado a produtos telecom;
• FPGAs: capacidade de 3.000 a 10.000.000 de portas NAND;
• CAD: poderosíssimo e complexo, pré-validação imprescindível;
• VHDL: alto nível de abstração para projeto e validação;
• VHDL: ferramentas de síntese automatizada para FPGAs.
• Pessoal de Informática PODE fazer projeto de SDs complexos!
Visa-se, finalmente, produtos mais competitivos!
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• Homepage de fabricantes de PLDs, e.g.:
– www.xilinx.com, www.altera.com, www.actel.com, www.atmel.com
• Homepage de fabricantes de plataformas de prototipação e.g.:
– www.xess.com/FPGA, www.aptix.com, www.vcc.com
• Página de plataformas baseadas em FPGA de S. Guccione:
– www.io.com/~guccione/HW_list.html
• Homepage de fabricantes de sistemas de CAD:
– www.synopsys.com, www.aldec.com
• Homepage de links para sites relacionados a FPGAs:
– http://www.mrc.uidaho.edu/fpga/
• Livros disponíveis na biblioteca sobre FPGAs, VHDL, Codesign
Onde Buscar Mais Informações?
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Sumário
1 - Introdução
2 - FPGAs
3 - Projeto de SDs usando CAD
4 - O Desafio de Sistemas Complexos
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1 - Introdução
Sistema DigitalProcessamento Numérico
de Informação
Entradas Saídas
E(1) C(1)
E(2)
E(K-2)
E(K)
E(K-1)
S(1) C(K+1)
S(2)
S(3)
S(L)
S(L-1)
C(2)
C(K-2)
C(K-1)
C(K)
C(K+2)
C(K+3)
C(K+L-1)
C(K+L)
Sistema Digital - Aparato dotado de conjuntos finitos de entradas e saídas e capaz de processar informação representada sob forma numérica.
Em francês, systèmes numériques!
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Projeto e Fabricação de SDs VLSI
• Projeto de SDs - método p/ desenvolver plano de um SD manufatura automática;
• Estilo de Projeto - conjunto de métodos;
• Base da tecnologia atual - processos planares de fabricação;
• CI VLSI moderno - pastilha de 1cm2 de lado, espessura < 1mm, >107 dispositivos;
• Parâmetro de base - “min-feature-size”: em 96 - 0,25µm/ em 98 - 0,18µm e 0,12µm/ hoje, abaixo de 0,1 µm!!!
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Taxonomia de SDs
• Fundamental - escolha de critérios de classificação adequados;
• Ortogonalidade - meta da escolha de critérios;
• Critérios - podem depender de diversas características físicas, de uso, de construção, de custo, etc.
• Critérios:
– personalizabilidade
– programabilidade
– retenção da personalização
– complexidade
– forma de produção
– relação entradas/saídas
– pressupostos de sincronismo, etc.
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NÃO PROGRAMÁVEIS OU RÍGIDOSEX: FAMÍLIA TTL 74XX
PROGRAMÁVEISEX: FAMÍLIA INTEL MCS'86
NÃO PERSONALIZÁVEISOU FIXOS
CIRCUITOSINTEGRADOS
PERSONALIZÁVEIS
PÓS-FABRICAÇÃO
POR FABRICAÇÃO
RETENÇÃO EM FUNCIONAMENTOEX: FPGA BASEADO EM RAM
RETENÇÃO ETERNA, EXCETO PORPROCEDIMENTOS ESPECIAIS EX:
EPROM, EEPROM, FPGABASEADO EM EPROM
RETENÇÃO ETERNA, APÓS PRIMEIRAPERSONALIZAÇÃO EX: PROM, FPGA
BASEADO EM ANTIFUSÍVEIS
PARCIALMENTE PERSONALIZÁVEIS,OU SEMI-DEDICADOS, OU PRÉ-
CARACTERIZADOS (SEMI-CUSTOM)
TOTALMENTE PERSONALIZÁVEIS,OU DEDICADOS (FULL-CUSTOM)
PRÉ-DIFUNDIDOSEX: GATE ARRAY
PÓS-DIFUNDIDOSEX: STANDARD-CELL
Uma classificação de CIs baseada em vários critérios
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Modelo de Gajski-Kuhn ou Diagrama Y
• Modelo bidimensional;
• Critérios: nível de abstração e domínio de descrição;
• Domínio de descrição = tipo de informação;
Elétrico
Lógico
Arquitetural
SistêmicoDomínio Estrutural Domínio Comportamental
Domínio Físico
Processadores, Memórias, Barramentos
Registradores, ULAs, Muxs, Decods
Portas Lógicas, Biestáveis
Transistores, Lineares Funções de Transferência, Equações Diferenciais
Expressões Booleanas, Tabelas de Transição
HDLs, Transferência entre Registradores
Processos Comunicantes, Algoritmos
Placas, Módulos Multi-chip
Planta Baixa de Blocos de CIs
Planta Baixa de Células Lógicas
"Layout" de Transistores e Lineares
Círculo = nível de abstração, eixo = domínio de descrição;Intersecção círculo-eixo (vértices) = descrição;Transformação entre níveis (aresta no grafo) = ferramenta.
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Exemplo de representação do processo de projeto
Elétrico
Lógico
Arquitetural
Sistêmico
Domínio Estrutural Domínio Comportamental
Domínio Físico
Diagrama de Blocos
Diagrama de Esquemáticos
Diagrama de Tempos
Português Estruturado
"Layout" de Transistores
Editor de Esquemáticos
Particionamento,Posicionamento, Traçado de Rotas Simulação,
Minimização
"Back Annotation"
Processo Clássico deProjeto de SDs
• Ponto de Partida - especificação informal;
• Captura/Validação - Editor de esquemáticos e Simulador;
Síntese física - Posicionamento e Traçado de Rotas, seguido de “back-annotation” e ressimulação;
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2 - FPGAs
2.1 - Introdução - PLDs
2.2 - Características Gerais de FPGAs
2.3 - Arquitetura da Família XC4000 da Xilinx
2.4 - Fluxo de Projeto p/ a Família XC4000
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2.1 - Introdução - PLDs
• Dispositivo eletrônico configurável pelo usuário
– Descrição do circuito - Esquemático: nível lógico de abstração; Linguagem de Descrição de Hardware: nível arquitetural de abstração; Máquinas de estados finitas (FSM)
– Configuração permanente, semipermanente ou dinâmica
– Reconfiguração parcial durante funcionamento ou não
• CPLD: Complex Programmable Logic Device– Arquiteturas de circuitos configuráveis baseados numa estrutura
do tipo PAL ( AND/OR gates)
– Baixa complexidade
– Aplicação: pequenos projetos lógicos
• FPGA: Field Programmable Gate Array– Arquiteturas de circuitos configuráveis constituídos por um
número elevado de pequenos elementos
– Complexidade elevada, milhares de portas lógicas
– Aplicação: sistemas digitais complexos
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• Memória de Configuração:
– EPROM
– EEPROM
– Flash
– Antifusíveis
– SRAM
• Fabricantes
– Xilinx - SRAM (XC4000, Spartan, Virtex) e Flash (XC9500)
– Altera - SRAM (Flex8K/10K,Apex,Acex), EPROM/EEPROM (Max5K/7K,9K)
– Actel - Antifusíveis (ACT e ACT2)
– Vantis, Lattice, Lucent, QuickLogic, …
Tecnologias de Implementação e Fabricantes
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Mercado de FPGAs em 1997
0
100
200
300
400
500
600
700
Altera
Xilinx
Vantis
Lattic
eActe
l
Lucent
Cypress
Atmel
QuickL
ogic
$ Millions
Source: Company reports & In-Stat. Includes SPLD, CPLD, FPGA revenues.
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2.2 - Características Gerais de FPGAs
• Configuração das funções lógicas combinacionais
• Configurabilidade e Reconfigurabilidade
• Opções de Arquiteturas Internas
• Tendência Atual
• XILINX - Família 4000
• Número de portas lógicas equivalentes
• Altera - Família 10k
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Configuração das funções lógicas combinacionais
• LUT (look-up table): Altera, Xilinx• LUT - armazena uma tabela verdade de n entradas
• LUT de n entradas - todas as funções Booleanas de n entradas
DADCADCBADCBAF ......),,,(
)14,12,10,8,7,3,0(),,,( DCBAF
1
0
0
1
0
0
0
1
1
0
1
0
1
0
1
0
A B C D
• Altera:– LUT com portas lógicas - PLD
– Plano E configurável, conectado a uma porta lógica OU
tabela verdade armazenada em bits de memória, um registrador!!
variáveis das funções lógicas ativam seleção
no mux
0
15
2(2 )
4
= 64K funções implementáveis
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Configuração das funções lógicas combinacionais
• Multiplexador: Actel, QuickLogic, Algotronix
– estrutura conhecida como “gerador universal de funções lógicas” - ULG (Universal Logic Function Generator)
– Não implementa todas as funções lógicas de n entradas
– Funções lógicas mais complexas exigem diversos ULGs
A
B
C
D
SaídaC1
C2
C3
0
D
0
A
1
B
C
CBADCDCBAF ...),,,(
0
1
0
1
0
1
0
10
10
1
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Configurabilidade e Reconfigurabilidade
• Antifusível - Actel, QuickLogic, CrossPoint
– todas os pontos de conexão entre blocos lógicos estão inicialmente abertos
– no momento da configuração do dispositivo FPGA, estes pontos são conectados permanentemente
• EPROM/EEPROM - Altera, AMD
– o dispositivo pode ser reconfigurado, removendo-se os dados através de exposição a raios ultra-violeta
• Memória SRAM/Flash - Xilinx, Altera, Algotronix
– o dispositivo FPGA deve ser configurado a cada utilização (ao conectar à alimentação)
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Opções de Arquiteturas Internas
Blocos de entrada / saída
Blocos de entrada / saída
Blo
cos
de
entr
ada
/ saí
da
Blo
cos
de
entr
ada
/ saí
daLinha de blocos lógicos
Recursos horizontais de roteamento
• Linhas de Blocos Lógicos - Actel
– arquitetura semelhante a ASICs baseados em bibliotecas de células
• Mar de Blocos Lógicos - Algotronix
– Os recursos de roteamento são alocados sobre os blocos lógicos
– Não há região dedicada de roteamento
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Opções de Arquiteturas Internas
Bloco 4x4Bloco 16x16
Bloco Lógico
• Hierárquico - Xilinx 6200
– permite a reconfiguraçãoparcial do FPGA
• Matriz simétrica - Xilinx 4000
– matriz de blocos lógicoscom recursos horizontais e verticais de roteamento
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Tendência Atual
• Os dispositivos configuráveis com maior penetração no mercado possuem as seguintes características:
– bloco lógico implementado como LUT (3-4 entradas)
– configuração via memória SRAM (SRAM based), reconfigurável
– arquitetura do tipo matriz simétrica
• Razão
– LUTs simplificam as ferramentas de síntese lógica
– SRAM based permitem inúmeras reconfigurações
– Matriz simétrica contém um número maior de recursos de roteamento
• Principais Fabricantes: Xilinx e Altera
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XILINX - Família 4000
Device XC4005XL XC4010XL XC4013XLA XC4020XLA XC4028XLA
CLB Array 14 x 14 20 x 20 24 x 24 28 x 28 32 x 32
Logic Cells 466 950 1.368 1.862 2.432
Max RAM Bits 6.272 12.800 18.432 25.088 32.768
System Gates 3.000 – 9.000 7.000 – 20.000 10.000 - 30.000 13.000 - 40.000 18.000 - 50.000
Max User I/O 112 160 192 224 256
Device XC4036XL XC4044XL XC4052XL XC4062XL XC4085XL
CLB Array 36 x 36 40 x 40 44 x 44 48 x 48 56 x 56
Max RAM Bits 41.472 51.200 61.952 73.728 100.352
Logic Cells 3.078 3.800 4.598 5.472 7.448
System Gates 22.-000 - 65.000 27.000 - 80.000 33.000 - 100.000 40.000 - 130.000 55.000 - 180.000
Max User I/O 288 320 352 384 448
Device XC40110XV XC40125XV XC40150XV XC40200XV XC40250XV
CLB Array 64 x 64 68 x 68 72 x 72 84 x 84 92 x 92
Logic Cells 9.728 10.982 12.312 16.758 20.102
Max RAM Bits 123.645 147.968 165.888 225.792 270.848
System Gates 220.000 265.000 300.000 400.000 500.000
Max User I/O 448 448 448 448 448
• Família VIRTEX: 50K até 4M de portas lógicas equivalentes, (4Mportas ao final de 1999). Já lançou VirtexII (até 10Mportas)
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Número de portas lógicas equivalentes
Year
Logic Cells Logic Gates
1,000
10,000
100,000
1,000,000
1994 1996 1998 2000 2002
12M
1.2M
120K
12K
2 Million logic gates2 Million logic gates
4Mportas - de fato em Jul/1999
A partir de 1999, estimativas
10Mportas - de fato em Mar/2001
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Altera - Família 10k
Device EPF10K30E EPF10K50E EPF10K100B EPF10K100E
System Gates 30.000 50.000 100.000 100.000
Blocos lógicos 1728 2880 4992 4992
Max RAM Bits 24.576 40.960 24.576 49,152
Max User I/O 220 254 191 338
Device EPF10K130E EPF10K200E EPF10K250E
System Gates 130.000 200.000 250.000
Blocos lógicos 6.656 9.984 12.160
Max RAM Bits 65.536 98.304 81.920
Max User I/O 413 470 470
• Família Apex : 50K até ~1,7M portas lógicas equivalentes
• Breve lançará Apex-II: até 6M portas lógicas equivalentes
• Cuidado! 1 porta Altera ~= 2 portas Xilinx
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2.3 - Arquitetura da Família XC4000 da Xilinx
CLB
CLB
CLB
CLB
SwitchMatrix
InterconexãoConfigurável
I/O Blocks (IOBs)
D Q
SlewRate
Control
PassivePull-Up,
Pull-Down
Delay
Vcc
OutputBuffer
InputBuffer
Q D
Pad
D QSD
RD
EC
S/RControl
D QSD
RD
EC
S/RControl
1
1
F'
G'
H'
DIN
F'
G'
H'
DIN
F'
G'
H'
H'
HFunc.Gen.
GFunc.Gen.
FFunc.Gen.
G4G3G2G1
F4F3F2F1
C4C1 C2 C3
K
Y
X
H1 DIN S/R EC
• Alta densidade: até 250K gates
• LUTs
• Tempo de reconfiguração inferior a 1 segundo
Blocos lógicosconfiguráveis (CLBs)
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Bloco Lógico - CLB
• Unidade que implementa as funções lógicas. Contém:– 2 LUTs de 4 entradas (F e G) e uma LUT de 3 entradas (H)
– 2 flip-flops
– LUTs podem também ser utilizadas como ROM, RAM, RAM dupla-porta
– Saídas podem ser conectadas ou não aos registradores
– flip-flops podem ser também configurados como latches
H1H2H3
G_LUT
H_LUT
FFX
F_LUT
FFY
G1G2G3G4
F1F2F3F4
X
XQ
Y
YQ
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Bloco Lógico - CLB
• Capacidade de cada CLB:
– 2 funções de 4 variáveis e 1 de 3 variáveis, através de FF (qquer f)
ou
– 1 função de 5 variáveis (qquer f)
ou
– uma dentre um subconjunto das funções com 6 a 9 variáveis
e
• Propagação rápida de carry (vai-um)
e
• Dois FFs/latches para armazenar saídas de funções
ou:
• 1 memória 32x1 ou 16x2, porta simples ou 16x1, porta dupla
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Bloco Lógico - CLB - família XC - 4000
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Arquitetura de FPGA
Bloco K Bloco KBloco K
Bloco K Bloco KBloco K
Bloco K Bloco KBloco K
m trilhas
canal deroteamento
caixa de conexão
CLB
IO
IO
IO
IO
IO
IO
IO IO IO
IO IO IO
bloco deE/S
chavesprogramáves
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Switch box - caixa de conexão
• Conecta as regiões de roteamento entre si
• Flexibilidade limitada para reduzir custo de hardware(Fs = 3)
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Switch box - roteamento
Bloco K Bloco KBloco K
Bloco K Bloco K Bloco K
• Exemplo de conexão entre duas redes
Bloco K
Bloco K
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Recursos de Roteamento
• Diversos comprimentos de fios para reduzir atrasos– Linhas simples: entre CLBs vizinhos
– Linhas duplas: a cada dois CLBs
– Linhas longas: sinais globais como clock (baixo skew)
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IN
OUT
Blocos de Entrada / Saída
• Possuem recursos de memória configuráveis (registrador ou latch)
• Pads configuráveis como entrada, saída ou bidirecionais
• Entradas podem utilizar registrador ou latch
• Saídas apenas registradores
• Possibilidade de definir sinais tristate (alta impedância)
• Slew rate de saída configurável.
• Boundary Scan
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Recursos Adicionais
• Global clock buffers
– Alta velocidade, baixo skew (escorregamento)
– Podem ser utilizados para redes de alto fanout
• Global reset net
– Conecta todos os registradores e latches do circuito FPGA
• Outros
– Buffers tristate
– Decodificadores para RAM
– Oscilador com freqüências múltiplas
– Propagação rápida de carry (vai-um)
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Fernando Gehm Moraes e Ney Laert Vilar Calazans
PRÓXIMA AULAS
1. FPGAS DA FAMÍLIA VIRTEX
2. PLATAFORMAS DE
PROTOTIPAÇÃO