パワーMOS FET アプリケーションノート · 4....

お客様各位

カタログ等資料中の旧社名の扱いについて

2010 年 4 月 1 日を以って NEC エレクトロニクス株式会社及び株式会社ルネサステクノロジ

が合併し、両社の全ての事業が当社に承継されております。従いまして、本資料中には旧社

名での表記が残っておりますが、当社の資料として有効ですので、ご理解の程宜しくお願い

申し上げます。

ルネサスエレクトロニクスホームページ（http://www.renesas.com）

2010 年 4 月 1 日

ルネサスエレクトロニクス株式会社

【発行】ルネサスエレクトロニクス株式会社（http://www.renesas.com）

【問い合わせ先】http://japan.renesas.com/inquiry

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る場合には、お客様の責任において行ってください。これらの使用に起因しお客様または第三者に生じた損

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「特定水準」に分類された用途または意図されていない用途に当社製品を使用したことによりお客様または

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産業用ロボット高品質水準：輸送機器（自動車、電車、船舶等）、交通用信号機器、防災・防犯装置、各種安全装置、生命

維持を目的として設計されていない医療機器（厚生労働省定義の管理医療機器に相当）特定水準：航空機器、航空宇宙機器、海底中継機器、原子力制御システム、生命維持のための医療機器（生

命維持装置、人体に埋め込み使用するもの、治療行為（患部切り出し等）を行うもの、その他

直接人命に影響を与えるもの）（厚生労働省定義の高度管理医療機器に相当）またはシステム

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り、使用条件によっては誤動作したりする場合があります。また、当社製品は耐放射線設計については行っ

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独での検証は困難なため、お客様が製造された終の機器・システムとしての安全検証をお願いいたします。 10. 当社製品の環境適合性等、詳細につきましては製品個別に必ず当社営業窓口までお問合せください。ご使用

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ます。

www.renesas.com

Application N

ote

パワーMOS FETアプリケーションノート

Rev.10.00　2009.9

目次

1. 電気的特性の意味・活用法 ............................................................................................................... 1 1.1 絶対最大定格・電気的特性 ............................................................................................................... 1 1.1.1 絶対最大定格 .............................................................................................................................. 1 1.1.2 電気的特性 .................................................................................................................................. 2

1.2 オン抵抗 RDS(on)と耐圧 VDSSの関係................................................................................................... 3 1.3 飽和電圧 VDS(on)(= Id × RDS(on))のゲート駆動電圧依存性................................................................... 4 1.3.1 オン抵抗 RDS(on)の温度特性......................................................................................................... 4

1.4 各ゲートチャージ電荷量 Qg, Qgs, Qgd ........................................................................................... 5 1.4.1 ソース・ドレイン間内蔵ダイオードの特性 ............................................................................... 6

1.5 内蔵ダイオードの逆回復時間 trr の電流 IDR特性 .............................................................................. 6 1.6 過渡熱抵抗特性θch-c(t) – パルス幅 PW 特性................................................................................... 7 1.7 安全動作領域 ASO ............................................................................................................................ 9 1.7.1 安全動作領域 ASO(Area of Safe Operation)図........................................................................... 9 1.7.2 回路制御系における ASO 留意事項.......................................................................................... 10

2. パワーMOS FET の破壊メカニズムと対策 ..................................................................................... 11 2.1 パワーMOS FET の応用分野と破壊モード関連性について ........................................................... 11 2.1.1 パワーMOS FET の主な応用分野と破壊モードの関連性......................................................... 11 2.1.2 パワーMOS FET のアプリケーションと動作範囲.................................................................... 13 2.1.3 パワーMOS FET の構造 ........................................................................................................... 14

2.2 アバランシェ破壊............................................................................................................................ 16 2.2.1 アバランシェ破壊とは .............................................................................................................. 16 2.2.2 アバランシェ破壊耐量測定回路と波形..................................................................................... 16 2.2.3 アバランシェエネルギーの算出方法 ........................................................................................ 17 2.2.4 アバランシェ破壊要因の区分け ............................................................................................... 18 2.2.5 アバランシェ破壊電流とエネルギー値..................................................................................... 19 2.2.6 アバランシェ破壊電流と dV/dt 耐量......................................................................................... 20 2.2.7 アバランシェ耐量保証品の簡単な判定方法 ............................................................................. 20 2.2.8 アバランシェ破壊対策方法....................................................................................................... 22

2.3 ASO 破壊(放熱設計)........................................................................................................................ 22 2.3.1 ASO 破壊とは ........................................................................................................................... 22 2.3.2 ASO 破壊対策方法 .................................................................................................................... 22 2.3.3 順バイアス ASO(安全動作領域) ............................................................................................... 23 2.3.4 負荷短絡耐量とその対策 .......................................................................................................... 24 2.3.5 放熱設計.................................................................................................................................... 24

2.4 内蔵ダイオード破壊 ........................................................................................................................ 29 2.4.1 内蔵ダイオード破壊とは .......................................................................................................... 29 2.4.2 内蔵ダイオード破壊の回路対策例............................................................................................ 31

2.5 寄生発振による破壊 ........................................................................................................................ 32 2.5.1 寄生発振による破壊とは .......................................................................................................... 32 2.5.2 パワーMOS FET 寄生発振(振動)のメカニズム ........................................................................ 33

2.6 並列接続時の注意事項 .................................................................................................................... 34 2.6.1 実装上の注意 ............................................................................................................................ 34 2.6.2 パワーMOS FET 選定，使用上のノウハウ .............................................................................. 34

2.7 静電破壊 .......................................................................................................................................... 35 2.7.1 静電破壊とは ............................................................................................................................ 35 2.7.2 静電破壊に対する対策 .............................................................................................................. 35 2.7.3 静電破壊後の破壊進行モード ................................................................................................... 36 2.7.4 ゲート破壊品 B が ASO 破壊に至るメカニズム ....................................................................... 37

2.8 使用上の注意他 ............................................................................................................................... 38 2.8.1 パワーMOS FET 主要損失の周波数依存性と主要特性との関連性 .......................................... 38 2.8.2 モータアプリケーションでの誤動作(アーム短絡)対策 ............................................................ 38 2.8.3 非絶縁型同期整流コンバータ Low Side 側のセルフターンオン現象 ....................................... 40

3. パワーMOS FET のアプリケーション ............................................................................................ 41 3.1 アプリケーションマップ................................................................................................................. 41 3.2 自動車用 .......................................................................................................................................... 42 3.2.1 自動車電装機器の技術動向....................................................................................................... 42 3.2.2 自動車用 ABS 応用例................................................................................................................ 42 3.2.3 自動車用パワーステアリング応用例 ........................................................................................ 43 3.2.4 自動車用 HID ヘッドランプ制御応用例.................................................................................... 43

3.3 電源用.............................................................................................................................................. 44 3.3.1 スイッチング電源 ..................................................................................................................... 44 3.3.2 DC/DC コンバータ.................................................................................................................... 45 3.3.3 VRM(Voltage Regulator Module).............................................................................................. 46 3.3.4 ベースステーション SMPS(Switch-Mode Power Supply)........................................................ 47 3.3.5 通信機器用 DC/DC コンバータ................................................................................................. 48

3.4 モータ駆動用................................................................................................................................... 49 3.4.1 小型モータ駆動用 ..................................................................................................................... 49

Rev.10.00 2009.09.29 Page 1 of 49 RJJ05G0003-1000

パワーMOS FET アプリケーションノート

1. 電気的特性の意味・活用法

1.1 絶対最大定格・電気的特性

1.1.1 絶対最大定格図 1.1 にパワーMOS FET の絶対大定格の意味を示します。

VGSS

ID

ID(pulse) 1

IDR

IAP 2

EAR 2

Pch 3

Tch

θch-c

±20

85

340

85

60

308

110

150

1.14

VDSS 60 V

V

A

A

A

A

mJ

W

°C

°C/W

1. PW 10μs, duty 1%

2. Tch = 25°C , Rg 50Ω3. Tc = 25°C

2SK3418 (Ta = 25°C)

VDSS

ID

S-D

( )

Pch

ID(pulse)

Tchmax – Tc

RDS(on)max × α × θch – cID =

α =150°C RDS(on)

25°C RDS(on)

Pch(Tx) = Pch(25°C) ×Tchmax – Tc

Tchmax – 25

θch-c =Tchmax – Tc

Pch

EAR = L • IAP21

2

V(BR)DSS

V(BR)DSS – VDSS

図 1.1 パワーMOS FET の絶対最大定格

パワーMOS FET 1. 電気的特性の意味・活用法

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1.1.2 電気的特性表 1.1 にパワーMOS FET の電気的特性の意味を示します。

表 1.1 パワーMOS FET の電気的特性

(Ta = 25°C) 規格値

項目

記号

Min

Typ

Max

測定条件

単位

温度

依存

設計上の留意点ドレイン・ソース破壊電圧

V(BR)DSS 60 — — ID = 10mA, VGS = 0

V ● オン抵抗との相関あり。

ドレイン遮断電流 IDSS — — 10 VDS = 60V, VGS = 0

μA ● 温度依存性が大きいが損失的に

は小さい。ゲート遮断電流 IGSS — — ±0.1 VGS = ±20V,

VDS = 0 μA — 保護ダイオード内蔵品は，数十

nA～数μA，保証値は±10μA ゲート・ソース遮断電圧

VGS(off) 1.0 — 2.5 VDS = 10V, ID = 1mA

V ○ スイッチング動作時のノイズや

スイッチング時間 tr, tf に影響順伝達アドミタンス |Yfs| 55 90 — ID = 45A,

VDS = 10V s ○

ドレイン・ソースオン抵抗 1

RDS(on)1 — 4.3 5.5 ID = 45A, VGS = 10V

mΩ ●

ドレイン・ソースオン抵抗 2

RDS(on)2 — 6.0 9.0 ID = 45A, VGS = 4V

mΩ ●

オン損失を決めるもっとも重要

なパラメータ。温度と共に上昇することに注意。

入力容量 Ciss — 9770 — pF — VDS依存性あり。アナログ動作時

のドライブ損失指標。出力容量 Coss — 1340 — pF — VDS依存性あり。軽負荷時の下降

時間 tf に影響逆伝達容量 Crss — 470 —

VDS = 10V, VGS = 0, f = 1MHz

pF — VDS依存性あり。スイッチング時

間 tr, tf を左右する。トータルゲートチャージ量

Qg — 180 — nC — ドライブ損失を決める特性。ゲー

ト駆動電圧に大きく依存。ゲート・ソースチャージ量

Qgs — 32 — nC —

ゲート・ドレイン (ミラー容量) チャージ量

Qgd — 36 —

VDD = 50V, VGS = 10V, ID = 85A

nC — スイッチング時間 tr, tf を決める

特性。電源電圧 VDDに依存(VDD

が上昇すると大きくなる) ターンオン遅延時間 td(on) — 53 — ns — 上昇時間 tr — 320 — ns —

Rg, Qgd やゲート駆動電圧によ

り決まる。インバータ用途のター

ン ON 損失を左右。ターンオフ遅延時間 td(off) — 700 — ns — 下降時間 tf — 380 —

VGS = 10V, ID = 45A, RL = 0.67Ω, Rg = 50Ω

ns — Rg, Qgd や Vth により決まる。ス

イッチング OFF 時のサージ電圧

(ノイズ)を左右。ダイオード順電圧 VDF — 1.0 — IF = 85A,

VGS = 0 V ○ VGSに正バイアス印加するとオ

ン抵抗と同特性になる。ダイオード逆回復時間

trr — 70 — IF = 85A, VGS = 0, di/dt = 50μA/μs

ns ● 短絡電流、ノイズを抑えるために

は di/dt を下げる。

【注】 ●：正の温度係数を持つ，○：負の温度係数を持つ


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1.2 オン抵抗 RDS(on)と耐圧 VDSSの関係図 1.2に，耐圧 VDSS = 20～100 V定格素子とオン抵抗 RDS(on)の関係を示します。素子の耐圧を選定する場合，

回路動作条件である電源電圧 VDDやスイッチングオフ時に発生するサージ電圧 VDS(peak)に対し，マージンを持って設定します。VDSSは，温度に対し正の温度特性をもっていますので，使用低温度環境条件を考慮しなければなりません。

20

10

1

5

2

10 50 100 20020

RD

S(o

n)

(mΩ

)

VDSS (V)

VGS = 10 V

D6 (SOP-8)

D7 (SOP-8)

D6 (LFPAK)

D7 (LFPAK)

図 1.2 RDS(on) – VDSS相関図

図 1.3 に，V(BR)DSSの温度特性(2SK3418 の例)を示します。この場合，必要以上に耐圧マージンを高く取る

のはオン抵抗の増大を招き，定常時の損失が大きくなるため，得策ではありません。近，こういったマージンを少しでも無くし，低損失化にメリットを出させるため，アバランシェ耐量保証の対応できる素子が製品化されています。

60

70

80

90

–50 0 50 100 150 200

V(B

R)D

SS

(V)

Tc (°C)

図 1.3 V(BR)DSS – Tc 特性 (2SK3418)


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1.3 飽和電圧 VDS(on)(= Id × RDS(on))のゲート駆動電圧依存性本特性は，所定の動作電流 Id のときに，ゲート駆動電圧を何 V 印加すれば飽和電圧 VDS(on)領域(オン抵抗

領域)になるかを設計するための特性カーブです。

パワーMOS FET は，ゲート駆動の動作電圧により，10V 駆動素子，4V 駆動素子，2.5V 駆動(あるいはそれ以下)素子が製品化されています。低電圧駆動化の手段としては，一般的に，ゲート酸化膜を薄くして(ゲート・ソース耐圧 VGSS定格が低くなりますが)低 VGS(off)化を図っています。

VGS(off)は，約–5 mV/°C 前後の負の温度係数(100°C 上昇すると約 0.5V 低下する特性)を持っています。

何 V 駆動素子かの選定は，アプリケーション(たとえば，スイッチング電源やモータ駆動などではノイズ対応のため VGS(off)が高めの 10V 駆動素子を選定)や，使用するゲート駆動用 IC，LSI の仕様(MOS FET をオフに保つ Low レベル電圧など)を考慮に入れて選定する必要があります。

このため，近，自動車電装機器でも使用条件やアプリケーションによって，4V 駆動素子と 10V 駆動素子を使い分けている場合があります。

040 8 12 16 20

0.5

0.4

0.3

0.2

0.1

ID = 50 A

20 A

10 A

VGS (V)

VD

S(o

n)

(V)

図 1.4 VDS(on) – VGS特性 (2SK3418)

1.3.1 オン抵抗 RDS(on)の温度特性図 1.5 に，オン抵抗 RDS(on)の温度依存性を示します。パワーMOS FET のオン抵抗 RDS(on)は，正の温度特性

を持っています。

チャネル温度定格 Tch(max.)の 150°C と室温 25°C との比率(150°CRon/25°CRon)をαとすると，低耐圧 100V以下の素子で約 1.7～1.8 倍，高耐圧 500V 素子では約 2.4～2.5 倍となります。また，図に示しますように，RDS(on)の上昇は温度上昇と共に直線的ではなく，曲線的に大きくなることに注意を要します。

これは，どういう意味かと言いますと，たとえば周囲温度 Ta = 100°C のとき，チャネル温度計算結果が Tch = 130°C であったとして，Ta = 120°C (20°C 上昇)とした場合，単純に 20°C 上昇の Tch = 150°C にならず，それ以上の温度に上昇することを意味しています。

したがって，自動車電装機器のような高温の環境下で使用される場合，この温度特性は，放熱設計時に十分に考慮する必要があります。なお，詳細については，パワーMOS FET の放熱設計例を参照してください。


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–50 0 50 100 150 2000

16

12

8

4

20

VGS = 10 V

4 V

10, 20, 50 A

ID = 50 A

10, 20 A

Tc (°C)

RD

S(o

n)

(mΩ

)

図 1.5 RDS(on) – TC 特性 (2SK3418)

1.4 各ゲートチャージ電荷量 Qg, Qgs, Qgd 図 1.6(a)の規定の駆動電圧 VGS (= X V)までの点が，トータルゲートチャージ量 Qg です。これは，ゲートを

ドライブするためのゲートピーク電流 ig(peak)やドライブ損失 P(drive loss)を決める特性パラメータです。

Ig(peak) = Qg/t …………………………(1)

P(drive loss) = f ⋅ Qg ⋅ VGS ……………(2) Qgd はミラー容量 Crss に相当し，電源電圧 VDSに依存します。また，スイッチング特性を左右する特性パ

ラメータです。

logtf ≅(Rs + rg) ⋅ Qgd

Vgs(on) – Vth

Vgs(on)

Vth………(3)

L 負荷でのスイッチング損失を支配している下降時間 tf は，(3)式で表されます。Qg, Qgd は，高周波動作

の損失を設計する上で重要な項目です。高速動作(f = 100 kHz 以上)アプリケーションでは，Ron · Qg や Ron · Qgd の積が小さいほど，高性能な素子と言えます。

Qth Qgd

V

VDS

VGS

Vth

VGS(on)

Qgs

Qg (VGS = X V)

VD

S(V

)

Gate Charge

VG

S(V

)

(a)

0

100

0

20

40

60

80

20

0

4

8

12

16

80 160 240 320 400

ID = 85 A

VGS

VDS

VDS = 50 V25 V10 V

VDS = 50 V25 V10 V

VG

S(V

)

Qg (nc)

VD

S(V

)

(b)

図 1.6 入力ダイナミック特性 (2SK3418)


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1.4.1 ソース・ドレイン間内蔵ダイオードの特性パワーMOS FET には，ソース・ドレイン間に寄生ダイオードが内蔵されています。このダイオードの定格

電流 IDRは，順方向ドレイン電流定格 IDと同じ値です。

このダイオードの特性は，ゲート駆動電圧が“ゼロ”バイアス(VGS = 0)の場合，通常のダイオードと同じ順電圧特性を示します。ゲート駆動電圧を正バイアス(Nch の場合)にしますと，図 1.7 に示しますように，順方向と同じオン抵抗RDS(on)特性(VSD = Id × RDS(on))で決まる電圧降下になり，SBD(ショットキーバリアダイオード)と比べても，格段に低い順電圧が得られます。

00

100

80

60

40

20

0.4 0.8 1.2 1.6 2.0

VGS = 0, –5 V

10 V

5 V

VSD (V)

I DR

(A)

図 1.7 IDR – VSD特性 (2SK3418)

このような逆方向特性のメリットを生かし，下記のような用途に積極的に応用されています。

• バッテリ逆接続防止用の負荷ロードスイッチ • スイッチング電源(n+1)冗長方式の Hot Swap 回路 • モータ駆動回路の外付ダイオード代替え • スイッチング電源の二次側動機整流回路など

1.5 内蔵ダイオードの逆回復時間 trr の電流 IDR特性パワーMOS FET の内蔵ダイオードを積極的に使用するモータ駆動(電装機器ではパワーステアリング，ス

タータジェネレータ等)やスイッチング電源の同期整流用途では，この逆回復時間 trr が高速であることが要求されます。これらの用途では，動作上この trr 期間に上アーム/下アームが短絡し，過大ターンオン損失が発生します。このため，一般的に制御回路系で上/下素子のスイッチング切り替え時に共にゲート信号をオフさせる Dead Time を(trr より長い期間)設けています。

0

irr

0.1irr

trr

ta tb

(

)

図 1.8 逆回復時間 trr の波形


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この逆回復時間 trr は，温度上昇と共に大きくなる傾向を示します。また，リカバリ時(図 1.9 の tb 部分)のdi/dt が急峻な程ノイズが発生しやすく，ソフトリカバリ特性が望まれます。trr は，素子の耐圧により大きく異なります。低耐圧 60V 以下では，40～60ns の値で比較的高速です。100V クラスでは 100ns 前後，高耐圧250～500V クラスでは 300～600ns です。このため，高耐圧クラス 250V 以上では，ライフタイムコントロール技術により 100ns 前後に高速化されたものが製品化されています。

0.1 0.3 1 3 10 30 100

1000

500

100

200

20

50

10

di / dt = 50 A / μs

VGS = 0, Ta = 25°C

trr

(ns)

IDR (A)

図 1.9 trr – IDR特性 (2SK3418)

1.6 過渡熱抵抗特性θch-c(t) – パルス幅 PW 特性図 1.10 に，θch −c(t) – パルス幅 PW 特性を示します。これは，素子動作状態でのチャネル温度 Tch を算出

するための特性です。横軸のパルス幅 PW は動作時間で，1 Shot Single Pulse と繰り返し動作の条件を記載しています。

たとえば，PW = 1 ms, D = 0.2 (Duty Cycle = 20%)とは，繰り返し周波数は 200 Hz(繰り返し周期 T = 5 ms)という意味です。

一般的に，Duty Cycle = 20%(D = 0.2)，PW = 10 ms で消費電力 Pd = 60 W として，チャネル温度上昇ΔTch を計算する場合，下記の計算式を用いることがありますが，以下のように誤差が生じるので，過渡熱抵抗特性を使用すべきです。

Tch = (0.2 × Pd) × θch-c = (0.2 × 60) × 1.14 = 13.7°C 過度熱抵抗特性を使用すると，以下のように 16.5°C 誤差が生じます。

Tch = Pd × θch-c(t) = 60 × 0.44 × 1.14 = 30.2°C

3

1

0.3

0.1

0.03

0.0110 μ 100 μ 1 m 10 m 100 m 1 10

PDM

PW

T

D =PW

T

θch – c(t) = γs (t) • θch – c

θch – c = 1.14°C/W, Tc = 25°C

Tc = 25

D = 1

0.5

0.2

0.1

0.05

0.02

0.01

1shot pulse

PW (S)

γs(t

)

t1

t3

t2(D=0.2)

図 1.10 θch-c(t) − パルス幅 PW 特性 (2SK3418)


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次に過渡熱抵抗を用いたチャネル温度 Tch の計算例(2SK3418)を示します。

• [例題 1] ケース温度 Tc = 85°C，ピーク電力 Pd(peak)1 = 50 W，印加時間 ts = 10 ms，1 shot single pulse の場合，チャ

ネル温度 Tch はいくらになりますか？

Tch1 = Tc + (Pd(peak)1) × θch-c(t1)) = 85 + (50 × 0.3 × 1.14) = 102.1°C • [例題 2]

ケース温度 Tc = 85°C，動作周波数 f = 2kHz, Duty Cycle = 20%の繰り返し動作，印加電力 Pd(peak)2 = 50 Wの場合，チャネル温度 Tch はいくらになりますか？

上記動作より，印加時間 t2 = 100μs，繰り返し周期 T = 500μs，D = t2/T = 0.2 となりますから，

Tch2 = Tc + (Pd(peak)2) × θch-c(t2/T) = 85 + (50 × 0.22 × 1.14) = 97.54°C • [例題 3]

[例題 2]の動作中に，他の回路制御系で更にピーク電力 Pd(peak)3 = 500 W が t3 = 60μs の期間印加された場

合，ピークチャネル温度 Tch(peak)はいくらになりますか？

Tch2 = Tc + (Pd(peak)2) × θch-c(t2/T) + {(Pd(peak)3 – Pd(peak)2 × t2/T)} × θch-c(t3) = 85 + (50 × 0.22 × 1.14) + (500 – 50 × 0.2) × 0.031 × 1.14) = 85 + 12.54 + 17.32 = 114.86°C

t3

t2

Pd(peak)2

T

Pd(peak)3


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1.7 安全動作領域 ASO

1.7.1 安全動作領域 ASO(Area of Safe Operation)図図 1.11 に 2SK3418 の安全動作領域 ASO 図を示します。

ASO 制限領域は，下記の 5 つの領域に区分されます。

①の領域は，大定格電流 IDC, ID(pulse)max により制限される領域です。

②の領域は，オン抵抗 RDS(on)max により理論的に制限される領域[ID = VDS/RDS(on)]です。一般的には，ASO領域とは別に分けていることが多いです。

③の領域は，チャネル損失により制限される領域です。

④の領域は，連続動作や比較的パルス幅の長い(数 ms 以上)動作条件で見られるバイポーラトランジスタと同じような二次降伏領域です。これは，同一印加電力ラインでは動作電圧が高くなると動作電流は当然小さくなりますが，この小電流領域では出力伝達特性(Vgs − Id 特性)が負の温度特性となるためです。正の温度特性に変わる大電流領域になると，この現象はなくなります。温度特性が負から正に変化する電流値は個別製品により異なり，数アンペア以下の製品ではこの現象は起こりにくく，一般的に言う二次降伏のない等電力ラインで保証できます。

⑤の領域は，耐圧 VDSSmax で制限される領域です。

0.1 0.3 1 3 10 30 100

1000

300

100

30

10

1

0.3

0.1

3

Ta = 25°C

10 μs

100 μs1 msDC Operation

(Tc = 25°C)

PW = 10 m

s (1 shot)

RDS(on)

I

D (

A)

VDS (V)

1

23

4

5

図 1.11 ASO 図 (2SK3418)


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1.7.2 回路制御系における ASO 留意事項パワーMOS FET は一般的にスイッチング用途で使用するため，通常動作では②の制限領域で使用するのが

普通です。回路設計する上で留意すべき点は，制御系のシーケンスです。

図 1.12 は，システムのソース電源が遮断されたときの端末電子機器系の電源電圧とゲート駆動電圧のシーケンス例です。図の実線で示しますように，電源電圧 VDDのオフするまでの垂下時間がゲート駆動電圧 VGSのそれよりも長いと図の期間 t1 で VGSがアンダードライブとなり ASO 制限領域④または⑤に入るので，安全領域内か確認する必要があります。また，このような動作領域を避けるため，破線のようにゲート駆動電圧 VGSの垂下時間を電源電圧 VDDより遅らせるようにシーケンス制御してやることが有効な手段です。

0

0

0

0

Vth

VDD

D-S

VDS

ID

ASO or

t

t1

VGS

図 1.12 端末電子機器系の電源電圧とゲート駆動電圧のシーケンス例

Rev.10.00 2009.09.29 Page 11 of 49 RJJ05G0003-1000


2. パワーMOS FET の破壊メカニズムと対策

はじめにパワーMOS FET は，電子機器応用回路の終出力回路に応用されることが多く，かつ様々な動作条件で使

用されるため，回路設計者はしばしば思わぬようなところで素子が破壊し，問題に直面する場合があります。

本章はパワーMOS FET をうまく使いこなすため，その破壊メカニズム等の知識を身につけて電子回路設計を行ない，設計完了後，量産・市場において発熱や破壊等のトラブルをできる限り発生させないようにすることを目的とするものです。

2.1 パワーMOS FET の応用分野と破壊モード関連性について

2.1.1 パワーMOS FET の主な応用分野と破壊モードの関連性表 2.1 にパワーMOS FET の主な応用分野と破壊モードの関連性を示します。パワーMOSFET の破壊モード

は大きく分けて下記の 5 つのモードに分けることができます。

表 2.1 パワーMOS FET の応用分野と破壊モードの関連性

ASO ASO

Di trr

ASO( )

RDS(on)

DC-DC UPS(DC-AC)

()

EPS

( )

AC/DC(OA )

ABS OA(PPC, HDD)

FA( )

1

3

5

4

2

( ) (1) アバランシェ破壊モード

素子の定格 VDSSを超えるサージ電圧がドレイン－ソース間に印加され，さらに降伏電圧 V(BR)DSS(ブレーク

ダウン電流によりその値は異なります)まで達し，ある一定のエネルギー以上に達すると破壊する現象。

その破壊エネルギーは，個別製品，動作条件により異なります。 (2) ASO(Area of Safe Operation)破壊

素子の大定格であるドレイン電流 Id，ドレインソース電圧 VDSS，許容チャネル損失 Pth(W)を超えるい

わゆる安全動作領域をオーバーすることによる熱起因によるものが大半となります。発熱の起因となる主

なものとしては，連続的なものと過渡的な要因に分けられます。

パワーMOS FET 2. パワーMOS FET の破壊メカニズムと対策

Rev.10.00 2009.09.29 Page 12 of 49 RJJ05G0003-1000

1. 連続的なもの：DCASO(直流電力印加による損失)による発熱：オン抵抗 RDS(on)損失(高温になると RDS(on)は増大) ：リーク電流 IDSSによる損失(他の損失に比べ極めて小さい)

2. 過渡的なもの：パルス ASO(1 shot パルス印加) ：負荷短絡 ASO ：スイッチング損失(ターンオン，ターンオフ)* ：内蔵 Diode trr 損失(上/下アーム短絡損失)* 全て温度依存性あり。*印は，更に動作周波数 f に依存します。

(3) 内蔵ダイオード破壊ソース・ドレイン間に構成される寄生ダイオードが動作する場合，このダイオードが逆回復時にパワー

MOS FET の寄生バイポーラトランジスタが動作し破壊するモードです。(詳細は 2.4 項内蔵ダイオード破

壊ご参照) (4) 寄生発振による破壊

この破壊モードは特に並列接続時に起こりやすくなっています。(詳細は，2.5 項寄生発振による破壊，2.6項並列接続時の注意をご参照)

(5) ゲートサージ，静電破壊主に外部回路からゲート・ソース間にサージが印加され破壊するゲート過電圧破壊と取り扱いによる(実装や測定装置からの帯電を含む)静電気によるゲート破壊 ESD(Electro Static Discharge)があります。

表 2.1 は，以上の 5 つの破壊モードが各応用機器，アプリケーションにおいて，その重要性を示すととも

に回路設計や素子を選定する場合，あらかじめ考慮の上設計することが様々なトラブルを回避する上で有効な手段となります。

このような観点から見た場合，次の様な考え方がポイントとなります。


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2.1.2 パワーMOS FET のアプリケーションと動作範囲図 2.1 はパワーMOS FET のアプリケーションがどの様な動作条件で使われているか負荷インダクタンスレ

と動作周波数をパラメータに示したものです。

10M

,

,

,

,

( , ) DC-DC

(VRM,PC)

( )AC-DC

( OA,

(FA )

(ABS, ,)

)

(HDD,

)

1k

10k

100k

1M

MD

1µ 10µ 100µL (H)

f(H

z)

1m 10m

f(

), L()

f(

), L()

図 2.1 パワーMOSFET のアプリケーション

市場のニーズとしては①省エネルギー化，②低ノイズ化(環境対応)，③小型・薄型化が求められています。

パワーMOS FET に要求される特性も，その分野・アプリケーションにより当然重要視される特性・仕様が異なります。

このため近では，アプリケーション別に特化した製品が求められています。


Rev.10.00 2009.09.29 Page 14 of 49 RJJ05G0003-1000

2.1.3 パワーMOS FET の構造図 2.2 に N チャネルパワーMOS FET のチップ写真と構造を示します。

N チャネルパワーMOS FET のチップは，図のように多数のセルが内部で並列接続された構造となっております。セルの拡大図に示しますように電流はドレイン→ソースの方向に(P チャネルの場合はその逆に)流れます。

D

N++

N+

N–

P

S G

SourceGate

MOSFET

Drain( )

G

D

S

図 2.2 N チャネルパワーMOS FET のチップと構造

図 2.3 に N チャネルパワーMOS FET の断面構造(ゲート保護ダイオード入り)を示します。

Gate

Gate

Source

SourceDrain

Drain current

n+

Drain

Protection Layer( )

MOS FET

Poly-Si

n+ n+

p– p–

p–

p–

n+N Type Si Epi, Layer

n+

MOS FET

ch

SiO2

P Type Layer

GateWire

図 2.3 N チャネルパワーMOS FET の断面構造(ゲート保護ダイオード入り)

図 2.4 に高耐圧パワーMOS FET(2SK1522)の出力静特性とダイオード特性を示します。パワーMOS FET はモニタ駆動用途や UPS(無停電電源)等に応用する場合，この内蔵ダイオードの特性を積極的に使用することができます。またパワーMOS FET の一般的なプレート構造のセル断面構造とその等価回路図を示します。パワーMOS FET はドレイン・ソース間に寄生バイポーラトランジスタが並列に接続された構造になっております。このトランジスタが過渡時に動作し，MOS FET の破壊耐量に影響を及ぼさないように Rb を小さくする等の工夫をしております。


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0

10V

4.5V

Typical Output Characteristics

2SK1522

10V

VGS=4V

VGS=0V

Body Diode

25

20

15

10

5

–5

–10

–15

–20

–25

0.5 1.0 1.5 2.0 2.5

–0.5–1.0–1.5–2.0–2.5

Source-Drain Voltage VSD (V)Diode Forward Voltage VF (V)

Drain-Source Voltage VDS (V)

Re

ve

rse

Cu

rre

nt I

DR

(A

)B

od

y D

iod

e C

urr

en

t I

F (A

)

Dra

in C

urr

en

t I

D (A

)Source

Drain

Gate

N+

N–

N++

P

( )

Body Diode

Parasitic BipolarTransistor

D

G

Cgdrg

Cgs

S

Cds

Rb

RDS(on)

図 2.4 出力静特性とダイオード特性(高耐圧) 前項と同様に図 2.5 に低耐圧パワーMOS FET(HAT2064R)の出力静特性とダイオード特性を示します。低耐

圧パワーMOS FET の場合，数 mΩオーダー以下の超低オン抵抗特性が実現されているため，整流用ショットキーバリアダイオード(SBD)の低 VF素子(VF = 0.4～0.5V)より格段に小さく，低電圧電源(Vout = 3.3V 以下)の高効率化の目的で MOS 同期整流用素子として採用が拡大しています。

( )O

10V

3.0V

2.5V

10V

Typical Output Characteristics

HAT2064R

VGS=0V

VGS=0V

4.5V

3.5V

VGS=4.5V

Body Diode

25

20

15

10

5

–5

–10

–15

–20

–25

0 0.2 0.4 0.6 0.8 1.0

–0.2–0.4–0.6–0.8–1.0

Re

ve

rse

Cu

rre

nt I

DR

(A

)B

od

y D

iod

e C

urr

en

t I

F (A

)

Source-Drain Voltage VSD (V)Diode Forward Voltage VF (V)

Dra

in C

urr

en

t I

D (A

)

Drain-Source Voltage VDS (V)

N–

N++

P

IDIDR

G

S

D

Body Diode


D

G

Cgdrg

Cgs

S

Cds

Rb

RDS(on)

VGS

=RDS(on)

N+

図 2.5 出力静特性とダイオード特性(低耐圧)


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2.2 アバランシェ破壊

2.2.1 アバランシェ破壊とはアバランシェ破壊は，誘電負荷でのスイッチング動作オフ時に発生するフライバック電圧や，リーケージ

インダクタンスによるスパイク電圧がパワーMOS FET のドレイン定格耐圧を超えブレークダウン領域に入り破壊するモードです。

2.2.2 アバランシェ破壊耐量測定回路と波形図 2.6 にアバランシェ破壊耐量の標準測定回路(a)とその動作波形(b)を示します。

(b)(a)

VGS = 10 15V,IAP

Rg

RGS

IAP

VDS

L

VDD

P.G(

)

Rg = Rgs = 50Ω

VDD VDS(on)

ID

0

ta(Avalanche time)

VdssIAP(Avalanche Current)

VDS(on) = ID · RDS(on)

VDS ID

EAR = · L · IAP2 ·

1

2

V(BR)DSS

V(BR)DSS – VDD

dV/dt

V(BR)DSS( )

図 2.6 アバランシェ破壊耐量測定回路と波形

(b)の波形の中の期間 ta をアバランシェ期間と定義しています。ドレイン・ソースピーク電圧 Vds(p)が Vdss≦Vds(p)＜V(BR)DSSの範囲は，いわゆる定格電圧オーバーではありますがアバランシェ降伏には至っていない領域になります。このような動作領域では，実際には素子の実力耐圧 V(BR)DSSにより，アバランシェ領域に入るものと，そうでないものが両者ありえることになりますが，アバランシェ耐量保証品の選定をすることをお奨めします。アバラン耐量保証品は，(a)に示す標準回路で送別スクリーニングを全数実施しております。アバランシェ保証品は，アバランシェ電流定格値 IAP (A)，アバランシェエネルギー値 EAR(J)を規定します。EARは(1)式で表されます。

V(BR)DSS ⋅ IAP ⋅ ta =EAR = Pd ⋅ t =1

2

1

2⋅ L ⋅ IAP

2 ⋅ (J) ………(1)V(BR)DSS

V(BR)DSS – VDD また，アバランシェ動作状態でのピークチャネル温度 Tch(peak)は，定格のチャネル温度 Tch≦150°C 内で

使用する必要があります。そのチャネル温度の計算例は別項で説明します。


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2.2.3 アバランシェエネルギーの算出方法図 2.7 にアバランシェ試験等価回路を示します

D

S

G

L

V(BR)DSS

IAP

VDD

Ids(t)

L

VDD

V(BR)DSS

Ids(t)

IAP

e

図 2.7 アバランシェ試験等価回路

図 2.7 の等価回路でのアバランシェエネルギーEARは，(1)式で表されます。

EAR = ∫ ta

Vds(t) ⋅ Id(t) dt0

……………………(1) Vds(t), Id(t)は，それぞれ

Vds(t) = V(BR)DSS ……………………………(2)

……………………………(3)tId(t) = IAP –IAP

ta

………………………(4)ta =L ⋅ IAP

V(BR)DSS – VDD (1)式に(2)(3)式をそれぞれ代入して，

EAR = ∫ ta

V(BR)DSS IAP –( (0

0

ta

t dt = ∫ ta

V(BR)DSS ⋅ IAP – dtIAP

ta

V(BR)DSS ⋅ IAP ⋅ tta

V(BR)DSS ⋅ IAP ⋅ t2

2ta

) )= V(BR)DSS ⋅ IAP ⋅ t –[ ] ⋅ V(BR)DSS ⋅ IAP ⋅ ta=

1

2

0

上式に(4)式の ta を代入して，

∴ EAR =V(BR)DSS

V(BR)DSS – VDD⋅ L ⋅ IAP

2 ⋅1

2


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2.2.4 アバランシェ破壊要因の区分けアバランシェ破壊耐量値を左図する要因としては，図 2.8 に示す次の 3 つがあげられます。

(1) ドレイン電流 Id 定格による制限 (2) アバランシェ時のチャネル温度オーバーによる制限 (3) dV/dt(図 2.6(b))による破壊耐量の低下

100

10

10.01 0.1 1 10 100

IDdv/dt

L (mH)

I AP

(A)

(ASO)

図 2.8 アバランシェ破壊要因の区分け


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2.2.5 アバランシェ破壊電流とエネルギー値図2.9，図2.10にそれぞれ高耐圧500Vクラスの素子，低耐圧60Vクラスの素子のアバランシェ破壊電流 IAP，

アバランシェ破壊エネルギーEARがインダクタンス L 値によりどうなるか実測したデータを示します。インダクタンス L 値が大きくなると破壊電流 IAPが低下していきますが，破壊エネルギーEAR値は大きくなる傾向を示します。したがって，アバランシェ耐量の強弱を見るには，電流値 IAP，エネルギー値 EARの両者より検討することが必要です。一般的にインダクタンス値 L が小さくて破壊エネルギー値 EARが大きい素子がアバランシェ耐量の強い素子と言えるでしょう。

ID

EAR

IAP

VGS = 15V, VDD = 250V, Ta = 25, 140°C

2SK1168 (500V / 15A / 0.4Ω↓ / TO-3P)

L (H)

I AP

(A)

10μ 100μ 1m30μ 300μ 3m 10m1

10

100

30

3

1000

300

EA

R(m

J)

10

100

1000

300

30

10000

3000

IAP

EAR

Tc (°C)

25

140

25

140

(Tch 150°C)

図 2.9 アバランシェ破壊電流とエネルギー値(高耐圧)

ID

L (H)

10μ 100μ 1m 10m

I AP

(A)

1

5

20

10

2

100

50

10

50

200

100

20

1000

500

EA

R(m

J)

EAR

IAP

(Tch 150°C)

VGS = 15V, VDD = 25V, Ta = 25°C

2SK2869 (60V / 20A / 45mΩ↓ / DPAK)

図 2.10 アバランシェ破壊電流とエネルギー値(低耐圧)


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2.2.6 アバランシェ破壊電流と dV/dt 耐量次に 3 つ目の要因であるアバランシェ破壊耐量と dV/dt の関係について述べます。図 2.11 にアバランシェ

破壊電流 IAPの dV/dt 耐量依存性実測値を示します。パワーMOS FET は図 2.4 の構造で前述したようにドレイン・ソース間に寄生バイポーラトランジスタが形成されています。dV/dt を急峻にしていくと容量 Cds を通して過渡的な電流が流れ，このトランジスタがオンするため破壊耐量の低下をまねきます。図 2.11 の例ではdV/dt≦10V/ns が安全領域といえるでしょう。この値は，個別素子により異なります。

VDD = 250V, L = 100μH

VGS = 15V, Ta = 25°C

Rg: dv/dt

15V L

DUTPre Drive VDD

P.G

Rg

2SK1170 (500V / 20A / 0.27Ω↓ / TO-3P)

dV/dt (V/ns)

I AP

(A)

1 10 303 1001

10

100

30

3

1000

300

ID

( )

Bip TRS

図 2.11 アバランシェ破壊電流と dV/dt 耐量

2.2.7 アバランシェ耐量保証品の簡単な判定方法アバランシェ耐量保証品の簡単な判定方法について述べます。対象デバイス 2SK2869(60V/20A, 45mΩ↓,

DPAK外形)アバランシェ保証品を例に，図 2.12のアバランシェ動作波形(1 shot期間として)を基に述べます。

2SK2869

(60V / 20A / 45mΩ↓ / DPAK)

VGS = 15V, VDD = 25V, L = 5mH, Tc = 25°C, 1 shot

Tch

Tch = T(S)ch + Pch × θch-c(t)

= 60 + 160 × 0.3336

= 113.4°C

Ch210.0mV

Ch1 11.5 V20.0 V M 200μs

20

V/D

IV

1A

/DIV

Ch3

ta

t : 200μs/DIV

1. ID IAP max

2. Tch 150°C

= × IAP × V(BR)DSS

= × 4 × 80 = 160W

T(S)ch (60°C )

Pch

θch-c(t) ta = 400ms, 2SK2869

0.3336°C/W

1212

図 2.12 アバランシェ期間とドレイン・ソース間電圧(ドレイン電流)


Rev.10.00 2009.09.29 Page 21 of 49 RJJ05G0003-1000

3

1

0.3

0.1

0.03

0.0110μ 100μ 1m 10m 100m 1 10

PDM

PW

T

D =PWT

θch-c(t) = γs(t) · θch-c

θch-c = 4.17°C/W, Tc = 25°C

D = 1

0.5

0.2

0.010.02

0.1

0.05

1 shot pulse

Tc = 25°C

γs(t

)

PW (S)

0.08

400μ

ta(Ta = 400μs)

θch-c(t)= γs(t) · θch-c= 0.08 × 4.17= 0.3336°C/W

図 2.13 2SK2869 過渡熱抵抗特性(データシート)

アバランシェ動作前(オン抵抗 RDS(on)やスイッチング損失によるチャネル温度上昇による)スタートチャネル温度 T(s)ch = 60°C と仮定して試算しています。また，dV/dt は安全動作範囲ということを前提としました。したがって，チェックポイントは，次の 2 つを確認します。

(1) アバランシェ電流 IAPは，アバランシェ保証値電流定格 IAPmax 以内にあるか。 (2SK2869 のアバランシェ保証電流 IAPは，L = 5mH の時，IAPmax = 6.2A(図 2.10 参照))

(2) アバランシェ動作時のチャネル温度 Tch は定格 Tchmax≦150°C の範囲にあるか。まず(1)のアバランシェ電流 IAPは波形より IAP = 4A のため，アバランシェ定格電流+IAPmax≦6.2A 以内とい

うことが確認できます。

次に(2)のアバランシェ動作時のチャネル温度 Tch は，(1)式で表されます。

Tch = T(s)ch + Pch × θch – c(t)

= T(s)ch + × IAP × V(BR)DSS × θch – c(t)( )1

2…………(1)

ここでθch-c(t)は過渡熱抵抗で，図 2.13 の 2SK2869 のデータシート過渡熱抵抗特性より算出します。アバラ

ンシェ動作期間 ta = 400μs のθch-c(t = 400μs)は，グラフより，以下のように算出することができます。

θch – c(t = 400μs) = γ(t) × θch – c

= 0.08 × 4.17

= 0.3336°C/W したがって，各数値を(1)式に代入してチャネル温度 Tch は，

Tch = T(s)ch + × IAP × V(BR)DSS × θch – c(t)

= 60 + × 4 × 80 × 0.3336

= 113.4°C

( )1

2

( )1

2

となり，Tchmax≦150°C 定格内ということを確認できます。

よって，アバランシェ保証範囲内と判定します。

さらに複雑な条件や要素がからんでくる場合，個別対応をさせていただきます。


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2.2.8 アバランシェ破壊対策方法図 2.14 にアバランシェ破壊対策方法(サージ電圧を抑える方法)を示します。

VGS(in)

Vin(DC) Vout

2

1

3

CR

図 2.14 アバランシェ破壊対策方法

アバランシェ破壊は，浮遊インダクタンス(インダクタンス負荷)によって生ずる逆起電圧によって破壊がおこります。破壊後の特性としては，各電極間がショートします。

アバランシェ破壊に対しては、次の 3 つの対策方法が採られます。

(1) 大電流経路の配線をできる限り太く，短くして浮遊インダクタンスを低減します。 (2) ゲート直列抵抗 Rg を挿入し，dV/dt を抑制します。サージ電圧は，スイッチングオフ時に発生しますので，

ターンオフ時の定数 Rg の値を大きくすることにより，サージ電圧は，抑制されますが，あまり大きくす

るとスイッチング損失の増大をまねきますので，これを考慮して定数を決めます。 (3) CR スナバー，ツェナーDiode の挿入

サージ吸収用のスナバー等挿入する場合，その配線も太く短くしパワーMOS FET のドレイン，ソース端

子に直付けするようにします。

2.3 ASO 破壊(放熱設計)

2.3.1 ASO 破壊とは ASO 破壊とは，通常動作では発生しない負荷の短絡等により過電流と使用電圧が同時印加された場合に，

瞬時に局部的な発熱を引き起こし，破壊するモードです。また，熱的アンマッチや繰り返し周波数の高周波化によりチップ放熱がうまく行かない場合に，継続的な発熱によりチャネル温度を越えて熱暴走し，破壊するモードです。

2.3.2 ASO 破壊対策方法図 2.15 に ASO 破壊とその対策について示します。

VdVGS

R1

Vin

R2 (R1+R3)RgR2

2

Vin(DC) Vout

Q1 : 2SK2569, 2SK2980

IC1 : HA17358

3

R3

Q1 10k Rs

Id

Vds

IC1

1

VDS (V)

I D (

A)

ID(Pulse)

0

IDC

ASO

図 2.15 ASO 破壊(放熱設計)と対策


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対策のポイントは，次の 3 つがあげられます。

(1) 順バイアス ASO(安全動作領域)保証内か，またその温度ディレーティングが十分とれているか。 (2) 負荷短絡が想定される場合，過電流保護回路の挿入を行う。

規定のドレイン負荷電流以上になると Rs 間の電圧を検知して，MOS FET Q1 がオンし，R3 を介してメイ

ンのパワーMOS FET の G-S 間を短絡してオフさせます。この場合 R3 の値は，通常スイッチングオフ時間

の定数決めているR1より大きい値とし，過電流(遮断)保護時にサージが発生しないような定数とします。

または，Q1 のゲート抵抗 Rg により，遮断時のスピードをリストに Cut off 制御することが可能です。定

常動作時の MOS FET のゲート・ソース駆動電圧 VGSは，(1)式で表されます。

……………………(1)VGS = Vin ×R3 + 10kΩ

(R3 + 10kΩ) + (R1 + R2) VGSはパワーMOS FET が十分オン抵抗の領域で動作する値(VGS = 10V 前後)に設定します。過電流遮断時の

ゲート保持電圧 VGS(cut)は，(2)式で表されます。

……………………………(2)VGS(cut) = Vin ×R3

R1 + R2 + R3 この VGS(cut)は，パワーMOS FET のゲート・ソース遮断電圧 VGS(off)より小さい値に設定する必要がありま

す。VGS(off)の温度特性(α = –5mV～–7mV/°C)も考慮に入れます。

(3) 適切な余裕ある放射設計を行う。放射設計実践例で述べます。

2.3.3 順バイアス ASO(安全動作領域) 図 2.16 に順バイアス ASO 図(2SK3082)とその温度ディレーティング方法について示します。(安全動作領域

ASO につきましては，前述のパワーMOS FET の特性活用法を参照)

50 75 100 150 2000

40

20

60

80

100

Tch(max) – Tc

Tch(max) – 25D =

150 – Tc

125= × 100

0.1 1 10 100

VDS (V)

1000

100

10

0.1

1

I D(A

)

2SK3082(60V/10A, 0.075Ω , LDPAK)

ID(pulse)

IDC

10μs

1msPW

= 10ms(1shot)

DC Operation (Tc = 25°C)

100μs

Tc = 25°C

:

PW = 10μs75°C

RDS(on)

Tc (°C)

< > PW = 10μs, Tc = 75°C1) Tc = 25°C Pd(25) = 1500W2) Pd(75) = Pd(25) × 0.6 = 900W

D(%

)

ASO

図 2.16 順バイアス ASO 図(安全動作領域)

ASO の温度ディレーティング方法について，その一例として PW = 10μs，Tc = 75°C のディレーティングについて述べます。

まず，PW = 10μs，Tc = 25°C の保証値，この ASO 図より Pd(25) = 1500W(= Vds × ID = 50V × 30A)の電力ラインになります。そして，Tc = 75°C のディレーティング率 D = 60%ですから

Pd(75) = Pd(25) × 0.6

= 1500 × 0.6

= 900W となります。ASO 図では，図 2.16 の PW = 10μs，Tc = 75°C のラインで示した領域となります。


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2.3.4 負荷短絡耐量とその対策図 2.17 にパワーMOS FET の負荷短絡耐量(2SK1518, 2SK1522 の例)を示します。

パワーMOS FET をモータ駆動に応用した場合，万一負荷が短絡したとしても，過電流保護回路が働くまでの時間までは破壊せず耐える必要があります。

1. この負荷短絡耐量は，図 2.17 に示しますように使用電源電圧 VDD(≒VDS)に依存し，VDSが大きくなるほど

(負荷短絡による印加電力が大きくなるため)短い時間で破壊に至ります。この破壊時間は，個別製品によ

り異なりますが，負荷短絡時の過電流保護検知時間は，破壊時間の 1/2～1/3 以下の時間で働くように設定

します。パワーMOS FET の場合，10μs～15μs 以下で設定すれば安全であると言えます。

2. 次に，負荷短絡した場合，短絡電流は定常動作電流の 5 倍～10 倍程度の過電流が流れ，これを遮断する

ことになります。ここで注意すべき点は，この過電流遮断時に発生するサージ電圧です。その様子を図 2.17 の波形で示し

ています。定常電流よりかなり大きい電流が流れるため，遮断時のターンオン時間は定常のオン/オフス

ピードより遅く設定し，遮断時のサージ電圧を素子の定格電圧 VDSS以下に抑える必要があります。

2SK15222SK1518 VGS = 10V

Ta = 25°C

2SK1522 200 280A2SK1518 80 120A

1000

2SK1518(500V/20A, 0.27Ω , TO-3P)2SK1522(500V/50A, 0.11Ω , TO-3PL)

100

200

500

10 100 50020 50 1000200

PW (μs)

PWVGS = 10V

PG

VDD

PW 1/2 1/3

VD

S(V

)

VDSS

VDD

VBR(DSS)

ID

図 2.17 パワーMOS FET の負荷短絡耐量と対策

2.3.5 放熱設計パワーデバイスを実装設計する場合，諸環境条件でいかに効率良く放熱させるかという冷却技術が重要だ

ということは言うまでもありませんが，いかに効率良く机上で熱計算できるかということも重要になります。ここでは，パワーMOS FET の動作チャネル温度を机上で計算できる放熱設計実践例を説明します。

1. 以下に 2SK1170(500V/20A, 0.27Ω, TO-3P)を使用した場合の前提条件を示します。 (1) 動作条件

⎯ 周囲温度 Ta = 50°C ⎯ 動作電流 Id = 8A, 10A の 2 条件 ⎯ PW = 10μs, duty = 50%max (f = 50kHz 動作) ⎯ スイッチング損失 P(tf) = 500W, tf 期間 = 0.2μs (ton 損失はここでは省略) 設計目標：Tch≦120°C とする。


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(2) 放熱板の熱抵抗θf-a：(I). 0.5°C/W, (II). 1.0°C/W, (III). 1.5°C/W の 3 種類 (3) 実装方法：絶縁マイカ板使用，シリコングリス有り

(θ(i) + θ(c)) = 0.8°C/W ただし， θ(i)：絶縁マイカ熱抵抗 θ(c)：接触熱抵抗

表 2.2 トランジスタパッケージの各熱抵抗

1.

DPAK TO-220AB LDPAK TO-220FM TO-3P TO-3PFM TO-3PL

178 80 83.3 62.5 55 42 45

Rth(ch-c)

Rth(c-a) *1

(°C/W)

(°C/W)

2.0 2.5 1.5 2.0 1.5 2.0 1.5 2.0 0.5 0.9 1.0 1.5 0.4 0.5

— 2.0 2.5 — — 0.5 0.8 — 0.5 0.7

— 4.0 6.0 — — 2.0 3.0 — 1.2 1.5

0.3 0.6 0.3 0.5 0.3 0.5 0.4 0.6 0.1 0.2 0.3 0.5 0.1 0.2(Rth(i) +

Rth(c))

(°C/W)

(t = 50

100μm)

Rth(ch-c) = (Pch(W) )Tj max – Tc

Pch

これらの前提条件をもとに，設計目標チャネル温度 Tc≦120°C とします。

2. この方法は，各放熱条件での許容損失特性①，パワーMOS FET のチャネル温度上昇による消費電力 PD特

性②を計算し，①, ②の関数が重なる交点が求める飽和状態でのチャネル温度ということになります。前述の動作・環境使用条件を前提に計算した結果を図 2.18 に示します。

CD

B

10 10050 150(120)

Tch (°C)

50

0

20

10

40

30PD

(W)

A

2

1

(I). θ(f) = 0.5°C/W

ID = 10A

ID = 8A

(II). θ(f) = 1°C/W

(III). θ(f) = 1.5°C/W

MOS FET PD(M)

PD(M)= +

Ta = 50°C3 θ(f)

PD(f)

(I)

(II)

(III)Tch 120°C

21.4

42.7

PD(f) =Tch – Ta

θ(ch-a)

θ(ch-a) = θ(ch-c) + θ(i) + θ(c) + θ(f) = 1.04 + 0.8 + 0.5 = 2.34°C/W

E

図 2.18 チャネル温度 Tch と消費電力 PD


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そこで，図 2.18 に至るまでの手順を説明します。

3. 下記枠内を参照して，前述の各放熱条件での許容損失特性①，パワーMOS FET の消費電力特性②をそれ

ぞれ計算します。パワーMOS FET の消費電力 PDの計算は，表 2.3 のように横軸にパワーMOS FET のオン

抵抗の温度係数α(Tch = 25°Cを 1.0としたときの係数)をあらかじめ個別データシートの Ron–Tc特性より

読み取り，その値を入れておくと良いでしょう。表 2.3 にその計算結果を示します。 • 各放熱条件での許容損失直線 PD(f)を計算し作図する(図①)

まず，各放熱板条件の全熱抵抗θ(ch-a)を求める。 ………………(1)θ(ch-a) = θ(ch-c) + (θ(i) + θ(c)) + θ(f)

(1)式より，(I)放熱板使用時のθ(ch-a)は， θ(ch-a) = 1.04 + 0.8 + 0.5 = 2.34°C/W (同様に，(II) = 2.84°C/W, (III) = 3.34°C/W) 許容損失 PD(f)は，(2)式で表される。許容損失曲線は 3 点取ればよい。

………………………………………(2)PD(f) =Tch – Ta

θ(ch-a) (I)条件では，Tch = 50, 100, 150°C とすれば、各 0W, 21.4 W, 42.7 W (≒(150 – 50)/2.34) 同様にして，(II), (III)の 2 条件も計算して，3 つの直線ができる。

• パワーMOS FET の消費電力曲線 PD(M)を計算し作図する(図②) パワーMOS FET のオン抵抗 RDS(on)は，正の温度特性がある。すなわち，Tch 上昇と共に(各個別カタログに示すように)曲線的に上昇する。この点を考慮して，ID = 8A, 10A 時の温度上昇に伴うパワーMOS FET の全消費電力 PD(M)を求めると，2 つ

の曲線が描ける。

表 2.3 パワーMOS FET 消費電力 PD(M)の計算(2SK1170 の例)

Tch(°C)

ID = 10A

ID = 8A

Ron–Tc

RDS(on)

R,L RonSW

Tch = 25°CRDS(on) α

PON = ID2 · RDS(on)max

× α ·

ID = 10A

ID = 8A

13.5

8.64

1.0

25

18.5

13.6

5

14.7

9.4

1.09

40

19.7

14.4

5

17.1

11.0

1.27

60

22.1

16.0

5

20.3

13.0

1.5

80

25.5

18.0

5

23.4

14.9

1.73

100

28.4

19.9

5

27

17.3

2.0

120

32.0

22.3

5

30.6

19.6

2.27

140

35.6

24.6

5

32.5

20.8

2.41

150

37.5

25.8

5

PD(M)

PD(M) = PON + PS

1. PS ID = 8A, 10A

*1

PS = · P(tf)

MOS

tON

T

tfT

4. このようにして，図 2.18 のチャネル温度 Tch と消費電力 PDの図を作成します。

まず，各放熱条件での許容損失特性①を作図します。周囲温度 Ta = 50°C としましたので(Tch = 50°C が 0W になるため)Tch = 50°C をゼロ点として，3 種類の放

熱板を使用した場合のおのおのの許容損失特性が描けます。次に表 4 で計算したパワーMOS FET の消費

電力(Id = 8A, 10A 時)を描きこれで完成します。


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5. 以下に図 2.18 の見方(計算結果の考察)と対応方法についての説明を示します。 • Tch-PD図結果の考察

(a) (B), (C), (D), (E)各交点が，それぞれの条件における熱的平衡状態でのチャネル温度 Tch となる。すなわち，目標設計 Tch≦120°C を満たす条件は，ID = 8A の放熱条件(I), (II)のみである。(各(C), (D)点)

(b) 交点のチャネル温度 Tch が，150°C 以上の場合，大定格オーバーとなる。 (c) さらに，ID = 10A 時と放熱板(III)の条件のように，両損失特性の交点がない場合は，熱暴走(注 1)して破

壊に至ることを意味している。【注】 1.

Tch RonTch

• 設計値 Tch≦120°C への対応

(a) 動作電流 IDは，8A max とし放熱条件は(I) or (II)を適用する。(設計目標 Tch を満たすのは(C), (D)) (b) 動作電流 ID = 10A max まで使用する場合，次の点(組合せ)などに考慮して見直す。

1) (I)より小さい熱抵抗の放熱板を使用。(放熱条件を改善しθ(ch-a)を下げる) 2) 素子の PKG 変更でθ(ch-c)を下げる。例：TO-3P/2SK1170→TO-3PL/2SK1629 3) MOS FET を 1 クラス上の低オン抵抗素子に変更。ただし，高速動作(f = 100kHz 以上)ではスイッチ

ング損失 P(tf)も考慮する。(一般的にオン抵抗 Ron とスイッチング時間 tf はトレイドオフ(相反関係)にあるため)

6. 図 2.19 には，さらに図 2.18 の活用方法と注意事項について述べます。また，表 2.4, 2.5 にパワーMOS FET の損失計算式とその算出方法を示します。図 2.20 には，繰り返し動作でのピークチャネル温度 Tch(peak)とその熱抵抗θch-c(PW/T)の算出方法につい

て述べています。

10 10050 150(120)

Tch (°C)

50

0

20

10

40

30PD

(W)

A

K

J

G

L

H F

B

ED

ID = 10A

ID = 8A

MOS FETPD(M)

(I)

(III)

Ta = 50°C3 θ(f)

PD(f)

PD(f) =Tch – Ta

θch-c

PD(f) =Tch – Ta

θ(ch-a)

Tch 120°C

1

23

C

( )

PW = 10ms

PW = 1ms

( )

PD(f)(t) =Tch – Ta

θch-c(t)

(II)

MOS FET TcTch

Tch = Tc + qch-c PD(M)

(A) Tc (2)

Tc(x) Tch(x)(F), (G)

( )(Ta )

( – )

PD(f)(t) θch-(t)

ID = 10A PW 10ms(H),(J),(K),(L)

60°C

図 2.19 チャネル温度 Tch と消費電力 PDの関係


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(4) パワーMOS FET の損失計算式表 2.4 パワーMOS FET の損失計算式

区分

動作波形 No.

動作期間

平均損失計算式

1 tr 期間 Ptr Ptr = (Vds ⋅ Id + 2Id2 ⋅ Ron ⋅ α)1

6

tr

T

1 2 ton 期間 Pton Pton = Id2 ⋅ Ron ⋅ α ⋅

ton

T

抵抗 R 負荷

T

tontr tf

Id

Vds

0

t

3 tf 期間 Ptf Ptf = (Vds ⋅ Id + 2Id2 ⋅ Ron ⋅ α)1

6

tf

T

1 1 tr 期間 Ptr [2,3 に比べ非常に小さく無視]

実線 Pton = (Ia2 + Ia ⋅ Ib + Ib2) Ron ⋅ α1

3

ton

T 2 ton 期間 Pton

破線 Pton = Ib2 ⋅ Ron ⋅ α ⋅1

3

ton

T

インダクタンス L 負荷

T

Vds(p)

tontr tf

Id

Vds

0

t

Ib

Ia

3 tf 期間 Ptf Ptf = Vds(p) ⋅ Ib ⋅1

2

tf

T

【注】 1. αは，Ron の温度係数(= T(×°C)/T (25°C)) (5) パワーMOS FET の損失式算出例(ご参考)

表 2.5 パワーMOS FET の損失式算出例(ご参考)

区分動作波形損失式の算出(Ron の温度係数αは省略)

抵抗 R 負荷 tf 期間 Ptf 損失式

T

tontr tf

Id

Vds

0

t

Ptf = ∫ tf Vds(t) ⋅ Id(t) dt

0

0

1

T

1

T

Vds – Id ⋅ Ron

tf= ∫

tft + Id ⋅ Ron – t + Id dt{( }() )Id

tf

0

1

T

Id2 ⋅ Ron – Id ⋅ Vds

tf2= ∫

tft + Id2 ⋅ Ron dtt2 +{( Id ⋅ Vds – 2Id2 ⋅ Ron

tf }() )1

T


3tf2=

1

6T

1

6

tf

T∴ Ptf = tf(Vds ⋅ Id + 2Id2 ⋅ Ron) Vds ⋅ Id

t2 + Id2 ⋅ Ron ⋅ tt3 +Id ⋅ Vds – 2Id2 ⋅ Ron

2tf() )[(0

tf

]

インダク

タンス L 負荷 ton 期間 Pton 損失式 (電流は実

線波形) T

Vds(p)

tontr tf

Id

Vds

0

t

Ib

Ia

Pton = ∫ ton

Id2(t) ⋅ Ron dt0

0

1

T

1

T

Ib – Ia

ton

Ib – Ia

ton

= ∫ ton

t + Ia 2

⋅ Ron dt

t ⋅ Ia + Ia2 Ron dt

( ))0

1

T

Ia2 – 2Ia ⋅ Ib + Ib2

ton2= ∫ ton

t2 + 2{( }}

()1

T


3tf2=

1

3

ton

T∴ Pton = (Ia2 + Ia ⋅ Ib + Ib2) Ron

t2 + Ia2 ⋅ t Ron t3 +Ia ⋅ Ib – Ia2

ton() )[{(0

ton

]


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(6) 繰り返し周波数での Tch(peak)，熱抵抗θch-c (PW/T)

Tc

t (s) t (s)

Tch

(°C

)

0 0

Pd

(W)

Tc

ΔTch(AV)

Tj(peak)ΔTch(p)

PWΔTch

Pd

図 2.20 繰り返し周波数での Tch(peak)，熱抵抗θch-c (PW/T)

Tch(peak) = Tc + ΔTch = Tc + Pd θch-c + 1 – θch-c(PW)PW

T

PW

T

ΔTch

Pd

……………(1){ }( )

θch-c = = …………………………………………………(2)

(1), (2)

(4), (5) t = PW T θch-c(PW/T) (6)

θch-c

Tch(peak) – Tc

Pd

PW

T

θch-c(PW)

θch-c }( )

PW

T( )

θch-c = θch-c + 1 – ……………………………………(3)PW

T

PW

T

{PW

T( )

n

100 }( )θch-c = θch-c + 1 – γs(PW) …………………………………………(6)n

100{PW

T( )

θch-c(PW)

θch-c γs(PW) = ………………………………………………(4)

duty n(%) = × 100 ……………………………(5)

2.4 内蔵ダイオード破壊

2.4.1 内蔵ダイオード破壊とは内蔵ダイオード破壊は，パワーMOS FET のドレイン・ソース間の寄生ダイオードを積極的に使用する場合

に起こる破壊モードです。モータ制御，無停電電源(UPS)等の H ブリッジ回路で使用する DC/AC インバータ用途に限られます。

内蔵ダイオード破壊は，上記の用途に限られ，特に高電圧で使用される耐圧 250V 以上の素子が対象となりますが，近年破壊メカニズムが解明され，素子のダイオード破壊耐量は改善されています。高耐圧 250～600V の AP3-H, AP3-HF(高速ダイオード内蔵)，AP4-H シリーズはほとんどこの破壊対策が素子設計に盛り込まれています。応用面から考慮しますと，これらの用途には AP3-HF, AP5-HF シリーズの使用を推奨します。なお，低耐圧 100V 以下の素子では，使用電圧も低いため，この破壊の問題はほとんどありません。


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図 2.21 に一般的なパワーMOS FET 使用インバータ回路と，フルブリッジ回路におけるパワーMOS FET の動作波形を示します。この回路は，Q1, Q4 が動作していて，Q1 素子で PWM 制御しています。Q1 の PWM制御期間中 Q4 は常時オンしています。今 Q1 の電流 ID1が流れ，次にオフするとモータのインダクタンス L の回生電流 IFが Q2 の内蔵ダイオードを通して流れます。この状態で再び Q1 がオンすると Q2 の内蔵ダイオードの逆回復時間 trr の影響により，この期間で Q1, Q2 は導通状態となり短絡電流 irr が流れ回復すると同時に内蔵ダイオードの電圧(VDS)も回復します。

Q2( )

Q1

(1)

( )

PWM

(2)

(3) trr

( )

Irr

Irr

Q1

VDS2

VDS1

ID1

IF

0

0

0

0

Q2

Q3

Q4

ID1

VDD

IF

M

図 2.21 フルブリッジにおけるパワーMOS FET の動作

図 2.22 にパワーMOS FET の構造と等価回路を示します。この図に示すように内蔵ダイオードは，構造上ソース・ドレイン間に形成されていまし，寄生ダイオード(Parasitic Diode)とも言われています。

Source

Drain

Gate

N+

N–

N++

P

(N ) MOS FET

Body Diode


D

G

Cgdrg

Cgs

S

Cds

Rb

RDS(on)

図 2.22 パワーMOS FET の素子構造と等価回路


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図 2.23 に内蔵ダイオードの破壊メカニズムを示します。前述したように，現在，内蔵ダイオード破壊耐量はかなり改善され，寄生バイポーラ TRS が動作しにくいように構造的に対策が施されているため，通常の使用状態では破壊の問題はほとんど起こりません。

di/dt

(

B) dV/dt

P PNP

NPN Mobility(

)

hfe

rg

Cgd

S

D

GiMOS iBip

irr

Cds

Cgs

RDS(on)

Rb

iF

di/dt

dV/dt

VDD

0

0

A B

t

irr

trr

図 2.23 内蔵ダイオードの破壊メカニズム

2.4.2 内蔵ダイオード破壊の回路対策例図 2.24 に内蔵ダイオード破壊の回路対策例(使用上の注意)を示します。

VDD

Rg

1

CR

(D-S )

3

2

M

VDS

IF1. PWM MOS

Rg

di/dt

irr (

dV/dt

)

2.

dV/dt

3.

dV/dt

図 2.24 内蔵ダイオード破壊の回路対策例


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図 2.25 には，高耐圧 500V 素子の実際の内蔵ダイオード破壊耐量の例を対策前の素子(現在廃番で生産されていません)，対策後について具体的なデータで示しています。

AP2( )

5 100502010 200 500di/dt (A/μs)

1003301k 10470Rg (Ω)

I F(A

)

Rg di/dt, dV/dt

25001000400

20

5000

56

3500 6000800dV/dt (V/μs)

1000

AP3/AP5-HF ( Diode )

AP3-H, AP4-H

VCC = 350 V VGS = +15V, –10VPW = 10μs(1shot) Tc = 25°C

図 2.25 内蔵ダイオード破壊耐量(500V/10A クラスの例)

2.5 寄生発振による破壊

2.5.1 寄生発振による破壊とは主に，パワーMOS FET を並列接続時にゲート抵抗を挿入せず直結した場合に，ゲート寄生振動が発生する。

この寄生振動は，ドレイン―ソース電圧が高速でオン，オフするとき，ゲート―ドレイン容量 Cgd(Crss)とゲートリードインダクタンス Lg で形成される共振回路で発生するものです。共振条件(ωL = 1/ ωC)が成立した場合，ゲート―ソース間 Vgs には駆動電圧 Vgs(in)よりはなはだしく大きい振動電圧が発生し，ゲート―ソース定格電圧オーバによるゲート破壊やドレイン―ソース電圧オン，オフ時の振動電圧がゲート―ドレイン容量Cgd を通して Vgs 波形に重畳され正帰還となり，誤動作による発振破壊を招くことがあります。


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2.5.2 パワーMOS FET 寄生発振(振動)のメカニズム図 2.26 に，並列等価回路を示します。

MOS FET

Lg: ( )Ls: ( )Ld: ( )rg: MOS RgRg: Cgs: -Cgd: -Cds: -

Q(=ωL/R=1/ωCR)C LVc, VL (1) (2)

Vc = (1/2πfC)I = (1/ωCR)V = QV ⋅⋅⋅⋅⋅⋅⋅⋅⋅(1)

VL = (2πfL)I = (ωL/R)V = QV ⋅⋅⋅⋅⋅⋅⋅⋅⋅⋅⋅⋅⋅⋅⋅⋅(2)

Q = ωL/R = 1/ωCR =

fr =

Cds Cgd

CgsRb

Ls

RDS(on)

Ld

CdsCgd

Cgs

QVgs(p)

Vgs

Rb

Ls

RDS(on)

Ld

Vds(p)

G S

D

R, L, C

Vin

Vin

f = 1/TVin :

Vc = Q · Vin

T0

L

CI

R

R

L

C

1

2π LC

図 2.26 パワーMOS FET 寄生発振(振動)のメカニズム

パワーMOS FET にゲートシリーズ抵抗なしで直結して並列接続した場合，ゲートに寄生振動波形が見られます。この寄生振動は，ドレイン・ソース電圧が高速でターンオン，ターンオフするとき，特にオフ時には負荷の配線インダクタンス Ld による振動電圧 Vds(p)がゲート・ドレイン容量 Cgd(Crss)を通してゲートリードインダクタンス Lg との共振回路が形成されます。大電流・高速パワーMOS FET のゲート内部抵抗 rg は 1～2Ω以下と非常に小さいため，ゲート外付け抵抗 Rg なしの場合，共振回路の Q，すなわち √L/C /R は大きくなり，共振条件となった場合，Cgd(Crss)間や Lg 間(すなわち MOS のゲート・ソース間)に大きい振動電圧が発生し，寄生発振を引き起こします。

特に，並列接続時は大電流動作となるため，スイッチングオフ時の過渡電流バランスが悪くなったりすると，1 つの MOS FET に全ての電流がこのタイミングのズレた期間だけ流れることになります。一般的にこの期間は，数 ns～数十 ns と非常に短い時間のためパワーMOS FET の熱的ストレスは問題にはなりませんが，ドレイン・ソースの振動電圧 Vds(p)は理論的に n 倍(実際には高周波大電流が過渡時に流れるため表皮効果*により見かけ上，Ld も大きく見えてくるため)，それ以上の大きなものになるものと考えられます。

表皮効果：高周波電流が導体の表面だけを流れ内部に入れない現象。導体に電流が流れると，電流のまわりに磁束が生じ，これが電流と鎮交するためインダクタンスの作用をする。大電流を扱うような太い導体に電流を通じる場合には，導体中にも磁束を生ずるので，導体の中心の部分ほどインダクタンスの作用が強くなる。このため太い導体に高周波電流が流れる場合は，中心の部分はインダクタンスの作用が強くなり電流が通りにくくなり，導体の表面の方にかたよってくる。この場合，電流の通る断面積が減少するため，外から見ると電気抵抗すなわちインダクタンスが見かけ上大きく見えてくる。


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図 2.27 に，並列接続時の寄生発振・破壊対策方法を示します。

R1

R2

R1 = 10Ω 100ΩR2 = 2.2Ω 4.7Ω

D-S

R1

Vout

R1

R1

R1

R1

Vin

R1R2

R1

R1

R2

A

B

L

図 2.27 寄生発振の低減，破壊対策方法

2.6 並列接続時の注意事項以下に，並列接続時の注意事項である実装上の注意や，パワーMOS FET の素子選定，使用上のノウハウを

示します。

2.6.1 実装上の注意 • 低インダクタンス配線 • ドレイン・ソース配線長は等しく、ツイストペアー配線等 • 寄生発振に注意(寄生発振対策別紙参照) 2.6.2 パワーMOS FET 選定，使用上のノウハウ

半導体メーカとの調整や合意が必要となります Vth(VGS(off)値を揃える (高目のものが Better)

⇒ オフ時の過渡電流バランス低減

オン抵抗 RDS(on)を揃える ⇒ ゲート駆動電圧を十分に印加 (4V 駆動品：VGS = 5～10V, 10V 駆動品：VGS = 10～12V)

⇒ オン電流バランス低減発熱バランス低減

アバランシェ動作は極力避ける ⇒ 耐圧の低い素子に電流集中


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2.7 静電破壊

2.7.1 静電破壊とは静電破壊は，製品の取扱いおよび実装時に扱う人体・機器からの静電気やサージ電圧による破壊のことを

示します。

2.7.2 静電破壊に対する対策図 2.28 に，静電破壊に対する対策を示します。

1MΩ

2 31

図 2.28 静電破壊に対する対策

静電破壊は，人体や実装装置などで発生する静電気，サージ電圧がゲートに印加された時，ゲート酸化膜を破壊します。破壊後の特性としては，ゲート–ソース間において電圧低下，ショート，ドレイン–ソース間ではショート，リーク電流増加が見られます。(図 2.29 参照)

静電破壊に対しては、次の 3 つの対策方法が採られます。

(1) 人体に対しては，抵抗 1MΩを介した人体アースをとり取扱い作業をします。 (2) 装置の接地を確実に行ないます。 (3) 基板実装後に考えられるゲートサージ印加対策としては，ゲート抵抗・ツェナーダイオードを挿入します。


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2.7.3 静電破壊後の破壊進行モード図 2.29 には，ゲート破壊後の特性モードを A と B の 2 種類に大別し，それらの破壊品が仮にセットの回路

に組み込まれた場合，どのようなことになるかを考察したものです。

( Ω kΩ )

BA

MOS MOS

RDS(on)MOS FET

ASO

図 2.29 静電破壊後の破壊進行モード

図 2.30 に，ゲート破壊品 A および B の特性モードについて示します。破壊品 A モードは，ゲート・ソース間およびドレイン・ソース間がほとんど完全にショートしているものです。破壊品 B モードは，ゲート・ソース間にある程度の抵抗(数十Ω以上)を持ち，かつドレイン・ソース間はリーク電流 IDSSが数百 mA～数十mA と大きいものの耐圧波形は見られるものです。

VGSS (V) VDSS (V)

VGSS VDSS

I GS

S(μ

A)

I D(m

A)

–

+

– +

0

IGSS 1μA/DIV

VGSS 10V/DIV

A( )

A( )

ID 2mA/DIV

VDSS 100V/DIV

BG-S

BIDSS

( 500V )

図 2.30 静電破壊品の VGSS, VDSS波形例


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2.7.4 ゲート破壊品 B が ASO 破壊に至るメカニズム破壊品 A モードが，仮にセット回路に組み込まれた場合，当然回路は動作せず，電源投入とともに MOS FET

のドレイン・ソース間に短絡電流が流れ，破壊痕跡が拡大するに至ります。

破壊品 B モードのようなものが仮にセット回路に組み込まれた場合，ドレイン・ソース間の耐圧は確保されているため(リーク電流 IDSSが大きいものによってはオフ時の消費電力が増し，素子の温度上昇を招くことになりますが)，回路のゲート信号源抵抗 RSの定数と破壊品の破壊直後のゲート・ソース間抵抗 RGSの値によっては，ゲート・ソース間に駆動可能な電圧が素子に印加されるので，見かけ上駆動電圧 VGSは下がるものの，スイッチング動作してしまいます。その状態を示したものが図 2.31 になります。

( )

( )

10

1

0.1

0.0110 100030 100 300

VDS(on)

VDS (V)

RGS B G-S

RS ( )

Vin

0 2 4 6 8 10

VGS (V)

I D(A

)

25

20

5

10

15

0

VD

S(o

n)

(V)

Ta = 25°C

VGS = × VinRGS

RS + RGS

(

)

ID = 1A

RGS

RGS RS VGS = Vin

図 2.31 ゲート破壊品 B が ASO 破壊に至るメカニズム

例えば，仮に破壊品 B モード，ゲート破壊直後のゲート・ソース間の抵抗値 RGS = 100Ω，ドレイン・ソース間のリーク電流 IDSS = 1mA のゲート破壊サンプルを電源電圧 VDD = 24V，ゲート入力電圧 Vin = 10V，ゲート信号源抵抗 RS = 22Ω，オンデューティ D = 0.3 の動作回路に組み込んだ時，この素子の実際のゲート駆動電圧 VGS，オフ時の消費電力 Poff を計算してみると，以下のように VGS = 8.2V, Poff = 16.8mW となり，一般的にロジックレベル駆動素子であれば，十分動作してしまいます。

VGS = × Vin = × 10 8.2V

Poff = VDD × IDSS × (1 – D) = 24 × 1 × 10–3 × 0.7 = 16.8mW

RGS

RS + RGS

100

22 + 100

しかし，この破壊品のゲート・ソース間抵抗値 RGSは，いずれ更に小さくなることも十分ありうるため，

その過程において，ゲート駆動電圧 VGSが不足となります。その結果，オン抵抗の増大(完全なオン抵抗動作のオン状態とならず図 2.31 に示すような VDS(on)が大きくなった状態で動作することになり)，消費電力の増大を招き，終的には素子 ASO 破壊に至ることになります。

このような場合，後から破壊品を解析すると，あたかも素子 ASO オーバーによる熱破壊のように見られますが，初のトリガーとなった破壊モードはゲート破壊モードも考えられます。しかし，破壊痕跡が拡大した破壊品から後者であるかどうかを判断するのは極めて困難です。したがって，低限，回路に組み込むまでの取り扱い(素子の測定も含む)に注意を払う必要があります。


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2.8 使用上の注意他

2.8.1 パワーMOS FET 主要損失の周波数依存性と主要特性との関連性図 3.32 に，DC/DC コンバータ電源に使用した場合の「パワーMOS FET 主要損失の周波数依存性と主要特

性との関連性」を示します。

高周波化に伴いスイッチング損失，ドライブ損失は増大します。

素子の性能を大限に生かし，Total 損失を低減するためには，高周波領域でのゲート駆動電圧を適切に設定・制御することにより，オン抵抗損失とのバランスをさせることが必要です。

一般的にロジックレベル駆動素子を動作周波数 f = 200k～300kHz 以下の動作では，オン抵抗を小限にするため，ゲート駆動電圧は，VGS = 10V 前後印加させた方が Total 損失という面で有利でしょう。それ以上(例えば VGS = 15～17V)印加してもドライブ損失が増加するだけであまり得策ではありません。

f = 500kHz 以上の高周波動作ではゲート駆動電圧 VGS = 5～8V の範囲で適化することにより Total 損失を低減することが高効率化に有効です。

2M50k 100k 200k 500k20k 1M

f (Hz)

(500kHz )

VGS Total

HAT2064R ( )DC/DC

Vin = 5V, Vout = 1.6VID = 10A

ID = 10A

VGS(V)

20

15

10

5

04

0

8

12

High Side

1.0

0.5

0

1.5

2.0

Qg = 40nC(VGS = 10V)

Qg = 20nC(VGS = 4.5V)

VDS = 10V24V

Qg (nC)40

30

20

10

16

12

8

4

0

MO

S F

ET

P(W

)

RD

S(o

n)

(mΩ

)

10k

図 2.32 パワーMOS FET の主要損失の周波数依存性と主要特性との関連性

2.8.2 モータアプリケーションでの誤動作(アーム短絡)対策図 2.33 に，P チャネル MOS FET と N チャネル MOS FET を組み合わせて使用した場合の小型モータ駆動ア

プリケーションでのアーム短絡とその対策について述べます。

この図は上側の P チャネル MOS FET がオフ状態で，下側の N チャネル MOS FET がチョッピングしている動作状態を示します。

図 2.33 において，A 点の電圧波形は図に示すようになりますが，今，下側の N チャネル MOS FET がオンして VDD→0V に変化することにより，上側 P チャネル MOS FET の Crss, Ciss を通じて過渡的に充電電流が流れ，ゲート・ソース間にΔVGS(t) = {Crss/(Ciss + Crss)}ΔVDS(t)のピーク電圧が発生します。このΔVGS(t)のピーク電圧が P チャネル MOS FET の Vth 以上を超えると，上/下の素子が同時オン状態となり，アーム短絡電流が流れ，過大な損失を発生させます。


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H ブリッジ回路で使用の場合，もう片側のアームも同様に N チャネル素子でこの現象が起こりやすくなります。

この過渡時における上/下素子の短絡現象は，以下のような条件になると起こりやすくなります。

1. スイッチング動作(特にターンオン時間)が速く，dV/dt が急峻なほど起こりやすい。 2. ゲートオフ時の定数である信号源抵抗 RGが大きいほど起こりやすい。 3. 使用素子の Crss/Ciss の値が大きい(KS = {Crss/(Ciss + Crss)} ⋅ VDDが素子の Vth より大きい値となる)ほど起

こりやすい。 4. 電源電圧 VDDが高いほど起こりやすい。

1～4 のうち，4 の電源電圧 VDDは使用するアプリケーションで決まり，変えることはできませんので，残りの 1～3 について対策を示します。

1. ターンオン時間を遅くして dV/dt を抑える(図のゲート抵抗 R1 を大きくする)。 2. ゲートオフ時の信号源抵抗 RG(MOS FET のドライバの信号源抵抗 RSとオフ時の外付け抵抗定数 Rg)を小

さくし，ゲート・ソース間を低インピーダンスにする。 3. ゲート・ソース間に容量 C1 を挿入し，KS = {Crss/(Ciss + C1 + Crss)}VDDを小さくしマージンを持たせる。

また，KSが小さく，Vth の高い素子を選定する。

VDD

VDD

VDD

Vgs(t

)

ID

( )

G-S C1

R1

A dv/dt

PWM

AA

VGS

PWM(f = 20kHz )

0

0

0

VDDM

M

Vgs(t)Ciss

Crss

Pch

Nch

Pch

Nch

Id

R3

R1

dv/dt

R2 C1

図 2.33 モータアプリケーションでの誤動作(アーム短絡)対策


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2.8.3 非絶縁型同期整流コンバータ Low Side 側のセルフターンオン現象現象的には，前述したアーム短絡現象と同様です。

図 3.34 に，非絶縁型同期整流回路における Low Side 側のセルフターンオン現象を示します。

この現象では，Low Side 側素子 Q2 がオフ状態から，High Side 側素子 Q1 がオンする切替えのタイミングのときに起こるこので，Q2 のドレイン・ソース電圧が VDS≒0→VDS = Vin に急激に変化すると，Q2 の Crss を通して Ciss が充電され，本来オフしているべき Q2 がターンオンしてしまうというものです。

すなわち，VGS(Q2) = (Crss/Ciss + Crss) × dV(t) ((1)式) が Q2 の Vth を超えるとセルフターンオンを起こします。これにより，Q1, Q2 が同時オンとなり過大な損失が発生し，素子の発熱・温度上昇を引き起こし，効率悪化の要因となります。

Low Side 素子の特性は，大電流動作により，低 RDS(on)設計しなければならないため，容量関係(Ciss, Crss)が大きい傾向となり，High Side 素子は高速性重視の設計により，高速スイッチング特性となり，より dV/dtが急峻になります。このことは，セルフターンオン現象が起こりやすい傾向を示唆しています。

回路対策方法としては，一般的に下記の 2 点があげられます。

1. High Side 素子のターンオン時間のみを遅くする(dV/dt を抑える)。 2. Low Side 素子のゲート・ソース間に外付けに容量 C を挿入し(KS = (Crss/Ciss + Crss)を小さくすることによ

り)，セルフターンオンのマージンを向上させる。今後の動向として，高周波動作(1MHz 以上)における素子設計においては，さらに Ciss, Crss の両方を小さ

くすると共に，Ciss と Crss の比も考慮(Crss≪Ciss)した改善が必要です。また，素子の改善のみならず，Q2オフ時におけるゲート・ソース間のインピーダンス(RS + jωLS)を回路設計や実装上で極力小さくすることが必要であり(上記式 VGS(Q2)は本来(RS + jωLS))1/jωCiss のとき成り立つものであるから)，こうした工夫により素子の性能を十分発揮することができます。

2

M

Ch3

Tek

Math

Ch1Ch1 Ch2 M A10.0V

PW = TVoutVin

VG

S: 5

V,2

V/D

IV

10.0V 20.0VCh140.0ns2.00V

50.40%5.00V 40.0ns

1

T

VD

S: 10V

/DIV

t: 40ns/DIV

VoutCrss

dV/dt

Q1

Q2Ciss

Lo-Side VGS(2V/DIV)

Hi-Side VGS(5V/DIV)

Hi-Side VDS

Lo-Side VDS

Self Turn-on(ts= 10ns)

Vin

Hi-Side

Lo-Side

VGS(Q2) = dVds(t)Crss

Ciss + Crss

T

PWMControlIC

CPU Core

Hi-SidePulse

Lo-Side( Ron)

Hi-SideHi-dV/dtLo-Side(Ciss, Crss)

( )

図 2.34 同期整流回路の問題点

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3. パワーMOS FET のアプリケーション

3.1 アプリケーションマップ図 3.1 にパワーMOS FET, IGBT のアプリケーションマップを示します。

10 20 30 50 100 200 500 1000

10

20

50

2

5

200

500

100

I D(A

)

VDSS (V)

VRM

DC/DC

EPS

DC/DC

EV

UPS

IGBT

SW

ABS

図 3.1 パワーMOS FET, IGBT アプリケーション

パワーMOS FET 3. パワーMOS FET のアプリケーション

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3.2 自動車用

3.2.1 自動車電装機器の技術動向図 3.2 に，自動車電装機器の技術動向を示します。

PC

MPU

DC/DC

DAD

VB

i

60V D7-LSMD

DC/DC 500V AP5-H(Vin=160 400V Vout=14V/80A)

ASV

(Advanced Safety Vehicle)HEV

5 IGBT

HEV

100V D7-L

400V D6-H

LAN

HID

42V

+(D7-L )

FET(HSOP20 )( )D7 Pch 100V

VSC

DVD

14VM

42VM

DC/DC

80-100VMOS FET

80-100VMOS FET

14V42V

14V( )16V( )

42V( )58V( )

図 3.2 自動車電装機器の技術動向

3.2.2 自動車用 ABS 応用例図 3.3 に，自動車用 ABS 応用例を示します。

ICIC

2SK31352SK3553

IC

IC

CPU

2SK2869HAT2033RJ

2SK2926HAT2038RJ

2SK2788

図 3.3 自動車用 ABS 応用例


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3.2.3 自動車用パワーステアリング応用例図 3.4 に，自動車用パワーステアリング応用例を示します。

ICCPU

VB

VB

IC

IC

2SK31632SK31362SK3418

図 3.4 自動車用パワーステアリング応用例

3.2.4 自動車用 HID ヘッドランプ制御応用例図 3.5 に，自動車用 HID ヘッドランプ制御応用例を示します。

IC IC

IC

200 250VNMOS

500VNMOS

60VNMOS

HID

MOS FET

図 3.5 自動車用 HID ヘッドランプ制御応用例


Rev.10.00 2009.09.29 Page 44 of 49 RJJ05G0003-1000

3.3 電源用

3.3.1 スイッチング電源 • 応用機器

ネットワークサーバ，WS(ワークステーション)，RAID 図 3.6 に，スイッチング電源の応用例を示します。

RAID

PFCPFC+PWM

DC/DC

VRM

* :

MOS FET

500V

500V

30 to 60V

20 to 30V

20 to 30V

IC

HA16142HA16158*

HA16341HA16342

—

5V

5V

2.5V12V

PWMIC

( )DC/DC

1.8V

5V

Vin AC2SK3235 × n

H7N0307LM × n

HAT2180RP

HAT2211RP

DC/DC

DC/DCPFC

Secondary IC HA16342

MainSW

SynchronousRectification

Current ShareHot Swap

Primary IC HA16142

AUXPFC

Voltage Detector

(PC )

2SK3235 × n

(N+1)

図 3.6 スイッチング電源の応用例


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3.3.2 DC/DC コンバータ • 応用機器

ノート PC，VTR カメラ，オンボード電源 2 次側，Li イオン電池パックの過充電保護用図 3.7 に，DC/DC コンバータの応用例を示します。

PC DC/DC

DC/DC

AC

Li Ion

AC

()

DC/DC

2.5V

2.5V

Vb

VbPWM

IC

MemoryLoad

3.3V

HAT2180RPHAT1048R × 2

HAT2211RP

HAT1048RHAT1054R

HAT2064R

HAT2071R

CPU

1.5V

HAT2198R × n

HAT2195R × n

2.5V

PWMIC

Vb

HDDCD-ROMDVD

PWMIC

5.0V

HAT1054RMPU

TFT

AC

+

IC

Li

HZM6.2Z

(GSM, CDMA)PDC,

, DSC, DVC

PC

1

2

8,94 series 2 parallel3 series 3 parallel

Li Ion DC/DC

DC/DCMOS FET

2 4 4 6 1 2 15 228 10

TFT

HAT1048RHAT1072HFY7BCH-02F

MOS

FET2SJ5762SK3289 Vb

HAT2219R

図 3.7 DC/DC コンバータの応用例


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3.3.3 VRM(Voltage Regulator Module) • 応用機器

デスクトップ PC，ノート PC，ネットワークサーバ，WS(ワークステーション) 図 3.8 に，VRM 用途の応用例を示します。

ControlIC

PWMControl

IC

Vin = 12V

Hi-Side

Single Phase

Multi Phase

Circuit Topology

Lo-Side

3 Phase to 4 Phase

Vout1.6V

PWMControl

IC

CPU

Vin = 12V

Vout1.3V

CPU

1.6

1.0

1.5

CPU Carri

er Fre

quency

fc (G

Hz)

Vout

1.3

1.1

1.2

2000 20052001 2002 20042003

High End CPU

Note PC

Iout

Iout

Note PC

90W 120W

Year

Outp

ut V

oltage

Vout

(V

)C

PU

Carr

ier

Fre

quency fc (

GH

z)

Supply

Curr

ent Io

ut (A

)

2.0

0

0.5

1.0

1.5

200

0

50

100

150

図 3.8 VRM 用途の応用例


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3.3.4 ベースステーション SMPS(Switch-Mode Power Supply) 図 3.9 に，ベースステーション SMPS の応用例を示します。

AC-DC SMPS System Base Station

UPS

AC 6.6kV

AC-DC

AC-DC

AC-DC

DC/DC

DC/DC

DC48V

Vin(AC)200V

Control IC

H5N2507P

SBD

ControlPWM IC C

CPWM IC

H5N5004PLH5N5005PL

HighVoltage

Input PWMRectifier

DC/DCMain Switch

SynchronousRectifier

PFC

Hot Swap

SBD

2SK3228

Error VoltageDetectorCircuit

ShuntRegIC

Vout= 48V

RectifierDiode

MOS FET

500V AP5-HF(Built-inFast Recovery Diode)

250V AP5-HF(Built-inFast Recovery Diode)

Low Voltage

D6/D7-L UltraLow RDS(on)

HA17341

(2 4 / )

図 3.9 ベースステーション SMPS の応用例


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3.3.5 通信機器用 DC/DC コンバータ図 3.10 に，通信機器用 DC/DC コンバータの応用例を示します。

DC/DC

HAT2058R

ControlIC

ControlIC

DC48V

Vout = 1.5 2.0V at η = 90%

LSI 5V,3.3V 1.5V 2.0V

DC-DC

ShuntRegIC

THM(ThermalTemperature Resistor)

Unit

MOS FETSBDMOS

2000

2.0

0

0.5

1.0

1.5

200

0

50

100

150

2001 2002 2003 2004 2005

1.61.5

1.3

1.0

0.8

Vout

Year

Output Current

Current Slew Rate

Ou

tpu

t V

olta

ge

V

ou

t (V

)

Ou

tpu

t C

urr

en

t Io

ut

(A

)C

urr

en

t S

lew

Ra

te (

A/μ

s)

Trends in Output Voltages andCurrent Demand for DC/DC

1.2

200V to 250VAP5-H Low Ron/Qgd

HAT2077RH5N2508DS

ICHA17L431ALP

D7-L Ultra Low Ron &Low Qg/Qgd30V/5.0mΩ/SOP-8(HAT2064R)30V/2.9mΩ/LFPAK(HAT2099H)

図 3.10 通信機器用 DC/DC コンバータの応用例


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3.4 モータ駆動用

3.4.1 小型モータ駆動用 • 応用機器アプリケーション機器

HDD (ボイスコイルモータ) H ブリッジカメラモータ，電子スロットル HDD (スピンドルモータ) 3 相 PPC，プリンタ (紙送りモータ，ポリゴンミラー)

図 3.11 に，小型モータ駆動の応用例を示します。

PPC, (H )

HDD

( )

M

+VDD +VDD

R Sense

W

VU

図 3.11 小型モータ駆動の応用例

神奈川県川崎市中原区下沼部1753 〒211-8668

パワーMOS FET

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アプリケーションノート

パワーMOS FET アプリケーションノート · 4....

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