2015 年 6 月 Altera Corporation

WP-01251-1.0

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アルテラの 3D SiP (System-in-Package)テクノロジを活用した次世代プラットフォームの

実現Manish Deo, Senior Product Marketing Manager, Altera

ホワイトペーパー

次世代プラットフォームでは、帯域幅の拡張、柔軟性の向上、および機能の強化と同

時に、消費電力プロファイルやフットプリント要件の引き下げがますます必要になっ

ています。このホワイトペーパーでは、次世代プラットフォームのシステム要件を評

価し、従来のソリューションではこれらの要件を効果的に満たすことができない理由

について解説します。ここでは、Stratix® 10 FPGA & SoC に採用されているアルテラ

のヘテロジニアス 3D SiP (System-in-Package) テクノロジについて紹介します。このテ

クノロジにより、帯域幅の拡大、消費電力の削減、フォーム・ファクタの小型化、お

よび機能と柔軟性の向上を実現し、次世代プラットフォームの構築を可能にします。

Stratix 10 FGPA & SoC は、あらゆる集積度で 3D SiP ベースのトランシーバを採用して

います。このホワイトペーパーでは、この次世代トランシーバ・ソリューションの拡

張性、柔軟性、および早期市場投入のメリットについて詳しく紹介します。さらに、

SiP テクノロジの物理構造を挙げ、他の手法と比較し、このテクノロジが次世代プラッ

トフォームの個々の要件にどのように対応しているのかについても解説します。

次世代システムの課題次世代プラットフォームは、データ・センター機能、IoT (Internet of Things)、400G ～テラビットのネットワーキング、光伝送、5G ワイヤレス、8K ビデオなどの爆発的な

帯域幅を必要とするアプリケーションによって引き起こされる新たなシステムの動

向に遅れをとらないよう、急激に進化しつつあります。その結果生じる接続や処理の

拡張は、製造されるコンポーネントのタイプから効率の高いシステムや関連するサー

ビスに至るまで、半導体の世界に著しい影響を及ぼします。この新たな状況を精査す

ると、いくつかの興味深い動向が明らかになります。

たとえば、次世代データ・センターのワークロードには、今日の汎用サーバーの機能

を上回る、高い演算機能、柔軟性、および消費電力効率の必要性がますます増加して

います。さらに、データ・センターのインフラストラクチャを仮想化し、汎用サー

バーに対するサービスとして提供することによって、複雑さを低減し、ビジネスの俊

敏性と拡張性の向上を実現する必要があります。ただし、サーバーの性能向上速度は、

主に消費電力の問題により制約されています。特定のワークロード用にデータ・セン

ター・ソリューションを設計すると、効率化は図れますが、そのソリューションの均

質性と柔軟性が著しく制限されます。データ・センター・サービスは急激に進化し、

それに対応可能なハードウェアを必要とするため、柔軟性は非常に重要です。つまり、

次世代データ・センター・プラットフォームの課題とは、性能 (高速化)、消費電力効

率、および柔軟性の向上を同時に実現することです。

rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS are trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in s and logos identified as trademarks or service marks are the property of their respective holders as common/legal.html. Altera warrants performance of its semiconductor products to current ith Altera's standard warranty, but reserves the right to make changes to any products and services era assumes no responsibility or liability arising out of the application or use of any information, erein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the ations before relying on any published information and before placing orders for products or

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ページ 2 次世代システムの課題

図 1. データ・センターの高速化

IoT の課題も同様です。IoT は、莫大な数の「スマート・オブジェクト」の飛躍的な

成長と近い将来の成功を目的として計画されました。これらのスマート・オブジェク

トは相互、またはクラウドやデータ・センターと接続および通信します。このインフ

ラストラクチャでは、処理が必要なデータと除外するデータを、すべてリアルタイム

で判断する必要があります。したがって、IoT には、データ・センターからエッジま

で見通せる、高度に接続され、柔軟性に優れた、高効率で帯域幅が広いインフラスト

ラクチャが必要です。この要件では、サービス・プロバイダ、データ・センター、ク

ラウド・コンピューティング、およびストレージ・システムを使用して、インター

ネット・トラフィックに対するこの飽くなき要求を満たすことが求められています。

全国のデータ・センター

地域のデータ・センター

モバイル事業者のデータ・センター

エッジ･ルーター

ビデオ・サーバー

ウェブ・サーバー

アクセス・ルータ

eNode B

ノード B

4G/LTE

2G/3G

アクセス・ルータ

SGSNGGSN

進化したパケット・コア

モバイル・バックホール

パケット光スイッチCPRI スイッチ・

プロセッサ

データ・センター・サーバーのアクセラレーション

高性能コンピューティング用のホスト・バス・アダプタ

IP コア

インターネット

SGWPGW

SBCビジネス/モバイル

VPN

MMEPolicyAAAHLRHSSQuote Billing

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次世代プラットフォームの実現

次世代システムの課題 ページ 3

図 2：IoT の状況

次世代プラットフォームには、共通に潜在する次のような課題があります。これは、

消費電力プロファイルとフットプリントの削減を要求しながらも、帯域幅の拡大およ

び機能の向上を実現するという課題です。つまり、これらの次世代プラットフォーム

の構築に使用されるデバイスは、処理量の増加、高速化、使用するプリント基板の削

減、エネルギー消費の低減を、すべて同時に行うことが求められています。この課題

に対応するには、半導体エコシステム全体で革新的なソリューションを生み出す必要

があります。

したがって、次世代プラットフォームの設計に携わるシステム・アーキテクトは、次

の要件への対応が必要です。

帯域幅の拡大

消費電力の削減

フットプリントやフォーム・ファクタの小型化

機能の強化

柔軟性の向上

歴史的に、システム・アーキテクトは、標準の PCB に搭載するディスクリート・コ

ンポーネントの数を増やし、消費電力要件を常に確認しながら機能と性能を最大限に

高めることによって、これらの要件に対応してきました。図 3 は、複数のディスク

リート・コンポーネント (FPGA、メモリ、CPU など) が標準の PCB に搭載される、従

来のソリューションを示しています。

2015 年 6 月 Altera Corporationアルテラの 3D SiP (System-in-Package) テクノロジを活用した

次世代プラットフォームの実現

ページ 4 次世代システムの課題

図 3. PCB を使用した従来型のディスクリート・コンポーネントの集積化

この従来型の集積スキームは、理論的な限界に近づいており、次世代要件への対応に

苦しんでいます。主な課題には次のようなものがあります。

チップ間の帯域幅が、土台となる PCB で許容される配線密度により制限される。

コンポーネント間で長い PCB トレースのドライブが必要なため、システムの消

費電力が過剰に高まる。

希望するシステム機能に必要なディスクリート・コンポーネントの数が原因で、

フォーム・ファクタが大きくなりすぎる。

システム・アーキテクトはこれらの制約に対処するために一部のコンポーネントにつ

いてモノリシック集積にすることを検討してきました。しかし、この集積方法は別の

課題に直結しています。これは IP の成熟度です。図 4 は、この難題を示しています。

異なる IP ブロックは異なるプロセス・ノードで成熟し、さらに、異なる時期に利用

可能になります。したがって、希望するすべての IP ブロックや機能をモノリシック

集積することはできません。たとえば、ベンダーが 14nm テクノロジを使用して論理

ダイを構築し、DRAM をチップに集積する場合、唯一の選択肢は、40nm 以前のテク

ノロジを使用して製造された DRAM を使用することです。この制約のため、モノリ

シック・ソリューションを進めることができません。

図 4：IP の成熟度 vs. プロセス・ノードの例

アナログ

アナログDRAM

DRAM

DRAM

フラッシュCPU

FPGA

フラッシュ

PCB

ASIC

利用可能な IP

開発中の IP

90nm 40nm 14nm 10nm

プロセス・ノード

IP

内蔵フラッシュ・メモリ

画像センサー

エンベデッド DRAM

高電圧

ロジック

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次世代プラットフォームの実現

アルテラのヘテロジニアス 3D SiP テクノロジを使用したインパッケージ集積 ページ 5

もう 1 つの主要な課題は、デバイス間の最高速接続を実現する必要があることです。

アルテラなどの FPGA ベンダーは、歴史的に、最新のトランシーバ技術を活用するこ

とでこの課題に対応してきました。アルテラの業界最先端のトランシーバ技術では、

現在、28 Gbps を超えるデータ・レートをサポートしています。Stratix 10 FPGA & SoCなどの次世代デバイスは、この業界最先端の技術を基に構築され、最大 56 Gbps まで

のデータ・レートをサポートするよう計画されています。図 5 に示すように、ハイエ

ンド・データ・レートの変調方式は進化しつつあり、PAM-4 などの新たな方式が将来

的にますます有望になっています。さらに、デバイスには、顧客要件を満たすために、

さらに数多くの埋め込みのハード・プロトコル IP が必要です。ただし、これらのプ

ロトコル規格の多くは進化し続けています。そのため、新たに出現する技術と IP ブロックを迅速に統合する革新的なソリューションを確立することが不可欠です。

図 5. 最高速接続により生じる新たな課題

次世代システムがもたらすさまざまな課題により、ソリューションの輪郭が見え始め

ました。従来のソリューションでは、将来の要件、つまり、帯域幅の拡張、消費電力

の削減、フォーム・ファクタの小型化、および機能と柔軟性の向上といった要件を満

たすことができません。ここでの課題は、これらの要件を満たす革新的で採算性のあ

る、拡張可能なソリューションを開発することです。

アルテラのヘテロジニアス 3D SiP テクノロジを使用したインパッケージ集積

Stratix 10 FPGA & SoC とともに、アルテラはヘテロジニアス 3D SiP (System-in-Package) テクノロジを導入しました。この独自のソリューションは、帯域幅の拡大、

消費電力の削減、フォーム・ファクタの小型化、および機能と柔軟性の向上といった

すべての課題に対処しています。また、製造上スケーラブルで簡単な、インパッケー

ジ集積も可能にしています。このソリューションでは、適切なプロセス・ノードに適

切な機能を統合することで、顧客が必要とするシステム機能をシングル・パッケージ

14nmFPGA

10.3Gbps

28Gbps

56Gbps

14.1Gbps 変

調

オプティカル

PAM-4

NRZ

Hard IP

PCIe Gen4

進化しつ

つある規

格

イーサネット

課題：新しい変調フォーマット

課題：急速に進化しつつある規格とマルチプロトコルの混在

課題：高速接続での幅広いデータ・レート

カルルルルルルルルルル

2015 年 6 月 Altera Corporationアルテラの 3D SiP (System-in-Package) テクノロジを活用した

次世代プラットフォームの実現

ページ 6 アルテラのヘテロジニアス 3D SiP テクノロジを使用したインパッケージ集積

で提供します。ヘテロジニアス 3D SiP テクノロジにより、アナログ、メモリ、ASIC、CPU などの多様なコンポーネントのインパッケージ集積が可能になります。また、異

なるプロセス・ノードのトランシーバ・ダイやタイルを同一のパッケージに集積でき

ます。後続のセクションでは、アルテラのヘテロジニアス 3D SiP テクノロジにより

モノリシック・ファブリックとトランシーバ・タイルを混載する方法を説明します。

図 6：3D SiP テクノロジを使用したヘテロジニアス・インパッケージ集積

3D SiP ベースのトランシーバ・タイル：拡張性および柔軟性の最大化

ヘテロジニアス 3D SiP テクノロジでは、トランシーバ・タイルやダイをコア・ファ

ブリック・ダイから分離します。トランシーバは独立して、コア・ファブリック・ダ

イの隣に配置されます。したがって、トランシーバとコア・ファブリック・ダイを同

じプロセス・ノードで製造する必要はありません。図 7 は、この集積を概念的に示し

ています。

図 7：アルテラのヘテロジニアス 3D SiP テクノロジの概念

ヘテロジニアス 3D SiP テクノロジを使用することにより、アルテラはシステム要件

に合わせてコンポーネントを組み合わせて、堅牢なソリューションを前世代よりも迅

速かつ効果的に提供することができるようになりました。Stratix 10 デバイスでは定評

のあるトランシーバ IP を活用し、検証とボード組み立ての回数を著しく低減し、顧

客の市場投入期間の基準を飛躍的に改善しています。3D SiP テクノロジによって、

PAM-4 などの新しい変調方式で 56 Gbps トランシーバをサポートできる拡張可能な

ソリューションが提供される予定です。同様に、独立したトランシーバ・タイルでは

カスタムの埋め込み IP のサポートが可能です。たとえば、初期の Stratix 10 トランシー

アナログ40nm

28nm

20nm

14nm

メモリASIC

CPU SoC

FPGA 14nmFPGA

機能の混在 プロセス・ノードの混在

+ +

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次世代プラットフォームの実現

アルテラのヘテロジニアス 3D SiP テクノロジを使用したインパッケージ集積 ページ 7

バ・タイルには PCIe Gen3 x16 ハード IP ブロックが 1 つ含まれています。今後のバー

ジョンでは、図 8 に示すように、PCIe Gen4、マルチポート・イーサネット、オプティ

カルなどのように、多様なハード IP モジュールをサポートできるようになります。

図 8：独立したトランシーバ・タイルによる柔軟性と拡張性の向上

幅広い展開を可能にするテクノロジが、インテル社が特許を取得している最先端の

Embedded Multi-Die Interconnect Bridge (EMIB) です。インテル社は、高度なパッケー

ジングとテスト機能を必要とするソリューションに対応するために EMIB を設計し

ました。主要な 14nm ファウンドリ・カスタマーとして、アルテラはこの最新のテク

ノロジを使用する権利を付与されています。EMIB テクノロジは、簡潔な集積フロー

を提供するとともに、同一パッケージ内でヘテロジニアス・ダイ間の超高密度配線を

実現します。また、他のインパッケージ集積ソリューションでは複雑すぎたり、また

はコストがかかりすぎたために実装できなかったインパッケージ機能の実装を可能

にします。図 7 に示すように、EMIB はトランシーバ・ダイをモノリシック FPGA ファ

ブリックに接続します。次に、このペーパーでは、EMIB テクノロジをさらに深く堀

下げ、このテクノロジの重要なメリットを他の集積ソリューションと比較して紹介し

ます。

EMIB のメリット

EMIB テクノロジにより、製造フローの簡素化、性能の向上、シグナル・インテグリ

ティの強化、および複雑さの低減がもたらされます。図 9 は、物理パッケージ構造を

示しています。この構造では、FPGA ファブリック・ダイ (1) と 2 つのトランシーバ・

ダイ (2) をヘテロジニアスに集積します。この 3 つのダイは標準のフリップチップ実

装方式のボール・グリッド・アレイ (FCBGA) パッケージ基板 (3) に配置され、これが

土台となる PCB に接続します。ダイとパッケージ・ボール間の配線には標準の

FCBGA 配線 (4) が使用されます。このアセンブリは標準のパッケージ・リッド (5) でシングル・パッケージ・ソリューションを形成します。このパッケージ基板には、複

数の EMIB (6) が埋め込まれています。EMIB は、超高密度配線を使用してダイを接続

することで、ヘテロジニアスなインパッケージ集積を可能にします。

トランシーバPCIe Gen3 最大 30 Gbps で

作動する 144 個のトランシーバ

トランシーバ

イーサネット

トランシーバ

56G

トランシーバ

PCIe Gen4

トランシーバ

PAM-4

トランシーバ

その他

オプティカル

将来のタイル・バージョン例初期のタイル・バージョン

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ページ 8 アルテラのヘテロジニアス 3D SiP テクノロジを使用したインパッケージ集積

図 9. EMIB テクノロジを使用したヘテロジニアス集積

より洗練された革新的なインパッケージ集積

図 10 に示すように、EMIB は基礎となるパッケージ基板に埋め込まれた小さなシリコ

ンチップで、ダイ間に専用の超高密度配線を提供します。尚、EMIB の物理寸法は集

積可能なダイの数を制限しません。一方、他の実装方法では、集積するダイの全長を

超える大型のシリコン・インターポーザを、パッケージ基板の上に搭載して使用しま

す。大型のシリコン・インターポーザではソリューション・コストがかかりすぎ、反

りなどの問題を生じやすくなります。また、マイクロ・ビアを使用するマイクロ・バ

ンプも多数必要とするため、最終的な歩留りおよび製造の複雑さに影響します。さら

に、インターポーザを使用して集積することが可能なダイの数は制限されるため、拡

張性にも影響します。

図 10. EMIB 実装 vs. その他のインターポーザ・ベースの実装

性能の向上

Stratix 10 FPGA & SoC では、EMIB のヘテロジニアス・インパッケージ集積機能を活

用し、最高レベルの性能を実現しています。図 10 に示すように、EMIB では、集積対

象のダイの I/O やバンプの数が少ないため、I/O やバンプをできるかぎりダイのエッ

ジ近くに配置できます。この手法では、ダイ間の物理接続が非常に正確になり、配線

も短くなります。配線が短いため、配線からドライビング・バッファに送られる負荷

が軽減され、その結果、性能が向上します。一方、他のソリューションでは、大型の

インターポーザ基盤を使用してロジック・ファブリックを再接続します。このホモジ

ニアス集積では、接続に I/O またはバンプが多数使用されるため、ダイのエッジから

中心に向けて広く配置されます。この配置により、配線が大幅に長くなるため、ドラ

イビング・バッファにかかる負荷も高くなります。最終的には、性能の低下につなが

ります。

回路基板

(1) Stratix 10 FPGA(5) パッケージ・リッド

パッケージ

(4) パッケージ・ボール

標準パッケージ・トレース バンプ

(3) パッケージ基板 (6) EMIB

(2) トランシーバ・ダイ

ダイ (シリコン)

d

FPGA ダイ

長い配線

EMIB

インテル の EMIB を実装した Stratix 10 FPGA ＆ SoC

FPGA ダイパッケージ・リッド

パッケージ基板

ダイ

その他のマルチダイ集積

FPGA ダイ FPGA ダイFPGA ダイパッケージ・リッド

インターポーザ (シリコン)

パッケージ基板パッケージ・トレース

TSV

ダイ

小型の EMIB製造がシンプル高性能短い配線TSV 不要

短い配線

大型のインターポーザ製造が複雑性能低下長い配線ハイシリコン・インポーザ TSV キャパシタンス

vs.

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アルテラのヘテロジニアス 3D SiP テクノロジを使用したインパッケージ集積 ページ 9

複雑さの低減、シグナル・インテグリティとパワー・インテグリティの向上

EMIB ベースのフローでは、製造の複雑さが大幅に低減されます。図 11 に示すように、

EMIB ソリューションでは、ユーザー I/O、パワー、トランシーバ・シグナルに対して

次のようなシンプルな 2 段階接続を提供します。バンプと標準パッケージ・トレース

間、標準パッケージ・トレースとパッケージ・ボール間の 2 段階接続です。標準パッ

ケージ・トレースは、FCBGA パッケージに広く使用されています。このシンプルな接

続により、結果として製造の複雑さが低減され、シグナル・インテグリティとパワー・

インテグリティが向上します。ICR (Insertion Loss to Crosstalk Ratio) や PSRR (PowerSupply Rejection Ratio) などの主要パラメータは、モノリシック設計に匹敵します。

一方、他のソリューションでは、パッケージ・ボールに接続する必要がある信号に対

し、次のような複雑な 4 段階接続が必要となります。バンプとシリコン貫通電極 (TSV)間、TSV とバンプ間、バンプとパッケージ・トレース間、パッケージ・トレースと

パッケージ・ボール間の 4 段階接続です。この接続では、すべてのユーザーピンに

TSV が必要であるため、製造フローが大幅に複雑になります (EMIB フローでは TSVは不要)。TSV の工程が製造上の複雑性を増大させることにより、歩留りの低下を招

き、全体的な採算にも影響を及ぼします。さらに、これらの他のソリューションでは、

多数の TSV を使用します (最大 10,000 個)。この複雑な 4 段階接続では、高速信号の

シグナル・インテグリティが不十分になり、電力供給ネットワークの IR ドロップを

引き起こします。また、TSV により、直列抵抗とキャパシタンスも追加されるため、

トランシーバ・ブロックの高速設計がさらに複雑で困難になっています。インター

ポーザ配線のクロストークおよび TSV 間の結合は ICR 仕様に影響を及ぼす可能性が

あります。TSV を使用した信号と電源レール間の結合は PSRR 仕様に影響を及ぼす可

能性があります。

図 11. EMIB を使用した複雑さの低減およびシグナル・インテグリティの向上

ヘテロジニアス 3D SiP 集積は次世代トランシーバ、ペリフェラル、メモリなどの拡

張性と柔軟性に関する要件に対応する最適なソリューションではありますが、次世代

プラットフォーム要件を満たすためには、モノリシック FPGA ファブリックが不可欠

です。次のセクションでは、モノリシック・ファブリックを使用するメリットを、イ

ンターポーザ・ベースの積層コア・ファブリック・ソリューションと対比して詳細に

説明します。

モノリシック・コア・ファブリック：性能および利用の最大化

モノリシック FPGA コア・ファブリックは、最大の性能と使用率を実現し、配線混

雑、利用ボトルネック、または性能低下に陥ることなく、可能なかぎり最高のレート

でデータを処理できるようにするために大変重要です。14nm トライゲート・プロセ

ス・テクノロジおよび新しい HyperFlex™ コア・アーキテクチャを採用することで、

FPGA ファブリックもまた、前世代と比較して平均で 2 倍の性能向上を実現しています。

図 12 では、Stratix 10 FPGA などのモノリシック・ファブリックを備えたデバイスと、

モノリシック・ファブリックを複数のスライスに分割し、インターポーザ・ベースの

インテル の EMIB を実装した Stratix 10 FPGA ＆ SoC

FPGA ダイパッケージ・リッド

パッケージ基板

ダイ

PKG Trace

その他のマルチダイ集積

FPGA ダイFPGA ダイパッケージ・リッド

インターポーザ (シリコン)

パッケージ基板パッケージ・トレース

ボールマイクロ・バンプ バンプ

パッケージ・トレース

ボールバンプ

28G トランシーバ・ソリューション (複雑な 4 段階接続および最大 10,000 個の TSV を使用)28 Gbps + トランシーバ・ソリューション (シンプルな 2 段階接続を使用、TSV は不使用)

パッケージ・トレース

FPGA ダイ (シリコン)

TSV

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ページ 10 アルテラのヘテロジニアス 3D SiP テクノロジを使用したインパッケージ集積

テクニックを使用してそれらを再接続する競合製品とを比較しています。

図 12：モノリシック・ファブリック搭載の Stratix 10 デバイス vs. 他の積層コア・ファブリック・ソリューション

他のソリューションは、モノリシック・ファブリックと比べて性能の低下に苦しんで

います。図 13 は、トロント大学とサンパウロ大学の研究者による個々の研究結果を

示しています。

赤、黄色、緑の各線は、従来型のインターポーザを使用してロジックを接続する

他のソリューションで生じる、0.5、1.0、1.5 ns のインターポーザ遅延を示してい

ます。

緑の線は、現在市場で入手可能な他のソリューションで生じたインターポーザ遅

延を示しています。

青の線はモノリシック・ファブリックを表しており、インターポーザ遅延はあり

ません。

結果から、インターポーザを使用してロジック・ファブリックを接続する際には、著

しい性能低下が見られることがわかりました。実際、この結果からわかるように、

1.5 ns インターポーザ遅延では、純粋なモノリシック・ソリューションと比べて最大

50 % 性能が低下しています。

図 13：モノリシック・ファブリックを基準とした場合の性能の低下

1 この研究の詳細については、論文「CAD and Routing Architecture for Interposer-Based Multi-FPGA Systems」 (サンパウロ大学 Andre Hahn Pereira およびトロント大学 Vaughn Betz 著) を参照してください。

Stratix 10

vs.

その他のソリューション

数に制約がある低速配線複数の FPGA ファブリック/スライス

高い接続性

スライス 1 スライス 2 スライス 3

多数の高速配線シングル FPGA ファブリック

015

20

25

30

35

40

10 20 30 40% 配線切断

モノリシック FPGA

競合ソリューションの場合のインターポーザ遅延

～ 10 % 低速

～ 50 % 低速 インターポーザ遅延

クリティカル・パス遅延 (ns)

50 60 70 80 90

0.0 ns0.5 ns1.0 ns1.5 ns

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次世代プラットフォームの実現

結論 ページ 11

結論次世代プラットフォームには、大幅な性能の向上、消費電力の削減、フォーム・ファ

クタの小型化を実現する革新的なソリューションの必要性がますます高まっていま

す。データ・センター機能の激増や IoT テクノロジの急増が主要な推進要因として発

生しています。さらに、テラビット・ネットワーキング、光伝送、8K ビデオ、およ

び 5G ワイヤレス・ドメインの飛躍的な発達により、半導体エコシステムでの革新的

なソリューションの確立が必須となっています。

Stratix 10 FPGA & SoC により、大幅な帯域幅の拡大、消費電力の削減、フォーム・

ファクタの小型化、および機能と柔軟性の向上を実現する製品の投入が促進され、多

様な次世代プラットフォームが可能になります。Stratix 10 FPGA & SoC にヘテロジニ

アス 3D SiP テクノロジを導入することで、アナログ、メモリ、ASIC、CPU などシス

テムに不可欠なコンポーネントの効果的なインパッケージ集積が可能になりました。

このソリューションは、拡張性の向上、リスク低減、市場投入期間の短縮を実現し、

多様な用途に対応しています。さらに、Stratix 10 FPGA & SoC はインテルの 14nm トライゲート・プロセス・テクノロジと新しい HyperFlex コア・アーキテクチャを組み

合わせることで、前世代と比べて、平均で 2 倍の性能向上を実現しています。プロセ

ス・テクノロジ (14nm トライゲート)、モノリシック・コア・ファブリック (高度な

HyperFlex コア・アーキテクチャを含む)、および最先端のパッケージ集積化を Stratix10 FPGA & SoC に取り込むことで、次世代プラットフォームの状況は大きく変わるこ

とになります。

2015 年 6 月 Altera Corporationアルテラの 3D SiP (System-in-Package) テクノロジを活用した

次世代プラットフォームの実現

ページ 12 参考文献

参考文献 EMIB に関する詳細：

www.intel.com/content/www/us/en/foundry/emib.html

Microsoft White Paper: A Reconfigurable Fabric for Accelerating Large-Scale Datacenter Services, Andrew Putnam, Adrian M. Caulfield, Eric S. Chung, Derek Chiou, Kypros Constantinides, John Demme, Hadi Esmaeilzadeh, Jeremy Fowers, Gopi Prashanth Gopal, Jan Gray, Michael Haselman, Scott Hauck, Stephen Heil, Amir Hormati, Joo-Young Kim, Sitaram Lanka, James Larus, Eric Peterson, Simon Pope, Aaron Smith, Jason Thong, Phillip Yi Xiao, Doug Burger.

Cisco White Paper: Attaining IoT Value: How To Move from Connecting Things to Capturing Insights, Gain an Edge by Taking Analytics to the Edge, Andy Noronha, Robert Moriarty, Kathy O’Connell, Nicola Villa.

文書改訂履歴表 1 に、この文書の改訂履歴を示します。

表 1. 文書改訂履歴

日付 版 変更内容

2015 年 6 月 1.0 初版

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