アナログ回路用MOSFET特性と増幅器の小信号等価回路

群馬大学

松田順一

第２７６回群馬大学アナログ集積回路研究会

2015年06月18日（木） 16:00〜17:30

1

概要

• MOSFET特性 • 強反転特性、飽和領域特性、弱反転特性、小信号等価回路

• 基礎定理・法則 • キルヒホッフの法則、テブナンの定理、ノートンの定理、重ねの理

• 増幅回路と等価回路 • ソース接地、ゲート接地、ドレイン接地、カスコード接続

• 増幅回路の周波数特性

• 出力側ローパス・フィルタ、遮断周波数、ミラー効果、入力側ローパス・フィルタ、ソース接地とカスコード増幅回路の周波数特性

• 差動増幅回路利得

• 付録

2

ＭＯＳＦＥＴ構造とバイアス設定とIDS-VDS特性（強反転）

3

DSV

SBV

GSV

n n

G

S D

B

DSI

基板p

空乏層反転層

4GSGS VV

3GSGS VV

2GSGS VV

1GSGS VV

0 DSV

飽和領域 線形領域

DSI

TGSDS

VVV

'

飽和電圧

強反転のIDS-VDS電流式

4

SBV

0

12

1

'2' ,2

DSDSDSDSTGSoxDS VVVVVVCL

WI

　

SBFBT VVV 00

'2 oxAs CNq

）　　　（ tF 620 qkTt

線形領域の電流式

飽和領域の電流式

'

2

' ,2

DSDSTGS

oxDS VVVV

CL

WI

　　　　　　

簡単のため α=1 として扱う。また、 とする。 '

oxCL

W ）素電荷量（

絶対温度

）ボルツマン定数（

熱電圧

フェルミ電位

基板不純物濃度

基板誘電率

基板バイアス係数

フラット・バンド電圧

閾値電圧

ト容量単位面積当たりのゲー

：移動度

チャネル長

チャネル幅

C10602.1:

:

J/K1038.1:

:

:

:

:

:

:

:

:

:

:

19

23

'

q

T

k

N

ε

V

V

C

L

W

t

F

A

s

FB

T

ox

ＭＯＳＦＥＴ電流（飽和領域の特性）

5

　　22

21

2TGSDSTGSDS VVVVVI

飽和電流（飽和領域の傾き含む）

出力コンダクタンス（ソース・ドレイン・コンダクタンス）

ゲート相互コンダクタンス

飽和ドレイン電圧

DS

DS

DS

o

sdo IV

I

rgg

1

ovDS

TGSDsat

IVVV

2

オーバードライブ電圧:ov

DSTGS

GS

DSm IVV

V

Ig 2

DS

DSTGS

ox

TGSox

TGSoxDS

VL

VVV

CL

W

L

LVVC

L

W

VVC

LL

WI

12

12

2

2

'

2

'

2

'

cTGSoxDS

doxcoxm

VVWCI

vWCWCg

''

max

''

　

となる。

　

速度飽和がある場合、

キャリアの飽和速度臨界電界 : ,:maxdc v

弱反転のlogIDS-VDS特性

6

t

DS

GS

n

Id

dVS

3.2

log

Swing Gate

　　

弱反転領域の式 チャージ・シート・モデル

強反転領域の式

DSIlog

jIlog

fixed:

fixed:

SB

DS

V

V

Weak Moderate Strong

GSVMV HVTV

　tDStMGSVnVV

toxDS eenCL

WI

11)/()(2'

SBFFFBM VVV 22

SBF Vn

221　

弱反転領域の電流式

TMDS

nVV

DS VVVeI tTGS

,V 1.0 ,)/()( 　

t

DS

VVGS

DSm

I

nV

Ig

DSBS

1

,

ゲート相互コンダクタンス

qkTt

MOSトランジスタ小信号等価回路（簡易版）

7

gsC gdC

bsCbdC

gbC

gsmvg

bsmbvg

sdg

（G）

（D）

（B）

（S）

DSBS VVGS

DSm

V

Ig

,

DSGS VVBS

DSmb

V

Ig

,

BSGS VVDS

DSsd

V

Ig

,

ゲート相互コンダクタンス

基板相互コンダクタンス

ソース・ドレイン・コンダクタンス

出力コンダクタンスとゲート相互コンダクタンス（飽和領域）

8

固定:DSV

DSV

飽和領域 線形領域

DSI

0

固定:GSV

oDS

DSsd

DS

DS

rV

Ig

V

I 1

TGS

GS

DSm

GS

DS VVV

Ig

V

I

DSI

DSV

飽和領域

　2

2TGSDS VVI

GSV

DSI

0

DSI

GSV

出力コンダクタンス ゲート相互コンダクタンス TV

ｇｍとｇｍｂの関係、ｇｍとｇｓｄの関係

9

'

'

1

0

112 ox

b

SB

T

SBm

mb

C

Cn

dV

dV

Vg

g

g m

g mb

ゲート

ソース ドレイン

空乏層

基板

I DS

V S V D

V G

V B

C' ox

C' b

F

tF

n

2 :

62:

0

01

g m

g sd

ゲート

ソース ドレイン

空乏層

基板

I DS

V S V D

V G

V B

（DIBL)

(飽和領域：DIBLの場合)

L

t

V

V

g

g ox

ox

s

DS

T

m

sd

5.0

　

gmとgmbの関係 gmとgsdの関係

強反転領域での容量

10

2

1

1

,,

12

2

1

,,

2

2

,,

121

,,

2

,,

1

1

3

1

113

221

13

22

113

2121

13

212

ox

VVVB

Ggb

gdox

VVVD

Bbd

ox

VVVD

Ggd

gsox

VVVS

Bbs

ox

VVVS

Ggs

CV

QC

CCV

QC

CV

QC

CCV

QC

CV

QC

DSG

BSG

BSG

BDG

BDG

　

　

　

　

　

ｿｰｽ側

容量

ﾄﾞﾚｲﾝ側

容量

ｹﾞｰﾄ～基板間容量

'

'

'

,0

,1

DSDS

DSDS

DS

DS

VV

VVV

V

SBV

0

12

1

強反転領域での各容量の関係

11

VDSまたはVGSが小さい場合

111'

'

ndV

dV

g

g

C

VC

C

C

C

C

SB

T

m

mb

ox

SBbc

gd

bd

gs

bs

V S

V B

V G

V D

N+N+

ゲート

P型基板

空乏層

C gs

C' bc

C' ox

C ｂｄC ｂs

C ｇｄg m

g mb

≒(α １-1)倍

Cgs

Cgd

Cbs

Cgb

Cbd

倍11

倍11

Saturation Non-saturation

小信号容量 vs. VDS (VSB=0)

完全QS（Quasi Static） MOSFET小信号等価回路

12

簡易版から追加

gbbgmx

bddbmb

gddgm

CCC

CCC

CCC

gsCgdC

bsCbdC

gbC

dt

dvC

gs

m

dt

dvC bs

mb

gsmvg

sdg

sdC

dt

dvC

gb

mx

bsmbvg

gi

disi

bi

（g）

（b）

（d） （s）

lkkl

ol

Kkl

oK

Kkk

CCkl

v

qC

v

qC

　一般に、

　

,

,

動作点での容量

非飽和領域での各容量

ｹﾞｰﾄ側容量

基板側容量

ｹﾞｰﾄ～基板間容量

ﾄﾞﾚｲﾝ～ｿｰｽ間容量

ﾄﾞﾚｲﾝ/ｿｰｽ容量

lkklDS

lkklDS

CCV

CCV

の場合、一般に、

の場合、

0

0

0

6

3

0

2

1

2

10

1

1

'

1

'

mxmbm

oxsdds

oxssdd

bggb

bbsbbsbddb

SBbcggbb

gg

sggsgddg

oxoxgg

DS

CCC

CCC

CCC

CC

CCCCC

WLVCCC

CCCCC

WLCCC

V

　

　

　

　

　

　

　

　

での容量

13

飽和領域での各容量

oxbggb

SBbcgsbs

SBbcsgsb

oxgs

oxsg

bd

SBbcdgdb

gd

oxdg

DSDS

CCC

WLVCCC

WLVCCC

CC

CC

C

WLVCCC

C

CC

VV

1

1

'

1

'

1

'

1

'

3

1

3

21

5

21

3

2

5

2

0

15

41

0

15

4

0

　

　

　

　

　

　

　

　

　

る。での容量は、以下とな

0

15

41

15

4

5

2

0

3

11

3

2

3

1

3

2

0

15

4

'

1

1

1

11

1

1

1

mx

SBbcmmb

oxm

oxss

dd

oxbb

oxgg

sd

oxds

C

WLVCCC

CC

CC

C

CC

CC

C

CC

ドレイン側容量

ソース側容量

ｹﾞｰﾄ～

基板間容量

ﾄﾞﾚｲﾝ～ｿｰｽ間容量

14

各容量のVDS依存性

15

V 2 with V, 9.0,V 6.0 ,V 5.0 0

5.0

0 GST VV

Cdg

Cdb

Cbg

Csd

倍11

Saturation Non-saturation

VDS （V)

Cdg, Cdb, Cbg, Csd vs. VDS（VSB＝0）

Saturation Non-saturation

Cm

Cmb

Cmx

倍11

Cm, Cmb, Cmx vs. VDS（VSB＝0）

16

キルヒホッフの法則

• キルヒホッフ電流法則（第１法則） • 任意の接続点に流入（または流出）する電流の和はゼロになる。

• キルヒホッフ電圧法則（第２法則） • 任意の閉回路の各枝路の電圧降下の和はゼロになる。

（注）電圧源による電圧上昇（負の電圧降下）も含まれる。

（注）電流源による電流も含まれる。

0v

0i

⇒閉回路に沿っての仕事の積分がゼロ

⇒電流の連続性

キルヒホッフの法則の例

17

1R

1V

3R

2V

閉ﾙｰﾌﾟ１ 閉ﾙｰﾌﾟ２

2R

3I

2I

1I キルヒホッフ第１法則 0321 III

キルヒホッフ第２法則

閉ループ１

閉ループ２

0222111 VIRIRV

033222 IRIRV

133221

23121

2

RRRRRR

VRVRI

133221

231312

RRRRRR

VRVRRI

133221

13213

2

RRRRRR

VRRRI

18

テブナンの定理

r

V

内部抵抗

電圧源

電源

電源→内部抵抗ゼロの電圧源＋内部抵抗（電圧源に直列）

・電圧源：電源の出力開放時の出力電圧 ・内部抵抗：電源の出力端子から見た抵抗 （電源内の電圧源→短絡、電源内の電流源→開放）

テブナンの定理の例

V2

R

R

R

R

R

R

R

R

R

R

R

R

R3

2

R

V V2 V V2 V

V3

4 V3

4

0

V3

4

R

V

5

4

0

19

＝

ＡＢの右側の電流は正しいが ＡＢの左側の電流は正しくない。

Ａ

Ｂ

20

ノートンの定理

rI 内部抵抗

電流源

電源

電源→内部抵抗∞の電流源＋内部抵抗（電流源に並列）

・電流源：電源の出力短絡時の出力電流 ・内部抵抗：電源の出力端子から見た抵抗 （電源内の電圧源→短絡、電源内の電流源→開放）

ノートンの定理の例

21

R3

2

RV

3

4

Ａ

Ｂ

R

V2

R3

2

RV

3

4

R

V

5

4Ａ

Ｂ

ＡＢを短絡

ＡＢの右側の電流は正しいが ＡＢの左側の電流は正しくない。

R

V2 R

3

2R

Ａ

Ｂ

R

V

5

4

22

電圧源から電流源への変換

r

V

rIR R

oIoI

VRr

RVo

I

Rr

rRVo

電圧源 電流源

⇒ r

VI

（電圧源の出力を短絡した時の電流 ⇒ 電流源の電流）

oo VV 電流源電圧源

23

電流源から電圧源への変換

r

V

rI RR

oIoI

VRr

RVo

I

Rr

rRVo

電流源 電圧源

⇒ IrV

（電流源の出力を開放した時の電圧 ⇒ 電圧源の電圧）

oo VV 電圧源電流源

24

重ねの理

V I

R R

V

3

I V I

R

R

R

R

R

R

R

R

R

R

R

R

R

R

R

V

3

V

RI3

2

I3

2

I3

1

R

V

3

RIV

3

2

3I

R

V

3

1

3

R

VI

33

2

線形回路

多数の電源がある 場合の電圧と電流

個々の電源からの 電圧と電流を加算

増幅回路：各接地による端子の役割

25

接地方式 ゲート端子 ドレイン端子 ソース端子

ソース接地 入力 出力 固定電位（接地）

ゲート接地 固定電位

（DCバイアス設定） 出力 入力

ドレイン接地

入力 固定電位（電源） 出力

固定電位 ⇒ 交流信号に対し接地

各入出力端子への電圧印加 ⇒ DCバイアス＋小信号

DCバイアス：MOSFETを飽和領域に設定

小信号：線形扱い

26

ソース接地増幅回路

相互コンダクタンス

MOSFET飽和動作

DTGS

GS

Dm IVV

V

Ig 2

ovD

TGSDsat

IVVV

2

dOD iII

outOD vVV inGS vV

DDV

LR

inmddOinmO

inTGSTGS

TinGSD

vgiiIvgI

vVVVV

VvVI

2

2

2

2

　

dLoutoutOdLO

dLOLDD

dOLDDD

iRvvViRV

iRIRV

iIRVV

inLmout vRgv

Lm

in

out Rgv

vA 0

小信号成分

増幅度

DCバイアス＋小信号

27

ソース接地増幅回路の小信号等価回路

D

DS

D

o

o IV

I

rg

1

出力コンダクタンス

orinmvg

inv

LR

outv

Lo

eff

out

eff

outinm

Loinm

Lo

Loinmout

RrR

Rvg

Rrvg

Rr

Rrvgv

//

//

ここで、

eff

outm

in

out Rgv

vA 0増幅度

28

ソース接地増幅回路の出力抵抗

onop

onop

onop

out

outeff

out rrrr

rr

i

vR //

DDV

outi

固定電位

inVoutout vV

opr

onr

opronr

outi

出力抵抗

inonop

eff

out RrrR ////

次段の入力抵抗 を無視できない場合

D

eff

outmI

RgA1

0

outv

の場合、上記 eff

outR

D

eff

outDmI

RIg1

,

inR

29

ゲート接地増幅回路

dOD iII

outOD vVV

inS vV

DDV

LR

固定電位

inLmout vRgv

Lm

in

out Rgv

vA 0

小信号成分

増幅度

inmddOinmO

inTGSTGS

TinGSD

vgiiIvgI

vVVVV

VvVI

2

2

2

2

　

dLoutoutOdLO

dLOLDD

dOLDDD

iRvvViRV

iRIRV

iIRVV

GSV

DCバイアス＋小信号

30

ゲート接地増幅回路の小信号等価回路

orinmvg

inv

LR

outv

inv

in

o

m

eff

out

in

out

inom

Lo

Lout

vr

gRv

vA

vrgRr

Rv

1

1

0　　

or

inv

LR

outv

inmvg

電流源

or

inom vrg 1

outv

LR

or

inom vrg

inv

outv電圧源

LR

Lo

eff

out

o

m

eff

out

in

out

in

o

m

eff

outout

L

outinm

o

outin

RrR

rgR

v

vA

vr

gRv

R

vvg

r

vv

//

1

1

0

　ここで、

　　　

　　

31

ドレイン接地増幅回路

dOD iII

outOS vVV

inGS vV

DDV

LR

outinmddOoutinmO

outinTGSTGS

ToutinGSD

vvgiiIvvgI

vvVVVV

VvvVI

2

2

2

2

　

dLoutoutO

dLOL

dOLS

iRvvV

iRIR

iIRV

outinLmout vvRgv

Lm

Lm

in

out

Rg

Rg

v

vA

10

小信号成分

増幅度

DCバイアス＋小信号

32

ドレイン接地増幅回路の小信号等価回路

or outinm vvg

L

eff

out

eff

outm

eff

outm

in

out

out

eff

outoutinm

RrR

Rg

Rg

v

vA

vRvvg

//

1

0

0

ここで、

　　　

LR

outv

invoutv

or outinm vvg LR

inv

33

レベル・シフト回路

inV

DDV

outV

I

ドレイン接地増幅回路の RL ⇒ 電流源

IVVV

VVVI

Tinout

Toutin

2

2

2

　　　

だけ低下　　から一定値は 2

IVVV Tinout

34

出力抵抗の増大化（ゲート電位固定＋ソースに抵抗接続）

SZ

outout vV

or

dD iI

固定電位 Sdm Zig

outvdi

SZ

or

SomoSmSo

d

outout

doSmSo

oSdmdSoout

ZrgrZgZri

vR

irZgZr

rZigiZrv

ドレインから見た出力抵抗 ⇒ gmro （真性利得）× ZS （ｿｰｽ側の抵抗）

or

SZ

outvdi

oSdm rZig

小信号等価回路

35

カスコード増幅回路の出力抵抗

ゲート接地増幅回路 outout vV

2onr

inin vV 1onr

122, ononmnnout rrgR

固定電位4

固定電位2

固定電位3

DDV

出力抵抗増大 ⇒利得増大（60dB程度）

M2の真性利得

433, opopmppout rrgR

M1

M2

M4

M3

4opr

3oprM3の真性利得

出力抵抗 （nch-MOSFETとpch-MOSFETの並列抵抗）

poutnout

eff

out RRR ,, //

ソース接地増幅回路

36

アナログ解析基本素子パラメータと回路の関係

DDS

Do

IdV

dIr

11

D

GS

Dm I

dV

dIg 2

ormg

1

DIDI

ovD

Dsat

IV

2

ダイオード接続MOSFET ゲート・バイアス印加のMOSFET

基本素子パラメータ

or

outvgsv

outmgsm vgvg

md

outoutmgsmd

gi

vvgvgi

1 　　

di

mo gr 1≫

outvdi

o

d

outodout r

i

vriv 　

)fixed(biasV

)fixed(biasV

or

37

増幅回路のローパス・フィルタ特性（出力端子側）

eff

outR

outveff

outR

outC

eff

outRinv outv outvinvinv

outCoutCinmvg invA0 invA0

dB0

90

dB/dec20

傾斜

0A

out

mp

eff

outmueff

outout

pC

gRg

RC 00 ,

1

u0plog

利得

位相

0

00

0

111

1

)(

1

1

p

eff

outm

eff

outout

out

eff

out

out

in

out

in

out

eff

out

outout

j

Rg

RCj

AA

CjR

Cj

v

vA

vA

CjR

Cjv

　　　

0

45

eff

outmRgA 0

in

out

v

vlog20dB)(利得

となる角周波数電圧増幅利得が

角周波数出力端子側の高域遮断

1 :

:0

u

p

直流増幅利得:0A

38

高域遮断周波数と利得の電流依存性

0p

out

mu

C

g

out

DS

out

mp

eff

outmuC

I

C

gRg 0

（一定）

out

DSDS

out

eff

outmp

eff

outmpDSpC

II

C

RgRgAI

A

1

12

2

0

2

0

2

02

0

0

DSo

eff

outDSm IrRIg 1 ,

電流：小

電流：大

log

0A

利得（

dB）

小大　大小　大　　電流：小 :,: , 00 Aup

DSDS

DSeff

outmII

IRgA

10

DSTGSm IVVg 20

利得

高域遮断周波数

ミラー（Miller）効果の理解

39

C

C2DDV

0

DDV

0

DDV

0

DDV

0

C2

入力側のみ電圧変化 出力側のみ電圧変化

DDDDinitial CVVCQ 0

DDDDfinal CVVCQ 0DDinitialfinaltotal CVQQQ 2

入出力の両側で逆方向の電圧変化

入力 出力

40

ミラー（Miller）効果

inV

C

VAVout

A

CA1 CA11A

CA

CA

11:

1:

　容量出力端子から見た実効

　容量入力端子から見た実効

入力 出力

入力 出力

inoutinin VACVVCQ 1

CAV

Q

in

in

1

outinoutout VACVVCQ 11 outin VAV 1 outV

入力端子からCに流れ込む電荷

出力端子からCに流れ込む電荷

CAV

Q

out

out 11

41

増幅回路入力端子側のフィルタ特性と入出力間の信号伝播

gsC outC

gdC

outR

outC

outR

gsC gdCA1

A

A

gdgsgd ACCCA 1入力容量：

gdi

piCAR

1：入力側高域遮断周波数入力 出力

入力 出力

ドレイン接地ソース接地＜ゲート

の値：

or

pi

iR

iR

入力側フィルタ特性

入出力間の信号伝播

を介する電流ﾀﾝｽによる電流ﾄﾗﾝｽ･ｺﾝﾀﾞｸ gdC

ingdzinm vCjvg

gd

mz

C

g ゼロ点:z

42

ソース接地増幅回路の周波数特性（ボード線図）

out

eff

out

po

gd

m

gd

m

z

gdi

piCRC

g

Cg

CRA

1 ,

1

1 ,

1

0

eff

outmRgA 0 の場合pozpi

z po log

popi

z

eff

outm

jj

jRg

A

11

1

)(

利得

利得=20log|A|

dB0

dB/dec 20

dB/dec 20

出力側遮断周波数

：ゼロ点周波数

入力側遮断周波数

:

:

po

z

pi

pi

43

カスコード増幅回路の遮断周波数

outv

inv

固定電位

入力端子での遮断周波数 （ミラー効果の影響小→高周波側へシフト）

点 X での 遮断周波数

出力端子での遮断周波数 （出力抵抗大→高域遮断周波数を低周波側へシフト）

1

2

11 1

1

gd

m

mgsi

pi

Cg

gCR

1M

2M

2

10

m

m

g

gA

X

DDV

22 1 MX mgを見た抵抗：から点

21

1

2

2

1 gsDgd

m

m

mpX

CCCg

g

g

outgd

eff

casout

poCCR

2,

1 122, oom

eff

casout rrgR

の拡散容量：点XDC

outC

iR

22 1 minxinxinxinxminx givRvgi

X

outv

inxv

inxm vg 2

inxi

⇒小

0

2

1 11 Ag

g

m

m

01

2 111

Ag

g

m

m

せるの２ポール特性と見な　≪一般に、 popipXpopi , ,

44

周波数特性比較（カスコードとソース接地増幅回路） 利得

=20

log|

A|

log ω po po

ｶｽｺｰﾄﾞ増幅器

ｿｰｽ接地増幅器

利得増大

高域遮断周波数低下

Lom

eff

outoom

eff

casout RrgRrrgR //11122, ≫出力抵抗：

・利得：カスコード増幅器≫ソース接地増幅器

カスコード増幅器 ソース接地増幅器

・高周波（出力端子での）遮断周波数：

カスコード増幅器≪ソース接地増幅器

⇒高周波領域の周波数特性：

カスコード増幅器≒ソース接地増幅器

0

高周波領域

カスコード増幅器 ≒ソース接地増幅器

単独増幅器（ソース接地）の入力許容範囲

45

inV

outV

outV

inV

DDV

TV

バイアス

0DDV

DDV

入力許容範囲

出力範囲

入力許容範囲が狭い

入力

出力

46

差動入力回路（差動入力信号と電流）

2

422

2,1

22

11

2121

422

2 ,

2

2

SS

in

SS

inSSSS

TGSTGS

GSGSin

I

v

I

vIII

IVV

IVV

IIVVv

inv

1I 2I

1M 2M

21 IIISS

SSI

1I

2I 2

SSI

SSI2 SSI2

20

2,1

2,1

SS

vin

m

I

v

Ig

in

差動入力信号（電圧）

in

SSSS vII

I22

2,1

):for ,( 2,1 小inin vvI ゲート相互コンダクタンス 差動増幅にすると単独増幅

より広い入力範囲で線形

47

差動増幅回路（差動入力信号の電圧利得）

1I 2I

2M1M

3M 4M

1I

21 IIiout

DDV

SSI

2

inCMin

vVv

2

inCMin

vVv

0204 // rrReff

out

0204 // rrgv

vA md

in

outDM

inv

inv outimdg

ininmdout vvgi

SS

vin

vin

outmd

I

v

II

v

ig

in

in

0

21

0

出力抵抗

差動入力信号の電圧利得

電流 ミラー回路

OTA: Operational Trans-conductance Amplifier

参考文献

1. 谷口研二, CMOSアナログ回路入門, CQ出版社, 2005.

2. Behzad Razavi, Design of Analog CMOS Integrated Circuits, McGraw-Hill, New York, 2001.

3. R. Jacob Baker, CMOS: Circuit Design, Layout, and Simulation (IEEE Press Series on Microelectronic Systems) Third Edition, Wiley-IEEE Press, New Jersey, 2011.

4. David A. Johns and Ken Martin, Analog Integrated Circuit Design, John Wiley & Sons, 1996.

5. Phillip E. Allen and Douglas R. Holberg, CMOS Analog Circuit Design Second Edition, Oxford University Press, 2002.

48

アナログ回路

1. Yannis Tsividis, Operation and Modeling of the MOS Transistor Second Edition, McGraw-Hill, New York, 1999.

2. Yannis Tsividis and Colin McAndrew, Operation and Modeling of the MOS Transistor Third Edition, Oxford University Press, New York, 2011.

3. Yuan Taur and Tak H. Ning, Fundamental of Modern VLSI Devices, Cambridge University Press, Cambridge, 1998.

4. Yuan Taur and Tak H. Ning, Fundamental of Modern VLSI Devices Second Edition, Cambridge University Press, Cambridge, 2013.

MOSFET

付録

• OPアンプの構成要素

• OPアンプの仮想短絡と電圧フォロア

• OPアンプの反転増幅回路と非反転増幅回路

•降圧型DC-DCコンバータのアナログ制御

49

50

OPアンプの構成要素回路

GA

差動増幅器 利得段 出力バッファ

・ソース接地増幅器

・ソース接地増幅器 ・ゲート接地増幅器

・ドレイン接地増幅器（ソース・フォロワ） ⇒出力端子に負荷抵抗や大容量がある場合 （ミラー容量なし）

・ソース接地増幅器

位相補償容量

・差動増幅器 （広入力範囲、高利得、高入力インピーダンス確保）

・利得段（大きな利得確保）

・出力バッファ（大きな負荷を駆動）

入力 出力

DA

集積回路内部では出力 バッファがない場合が多い

A

OPアンプ

51

OPアンプの仮想短絡と電圧フォロア

inV

outVA

帰還回路

inV

入力

出力

ininout VVAV

A

inin VV → 仮想短絡

inoutoutinout V

A

AVVVAV

1

A

inout VV → 電圧フォロア

（ユニティ・ゲイン）

inV

outV

inV

入力

出力 A

入力の仮想短絡

入出力の電圧フォロア（追従）

52

OPアンプ（反転増幅回路と非反転増幅回路）

inV

outVA

inV

1R

2R

入力

出力 1I

2IinV

inout

out

in

VR

RV

IRV

IRV

1

2

22

11

21 , IIVV inin

反転増幅回路

非反転増幅回路

入力

outV

出力

inV

inV

1R

1I

2R

2I

inVinout

inout

in

VR

RV

VIRV

IRV

1

2

22

11

1

21 , IIVV inin

A

降圧型DC-DCコンバータのアナログ制御

53

0 sTsdT tsT2

)(tvsaw

)(tvcMV

コンパレータ ノコギリ波 発生回路

)(tvc)(t

)(t

0 t0

0

コンパレータ

降圧型DC-DCコンバータ

誤差アンプ

出力 センサ

ゲート・ドライバ

)(tvc

参照電圧 ﾉｺｷﾞﾘ波

L

CLR

PWM制御

)(t

)(tvsaw

フィードバック回路

)(tvsaw

inVoutV

0 sTt