FABRICAÇÃO DE CIs EM TECNOLOGIA CMOS Ana Isabela A. Cunha UFBA.
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FABRICAÇÃO DE CI’s EM TECNOLOGIA CMOS Ana Isabela A. Cunha UFBA
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FABRICAÇÃO DE CI’s EM TECNOLOGIA
CMOS
Ana Isabela A. CunhaUFBA
SUMÁRIO
ETAPAS BÁSICAS DO PROCESSO DE CI’s
SEQÜÊNCIA DE PROCESSO CMOS
O “LATCH-UP”
REFERÊNCIAS
ETAPAS BÁSICASDO PROCESSO
PONTO DE PARTIDA
“Wafer”: bolacha de silício monocristalino
diâmetro: 75 mm a 230 mm
espessura: < 1 mm
•Método de Czochralski: produção de silício monocristalino pela imersão e arraste de uma semente em uma pasta de silício policristalino (alta temperatura), acompanhados de rotação e resfriamento
EPITAXIA Crescimento de filme de silício sobre o “wafer”
Temperaturas altas: 1000 a 1200 oC
Ambiente: SiH4
Replicação da estrutura cristalina do “wafer”Possibilidade de dopagem não uniforme do substrato
DEPOSIÇÃO DE FILME Filmes utilizados: Função do filme:
Dióxido de Silício Separação entre canal e porta
(SiO2) Isolação entre camadas de conexão
Proteção seletiva contra implantação iônica
Nitreto de Silício Isolação
(Si3N4) Proteção seletiva contra oxidação
Polissilício Portas de transistores (“gates”)
(silício policristalino) Interconexões
Resistores
Metal Interconexões
(alumínio ou ligas)
DEPOSIÇÃO DE FILME Filmes: Método de deposição:
Dióxido de Silício -Oxidação térmica (1000 oC)
(SiO2) -CVD – “chemical vapor deposition” (450 a 750 oC)
Nitreto de Silício -CVD (750 oC)(Si3N4)
Polissilício -CVD (650 oC)
(silício policristalino)
Metal -evaporação a vácuo
(alumínio ou ligas) -“sputtering”
LITOGRAFIA
Transferência de padrões geométricos para um filme através de máscara
Técnica fotográfica:
substrato (“wafer” de silício)
filme
LITOGRAFIA
substrato (“wafer” de silício)
filme
polímero: “photoresist”
Técnica fotográfica
LITOGRAFIA
substrato (“wafer” de silício)
filme
polímero: “photoresist”
máscara fotográfica
Técnica fotográfica
LITOGRAFIA
substrato (“wafer” de silício)
filme
raios ultra-violeta
Técnica fotográfica
polímero alterado
LITOGRAFIA
substrato (“wafer” de silício)
filme
solvente orgânico
polímero alterado
Técnica fotográfica
LITOGRAFIA
O filme fica exposto nas regiões sob o polímero que não recebeu radiação
substrato (“wafer” de silício)
filme
polímero alterado
“Photoresit” negativo:
Técnica fotográfica
LITOGRAFIA
substrato (“wafer” de silício)
filme
O filme fica exposto nas regiões sob o polímero que recebeu radiação
“Photoresit” positivo:
Técnica fotográfica
CORROSÃO
Remoção seletiva de porções de um filme depositado por exposição a um reagente químico
substrato (“wafer” de silício)
filme
photoresist
Anisotropia da corrosão: grau de precisão na reprodução da máscara - maior em ambientes secos que em ambientes úmidos
IMPLANTAÇÃO IÔNICA
Dopagem do semicondutor através de bombardeio de átomos ionizados de impurezas
substrato (“wafer” de silício)
cobertura
íons acelerados
Cobertura: polímero (“resist”), SiO2, Si3N4, polissilício
DIFUSÃO
Penetração das impurezas dopantes por aplicação de altas temperaturas
substrato (“wafer” de silício)
1000 oC
Etapas que requerem altas temperaturas são acompanhadas de difusão
SEQÜÊNCIA DE PROCESSO CMOS
Circuito ilustrativo
canal N
canal P
Admitamos:
tecnologia CMOS poço n
(substrato p)
“photoresist” positivo
Contato dreno-dreno: metal
Contato porta-porta:
polissilício
SiO2
substrato p
poço n
Máscara de poço nimplante iônico
difusão
SiO2
substrato p
poço n
Si3N
4
Máscara ativacorrosão
SiO2
substrato p
poço n
Si3N
4
Máscara de poço pimplant
e
de boro
“p channel stop”:
impede a formação de camadas de inversão
parasitas entre difusões n
substrato p
poço n
Oxidação 1
Formação do óxido de campo:
o Si3N4 atua como máscara (autoalinhamento)
substrato p
poço n
Oxidação 2
Formação do óxido fino nas áreas ativas
Eliminação do Si3N4 e o SiO2
substrato p
poço n
Máscara de poço nAjuste da tensão de banda plana implant
e iônico
Máscara de poço pAjuste da tensão de banda plana
substrato p
poço n
implante iônico
substrato p
poço n
Deposição de polissilício - CVD
polissilício
substrato p
poço n
Máscara de polissilíciocorrosão
substrato p
poço n
Máscara n+
n+ n+
implante
de
arsênico
autoalinhamento com polissilício e SiO2
substrato p
poço n
Máscara p+
n+ n+
implante
de
boro
p+
p+
PSG
substrato p
poço n
Deposição de PSG
n+ n+ p+
p+
PSG (“phosphosilicate glass”) = SiO2 dopado com fósforoIsolação: metal n+, p+, polissilício
PSG
substrato p
poço n
Máscara de contatos
n+ n+ p+
p+
corrosão
via
substrato p
poço n
Fluidificação do PSG
n+ n+ p+
p+
Temperatura alta: 1000oC
Conseqüências: Arredondamento de arestas
Difusão das regiões n+ e p+
Redução da eletromigração
substrato p
poço n
Deposição de filme de alumínio - metalização
n+ n+ p+
p+
substrato p
poço n
Máscara metálica
n+ n+ p+
p+
corrosão
substrato p
poço n
Passivação
n+ n+ p+
p+
Camada de SiO2 ou Si3N4 para proteção contra o ambiente
O “LATCH-UP”
p+ n+ p+ p+n+ n+
VSS VDD
Estruturas parasitas num circuito inversor
NPN
PNPRsub Rwell
p-
VSS = tensão mais negativa
VDD = tensão mais positiva
n-
Origem do fenômeno de “latch-up”
NPN
PNPRsub
Rwell
VSS VDD
IE(NPN)
Suposição inicial: corrente de emissor no TBJ NPN
Origem do fenômeno de “latch-up”
NPN
PNPRsub
Rwell
VSS VDD
- VBE(NPN) +
IE(NPN)
A queda de tensão entre base e emissor do TBJ NPN cresce até colocá-lo em condução
IC(NPN)
Origem do fenômeno de “latch-up”
NPN
PNPRsub
Rwell
VSS VDD
- VBE(NPN) +
IE(NPN)
IC(NPN)
A tensão emissor-base do TBJ PNP cresce até colocá-lo em condução
- VEB(PNP) +
IE(PNP)
Origem do fenômeno de “latch-up”
NPN
PNPRsub
Rwell
VSS VDD
- VBE(NPN) +
IE(NPN)
IC(NPN)
- VEB(PNP) +
IE(PNP)
Ocorre uma realimentação positiva: a corrente de coletor do transistor PNP reforça VBE do transitor NPN
IC(PNP)
Origem do fenômeno de “latch-up”
NPN
PNPRsub
Rwell
VSS VDD
- VBE(NPN) +
IE(NPN)
IC(NPN)
- VEB(PNP) +
IE(PNP)
Após o disparo, as fontes de polarização podem ser curto-circuitadas e a estrutura entra em colapso!
IC(PNP)
Medidas para evitar o “latch-up”
Distanciar as regiões n+ (MOSFET canal N) e p+ (MOSFET canal P) para diminuir o ganho dos TBJ’s
Introduzir vários contatos p+ para o substrato, próximos entre si, para diminuir RSUB
Introduzir vários contatos n+ para o poço n, próximos entre si, para diminuir RWELL
REFERÊNCIAS
N.H. E. Weste, K. Eshraghian, “Principles of CMOS VLSI Design – A Systems Perspective”, Addison Wesley Publishing Company, Reading, 1994.
Kaushik Roy, Low Power CMOS VLSI: Circuit Design, Wiley-Interscience, 2000.
D. Clein, “CMOS IC Layout : Concepts, Methodologies, and Tools”, Butterworth-Heinemann, 2000.
J.A. Borges, E.A. Schmitz, “Projetos de Circuitos Integrados”, Livros Técnicos e Científicos Editora Ltda. 1990.
Mead &Conway, “Introduction to VLSI Systems”, Addison Wesle Publishing Company.
