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Franco Meddi:

E-mail franco.meddi@roma1.infn.it

Studio Edificio “Marconi” 3-zo piano (M324)

Telefono 06 49914416

ELETTRONICA DIGITALE - A.A. 2013 - 2014

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Elettronica Digitale

A.A. 2013-2014Laurea Magistrale

Lezioni:1-mo semestre

30 settembre 2013 – 24 gennaio 2014Aula 4 (NEF)

Lunedi’ 14 - 16Mercoledì 16 -18

Esami:27 gennaio 2014 – 28 febbraio 2014

+Recupero: 1 – 26 settembre 2014

+ date …da concordare…

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PROGRAMMA di ELETTRONICA DIGITALE [1 di 2]:[6 CFU] A.A. 2013-2014

- Reti logiche combinatorie (RLC) a piu’ uscite:minimizzazione simultanea delle funzioni d’uscita quale “pretesto”per richiami su minimizzazione tramite Mappe di Karnaugh eSoftware di minimizzazione ESPRESSO (Quine Mc Cluskey);

- Timing di Reti Logiche:organizzate a blocchi logici per operazioni di addizione conpropagazione e previsione di riporto quale pretesto perarchitettura PIPELINE e “Registrazione” di RLC medianteSoftware LOGIC WORKS;

- Codici numerici:per segnalare errori e circuito di codifica di Hammingper correggere l’errore singolo;

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PROGRAMMA di ELETTRONICA DIGITALE [2 di 2]:

- Tecnologie e limiti:Considerazioni generali e di principio sulla miniaturizzazione,Probe Station e camere pulite per la validazione dei wafer,Boundary Scan (JTAG) per il test e la configurazione di circuitiintegrati con elevato livello di integrazione;

- Affidabilita’:Un esempio di aumento dell’affidabilita’ per unbanco di memoria mediante codifica di Hamming;

- CPLD ed FPGA:progettazione mediante Software MAX+PLUS II della dittaALTERA utilizzando sia schematico che linguaggio VHDL.

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ELETTRONICA DIGITALE - Bibliografia [1 di 2]:

-F. Meddi, Fotocopie lucidi del corso di Cibernetica Applicata Dip. Fisica

Vol.2 - Minimizzazione delle RLC Minimizzazione di un sistema di funzioni booleane [pag. 187 – 212 dei lucidi, ovvero pag. 99 – 127 del file PDF];

Vol.3 - Circuiti combinatori fondamentali MSI + ALEE + Min. costo Circuiti aritmetici[pag. 288 – 313 dei lucidi, ovvero pag. 9 – 72 del file PDF];

Vol.4 - Codici Numerici Problema della identificazione e della correzione degli errori[pag. 504 – 520 dei lucidi, ovvero pag. 58 – 75 del file PDF]; Generatori di bit di parita’[pag. 543 – 548 dei lucidi, ovvero pag. 103 – 117 del file PDF]; Correttori di parola[pag. 549 – 550 dei lucidi, ovvero pag. 109 – 111 del file PDF];

Vol.5 – RLS e FSM Generatori di forme d’onda[pag. 644 – 647g dei lucidi, ovvero pag. 123 – 135 del file PDF]; Architettura pipeline[pag. 663a – 663a dei lucidi, ovvero pag. 161 – 161 del file PDF];

Vol.6 - Tecnologie + Affidabilita’ + Memorie + BUS Tecnologia di fabbricazione dei C.I.[pag. 767 –782a dei lucidi, ovvero pag. 87 – 103 del file PDF];

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ELETTRONICA DIGITALE - Bibliografia [2 di 2]:

- Ronald J. Tocci, "Digital Systems, Principles and Applications",Prentice-Hall Inc.

- John F. Wakerly, "Digital Design, Principles & Practices",Prentice-Hall Inc.

- P. Horowitz e W. Hill, "The art of electronics",Cambridge University Press.

- Capilano Computing, http://www.capilano.com"LogicWorks 4", Addison-Wesley.

- Altera, MAX+PLUS II, http://www.altera.com

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http://weblab.phys.uniroma1.it/Index.html

UTILITY

Data Sheet

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S/W (“for student” reperibili in rete):

ESPRESSO

PSPICE

LOGIC WORKS

BOOLE DEUSTO

MAX+PLUS II [ALTERA]

FND 2.1i [XILINX]

ELETTRONICA DIGITALE - A.A. 2013 - 2014 :

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ProblemaReale

“analogico”

Sistema Digitale:Basato su una o piu’

reti logiche

Conversione A/N e N/AInterfaccia di potenza

… attuatori …… sensori …

Sintesi: Problema diretto

Analisi: Problema inversoStrategia di progettazione:

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Problema diretto: SINTESICapacita’ di schematizzare in maniera rigorosa secondo

l’algebra di BOOLEun problema definito secondo il linguaggio corrente comune

e quindi capacita’di progettare.

Problema inverso: ANALISICapacita’ di comprendere, cioe’ di sapere leggere, uno

schematico gia’ sviluppato.

DOCUMENTAZIONE COMMERCIALE:Capacita’ di orientarsi in un Data Book di una Ditta

(componente commerciale).

APPROCCIO MODERNO:Metodologia di lavoro assistita da PC (S/W dedicato)

per simulare la risposta temporale: attenzione ai limiti della simulazione….. verifica finale: prototipo

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Il comportamento reale di una rete digitale e’ di tipo analogico!

- Tempo finito di propagazione dei segnali logici attraverso porte logiche reali ……e non solo …… anche attraverso le interconnessioni (cavi, bus)Alee (Hazard)

- Capacita’ di pilotaggio di uno stadio d’uscita di una porta logica collegata con piu’ ingressi di altre porte logiche. fan-out fan-in

Parametri rilevanti per un segnale logico:

AMPIEZZAfasce di valori per ‘1’ e ‘0’ “Immunita’ dai disturbi”

Tr, Tf, Tw, Tdelayrisentono di un “comportamento analogico”

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Livelli logici con la famiglia TTL

4.75V 5.25V

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Livelli logici con la famiglia TTL

(400mV)

(400mV)

(2.4)

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Vin

Vout

15

16

7

74LS14

Chip vistodall’alto

Passo tra due pin adiacenti2.54mm

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74LS14

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Livelli logici con la famiglia CMOS

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CMOS

TTL

TTL-LS: 15ns x 1.1mA x 5.0V = 82.5pJ

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Condizionamento statico a livello logicodi un ingresso non usato di una porta logica

OR

AND

‘1’ logico

‘0’ logico

Y = A OR ‘0’ = A Y = A AND ‘1’ = A

A

AY

Y

Perche’ c’e un“pull-up”?

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Alcuni simboli base utilizzati in una rete logica:

Buffer-invertente Buffer-non-invertente

NAND AND

NOR OR

n1 m=1

XOR

n1 m=1

1 11 1

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YXFYXYXF

YXF

YXXYF

))((

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Diagramma delle temporizzazioni se trascuro qualunque latenz

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Simulatore logico: LOGIC WORKS

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Diagramma delle temporizzazioniconsiderando la latenza delle porte logiche

…non si tratta di una funzione logica

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Aumentando la complessita’della rete logica

e’ utile unadescrizione gerarchica

tramite blocchi logici….tipo “scatole cinesi”

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Diagramma delle temporizzazioni

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Diagramma delle temporizzazioni

tOUT dipende da:-- architettura interna del circuito;-- tecnologia dei dispositivi usati;-- tensione di alimentazione;-- temperatura d’esercizio.

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Diagramma delle temporizzazioni per i segnali del DATA BUS

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Diagramma delle temporizzazioni per operazioni conindirizzamento in un sistema formato da piu’ moduli:… per esempio nel “vecchio” standard CAMAC

1s

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Diagramma a blocchi

01

01

01

MAX

MIN

X < Y

X > Y

XY

X

Y

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X Y (X > Y) max min MIN / MAX Z0 0 0 Y X 0 Y=0

1 X=00 1 0 Y X 0 Y=1

1 X=01 0 1 X Y 0 X=1

1 Y=01 1 0 Y X 0 Y=1

1 X=1

Casodi

parole X , Yad

1 bit

01

01

01

MAX

MINX < Y

X > Y

XY

X

YZX

Y

MIN / MAX

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37

Descrizione a blocchi di un sistema basato su P

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Esempio di descrizione a blocchi di un sistema reale basato su P

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Descrizione a blocchi di un sistema per il trasferimento dati“SOURCE DESTINATION”

“Parallelo” “Seriale” “Parallelo”

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……non importa in quale lingua ci si esprima…..

RLC RLS

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…. ci sono anche le interconnessioni sul PCB di cui tenere conto…..

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Circuito Combinatorio con problema di alea

La teoria dell’algebra di Boolenon tiene conto della variabile tempo!

F(xyzt)F(xyz=111)=YZ+XZ’=1+0=1F(xyz=110)=YZ+XZ’=0+1=1

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F(xyz) = (YZ + XZ’) = (YZ + XZ’) + XY

X

Y Z

X

Y Z

X

Y Z

44

X Y Z Z’ YZ XZ’ (YZ+XZ’) XY (YZ+XZ’)+XY0 0 0 1 0 0 0 0 00 0 1 0 0 0 0 0 00 1 0 1 0 0 0 0 00 1 1 0 1 0 1 0 11 0 0 1 0 1 1 0 11 0 1 0 0 0 0 0 01 1 0 1 0 1 1 1 11 1 1 0 1 0 1 1 1

F(xyz) = (YZ + XZ’) = (YZ + XZ’) + XY

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F(xyz) = (YZ + XZ’) = (YZ + XZ’) + XY

XY Z 0 1

00 0 0

01 0 1

11 1 1

10 1 0

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Circuito Combinatorio curato dal problema di alea

I due circuiti

F(xyz) = (YZ + XZ’)F(xyz) = (YZ + XZ’) + XYsono equivalenti da un punto di vista logico

ma non lo sono da quello reale tenendo conto delle latenze finite delle porte logiche

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Esempio di simulazione utilizzando LOGIC WORK : [1/2]

Latenza ingresso-uscita della singola porta logica

ZOOM

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Esempio di simulazione utilizzando LOGIC WORK : [2/2]

ZOOM NOT = latenza porta NOTAND = latenza porta AND