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1
冗長性をもった逐次比較近似AD変換アルゴリズム
-コンパレータ2個の場合-群馬大学工学部 電気電子工学科
○小川智彦 小林春夫 高橋洋介 傘昊
武蔵工業大学
知識工学部情報ネットワーク工学科
堀田正生
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発表内容• 研究背景と目的• 逐次比較近似AD変換器 ・構成 ・特徴 ・動作• コンパレータ2個の逐次比較近似AD変換器
・構成 ・特徴 ・動作• コンパレータ2個の冗長アルゴリズムのデジタル誤差補正原理• コンパレータ2個の冗長アルゴリズムの効果の確認
・高信頼性 ・高速動作• コンパレータ2個の探索アルゴリズムの詳細
・比較アルゴリズム ・デジタル誤差補正範囲 ・設計手順• 実現上の問題• まとめ
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発表内容• 研究背景と目的• 逐次比較近似AD変換器 ・構成 ・特徴 ・動作• コンパレータ2個の逐次比較近似AD変換器
・構成 ・特徴 ・動作• コンパレータ2個の冗長アルゴリズムのデジタル誤差補正原理• コンパレータ2個の冗長アルゴリズムの効果の確認
・高信頼性 ・高速動作• コンパレータ2個の探索アルゴリズムの詳細
・比較アルゴリズム ・デジタル誤差補正範囲 ・設計手順• 実現上の問題• まとめ
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4
研究背景
• 車載用エレクトロニクスの技術産業の要求大
• マイコンと組み合わせたAD変換器の
・高速
・高精度
・低消費電力
・低コスト化
・高信頼性が 重要課題
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5
研究背景微細CMOSに適したADC
● CMOS微細化に伴い
高性能オペアンプの実現が困難。
● オペアンプを用いない逐次比較近似ADCが
微細デジタルCMOSプロセスでの
高性能実現に適している。
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研究目的
逐次比較近似AD変換器
判定誤りを冗長性により
後段でデジタル補正高信頼性化
コンパレータ2個 高速化
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発表内容• 研究背景と目的• 逐次比較近似AD変換器 ・構成 ・特徴 ・動作• コンパレータ2個の逐次比較近似AD変換器
・構成 ・特徴 ・動作• コンパレータ2個の冗長アルゴリズムのデジタル誤差補正原理• コンパレータ2個の冗長アルゴリズムの効果の確認
・高信頼性 ・高速動作• コンパレータ2個の探索アルゴリズムの詳細
・比較アルゴリズム ・デジタル誤差補正範囲 ・設計手順• 実現上の問題• まとめ
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8
逐次比較近似ADCの構成
天秤の原理で動作 天秤がコンパレータ 分銅がDAC
comparator
アナログ入力
サンプルホールド回路
コンパレータ天秤
DA変換器分銅
SAR 論理回路
デジタル出力
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発表内容• 研究背景と目的• 逐次比較近似AD変換器 ・構成 ・特徴 ・動作• コンパレータ2個の逐次比較近似AD変換器
・構成 ・特徴 ・動作• コンパレータ2個の冗長アルゴリズムのデジタル誤差補正原理• コンパレータ2個の冗長アルゴリズムの効果の確認
・高信頼性 ・高速動作• コンパレータ2個の探索アルゴリズムの詳細
・比較アルゴリズム ・デジタル誤差補正範囲 ・設計手順• 実現上の問題• まとめ
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逐次比較近似AD変換器の特徴
• 高分解能
• サンプリング速度が中速
• 低消費電力
• 小型・小チップ面積
• オペアンプなしで構成可能
使用例
車載用に対応されているマイコンに混載ペンデジタイザ工業用制御機器
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・構成 ・特徴 ・動作• コンパレータ2個の冗長アルゴリズムのデジタル誤差補正原理• コンパレータ2個の冗長アルゴリズムの効果の確認
・高信頼性 ・高速動作• コンパレータ2個の探索アルゴリズムの詳細
・比較アルゴリズム ・デジタル誤差補正範囲 ・設計手順• 実現上の問題• まとめ
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5ビット 逐次比較近似ADCの
2進探索アルゴリズム動作
Vin 16
84
Vin>16Vin< 24Vin>20
0
21
345678910
1211
13141516171819202122232425262728293031
1 32 4 5
23.5
21
動作例:アナログ入力 23.5のとき
Vin>22Vin>23
Vin168 4
21
-= = 23
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・構成 ・特徴 ・動作• コンパレータ2個の冗長アルゴリズムのデジタル誤差補正原理• コンパレータ2個の冗長アルゴリズムの効果の確認
・高信頼性 ・高速動作• コンパレータ2個の探索アルゴリズムの詳細
・比較アルゴリズム ・デジタル誤差補正範囲 ・設計手順• 実現上の問題• まとめ
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検討する逐次比較近似ADCの構成
Encoder
SAR+
+
-
-
DAC
S/R
d1
d2
C1
C2
Vr1
Vr2
Vin
アナログ入力
デジタル出力
DAC
アナログ入力
サンプルホールド回路
コンパレータ2個天秤
SAR 論理回路
デジタル出力
DA変換器2個分銅
天秤の原理で動作 天秤がコンパレータ 分銅がDAC
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・構成 ・特徴 ・動作• コンパレータ2個の冗長アルゴリズムのデジタル誤差補正原理• コンパレータ2個の冗長アルゴリズムの効果の確認
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コンパレータ2個の逐次比較近似ADCの特徴
利点
1ステップで3分割1.5ビット分解能
1ステップで3分割1.5ビット分解能
少ないステップ数
高速
少ないステップ数
高速
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コンパレータ2個による判定
+1比較値
コンパレータ1
コンパレータ2
コンパレータ1
コンパレータ2
判定結果
d(k)
High High +1
Low High 0
Low Low -1
0-1
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・構成 ・特徴 ・動作• コンパレータ2個の冗長アルゴリズムのデジタル誤差補正原理• コンパレータ2個の冗長アルゴリズムの効果の確認
・高信頼性 ・高速動作• コンパレータ2個の探索アルゴリズムの詳細
・比較アルゴリズム ・デジタル誤差補正範囲 ・設計手順• 実現上の問題• まとめ
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19
コンパレータ2個冗長性なし4ビット3ステップ
-13-12-11-10-9-8-7-6
-4-5
-3-2-1012345678910111213
1 32
0
-8
8
15レベル
オーバーレンジ
6レベル
オーバーレンジ
6レベル
全27レベル
入力6
+1
-1 0 )3(1)2(3)1(3:)(
2 dddDoutkkd
×+×+×=ステップ目の判定
+1 -1 0
Dout = +9 - 3 + 0 = 6
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20
コンパレータ2個冗長性なし4ビット3ステップ
誤判定した場合
-13-12-11-10-9-8-7-6
-4-5
-3-2-1012345678910111213
1 32
0
-8
8
)3(1)2(3)1(3:)(
2 dddDoutkkd
×+×+×=ステップ目の判定
入力6
0
+1+1誤判定 0 +1 +1
Dout = 0 + 3 + 1 = 4
入力6誤差2
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発表内容• 研究背景と目的• 逐次比較近似AD変換器 ・構成 ・特徴 ・動作• コンパレータ2個の逐次比較近似AD変換器
・構成 ・特徴 ・動作• コンパレータ2個の冗長アルゴリズムのデジタル誤差補正原理• コンパレータ2個の冗長アルゴリズムの効果の確認
・高信頼性 ・高速動作• コンパレータ2個の探索アルゴリズムの詳細
・比較アルゴリズム ・デジタル誤差補正範囲 ・設計手順• 実現上の問題• まとめ
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22
コンパレータ2個の冗長アルゴリズムデジタル誤差補正原理(3ビット)
51041015124111
5139111:
5
=+++=++
=−++=−++
=−−+=−−+
Dout
Dout
Dout
判定出力:
判定出力:
冗長性あり
判定出力
冗長性なしのとき入力
2通り
2ステップ目で判定誤り
をしてもデジタル補正できる
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発表内容• 研究背景と目的• 逐次比較近似AD変換器 ・構成 ・特徴 ・動作• コンパレータ2個の逐次比較近似AD変換器
・構成 ・特徴 ・動作• コンパレータ2個の冗長アルゴリズムのデジタル誤差補正原理• コンパレータ2個の冗長アルゴリズムの効果の確認
・高信頼性 ・高速動作• コンパレータ2個の探索アルゴリズムの詳細
・比較アルゴリズム ・デジタル誤差補正範囲 ・設計手順• 実現上の問題• まとめ
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24
コンパレータ2個の冗長アルゴリズム
の効果の確認
• コンパレータ2個の冗長アルゴリズムの
効果のシミュレーション
・高信頼性
・高速動作
• コンパレータ2個の冗長アルゴリズムの
詳細は後で述べる。
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25
信頼性シミュレーション条件
• 比較値にノイズを加える。
• 入力はランプ波
• 12ビット分解能
• コンパレータ2個の冗長アルゴリズム
(12ビット12ステップ)
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26
コンパレータ2個12ビット8ステップ
冗長性なし
アナログ入力
デジタル
出力
(LSB)
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27
コンパレータ2個12ビット8ステップ
冗長性なし 誤差デジタル
出力
(LSB)
アナログ入力
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コンパレータ2個12ビット12ステップ
冗長アルゴリズム
ノイズは同じ
冗長性によりデジタル補正
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29
コンパレータ2個12ビット12ステップ
冗長アルゴリズム
アナログ入力
デジタル
出力
(LSB)
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30
コンパレータ2個12ビット
冗長アルゴリズムの誤差の比較デジタル
出力
(LSB)
冗長性あり12ビット12ステップ
では誤差がほとんど0
アナログ入力
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低消費電力化への応用
前のステップ 後ろのステップ
低消費電力
ノイズ大
高消費電力
ノイズ小冗長性によりデジタル補正
のコンパレータ使用 のコンパレータ使用
高精度、低消費電力
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発表内容• 研究背景と目的• 逐次比較近似AD変換器 ・構成 ・特徴 ・動作• コンパレータ2個の逐次比較近似AD変換器
・構成 ・特徴 ・動作• コンパレータ2個の冗長アルゴリズムのデジタル誤差補正原理• コンパレータ2個の冗長アルゴリズムの効果の確認
・高信頼性 ・高速動作• コンパレータ2個の探索アルゴリズムの詳細
・比較アルゴリズム ・デジタル誤差補正範囲 ・設計手順• 実現上の問題• まとめ
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高速動作DACの不完全整定を考える
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DACの整定誤差
VdacVref
R
C
RCt
refrefdac eVVVtV−
−−= )()( 0
dac
ref
dac
VtVV
ttV
の
比較電圧
のときの比較電圧変換時間
0:::)(
0 =
整定誤差
RC=τ時定数:
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35
変換時間と整定誤差
RCt
refrefdac eVVVtV−
−−= )()( 0 整定誤差
t=∞のとき整定誤差は0
ステップ1 ステップ2 ステップ3 ステップ4
T大
Ttotal
T 大 整定誤差 高精度変換速度 遅い
ステップ1 ステップ2 ステップ3 ステップ4
T小
整定誤差 低精度変換速度 速い
T 小
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36
高速動作シミュレーション条件
• DACの整定誤差のみを誤差要因とする。
• 14ビット分解能
• 入力はランプ波
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37
コンパレータ1個2進探索アルゴリズム変換時間2τと10τの比較
アナログ入力
デジタル
出力
[LS
B]
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38
コンパレータ1個2進探索アルゴリズム整定時間2τと10τの比較
2τの場合は500LSB以上の
誤差が発生
アナログ入力
デジタル
出力
誤差
[LS
B]
10τの場合は誤差0.5LSB以内
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39
変換時間と整定誤差
RCt
refrefdac eVVVtV−
−−= )()( 0 整定誤差
t=∞のとき整定誤差は0初めのステップ 整定誤差 大
T大 T小ステップ1 ステップ2 ステップ3 ステップ4
整定誤差 高精度変換速度 速い
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40
コンパレータ1個2進探索
整定時間の 適化ステップ 変換時間T[τ]
1 02 9.13 8.44 7.75 7.06 6.37 5.68 4.99 4.210 3.511 2.912 2.213 1.714 1.1
各ステップでDACの整定誤差が0.5LSB以内になる整定時間
整定時間9.1τに統一Ttotal=118.3τ
高速化
Tを 適化
Ttotal=64.6τ
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41
コンパレータ2個冗長性なし14ビット9ステップ
整定時間の 適化各ステップでDACの整定誤差が0.5LSB以内になる整定時間
ステップ 変換時間T[τ]1 8.82 9.83 8.74 7.65 6.56 5.47 4.38 3.39 2.2
整定時間9.8τに統一Ttotal=88.2τ
高速化
Tを 適化
Ttotal=56.6τ
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42
コンパレータ2個の冗長アルゴリズム
• 変換時間T短い時間で一定する。
• 前のステップで発生する整定誤差は
後ろのステップで冗長性で補正する。
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43
コンパレータ2個冗長アルゴリズム 14ビット13ステップ
ステップk 冗長性q(k) 比較値に足す値p(k)
1
2
3
4
5
6
7
8
9
10
11
12
13
2047.5 0
1023.5 4096
511.5 2048
255.5 1024
127.5 512
63.5 256
31.5 128
15.5 64
7.5 32
3.5 16
1.5 8
0.5 4
0 2
14ビット13ステップ
各ステップの変換時間2.0τ
Ttotal=26τTtotal=26τ
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44
コンパレータ2個冗長アルゴリズム
誤差
アナログ入力
デジタル
出力
誤差
[LS
B]
誤差0.5LSB以内
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45
ADC速度の比較14ビット分解能ADCの誤差を
0.5LSB以下に抑える場合
コンパレータの数 1 1 2 2 2冗長性 なし なし なし なし あり
変換時間 一定 可変 一定 可変 一定
合計変換時間[τ] 118.3 64.6 88.2 56.6 26
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46
発表内容• 研究背景と目的• 逐次比較近似AD変換器 ・構成 ・特徴 ・動作• コンパレータ2個の逐次比較近似AD変換器
・構成 ・特徴 ・動作• コンパレータ2個の冗長アルゴリズムのデジタル誤差補正原理• コンパレータ2個の冗長アルゴリズムの効果の確認
・高信頼性 ・高速動作• コンパレータ2個の探索アルゴリズムの詳細
・比較アルゴリズム ・デジタル誤差補正範囲 ・設計手順• 実現上の問題• まとめ
![Page 47: 冗長性をもった逐次比較近似 AD変換アルゴリズム …1 冗長性をもった逐次比較近似 AD変換アルゴリズム-コンパレータ2個の場合-群馬大学工学部](https://reader033.fdocuments.net/reader033/viewer/2022042910/5f3e1c811594b764307d81c7/html5/thumbnails/47.jpg)
47
コンパレータ2個による
冗長アルゴリズムの一般化
• Nビット分解能をMステップで実現。
MN 32 = 冗長性なし
MN 32 < 冗長性あり
![Page 48: 冗長性をもった逐次比較近似 AD変換アルゴリズム …1 冗長性をもった逐次比較近似 AD変換アルゴリズム-コンパレータ2個の場合-群馬大学工学部](https://reader033.fdocuments.net/reader033/viewer/2022042910/5f3e1c811594b764307d81c7/html5/thumbnails/48.jpg)
48
コンパレータ2個の判定
+1Vrefh
コンパレータ1
コンパレータ2
判定結果
d(k)
High High +1
Low High 0
Low Low -1
0Vrefl
-13通り
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49
比較値の決め方
Vc(k)
Vrefh(k)
Vrefh(k)
Vc(k+1)
Vc(k+1)
Vc(k+1)
Vrefh(k+1)
Vrefh(k+1)
Vrefl(k+1)
Vrefl(k+1)
Vrefl(k+1)
-p(k+1)
+p(k+1)
+0
判定+1
+1/2p(k+1)
-1/2p(k+2)
+1/2p(k+2)判定0
-1/2p(k+1)
判定-1
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50
コンパレータ2個のADC出力
d(k):kステップ目の判定
p(k):kステップ目の分銅
)()()1(2
MdipidDoutM
i+⎟⎠
⎞⎜⎝
⎛ ⋅−= ∑=
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51
発表内容• 研究背景と目的• 逐次比較近似AD変換器 ・構成 ・特徴 ・動作• コンパレータ2個の逐次比較近似AD変換器
・構成 ・特徴 ・動作• コンパレータ2個の冗長アルゴリズムのデジタル誤差補正原理• コンパレータ2個の冗長アルゴリズムの効果の確認
・高信頼性 ・高速動作• コンパレータ2個の探索アルゴリズムの詳細
・比較アルゴリズム ・デジタル誤差補正範囲 ・設計手順• 実現上の問題• まとめ
![Page 52: 冗長性をもった逐次比較近似 AD変換アルゴリズム …1 冗長性をもった逐次比較近似 AD変換アルゴリズム-コンパレータ2個の場合-群馬大学工学部](https://reader033.fdocuments.net/reader033/viewer/2022042910/5f3e1c811594b764307d81c7/html5/thumbnails/52.jpg)
52
コンパレータ2個の
-14-15
-13-12-11-10-9-8-7-6
-4-5
-3-2-10123456789101112131415
1 32 4
0
-8
8
探索アルゴリズム5ビット分解能(32レベル)
4ステップ(k=1,…,4)の場合設計例1
p(2)
p(3)
p(4)
p(2)=8
p(3)=4
p(4)=2 と設計する。
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53
デジタル誤差補正の動作例設計例1
p(2)=8,p(3)=4,p(4)=2
4判定出力+1 0 0 -10 +1 +1 +1
2進5ビット00111
-14-15
-13-12-11-10-9-8-7-6
-4-5
-3-2-10123456789101112131415
1 32 4
0
-8
8
-14-15
-13-12-11-10-9-8-7-6
-4-5
-3-2-10123456789101112131415
1 32 4
0
-8
8 出力7
1ステップ目
誤判定
7入力7.3
)()()1(2
MdipidDoutM
i+⎟⎠
⎞⎜⎝
⎛ ⋅−= ∑=
正しい場合
+1 0 0 -1 8+0+0-1=70 +1 +1 +1 0+4+2+1=7
4判定出力から2進5ビットへの計算
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54
コンパレータ2個の
デジタル誤差補正範囲
q(k):デジタル誤差補正できる範囲
∑+=
+++−=M
kiipkpkq
2)(5.1
2)1()(
kステップ目で誤判定しても、後の全ての
ステップの比較が正しいとき、
l Vref(k) - Vin l < q(k)ならば、正確にAD変換できる。
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55-14-15
-13-12-11-10-9-8-7-6
-4-5
-3-2-10123456789101112131415
1 32 4
0
-8
8 p(2)=8,p(3)=4,p(4)=2
誤判定しても補正できる範囲
デジタル誤差補正範囲の計算設計例1
q(1)=-4+1.5+4+2=3.5q(2)=-2+1.5+2=1.5q(3)=-1+1.5=0.5
∑+=
+++−=M
kiipkpkq
2)(5.1
2)1()(
q(1)
q(2)
q(3)
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56
コンパレータ2個の
-14-15
-13-12-11-10-9-8-7-6
-4-5
-3-2-10123456789101112131415
1 32 4
0
-8
8
探索アルゴリズム5ビット分解能(32レベル)
4ステップ(k=1,…,4)の場合
設計例2p(2)
p(3)
p(4)
p(2)=6
p(3)=5
p(4)=3
と設計する。
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57-14-15
-13-12-11-10-9-8-7-6
-4-5
-3-2-10123456789101112131415
1 32 4
0
-8
8p(2)=6,p(3)=5,p(4)=3
誤判定しても補正できる範囲
デジタル誤差補正範囲の計算設計例2
q(1)=-3+1.5+5+3=6.5q(2)=-2.5+1.5+3=2q(3)=-1.5+1.5=0
∑+=
+++−=M
kiipkpkq
2)(5.1
2)1()(q(1)
q(2)
設計例1に比べ、1,2ステップの誤差補正範囲→広い
3ステップ目の誤差補正範囲→狭い
比較値の設計次第で各ステップの冗長性のバランス
変化
比較値の設計次第で各ステップの冗長性のバランス
変化
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58
デジタル誤差補正の動作例設計例2正しい場合
p(2)=6,p(3)=5,p(4)=3
4判定出力+1 +1 -1+1 0 +1 +1 +1
2進5ビット01001
出力9
-14-15
-13-12-11-10-9-8-7-6
-4-5
-3-2-10123456789101112131415
1 32 4
0
-8
8
-14-15
-13-12-11-10-9-8-7-6
-4-5
-3-2-10123456789101112131415
1 32 4
0
-8
8
1ステップ目
誤判定
入力9.3 9
)()()1(2
MdipidDoutM
i+⎟⎠
⎞⎜⎝
⎛ ⋅−= ∑=
+1 +1 -1+1 6+5-3+1=9 0 +1+1+1 0+5+3+1=9
4判定出力から2進5ビットへの計算
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複数回間違えられる場合
59
1、3ステップ目で誤判定しても、補正可。
例:Vin=5.31ステップ目と3ステップ目で誤判定
q(1)=3.5, q(2)=1.5, q(3)=0.5, r =0p(2)=8, p(3)=4, p(4)=2
-14-15
-13-12-11-10-9-8-7-6
-4-5
-3-2-10123456789101112131415
1 32 4
0
-8
8
-14-15
-13-12-11-10-9-8-7-6
-4-5
-3-2-10123456789101112131415
1 32 4
0
-8
8
正しい場合1、3ステップ目
誤判定
+1 -1 +1-1 8-4+2-1=50 +1 0 +1 0+4+0+1=5
出力5
l Vref(k) - Vin l < q(k)ならば、正確にAD変換できる。
q(1) = 3.5 > Vin - Vrefh(1) = 1.3q(3) = 0.5 > Vin - Vrefh(3) = 0.3
1,3ステップで満たす
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60
デジタル誤差補正範囲q(k)の拘束条件
( ) riqM
i
iNM 2)(341231
1
1 +⎟⎠
⎞⎜⎝
⎛=−− ∑−
=
−
誤判定しても補正可能な場合の数
出力レベルのオーバーレンジ数
正確な比較の場合の数
全場合の数
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61
発表内容• 研究背景と目的• 逐次比較近似AD変換器 ・構成 ・特徴 ・動作• コンパレータ2個の逐次比較近似AD変換器
・構成 ・特徴 ・動作• コンパレータ2個の冗長アルゴリズムのデジタル誤差補正原理• コンパレータ2個の冗長アルゴリズムの効果の確認
・高信頼性 ・高速動作• コンパレータ2個の探索アルゴリズムの詳細
・比較アルゴリズム ・デジタル誤差補正範囲 ・設計手順• 実現上の問題• まとめ
![Page 62: 冗長性をもった逐次比較近似 AD変換アルゴリズム …1 冗長性をもった逐次比較近似 AD変換アルゴリズム-コンパレータ2個の場合-群馬大学工学部](https://reader033.fdocuments.net/reader033/viewer/2022042910/5f3e1c811594b764307d81c7/html5/thumbnails/62.jpg)
62
手順①
分解能のビット数N、ステップ数Mの決定
( ) riqM
i
iNM 2)(341231
1
1 +⎟⎠
⎞⎜⎝
⎛=−− ∑−
=
−
M=4, N=5を代入
rqqq 2)2(36)2(12)1(450 +++=
q(k):kステップ目のデジタル誤差補正範囲
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63-14-15
-13-12-11-10-9-8-7-6
-4-5
-3-2-10123456789101112131415
1 32 4
0
-8
8
q(1)=3.5, q(2)=1.5, q(3)=0.5, r=0
(設計例1)
手順②デジタル誤差補正範囲q(k)の設計
q(k)と r を設計
rqqq 2)2(36)2(12)1(450 +++=
誤判定しても補正できる範囲
q(1)q(2)
q(3)
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64
q(1)=3.5, q(2)=1.5, q(2)=0.5, r=0
23)3(2)3(34)3(49)2(2)3(2
8)3(12)2(427)1(2)2(1
=+−===−+−==
=−−+−==
qpkqqpk
qqqpk
のとき のとき のとき
手順③分銅の重みp(k)の計算
-14-15
-13-12-11-10-9-8-7-6
-4-5
-3-2-10123456789101112131415
1 32 4
0
-8
8
p(2)
p(3)
p(4)
q(k)を代入
∑−
+=
−−− −+−=+1
1
1 )(343)(2)1(M
ki
kikM iqkqkp
設計例1になる
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発表内容• 研究背景と目的• 逐次比較近似AD変換器 ・構成 ・特徴 ・動作• コンパレータ2個の逐次比較近似AD変換器
・構成 ・特徴 ・動作• コンパレータ2個の冗長アルゴリズムのデジタル誤差補正原理• コンパレータ2個の冗長アルゴリズムの効果の確認
・高信頼性 ・高速動作• コンパレータ2個の探索アルゴリズムの詳細
・比較アルゴリズム ・デジタル誤差補正範囲 ・設計手順• 実現上の問題• まとめ
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実現上の問題
• 2個のコンパレータのオフセットのミスマッチ
• 2個のDACのミスマッチ
精度劣化
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解決策 後ろのステップでコンパレータ1個の
冗長アルゴリズムに切り替える。
1個のコンパレータと1個のDACにより、
バラツキ誤差が発生しない。コンパレータ1個の冗長アルゴリズムで
前のステップの誤差を補正。
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発表内容• 研究背景と目的• 逐次比較近似AD変換器 ・構成 ・特徴 ・動作• コンパレータ2個の逐次比較近似AD変換器
・構成 ・特徴 ・動作• コンパレータ2個の冗長アルゴリズムのデジタル誤差補正原理• コンパレータ2個の冗長アルゴリズムの効果の確認
・高信頼性 ・高速動作• コンパレータ2個の探索アルゴリズムの詳細
・比較アルゴリズム ・デジタル誤差補正範囲 ・設計手順• 実現上の問題• まとめ
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まとめ
逐次比較近似AD変換器の性能改善のために、
● コンパレータ2個を使用した冗長アルゴリズムを一般化
● デジタル誤差補正可能な範囲からの
参照電圧の設計法を確立
● 2回誤っても補正できる範囲の明確化を行った。
高信頼性化
高速動作化
今後はチップ化実現を目指す。