Decodificaores mux

Instituto Tecnológico de Costa Rica

Escuela de Ingeniería Electrónica

EL 3307 Diseño Lógico

Ejercicios

Tema: Codificadores, Decodificadores, Multiplexores, Demultiplexores

Recopilación realizada por:

Ing. José Alberto Díaz García

Diciembre 2008

1 of 36

12. Para el comparador de 4 bits de la Figura 6.80, dibujar cada forma de onda de salida para lasentradas que se muestran. Las salidas son activas a nivel ALTO.

.oto -r:-'L-~-J-~I I I I I 1

A -+-f-1-1--4-+ I I1 1I I I I

A2: I : : ; 1-t-f i i i I

¡ I I I ~ !AJ .J i i i L-L

I I I I I 1

! t--1 I-i !Bo ~ J-f ..-+U !!U1 BI 1 I

111 1 1 1 I I

B2 -f:---1-+--~-~! '-4 ! ~BJ -1--J L !_.I. L

13. Para losparador de la Figura 6.22.(.)A~~lAO = 1100; B)B~IBO = 1001

(b)A~~,Ao= IOOO;B~~lBo= 1011(c) A~~IAo = 0100; B)B~,BO = 0100

SECCIÓN 6.S Decodificadores

14. Cuando en la salida de cada puerta de decodificación de la Figura 6.81 hay un nivel ALTO,¿cuál es el código binario que aparece en sus entradas? El bit más significativo (MSB) es AJ.

(a)

AtA r '--1 -.co Lr-

AzA,

(e)

lS. ¿Cuál es la lógica de decodificación para cada uno de los siguientes códigos, si se requiere unasalida activa a nivel ALTO (I)?

(a) 1101 (b) 1000 (c) 11011 (d) 11100

(e) 101010 (1) 111110 (1) 000101 (b) 1110110

16. Resolver el Problema 13, suponiendo que se requiere una salida activa a nivel BAJO (O).

PROBLEMAS. 397

FIGURA 6.80

grupos de números binarios, detenninar los estados de salida para el com-

(d) FIGURA 6.81

2 of 36

398 . FUNCIONES DE LA LÓGICA COMBINACIONAL

17. Se desea detectar únicamente la presencia de los códigos 10 1 O, 1100, 000 1 y 10 11. Para indi.car la presencia de dichos códigos se requiere una salida activa a nivel ALTO. Desarrollar lalógica de decodificación mínima necesaria que tenga una única salida que indique cuándocualquiera de estos códigos se encuentra en las entradas. Para cualquier otro código, la salidaha de ser un nivel BAJO.

18. Si se aplican las fonnas de onda de entrada a la lógica de decodificación de la Figura 6.82,dibujar las fonnas de onda de salida en función de dichas entradas.

Ao-rl. . r1-I I I I I I

Al! ! I i I !I I r j t-t-I . . t ! !

A2 -J 1' !

19. Se aplican secuencialmente números BCD al decodificador BCD-decimal de la Figura 6.83.Dibujar un diagrama de tiempos que muestre cada salida en relación con el resto de las seña-les de salida y con las de entrada.

Ao .,rl." -rLI I I I I I I I I I~--~ r:-~-~ ~-:--1--'¡'1 I I

Al I I I I I II I

~ ~ , , 1--01 !A 2 ..LJ L-J LJ L--J L-LI I I I I .. I I I Ir-1 ! ! r-1 I III

A3 -J I I I I 1.1 I ! I

20. Un decodificador/excitador de 7-segmentos controla el display de la Figura 6.84. Si se aplicanlas fonDas de onda de entrada que se muestran, determinar la secuencia de dígitos que apare-ce en el display.

~ _Rrl JiI t I I I I I I

~ 11! ! ! ~ !A. --+--t f 1': I I :-L-J--1-J ': ¡l~-J. -' A2 I l' I

I I: : t--1 : ! t--f

AJ 1 :jll ! I L-

Ao

A. r

A2FIGURA 6.82

BCD/DEC

o1 '-

4.- - 1'"o 1Al 2 )

-'2 4 4-

A] 8 '

6

7""-8 "'"- -

9

74HC42 FIGURA 6.83

BCD/7 .

~Ao h

"Al CA d ,~ 2

~ . ,f ~

..

FIGURA 6.84

3 of 36

SECCiÓN 6.621. Suponer que el codificador lógico decimal-BCD de la Figura 6.38 tiene las entradas 3 y 9 a

nivel ALTO. ¿Cuál es el código de salida? ¿Es éste un código BCD (8421) válido?

22. Un decodificador 74HCI47 tiene niveles BAJOS de tensión en sus piDes 2, 5 Y 12. ¿Qué códi-go BCD aparece en las salidas si tOdas las demás entradaS están a nivel ALTO?

Convertidores de código

23. Convertir a BCD los siguientes números decimales y luego a binario.

(a) 2 (b) 8 (c) )3

(d) 26 (e) 33

24. Explicar )a lógica requerida para convertir a código Gray un número binario de ) O bits, y uti-lizar esta lógica para convertir los siguientes números binarios:

(a) 10)010)0)0 (b) 1111100000

(c) 0000001110 (d) 111111111)

25. Explicar la lógica requerida para convertir a binario un código Gray de 10 bits Y utilizar estalógica para convertir a binario los siguientes códigos Gray:

(a) 1010000000 (b) 0011001100

(c) 1111000111 (d) 00000oo001

Multiplexores (.electores de datos)

26. En el demultiplexor de la Figura 6.85, determinar la salida para los siguientes estados de entra-da: Do = O, DI= 1, D2= 1, D3= O, So = 1, SI = O

SECCiÓN 6.7

SECCIÓN 6.8

MUX

~ l}O'DoDI y

D2D3

27. Si las entradas de selección de datos del multiplexor de la Figura 6.85 se secuencian tal y comose muestra en las formas de onda de la Figura 6.86, detenninar la forma de onda de salida paralos datos de entrada del Problema 26.

---~ :' :L-_J---l~-J---l -I I I I I I I I I II I I I I I I I I I~ 1, ~t---1 ! I I ,

--J L-J LJ L~ J L-

So

SI

28. Las formas de onda mosttadas en la Figura 6.87 se aplican a las entradas de un multiplexor deocho enttadas 74 LS 151. Dibujar la senal de salida Y.

SECCIÓN 6.9 Demultiplexores29. Desarrollar el diagrama de tiempos completo (entradas y salidas) de un 74HCl54 utilizado en

una aplicación de demultiplexación en el que las entradas son las siguientes: las entradas deselección de datos toman, de forma repetitiva y secuencialmente, los valores generados por un

PROBLEMAS. 399

FIGURA 6.85

FIGURA 6.86

4 of 36


contador binario que comienza en 0000, y la enb"ada de datos es una cadena de datos serie, enBCD, que representan al número decimal 2468. El dígito menos significativo (8) es el prime-ro de la secuencia, con el bit menos significativo en primer lugar, y deberá aparecer en los cua-tro primeros bits de la salida.

So :: I I :: : ::;; ~ T ,1 ¡; ¡ ¡ ¡----l-LJ r r ¡ I : ir:: -1 I I

SI t I 1 I I I I 1I 1 1 1

L ¡ !¡¡ t-.t~-:1'!:1 1'1

S~ I I I I I I I I I 1" I I I 1 1

I f I I 1 I I I I I I

~-, 1:--1 Ir 11; I r-~ H ¡ H ¡ H: H

¡ : ¡ ¡! 1: 1-1--1-11 I 1 1Do I I I I I 1 I I I I

I I 1 I Ii 1 ¡!! J! i f 1! IIII

D I I I 1 I I I I I I1 I I I I

I I I I I I 1 1 I I I--++---~..-r1-1~ ¡-~--4-~---1 1 1 1 I ID2 I 1 I I I 1 I I I

I 1

D) ~ "i I :: t "r:'t1 r¡ i I ~; ¡ ; i i i ;!. 1 :i. ¡ ¡ llJ---t---t-' I I 1 I I I

D I I 1 I 1 I 1 I I I4 I I--t~~rl ¡¡ ¡ ~¡!¡¡I 111 I11 I 11

1 I I I I 1 1 1D.1 I I I 1 I I I I 1

1 I: 'T 1 :! r-11L-J-- L-1 1 1°6 I I l' I I I 1I I 1 I- J I I I I I i J1 !!

I 1 ~

Entradas deselección

Entradasde datos

SECCIÓN 6.10

Duraciónde bit~

.J-l.-1--T-1-J-' I I , I I I I I I+-J I:: I ¡ I ¡ IIII I l' I I I

I I IS-T--l---l-J :! U1 I I I I II I I

r-i!! I II j!

~ I ::. ~

Ao

A)

A2

A3

31. Determinar las salidas EImpar y EPar de un generador/comprobador de paridad 74LS280 de9 bits, para las entradas de la Figura 6.89. Utilice la tabla de verdad de la Figura 6.59.

Localización de ayerias

32. El sumador completo de la Figura 6.90 se prueba bajo todas las condiciones de entrada posi-bles, con las señales de entrada indicadas. A partir de la observación de las señales E y Caut'¿funciona correctamente? Si la respuesta es no, ¿cuál es la causa más probable de fallo?

33. Enumerar los posibles fallos de cada codificador/display de la Figura 6.91.

34. Desarrollar un procedimiento de pruebas sistemático para verificar el funcionamiento comple-to del codificador de teclado de la Figura 6.42.

SECCIÓN 6.11

FIGURA 6.87

FIGURA 6.88

5 of 36

PAR I 1 I Ií í i I

! ! ! t ! ! !IMPAR :: : I : : :

Ao --l__t 1-.o-J-l_J---1_--..-:-1 1_[-1--1___1.._1 IA I I I I

I 1 I- -:! ! I ¡ ! I1 I

A.. I I I I I I. I I I

A 3 __1...1___r1__J i___J"-_ L_j-t-i_.l_s.-:--1 A 1 I I I 4 I I

! ¡ 1 I!!! I tA I I lit t

5 I I I¡ 1 i ¡t-_!!1 I I

A I I I I I I6 I I

JJ.I! ! ! JA7 .. ~~ "t~j1

A I : : : :I , ,i : : i i

- -~ r-l 1---4--r---T-.l' B, I I I II I I

C.. t-1 t-1 ~ t-118 --' J--.f '-"' ~ i---:~! ; ¡r--1- :' I

E I I I I I II I ,I I I I I I I I

c- - : I

(a)

35. Hay que probar el convertidor BCD-binario fonDado por cuatro sumadores que se muestra enla Figura 6.92. En primer lugar, hay que verificar que el circuito convierte de BCD a binario.El procedimiento de prueba requiere la aplicación secuencial de números BCD, comenzandopor 0109 para comprobar que la salida binaria es la correcta. ¿Qué síntoma o síntomas aparece-rían en las salidas binarias si ocurrieran cada uno de los siguientes fallos? ¿Cuál es el númeroBCD para el que se detecta por primera vez cada error?

(a) La entrada Al está en circuito abierto (sumador superior).

(b) Cout está en circuito abierto (sumador superior).

(c) La salida E4 está cortocircuitada a masa (sumador superior).

(d) La salida 32 está cortocircuitada a masa (sumador inferior).

PROBLEMAS. 401

FIGURA 6.89

FIGURA 6.90

(c)(b)

FIGURA 6.91

6 of 36


36. En el display con multiplexación de la Figura 6.52, detenninar la causa (o las causas) más pro-bable para cada uno de los siguientes síntomas:

(a) El display del dígito B (el más significativo) no se enciende.

(b) Ninguno de los displays de 7-segmentos se enciende.

(c) El segmento f de ambos displays aparece encendido siempre.

(d) Hay un parpadeo visible en los displays.

37. Desarrollar un procedimiento sistemático para probar exhaustivamente el CI selector de datos74LS151.

38. Durante las pruebas del sistema de transmisión de datos de la Figura 6.60, se aplica un códi-go a las entradas Do a D6 que contiene un número impar de ls. Se introduce deliberadamenteun único bit erróneo en la línea de transmisión serie entre el multiplexor y el demultiplexor,pero el sistema no detecta el error (salida de error = O). Tras algún tiempo de investigación,se verifican las entradas con el comprobador de paridad par y se encuentra que en Do a D6 hayun número par de 1 s, como se esperaba, y también se comprueba que el bit de paridad D7 esl. ¿Cuáles son las posibles razones de que el sistema no indique el error?

39. Describir de forma general cómo probaríamos el sistema de transmisión de datos de la Figura6.60 y especificar un método de introducción de errores de paridad.

Aplicación a los sistemas digitales40. El bloque de la lógica de salida del semáforo se implementa en el sistema usando lógica de

función fija mediante un 74LS08 con puertas AND operando como puertas negativa-NOR.

FIGURA 6.92binaria de 7 bitsSalida

7 of 36

Utilizar un 74LSOO (puertas NANDno para generar salidas

41. Implementar la lógica de salida del semáforo con el 74LSOO si se necesitan salidas activas anivel BAJO.

Problemas especiales de diseño

42. Modificar el diseño del sistema de multiplexación del display de 7 -segmentos de la Figura6.52 para permitir visualizar dos dígitos adicionales.

43. Utilizando la Tabla 6.2, escribir las expresiones de suma de productos para E y CouI de unsumador completo. Utilizar un mapa de Karnaugh para minimizar las expresiones y luegoimplementarlas empleando inversores y lógica AND-OR. Indicar cómo se puede reemplazarla lógica AND-OR con selectores de datos 74LS151.

44. Implementar la función lógica especificada en la Tabla 6.12 utilizando un selector de datos74LS151.

45. Utilizando dos de los módulos sumadores de 6 posiciones de la Figura 6.14, diseñar un siste-ma de votación de 12 posiciones.

46. El bloque sumador del sistema de control y recuento de pastillas de la Figura 6.93 realiza lasuma del número binario de 8 bits del contador y del número binario de 16 bits del registro B.El resultado de la suma se almacena en el registro B. Utilizar circuitos 74LS283 para imple-mentar esta función y dibujar un diagrama lógico completo que incluya la numeración de lospiDes. Revise el funcionamiento del sistema en el Capítulo l.

47. Utilizar circuitos 74HC85 para implementar el bloque comparador del sistema de control yrecuento de pastillas de la Figura 6.93 y dibujar un diagrama lógico completo que incluya lanumeración de pines. El comparador compara el número binario de 8 bits (en realidad sólo serequieren siete bits) del convertidor BCD-binario con el número binario de 8 bits del contador.

PROBLEMAS. 403

cuádruples) y cualquier otro dispositivo que sea necesa-activas a nivel BAJO para las entradas

TABLA 6.12

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DE LA LÓGICA404.

C<xIific. 4 hit,

-.. Decimal .-+aBCD

f.DCDCD

~ffi~[[JDCD

Te(:lado

48. Se utilizan dos decodificadores BCD- 7 -segmentos en el sistema de control y recuento de laFigura 6.93. Uno de ellos se requiere para controlar el display de dos digitos pastillas/bote, yel otro para controlar el display de 5 digitos número total de pastillas envasadas. Utilizar cir-cuitos 74LS47 para implementar cada decodificador y dibujar un diagrama lógico completoque incluya la numeración de pines.

49. El codificador que se muestra en el diagrama de bloques de la Figura 6.93 codifica cada pul-sación de una tecla decimal y la convierte en BCD. Utilizar un 74HC147 para implementaresta función y dibujar un diagrama lógico completo que incluya la numeración de pines.

SO. El sistema de la Figura 6.93 requiere dos convertidores de código. El convertidor BCD-bina-no convierte los dos números BCD de dos digitos del registro A en un código binario de 8 bits(en realidad sólo se necesitan 7 bits dado que el bit más significativo siempre es O). Utilizarlos convertidores de código circuito integrado apropiados para implementar la función delconvertidor BCD-binario, y dibujar un diagrama lógico completo que incluya la numeraciónde pines.

REVISIONESSECCiÓN 6.1

l. (a) 1: = 1, C. = O

8 biL~

Regiscro B16-bita 'f~t~t~!

Coovenidordecódigo

Bill8rio

DecOOifk..B

BCDa7-1e1

,,~:!~~'~.cMUX

16 bils

Entrada de ("Ontrol de lasecuencia de conmutación

FIGURA 6.93

SECCiÓNDE CADA

(b) E = O, C... = O

9 of 36

~

(c) 1:: = 1, C.. = O

2. 1:: = 1, C. = 1

SECCIÓN 6.2 Sumadores binaríos en paralelo

l. C_E4EJE2E¡ = 11001

2. Se requieren tres 74LS283 para sumar dos números de 10 bits.

SECCIÓN 6.3

1. C = O, C = 1I ,1. C. = 1

SECCIÓN 6.4 Comparadores1. A > B = 1, A < B = O, A = B = O cuando A = 1011 y B = 10 1 O

2. Comparador de la derecha: pin 7: A < B = 1; pin 6: A = B = O; pin 5: A > B = O

Comparador de la izquierda: pin 7: A < B = O; pin 6: A = B = O; pin 5: A > B = l

Oecodificadores

l. La salida 5 está activa cuando en las entradas se aplica 101.

2. Se utilizan cuatro 74HCI54 para decodificar un número binario de 6 bits.

3. La salida activa a nivel BAJO controla el display de diodos LEO en cátodo común.

~

SECCIÓN 6.5

~

SECCIÓN 6.6 Codificadores1. (a)Ao= 1,AI = 1,A2=0,A]= 1

(b) No, no es un código BCD válido.

(c) Sólo puede estar activada una entrada para

2. (a) ~ = O, ~ = 1, Al = 1, Ao = 1

(b) La salida es 0111, que es el complemento de lO()() (8).

Convertidores de código1. 10000101 (BCO) = 10101012

2. Un convertidor binario-código Gray de ocho bits está formado por siete puertas OR-exclusivaen una disposición como la de la Figura 6.43.

Multiplexores (selectores de datos)

1. La salida es O.

2. (a) 74LS157: Selector de datos cuádruple de 2 entradas.

(b) 74LS 151: Selector de datos de 8 entradas.

3. La salida de datos alterna entre un nivel BAJO y un nivel ALTO a medida que las entradas deselección de datos cambian, secuencialmente, entre los distintos estados binarios.

4. (a) El 74HCI57A multiplexa los dos códigos BCO al decodificador de 7-segmentos.

(b) El 74LS47 decodifica el código BCO para excitar el display.

(c) El 74LSI39 activa los displays de 7-segmentos alternativamente.

Demultiplexores1. Se puede utilizar un decodificador como multiplexor, utilizando las lineas de entrada como

entradas de selección de datos y una linea de activación como entrada de datos.

2. Las salidas están todas a nivel ALTO excepto DIo, que es un nivel BAJO.

SECCIÓN 6.7

SECCIÓN 6.8

~

SECCIÓN 6.9

RESPUESTAS. 405

(d) E = O, C. ~ 1

obtener una salida válida.

10 of 36


SECCiÓN 6.10 Comprobadores/generadores de paridad

1. (a) Paridad par: 1110100

(b) Paridad par: 00 11 000 11

2. (a) Paridad impar: 11010101

(b)110000013. (a) El código es correcto, cuatro ls.

(b) El código es erróneo, siete 1 s.

Localización de aver'a.

1. Un g/itch es un pico de tensión de muy corta duración (generalmente indeseado).

2. Los g/itches los originan los estados de transición.

3. Validar (strobing) consiste en la activación de un dispositivo durante un período de tiempoespecificado, mientras el dispositivo no se encuentra en un estado de b'ansición

SECCIÓN 6.11

PROBLEMAS RELACIONADOS

6.1

6.2

6.3

6.4.

E = 1, C. = 1El = O, E2 = O, E3 = 1, E. = 1

1011 + 1010 = 10101

Véase la Figura 6.94.

6.5. Véase la Figura 6.95.

Ao = 1 =::)1:~:»o.~--i.-~

: : :::::DoJ-~ - O => distinto

B, = 1 O

FIGURA 6.95

6.6

6.7.

6.8.

6.9.

A > B = O, A = B = O, A < B = 1



Salida 22

FIGURA 6.94

11 of 36

FIGURA 6.96

FIGURA 6.97


o

2

3

4

S

6

7

8

9

! ! ! ! ! ! ! I r-::: :: : : : f--i :íí í . . í i i ~ ~; ; ; L-J : : : : :.. . . . . . ., . , I , . , , , ., . , , , . I , , I~ ; ¡; u ~ ~ ~ ~,., "'"

, , " "..

I . " ""

.'U

FIGURA 6.98

6.11. Todas las entradas a nivel BAJO: Aa = O. ~ = l. ~ = l. ~ = OTodas las entradas a nivel ALTO: todas las salidas a nivel ALTO.

6.12 BCD 01 O(MNM) 1

I~~======~~~~~ :

6.13 Siete

RESPUESTAS. 407

1~l

OOIOI<KK>

00101001~41Binario

OR-exclusiva.puertas

12 of 36



So : ~~r~_-rns I ~L-r-'l~LrIy ~.r--,~ .. . .

FIGURA 6.99

Do: S) = O, S2 = O, SI = O, So = O

D4: S) = O, ~ = 1, SI = O, So = O

DI: S) = 1, S2 = O, S, = O, So = O

DI): S) = 1, S2 = 1, S, = O, So = 1




6.15.

6.16.

6.17.

6.18.

EN MUX

O}.4 09

.4 12

O --- -- - -1 y,A.,A.Ao+.4~.Ao+.4~.Ao

+SV 2,)4,67

- 74LS1S1

FIGURA 6.100

FIGURA 6.101

SO ~J-1---r1-T~S, . I I . . ') I I

I I I I I I I I I IDI I I r-'1 I I r--,O . . . I L . . I I

DI! ! ! ! : :r-~~Lr1 ! ! ! ! ! !D3 :-1 ~ ! ! ! ! ! !

A)AZAiAo + A)A~,Áo

+ A)ÁzAiAo + A)Á~IAo

+ Á)AZAtÁO + Á,A~,Ao

+ Á)ÁzAiAo + Á)Á~tÁo

FIGURA 6.102

13 of 36

CAPíTULO 6 . BLOQuES CONSTRUCTORES DE CIRCUITOS COM8INAClONALES372

LIBRARY ieee ;USE ieee.stdJogic_1164.a11 ;

E~'TITY shifter ISPORT(w

Shift

yk

END shifter ;

ARCHITEcrURE Behavior OF shifter ISBEGIN

PROCESS (Shift, w)BEGIN

IF Shift = '1' THENy(3) < = 'O' ;y(2 OOWNTO O) < = w(3 OOWNTO 1) ;

END Behavior ;

Figura 6.59

PROBLEMAS

Al final del libro se proporcionan las respuestas de los problemas marcados con asterisco.

6.1 Muestre cómo implementar la función f(w), W2, W3) = ¿m(O, 2, 3,4,5,7) con un decodifica-dor binario tres a ocho y una compuerta ORo

6.2 Muestre cómo implementar la función f(Wl, W2, W3) = ¿m(l, 2, 3,5,6) con un decodifica-

dor binario tres a ocho y una compuerta ORo

-6.3 Considere la función f = W¡ W3 + W2W3 + Wl W2. Use la tabla de verdad a fin de derivar un cir-cuito para f que use un multiplexor dos a uno.

6.4 Repita el problema 6.3 para la función f = W2W3 + W1W2.

-6.5 Para la función f(Wl' W2, W3) = ¿m(O, 2, 3, 6), use la expansión de Shannon para derivar

una implementación que utilice un multiplexor dos a uno y cualesquiera otras compuertasnecesanas.

6.6 Repita el problema 6.5 para la función f (Wl, W2, W3) = ¿ m(O, 4, 6, 7).

:IN:IN: OUT: OUT

Sm.LOGIC_V ECI'OR(3 OOWNTO O) ;Sm.LOGIC;Sm.LOGIC- VECTOR(3 DOWNTO O) ;Sm.LOGIC ) ;

k<= w(O);ELSE

y<=w;k<= '0' ;

END IF ;END PROCESS ;

C6digo estructural de VHDl que especifica el circuito de

corrimiento de la figura 6.56.

14 of 36

LffiRARY ieee ;USE ieee.stdJogic_II64.all ;USE ieee.numeric-5td.all ;

-;:

ENTITY shifter ISPORT(w

Shiftyk

END shifter ;

ARCHITECTURE Behavior OFBEGIN

PROCESS (Shift, w)BEGIN

IF Shift = "1" THENy <=wSRL 1;k <= w(O);

ELSEy<=w;k <= "O" ;

END IF ;END PROCESS ;

END Behavior ;

Figura 6.60

6.7 Considere la función ! = W2+WtW3+WtW3. Muestre cómo se puede usar la

aplicación repetida de la expansión de Shannon para derivar los mintérminos

de!

Repita el problema 6.7 para! = W2 + WtW3.

Demuestre el teorema de expansión de Shannon expuesto en la sección 6.1.2.

En la sección 6.1.2 se muestra la expansión de Shannon en forma de suma deproductos. Con el principio de dualidad, derive la expresión equivalente en

forma de producto de sumas.

Considere la función ! = W t W2 + W2 W3 + Wt W2 W3. Proporcione un circuito

que implemente f con el mínimo número de LUT de dos entradas. Muestre la

tabla de verdad implementada dentro de cada LUT.

Para la función del problema 6.11, el costo de la expresión en mínima suma deproductos es 14, que incluye cuatro compuertas y 10 entradas a las compuer-tas. Utilice la expansión de Shannon para derivar un circuito multinivel quetenga un costo menor y proporcione el costo de su circuito.

Considere la función !(Wt, W2, W3, W4) = ¿m(O, 1,3,6,8,9,14,15). Deri-

ve una implementación que use el mínimo número posible de LUT de tresentradas.

6.8

6.9*6.10

6.11

*6.12

6.13

373

UNSIGNED(3 OOWNTO O) ;STD.LOGIC ;UNSIGNED(3 OOWNTO O) ;

STD.LOGIC) ;

:IN:IN: OUT: OUT

shifter IS

Código por comportamiento de VHDl que especificael circuito de corrimiento de la figuro 6.56.

15 of 36

CAPíTULO 6 . BLOQUES CONSTRUcrO~ DE CIRCUITOS COMBINAClONALES374

.6.14

6.1S

6.16

6.17

LffiRARY ieee ;USE ieee.std.Jogic_ll64.all ;USE ieee.numeric_std.all ;

ENTITY barre} ISPORT( w : IN

s :IN- - , y: OUT

END barre} ;

UNSIGNED(3 DOWNTO O) ;UNSIGNED( 1 DOWNTO O) ) ;UNSIGNED(3 OOWNTO O) ) ;

ARCHITEcruRE Behavior OF barrel ISBEGIN

PROCESS (s, w)BEGIN

CASE s ISWHEN "00" = >

y<=w;WHEN "01" =>

y < = w ROR 1 ;WHEN "10" =>

y<= wROR2;WHEN arHERS = >

y<= wROR3;END CASE;

END PROCESS ;END Behavior ;

Figura 6.61 Código de VHDl que especifica el circuito de corrimientoen cilindro de la figura 6.57.

Dé dos ejemplos de funciones lógicas con cinco entradas, Wl' . . . , ws' que sepueda realizar con dos LUT de cuatro entradas.

Para la función! del ejemplo 6.27, realice expansión de Shannon respecto de las

variables Wl y W2' en lugar de Wl y W4' ¿Cómo se compara el circuito resultan-

te con el de la figura 6.52?

Actel Corporation fabrica una familia de FPGA llamada Act 1, que tiene el

bloque lógico basado en multiplexor que se muestra en la figura P6.1. Indiquecómo implementar la función f = W2W3 + WIW3 + W2W3 sólo con un bloque

lógico Act l.

Muestre cómo se realiza la función f = WIW3+WIW3+W2W3+WIW2 con

bloques lógicos Act 1. Note que no hay compuertas NOT en el chip; por tanto,los complementos de las señales deben generarse con multiplexores en el blo.

que lógico.

16 of 36

i.

;2

i3

'4

i.5

;6

Figura P6.1 Bloque lógico Act 1 de Actel.

-6.18 Considere el código de VHDL de la figura P6.2. ¿Qué tipo de circuito repre-senta? Comente si el estilo de código usado es una buena elección para elcircuito que representa.

6.19 Escriba el código de VHDL que represente la función del problema 6.1, em-pleando una asignación de señal

~:, "

ii.~~~, "~'O*;;'{~

~~"

~'

6.20 Escriba el código de VHDL que represente la función del problema 6.2, usandouna asignación de señal seleccionada.

6.21 Con una asignación de señal seleccionada, escriba el código de VHDL para uncodificadorbinario

6.22 Con una asignación de señal condicional, escriba el código de VHDL para uncodificador binario ocho a tres.

6.23 Derive el circuito para un codificador de prioridad ocho a tres.

6.24 Con una asignación de señal condicional, escriba el código de VHDL para uncodificador de prioridad ocho a tres.

6.25 Repita el problema 6.24 ahora con una instrucción if-then-else.

6.26 Cree una entidad de VHDL llamada if2to4 que represente un decodificador bi-nario que use una instrucción if-then-else. Cree una segunda entidad llamadah3to8 que represente el decodificador binario tres a ocho de la figura 6.17, condos instancias de la entidad if2to4.

6.27 Cree una entidad de VHDL llamada h6to64 que represente un decodificadorbinario 6 a 64. Use la estructura arborescente de la figura 6.18 en la que eldecodificador 6 a 64 se construya con cinco instancias del decodificador h3to8creado en el problema 6.26.

6.28 Escriba el código de VHDL para un convertidor de código BCD a siete seg-mentos usando una asignación de señal seleccionada.

.6.29 Derive expresiones en mínima suma de productos para las salidas a, b y c dela pantalla de siete segmentos de la figura 6.25.

375PROBLEMAS

seleccionada.

a dos.cuatro

17 of 36

CAPíTULO 6 . BLOQUES CONSTRUCTORES DE CIRCU1T~ COMBINAClONALI:S376

LffiRARY ieee ;USE ieee.stdJogic_II64.a11 ;

ENTITY problemPORT(w

END proble:' y l. y2, y3.

ARCHITECfURE Behavior OF problem ISBEGIN

PROCESS (w, En)BEGIN

ENDIF;END PROCESS ;

END Behavior ;

Figura P6.2 Código pora el problema 6.18.

6.30

6.31

6.32

15Sm-LOGIC- VECfOR(1Sm-LOGIC;Sm-LOGIC ) ;

DOWNTO O) ;:IN:IN: OUT

En

yO <= 'O' ; yl <= 'O' ; y2 <= '0' ; y3 <= '0' ;IF En '1' THEN

IF w = "00" THEN yO <= ' l' ;

ELSIF w = "01" THEN yl <= '1' ;ELSIF w = "10" 1HEN y2 <= '1' ;ELSEy3 <= '1' ;ENDIF;

Derive expresiones en mínima suma de productos para las salidas d. e. f y g dela pantalla de siete segmentos de la figura 6.25.

Diseñe un circuito de corrimiento, similar al de la figura 6.56, que pueda co-rrer un vector entrada de cuatro bits, W = W3W2W¡WO. una posición de bit a la

derecha cuando la señal de control Right sea igual al, y una posición de bita la izquierda cuando la señal de control Left sea igual a l. Cuando Right =Left = O, la salida del circuito debe ser la misma que el vector entrada. Supon-

ga que la condición Right = Left = 1 nunca ocurrirá.

En la figura 6.21 se muestra un diagrama de bloques de una ROM. Un circuitoque implementa una 'pequeña ROM, con cuatro hileras y cuatro columnas, semuestra en la figura P6.3. Cada X en la figura representa un interruptor quedetermina si la ROM produce un 1 o un O cuando dicha ubicación se lee.Q) Muestre cómo realizar un interruptor (X) empleando un solo transistor NMOS.b) Dibuje completo el circuito ROM de 4 x 4 utilizando los interruptorescreados en el inciso anterior. La ROM debe programarse para almacenar losbits O 1 O 1 en la fila O (la superior), 10 l O en la 1, 1100 en la 2 y 00 11 en la 3 (lafila inferior).

c) Muestre cómo implementar cada interruptor (X) como un interruptor pro-gramable (en oposición a ofrecer I o O de manera permanente), con una celdaEEPROM, como se muestra en la figura 3.64. Describa brevemente cómo seoon.. 1.. n.I~.. ~. ..1n-.",..n..n-.iAftf'"

18 of 36

al

Figura P6.3 Circuito ROM de 4 x 4.

6.33 Muestre el circuito completo para una ROM que use las celdas de almacena-miento diseñadas en el inciso a) del problema 6.32 que realice las funciones

lógicas

E. Shannon, "Symbolic Analysis ofRelay and Switching Circuits", Transactions AIEE 57~38), pp. 713-723.

tel Corporation, "MX FPGA Data Sheet", http://www.actel.com

ickLogic Corporation, "pASIC 3 FPGA Data Sheet", http://www.quicklogic.com

377

;Cf:.fj# ,;v ,n;~D., 1"r,ñ.$1.

d3 = ao eal

d 2 = 'D:o""$QI

dI = aoal

do = ao +al

19 of 36

I.roblenl.ts

describir la operación de estos circuitos, pero los compiladores modernos co-mo CUPL también ofrecen el formato de anotación de la tabla de verdad.

::': "~ ánodo .común decodificador-excitador de multiplexaje- bus de datos BCD a 7 segmentos multiplexor (MUX)

bus flotante demultiplexor (DEMUX) observación-análisiscátodo común dividir y vencer palabracodificador excitador píxelcodificador de prioridad excitador de bus plano posteriorconversión de paralelo a LCD TFT

serial líneas bidireccionales dedecodificador datosdecodificador de BCD a matriz activa

decimal matriz pasiva

SECCiÓN 9-1B 9-1. Consulte la figura 9-3. Determine los niveles en cada salida del decodificador

para los siguientes conjuntos de condiciones de entrada.(a) Todas las entradas en BAJO.(b) Todas las entradas en BAJO, excepto E3 = ALTO.(c) Todas las entradas en ALTO, excepto El = El = BAJO.(d) Todas las entradas en ALTO.¿Cuál es el número de entradas y salidas de un decodificador que acepta 64combinaciones diferentes?Para un 74ALS138, ¿qué condiciones de entrada producirán las siguientes sa-lidas?:(a) BAJO en ~ (c) BAJO en ~(b) BAJO en ~ (d) BAJO en 'C>o y~, de manera simultánea.Muestre cómo usar circuitos 74LSl38 para fonnar un decodificador 1 de 16.En la figura 9-56 se muestra cómo se puede usar un decodificador en la ge-neración de señales de control. Suponga que ha ocurrido un pulso de RES-TABLECIMIENTO en el tiempo lo, y determine las formas de onda deCONTROL para 32 pulsos de reloj.

B 9-2.

B 9-3.

D 9-4.9-5.

573

I

1.I.r+-J-l J--~_J"I I Ito .11 t2

(a) (b)

20 of 36

574 Capítulo 9 / Circuitos lógicos MSI

D ~. Modifique el circuito de la figura 9-56 para generar una forma de ondaCONTROL que pase a BAJO de 120 a 124' (Sugerencia: la modificación noquiere lógica adicional.)

9-7. El decodificador 7442 de la figura 9-5 no tiene una entrada HABILITAR.embarg<!.! lo ~emos operar como decodificador 1 de 8 no empleandosalidas 08 y 09 Y usando la entrada D como una ENABLE. Esto se ilustrala figura 9-57. Describa cómo funciona esta configuración como uncador habilitado 1 de 8 y explique en qué forma el nivel en D habilita ohabilita las salidas.

FIGURA 9-57 Problema 9-7.

9-8. Considere las formas de onda74LSl38 como sigue:

A-+Ao

Suponga que E LYpara las salidas °0,

A

s

q

o

FIGURA 9-58 Problemas 9-8 y 9-41.

D 9-9. Modifique el circuito de la figura 9-6 de manera que el relevador K1 perm2-nezca energizado de 13 a ~, y K2 permanezca energizado de 1(> a ~. (Suge-rencia: esta modificación no requiere circuitería adicional.)

de la figura 9-58. Aplique estas

B~A1 C-+ A2 D-+~

t~ t11

21 of 36

Problt'1J)

SECCIONES 9-2 y 9-3 .

B, D 9-10. Muestre cómo conectar decodificadores-excitadores de BCD a 7 segmentos yvisualizadores LED de 7 segmentos al circuito de reloj de la figura 7-47, para vi-sualizar minutos y horas. Suponga que cada segmento operará en aproxima-damente 10 mA a 2.5 V.

B 9-11. (a) Consulte la figura 9-10 y dibuje el segmento y las formas de onda delplano posterior relativas a tierra para CONTROL = O. Luego dibuje laforma de onda del voltaje del segmento relativa al voltaje del plano pos-terior.

(b) Repita el inciso (a) para CONTROL = 1.c, D 9-12. El decodificador-excitador de BCD a 7 segmentos de la figura 9-8 contiene la

lógica para activar cada segmento en las entradas BCD apropiadas. Diseñela lógica para activar el segmento 8.

SECCiÓN 9-49-13. PREGUNTA DE REPASO

Para cada punto, indique si se refiere a un decodificador o a un codificador.(a) Tiene más entradas que salidas.(b) Se usa para convertir acciones clave a un código binario.(c) Sólo se puede activar una salida a la vez.(d) Se puede usar para conectar una entrada BCD a un vísualizador LED.(e) A menudo tiene salidas tipo excitador para manejar 1 y V grandes.

9-14. Determine los niveles de salida para el codificador 74147 cuando As = ~ =O Y el resto de las entradas son ALTAS.

9-15. Aplique las señales de la figura 9-58 a las mtradas de un 74147 como sigue:

A -+ A7 B -+ ~ C -+ A2 D -+ Al

Dibuje las formas de onda de las salidas del codificador.9-16. En la figura 9-59 se muestra el dia~ma de bloques de un circuito lógico

empleado para controlar el número de copias que hace una máquina copia-dora. El operador de la máquina selecciona el número de copias deseadocerrando uno de los interruptores de SELECT de 51 a ~. Este número estácodificado en BCD por el codificador y se envía a un circuito comparador.

8

~

c,D

9-59 Problemas 9-16

.

~

..

~'.:

~-

~75a~

57.

s.53

'='

22 of 36

5781 Cótpít.ulo 9 I Circuitos lógicos MSI

Luego el operador acciona un intemJptor de contacto momentáneo de INI..CIO que borra el contador e inida una salida ALTA DE OPERACIÓN, la cual;,~es enviada a la máquina para indicarle que haga copias. A medida que la má."quina hace cada copia, se genera un pulso de copiado y se alimenta al COntador BCD. Las salidas del contador se comparan continuamente con las salidaS;;"codificadas del intemJptor mediante el comparador. Cuando los dos números I "~BCD son iguales, lo que indica_que el número deseado de copias se ha he-Jt~cho, la salida del comparador X pasa a BAJO, esto causa que el nivel OPE-1"i:RAR retorne a BAJO y pare la máquina de modo que no haga más copias. :~";Activando el intemJptor de INICIO causará que este proceso se repita. Diseñe!;:Cla circuitería lógica completa para las secciones del comparador y de control '1de este sistema. j j',

'"c, D 9-17. El circuito de teclado de la figura 9-16 está diseñado para aceptar un número "-:l.,decimal de tres dígitos. ¿Qué sucedería si se activaran cuatro teclas de dígi- :

tos (por ejemplo, 3095)? Diseñe la lógica necesaria que se debe agregar a este "circuito de modo que después que se hayan ingresado tres dígitos, cualquierdígito adidonal sea ignorado hasta que se presione la tecla BORRAR. Enotras palabras, si se ingresa 3095 mediante el teclado, los registros de salidavisual izarán 309 e ignorarán cualesquiera dígitos siguientes hasta que se bo-rre el circuito.

SECCIÓN 9-6T 9-18. Un técnico conecta el circuito de entrada del teclado numérico de la figura

9-16 y prueba su operación tratando de ingresar una serie de números detres dígitos. Se da cuenta que algunas veces el dígito "O" se ingresa en vezdel dígito que presionó. Asimismo, observa que sucede con todas la~ teclasmás o menos de forma aleatoria, aunque es peor para algunas teclas que pa-ra otras. Reemplaza todos los CIs y el mal funcionamiento persiste. ¿Cuál delas siguientes fallas del drcuito explicaría sus observaciones? Explique cadauna de sus elecciones.(a) El técnico olvidó conectar a tierra las entradas no usadas de la compuer-

ta ORo(b) Por error usó Q en vez de Q del MV monoestable.(c) El rebote del intemJptor de las teclas de dígitos dura más que 20 ns.(d) Las salidas Yy Z están cortocircuitadas entre sÍ.

T 9-19. Repita el problema 9-18 con el siguiente síntoma: los registros y visualizado-res permanecen en O sin importar cuántas veces se presione una tecla.

T 9-20. Mientras prueba el circuito de la figura 9-16, el técnico encuentra que cuan-do se presiona cada tecla con número non resulta en el dígito correcto in-gresado, pero cuando se presiona cada tecla con número par resulta en elingreso del número equivocado como sigue: la tecla "O" ocasiona que se in-grese un "1", la tecla "2" causa que se ingrese el número "3", la tecla "4",que se ingrese el número "5", etcétera. Considere cada una de las siguientesfallas como causas posibles del mal funcionamiento, y en cada caso expliquepor qué puede ser o no la causa real.(a) Hay una conexión abierta en la salida del inversor del LSB a las entradas

D de los FF.(b) La entrada D del flip-flop {:?s está cortocircuitada internamente a Vc'c"(c) Un puente de soldadura está cortocircuitando 00 a tierra.

T 9-21. Un técnico prueba el circuito de la figura 9-4, como se describe en el ejem-plo 9-7 Y obtiene los siguientes resultados: todas las salidas funcionan, ex-cepto 016 a 019 y 024 a 027, que están en ALTO de manera permanente.¿Cuál es la falla más probable del circuito?

23 of 36

Probl('ma~

T 9-22. Un técnico prueba el circuito de la figura 9-4, como se describe en el ejem-plo 9-7, Y encuentra que se activa la salida incorrecta para cada código deentrada posible, excepto los listados en la tabla 9-7. Examine esta tabla y de-termine la causa probable del mal funcionamiento.

TABLA 9- 7

T 9-23. Suponga que por error se usó una resistencia de 22 n para el segmento g dela figura 9-8. ¿De qué manera afecta esto al visualizador? ¿Qué problemaspodrían surgir?

T 9-24. Repita el problema 9-8 con la secuencia observada que se muestra a conti-nuación.

~

f(a:

T 9-25. Repita el ejemplo 9-8 con la secuencia observada que se muestra a continua-ción.

lit

T 9-26. Para probar el circuito de la figura 9-11, un técnico conecta un contadorBCD a las entradas del 74HC4511 y pulsa el contador a una velocidad muybaja. Nota que el segmento f funciona de manera erdtica y no es evidenteningún patrón en particular. ¿Cuáles son algunas causas posibles del malfuncionamiento? (Sugerencia: recuerde que los CIs son CMOS.)~

57724 of 36

578 (:apítulo 9 / Circuitos lógicos MSI

SECCIONES 9-7 Y 9-89-27. El diagrama de sincronización de la figura 9-60 se aplica a la figura 9-19. ~

buje la forma de onda de salida Z.

I l r-l_r...L I l 1l_J-lL_rL..j.L.J-l__J-LJ.L.Jl_r1_J-L..I-

B

FIGURA 9-60:>-27.

Problema11

lO

S

En la figura 7-45 se muestra un circuito que selecciona frecuencias de reloj.Muestre cómo reemplazar el interruptor rotario con un multiplexor 74HC151e indique las condiciones de control de entrada necesarias para seleccionarla frecuencia de reloj de 1 kHz.El circuito de la figura 9-61 usa dos multiplexores de dos entradas (figura 9-19).Determine la función que realiza este circuito.

9-28.

9-29.

FIGURA 9-61)-29.

Problema r ~~.1;-I ~ . I

I ,c;'" II I I Z I3 I 1 I

-I MUX I'2 . lO S I

I II 1, II MUX I ZI II lO S II I

1, 11 Z II MUX II - I

lO I lO S j' II -.: II II II II I" r S, So

D 9-30. Use la idea del problema 9-29 para configurar varios multiplexores 74151 de1 a 8 para formar un multiplexor de 1 de 64.

c, D 9-31. Muestre cómo se pueden configurar dos 74157 y un 74151 para formar unmultiplexor 1 de 16 sin que se requiera ninguna otra lógica. Etiquete las e~tradas 10 a /15 para mostrar cómo corresponden al código de SELECT.

D 9-32. (a) Amplíe el circuito de la figura 9-24 para visual izar el contenido de doscontadores BCD de tres etapas.

(b) Cuente el número de conexiones en este circuito y compare su númerocon el que se requeriría si se usara un decodificador-excitador por sepa.rado para cada etapa del contador.

9-33. En la figura 9-62 se muestra cómo se puede usar un multiplexor para gene.rar formas de onda lógicas con cualquier patrón deseado. El patrón se pro--grama usando ocho interruptores SPDT, y la forma de onda se produce demanera repetitiva pulsando el contador MOD-8. Dibuje la forma de onda enZ para las posiciones del interruptor determinadas.

25 of 36

l.robl('lna~

Problemas

Cambie el contador M°o:-s de la figura 9-62 a un contador MOD-16, y co-necte el MSB a la entrada E del multiplexor. Dibuje la forma de onda Z.Muestre cómo se puede usar un 74151 para generar la función lógica Z =AB+ BC+ A.CMuestre cómo se puede usar un multiplexor de 16 entradas como el 74150para generar la función Z = ABCD + BCD + A.BV + ABCD.En el circuito de la figura 9-63 ~e muestra cómo un MUX de ocho entradasse puede usar para generar una función lógica de cuatro variables, aunqueel MUX sólo tenga tres entradas de SELEcr. Tres de las variables lógicas A.,B Y C están conectadas a las entradas de SELECT. La cuana variable D y suinverso 15 están conectadas a entradas de dat~ seleccionadas del MUX, se-gún lo requiera la función lógica deseada. Las otras entradas de datos delMUX están conectadas a un BAJO o a un ALTO, de acuerdo con lo que ne-cesite la función.(a) Prepare una tabla de verdad en la que se muestre la salida Z para las 16

combinaciones posibles de las variables de entrada.(b) Escriba la expresión de suma de productos para Z y simplifíquela para

verificar que

9-34.

9-35.

9-36.

9-37.

D

D

N

+5V

-= lo 11 '2 13 14 15 le 17E

A So MUX

B 74HC15151

C 52

D

Z

1 579

Z = CBA + DCBA + OCBA

26 of 36

1 Capíl.ulo 9 I Clreultos lógicos MSI

c, D 9-38. Se puede emplear el método de la figura 9-63 para generar cualquierción lógica de cuatro variables siguiendo los siguientes pasos:1. Preparar la tabla de verdad para la función deseada, con Z como la sali2. Escribir la expres~n de ¿u~ de pr~uctos .,para Z;-..!l2 se siJ!!P.!i~ca. p

ejemplo, z= DCBA + DCBA + DCBA + DCBA + DCBA + DCBA.3. Buscar términos que tengan la misma combinación de C, B y A, Y fact

zafios:

Z = DCBA + CBA (D + D) + CBA(D + D) + DCBA= DCBA + CBA + CBA + DCBA

4. Considerar los términos que únicamente contienen C, B y A en fonormal o complementada. Para cada uno de estos términos hay quenectar la entrada de datos del MUX correspondiente a un nivel ALTO.

c.'BA -+ se conecta el nivel ALTO a la entrada 16C BA -+ se conecta el nivel ALTO a la entrada 13

5. Considerar los términos que contienen la variable D. Conectar la variableD o D a la entrada del MUX que corresponde a las variables CBA:

DCBA -+ se conecta D a la entrada IsDCBA -+ se conecta D a la entrada 11

6. Conectar las entradas del MUX restantes a un nivel BAJO.(a) Verificar el diseño de la figura 9-63 usando este método.(b) Usar este método para implementar la función que produzca un nivel

ALTO cuando las cuatro variables de entrada estén en el mismo nivel,o cuando las variables B y C estén en niveles distintos.

SECCiÓN 9-9B 9-39. PREGUNTA DE EJERCICIO

Para cada inciso indique si se refiere a un decodificador, codificador, MUX oDEMUX.(a) Tiene más entradas que salidas.(b) Usa entradas de SELECT.(c) Se puede usar en la conversión paralela a serial.(d) Produce un código binario en su salida.(e) Sólo una de sus salidas puede estar activa a la vez. .(f) Se puede usar para enrutar una señal de entrada a una de varias salidaS

posibles.(g) Se puede usar para generar funciones lógicas arbitrarias.

9-40. Muestre cómo el decodificador 7442 se puede usar como demultiplexor de 1a 8. (Sugerencia: consulte el problema 9-7.)

9-41. Aplique las formas de onda de la figura 9-58 a las entradas del DEM74LS138 de la figura 9-3OCa) como sigue:

D ~ A2 C-+ Al B -+ Ao A -+ El

Dibuje las formas de onda en las salidas del DEMUX.

58027 of 36

ma~

9-12.Considere el sistema de la figura 9-32. Suponga que la frecuencia de reloj es10 pps. Describa cuáles serán las indicaciones del panel de monitoreo paracada uno de los siguientes casos.(a) Todas las puertas cerradas.(b) Todas las puertas abiertas.(c) Las puertas 2 y 6 abiertas.Modifique el sistema de la figura 9-32 para manejar 16 puertas. Use un MUX74150 de 16 entradas y dos DEMUX 741$138. ¿Cuántas líneas van al panel demonitoreo remoto?Dibuje las formas de onda en z. ~ O¡, Oz y ~ de la figura 9-33 para los si-guientes datos de los registros: [..4] = 0011, [B] = 0110, [C] = 1001, [D] =0111.En la figura 9-64 se muestra un controlador de rejilla de visualización gráficade LCD de 8 X 8 mediante un 74HCl38 configurado como decodificador, yun 74HCl38 configurado como demultiplexor. Dibuje 48 ciclos de reloj y losdatos de entrada necesarios para activar los píxeles que se muestran en el vi-sualizador.

c, D ~3.

9-44.

9-45.

oPíxeles --

enCendidO~2

3

Filas 4

5

6

7

Ic -=r~J...9.!j~~i= ix t__.:~~~ JProblema 9-45.

SECCiÓN 9-11T 9-46. Considere e

CLK

~

"

~ FIGURA 9-64,..

~

SECCiÓN 9-119-46. Considere el secuenciador de control de la figura 9-26. Describa cómo cada

una de las siguientes fallas afectará la operación.(a) La entrada ~ del MUX está cortocircuitada a tierrci.(b) Las conex.iones de los sensores 3 y 4 hacia el MUX están invertidas.

1:-

~

'"

r

581

74HC138

o

1 E;

2 E3

3 ~

4

5 ~

6 A,

7 Ao

Columnas

Datos

+5

28 of 36

582 9

T 9-47. Considere el circuito de la figura 9.24. Una prueba en el circuito produceresultados que se muestran en la tabla 9-8. ¿Cuáles son las causas posit

TABlA 9-8

Una prueba en el sistema de detección ylos resultados registrados en la tabla 9-9.sar esta operación?

T 9-48.

TABLA 9-9

T 9-49. Una prueba en el sistema de detección y vigilancia de la figura 9-32 prodllos resultados registrados en la tabla 9-10. ¿Cuáles son las posibles causasfalla en esta operación? ¿Cómo se puede verificar o eliminar esa falla?

TABLA 9-10

I Circuitos

vigilancia de la figura 9-32 pro¿Cuáles fallas posibles podrían

29 of 36

I'r..bl('mas

T 9-50. El sistema de transmisión síncrona de datos de la figura 9-33 no funciona demanera correcta. Se usa un osciloscopio para monitorear las salidas del MUXy del DEMUX durante el ciclo de transmisión, con los resultados que semuestran en la figura 9-65. ¿Cuáles son las causas posibles del mal funciona-miento?

z

00: :: : :r--.l i J... l : : : : : r---l.--i ' f l' , l' I I I I I, I I I I I '1 I " I I

O, I I I I I , , , I I I , , I I , I , I, I I I I I , , I , I I I I , I f , ,

O ' ., . , , , , . . , . . , , . , . .2 , l' I I I I I I I I I , I I I I I I

, I I I I I , I , I I , , I I , I , ,I " I I I I I I , I , I I , , I , II l' I I I I I I I , I I , , I , I ,

03 r I I I I I , I , I I I I I I I I r II

to


T 9-51. El sistema de transmisión síncrona de datos de la figura 9-33 no funciona demanera correcta, sus formas de onda se visualizan en un osciloscopio de altavelocidad (figura 9-66). Note las transiciones en la señal Üt. Considere lasdos fallas posibles que se muestran a continuación. Para cada una, expliquesi puede ser o no la causa del funcionamiento erróneo.(a) Las conexiones a los pines 51 y So del DEMUX están invertidas.(b) Las conexiones a los pines Q¡ y Qz del contador de palabras del recep-

tor están invertidas.

I I 1 I 1 I II 1 lA B I C 'C 1 11 Ao I 2 3, 0, 1 D3 1 I

Z 1 I IJ___lJ--;.-l : : ; ; -I--:.-.l___l...l : : ~ ; ~I 1 1 I 1 I 1 I I I1 1 I I I I I 1 1 I 1 I ,

O 1 IO

¡ ¡; ; : ; : : ¡ : l : : : : : : :l_..i_- -' 1 1 I 1 1 I I 11I 1 I1I II I 1 I I 1 1 '1 I 1 I 1 I 1 I II I 1 1

01 1 II 1 1 I 1 I 1 I 11 1

I I I 1 I I I I I I I 1 1O I 1 1 I I 1 I I I '1 I 1

2 I I I 1 I I I 1 1 I 1 II I 1 1 1 1 1 , 1 I 1 1 I I 1 I 1 I 1I I I I 1, 1 1 I I I I I I I I 1 1 1 II I I 1 l' I I I I I I I I I I 1 I I I

03 I . I . . I . I . 811 . I I I I I I

I I I 1 I I I I I I I I I I I I 1 I II '1 1 1 I I I I I I I I I I I 1 I 1

to t2 t3 ~ t5 ~ t7 t8 tg t10 t11 t12 t13 t14 t15 t18 t17 t18 t19

FIGURA 9-66

1 583

t I t I I I I I I It1O t., ~ 1,3 t14 t'5 t18 t'7 t18 t19

I I I Ite t7 te tg

I It2t-¡

I~

I~

Problema 9-51.

30 of 36

1584 (:apílulo ~. / Circuitos lógicos MSI

SECCiÓN 9-129-52. Rediseñe el circuito del problema 9-16 usando un comparador de magnituc

74HC85. Agregue una caracteñstica con respecto a "rebase de capacidad d«copias" para que se active una salida de ALARMA si la salida OPERACI6~no detiene la máquina cuando termine el número de copias que se solicitó.

9-53. Muestre cómo conectar varios 74HC85 para comparar dos números de 1(bits.

c,D

D

SECCIÓN 9-139-54. Suponga una entrada BCD de 69 para el convertidor de código de la figu~

9-40. Determine los niveles en cada salida 1'. y en la salida binaria final.9-55. Un técnico prueba el convertidor de código de la figura 9-40 y observa lo~

siguientes resultados:T

Entrada binarla

52

95

27

¿Cuál es la falla probable del circuito?

SECCIONES 9-14 A 9-169-56. PREGUNTA DE EJERCICIOCieno o falso:

B

(a) Un dispositivo conectado a un bus de datos debe tener salidas de tre!estados.

(b) La contención de bus ocurre cuando más de un dispositivo toma dato!del bus.

(c) Se pueden transferir mayores unidades de datos sobre un bus de datO!de ocho líneas que sobre uno de cuatro líneas.

(d) Un CI exdtador de bus por lo general tiene una impedanda alta de salida.(e) Los registros bidireccionales y los búferes tienen líneas l/O comunes.Con base en la configuración de bus de la figura 9-44. describa los requisito!de la señal de entrada para transferir simultáneamente el contenido del registro C a los otros dos registros.Suponga que los registros de la figura 9-44 inicialmente son [A] = 1011[.B) = 1000 y [C] = 0111. Las señales de la figura 9-67 se aplican a las entradas de los registros.(a) Determine el contenido de cada registro en los tiempos t}. t2. t3 Y 14.(b) Describa qué pasaría si lEA fuera BAJO cuando ocurre el tercer pulso dc

reloj.Suponga las mismas condiciones iniciales del problema 9-58 y bosqueje 1:señal en D~ para las formas de onda de la figura 9-67.

9-57.

9-58.

9-59.

S!Ilide w..rla

0110011

11 00000

0011011

31 of 36

l~r(.bl('lIIas

9-61 Problemas 9-58 OEA ~

OEB ~OEC 1 ~- IlEA 1 I

iE B 1 ~L__I - I

lEc 1 1 J ; ~I I I

C LK O JL~-l-.4-J1 11L+ t, t2 t3 t4

En la figura 9-68 se muestran dos dispositivos que se agregarán al bus de da-tos de la figura 9-44. Uno es un conjunto de interruptores con búfer que sepuede usar para ingresar datos en forma manual hacia cualquiera de los re-

9-60.

1 kO

RELOJ(de la figura 9-U)

FIGURA 9-68

58S

Bus de detosde 'a figura 9-44

. ~ \DB3 082 08, OSo74HC125

SW3

+5V

220n

7406

Esw

Problemas 9-60, 9-61 y 9-62.

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)86 (:apílulo 9 / Circuitos

gistros del bus. El otro dispositivo es un registro de salida que se usa paraclavar cualesquiera datos que estén en bus durante una operación derenda de datos y mostrarlos en un conjunto de LEDs.

Suponga que todos los registros contienen 0000. Resuma la secuenciaoperaciones necesaria para cargar los registros con los siguientes da;

(a)

de los interruptores:[A] = 1011, [B] = 0001, [C] = 1110.

(b) ¿Cuál será el estado de los LEDs al final de esta secuencia?C 9-61. Ahora que la circuitería de la figura 9-68 se ha agregado a la figura 9-44,

total de cinco dispositivos están conectados al bus de datos. El circuito defigura 9-69(a) se usará ahora para generar las señales de ENABLE neccon el fin de realizar las diferentes transferendas de datos sobre el bus detos. Usa un chip 74HC139 que contiene dos decodificadores idénticos e .

pendientes 1 de 4 con una ENABLE activa en BAJO. El decodificasuperior se usa para seleccionar el dispositivo que pondrá datos en el busdatos (SELECf de salida) y el decodificador inferior se usa para decidir cuáldispositivo tomará los datos del bus de datos (SELECf de entrada). Suponga,que las salidas del decodificador están conectadas a las entradas de ENABLEcorrespondientes de los dispositivos conectados al bus de datos. Asimismosuponga que inicialmente todos los registros contienen 0000 en el tiempo ~'y los interruptores están en las posiciones que se muestran en la figura 9-68. ~

(a) Determine el contenido de carga de registro en los tiempos t1, t2 Y t3respuesta a las formas de onda de la figura 9-69(b).

(b) ¿Puede ocurrir la contención del bus en este circuito? Explique.9-62. Muestre cómo se puede usar un 74HC541 (figura 9-47) en el circuito de la fi.

gura 9-68.

74HC138 -- ~ ,

." {~:1 A1 ~3 ~é., O'. o Aa 2 C

01 CEe-= 00 CEA

II_ { IS1 A1 0311- ISo Aa 02 iEc

01 iEe-= 00 iEA


APLICACIONES PARA MICROCOMPUTADORAC,N 9-63. En la figura 9-70 se muestra la circuitería básica para conectar un micropro-

cegador (MPU) a un módulo de memoria. El módulo de memoria contendduno o más Cls de memoria (capítulo 11) que pueden recibir datos de la MPU(una operación de ESCRI11JRA) o enviar datos a la MPU (una operación deLECfURA). Los datos se transfieren sobre el bus de datos de ocho líneas. LaSlíneas de datos de la MPU y las líneas de datos l/O están conectados a este

lógicos MSI

_J--L__J-- os,

--_J---' oso I

I S , r--L_-ISo r-- -

Jl j1 J~RELOJ lit 13

10 1, 2

(a) (b)

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l.robl(~m(ls

bus común. Por ahora nuestro interés se centrará en cómo la MPU controlala SELECT del módulo de memoria para una operación de LEC11JRA o ES-CRITURA.

Los pasos que involucra este proceso son:

1. La MPU coloca la dirección de memoria en sus líneas de dirección de sa-lida A15 a .-10.

2. La MPU genera la señal R/W Raraoperación se llevará a cabo: R/W =

3. Los cinco bits superiores de las líneas de dirección de la MPU los decodi-fica el 74Al.5138, el cual controla la entrada de ENABLE del módulo dememoria. Esta entrada de ENABLE debe ser activa, para que el módulode memoria haga una operación de LECTURA o ESCRITURA.

4. Los otros 11 bits de dirección están conectados al módulo de memoria,que los usa para seleccionar la localización específica interna de memo-ria a la que tendrá acceso la MPU, siempre y cuando la entrada de ENA-BLE esté activa.

~

587

informar al módulo de memoria qué1 para LEcruRA, R/W = O para ES-

CRIruRA.

34 of 36

5881 (:apílulo 9 / Clreultos lógicos MSI

Con el fin de leer en el módulo de memoria, o de escribir en éste, la MPU Edebe poner la dirección correcta en las líneas de dirección para habilitar lamemoria y luego pulsar CP al estado ALTO. 1I(a) Determine cuál o cuáles de estas direcciones hexadecimales aCtivará el .

módulo de memoria: 607F, 57FA, 5FOO. ' ,

(b) Determine qué intervalo de direcciones hex activará la memoria. (St.{ge- ! SE:rencía: las entradas de Ao a Ato a la memoria pueden tener cualquier 1.

b . .') ger

com macton. cío!

(c) Suponga que ~e agrega un segundo módulo idéntico al circuito con su LECdirección, R/W, y líneas l/O conectadas exactamente iguales que en elprimer -..!rlódulo, excepto que su entrada de ENABLE está conectada a la SEIsalida °4, del decodificador. ¿Qué rango 4e direcciones hex activará este . 1 ,segundo módulo? da c

(d) ¿Es posible que la MPU lea o escriba en ambos módulos al mismo tiem- , de )po? Explique su respuesta. 2, (

ten¡PROBLEMAS DE DISEÑO nar;

C, D 9-64. El circuito de entrada por teclado de la figura 9-16 se usará como pal1e deun cerrojo digital eleCtrónico que opera como sigue: cuando se activa una SE(salida ABRIR pasa a ALTO. Este nivel ALTO se usa para energizar un solenoi- 1 (de que retrae un pestillo y permite que se abra una puerta. Para aCtivar las ~ABRIR, el operador debe presionar la tecla BORRAR y luego ingresar la se- cual

cuencia correcta de tres teclas.(a) Muestre cómo se pueden agregar comparadores 74HC85 y cualquier ()tra SE(

lógica necesaria para el circuito de entrada por medio del teclado, con el 1, lfin de producir la operación de cerrado digital antes descrita para una re!-11

. con'secuenCia de teclas de BORRAR-3-5-8. dí 11

(b) Modifique el circuito para activar una salida de ALARMA si el operador h;~ringresa algo que no sea la secuencia correcta de tres teclas. dire

SECCiÓN 9-15%5. Escriba el archivo fuente CUPL para implementar el codificador de la fi~ura

9-13 usando ecuaciones lógicas booleanas.9-66. Escriba el archivo fuente CUPL para implementar el multiplexor de dos en-

tradas de la figura 9-19 usando la anotación de la tabla de verdad.

RESPUESTAS A LAS PREGUNTAS DE REPASO~ECCIÓN 9-1 SECCIÓN 9-4i. No. 2. La entrada de ENABLE controla si la lógica 1. Un codificador produce un código de salida corres~:lel decodificador responde o no al código binario de pondiente a la entrada aCtivada. Un decodiftcador aCTIva~ntrada. 3. El 7445 tiene salidas de colector abierto una salida correspondiente a un código de entrada a~)ll-:¡ue pueden manejar hasta 30 V Y 80 mA. 4. 24 pi- cado. 2. En un codificador de prioridad, el códig()1es: 2 de ENABLE, 4 entradas, 16 salidas, Vcc, y tierra. de salida corresponde a la entrada con el número ma~

yorque está activada. 3. BCD norntal = 0110.

,ECCIÓN 9-2 4. (a) p~uce una .TPP ~ando se presiona una:e.cl;¡,lb' (b) convierte el acclonamlento de la tecla a su Códlg:L). a, ,C, f, g 2. Cierto. BCD, (c) genera un pulso sin rebote para disparar el

contador de anillo, (d) forma un contador de anillo,ECCIÓN 9-3' que sincroniza en secuencia los registros de salida,l. LEDs: (a), (e), (O; LCDs: (b), (c), (d), (e). (e) almacena códigos BCD generados por el acciona~!. (a) BCD de cuatro birs, (b) ASCII de siete u ocho miento de las teclas.Jits. (c) valor binario para la intensidad del píxel.

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Rt'SI)tlt'StétN ét létN prt'AtlntétS dt' rt'pétNO

SECCIÓN 9-61. El número binario en las entradas de SELECT deter-mina qué entrada de datos pasará a la salida.2. 32 entradas de datos y 5 entradas de SELECT.

1.. SECCiÓN 9-7" 1. Conversión Paralela a serial, enrutamiento de datos,~~ generación de funciones lógicas, secuencias de opera-r', ciones. 2. Falso; se aplican a las entradas de SE-'t;; LECf. 3. Contador.~c

~ SECCiÓN 9-8ll. Un MUX selecciona una de muchas señales de entra-r da que pasará a su salida; un DEMUX selecciona una, de muchas salidas para recibir la señal de entrada.

2. Cierto, con la condición de que el decodificadortenga una entrada de ENABLE. 3. Los LEDs se ilumi-narán y apagarán en secuencia.

SECCiÓN 9-101. Con el fin de proporcionar un medio para expandirlas operaciones de comparadón a números con más decuatro bits. 2. °-4=B = 1; las otras salidas son O.

SECCiÓN 9-111. Un convertidor de código toma datos de entradarepresentados en un tipo de código binario y los

" convierte a otro tipo de código binario. 2. Tresdigitos pueden desplegar visualmente valores decimaleshasta 999. Para desplegar visualmente 999 en binariodirecto se requieren 10 bits.

1 589

SECCiÓN 9-121. Un conjunto de líneas de conexión al cual se puedenconectar entradas y salidas de muchos dispositivos dife-rentes. 2. La contendón del bus ocurre cuando lassalidas de más de un dispositivo conectadas a un bus sehabilitan al mismo tiempo. Se evita controlando las en-tradas de ENABLE del dispositivo de manera que estono suceda. 3. Una condición en la cual todos losdispositivos conectados a un bus están en el estadoHi-Z.

SECCiÓN 9-13l. 1011. 2. Cierto. 3 . 0000 .

SECCiÓN 9-141. Contención del bus. 2. Flotante, Hi-Z. 3. Pro-porciona salidas de baja impedancia. 4. Reduce elnúmero de pines del CI y el número de conexiones albus de datos. 5. Véase la figura 9-51.

SECCiÓN 9-15l. Eone z O; Etwo = ~Eth~ 1, Atwo =~ne =~ero -:=-Q;. 2. Eone . Etwo . Ethree . Atwo .Aone . Azero 3. Q¡ 4. ~

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