d FPGA内蔵ロジック・アナライザ機能の基礎と応用 ZYBOや...

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122 ZYBO や ZedBoard で Vivado Logic Analyzer の使い方を習得しよう 今回は Xilinx の Zynq を搭載したボードを使って,FPGA 内蔵ロジック・アナライザ機能を解説します.開発ツール Vivado Design Suite では,ロジック・アナライザの埋め込みと波形観測がシームレスに行えます.従来の ChipScope に比べ,ユーザ・インター フェースも洗練されました.ここでは低価格 Zynq ボード ZYBO を例に解説しますが,ZedBoard でも試すことが可能です. いのでこれでよしとしました. 水平カウンタのhcnt,垂直カウンタのvcntをもと に,VGA 規 格 に 合 わ せ た 同 期 信 号(vga_hs,vga_ vs),さらに映像信号(vga_r〜vga_b)を作成してい ます. ZYBO は,RGB 出力がそれぞれ 5,6,5 ビットの階 調を持っていますが(ZedBoardは各色4ビット),本 回路では原色で表示させるため,各色とも全ビット 0 か全ビット 1 のみ出力しています. 水平・垂直のカウンタと同期信号生成部分は,一つ の階層syncgenにまとめ,上位階層のpatternから接 続しています. なお,回路記述を含むZYBOおよびZedBoard用の プロジェクトは,本書Webサイトで公開する予定です. Vivado Logic Analyzer の概略 ロジック・アナライザの主な構造は,信号波形を取 り込むメモリとその制御回路です.これをFPGAのブ ロックRAM(BRAM)とスライスを使って実現します. 図2 に 示 す よ う に, 観 測 信 号 を ILA(Integrated Logic Analyzer)内のBRAMに書き込み,デバッグ・ ハブおよびボード上のUSB-JTAGインターフェース 観測対象と Vivado Logic Analyzer の概略 1 観測対象は No.6 と同じパターン表示回路 今回波形を観測する回路は,前回(FPGAマガジン No.6)と同じパターン表示回路です.VGAの解像度 で,横は8分割,縦は4分割して原色を表示します. 最上段から,白,黄,マゼンタ,赤,シアン,緑, 青,黒,の順に並び,2段目は逆順,3 〜 4 段目は 1 〜 2 段目と同一です. なお今回の回路例ではARMコアを含むPS側は一 切使わず,FPGA部分のPL(Programmable Logic)の み使用しています. 図1 に本回路のブロック図を示します.ZYBOの FPGA に 供 給 さ れ て い る シ ス テ ム・ ク ロ ッ ク は 125MHzなので,これを5分周した25MHzをピクセ ル・クロックpckとして各ブロックで使っています (ZedBoardは100MHzなので4分周して作成).5進の カウンタを作成し,カウント値が 0 〜 2 で 0,3 〜 4 で 1となるよう分周しています.pckのデューティ比は 50% ではありませんが,立ち上がりエッジしか使わな FPGA内蔵ロジック・アナライザ機能の基礎と応用 ZYBO や ZedBoard で Vivado Logic Analyzer の使い方を習得しよう 小林 優 Masaru Kobayashi ライセンス は ZedBoard には付属,ZYBO なら安価に 買える clk(125MHz) reset pck(25MHz) 各ブロックへ vcnt hcnt 同期信号 生成 vga_b vga_hs vga_vs vga_g vga_r 5 6 5 10 vcnt hcnt syncgen pattern 10 1/5 パターン 生成 図 1 パターン表示回路 (pattern) のブロック図

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122 ZYBOやZedBoardでVivado Logic Analyzerの使い方を習得しよう

 今回はXilinxのZynqを搭載したボードを使って,FPGA内蔵ロジック・アナライザ機能を解説します.開発ツールVivado Design Suiteでは,ロジック・アナライザの埋め込みと波形観測がシームレスに行えます.従来のChipScopeに比べ,ユーザ・インターフェースも洗練されました.ここでは低価格ZynqボードZYBOを例に解説しますが,ZedBoardでも試すことが可能です.

いのでこれでよしとしました. 水平カウンタのhcnt,垂直カウンタのvcntをもとに,VGA規 格 に 合 わ せ た 同 期 信 号(vga_hs,vga_vs),さらに映像信号(vga_r 〜 vga_b)を作成しています. ZYBOは,RGB出力がそれぞれ5,6,5ビットの階調を持っていますが(ZedBoardは各色4ビット),本回路では原色で表示させるため,各色とも全ビット0か全ビット1のみ出力しています. 水平・垂直のカウンタと同期信号生成部分は,一つの階層syncgenにまとめ,上位階層のpatternから接続しています. なお,回路記述を含むZYBOおよびZedBoard用のプロジェクトは,本書Webサイトで公開する予定です.● Vivado Logic Analyzerの概略 ロジック・アナライザの主な構造は,信号波形を取り込むメモリとその制御回路です.これをFPGAのブロックRAM(BRAM)とスライスを使って実現します.  図2に 示 す よ う に, 観 測 信 号 をILA(Integrated Logic Analyzer)内のBRAMに書き込み,デバッグ・ハブおよびボード上のUSB-JTAGインターフェース

観測対象とVivado Logic Analyzerの概略1

● 観測対象はNo.6と同じパターン表示回路 今回波形を観測する回路は,前回(FPGAマガジン No.6)と同じパターン表示回路です.VGAの解像度で,横は8分割,縦は4分割して原色を表示します.最上段から,白,黄,マゼンタ,赤,シアン,緑,青,黒,の順に並び,2段目は逆順,3 〜 4段目は1 〜2段目と同一です. なお今回の回路例ではARMコアを含むPS側は一切使わず,FPGA部分のPL(Programmable Logic)のみ使用しています. 図1に本回路のブロック図を示します.ZYBOのFPGAに 供 給 さ れ て い る シ ス テ ム・ ク ロ ッ ク は125MHzなので,これを5分周した25MHzをピクセル・クロックpckとして各ブロックで使っています

(ZedBoardは100MHzなので4分周して作成).5進のカウンタを作成し,カウント値が0 〜 2で0,3 〜 4で1となるよう分周しています.pckのデューティ比は50%ではありませんが,立ち上がりエッジしか使わな

FPGA内蔵ロジック・アナライザ機能の基礎と応用ZYBOやZedBoardで

Vivado Logic Analyzerの使い方を習得しよう小林 優 Masaru Kobayashi

ライセンスはZedBoardには付属,ZYBOなら安価に買える

clk(125MHz)

reset

pck(25MHz)

各ブロックへ

vcnt

hcnt 同期信号生成

vga_b

vga_hsvga_vs

vga_gvga_r

56510 vcnt

hcnt

syncgen

pattern

10

1/5

パターン生成

図1 パターン表示回路(pattern)のブロック図