Conversions Analogique-numérique Et Numérique-Analogique (Partie 2)

Conversions analogique-numrique et numrique-analogique (partie 2)

par Claude PRVOTResponsable des produits de conversions analogique-numrique et numrique-analogique Thales Research & Technology France

1. Description technique et architectures des CAN ........................... E 371 - 21.1 CAN intgration ........................................................................................ 21.2 CAN approximations successives ........................................................... 3Toute reproduction sans autorisation du Centre franais dexploitation du droit de copie est strictement interdite. Techniques de lIngnieur, trait lectronique E 371 1

a symtrie qui existe entre conversion analogique-numrique (AN) et num-rique-analogique (NA), lorsque lon prend en compte la troncation du nombre

rel vers le code binaire pour la conversion NA, disparat en partie dans les archi-tectures des convertisseurs [sauf pour les Sigma-Delta ()].

Les convertisseurs AN sont toujours plus difficiles raliser que les conver-tisseurs NA. Les CNA sont comparativement plus faciles raliser et, tech-nologie gale, les CNA sont un ordre de grandeur plus rapides.

De nombreuses architectures ont t inventes pour essayer de raliser aumieux la conversion AN. Ces solutions ont volu avec les technologies deralisation pour donner le meilleur compromis fonction/cot/performances.Beaucoup de CAN contiennent un ou plusieurs CNA en rebouclage (SAR,subranging, ...).

Un des critres les plus frquemment rencontrs pour comparer ces conver-tisseurs est le facteur de mrite qui est le produit de 2 la puissance du nombrede bits (effectif) multipli par la frquence dchantillonnage divis par la puis-sance consomme (voir [E 372]) :

Cet article sur les conversions analogique-numrique et numrique-analogique se composede trois parties :

[E 370] : Principes ; [E 371] : Description technique et architectures ; [E 372] : March, technologie et applications.

1.3 CAN Sigma-Delta ................................................................................. 31.4 CAN parallles (ou flash) ............................................................................ 51.5 CAN subranging ou pipeline ...................................................................... 5

2. Description technique et architectures des CNA ........................... 72.1 CNA parallles ............................................................................................. 72.2 CNA Sigma-Delta ( ) ............................................................................... 92.3 CNA multiplieurs ......................................................................................... 92.4 CNA dglitchs ............................................................................................ 102.5 CNA srie...................................................................................................... 10

3. Combinaison de CAN ou de CNA ........................................................ 12

L

Facteur de mrite 2 N eff f ch P consomme =

CONVERSIONS ANALOGIQUE-NUMRIQUE ET NUMRIQUE-ANALOGIQUE (PARTIE 2) ________________________________________________________________

1. Description techniqueet architectures des CAN

Ce paragraphe dcrit les architectures les plus courantes : srie,parallle et Sigma-Delta (), et leurs performances en terme gn-rique ainsi que les technologies rencontres selon larchitecture.

Les deux principales architectures rencontres sont les archi-tectures srie et parallle (flash ). Ce sont les premires qui ont tutilises. Une troisime architecture, plus rcente (1980), estSigma-Delta (). Grce sa trs grande prcision intrinsque etun bon facteur de mrite, elle est de plus en plus utilise.

Une pratique de plus en plus courante pour les produits les plusperformants consiste associer plusieurs architectures qui ra-lisent ainsi le meilleur compromis pour une application souhaite.

Larchitecture srie est typiquement le dcompte dune horlogependant que la valeur convertir charge une capacit ; cedcompte est stopp lorsque la tension intgre atteint un certainseuil. CAN intgration et SAR (Successive Approximation Regis-ter, voir Terminologie [E 370, 1]) sont deux exemples deconversion en srie.

Larchitecture parallle est typiquement la comparaison directeet simultane de la valeur convertir tous les seuils possibles

a schma de principe

A comparateurB intgrateurD horloge

E logique de commandeF compteur

commande de l'interrupteur I

t fixe t mesur

ED

A

C

B

F

Ve Vrf

Sortie numrique

+--

I

VB

VB

Toute reproduction sans autorisation du Centre franais dexploitation du droit de copie est strictement interdite.

E 371

2

Techniques de lIngnieur, trait lectronique

(2

N

) suivi du codage du rsultat.

L

architecture Sigma-Delta

(

) est typiquement le rsultatmoyenn (dcim) de la comparaison, avec un seul comparateur,de la valeur convertir ce rsultat intgr.

Gnralement pour les architectures srie et parallle, on trouveun chantillonneur-bloqueur aprs lamplificateur dentre pourmaintenir la tension fixe pendant la dure de la conversion. Cenest gnralement pas le cas pour larchitecture Sigma-Delta (

)o il ny a pas de bloqueur et o ltage

suit le signal.

1.1 CAN intgration

Les convertisseurs intgration sont particulirement apprcislorsque lon cherche liminer du bruit ou des frquences parasi-tes du fait mme de lintgration. Leur principal inconvnient estdtre lents (quelques millisecondes de temps de conversion). Ilssont facilement intgrables sur des procds CMOS.

1.1.1 CAN rampe

Les plus connus des CAN intgration sont les CAN rampe. Leplus courant, car il saffranchit des erreurs et tolrances descomposants, est le CAN double rampe. Son principe est illustrpar la figure

1

.

La tension (positive) mesurer est applique travers linter-rupteur

I

lentre de lintgrateur pour une dure fixe

t

1

, mesurepar lhorloge. La tension de la capacit

C

dcrot.

t

1

, la logiquede commande connecte lentre de lintgrateur la rfrencengative. La tension de la capacit

C

crot pendant que le compteurcompte les impulsions de la mme horloge. Le comparateur arrtele compteur au passage zro de la sortie de lintgrateur, ce quimesure le temps

t

2

, proportionnel la tension dentre

V

e

.

La prcision de ce type de CAN est indpendante des variationsventuelles de la frquence de lhorloge ainsi que des variationsdans le temps de la capacit (on suppose quelles ne varient paspendant le temps de conversion). La prcision ne dpend que decelle de la rfrence et de la linarit de lintgrateur.

La tension est donc :

avec

t

1

et

t

2

mesurs en nombre dimpulsions dhorloge.

1.1.2 CAN compensation de charges

Les convertisseurs compensation de charges sont une autrevariante des CAN intgration. Ici cest la rfrence qui estconnecte pendant une dure fixe. Le schma de principe estdonn dans la figure 2. Leur fonctionnement peut sexpliquer de lafaon suivante.

Une tension dentre positive Ve provoque un courant I 1 tra-vers une rsistance R 1. Ce courant est intgr et la tension de sor-tie de lintgrateur a lallure dune rampe ngative. Chaque fois quela rampe atteint zro, le comparateur dclenche un compteur dli-vrant une impulsion de largeur constante .

Pendant cette dure, la rsistance R2 est connecte la tensionde rfrence Vrf et la sortie de lintgrateur est une rampe posi-tive. Cette rampe est en gnral plus rapide (R2 < R1).

Ce processus se rpte, engendrant ainsi un train dimpulsionsqui compense exactement le courant dentre (do le nom de ceprincipe : compensation de charges). La priode des impulsionsest donne par la formule :

On remarquera que ce circuit peut tre aussi considr commeun convertisseur tension/frquence.

Ve Vrft 2t 1--------=

Figure 1 CAN double rampe

b signal de sortie de l'intgrateur

1 2

t

T 1VrfVe

------------+R 1R 2----------

=

_______________________________________________________________ CONVERSIONS ANALOGIQUE-NUMRIQUE ET NUMRIQUE-ANALOGIQUE (PARTIE 2)

A comparateurB intgrateurD gnrateur d'impulsions de prcisionF compteur

commande de l'interrupteur

D

ABI1 I2

C

F

Ve

R1

R2

Vrf

Vrf

Sortie numrique

+--

VB

a schma de principe

TVB

a schma de principe

A comparateur

CNA

A RAS

V

Ve

3PE/4

PE/2

PE/4

V (V)

Toute reproduction sans autorisation du Centre franais dexploitation du droit de copie est strictement interdite. Techniques de lIngnieur, trait lectronique

E 371

3

1.2 CAN approximations successives

Leur principe, illustr par la figure

3

, sapparente celui dunepese avec une simple balance plateaux (dichotomie pour lesmathmaticiens).

Ils utilisent un convertisseur NA en rebouclage. Le comparateurjoue le rle de balance. Une de ses entres (un des plateaux de labalance) reoit la tension mesurer. Sur lautre entre sont appli-qus successivement des poids de plus en plus faibles (du MSB auLSB). Ces poids sont gnrs par un CNA dont lentre estcommande par le registre approximations successives (RAS).

chaque

pese,

ltat de la sortie du comparateur indique si lasortie du CNA dpasse ou non la tension mesurer. Lorsquil y adpassement, le poids qui vient dtre appliqu est enlev et lonapplique le poids suivant. Lorsquil ny a pas dpassement, onmaintient le poids en question et on applique galement le suivant.Au bout de

N

coups dhorloge, pour un CAN

N

bits, la sortie duRAS indique, un LSB prs, la valeur numrique correspondant la tension dentre.

Ces CAN constituent un excellent compromis entre prcision etvitesse. Ils offrent un excellent facteur de mrite et sont trs utilissdans lindustrie. Ils sont ralisables en technologie CMOS.

1.3 CAN Sigma-Delta

Larchitecture des Sigma-Delta est base sur la combinaison dun

modulateur

et dun

sommateur

(ou

intgrateur

), lensemble tant

reboucl

. Cet ensemble est ensuite suivi dun

processeur

qui ra-lise un filtrage (souvent appel dcimation), qui donne le mot desortie sur N bits.

Cette architecture a par principe une grande linarit qui nedpend pas ou trs peu de la prcision de la partie analogique. Lapartie analogique est donc limite et simple (utilisation dunetechnologie CMOS simple). De plus, cette architecture rejette natu-rellement le bruit de quantification.

La partie complexe est en numrique ; elle est donc parfaitementmatrisable et peu sensible aux drives et la prcision.

Lorigine du nom drive de la structure : association dunmodulateur bas sur la diffrence modulation delta etdun intgrateur (ou sommateur) .

Le comparateur interne effectue la comparaison une frquenceleve (et mme souvent trs leve) par rapport la frquencedchantillonnage externe. On dfinit ce rapport de surchantillon-nage avec la variable OSR (Over Sampling Ratio ) qui est le rapportde la frquence dchantillonnage interne (comparateur ou CANinterne) la frquence de Nyquist 2 f 0 (f 0 frquence maximale dusignal chantillonner).

Selon les types de rebouclage, le nombre de bits, les filtrages,les architectures, on obtient des performances diffrentes.

Cette architecture est trs diffrente des architectures sries ouparallles. Ici on traite numriquement, par dcimation, le rsultatde m comparaisons successives pour calculer la valeur de la ten-sion convertie.

On a potentiellement un CAN adaptable et programmable selonla loi de dcimation choisie. On peut changer de la vitesse contrede la prcision et rciproquement.

En gnral, il ny a pas dchantillonneur-bloqueur et ltage suit le signal. Il existe aussi une vitesse maximale de signal au-delde laquelle le convertisseur dcroche .

De faon gnrale, on obtient le rapport signal bruit (SNR :Signal to Noise Ratio) suivant (en dB) :

Figure 2 CAN compensation de charges

b signal de sortie de l'intgrateur

t fixe

Figure 3 CAN approximations successives

b tension la sortie du CNA

1 2 3 4 5 6 7 8 Temps


Cas dun convertisseur Sigma-Delta () ayant un simplecomparateur :

avec M lordre du rebouclage,

OSR le rapport de la frquence des comparaisons interneau double de la frquence de sortie des mots deconversion lextrieur du CNA :

OSR = f ch interne/(2 f ch externe)

Cas dun convertisseur qui a un convertisseur P bits laplace du comparateur :

1.3.1 Sigma-Delta du premier ordre

Cest larchitecture la plus simple, mais elle est peu utilise enpratique, car pour raliser des rsolutions suffisantes, elle nces-siterait un OSR trs lev. Elle permet en revanche de bien

SNR M, OSR ( ) := 2 ( ) 1,5 ( ) 2 M 1 + M ----------------------- + + OSR M 0,5 + ( ) dB ( ) +

SNRP P, M , OSR ( ) := P 2 ( ) 1,5 ( ) 2 M 1 + M ------------------------- + OSR M 0,5 + ( ) dB ( ) + +Figure 4 Schma du Sigma-Delta dordre 1, 1 bit

CNA 1 bit

DSP : Digital Signal Processor

Intgrateur Comparateur

DSPNVefexterne

e (n)

finternefinterne

+ 1 bit

+A

--A

+

--Toute reproduction sans autorisation du Centre franais dexploitation du droit de copie est strictement interdite.E 371 4 Techniques de lIngnieur, trait lectronique

comprendre le fonctionnement du Sigma-Delta ().Le schma du (figure 4) est celui dun systme asservi : le

comparateur compare 0 V et impose donc que la sortie de lint-grateur soit gale 0 ( lerreur doffset prs). Si lerreur augmentepositivement, la sortie du comparateur passe 1, le CNA donne latension + A qui est soustraite de Ve et vient donc diminuer lentrede lintgrateur. La sortie va donc diminuer.

Si lensemble est correctement dimensionn, cest--dire stableet avec une prcision adquate, la sortie du comparateur repr-sente la valeur numrique de Ve, condition den prendre lamoyenne sur une certaine dure. Cette tche est faite par le pro-cesseur DSP (Digital Signal Processor ) qui dcime pour calculer lemot de sortie sur N bits.

Intuitivement, on voit que plus on dcime, plus la prcision aug-mente, mais au dtriment de la vitesse.

Avec la moyenne sur 32 comparaisons, on double la prcision,1 bit en plus, mais on chantillonne en sortie deux fois moins vite.

La fonction de transfert scrit :

Lintgrateur (Z 1) est un passe-bas pour le signal et un passe-haut pour le bruit de quantification (comparateur) (figure 5). Onobtient donc le signal, dbarrass de son bruit de quantification.

Les structures Sigma-Delta () sont des systmes reboucls.Comme tout systme asservi, leur stabilit doit tre assure pourtoute la plage dynamique dentre du signal.

Pour certaines tensions dentre, il peut apparatre des pseudo-oscillations, appeles idle tone , qui gnent la conversion. Pourles supprimer, soit on ajoute un signal alatoire de trs faibleamplitude signal de ditherisation qui bloque ces pseudo-oscilla-tions, soit on se tourne vers des structures dordre plus lev quiy sont moins sensibles ( 1.1.3.2).

Le rapport signal bruit thoriquement ralisable, en dB, pourun tel convertisseur est de :

SNRmax = 6,02 + 1,76 5,17 + 30 lg OSR soit environ 2,6 + 30 lg OSR

Si on double lOSR, on gagne 9 dB de signal bruit soit environ1,5 bit de rsolution.

En conclusion, ces structures du premier ordre sont rarementutilises et on leur prfre les 2e, 3e... ordres qui, pour le mmeOSR, donnent beaucoup plus de SNR et sont moins sensibles au idle tone . Cependant, le problme de la stabilit des rebou-clages reste toujours prsent.

1.3.2 Sigma-Delta du deuxime ordre et plus

La structure dun convertisseur dordre 2 est prsente dansla figure 6. En augmentant lordre du modulateur (le nombre derebouclage), on amliore le SNR par rapport au dordre 1.

Exemple : en choisissant une chelle de 2,5 + 2,5 V, soitA = 2,5 V et si, sur 16 priodes de lhorloge interne, la sortie ducomparateur a eu les valeurs successives :

................. 0, 1, 1, 1, 0, 1, 1, 0, 1, 0, 1, 1, 0, 0, 1, 1 .................

cela donne comme valeur moyenne de la tension en sortie de CNA :

Le code numrique de cette tension est 1 0 1 0 sur 4 bits (24 = 16)en sortie de la dcimation (la valeur 0 V a pour code 1 0 0 0 et la valeur 2,5 V a pour code 0 0 0 0).

Vmoyen CNA

A16

-------- 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1+ + + + + + + + + + [ ] =

0,625 V=

V n( ) Z 1 V e n ( ) 1 Z 1 [ ] e n ( ) +=

Figure 5 Fonction de transfert

Exemple :

pour

10 bits,

soit 60 dB de SNR, il faut un rapport de 100 surlOSR, soit 200 sur la frquence analogique maximale.

Si lon traite de laudio avec 10 bits et une bande passante maximalede 25 kHz, il faut que la frquence du comparateur soit de 5 MHz(2

100

25 kHz). pour

20 bits,

soit 120 dB, il faut un rapport de 10 000 sur lOSR(ce qui nest pas raliste).

b passe-haut pour le bruitde quantification

a passe-bas pour le signal

fmax fch


Le rapport signal bruit thoriquement ralisable, en dB, pourun convertisseur dordre 2 est de :

SNRmax = 6,02 + 1,76 12,9 + 50 lg OSR = 5,12 + 50 lg OSR

Si lon double lOSR, on gagne 15 dB de signal bruit soit envi-ron 2 bits de rsolution.

Dans la pratique, les convertisseurs Sigma-Delta sont souventdordre plus lev, typiquement de 3 5.

Figure 6 Schma du Sigma-Delta dordre 2, 1 bit

A

Intgrateur

Modulateur 2e ordre

DSPNVe

CNA

CNA

1 bit

Figure 7 Schma du Sigma-Delta dordre 1, P bits

Figure 8 Schma du Sigma-Delta dordre 1, passe-bande

Intgrateur

DSPNVe

CNA

CANP bits

e (n)

Passe-bande

DSPNVe(n)

CNA

CAN

e (n)

H (n)S (n)


E 371

5

Les rsolutions thoriques ne sont pas atteintes car elles sontlimites par les problmes de bruits, de technologie...

1.3.3 Sigma-Delta : autres variantesdans les architectures

Multi-bits

Larchitecture des Sigma-Delta peut encore tre modifie enremplaant le comparateur interne 1 bit par un

convertisseur ayantplusieurs bits.

Le gain thorique est de 6,02 dB par bit ajout.

Soit

P

le nombre de bits du CAN interne : si

P

= 1 cest un simple comparateur

latch

; si

P

> 1 cest un CAN avec 2,3... bits.

En augmentant le nombre de bits

P

: on augmente thoriquement la rsolution de 6 dB par bit pour

un mme OSR ; on devient sensible la linarit de ce convertisseur interne.

On peut combiner ordre du modulateur et nombre de bits duCAN interne : la figure

7

prsente le schma dun Sigma-Delta dupremier ordre et

P

bits.

Passe-bande

Le Sigma-Delta passe-bande sobtient en changeant le filtrepasse-bas par un passe-bande (figure

8

).

Cette architecture est trs intressante pour les applicationsradio, radar, etc. pour numriser des signaux qui sont sur une por-teuse type

f

i

.

Structure Mash ou cascade

Cette structure combine deux ou plusieurs Sigma-Delta.

Le deuxime ( i -me) Sigma-Delta vient chantillonner la sortiedu premier soustraite de son entre, autrement dit, le reste (erreur)laiss par le premier.

Conclusion

Il ny a pas de solution gnrale. Selon les applications (besoin)et la technologie disponible, chaque fabricant ralise au mieux lecompromis pour le produit souhait.

La plupart des Sigma-Delta tant raliss en traitement de signalnumrique, il y a peu de problmes la ralisation. Le traitementde signal numrique autorise de nombreuses variantes darchi-tecture qui ont plus ou moins davantages et dinconvnients.

1.4 CAN parallles (ou

flash

)

Leur principe est illustr par la figure

9

. La tension mesurer

V

e

est applique simultanment sur lentre des comparateurs alorsque lautre entre est runie un rseau de rsistances en chelle.Les valeurs de ces rsistances sont telles que les tensionsappliques lentre non commune des comparateurs varient defaon quantifie entre :

dans le cas dun CAN 3 bits (

V

rf

/2

N

pour un CAN

N

bits).

Pour une tension

V

e

donne, lensemble des comparateurssitus au-dessous de

V

e

ne basculera pas, alors que ceux qui sontau-dessus basculeront. La logique qui suit dcode les 2

N

1 sortiesdes comparateurs en binaire sur

N

fils.

Ce type de CAN est le plus rapide car tous les comparateursagissent en parallle et le temps de conversion est donc pratique-ment fix par le temps dtablissement des comparateurs. Letemps de traverse de la logique de dcodage est en gnral faiblepar rapport celui des comparateurs.

Ces CAN prsentent linconvnient de devenir trop gros pour leshautes rsolutions. En effet, chaque bit supplmentaire, il fautdoubler les circuits tout en doublant galement leur prcision. Lesprogrs dans les circuits intgrs actuels permettent cependantdatteindre aisment les 8 bits (256 comparateurs) avec des fr-quences dchantillonnage de lordre de 1 500 MHz.

1.5 CAN

subranging

ou pipeline

Ces CAN sont appels aussi,

semi-flash

, en cascade...

Les CAN parallles sont limits en prcision et les CAN SAR ou intgration sont, de par leur fonctionnement srie, limits en

Exemple :

avec un

dordre 2, si on traite de laudio avec 20 bits,soit 120 dB de SNR, et une bande passante maximale de 44 kHz, il fautque la frquence du comparateur soit de 2

200

44 kHz = 17,6 MHz.

Vrf16------------ et13 Vrf

16--------------------- par quantum de

Vrf8

------------


On peut mme, au prix dchantillonneurs-bloqueurs suppl-mentaires, traiter en pipeline les conversions successives : lepremier tage convertit la valeur analogique qui vient dtre chan-tillonne, pendant que le deuxime tage convertit la valeur ana-logique qui a t chantillonne prcdemment, soustraite de lavaleur des MSB (de la conversion prcdente) et amplifie, et ainside suite. Lavantage est de donner ainsi, chaque tage, unepriode entire de lhorloge externe pour raliser une tape deconversion.

De plus, pour viter les rglages et les erreurs entre les tages,un bloc de correction traite, en numrique, ces problmes.

En thorie, pour fonctionner correctement, chaque tage a un bitde plus pour viter que lerreur thorique de quantification (1/2) LSB ne sature ltage suivant. Le convertisseur NA utilispour soustraire la partie convertie la valeur analogique a, lui,toute la prcision.

Ces technologies se dveloppent beaucoup actuellement, carelles sont utilises pour les communications numriques (Set TopBox, TV, tlphonie portable...).

7

000

111

110

101

100

011

010

001

6

5

4

3

2

1

Logiquede

codage

A comparateurs

Ve3R

2R

2R

2R

2R

2R

2R

R

So

rtie

nu

mr

iqu

e

Vrf1316

Vrf1116

Vrf9

16

VrfVrf7

16

Vrf5

16

Vrf3

16

Vrf16

0

A

20

21

22

Exemple : le principe de ce type de CAN est illustr dans lafigure 10 dans le cas dun CAN 14 bits (lAD6645) : le premier CAN5 bits effectue le codage des 4 MSB, le deuxime CAN 5 bits code les4 bits suivants et le dernier code les 6 LSB.


E 371

6


vitesse ; cependant on peut trouver une solution ces limitationsen modifiant larchitecture.

En combinant deux (ou plus) convertisseurs

flash

qui conver-tissent successivement les bits de poids fort puis de poids faible eten traitant les conversions successivement, on obtient de trs bonscompromis vitesse-prcision et surface de silicium.

Le gain en taille est vident : on utilise 3

flashs

de 32, 32 puis64 comparateurs (soit 128) au lieu de 16 384 comparateurs.

De plus leurs prcisions sont relaxes. noter que le 1

er

CNAdoit faire 5 bits de rsolution mais 14 bits de prcision et que le2

e

CNA fait 5 bits de rsolution mais 11 bits de prcision.

Le temps dobtention du rsultat de la conversion nest dcal,en thorie, que de 3 priodes dhorloge.

Figure 9 CAN parallle 3 bits : schma de principe

Par

exemple avec trois tages et pour N bits de rsolution au total,on a, si chaque tage a le mme nombre de bits, 2(N /3) + 2 fois moinsde silicium que pour un flash de mme rsolution et moins de problmesde prcision, car on rpartit les prcisions ( + 2 car il faut 1 bit de plussur les deux premiers tages).

Exemple : les trois tages marchent en structure pipeline et traitentles 3 tapes de la conversion, au rang N, N 1 et N 2 simultanment.

Le premier CAN 5 bits effectue un codage avec une prcision de (1/2) LSB derreur de quantification, soit 4 bits parfaits. Le rsultat dupremier codage est converti en tension analogique par un CNA 5 bitsmais dont la prcision est suprieure ou gale celle dun CNA 14 bits.La diffrence de tension est applique lentre de lamplificateur A2(de gain 24 = 16), et reprsente le reste coder aprs ce premiercodage de 5 bits ; ce premier tage contribue 4 bits utiles.

Figure 10 Bloc diagramme dun convertisseur pipeline : AD6645

ADC1 DAC1

A2 TH3 TH4 TH5TH2

5 5

6

TH1A1

ADC2 DAC2

ADC3

DIGITAL ERROR CORRECTION LOGICINTERNAL

TIMING

2,4 V

ENCODE

ENCODE

GNDTerre

DMID OVR DRY D13MSB

D12 D11 D10

AD6645

D9 D8 D7 D6 D5 D4 D3 D2 D1 D0LSB

VREF

AIN

AIN

AVcc DVcc

A amplificateur TH Track & Hold


La principale architecture rencontre est larchitecture parallle.Cest la premire qui a t utilise. Lautre architecture qui est plusrcente (1980), mais de plus en plus utilise, grce sa trs grandeprcision intrinsque, est larchitecture Sigma-Delta ().

Linterface dentre convertit ventuellement le mot reu du bussrie en parallle et bloque ce mot avec des latchs, pendant toutela dure ncessaire, jusquau mot suivant convertir.

La conversion srie est peu utilise, elle est explicite dans leparagraphe 2.5.

Larchitecture parallle est typiquement laddition directe etsimultane de la valeur convertir grce des rseaux de rsis-tances qui convertissent chaque bit en sa contribution analogique.Un amplificateur oprationnel change ventuellement cettesomme de courants en une tension.

Larchitecture Sigma-Delta () est typiquement le rsultat filtrde la comparaison, avec un seul comparateur, de la valeur convertir surchantillonne.

En gnral, les CNA donnent en sortie une tension pour lesapplications basses frquences, et un courant pour les hautes fr-quences (au-del de quelques dizaines de MHz environ).

2.1 CNA parallles

FLASHADC

10

VIN

VIN

VOUT

DAC

STAGE 1

DIGITAL CORRECTION LOGIC

T/H

MDAC

1,5 bit

+

--

x 2

STAGE 2 STAGE 10


E 371

7

Ce type de convertisseur est utilis en gnral pour coder dessignaux de type

f

i

, vido (de quelques dizaines une centaine demgahertz). Pour donner la prcision requise les chantillonneurs-bloqueurs doivent tre trs prcis, entre autres le premier a,comme le premier CNA, 14 bits de prcision.

Dans lexemple choisi, nous avions affaire 3 tages mais nouspouvons imaginer, selon le mme principe, des CAN 2, 4,5 tages ou plus.

Une variante trs utilise avec les technologies CMOS est lasuivante : chaque tage fait 1,5 bit (3 tats avec 2 comparateurs),associ un amplificateur de gain 2 ce qui donne 1 bit utile partage et un trs bon compromis technologique pour des produitsCMOS en consommation et en prcision. Le nombre de compara-teurs est de 2

N

au lieu de 2

N

(figure

11

).

2. Description techniqueet architectures des CNA

Ce paragraphe dcrit les architectures les plus courantes :parallles et Sigma-Delta (

) ainsi que larchitecture srie, moinscourante, et leurs performances gnriques ainsi que les techno-logies rencontres selon larchitecture.

Le schma de principe dun CNA parallle classique est donndans la figure

12

.

Le cur du CNA est un rseau constitu en gnral par desrsistances. Dans les convertisseurs monolithiques CMOS, ontrouve des rseaux capacitifs. La prcision du rseau conditionnedirectement celle du CNA.

Les commutateurs analogiques, directement associs au rseau(quelquefois imbriqus au rseau), constituent le deuxime l-ment fondamental du CNA. Chacun deux est ouvert ou fermselon ltat du bit dentre correspondant. Les autres organes sontquelquefois extrieurs au CNA. Pour toute conversion num-rique-analogique, il faut disposer dune source de rfrence. Cetterfrence peut servir plusieurs CNA si bien quelle est souventextrieure au composant CNA proprement dit.

Lamplificateur de sortie convertit le courant en tension et/oufournit limpdance (faible) dont on a besoin pour attaquer lestages analogiques qui suivent.

Lensemble est interfac sur un bus srie ou parallle. En interne,on trouve les

latchs

logiques et si besoin la conversion srie-paral-lle du bus vers le composant.

Figure 11 Schma dun tage 1,5 bit dun convertisseur pipeline

Aprs une amplification, le deuxime flash 5 bits code, commeltage prcdent, cette valeur sur les 5 bits suivants ; ce deuximetage contribue galement 4 bits utiles. De mme, il donne, aprsamplification, le reste coder au dernier flash 6 bits ; le dernier tagecontribue 6 bits utiles.

Une logique de correction tient compte des rsultats (et dun ven-tuel calibrage) ainsi que dventuels bits supplmentaires, non mon-trs ici, pour corriger le rsultat final sous la forme dun mot binairede 14 bits.

D9-D0

VIN = input voltage between IN + and IN (differential or single-ended)

Figure 12 Schma de principe dun CNA complet

1Bit 2 3 N

Registresd'entre

Vs

Is

Is courant en sortieVs tension de sortie

Les commutateurs analogiques et le rseau constituent les circuits de base du CNA

Rseau de rsistances RSource derfrence

Commutateurs analogiques C


2.1.1 CNA rsistances pondres

La figure 13 reprsente un CNA rsistances pondres dans saversion la plus simple.

Figure 13 CNA rsistances pondres

I1

Vrf

2R C1

C1 , C2 ..., CN commutateurs

I2

I1

IN

4R C2

2NRCN

IsVrf

R

4R

8R

Bloc n1

2R

RR1

R3

R2

R4

4R

8R

Bloc n2

2R

R

2RToute reproduction sans autorisation du Centre franais dexploitation du droit de copie est strictement interdite.E 371 8 Techniques de lIngnieur, trait lectronique

Le courant I dans chaque branche est gal :

Linterrupteur Ci est ouvert ou ferm selon la valeur du i-me bitdu mot binaire M (Ci = 0 ou 1) convertir en analogique et lecourant Is en sortie du CNA prend la valeur :

avec

Le courant de sortie est proportionnel au nombre M. On a bienralis une conversion numrique-analogique.

Ce CNA devient vite imprcis ds que le nombre de bits aug-mente, car il est alors difficile dobtenir une trs bonne prcisionpour des rsistances variant dans un rapport de 2N . Pour viter cetinconvnient, on utilise un schma du type de celui reprsentdans la figure 14. Cette technique consiste utiliser des blocs ouquads de convertisseurs 4 bits rsistances pondres. Les rsis-tances R 1, R2, R 3 , R 4 sont choisies de telle manire quelles pon-drent les poids respectifs des blocs dans un rapport 1/16,cest--dire que, pour des configurations identiques, le bloc no 1est travers par un courant 16 fois plus fort que le no 2 et 256 foisplus fort que le no 3. Ce schma est trs utilis.

2.1.2 CNA rseau R /2R (ou en chelle)

Lavantage principal du rseau R /2 R est de faire appel exclusi-vement deux valeurs de rsistances R et 2 R. Ceci diminue lescontraintes de ralisation des rsistances dans des rapports levs.

Dans le schma de la figure 15, la sortie, qui est en gnralrelie lentre dun amplificateur oprationnel, est un potentielvoisin de zro (masse fictive). Quelles que soient les positions desinterrupteurs, tout se passe comme si toutes les rsistances 2 Rtaient runies la masse. Le nud AN voit donc, dune part, deuxrsistances 2 R en parallle soit R et, dautre part, une rsistance Rrunie au nud AN1 .

droite du nud AN 1 , limpdance est constitue par (R + R )en parallle avec 2 R, soit une rsistance quivalente R et, dautrepart, une rsistance R runie AN 2, etc. droite du nud A0 , ona galement une rsistance quivalente 2 R .

Dans ces conditions, le courant I dentre se partage en deuxparties gales partir du nud A1 :

I1 = I/2

De mme, aprs le nud A2 :

I2 = I1/2 = I /4.............

et, aprs le nud AN :

Do, aprs sommation selon ltat de linterrupteur Ci :

Le schma de la figure 15 reprsente un CNA commutation decourant, beaucoup plus utilis que celui commutation de tensioncar plus rapide.

Lun des inconvnients du rseau R /2R est que les rsistances depoids fort, notamment la premire rsistance 2 R, sont souventdterminantes dans la prcision et la linarisation du CNA. Pour unconvertisseur 12 bits, par exemple, cette rsistance doit tre fabri-que ou ajuste avec une prcision infrieure au (1/2) LSB (soit(1/2) (1/4096) 104). De telles prcisions sont difficiles atteindre avec des techniques simples et classiques de diffusion. Ilest donc ncessaire, au-del de 10 bits, dutiliser soit un ajustagedynamique au laser (ce qui complique le processus de fabrication),soit des rseaux dits segments , soit encore des rseaux auto-calibrs.

Il faut galement noter les CNA rseau de capacits (au lieu dersistances). Le principe est sensiblement le mme que dans le casdes rseaux rsistifs, la diffrence prs que, la place de cou-rants, on travaille sur des charges et des tensions, ce qui, aucontraire des rsistances, est plus facile raliser en CMOS.

Ii C iV rf2i R-------------=

IsV rf2R

------------- C 1 2 0 C 2 2

1 ... C N 2 N 1 ( ) + + + [ ]

V

rf 2 R ------------- M = =

M C1 20 C2 2

1 ... CN 2N 1( )+ ++=

Figure 14 CNA 12 bits

quads

4R

8R

Bloc n3

INI

2N----------

V rf2R

------------- 12N----------= =

IsVrf2R

------------ C 1 2 0 C 2 2

1 ... C N 2 N 1 ( ) + + + [ ]

V

rf 2

R

------------ M = =


2.2 CNA Sigma-Delta ( )

Ce type de convertisseur est maintenant un des plus rpandus,car il permet des prcisions trs leves et il est utilis en audio(CD et autres) le tout en utilisant un procd CMOS trs cono-mique.

priode dhorloge (figure 17c). Le filtre dinterpolation numriquepar 8 ainsi que la fonction dchantillonnage-blocage par 8 qui suitconduisent un dbit des donnes de 64 fois f ch. Un modulateurSigma-Delta ralise alors une rpartition spectrale du bruit(figure 17d ). Le modulateur est ensuite suivi dun convertisseurnumrique-analogique puis dun filtre passe-bas capacitscommutes qui limine les nergies hors bande rsultant de lop-ration de modulation (figure 17e ). Un filtre continu permet, enfin,dobtenir le spectre final souhait (figure 17f ).

La figure 18 prsente un autre schma classique de mme typeavec un surchantillonnage numrique par 256 (qui est ventuel-lement fait en plusieurs tapes) et filtrage.

Les dernires gnrations de convertisseurs Sigma-Delta audioutilisent des architectures plus labores (multi-bits et ordre lev)et sont aussi compatibles avec plusieurs formats des donnesdentres.

Figure 15 CNA rseau R /2R

I1

Vrf

R R R R

2R

C1

A0 A1 A2 A3 AN

C2 C3 CN

C1 , C2 , ..., CN commutateurs Is

I I1 I2

IN2R IN2RI22R I32R

Exemple : le Ti PCM1725 (figure 19) a une horloge systme

256 fs ou 384 fs , des donnes dentre 16 bits, de 16 kHz 96 kHz.Le CNA a un modulateur Sigma-Delta du 3e ordre ainsi quun interpola-teur suivi dun filtre numrique pour finir par un amplificateur et un filtrepasse-bas analogique. Le filtre numrique ralise linterpolation par 8 etla correction frquentielle 44,1 kHz.

Le modulateur Delta-Sigma est construit avec un quantifieur 5 niveaux et un rebouclage du 3e ordre.


E 371

9

Ce procd utilise les techniques du traitement du signalnumrique, de la mme faon que pour la ralisation des CANSigma-Delta.

On observe dans la figure

16

la structure complte du conver-tisseur.

Son principe de fonctionnement se dcrit dans le domainefrquentiel comme suit, la figure

17

permettant den observer lesdiffrentes tapes.

Le signal audio en entre est dabord pass dans un filtre dinter-polation numrique (voir E 370, 3.4.2 Exemple) qui va supprimerles images du signal dentre qui sont prsentes aux multiples dela frquence dchantillonnage

f

ch

(figure

17

a

). Le spectre en sor-tie sobserve en figure

17

b

. Le filtre dinterpolation numrique estsuivi par une fonction dchantillonnage-blocage o les donnessont maintenues durant 8 cycles dhorloge. La rponse frquen-tielle est (sin

x

)/

x

, dont les zros attnuent les signaux 8 fois la

2.3 CNA multiplieurs

Le courant de sortie

I

s

dun CNA rseau

R

/2

R

scrit :

Si lon fait varier

V

rf

, on voit que le courant en sortie

I

s

est gal un coefficient prs au produit de la tension variable

V

rf

et dunombre

M

. Le CNA remplissant cette fonction est dit CNA multi-plieur. Un CNA multiplieur est donc un CNA classique par exempleralis avec un rseau de rsistances (le plus souvent

R

/2

R

), descommutateurs analogiques et une entre

V

e

variable qui, aprs unamplificateur dinterfaage, alimente lensemble du rseau.

IsVrf2R

------------ C 1 2 0 C 2 2

1 ... C N 2 N 1 ( ) + + + [ ]

V

rf 2

R

------------ M = =

Figure 16 CNA Sigma-Deltapour application audio

EB chantillonneur-bloqueur

Signaux decommande

Donnesd'entre srie

Droite Gauche

Signaux de commande

Interpolateur 8

ModulateurSigma-Delta

tagede

sortie

Contrle Oscillateur d'horlogeDiviseur

Interpolateur 8

taged'entre


tagede

sortie

Contrle

Commande

Commande

Sortie gauche

Sortie droite

EB

EB


blissement des tensions analogiques, correspondant chaquegroupe de commutateur/rsistance et des capacits parasites ven-tuelles des commutateurs. Une technique classique pour obtenirun CNA dglitch consiste chantillonner le signal de sortie aumoment adquat, cest--dire lorsque le rgime est tabli(figure 20).

a spectre des donnes l'entre de l'interpolateur

b spectre en sortie de l'interpolateur

24 2 fch fch f (kHz)

24 8 fch 16 fch f (kHz)

Figure 18 CNA Sigma-Delta avec surchantillonnage par 256 et filtrage

11,2 MHz1 bit

Sortieanalogique

11,2 MHz16 bits

44,1 kHz16 bits

Filtre analogiquepasse-bas

Surchantillonnage x 256Interpolation et filtre passe-bas


1 bitCNA


E 371

10


2.4 CNA

dglitchs

Lun des inconvnients des CNA rseaux

R

/2

R

, lorsquils sontrapides, est le phnomne de

glitch

. Il sagit de parasites decommutation qui sont dus des diffrences entre les temps dta-

2.5 CNA srie

Il existe des CNA, fonctionnant en srie, qui sont peu rpanduset moins rapides.

Le CNA srie le plus classique convertit chaque bit lun aprslautre, grce un systme diviseur capacitif par 2 (figure 21 a ).

Fonctionnement

: la capacit

C

1

est gale la capacit

C2 ; lersultat est donn par la tension aux bornes de C2 . Avant laconversion C1 et C2 sont dcharges, on convertit en srie, en par-tant du LSB.

chaque transfert de charge, entre les deux capacits, la chargeest divise par 2. En N transferts, on obtient la charge divisepar 2N. On ajoute ainsi de suite les bits. Les interrupteurs sontrouverts aprs chaque transfert de charge et avant la squencesuivante.

Figure 17 Technique de conversion Sigma-Delta

c spectre en sortie de l'chantillonneur-bloqueur

d spectre en sortie du modulateur

e spectre en sortie du filtre capacits commutes

f spectre en sortie du filtre continu

24 8 fch 16 fch f (kHz)

24 f (kHz)

24 64 fch f (kHz)

24 f (kHz)

Exemple : avec 3 bits : conversion du mot 1, 0, 1 (figure 21b ).Nota : le cas non ralis est en petits caractres.

Pour chaque bit, en partant du LSB ; on a le fonctionnement suivant :

Pour le LSB (1)Si le LSB est gal 1, on ferme S1, C1 se charge V rf .Si le LSB est gal 0, on ferme S2, C1 = 0.On ferme ensuite S3 , C1 et C2 se partagent la charge, on obtient

Vrf /2.

On continue ainsi pour le 2e bit (0)Si le 2e bit est gal 0, on ferme S2 C1 = 0Si le 2e bit est gal 1, on ferme S1 C1 = V rfOn ferme ensuite S3 , C1 et C2 se partagent la charge ; on obtient

[(0 + V rf /2]/2 = Vrf /4.

On continue ainsi pour le MSB (1)Si le MSB est gal 1, on ferme S1 C1 = V rfSi le MSB est gal 0, on ferme S2 C1 = 0On ferme ensuite S3 , C1 et C2 se partagent la charge, on obtient

[(V rf + V rf /4]/2 = (5/8) Vrf

On a donc obtenu V rf [1/2 + 0/4 + 1/8] = (5/8) V rf = 0,625 VrfLinconvnient est que la sortie C2 nest pas monotone.


a schma du convertisseur

SerialInput

I/F

Multi-levelDelta-sigmaModulator

Low-passfilter

Modecontrol

I/F

Vcc GNDSCKI

256 fs / 384 fs

DAC BCKIN

8 OversamplingDigital Filter

LRCIN

CA

PV

OU

TL

VO

UTR

DIN

FOR

MA

T

DM

Multi-levelDelta-sigmaModulator

Low-passfilter

DAC

Power SupplyToute reproduction sans autorisation du Centre franais dexploitation du droit de copie est strictement interdite. Techniques de lIngnieur, trait lectronique E 371 11

Autre variante qui est plus intressante, avec un ordre deconversion qui va du MSB au LSB et une sortie monotone. Larponse est semblable celle dun CAN SAR (figure 22a).

Fonctionnement : la capacit C1 est gale la capacit C2 , lint-grateur actif cumule les N tapes de la conversion et donne lersultat Vs .

Avant la conversion, C1 , C2 et lintgrateur sont dchargs ; onconvertit en srie, en partant du MSB.

chaque transfert de charge, entre les deux capacits, la chargeest divise par 2. En N transferts, on obtient la charge divisepar 2N. On ajoute ainsi de suite les bits. Les interrupteurs sontrouverts aprs chaque transfert de charge et avant la squencesuivante.

Figure 19 CNA Sigma-Delta de dernire gnration

b schma du modulateur 5 niveaux

48 fs (384 fs)64 fs (256 fs)

8 fs18 bits

Out

In Z-1 Z-1Z-1

0

5-level Quantizer

1

2

3

4

+ +

--

+ +

--

+++

+ +

Z1 intgrateur numrique

Figure 20 Glitches en sortie dun CNA (a ) et CNA dglitch (b )

a b

C commande

Temps

CNA EB

C

S

EB chantillonneur-bloqueurS sortie

So

rtie

an

alo

giq

ue

Reg

istr

e

Exemple : avec 3 bits : conversion du mot 1, 0, 1 (figure 22b ).Nota : le cas non ralis est en petits caractres.

On commence par charger C1 V rf , puis S0 est maintenu ouvertsur toute la dure de la conversion.


3/8

1/2

5/8

3/4

7/8

1

sio

n a

ux

bo

rnes

de

C2

en f

ract

ion

de

Vr

f

Si interrupteurs (switch)

Vrf C2C1

S1 S3

S2

a schma

Aprs pour chaque bit, en partant du MSB :

Pour le MSB (1)On ferme S1, C1 et C2 se partagent la charge, on obtient

C2 = V rf /2.Si le MSB est gal 1, on ferme S2 sur lintgrateur, et C2 se

dcharge dans lintgrateur : C2 = 0 et Vs = Vrf /2.Si le MSB est gal 0, on ferme S2 sur la masse, et C2 se dcharge : C2 = 0

et Vs est inchang : 0

On continue ainsi pour le 2e bit (0)On ferme ensuite S1, C1 et C2 se partagent la charge, on obtient

V rf /4.Si le 2e bit est gal 0, on ferme S2 sur la masse, et C2 se dcharge

dans lintgrateur : C2 = 0 et Vs est inchang (Vrf /2).Si le 2e bit est gal 1, on ferme S2 sur lintgrateur, et C2 se dcharge. C2 = 0

et Vs = V rf /4 + V rf /2.

On continue ainsi pour le LSB (1)On ferme ensuite S1, C1 et C2 se partagent la charge, on obtient

V rf /8.Si le LSB est gal 1, on ferme S2 sur lintgrateur, et C2 se dcharge

dans lintgrateur. C = 0 et V = V /8 + V /2 = (5/8) V .Toute reproduction sans autorisation du Centre franais dexploitation du droit de copie est strictement interdite.E 371 12 Techniques de lIngnieur, trait lectronique

3. Combinaison de CANou de CNA

Pour atteindre des performances plus leves, on peut treamen combiner un ou plusieurs convertisseurs lmentaires. Laralisation peut tre au niveau dune carte ou du circuit intgr circuit multi-chip .

Les buts viss sont souvent daller plus vite, davoir plus dersolution, damliorer le rapport signal bruit, etc., pour desapplications haut de gamme, ayant un faible volume de produc-tion, tout en bnficiant de composants standards, un prix indus-triel.

Combinaison temporelle entrelace

Cest la solution la plus intuitive : on combine par exemple3 CAN pour aller 3 fois plus vite. Il faut donc distribuer le signal aux3 CAN, soit par un multiplexeur qui prcde les chantillonneurs-bloqueurs, soit par mise en parallle directe. Chaque circuit reoitalors une horloge dcale fch/3. En gnral, cause des cartsentre les circuits, du bruit induit par la proximit des deux autrescircuits (qui exprims en LSB sont importants), etc., on nobtientpas des performances 3 fois plus leves.

Combinaison frquentielle

Le signal numriser couvrant une bande trop large, une sriede filtres dcoupe cette bande en sous-bandes, chacune dessous-bandes est ensuite chantillonne de faon adquate (par sur-ou sous-chantillonnage) et on recombine lensemble en num-rique. De mme que prcdemment, cause des carts entre lescircuits, du bruit induit, etc., on nobtient pas lamlioration desperformances en proportion directe avec le nombre de convertis-seurs utiliss.

Figure 21 Schma dun convertisseur srie lmentaire,tension interne de C2

Figure 22 Schma dun convertisseur srie,tension interne monotone croissante

00

1/8

1/4

1 2 3 4 5 6 7 8

Ten

b tapes de conversion de 1,0,1

00

1/8

1/4

3/8

1/2

5/8

3/4

7/8

1

1 2 3 4 5 6 7 8

Ten

sio

n V

s en

fra

ctio

n d

e V

rf

Vrf

Vs

C2

S0 S1 1

0

S2

C1

Intgrateur actif

a schma

b tapes de conversion de 1,0,1

2 s rf rf rfSi le LSB est gal 0, on ferme S2 sur la masse, et C2 se dcharge. C2 = 0 et

Vs est inchang : V rf /2.

On a donc obtenu V rf [1/2 + 0/4 + 1/8] = (5/8) V rf = 0,625 Vrf .La sortie Vs est monotone croissante et commence par le MSB.

Conversions analogique-numrique et numrique-analogique (partie 2)1. Description technique et architectures des CAN1.1 CAN intgration1.1.1 CAN rampe1.1.2 CAN compensation de charges

1.2 CAN approximations successives1.3 CAN SigmaDelta1.3.1 SigmaDelta du premier ordre1.3.2 SigmaDelta du deuxime ordre et plus1.3.3 SigmaDelta: autres variantes dans les architecturesMultibitsPassebandeStructure Mash ou cascadeConclusion

1.4 CAN parallles (ou1.5 CAN

2. Description technique et architectures des CNA2.1 CNA parallles2.1.1 CNA rsistances pondres2.1.2 CNA rseau

2.2 CNA SigmaDelta (2.3 CNA multiplieurs2.4 CNA2.5 CNA srie

3. Combinaison de CAN ou de CNACombinaison temporelle entrelaceCombinaison frquentielle

Conversions Analogique-numérique Et Numérique-Analogique (Partie 2)

Documents

Transcript of Conversions Analogique-numérique Et Numérique-Analogique (Partie 2)