Conception de circuits numériques et architecture des...
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Conception de circuits numériques
et architecture des ordinateurs
Frédéric Pétrot et Sébastien Viardot
Année universitaire 2011-2012
Conception de circuits numériques et architecture des ordinateurs
Structure du cours
C1 Codage des nombres en base 2, logique booléenne,circuits combinatoires
C2 Optimisation combinatoire, circuits séquentielsC3 Circuits séquentiels, suiteC4 Construction circuits complexesC5 Machines à étatC6 Synthèse de circuits PC/POC7 Optimisation de circuits PC/POC8 Conception de circuits élémentaires CMOSC9 Micro-architecture et fonctionnement des mémoiresC10 Interprétation d'instructionsC11 Interprétation d'instructionsC12 Introduction aux caches
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Plan
Plan détaillé du cours d'aujourd'hui
1 MémoiresIntroductionProtocoleArchitecture généralePoints mémoires et micro-architectures
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Mémoires
Plan
1 MémoiresIntroductionProtocoleArchitecture généralePoints mémoires et micro-architectures
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Mémoires
Introduction
Introduction
Mémoires : regroupement massif d'éléments mémorisants
Mémoire
CE
OE
WE
A DnA nD
Signaux d'interface usuels : combinatoire
A adresses, sur nA bits pour 2nA élémentsD données, sur nD bitsCE Chip Enable, activation de la mémoireOE Output Enable, génère sur D le contenu de la case d'adresse AWE Write Enable, échantillonne dans case d'adresse A donnée sur D
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Mémoires
Introduction
Types de mémoire
Non-volatile : conserve son état même non alimentée
ROM : Read Only Memory
Mémoire en lecture seulement
Programmées à la fabrication
Lecture : A = a/CE = 0/OE = 0 ⇒ D = Mem(a)
PROM : Programmable Read Only Memory
Mémoire en lecture seulement (presque)
E�açable par ultra-violet (EPROM) ou électriquement (E2PROM, Flash)
Reprogrammable, par � paquets �, et par des chemins détournés :interface spéciale, tension élevée, etc
Nombre de programmation limité : de 1 (OTP) à 100K (Flash)
Durée de rétention de 10 à 20 ans
Dissymétrie des temps de lecture et d'écriture
Lecture : A = a/CE = 0/OE = 0 ⇒ D = Mem(a)6 / 21
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Mémoires
Introduction
Types de mémoire
Volatile :
RAM : Random Access Memory
Nommée par opposition aux bandes et autres cartes perforées de la� préhistoire �
Temps de lecture et d'écriture sensiblement identiques
Généralement asynchrone, parfois synchrone (CK)
Statique ou dynamique
Lecture : A = a/CE = 0/OE = 0 ⇒ D = Mem(a)
Écriture : A = a/CE = 0/WE = 0 ⇒ Mem(a) = D
CAM : Content-Addressable Memory
Mémoire � associative �
Usages spécialisés pour la recherche de la présence d'une donnée
Prend une donnée et produit l'adresse à laquelle elle se trouve
Peu répandue en volume, mais incontournable
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Mémoires
Protocole
Protocole d'accès à une SRAM : chronogramme lecture
Samsung K6R4016V1D, 256Kx16 Bit CMOS Static RAM
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Mémoires
Protocole
Protocole d'accès à une SRAM : temps lecture
Samsung K6R4016V1D, 256Kx16 Bit CMOS Static RAM
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Mémoires
Protocole
Protocole d'accès à une SRAM : chronogramme écriture
Samsung K6R4016V1D, 256Kx16 Bit CMOS Static RAM
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Mémoires
Protocole
Protocole d'accès à une SRAM : temps écriture
Samsung K6R4016V1D, 256Kx16 Bit CMOS Static RAM
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Mémoires
Architecture générale
Architecture générique des mémoires
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Mémoires
Architecture générale
Organisation du plan mémoire
Attention !
Pas de lecture/écriture simultanéeGranularité minimale : ligne de mots
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Mémoires
Points mémoires et micro-architectures
Point mémoire ROM
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Mémoires
Points mémoires et micro-architectures
Micro-architecture d'une ROM
Wi sélectionne une ligne demotsPrincipe :
CK = 0 : Précharge à 1des lignes de bitsCK = 1 : sélection Wi parles Ap−1..p−2, mise à lamasse des lignes à traversles TN connectés,sélection d'1 bit parmi 4par A1..0
Note : les mêmes bits de4 mots successifs sontvoisins dans cettearchitecture
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Mémoires
Points mémoires et micro-architectures
Point mémoire SRAM
Point mémoire statique :conserve sa valeur si alimenté
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Mémoires
Points mémoires et micro-architectures
Micro-architecture d'une SRAM
Mux possible en sortie des senseampli�ers
Lecture :Précharge à 1 des lignes bitet bitÉvaluation par mise à 1 dubon WiSense accélère le choix dèsque ∆(Vbit,Vbit) ≈ 10 mV
Écriture :Force bit = Dj et bit = DjMise à 1 du bon WiCon�it électrique⇒ gros drivers sur lignes debits
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Mémoires
Points mémoires et micro-architectures
Mémoire DRAM
Dynamique : pertede l'informationau cours du temps
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Mémoires
Points mémoires et micro-architectures
Mémoire DRAM
Dynamique = gros problèmes
Durée de rétention de l'information limitéStandard JEDEC : Tr = 64 ms à 70°⇒ Rafraichir chaque point en une période Tr
échantillonner une ligne entière dans un registrerestocker la ligne à sa place
Lecture destructrice⇒ réécrire la valeur lue
échantillonner une ligne entière dans un registresélectionner la donnée du registrerestocker la ligne à sa place
Dynamique = coût imbattable
1 transistor par bit : 6 fois moins cher que SRAM
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Mémoires
Points mémoires et micro-architectures
Mémoire CAM
Mémoire SRAM usuelleIntègre un comparateurCompare bitj et ivj
Précharge : bitj = bitj = hzÉvaluation : bitj et bitj positionnés,matchi calculé
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Mémoires
Points mémoires et micro-architectures
Mémoire CAM
match line préchargéeà 1
match line partagéepar l'ensemble desbits d'un mot
matchi = 0 si il existe au moins un bit du mot tel que
bitj = 0 et ivj = 1oubitj = 0 et ivj = 1
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