Chapitre ii circuits combinatoires
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CHAPITRE II:
CIRCUITS COMBINATOIRES
Université Saad Dahleb de Blida
Faculté des Sciences
Département d’Informatique
Licence Génie des Systèmes Informatique (GSI)
Semestre 3 (2ème année)
CONCEPTION DE MACHINES DIGITALES
Cours n°4-5: 20 Octobre 2013
AROUSSI Sana
Disponible sur https://sites.google.com/a/esi.dz/s-aroussi/
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2
OBJECTIFS
Apprendre la structure de quelques circuits
combinatoires souvent utilisés.
Apprendre comment utiliser des circuits combinatoires
pour concevoir d’autres circuits plus complexes.
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3
INTRODUCTION
Les fonctions de sortie s’expriment selon des expressions logiques
des seules variables d’entrée.
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4
Circuits arithmétiques
Circuit d’aiguillage
Circuit de transcodage
•Additionneur
•Soustracteur
•Multiplieur
•Diviseurs
• Comparaison
•UAL
•Multiplexeur
•Démultiplexeur
•Codeurs
•Décodeurs
•Transcodeurs
PLAN DU CHAPITRE II
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5
Un additionneur est un circuit capable de faire l’addition de deux
nombre de n bits. Une addition génère deux résultats : la somme et la
retenue
Commençons par l’addition de deux bits Ai et Bi en entrée, avec en
sortie la somme Si et la retenue Ri.
Cela s’appelle le demi-additionneur, parce qu’il ne tient pas compte
de la retenue qui peut aussi arriver en entrée, provenant de calculs
précédents.
ADDITIONNEUR
Ai ( 1 bit)
Bi ( 1 bit)
Si ( 1 bit)
Ri ( 1 bit) Demi-Additionneur
Rôle : Additionner Ai et Bi(Si = Ai + Bi) en conservant la retenue Ri
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6
DEMI-ADDITIONNEUR
Ai ( 1 bit)
Bi ( 1 bit)
Si ( 1 bit)
Ri ( 1 bit) Demi-Additionneur
Rôle : Additionner Ai et Bi(Si = Ai + Bi) en conservant la retenue Ri
La table de vérité
Les équations Si = Ai Bi
Ri = Ai Bi,
Le schéma du circuit
XORXOR
ANDAND
Ai
Bi Si
Ri
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7
En binaire, lorsqu’on fait une addition, il faut tenir en
compte de la retenue entrante :
L’additionneur complet à un bit permet de réaliser
l’addition de deux bits en tenant compte d’une retenue
Ri-1 en entrée.
ADDITIONNEUR COMPLET À UN BIT
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8
ADDITIONNEUR COMPLET À UN BIT
La table de vérité
Les équations
Ri-1 ( 1 bit)
Ai ( 1 bit)
Si ( 1 bit)
Ri ( 1 bit)
Additionneur Complet à un bit
Rôle : Additionner Ai et Bi en prenant en compte la retenue d’entrée Ri-1 et en conservant la retenue de sortie Ri
Bi ( 1 bit)
1
11
1111
1111
).()(
)...()...(
........
iiii
iiiiiii
iiiiiiiiiii
iiiiiiiiiiiii
RBAS
RBARBAS
RBRBARBRBAS
RBARBARBARBAS
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9
ADDITIONNEUR COMPLET À UN BIT
La table de vérité
Les équations
Ri-1 ( 1 bit)
Ai ( 1 bit)
Si ( 1 bit)
Ri ( 1 bit)
Additionneur Complet à un bit
Rôle : Additionner Ai et Bi en prenant en compte la retenue d’entrée Ri-1 et en conservant la retenue de sortie Ri
Bi ( 1 bit)
iiiiii
iiiiiiiiiii
iiiiiiiiiiiii
BABARR
RRBABABARR
RBARBARBARBAR
).(
)()...(
1
111
1111
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10
ADDITIONNEUR COMPLET À UN BIT
Le schéma
Ri -1( 1 bit)
Ai ( 1 bit)
Si ( 1 bit)
Ri ( 1 bit)
Additionneur Complet à un bit
Rôle : Additionner Ai et Bi en prenant en compte la retenue d’entrée Ri et en conservant la retenue de sortie Ri+1
Bi ( 1 bit)
Ai
Bi
Ri-1Si
Ri
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11
ADDITIONNEUR COMPLET
Exercice 1: Faire le circuit de l’additionneur complet à
un bit en utilisant deux demi-additionneurs
Ri-1 ( 1 bit)
Ai ( 1 bit)
Si ( 1 bit)
Ri ( 1 bit)
Additionneur Complet à un bit
Rôle : Additionner Ai et Bi en prenant en compte la retenue d’entrée Ri-1 et en conservant la retenue de sortie Ri
Bi ( 1 bit)
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12
ADDITIONNEUR COMPLET À UN BIT
Solution de l’exercice 1: Faire le circuit de l’additionneur complet
à un bit en utilisant deux demi-additionneurs
X et Y sont les sorties du
premier un demi
additionneur ayant comme
entrées A et B
Z et T sont les sorties du
deuxième additionneur
ayant comme entrées X et
Ri-1
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13
ADDITIONNEUR COMPLET À UN BIT
Exercice 1: Faire le circuit de l’additionneur complet à un bit en
utilisant deux demi-additionneurs
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14
ADDITIONNEUR COMPLET À N BITS PAR PROPAGATION
DE LA RETENUE
A ( n bit) S ( n bit)
R ( 1 bit)
Additionneur Complet à n bits
Rôle : Additionner A et B
B ( n bit)
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15
ADDITIONNEUR COMPLET À N BITS PAR PROPAGATION
DE LA RETENUE
En utilisant les additionneurs complets à un bit :
AC1
R0= 0 R0= 0
R1 S S1
A A1 B B1
AC2
R2 S S2
A A2 B B2
AC3
R3 S S3
A A3 B B3
ACn
Rn-1
R Rn S Sn
A An B Bn
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16
SOUSTRACTEUR À N BITS
Exercice 2:
Faire le circuit du soustracteur à N bits
Sachant que: A-B = A + CA2 (B)
= A + CA1 (B) + 1
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17
MULTIPLIEUR À 4 BITS
Exercice 3:
Faire le circuit de multiplieur complet à 4 bits
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COURS N°6-7: 27 OCTOBRE 2013
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19
COMPARATEUR À UN BIT
fe ( 1 bit)
Ai ( 1 bit) fi ( 1 bit)
fs ( 1 bit)
Comparateur à un bit
Rôle : Comparer entre deux bits (A et B): fe : égalité ( A=B)
fi : inférieur ( A < B) fs : supérieur (A > B)
Bi ( 1 bit)
A B fs fe fi
0 0 0 1 0
0 1 0 0 1
1 0 1 0 0
1 1 0 1 0
La table de vérité
fifsBAABBAfe
BAfi
BAfs
.
Les équations
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20
COMPARATEUR À UN BIT
fe ( 1 bit)
Ai ( 1 bit) fi ( 1 bit)
fs ( 1 bit)
Comparateur à un bit
Rôle : Comparer entre deux bits (A et B):
Bi ( 1 bit)
A
B
fs
fe
fi
fifsBAABBAfe
BAfi
BAfs
.
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21
COMPARATEUR À 2 BITS
fe ( 1 bit)
Ai ( 2 bit) fi ( 1 bit)
fs ( 1 bit)
Comparateur à 2 bit
Rôle : Comparer entre deux nombres à 2 bits (A et B): fe : égalité ( A=B)
fi : inférieur ( A < B) fs : supérieur (A > B)
Bi ( 2 bit)
Exercice 4:
Réaliser un tel circuit en utilisant des minimum
de portes logiques.
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22
)11).(22( BABAfe
)1.1).(22(2.2 BABABAfs
)1.1).(22(2.2 BABABAfi
A2 A1 B2 B1 fs fe fi
0 0 0 0 0 1 0
0 0 0 1 0 0 1
0 0 1 0 0 0 1
0 0 1 1 0 0 1
0 1 0 0 1 0 0
0 1 0 1 0 1 0
0 1 1 0 0 0 1
0 1 1 1 0 0 1
1 0 0 0 1 0 0
1 0 0 1 1 0 0
1 0 1 0 0 1 0
1 0 1 1 0 0 1
1 1 0 0 1 0 0
1 1 0 1 1 0 0
1 1 1 0 1 0 0
1 1 1 1 0 1 0
1. A=B si A2=B2 et
A1=B1
2. A>B si A2 > B2 ou
(A2=B2 et A1>B1)
3. A<B si A2 < B2 ou
(A2=B2 et A1<B1)
COMPARATEUR À 2 BITS
22
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23
COMPARATEUR À 2 BITS
fe ( 1 bit)
Ai ( 2 bit) fi ( 1 bit)
fs ( 1 bit)
Comparateur à 2 bit
Rôle : Comparer entre deux nombres à 2 bits (A et B): fe : égalité ( A=B)
fi : inférieur ( A < B) fs : supérieur (A > B)
Bi ( 2 bit)
Exercice 5:
Réaliser un tel circuit en utilisant des
comparateurs à 1 bit
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fe2.fe1)B1A1).(B2A2(fe
fe2.fs1fs2)B1).(A1.B2A2(B2A2.fs
fe2.fi1fi2.B1)A1).(B2A2(.B2A2fi
1. A=B si A2=B2 et A1=B1
2. A>B si A2 > B2 ou (A2=B2 et A1>B1)
3. A<B si A2 < B2 ou (A2=B2 et A1<B1) 24
Comparateur 1 bit
fs1 fe1 fi1
a1 b1
Comparateur 1 bit
fs2 fe2 fi2
a2 b2 COMPARATEUR À 2 BITS
![Page 25: Chapitre ii circuits combinatoires](https://reader034.fdocuments.net/reader034/viewer/2022052123/55918fce1a28ab54718b45f1/html5/thumbnails/25.jpg)
25
COMPARATEUR À 2 BITS
Comparateur 1 bit
fs2 fe2 fi2
Comparateur 1 bit
fs1 fe1 fi1
a2 b2 a1 b1
fifefs
![Page 26: Chapitre ii circuits combinatoires](https://reader034.fdocuments.net/reader034/viewer/2022052123/55918fce1a28ab54718b45f1/html5/thumbnails/26.jpg)
26
COMPARATEUR AVEC DES ENTRÉES DE MISE
EN CASCADE
On remarque que :
Si A2 >B2 alors A > B
Si A2<B2 alors A < B
Par contre si A2=B2 alors il faut tenir en compte du résultat de la
comparaison des bits du poids faible.
Pour cela, on rajoute au comparateur des entrées qui nous
indiquent le résultat de la comparaison précédente.
Ces entrées sont appelées des entrées de mise en cascade.
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27
COMPARATEUR À UN BIT AVEC DES ENTRÉES DE MISE
EN CASCADE
Comp
fs fe fi
A B A B
Es ( >)
Eg
Ei
Es ( >)
Eg ( =)
Ei ( <)
A B Es Eg Ei fs fe fi
A>B X X X 1 0 0
A<B
X X X 0 0 1
A=B
1 0 0 1 0 0
0 1 0 0 1 0
0 0 1 0 0 1
fs= (Ai>Bi) ou (Ai=Bi).Es
fi= ( Ai<Bi) ou (Ai=Bi).Ei
fe= (Ai=Bi).Eg
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28
COMPARATEUR À DEUX BITS AVEC DES ENTRÉES DE MISE
EN CASCADE
Exercice 6: Réaliser un comparateur à deux bits en
utilisant des comparateurs à un bit avec des entrées de
mise en cascade?
Comp
fs1 fe1 fi1
a1 b1
Es
Eg
Ei
‘0’
‘1’
Comp
fs2 fe2 fi2
a2 b2
Es
Eg
Ei
![Page 29: Chapitre ii circuits combinatoires](https://reader034.fdocuments.net/reader034/viewer/2022052123/55918fce1a28ab54718b45f1/html5/thumbnails/29.jpg)
29
COMPARATEUR À N BITS AVEC DES ENTRÉES DE MISE EN
CASCADE
fs fs fe fe
Compn
A An B Bn
fsn fen fin
fi fi
Compn-1
A An-1 B Bn-1
fsn-1fen-1fin-1
Comp1
A A1 B B1
fs1 fe1 fi1
Esn
Egn
Ein
‘1’
‘0’
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30
Multiplexeur Démultiplexeur
CIRCUITS D'AIGUILLAGE
DÉFINITION
.
. 2n entrées
n commandes
sortie
Rôle )
une une
sortie de
commandes
Rôle : Aiguiller (ou sélectionner )
une entrée parmi 2n vers une
sortie à l’aide de n bits de
commandes
.
. entrée
n commandes
2n sorties
Rôle commuter)
une à
l’aide
Rôle : Aiguiller (ou commuter)
une entrée vers 2n sorties à
l’aide de n bits de commandes
![Page 31: Chapitre ii circuits combinatoires](https://reader034.fdocuments.net/reader034/viewer/2022052123/55918fce1a28ab54718b45f1/html5/thumbnails/31.jpg)
31
MULTIPLEXEUR 2 BITS VERS 1
C0 S
0 E0
1 E1
1.0. 00 ECECS
Mux 2 1
S
E1 E0
C0
![Page 32: Chapitre ii circuits combinatoires](https://reader034.fdocuments.net/reader034/viewer/2022052123/55918fce1a28ab54718b45f1/html5/thumbnails/32.jpg)
32
MULTIPLEXEUR 4 BITS VERS 1
C1 C0 S
0 0 E0
0 1 E1
1 0 E2
1 1 E3
E3 E2 E1 E0
C0
C1 Mux 4 1
S
)3.(0.1)2.(0.1)1.(0.1)0.(0.1 ECCECCECCECCS
![Page 33: Chapitre ii circuits combinatoires](https://reader034.fdocuments.net/reader034/viewer/2022052123/55918fce1a28ab54718b45f1/html5/thumbnails/33.jpg)
33
MULTIPLEXEUR 4 BITS VERS 1
Vérifier que le multiplexeur 41 peut aussi être obtenu
avec trois multiplexeurs 2 de la façon suivante :
E3 E2 E1 E0
C0
C1
M1 M2
M3
C1 C0 S1 S2 S3
0 0 E0 E2 E0
0 1 E1 E3 E1
1 0 E0 E2 E2
1 1 E1 E3 E3
S2 S1
![Page 34: Chapitre ii circuits combinatoires](https://reader034.fdocuments.net/reader034/viewer/2022052123/55918fce1a28ab54718b45f1/html5/thumbnails/34.jpg)
34
APPLICATIONS DES MULTIPLEXEURS
Conversion parallèle/série : aiguiller les informations
présentées en parallèle à l’entrée du MUX en des
informations de type série en sortie.
„ Réalisation de fonctions logiques : toute fonction
logique de N variables est réalisable avec un multiplexeur
de 2N vers 1
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35
APPLICATIONS DES MULTIPLEXEURS
Exercice 7: Réaliser un additionneur complet à un bit
avec des multiplexeurs 8 bits vers 1.
Ai ( 1 bit)
Bi ( 1 bit)
Si ( 1 bit)
Ri ( 1 bit)
Additionneur Complet à un bit
Ri-1 ( 1 bit)
E7 E6 E5 E4 E3 E2 E1 E0
C0
C1 Mux 8 1
C2
S
![Page 36: Chapitre ii circuits combinatoires](https://reader034.fdocuments.net/reader034/viewer/2022052123/55918fce1a28ab54718b45f1/html5/thumbnails/36.jpg)
36
MULTIPLEXEUR 8 BITS VERS 1
C2 C1 C0 S
0 0 0 E0
0 0 1 E1
0 1 0 E2
0 1 1 E3
1 0 0 E4
1 0 1 E5
1 1 0 E6
1 1 1 E7
E7 E6 E5 E4 E3 E2 E1 E0
C0
C1 Mux 8 1
C2
)7(0.1.2)6(0.1.2)5(0.1.2)4(0.1.2
)3(0.1.2)2(0.1.2)1(0.1.2)0.(0.1.2
ECCCECCCECCCECCC
ECCCECCCECCCECCCS
![Page 37: Chapitre ii circuits combinatoires](https://reader034.fdocuments.net/reader034/viewer/2022052123/55918fce1a28ab54718b45f1/html5/thumbnails/37.jpg)
APPLICATIONS DES MULTIPLEXEURS
Ai Bi Ri-1 Si
0 0 0 0
0 0 1 1
0 1 0 1
0 1 1 0
1 0 0 1
1 0 1 0
1 1 0 0
1 1 1 1
E0
E1
E2
E3
E4
E5
E6
E7
C0 C1 C2
)1(..)0(..
)0(..)1(..)0(..)1(..)1(..)0(..
11
111111
iiiiii
iiiiiiiiiiiiiiiiiii
RBARBA
RBARBARBARBARBARBAS
E7 E6 E5 E4 E3 E2 E1 E0
Ri-1
Bi Mux 8 1 Ai
‘1’
‘0’
Si
Si
![Page 38: Chapitre ii circuits combinatoires](https://reader034.fdocuments.net/reader034/viewer/2022052123/55918fce1a28ab54718b45f1/html5/thumbnails/38.jpg)
APPLICATIONS DES MULTIPLEXEURS
Ai Bi Ri-1 Ri
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 1
1 1 0 1
1 1 1 1
E0
E1
E2
E3
E4
E5
E6
E7
C0 C1 C2
Ri
E7 E6 E5 E4 E3 E2 E1 E0
Ri-1
Bi Mux 8 1 Ai
‘1’
‘0’
Ri
)1.()1.(
)1.()0.()1.()0.()0.()0.(
11
111111
iiiiii
iiiiiiiiiiiiiiiiiii
RBARBA
RBARBARBARBARBARBAR
![Page 39: Chapitre ii circuits combinatoires](https://reader034.fdocuments.net/reader034/viewer/2022052123/55918fce1a28ab54718b45f1/html5/thumbnails/39.jpg)
39
DÉMULTIPLEXEUR
.
.
.
.
S S .
.
.
E E
E
E
.
.
E
E1
E2
.
.
E 2n
S
S
.
.
S
S1
S2
.
.
S2n
MUX MUX DEMUX DEMUX
Le démultiplexeur joue le rôle inverse d’un multiplexeur.
Il permet de faire passer une information dans l’une des
sorties selon les valeurs des entrées de commandes.
![Page 40: Chapitre ii circuits combinatoires](https://reader034.fdocuments.net/reader034/viewer/2022052123/55918fce1a28ab54718b45f1/html5/thumbnails/40.jpg)
40
DÉMULTIPLEXEUR 4 BITS VERS 1
C1 C0 S3 S2 S1 S0
0 0 0 0 0 E
0 1 0 0 E 0
1 0 0 E 0 0
1 1 E 0 0 0
C0 DEMUX 1 4 C1
S3 S2 S1 S0
E
).(0.13
).(0.12
).(0.11
).(0.10
ECCS
ECCS
ECCS
ECCS
![Page 41: Chapitre ii circuits combinatoires](https://reader034.fdocuments.net/reader034/viewer/2022052123/55918fce1a28ab54718b45f1/html5/thumbnails/41.jpg)
41
CIRCUIT DE TRANSCODAGE
DÉFINITION
Un circuit de transcodage transforme une information
présente en entrée sous une forme donnée (code 1) en la
même information présente en sous une forme différente
(code 2).
Circuit de
Transcodage
Code 1 Code 2
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42
CIRCUIT DE TRANSCODAGE
TYPES
![Page 43: Chapitre ii circuits combinatoires](https://reader034.fdocuments.net/reader034/viewer/2022052123/55918fce1a28ab54718b45f1/html5/thumbnails/43.jpg)
43
CODEUR BINAIRE
Le codeur (ou encodeur) binaire (ou élémentaire) possède
2n entrées dont une seule est activée à la fois. Il fournit en
sortie le numéro de l’entrée active (sur n bit).
Exemple 1 : Codeur élémentaire à 2 bits
E3 E2 E1 E0 S1 S0
1 0 0 0 1 1
0 1 0 0 1 0
0 0 1 0 0 1
0 0 0 1 0 0
CO
D 4
2
E0
E1
E2
E3
S1
S0
![Page 44: Chapitre ii circuits combinatoires](https://reader034.fdocuments.net/reader034/viewer/2022052123/55918fce1a28ab54718b45f1/html5/thumbnails/44.jpg)
44
Pour éviter les conflits, les codeurs fixent généralement
de priorité parmi les entrées. La priorité est
habituellement donnée au bit de poids le plus élevé
Exemple 2 : Codeur prioritaire à 2 bits.
E3 E2 E1 E0 S1 S0
1 X X X 1 1
0 1 X X 1 0
0 0 1 X 0 1
0 0 0 1 0 0
CO
D-P
4
2
E0
E1
E2
E3
S1
S0
CODEUR PRIORITAIRE
![Page 45: Chapitre ii circuits combinatoires](https://reader034.fdocuments.net/reader034/viewer/2022052123/55918fce1a28ab54718b45f1/html5/thumbnails/45.jpg)
45
Le décodeur possède n entrées et 2n sorties dont une
seule sortie est activée à la fois. Il est souvent doté d’une
entrée de validation « V » qui sert à valider son
fonctionnement.
Exemple 1 : Décodeur binaire (ou élémentaire) à 2 bits qui
active la sortie correspond au numéro de l’entrée.
V E1 E0 S3 S2 S1 S0
0 X X 0 0 0 0
1 0 0 0 0 0 1
1 0 1 0 0 1 0
1 1 0 0 1 0 0
1 1 1 1 0 0 0
DÉCODEUR
S0
S1
S2
S3
DE
C 2
4
E1
E0
V
![Page 46: Chapitre ii circuits combinatoires](https://reader034.fdocuments.net/reader034/viewer/2022052123/55918fce1a28ab54718b45f1/html5/thumbnails/46.jpg)
46
Exemple 1 : Décodeur binaire (ou élémentaire) à 2 bits qui
active la sortie correspond au numéro de l’entrée.
V E1 E0 S3 S2 S1 S0
0 X X 0 0 0 0
1 0 0 0 0 0 1
1 0 1 0 0 1 0
1 1 0 0 1 0 0
1 1 1 1 0 0 0
DÉCODEUR 2 4
DE
C 2
4
S0
S1
S2
S3
E1
E0
V
VEES
VEES
VEES
VEES
)..(
)..(
)..(
)..(
013
012
011
010
![Page 47: Chapitre ii circuits combinatoires](https://reader034.fdocuments.net/reader034/viewer/2022052123/55918fce1a28ab54718b45f1/html5/thumbnails/47.jpg)
47
DÉCODEUR 3 8
)..(
)..(
)..(
)..(
)..(
)..(
)..(
)..(
0127
0126
0125
0124
0123
0122
0121
0120
EEEVS
EEEVS
EEEVS
EEEVS
EEEVS
EEEVS
EEEVS
EEEVS
V E2 E1 E0 S0 S1 S2 S3 S4 S5 S6 S7
0 X X X 0 0 0 0 0 0 0 0
1 0 0 0 1 0 0 0 0 0 0 0
1 0 0 1 0 1 0 0 0 0 0 0
1 0 1 0 0 0 1 0 0 0 0 0
1 0 1 1 0 0 0 1 0 0 0 0
1 1 0 0 0 0 0 0 1 0 0 0
1 1 0 1 0 0 0 0 0 1 0 0
1 1 1 0 0 0 0 0 0 0 1 0
1 1 1 1 0 0 0 0 0 0 0 1
S0
S1
S2
S3
S4
S5
S6
S7
E0
E1
E2
V
![Page 48: Chapitre ii circuits combinatoires](https://reader034.fdocuments.net/reader034/viewer/2022052123/55918fce1a28ab54718b45f1/html5/thumbnails/48.jpg)
48
Exercice 8 : Réaliser un décodeur binaire à 4 bits en utilisant des
décodeur à 2 bits.
DÉCODEUR 4 16
ACCROISSEMENT DE CAPACITÉ PAR ASSOCIATION DE CIRCUITS
S0
S1
.
.
.
S15
E0
E1
E2
E3
V
![Page 49: Chapitre ii circuits combinatoires](https://reader034.fdocuments.net/reader034/viewer/2022052123/55918fce1a28ab54718b45f1/html5/thumbnails/49.jpg)
49
V E3 E2 E1 E0 Sortie Activé
0 X X X X Aucune
1 0 0 0 0 S0
1 0 0 0 1 S1
1 0 0 1 0 S2
1 0 0 1 1 S3
1 0 1 0 0 S4
1 0 1 0 1 S5
1 0 1 1 0 S6
1 0 1 1 1 S7
1 1 0 0 0 S8
1 1 0 0 1 S9
1 1 0 1 0 S10
1 1 0 1 1 S11
1 1 1 0 0 S12
1 1 1 0 1 S13
1 1 1 1 0 S14
1 1 1 1 1 S15
1er décodeur
2ème décodeur
3ème décodeur
4ème décodeur
5ème
décodeur
pour
sélectionner
un des
quatre
décodeurs
![Page 50: Chapitre ii circuits combinatoires](https://reader034.fdocuments.net/reader034/viewer/2022052123/55918fce1a28ab54718b45f1/html5/thumbnails/50.jpg)
50
V0 V1 V2 V3
V
E1 E0 E1 E0 E1 E0 E1 E0
E2 E3
S0 S1 S2 S3 S4 S5 S6 S7 S8 S9 S10 S11 S12 S13 S14 S15
Sélectionner un des 4 décodeurs
Exercice 8 : Réaliser un décodeur binaire à 4 bits en utilisant des
décodeur à 2 bits.
DÉCODEUR 4 16
ACCROISSEMENT DE CAPACITÉ PAR ASSOCIATION DE CIRCUITS
![Page 51: Chapitre ii circuits combinatoires](https://reader034.fdocuments.net/reader034/viewer/2022052123/55918fce1a28ab54718b45f1/html5/thumbnails/51.jpg)
51
Exercice 9 : Réaliser un décodeur binaire à 4 bits en utilisant des
décodeur à 3 bits.
DÉCODEUR 4 16
ACCROISSEMENT DE CAPACITÉ PAR ASSOCIATION DE CIRCUITS
S0
S1
.
.
.
S15
E0
E1
E2
E3
V
![Page 52: Chapitre ii circuits combinatoires](https://reader034.fdocuments.net/reader034/viewer/2022052123/55918fce1a28ab54718b45f1/html5/thumbnails/52.jpg)
52
V E3 E2 E1 E0 Sortie Activé
0 X X X X Aucune
1 0 0 0 0 S0
1 0 0 0 1 S1
1 0 0 1 0 S2
1 0 0 1 1 S3
1 0 1 0 0 S4
1 0 1 0 1 S5
1 0 1 1 0 S6
1 0 1 1 1 S7
1 1 0 0 0 S8
1 1 0 0 1 S9
1 1 0 1 0 S10
1 1 0 1 1 S11
1 1 1 0 0 S12
1 1 1 0 1 S13
1 1 1 1 0 S14
1 1 1 1 1 S15
1er décodeur
2ème décodeur
Le bit E3
sélectionne
les sorties
de décodeur
qui doit être
actif
![Page 53: Chapitre ii circuits combinatoires](https://reader034.fdocuments.net/reader034/viewer/2022052123/55918fce1a28ab54718b45f1/html5/thumbnails/53.jpg)
53
Exercice 9 : Réaliser un décodeur binaire à 4 bits en utilisant des
décodeur à 3 bits.
Solution: deux décodeurs traitent en parallèle les bits E2, E1, E0.
Le bit E3 sélectionne les sorties de décodeur qui doit être actif
DÉCODEUR 4 16
ACCROISSEMENT DE CAPACITÉ PAR ASSOCIATION DE CIRCUITS
S0 S1 S2 S3 S4 S5 S6 S7
E2 E1 E0
S8 S9 S10 S11 S12 S13 S14 S15
E2 E1 E0
E3 E3
![Page 54: Chapitre ii circuits combinatoires](https://reader034.fdocuments.net/reader034/viewer/2022052123/55918fce1a28ab54718b45f1/html5/thumbnails/54.jpg)
COURS N°8-9: 3 NOVEMBRE 2013
![Page 55: Chapitre ii circuits combinatoires](https://reader034.fdocuments.net/reader034/viewer/2022052123/55918fce1a28ab54718b45f1/html5/thumbnails/55.jpg)
55
APPLICATIONS DES DÉCODEURS
U.A.L
Un décodeur est un dispositif essentiel à l’entrée de
l’Unité Logique et Arithmétique (UAL) du processeur.
Exemple d’une version simplifiée d’UAL à un bit:
Cette UAL possède deux entrées (A, B) à un bit sur
lesquelles quatre opérations sont faites:
NON A,
A ET B,
A OU B
A + B (addition arithmétique).
![Page 56: Chapitre ii circuits combinatoires](https://reader034.fdocuments.net/reader034/viewer/2022052123/55918fce1a28ab54718b45f1/html5/thumbnails/56.jpg)
56
APPLICATIONS DES DÉCODEURS
U.A.L A B
ETET
NOTNOT
OUOU
D-A
Non A
A et B
A ou B
A + B
ETET
ETET
ETET
ETET
Décodeur
C0 C1
S0 S1 S2 S3
OUOU S
![Page 57: Chapitre ii circuits combinatoires](https://reader034.fdocuments.net/reader034/viewer/2022052123/55918fce1a28ab54718b45f1/html5/thumbnails/57.jpg)
57
APPLICATIONS DES DÉCODEURS
MÉMOIRE PRINCIPALE
Un décodeur est un dispositif essentiel à l’entrée de la
mémoire principale. Mémoire Principale
N° ligne Contenu
0 23
1 21
2 12
.
.
.
.
.
.
2n-1 28
2n 31
Déco
deu
r
Sélectionner Sélectionner
un mot
mémoire
2 sorties 2n sorties
n entrées n entrées
Bu
s
d’a
dre
sse
Bu
s
d’a
dre
sse
![Page 58: Chapitre ii circuits combinatoires](https://reader034.fdocuments.net/reader034/viewer/2022052123/55918fce1a28ab54718b45f1/html5/thumbnails/58.jpg)
58
APPLICATIONS DES DÉCODEURS
MÉMOIRE PRINCIPALE
Exemple: Sélectionner une cellule (colonne) [L, C] de la
mémoire principale.
0
1
2
.
.
.
.
.
.
2n-1
2n
Déco
deu
r
(L) (L)2
(1)
Sélectionner
(1)
Sélectionner
la ligne Multiplexeur (C) (C)2
(2)
Sélectionner
(2)
Sélectionner
la colonne
![Page 59: Chapitre ii circuits combinatoires](https://reader034.fdocuments.net/reader034/viewer/2022052123/55918fce1a28ab54718b45f1/html5/thumbnails/59.jpg)
59
Un transcodeur est un dispositif qui permet de faire
passer une information écrite dans le code C1 à un autre
Code C2.
Les deux importantes applications de transcodeurs sont:
la conversion de code
l’affichage par segment
TRANSCODEUR
![Page 60: Chapitre ii circuits combinatoires](https://reader034.fdocuments.net/reader034/viewer/2022052123/55918fce1a28ab54718b45f1/html5/thumbnails/60.jpg)
60
Exercice 10: Réaliser un transcodage du code BCD vers
le code à excès de trois (SX3(N) = BCD(N) + 3). Les
nombres d’entrée et de sortie sont exprimés sur 4 bits, et
ce transcodeur pourra convertir tous les chiffres de 0 à 9.
TRANSCODEUR BCD/XS3
![Page 61: Chapitre ii circuits combinatoires](https://reader034.fdocuments.net/reader034/viewer/2022052123/55918fce1a28ab54718b45f1/html5/thumbnails/61.jpg)
61
Chiffre
converti
Entrées (BCD) Sorties [XS 3]
E3 E2 E1 E0 S3 S2 S1 S0
0 0 0 0 0 0 0 1 1
1 0 0 0 1 0 1 0 0
2 0 0 1 0 0 1 0 1
3 0 0 1 1 0 1 1 0
4 0 1 0 0 0 1 1 1
5 0 1 0 1 1 0 0 0
6 0 1 1 0 1 0 0 1
7 0 1 1 1 1 0 1 0
8 1 0 0 0 1 0 1 1
9 1 0 0 1 1 1 0 0
- 1 0 1 0 x x x x
- 1 0 1 1 x x x x
- 1 1 0 0 x x x x
- 1 1 0 1 x x x x
- 1 1 1 0 x x x x
- 1 1 1 1 x x x x
TRANSCODEUR BCD/XS3
![Page 62: Chapitre ii circuits combinatoires](https://reader034.fdocuments.net/reader034/viewer/2022052123/55918fce1a28ab54718b45f1/html5/thumbnails/62.jpg)
62
TRANSCODEUR BCD/XS3
00 01 11 10
00 0 0 0 0
01 0 1 1 1
11 X X X X
10 1 1 X X
00 01 11 10
00 0 1 1 1
01 1 0 0 0
11 X X X X
10 0 1 X X
00 01 11 10
00 1 0 1 0
01 1 0 1 0
11 X X X X
10 1 0 X X
00 01 11 10
00 1 0 0 1
01 1 0 0 1
11 X X X X
10 1 0 X X
S3 = E3 + E2 E0 + E2 E1
E3 E2
E1 E0
E3 E2
E1 E0
E3 E2
E1 E0
E3 E2
E1 E0
S0 = E0 S1 = E1 E0 + E1 E0 = E1 E0
S2 = E2 E1 E0 + E2 E0 + E2 E1
![Page 63: Chapitre ii circuits combinatoires](https://reader034.fdocuments.net/reader034/viewer/2022052123/55918fce1a28ab54718b45f1/html5/thumbnails/63.jpg)
63
Exercice 11: Les 16 chiffres 0-9 et A-F sont affichés au moyen d’un
dispositif appelé afficheur à 7 segments. Cet afficheur est un ensemble
de diodes électroluminescentes (D.E.L) disposés comme le montre la
figure suivante:
TRANSCODEUR HEXA/7 SEGMENTS
S0
S1
S2
S3
S4
S5
S6
E0
E1
E2
E3
S0
S1
S2
S3
S4
S5
S6
Hexa/7 Segments
![Page 64: Chapitre ii circuits combinatoires](https://reader034.fdocuments.net/reader034/viewer/2022052123/55918fce1a28ab54718b45f1/html5/thumbnails/64.jpg)
64
TRANSCODEUR HEXA/7 SEGMENTS
S0
S1
S2
S3
S4
S5
S6
E0
E1
E2
E3
S1
S2
S0
S3
S4
S5
S6
Hexa/7 Segments
![Page 65: Chapitre ii circuits combinatoires](https://reader034.fdocuments.net/reader034/viewer/2022052123/55918fce1a28ab54718b45f1/html5/thumbnails/65.jpg)
65
Chiffre
converti
Entrées Sorties
E3 E2 E1 E0 S6 S5 S4 S3 S2 S1 S0
0 0 0 0 0 1 0 1 1 1 1 1
1 0 0 0 1 1 0 1 0 0 0 0
2 0 0 1 0 1 1 0 1 1 0 1
3 0 0 1 1 1 1 1 1 0 0 1
4 0 1 0 0 1 1 1 0 0 1 0
5 0 1 0 1 0 1 1 1 0 1 1
6 0 1 1 0 0 1 1 1 1 1 1
7 0 1 1 1 1 0 1 0 0 0 1
8 1 0 0 0 1 1 1 1 1 1 1
9 1 0 0 1 1 1 1 1 0 1 1
A 1 0 1 0 1 1 1 0 1 1 1
B 1 0 1 1 0 1 1 1 1 1 0
C 1 1 0 0 0 0 0 1 1 1 1
D 1 1 0 1 1 1 1 1 1 0 0
E 1 1 1 0 0 1 0 1 1 1 1
F 1 1 1 1 0 1 0 0 1 1 1
AFFICHEUR 7 SEGMENTS
![Page 66: Chapitre ii circuits combinatoires](https://reader034.fdocuments.net/reader034/viewer/2022052123/55918fce1a28ab54718b45f1/html5/thumbnails/66.jpg)
66
EXERCICES
Exercice 12: En utilisant uniquement des additionneurs
complets à un bit, faire le schéma du circuit C de la figure
suivante qui permet de déterminer le nombre (S2 S1 S0)2
de bits à « 1 » de l’information (I5 .... I0) en entrée
C
I5 I4 I3 I2 I1 I0
S2 S1 S0
![Page 67: Chapitre ii circuits combinatoires](https://reader034.fdocuments.net/reader034/viewer/2022052123/55918fce1a28ab54718b45f1/html5/thumbnails/67.jpg)
67
EXERCICES
Exercice 13: On veut afficher le résultat de la
comparaison de deux nombre binaire A (4 bits) et B (4 bits)
avec un afficher 7 segment. Étudier le circuit qui permet de
rendre lumineux les segments de façon à écrire
S1
S0
S3
S4
S5
S1
S2
S0
S3
S5
S1
S2
Si A > B Si A > B Si A = B Si A = B Si A < B Si A < B
![Page 68: Chapitre ii circuits combinatoires](https://reader034.fdocuments.net/reader034/viewer/2022052123/55918fce1a28ab54718b45f1/html5/thumbnails/68.jpg)
68
EXERCICES
Exercice 14: En se basant sur l’algorithme et les exemples donnés
en fin d’exercice, proposer à base d’un minimum de circuits
combinatoires et de portes logiques, le schéma de réalisation d’une
additionneur de deux nombres positifs A (4 bits) et B (4 bits) exprimés
en code BCD (Binary Coded Decimal).
![Page 69: Chapitre ii circuits combinatoires](https://reader034.fdocuments.net/reader034/viewer/2022052123/55918fce1a28ab54718b45f1/html5/thumbnails/69.jpg)
69
EXERCICES
Exercice 14: En se basant sur l’algorithme et les exemples donnés
en fin d’exercice, proposer à base d’un minimum de circuits
combinatoires et de portes logiques, le schéma de réalisation d’une
additionneur de deux nombres positifs A (4 bits) et B (4 bits) exprimés
en code BCD (Binary Coded Decimal).
![Page 70: Chapitre ii circuits combinatoires](https://reader034.fdocuments.net/reader034/viewer/2022052123/55918fce1a28ab54718b45f1/html5/thumbnails/70.jpg)
SOURCES DE CE COURS
Cours d’Architecture des ordinateurs, École nationale Supérieure d’Informatique
(ESI), Alger, Année universitaire 2011/2012.
Michel Jézéquel, Cours 2 « Circuits combinatoires », 2009. Disponible sur
public.enst-bretagne.fr/~douillar/ELP304/Cours2.pdf
Partie 3: logique Combinatoire . Disponible sur ensa-mecatronique.e-
monsite.com/medias/files/cours-elec-num-3.pdf
Cours 4 : Circuits combinatoires. Disponible sur http://www.ief.u-
psud.fr/~roger/Enseigne/DUT_S2_Info_Instrum/09_C4_Logique_combinatoire.pdf
Pierre Audibert, VII- Circuits combinatoires élémentaires, disponible sur
http://www.ai.univ-paris8.fr/~audibert/ens/7-CIRCUITS%20COMBINATOIRES.pdf
Pierre Marchand, Unité 4: Logique combinatoire, 2001,
www.ift.ulaval.ca/~marchand/ift17583/Acetates/17583-Acetates04.pdf.
70