Capítulo 5: El Transistor de Efecto Campo (FET). DESCRIPCIÓN DE UN DISPOSITIVO FET Gate p+ n SiO 2...

Capítulo 5: El Transistor de Efecto Campo (FET)

DESCRIPCIÓN DE UN DISPOSITIVO FET

Gate p+

n

Gate p+

SiO2

Drain Source

L

Construcción de un dispositivo FET mediante tecnología epitaxial

d

• Un transistor de Efecto Campo es un dispositivo semiconductor que basa su funcionamiento en las regiones de carga espacial de junturas np polarizadas inversamente que permiten modular el área disponible para un flujo de corriente.

• La señal de voltaje de entrada crea un campo eléctrico que controla el paso de corriente a través del dispositivo.


• La entrada no toma corriente, y en la práctica esa corriente es extremadamente baja, comparable a la corriente de fuga en un capacitor debido al dieléctrico.

• La conducción en esta tecnología, depende únicamente del flujo de portadores mayoritarios, por eso son unipolares, (un solo tipo de portadores n o p).


• El sustrato corresponde a una capa p muy dopada y de baja resistividad.

• La capa n corresponde a una capa epitexial, por lo que se forma una juntura muy difundida (pn).

np p

Drain (D)

Gate (G)

Source (S)


• El sustrato corresponde a una capa p muy dopada y de baja resistividad.

• La capa n corresponde a una capa epitexial, por lo que se forma una juntura muy difundida (pn).

• Observar que el Gate esta conectado a dos regiones p difundidas a ambos lados de la estructura del semiconductor.

• Tenemos dos junturas pn conectadas entre si y polarizadas en forma inversa, de forma que la corriente que pasa a través de ellas es prácticamente nula.


• El transistor de FET opera usando la RCE de las junturas pn polarizada inversa.

• Esta es usada para modular el área de sección cruzada disponible para el flujo de corriente.

• La corriente es transportada por portadores de una sola polaridad. El FET es un dispositivo unipolar.

• Si el semiconductor es tipo n, la polarización se hace de tal que la corriente de electrones (mayoritarios) fluya desde Source a Drain.

• Entonces el voltaje VDS debe ser positivo.


OPERACIÓN DE UN DISPOSITIVO FET

• El voltaje entre la compuerta y la fuente (VGS) es igual a cero.

• Si un pequeño voltaje VD es aplicado en Drain, los electrones fluyen desde Source a Drain.

• Los electrones fluyen desde Source hacia Drain a través del canal n de baja resistencia, flanqueado por 2 RCE que son muy leves.

p+

p+ n

G DS

VD


• Las regiones de carga espacial tienen una concentración de carga libre muy baja.

• Luego su resistividad es muy alta.

• La resistencia del canal está dada por:

(5.1)

• Pero, dada la ecuación (1.24),

(5.2)

• Pero, A = z(d – 2W). Por lo tanto:

(5.3)

LR

A

n D

LR

q N A

n D

LR

q N z d 2W

• En la ecuación anterior, W es el ancho de la región de carga espacial en las compuertas superior e inferior. En este caso, W es el ancho de la RCE sin polarización.

• Dado lo anterior, se tiene que el flujo de corriente está restringido a una sección cruzada pequeña debido a las RCE.

• En principio, al aumentar el voltaje VD, las RCE se ensanchan y al canal se angosta. Con ello la resistencia aumenta.


• Para algún voltaje aplicado en Drain, el voltaje a lo largo del canal se incrementará desde cero en Source al voltaje VD en Drain. Ambas junturas de Gate son fuertemente polarizadas inversamente.

• Mientras VD es mucho menor que el voltaje interno de las junturas de Gate B, la RCE de ancho W se mantienen prácticamente independientes de VD y el canal actúa como una resistencia.

• Cuando VD se incrementa, la sección cruzada promedio para el flujo de corrientes se reduce debido al incremento de polarización inversa de las junturas de Gate cerca del área de Drain, y la resistencia del canal aumenta.


• Como resultado, la característica I/V decae desde la recta típica de la resistencia inicial.

• Si VD sigue aumentando, las RCE finalmente se tocan cerca de Drain. Esto ocurre cuando W = d/2.

• Usando las condiciones de juntura abrupta de un solo lado obtiene el voltaje VD para esta condición:

(5.4)Sat

2D

D BSi 0

qN dV

8K


• Con este voltaje, Source y Drain están completamente separadas por las RCEs de polarización inversa, la que normalmente no conduce dado que hay pocos portadores en ella.

• Sin embargo, si los portadores son creados en la RCE inversa por generación térmica o avalancha, una corriente fluirá.

• Esta situación ocurre luego que las RCEs se encuentran



p+

p+ n

G DS

VD

• En el FET, una corriente fluirá a través de las RCEs combinadas que separan Drain y Source.

• Esta corriente fluye debido que los portadores inyectados en la RCE desde el canal en el punto donde las regiones se tocan (P).

• La corriente estará limitada por el número de portadores llegando a este punto de unión P.

• La magnitud de la corriente depende de la caída de voltaje desde Source al punto P.

• Esta caída de voltaje, es exactamente VDsat dado que es la polarización inversa requerida para que las dos RCEs se encuentren.


• Si el voltaje VD es incrementado por sobre VDsat, las RCEs cerca de Drain se engrosan y el punto P se mueve levemente (desplazamiento despreciable) hacia Source.

• Sin embargo el voltaje en P se mantiene en VDsat.

• Luego, el número de portadores inyectados en este punto, y luego la corriente desde Source a Drain se mantiene constante dado que la caída de potencial en el canal no se altera.

• Luego, para VD mayores que VDsat la corriente no cambiará pero se mantendrá en el valor IDsat.

• En esta situación la corriente se satura.


• Cuando se aplica un voltaje VG negativo en ambas regiones p (Gate), éstas quedan polarizadas inversamente.

• Entre Gate y Source se conforma un diodo pn para canal n y un diodo np para el canal p.

• La tensión VGS debe polarizar la juntura en forma inversa.

• VGS puede polarizar la juntura en forma directa siempre y cuando no se sobrepase la tensión de arranque V (0.6V, Si).

• Al sobrepasar 0.6 [V] el diodo conduce y se destruye, porque está fabricado para baja corriente directa.


• Como se ha visto, las RCE se ensanchan y para valores pequeños de VD el canal actúa como un resistor, pero la resistencia será mayor pues la sección cruzada del canal ha disminuido.

• Con VD aumentando, la resistencia del canal aumenta. Si VD aumenta, las RCE se tocan, lo que ocurre si se cumple:

• (5.5)

• Luego, la aplicación de un voltaje VG disminuye el voltaje de Drain requerido para la saturación en una cantidad igual.

Sat

2D

D B GSi 0

qN dV V

8K


• La corriente ID tendrá una zona lineal menor y la corriente IDS será menor.

VGS = 0

VGS = -1

VGS = -2

VD

ID

VDSat 0VDSat 1VDSat 2


Zona lineal

Zona de saturación

CARACTERISTICA I/V

• Para una sección elemental del canal, la caída de tensión es:

(5.6)

• El ancho de la RCE a una distancia y desde Source está dado por:

(5.7)

D

Dn D

dydV dR

q N z d 2W y

Si 0 B GS

D

2K V y VW y

qN

CARACTERISTICA I/V

• Sustituyendo e integrando entre Source (y = 0, V = 0) y Drain (y = L, V = VD) se tiene:

(5.8)

donde:

(5.9)

• G0 es la conductancia del canal n entre las dos regiones p sin la presencia de la RCE.

3 3Si 0 2 2

D 0 D D B G B G2D

8K2G V V V V

3 qN d

n D0

zq N dG

L

CARACTERISTICA I/V

• Para las ecuaciones anteriores se desprecian efectos de caída de tensiones entre Source y Drain. Además, las ecuaciones anteriores son válidas para régimen lineal con VD < VDSat . Para VD > VDSat se estima que:

(5.10)

• La ecuación (5.8) se puede modificar para la región lineal y de saturación.

SatD D

CARACTERISTICA I/V

• Para VD << B – VGS (región lineal), los términos en paréntesis de la ecuación 5.8 se pueden expandir (Taylor) y arreglar de la siguiente forma:

(5.11)

• La expresión anterior muestra la relación I/V de una resistencia cuyo valor aumenta con el voltaje de Gate.

• La conductancia g en la región lineal está dada por:

(5.12)

GS

Si 0 B GSD0 2

D DV cte

8K Vg G 1

V qN d

Si 0 B GD 0 D2

D

8K VG 1 V

N d

CARACTERISTICA I/V

• Cuando la polarización de G es incrementada, la conductancia decrementa hasta que, finalmente, para cierto valor de VG la conductancia se desvanece.

• Este voltaje es llamado de apagado y corresponde a la polarización inversa que debe aplicarse para que las dos junturas de Gate llenen con RCE todo el canal.

• Este voltaje puede ser calculado desde la condición W = d / 2. luego:

(5.13)2

DT B

Si 0

qN dV

8K

CARACTERISTICA I/V

• IDSat se puede calcular sustituyendo la condición de VDSat:

(5.14)

• Esta ecuación es válida para la región de saturación.

Sat

Si 0 B GD 0 B G2

D

2D

Si 0

8K V2G 1 V

3 qN d

qN d1

3 8K

CARACTERISTICA I/V

CARACTERISTICA DE TRANSCONDUCTANCIA

• La transconductancia se define como:

(5.15)

• Para la región lineal (VD <<< B – VGS ),

(5.16)

• En la región de saturación:

(5.17)

D

Si 0Dm 0 D B GS2

G DV cte

B GS

8Kg G V V

V qN d

V

Si 0 D

m 0 2D B GS

8K Vg G

qN d 2 V

Si 0 B GSm 0 2

D

8K Vg G 1

qN d

• Comparando las ecuaciones se observa que la transconductancia en la región de saturación es exactamente igual a la conductancia en la región lineal.

CARACTERISTICA DE TRANSCONDUCTANCIA

RECTA DE CARGA DE UN FET

VGG

VDD

RD

D

S

G

RG

VDS

VGS

• Con ID = 0, VDS = VDD

• Con VDS = 0, VDD = IDRD ID = VDD / RD.

• Luego, el punto Q está dado por (VDSQ, IDSQ, VGSQ).

ID VDD

VDD / RD

QQ

VDSQ

IDSQ

IDSS

VT

VGS


VGS = 0

VGS = -1

VGS = -2

VD

ID

VDSat 0VDSat 1VDSat 2

• A partir de las curvas anteriores se tiene que:

(5.18)

donde IDS es el valor de IDSat correspondiente a VGS = 0.

• A su vez, la ganancia de voltaje del FET está dada por:

(5.19)

2

GSD DS

T

V1

V

DV

G

VA

V


CORRIENTES DE FUGA DE GATE

• Dado que el Gate está polarizado inverso respecto del canal, la corriente fluyendo hacia el terminal es muy pequeña.

• Esta es la corriente de fuga de la juntura pn inversa.

• Esta corriente de fuga es de algunos p[A] o n[A] y aparece porque la impedancia de entrada de un FET es muy alta.

• Una alta impedancia de entrada es característica del FET respecto a un BJT.

• Sin embargo, existen efectos superficiales que pueden provocar incrementos fuertes y degradar la alta impedancia de entrada.

• Para la teoría anterior se consideró un transistor FET en el cual la concentración de impurezas en la región del canal era uniforme y se emplea la aproximación de juntura abrupta de un solo lado.

• Esta aproximación es buena para transistores de efecto campo fabricados de tal forma que que la juntura es usualmente superficial (poco profunda).

• Si la difusión es profunda y el canal es localizado distante de la superficie, se puede aproximar la juntura por una linealmente graduada.

REGION DE CANAL GRADUAL

• Por otra parte, los FET pueden ser hechos completamente por métodos de difusión, sin recurrir a crecimiento epitexial, por lo tanto en este caso puede usarse la aproximación de juntura linealmente graduada

• Las características generales del FET no cambian con uno u otro modelo de juntura.

REGION DE CANAL GRADUAL

FRECUENCIA DE CORTE DE TRANSCONDUCTANCIA

• Cuando el voltaje de Gate cambia una cantidad VG, el ancho de la RCE cambia. Por lo tanto, la corriente de Drain también lo hace.

• Parte de la corriente de Drain es usada para realizar el cambio de carga contenido en las RCE de las junturas de Gate.

• El tiempo de respuesta, to, puede ser definido como el tiempo en el que el cambio de la corriente de Drain realiza el cambio en la carga total de Drain. Por lo tanto:

(5.20)o D G Gt Q A

• Arreglando la expresión anterior obtenemos to

(5.21)

donde CG es la capacitancia total del Gate dada por:

(5.22)

donde es el ancho promedio de la RCE.

• A partir de to se obtiene

(5.23)

que corresponde a la frecuencia de operación del FET.

G G G G G Go

D G D m

Q A Q A V Ct

V g

Si 0G

KC 2ZL

W

W

mo

o G

g1f

2 t 2 C


• El valor

(5.24)

es la máxima frecuencia de operación del JFET, donde:

gmMAX = G0 : conductancia del canal sin RCE.

CGMIN : ocurre cuando las RCE del Gate alcanzan su

máxima amplitud. Es decir, W = d / 2.

• De esta forma:

(5.25)

MAX

MAX

MIN

mo

G

gf

C

2n D

o 2Si 0

q N df

4K L


• En la región de saturación el potencial al final del canal, en el punto P, el valor de voltaje es VDsat, que corresponde al voltaje de Gate aplicado.

• Esto es debido a que el punto P es donde las dos RCE se tocan.

• La polarización inversa a través de la juntura de Gate en este punto es fijada por la condición que W = d / 2.

• Como el voltaje es incrementado, la polarización inversa entre Gate y Drain también aumenta.

• Desde este punto el ancho de la RCE cerca de Drain comienza a moverse hacia Source.

RESISTENCIA DE SATURACIÓN DE SOURCE Y DRAIN: RS Y RD


• El voltaje en P se mantiene, pero el largo L de Source a P se acorta.

• Es evidente que la corriente de Drain se incrementa para un voltaje de Gate fijo, mientras que el voltaje de Drain se incrementa.

• Este proceso finalmente resulta en una tendencia creciente de la característica I/V hacia la saturación. Este proceso es muy pronunciado para dispositivos de largo L de canal muy pequeño.

• El fenómeno es análogo al efecto Early. El incremento de corriente se debe a que el proceso de corriente es acortado por el ensanchamiento de una RCE polarizada inversa.


• La transconductancia es reducida debido a las dos resistencias serie. El valor RS + RD 100[] por la geometría descrita.

• En la región de saturación, RS es importante porque produce una caída de tensión que implica que el voltaje al comienzo del canal no es cero, como se asumió previamente, y tendrá un valor finito VS.

• El voltaje de Gate efectivo es:

(5.26)G G,aplicado SV V V

• Luego, la transconductancia observada está dada por:

• (5.27)

• La transconductancia observada se reduce por la presencia de RS.

• Debido a la caída de tensión a través de RD, el voltaje VD requerido para alcanzar la saturación de ID es mayor. Para VD > VDSat, la magnitud de VD no afecta mayormente para controlar ID.

D D m

moG SG,aplicado G S S m

D D

d d g1g

dV dVdV d V V 1 R gd d


• La presencia de la resistencia de Drain, RD, afecta de igual manera que la resistencia de Source, pero con un menor efecto apreciable.

• Dada la conexión serie de éstas, se tiene lo siguiente:

(5.28)

donde geq es la resistencia observada experimentalmente.

S D eqeq S D

1 1 gR R g

g g 1 R R g



• En forma esquemática, las resistencias descritas se disponen de la forma descrita en la figura a continuación.

RS RDRCanal

MODELO EQUIVALENTE PARA PEQUEÑA SEÑAL

• Cuando se utiliza un FET como amplificador, normalmente se utiliza la configuración de Source común.

• La polarización se debe realizar con un voltaje VDS lo suficientemente elevado para ubicar el punto de operación en la zona de saturación.

• Es en esta región que el análisis a pequeña señal es similar que el que se realiza con el BJT polarizado en la zona activa trabajando en configuración emisor común.

• Dado que la corriente de entrada es prácticamente cero, el análisis considera sólo el circuito de salida.

• De las características antes vistas se tiene que, para corriente alterna:

(5.29)

• De esta forma, los circuitos son los siguientes:

D D m Gi gv g v

MODELO EQUIVALENTE PARA PEQUEÑA SEÑAL

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