A.S.E.29.1 ARCHITETTURA DEI SISTEMI ELETTRONICI LEZIONE N° 29 Riconoscitore di sequenza...
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A.S.E.A.S.E. 29.29.11
ARCHITETTURA DEI SISTEMI ARCHITETTURA DEI SISTEMI ELETTRONICIELETTRONICI
LEZIONE N° 29LEZIONE N° 29
• Riconoscitore di sequenza 1Riconoscitore di sequenza 1• Sintesi del Flip-Flop D latchSintesi del Flip-Flop D latch• Riconoscitore di sequenza 2Riconoscitore di sequenza 2• Pulsanti di sicurezzaPulsanti di sicurezza• Problema degli stati ponteProblema degli stati ponte• Sintesi del Flip-Flop TSintesi del Flip-Flop T• Reti sequenziali asincrone / sincroneReti sequenziali asincrone / sincrone
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A.S.E.A.S.E. 29.29.22
RichiamiRichiami
• Condizioni per la realizzabilità di reti Condizioni per la realizzabilità di reti sequenzialisequenziali
• Corse e aleeCorse e alee• Macchine a stati finiti [FSM]Macchine a stati finiti [FSM]• Macchina di MEALYMacchina di MEALY• Macchina di MOOREMacchina di MOORE• Sintesi del Flip-Flop S-RSintesi del Flip-Flop S-R• Tecnica di sintesi delle reti sequenziali Tecnica di sintesi delle reti sequenziali
asincroneasincrone• Sintesi del Flip – Flop S-RSintesi del Flip – Flop S-R
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A.S.E.A.S.E. 29.29.33
Riconoscitore di sequenzaRiconoscitore di sequenza
• Dati due ingressi A e B, il sistema da una Dati due ingressi A e B, il sistema da una uscita valida (1) quando A e B assumo uscita valida (1) quando A e B assumo successivamente i valori successivamente i valori
• 0,1 – 1,1 – 1,0 0,1 – 1,1 – 1,0
A
B
Z
1,0 0,0 0,1 1,1 1,0 0,0 1,0 1,1
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A.S.E.A.S.E. 29.29.44
Diagramma di flussoDiagramma di flussoVariabiliVariabili
di statodi stato
X , YX , Y
• 0,1 0,1 • 1,1 1,1 • 1,0 1,0
0,0
1,0
0,1
1,0
a
0,0
00
y
y
y
y
b 01
y
1,1y
Z
1,1
0,0
1,0
1,1
c
0,0
11
y
y
y
y
d 10
y
0,1y
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A.S.E.A.S.E. 29.29.55
GrafoGrafo
ABXY/Z
00/0
00,10,11
1101
01 10/1
11/0
01/0
0110
00,11
00
11
01
10
1001
00
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A.S.E.A.S.E. 29.29.66
Tabella di transizioneTabella di transizione
AA BB XpXp YpYp XnXn YnYn ZZ
00 00 00 00 00 00 00
00 00 00 11 00 00 00
00 00 11 00 00 00 00
00 00 11 11 ---- ---- 00
00 11 00 00 00 11 00
00 11 00 11 00 11 00
00 11 11 00 ---- ---- 00
00 11 11 11 00 11 00
11 00 00 00 00 00 00
11 00 00 11 ---- ---- 00
11 00 11 00 11 00 11
11 00 11 11 11 00 11
11 11 00 00 00 00 00
11 11 00 11 11 11 00
11 11 11 00 00 00 00
11 11 11 11 11 11 00
0,0
1,0
0,1
1,0
a
0,0
00
y
y
y
y
b 01
y
1,1y
Z
1,1
0,0
1,0
1,1
c
0,0
11
y
y
y
y
d 10
y
0,1y
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A.S.E.A.S.E. 29.29.77
Verifica “legge normale”Verifica “legge normale”
AA BB XpXp YpYp XnXn YnYn ZZ
00 00 00 00 00 00 00
00 00 00 11 00 00 00
00 00 11 00 00 00 00
00 00 11 11 ---- ---- 00
00 11 00 00 00 11 00
00 11 00 11 00 11 00
00 11 11 00 ---- ---- 00
00 11 11 11 00 11 00
11 00 00 00 00 00 00
11 00 00 11 ---- ---- 00
11 00 11 00 11 00 11
11 00 11 11 11 00 11
11 11 00 00 00 00 00
11 11 00 11 11 11 00
11 11 11 00 00 00 00
11 11 11 11 11 11 00
0,0
1,0
0,1
1,0
a
0,0
00
y
y
y
y
b 01
y
1,1y
Z
1,1
0,0
1,0
1,1
c
0,0
11
y
y
y
y
d 10
y
0,1y
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A.S.E.A.S.E. 29.29.88
Verifica “alee essenziali”Verifica “alee essenziali”
AA BB XpXp YpYp XnXn YnYn ZZ
00 00 00 00 00 00 00
00 00 00 11 00 00 00
00 00 11 00 00 00 00
00 00 11 11 ---- ---- 00
00 11 00 00 00 11 00
00 11 00 11 00 11 00
00 11 11 00 ---- ---- 00
00 11 11 11 00 11 00
11 00 00 00 00 00 00
11 00 00 11 ---- ---- 00
11 00 11 00 11 00 11
11 00 11 11 11 00 11
11 11 00 00 00 00 00
11 11 00 11 11 11 00
11 11 11 00 00 00 00
11 11 11 11 11 11 00PARTENZA
ARRIVO
1° Cambio
2° Cambio
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A.S.E.A.S.E. 29.29.99
TabelleTabelle
• Tabella di flussoTabella di flusso Tabella delle Tabella delle transizionitransizioni
0000 0101 1111 1010 QQ
S0S0 S0S0 S1S1 S0S0 S0S0 00
S1S1 S1S1 S1 S1 S2S2 ------ 00
S2S2 ------ S1S1 S2S2 S3S3 00
S3S3 S0S0 ------ S0S0 S3S3 11
AB0000 0101 1111 1010 QQ
0000 0000 0101 0000 0000 00
0101 0000 0101 1111 ------ 00
1111 ------ 0101 1111 1010 00
1010 0000 ------ 0000 1010 11
AB
XY
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A.S.E.A.S.E. 29.29.1010
MinimizzazioneMinimizzazione
0,0,00
0,0,11
1,1,11
1,1,00
0,0,00
0,0,11
11 ----
1,1,11
---- 11 11
1,1,00
---- 11
A,BXp,Yp
Xn
0,0,00
0,0,11
1,1,11
1,1,00
0,0,00
11
0,0,11
11 11 ----
1,1,11
---- 11 11
1,1,00
----
A,BXp,Yp
Yn
YnXnZ
YpBBAYn
XpBAYpAXn
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A.S.E.A.S.E. 29.29.1111
SchemaSchema
A
B
Z
YnXnZYpBBAYnXpBAYpAXn
T
T
Xn
Yn
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A.S.E.A.S.E. 29.29.1212
OsservazioneOsservazione
• Sintesi secondo la macchina di MooreSintesi secondo la macchina di MooreR
CN1
A
B
Z
s1
s2
s’2
s’1a1
a2
a3
a4
z1
zm
zm+1
zk
CN2
T
T
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A.S.E.A.S.E. 29.29.1313
Flip - Flop D (specifiche)Flip - Flop D (specifiche)• Quando il Clock è a 1 l’uscita segue l’ingressoQuando il Clock è a 1 l’uscita segue l’ingresso• Quando il Clock è a 0 viene memorizzato Quando il Clock è a 0 viene memorizzato
l’ingresso l’ingresso
• Con Ck = 1 il Flip - Flop è in “TRASPARENZA”Con Ck = 1 il Flip - Flop è in “TRASPARENZA”• SimboloSimbolo
Ck
D
Q
t
D Q
Ck
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A.S.E.A.S.E. 29.29.1414
Sintesi del Flip – Flop DSintesi del Flip – Flop D
00 WaWa
0,00,0YY
0,10,1
1,01,0
YY
YY
11 WbWb
0,00,0 YY
0,10,1
1,11,1
YY
YY
Ck,D
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A.S.E.A.S.E. 29.29.1515
Tabella delle transizioniTabella delle transizioni
CkCk DD WpWp WnWn
00 00 00 00
00 00 11 11
00 11 00 00
00 11 11 11
11 00 00 00
11 00 11 00
11 11 00 11
11 11 11 11
00 WaWa
0,00,0YY
0,10,1
1,01,0
YY
YY
11 WbWb
0,00,0YY
0,10,1
1,11,1
YY
YY
Ck,D
![Page 16: A.S.E.29.1 ARCHITETTURA DEI SISTEMI ELETTRONICI LEZIONE N° 29 Riconoscitore di sequenza 1Riconoscitore di sequenza 1 Sintesi del Flip-Flop D latchSintesi.](https://reader036.fdocuments.net/reader036/viewer/2022062404/5542eb50497959361e8bfc48/html5/thumbnails/16.jpg)
A.S.E.A.S.E. 29.29.1616
Sintesi della rete combinatoriaSintesi della rete combinatoria
CkCk DD WpWp WnWn QQ
00 00 00 00 00
00 00 11 11 11
00 11 00 00 00
00 11 11 11 11
11 00 00 00 00
11 00 11 00 00
11 11 00 11 11
11 11 11 11 11
00 WaWa
0,00,0YY
0,10,1
1,01,0
YY
YY
11 WbWb
0,00,0YY
0,10,1
1,11,1
YY
YY
Ck,D
![Page 17: A.S.E.29.1 ARCHITETTURA DEI SISTEMI ELETTRONICI LEZIONE N° 29 Riconoscitore di sequenza 1Riconoscitore di sequenza 1 Sintesi del Flip-Flop D latchSintesi.](https://reader036.fdocuments.net/reader036/viewer/2022062404/5542eb50497959361e8bfc48/html5/thumbnails/17.jpg)
A.S.E.A.S.E. 29.29.1717
Verifica legge normaleVerifica legge normale
• SISI
• Non sono presenti alee essenzialiNon sono presenti alee essenziali
CkCk DD WpWp WnWn QQ
00 00 00 00 00
00 00 11 11 11
00 11 00 00 00
00 11 11 11 11
11 00 00 00 00
11 00 11 00 00
11 11 00 11 11
11 11 11 11 11
![Page 18: A.S.E.29.1 ARCHITETTURA DEI SISTEMI ELETTRONICI LEZIONE N° 29 Riconoscitore di sequenza 1Riconoscitore di sequenza 1 Sintesi del Flip-Flop D latchSintesi.](https://reader036.fdocuments.net/reader036/viewer/2022062404/5542eb50497959361e8bfc48/html5/thumbnails/18.jpg)
A.S.E.A.S.E. 29.29.1818
Individuazioni delle equazioniIndividuazioni delle equazioni
• Costruzione delle Mappe di KarnaughCostruzione delle Mappe di Karnaugh
0,0,
000,0,
111,1,
111,1,
00
00 00 00 11 00
11 11 11 11 00
Ck,D
Wp
Wn
WnQWpCkDCkWn
CkCk DD WpWp WnWn QQ
00 00 00 00 00
00 00 11 11 11
00 11 00 00 00
00 11 11 11 11
11 00 00 00 00
11 00 11 00 00
11 11 00 11 11
11 11 11 11 11 WpDWpCkDCkWn
![Page 19: A.S.E.29.1 ARCHITETTURA DEI SISTEMI ELETTRONICI LEZIONE N° 29 Riconoscitore di sequenza 1Riconoscitore di sequenza 1 Sintesi del Flip-Flop D latchSintesi.](https://reader036.fdocuments.net/reader036/viewer/2022062404/5542eb50497959361e8bfc48/html5/thumbnails/19.jpg)
A.S.E.A.S.E. 29.29.1919
SchemaSchema
Osservazione: la rete sembra Osservazione: la rete sembra fondamentalmente diversa dal F- F D fondamentalmente diversa dal F- F D prima vistoprima visto
WpDWpCkDCkWn
DCk
Q
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A.S.E.A.S.E. 29.29.2020
ConfrontoConfronto
• Dallo schema prima visto si haDallo schema prima visto si haD
Q
QCk
A
B
Wp = Wn
c.v.d. WpCkWpDCkDWn
CkDWpCkDWpCkDCkD
WpCkDCkDWpBCkDZAWn
WpBZCkDBCkDA
Z
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A.S.E.A.S.E. 29.29.2121
Riconoscitore di sequenza 2Riconoscitore di sequenza 2
• Dati due ingressi A e B, il sistema da una Dati due ingressi A e B, il sistema da una uscita valida (1) quando A e B assumo uscita valida (1) quando A e B assumo successivamente i valori successivamente i valori
• 0,1 – 1,1 – 0,1 0,1 – 1,1 – 0,1
A
B
Z
1,0 0,0 0,1 1,1 0,1 0,0 1,0 1,1
![Page 22: A.S.E.29.1 ARCHITETTURA DEI SISTEMI ELETTRONICI LEZIONE N° 29 Riconoscitore di sequenza 1Riconoscitore di sequenza 1 Sintesi del Flip-Flop D latchSintesi.](https://reader036.fdocuments.net/reader036/viewer/2022062404/5542eb50497959361e8bfc48/html5/thumbnails/22.jpg)
A.S.E.A.S.E. 29.29.2222
Diagramma di flussoDiagramma di flussoVariabiliVariabili
di statodi stato
X , YX , Y
0,0
1,0
0,1
1,0
a
0,0
00
y
y
y
y
b 01
y
1,1y
Z
1,1
0,0
0,1
1,1
c
0,0
11
y
y
y
y
d 10
y
1,0y
NO!!!!
![Page 23: A.S.E.29.1 ARCHITETTURA DEI SISTEMI ELETTRONICI LEZIONE N° 29 Riconoscitore di sequenza 1Riconoscitore di sequenza 1 Sintesi del Flip-Flop D latchSintesi.](https://reader036.fdocuments.net/reader036/viewer/2022062404/5542eb50497959361e8bfc48/html5/thumbnails/23.jpg)
A.S.E.A.S.E. 29.29.2323
Diagramma di flussoDiagramma di flussoVariabiliVariabili
di statodi stato
ZZ , X , Y , X , Y
0,0
1,0
0,1
1,0
a
0,0
000
y
y
y
y
b 001
y
1,1y
Z
1,1
0,0
0,1
1,1
c
0,0
011
y
y
y
y
d 111
y
1,0y
010
110
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A.S.E.A.S.E. 29.29.2424
Pulsanti di sicurezzaPulsanti di sicurezza
• Descrizione del cicloDescrizione del ciclo• L’operatore deve avere le due mani L’operatore deve avere le due mani
impegnate quando la macchina si avviaimpegnate quando la macchina si avvia• inizialmente nessun pulsante è premutoinizialmente nessun pulsante è premuto• deve essere premuto il pulsante destro deve essere premuto il pulsante destro
(R), o Sinistro (L)(R), o Sinistro (L)• si attende che sia premuto l’altro pulsante si attende che sia premuto l’altro pulsante
e si da lo start (U)e si da lo start (U)• quando si rilascia un pulsante si quando si rilascia un pulsante si
interrompe lo startinterrompe lo start• per poter iniziare nuovamente il ciclo è per poter iniziare nuovamente il ciclo è
necessari che entrambi i pulsanti siano necessari che entrambi i pulsanti siano rilasciatirilasciati
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A.S.E.A.S.E. 29.29.2525
Diagramma di flussoDiagramma di flusso• L = pulsante Sx, R = Pulsante Dx U = Uscita, Variabili di L = pulsante Sx, R = Pulsante Dx U = Uscita, Variabili di
stato = z, wstato = z, w
0,0
1,1
1,1
U
0,1
1,0
a
0,0
1,1
00
y
y
y
y
b 01
y
y
y
d 10
c 11
![Page 26: A.S.E.29.1 ARCHITETTURA DEI SISTEMI ELETTRONICI LEZIONE N° 29 Riconoscitore di sequenza 1Riconoscitore di sequenza 1 Sintesi del Flip-Flop D latchSintesi.](https://reader036.fdocuments.net/reader036/viewer/2022062404/5542eb50497959361e8bfc48/html5/thumbnails/26.jpg)
A.S.E.A.S.E. 29.29.2626
Tabella di transizioneTabella di transizione
0,0
1,1
1,1
U
0,1
1,0
a
0,0
1,1
00
y
y
y
y
b 01
y
y
y
d 10
c 11
LL RR ZpZp WpWp ZnZn WnWn UU
00 00 00 00 00 00 00
00 00 00 11 00 00 00
00 00 11 00 00 00 00
00 00 11 11 11 00 00
00 11 00 00 00 11 00
00 11 00 11 00 11 00
00 11 11 00 11 00 00
00 11 11 11 11 00 00
11 00 00 00 00 11 00
11 00 00 11 00 11 00
11 00 11 00 11 00 00
11 00 11 11 11 00 00
11 11 00 00 00 00 00
11 11 00 11 11 11 11
11 11 11 00 11 00 00
11 11 11 11 11 11 11
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A.S.E.A.S.E. 29.29.2727
Verifica “Rete Normale”Verifica “Rete Normale”
0,0
1,1
1,1
U
0,1
1,0
a
0,0
1,1
00
y
y
y
y
b 01
y
y
y
d 10
c 11
LL RR ZpZp WpWp ZnZn WnWn UU
00 00 00 00 00 00 00
00 00 00 11 00 00 00
00 00 11 00 00 00 00
00 00 11 11 11 00 00
00 11 00 00 00 11 00
00 11 00 11 00 11 00
00 11 11 00 11 00 00
00 11 11 11 11 00 00
11 00 00 00 00 11 00
11 00 00 11 00 11 00
11 00 11 00 11 00 00
11 00 11 11 11 00 00
11 11 00 00 00 00 00
11 11 00 11 11 11 11
11 11 11 00 11 00 00
11 11 11 11 11 11 11
![Page 28: A.S.E.29.1 ARCHITETTURA DEI SISTEMI ELETTRONICI LEZIONE N° 29 Riconoscitore di sequenza 1Riconoscitore di sequenza 1 Sintesi del Flip-Flop D latchSintesi.](https://reader036.fdocuments.net/reader036/viewer/2022062404/5542eb50497959361e8bfc48/html5/thumbnails/28.jpg)
A.S.E.A.S.E. 29.29.2828
MinimizzazioneMinimizzazione
0,0,00
0,0,11
1,1,11
1,1,00
0,0,00
0,0,11
11
1,1,11
11 11 11 11
1,1,00
11 11 11
L,RZp,Wp
Zn
0,0,00
0,0,11
1,1,11
1,1,00
0,0,00
11 11
0,0,11
11 11 11
1,1,11
11
1,1,00
L,RZp,Wp
Wn
WnZnUWpRLZpRLZpRLWn
WpRLWpZpZpRZpLZn
![Page 29: A.S.E.29.1 ARCHITETTURA DEI SISTEMI ELETTRONICI LEZIONE N° 29 Riconoscitore di sequenza 1Riconoscitore di sequenza 1 Sintesi del Flip-Flop D latchSintesi.](https://reader036.fdocuments.net/reader036/viewer/2022062404/5542eb50497959361e8bfc48/html5/thumbnails/29.jpg)
A.S.E.A.S.E. 29.29.2929
Divisore per 2Divisore per 2
• Realizzare una rete tale cheRealizzare una rete tale che– se l’abilitazione non è attiva rimane nello se l’abilitazione non è attiva rimane nello
stato di memoriastato di memoria– se l’abilitazione è attiva l’uscita si inverte se l’abilitazione è attiva l’uscita si inverte
quando il clock è attivoquando il clock è attivo
E
Ck
Q
![Page 30: A.S.E.29.1 ARCHITETTURA DEI SISTEMI ELETTRONICI LEZIONE N° 29 Riconoscitore di sequenza 1Riconoscitore di sequenza 1 Sintesi del Flip-Flop D latchSintesi.](https://reader036.fdocuments.net/reader036/viewer/2022062404/5542eb50497959361e8bfc48/html5/thumbnails/30.jpg)
A.S.E.A.S.E. 29.29.3030
Tabella delle transizioniTabella delle transizioni
• La rete presenta due stati, è sufficiente La rete presenta due stati, è sufficiente una variabile di statouna variabile di stato
EE CkCk WpWp WnWn
00 00 00 00
00 00 11 11
00 11 00 00
00 11 11 11
11 00 00 00
11 00 11 11
11 11 00 11
11 11 11 00
La rete non è realizzabile
![Page 31: A.S.E.29.1 ARCHITETTURA DEI SISTEMI ELETTRONICI LEZIONE N° 29 Riconoscitore di sequenza 1Riconoscitore di sequenza 1 Sintesi del Flip-Flop D latchSintesi.](https://reader036.fdocuments.net/reader036/viewer/2022062404/5542eb50497959361e8bfc48/html5/thumbnails/31.jpg)
A.S.E.A.S.E. 29.29.3131
RegistriRegistri
• Insieme Flip – Flop D Insieme Flip – Flop D positive edge triggered positive edge triggered con Clock a comunecon Clock a comune
• Il Clock non è più un Il Clock non è più un segnale qualunque, segnale qualunque, ma un segnale globalema un segnale globale di temporizzazione di temporizzazione
• di sincronizzazionedi sincronizzazione
D Q
Ck
D0 Q0
D Q
Ck
Q1
D Q
Ck
Q2
D Q
Ck
Qn
D1
D2
Dn
CKCK
![Page 32: A.S.E.29.1 ARCHITETTURA DEI SISTEMI ELETTRONICI LEZIONE N° 29 Riconoscitore di sequenza 1Riconoscitore di sequenza 1 Sintesi del Flip-Flop D latchSintesi.](https://reader036.fdocuments.net/reader036/viewer/2022062404/5542eb50497959361e8bfc48/html5/thumbnails/32.jpg)
A.S.E.A.S.E. 29.29.3232
Pulsanti di sicurezza realizzazione Pulsanti di sicurezza realizzazione con microcontrollore Definizionicon microcontrollore Definizioni
• IngressiIngressi• PORT-DPORT-D bit-0 = Sinistro (L)bit-0 = Sinistro (L) bit-7 = Destro bit-7 = Destro
(R)(R)• n.b. n.b. I pulsanti sono attivi bassi I pulsanti sono attivi bassi
(normalmente a 1)(normalmente a 1)
• UscitaUscita• PORT-BPORT-B bit-2 = Start (S)bit-2 = Start (S)• n.b.n.b. L’uscita è attiva bassa L’uscita è attiva bassa
(normalmente a 1)(normalmente a 1)
• RegistriRegistri– R16 = IN = ingressiR16 = IN = ingressi– R17 = OUT = uscitaR17 = OUT = uscita
![Page 33: A.S.E.29.1 ARCHITETTURA DEI SISTEMI ELETTRONICI LEZIONE N° 29 Riconoscitore di sequenza 1Riconoscitore di sequenza 1 Sintesi del Flip-Flop D latchSintesi.](https://reader036.fdocuments.net/reader036/viewer/2022062404/5542eb50497959361e8bfc48/html5/thumbnails/33.jpg)
A.S.E.A.S.E. 29.29.3333
Diagramma di FlussoDiagramma di Flusso
IN=00Y
Y
PORTB = FF
D - PULS
DDRB = FF
PORTD = FF
DDRD = 00
IN = PIND•81
IN=81
IN=01Y
IN=80Y
IN=00Y
IN = PIND•81
IN=00Y
IN = PIND•81
n
PORB = FB
PORB = FF
IN=81N
IN = PIND•81
![Page 34: A.S.E.29.1 ARCHITETTURA DEI SISTEMI ELETTRONICI LEZIONE N° 29 Riconoscitore di sequenza 1Riconoscitore di sequenza 1 Sintesi del Flip-Flop D latchSintesi.](https://reader036.fdocuments.net/reader036/viewer/2022062404/5542eb50497959361e8bfc48/html5/thumbnails/34.jpg)
A.S.E.A.S.E. 29.29.3434
Utilizzo della mascheraUtilizzo della maschera
• Degli 8 bit di ingresso ci interessano solo Degli 8 bit di ingresso ci interessano solo il primo e l’ultimoil primo e l’ultimo
• Per mettere a “0” i bit 6 – 1 si può Per mettere a “0” i bit 6 – 1 si può utilizzare una “maschera” e quindi fare utilizzare una “maschera” e quindi fare l’ANDl’AND
L000000RMASKININ
$81 10000001MASK
LXXXXXXRIN
![Page 35: A.S.E.29.1 ARCHITETTURA DEI SISTEMI ELETTRONICI LEZIONE N° 29 Riconoscitore di sequenza 1Riconoscitore di sequenza 1 Sintesi del Flip-Flop D latchSintesi.](https://reader036.fdocuments.net/reader036/viewer/2022062404/5542eb50497959361e8bfc48/html5/thumbnails/35.jpg)
A.S.E.A.S.E. 29.29.3535
ConfrontoConfronto
n
IN=00 Y
Y
PORTB = FF
D - PULS
DDRB = FF
PORTD = FF
DDRD = 00
IN = PIND•81
IN=81
IN=01 Y
IN=80 Y
IN=00 Y
IN = PIND•81
IN=00Y
IN = PIND•81
PORB = FB
PORB = FF
IN=81N
IN = PIND•81
0,0
1,1
1,1
U
0,1
1,0
a
0,0
1,1
00
y
y
y
y
b 01
y
y
y
d 10
c 11
![Page 36: A.S.E.29.1 ARCHITETTURA DEI SISTEMI ELETTRONICI LEZIONE N° 29 Riconoscitore di sequenza 1Riconoscitore di sequenza 1 Sintesi del Flip-Flop D latchSintesi.](https://reader036.fdocuments.net/reader036/viewer/2022062404/5542eb50497959361e8bfc48/html5/thumbnails/36.jpg)
A.S.E.A.S.E. 29.29.3636
CONCLUSIONICONCLUSIONI
• Sintesi del riconoscitore di sequenza 1Sintesi del riconoscitore di sequenza 1• Sintesi del Flip-Flop D latchSintesi del Flip-Flop D latch• Sintesi del riconoscitore di sequenza 2Sintesi del riconoscitore di sequenza 2• Sintesi del sistema di pulsanti di Sintesi del sistema di pulsanti di
sicurezzasicurezza• Problema degli stati non definitiProblema degli stati non definiti• Sintesi del Flip-Flop TSintesi del Flip-Flop T• RegistriRegistri• Reti sequenziali asincrone / sincroneReti sequenziali asincrone / sincrone