Tema 5: Exigencias Computacionales de la Lógica Secuencial: Circuitos Biestables.
Apuntes Tema 4 - Biestables
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A.G.M
BIESTABLES
Biestables con sus tablas: No son únicas, la activación de Preset y Clear y el flanco del reloj pueden cambiar:
1
0
1
0
A.G.M
Conceptos:
Qt => Estado actual de la salida del biestable.
Pr / Clr => Entradas Preset y Clear (asíncronas).
Tienen prioridad máxima.
No pueden estar activas las dos a la vez.
Cuando Preset / Clear esta activa, pone 1 / 0 en la salida del biestable.
Cuando ambas están inactivas, el biestable cambia de estado según el
reloj (entrada síncrona).
Importante: No confundir la activación de Preset / Clear con lo que
ponen en la salida. Pueden ser activas a 0 o a 1, pero el valor que ponen
en salida cuando están activas es siempre 1 para Preset, 0 para Clear.
Ejemplo: Biestable J-K con entradas asíncronas Preset y Clear activas a nivel alto, y
entrada síncrona de reloj activa por flanco de bajada.
En este ejemplo, Clear es activa a nivel alto, es decir, cuando entra un 1, pero cuando se
activa, pone un 0 en la salida, no un 1, no se pone el valor de activación, sino el
predeterminado, que es 0 para Clear y 1 para Preset.
Se pueden obtener los dos biestables de una entrada a partir de los de dos:
Un biestable S-R o J-K con sus entradas unidas es un biestable T.
Un biestable S-R o J-K con sus entradas unidas, negando la entrada R o K,
es un D.
Cl Pr Clk J K Qt+1
1
1
0
0
0
0
0
1
0
1
0
0
0
0
x
x
x
x
x
x
0
0
1
1
x
x
x
0
1
0
1
x
0
1
Qt
0
1
Qt