平成 20 年度修士論文

AlGaN/GaN HFET の高耐圧化構造における

高周波小信号特性の研究

徳島大学大学院 先端技術科学教育部 システム創生工学専攻

湯 浅 頼 英

副 査

主 査審 査

担 当

教 員

平成 年 (

指 導 教 員

クラス

担 任

修 了 年 月

番 号

徳島大学大学院 先端技術科学教育部

システム創生工学専攻 電気電子創生

修 士 論 文

年) 月

博士前期課程

工学コース

副 査

主 査審 査

担 当

教 員

平成 年 (

指 導 教 員

クラス

担 任

修 了 年 月

番 号

徳島大学大学院 先端技術科学教育部

システム創生工学専攻 電気電子創生

修 士 論 文

年) 月

博士前期課程

工学コース

平成20年度 修士論文 内容梗概 電気電子創生工学コース

研究題目 AlGaN/GaNHFETの高耐圧化構造における高周波小信号特性の研究

氏 名 湯浅 頼英 ［大野泰夫研究室］

はじめに AlGaN/GaN HFETは、高周波・高出力トランジスタとして期待されている。しかし高電圧印加時に

電流が減少してしまう電流コラプス現象という問題がある。この原因として、AlGaN-保護膜界面や

GaNバッファ中などでの負帯電現象が原因であると考えられている。また、この電流コラプス現象に

高耐圧化構造が効果的であるとされている。しかし、それらの多くがDC解析によるものである。そこ

で、本研究はDC解析と同時に、トランジスタ内部をより分析するために高周波小信号AC解析を用

い、高耐圧化構造の効果を追求することを目的とした。

測定方法・解析試料

本研究のAC解析には、Agilent社製のネットワークアナ

ライザE8364Bを用いた。まず、各ドレインバイアス状態

において、1GHzにおけるSパラメータを抽出した。さら

にYパラメータ変換を行い、高周波等価回路によりゲー

ト・ドレイン間の容量を抽出した。また、電流コラプス現

象を定量的に解析するためのストレス測定として、パルス

I－V測定法を用いた。ストレスバイアスはドレインバイア

ス20Vを毎測定点ごとに3秒間印加した。 試料は、図1に示したゲート部分にフィールドプレート

を持つ高耐圧化構造であり、保護膜がSiN膜とSiO2膜の2サンプルを用い解析を行った。

測定結果と考察

図2と図3にそれぞれの測定結果を示す。これらの結果か

ら、ドレインゲート間の容量に二段特性が見られ、この二

段目の容量が消滅するバイアス点が各試料で違うことが分

かった。容量の消滅するバイアス点は、フィールドプレー

ト直下のトランジスタがピンチオフする点である。また、

各試料で二段目の容量が消滅するバイアス点の差は、フィ

ールドプレート部分のしきい値の差であることが分かっ

た。また、SiN膜ではこの第二のピンチオフバイアス点が

低いことで、フィールドプレートエッジに電界が集中した

と考えられる。その結果、フィールドプレートエッジから

のゲートリーク電流により、界面に負帯電の増加が生じ三

極管領域で高抵抗層が発生した。第二のピンチオフバイア

ス点がSiO2膜のように高い場合は、ゲートエッジやフィー

ルドプレートエッジにかかる電界が緩和されるため、負帯

電状態も変化が少なく三極管領域では高抵抗層の発生が見

られなかったと考えられる。

まとめ

DC解析とAC解析を用いることで高耐圧化構造における

電流コラプス現象の解析をより詳しく行うことが出来た。

高耐圧化構造の効果には、フィールドプレート端での第二

のピンチオフバイアス点が重要であることがわかった。

2DEGu-AlGaN

u-GaN

GateDrain

Insulator

Source

Field Plate

2DEGu-AlGaN

u-GaN

GateDrain

Insulator

Source

Field Plate

図 1.高耐圧化構造

0

5

10

15

20

25

0 2 4 6 8 10Drain Voltage[V]

Dra

in C

urre

nt[m

A]

0.0

0.5

1.0

1.5

2.0

2.5

Cap

acita

nce[

pF]

Normal測定Stress測定

0

5

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25

0 2 4 6 8 10Drain Voltage[V]

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pF]

Normal測定Stress測定

図 3.SiO2膜における DC 結果と AC 結果

0

5

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2.5

Cap

acita

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pF]

Normal測定Stress測定

図 2.SiN 膜における DC 結果と AC 結果

目次

第１章 序論

1.1 研究背景 1.2 AlGaN/GaN HEMT を用いる際の問題点 1.3 電流コラプス現象と高耐圧化構造 第２章 測定方法と高周波 C-V 特性のモデル 2.1 DC 測定方法とパルス I-V 測定方法 2.2 AC 測定方法 2.3 HEMT の高周波小信号等価回路 2.4 高周波 C-V 特性モデル 第 3 章 DC 解析結果と考察および AC 解析結果と考察 3.1 T 型ゲート構造の試料説明

3.2 DC 特性の結果 3.3 デバイスシミュレーションによる Normal 測定の二段特性の考察 3.4 Stress 測定による考察 3.5 AC 特性の結果と考察 3.6 MIS 構造の Vg-Id 特性 3.7 SPICE モデルでの AC 解析 3.8 保護膜違いによるしきい値の変動 3.9 各絶縁膜の Vd-Ig 特性比較 3.10 抵抗モデルの解析

第 4 章 結論

第 5 章 高耐圧化構造におけるFIELD PLATE長依存性の測定及び考察

第 6 章 総括

謝辞

2

3

第１章 序論

1.1 研究背景 現在の世の中の集積回路（LSI）や増幅器などの半導体デバイスでは、様々なトランジスタ

（Transistor）が用いられている。シリコン MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)は、演算回路として LSI の中に億単位で組み込まれている。この

便利な世の中に Si の存在は、欠かせないものである。しかし、ユーザーの期待はとどまる

ことを知らず、さまざまな情報通信アプリケーションを要求する。このユーザーのニーズ

に応えるために、様々な材料でこれらのニーズを満たしてきた。レーザや高周波用トラン

ジスタはその一例である。その材料には、シリコン・ゲルマニウム（SiGe）のバイポーラ

トランジスタや III-V 族化合物のヒ化ガリウム（GaAs）のレーザや、アルミヒ化ガリウム

（AlGaAs）とヘテロ接合をさせた HEMT は高周波トランジスタとして採用され、実用化

されている。また、GaAs を超えた超高速デバイスとして、インジウムリン（InP）を用い

た研究などもされている。 また、ハイパワー用デバイスとして、Si デバイスで数十万 W のようなハイパワー用半導

体デバイスもゲート長を長く持たせたものも作製されている。また、シリコンカーバイド

（SiC）を持たせたハイパワー用デバイスも開発されている。 しかし、先ほど述べたようにユーザーのニーズは、限りがない。より便利な世の中のた

めに、ユビキタス社会の実現のためには、さらなるデバイス開発が必要である。その世の

中を実現可能な材料が窒化ガリウム（GaN）である。GaN は、赤崎勇、中村修二らにより

青色、紫外光の発光ダイオード（Light Emitting Diode: LED）が発表され、開発が飛躍的

に進んだ半導体である。さらに、1993 年には M. Asif Khan らによって最初の

MESFET(Metal-Semiconductor Field-Effect Transistor)が作られ、その後 AlGaN/GaN HEMT (High Electron Mobility Transistor)が作られた。AlGaN/GaN HEMT は、GaN の

持つ高破壊電圧や高飽和速度などから、高周波・高出力を両立させたデバイスの作製が可

能となった。そのアプリケーションには、第 3 世代携帯基地局や宇宙太陽光発電システム

などがある。これらには、Si や GaAs などでは達成できない高周波帯で、かつハイパワー

での動作が必要である。現在、情報通信研究機構では、電流遮断周波数（ft)が 152ＧＨz、最大発振周波数（fmax）が 192ＧＨz が達成されている。 このように GaN を用いた AlGaN/GaN HEMT は、実用化に向けて期待されている。

1.2 AlGaN/GaN HEMT を用いる際の問題点 研究背景で AlGaN/GaN HEMT が期待され研究されてきているが、AlGaN/GaN HEMT

を用いる際のいくつかの問題点がある。この項では、そのうちのいくつかをあげることと

する。 まず一つが価格と高温度動作のトレードオフ関係である。Si のように単結晶インゴット

での引き上げなどが出来ない GaN では、サファイアや SiC など基板の上に GaN を有機金

属気相成長（Metalorganic Chemical Vapor Depositon：MOCVD）法などを用いて積層す

る。さらに、AlGaN/GaN HEMT をトランジスタを大振幅動作させる場合、数十ボルトの

電圧に対し、数十アンペアの電流が流れる。この時に発生する熱が熱散乱などにより電流

値に大きく影響を及ぼし、電力付加効率 PAE（power added efficiency）の低下につながる。

この発生した熱が基板を通して放出するための熱放出係数が高い SiC 基板が AlGaN/GaN HEMT の実用化のために必要である。サファイア基板では、この熱放出係数が低い。しか

し、サファイア基板は SiC 基板と比べ、安価で手に入る。実用化に向けてコストは低いほ

ど良いが、コストの低いサファイアでは熱放出係数が低く、熱放出係数の高い SiC 基板は

価格が高いというトレードオフの関係が問題の一つである。 また、2.5ＧＨz などの W-CDMA などの動作をさせた場合の高調波の問題もある。実際

に W-CDMA 方式で 2 つのキャリアを入力した場合、その周波数の 2 倍、3 倍・・・の高調

波が発生し、歪み成分が発生する。しかし、この歪み信号と同等の逆の歪みをかけるとい

うデジタルプリディストーション（PDP）補正などがあり、近年解消されてきた。また、

富士通中央研究所ではプッシュプル型増幅器でデジタルプリディストーション（PDP）補

正を行い、50V 動作で世界最高出力の 250W を W-CDMA 信号で得ている。 そして、信頼性の点でもっとも大きな問題となる電流コラプス現象がある。この電流コ

ラプス現象に関しては、次項で詳しく説明する。

4

1.3 電流コラプス現象と高耐圧化構造 電流コラプス現象とは、簡単に言うと図 1.1 のように高電圧をかけることで電流値が減

少してしまうという現象のことである。

0.000

0.005

0.010

0.015

0.020

0.025

0 5 10 15 20

Drain Voltage[V]

Dra

in C

urr

ent[

A]

NormalStress

図 1.1.電流コラプス現象

Stress とは、各バイアスごとに無理矢理高電圧を印加したパルス測定法で測定したもの

である。詳しい測定方法は、第２章の測定方法を記述した章で示すこととする。 この電流コラプス現象の発生機構として、いくつかの考察が考えられる。それは、図 1.2のように保護膜として用いた絶縁膜中、保護膜と AlGaN 界面、GaN 結晶中などに様々な

要因で負帯電箇所が出来てしまった事が考えられる。

S G DAlGaN

GaN 2DEG

図 1.2.負帯電箇所 それぞれの箇所で負帯電が発生した場合に電流値が減少してしまう理由を簡単に述べる

と意図しない負帯電により 2DEG という２次元電子ガス層の電子が減少してしまうという

5

原理である。このふた負帯電現象の原因として考えられる大きな原因として、GaN 結晶の

結晶欠陥や、欠陥がある状態で結晶成長が行われたことで、AlGaN 界面に 1018cm-3程度の

多くの界面準位がある。そのため、良質な結晶積層技術は、今後の重要な課題でもあると

思われる。 また、この負帯電現象を緩和させるために高耐圧化構造が有用的であるとされている。

この原理を説明する。まず、高耐圧化構造と電位分布を図 1.3 に示す。

図 1.3.高耐圧化構造と電位分布図

GaN

AlGaN 2DEG

VDVch

Vp,MES

D S

nS

VS

Vp,MIS

FPG

高耐圧化構造の大きな特徴として挙げられるのがゲートに付いている笠である。この笠

を Field Plate（FP）と呼ぶ。この FP の効果が図 1.3 にあるように電位分布に現れてくる。

この FP 部分は、構造としては、MIS（Metal-Insulator-Semiconductor）構造として考え

られる。ゲート直下は、MES（Metal-Semiconductor）構造と呼ぶことにする。この MIS構造は、MES 構造と比べ低いしきい値を持つ。簡単な例を記すと、MES 構造部分のしき

い値はノーマリーオンなので、しきい値 Vth は、Vth＝-3.0V、MIS 構造はより負バイアス

をかけなければ、２DEG 層に電子がいない状態にならないため、Vth=-15V とする。分か

りやすいように、ドレイン電圧 Vd=20V , ゲート電圧 Vg=0V の状態を考える。MOS での

6

ピンチオフ電圧 Vp は、式(1）で示されるため、 Vp=Vg-Vth （1）

MES 構造部分では、Vp=3V となり、MIS 構造部分では Vp＝15V となる。これらの点を踏

まえ図 1.3 を考えると、

図 1.4.高耐圧化構造と電位分布図

GaN

AlGaN 2DEG

3V

D S

nS

0V

15V

20V

FPG

図 1.4 からの電位分布がでンチオフ電圧と場所で変わることが分かる。 青線で分かるように、ピンチオフ箇所に電圧はかかるが、その電圧のかかるポイントを、

場所を変えてやることで、ゲートエッジと FP 端の２箇所に分割するため、電界集中を緩和

させる。そのため、ゲートエッジが壊れにくくなることは想像しやすいだろう。電流コラ

プス現象が緩和される要因は、壊れにくいという点ではなく、リークしにくいという点が

重要である。AlGaN をかいしてリークした電子が AlGaN 界面に捕獲される。捕獲された

電子は、簡単には移動できず、負帯電してしまう。これが表面負帯電の原因であると考え

られる。さらに、ポンピング現象と呼ばれる解釈の見方もある。これは表面を電子がコロ

コロと転がっていくというもので、負帯電の距離が長くなってゆくことをイメージしやす

いものだと思う。バルク側の電流コラプス現象だが、青線を見てもらえれば分かりやすい

7

が、FP がなければ電界はドレイン側のゲートエッジに集中する。その際に GaN 側の結晶

中に電子がトラップされてしまう。基板側から負バイアスを加えているような状態となる

ため、これも電流が減少し、さらにしきい値もより深くなってしまう。ピンチオフ後の電

流（電子）の挙動は、電界で引っ張られて行くが、バルクの負帯電では、しきい値が深い

方向へシフトするため、5 極間領域（ピンチオフ後の電圧領域（Vd>VP 状態）のこと）の

電流値も大きく減少すると考えられる。これが、結晶中の負帯電現象の要因となるとされ

ている。 本研究では、まず、電流コラプス現象と高耐圧化構造の関係性を調べることとする。さ

らに、これらの電流コラプス現象と高耐圧化構造の関係を、DC 測定と高周波小信号 AC 測

定から解析を行うことを目的としている。そして FP のよりよい設計値を出すことを目標と

する。

8

2.1 DC 測定方法とパルス I-V 測定方法 今回の測定には、ゲートバイアス、ドレインバイアスを半導体パラメータアナライザに

は、Agilent 社の Technologies E5263A を用いた。自動で正確な測定を行うために GPIB（General Purpose Interface Bus）制御を行い、エクセルの VBA（Visual Basic for Applications）を用い行った。ディレイタイムは Short とした。光の関係を考慮するため、

暗状態待ちとして 10 分の待ち時間を設けている。これも今までのサンプルとの条件を一定

にするために続いていたためである。今度はこの条件も数％の回復が見られたためという

具体的な基準の下で測定を行ったほうが良いと思われる。 さらに、今回は、電流コラプス現象を定量的に行うために、ストレス測定として各 DC

バイアスの前にVg=-1V , Vd=20Vを印加し、各バイアスに対する電流コラプス現象の Id-Vd特性を検証する。図 2.1 に今回用いたストレス測定のパルス I-V 測定法を示す。

20V

t(s)

Vd(V)

3sec 1.0V0.5V0V

3秒間:Vg=-1V,Vd=20V印加

図 2.1.パルス I-V 測定法 横軸の時間に対してストレス電圧値をパルス印加している。ストレス電圧を印加する時

間に関しては、この測定総時間が長くなりすぎるのを防ぐため今回は 3 秒とした。しかし、

時間とともに電流コラプス現象はより顕著に見えるため、この 3 秒という時間が正しい設

定時間とは限らない。より正確な設定を設ける必要が今後の課題であると考えられる。例

えば、電流コラプス現象が数％減少した時間をストレス時間と設定するようにするなどの

方法もあると思う。ただし、各サンプルでその時間も当然変化するため、その平均値を取

るというのも良いと思われる。

9

2.2 AC 測定方法 AC 測定にはベクトル・ネットワークアナライザ（Agilent 社 E8364B (10MHz - 50GHz) ）を用いた。この装置は、スカラ・ネットワークアナライザと違い、電力の強度と位相 dearu S パラメータ（scattering parameter）を同時に測定する。入力電力は DC 測定を行う電圧

等に対して十分に小さい-17dBm（0.02mW）である。測定周波数は、100MHz , 550ＭＨz , 1GHz の 3 ポイントとしたが、今回の測定結果には 1GHz のみを用いることにした。ネッ

トワークアナライザにも自動測定を行うために DC 測定と同様に GPIB（General Purpose Interface Bus）制御を行い、エクセルの VBA（Visual Basic for Applications）を用い行っ

た。また、各 DC バイアス点における S パラメータを抽出するために半導体パラメータア

ナライザとも連結させて GPIB 制御を行っている。 このような測定を行い、正確に各バイアス点での S パラメータを得ることが出来る。こ

の得られた S パラメータを Y パラメータに変換を行い、そこから容量を得て、C-V 測定と

している。 2.3 HEMT の高周波小信号等価回路 抽出するための容量は、図 2.2 の高周波小信号トランジスタモデルから得ている。この等

価回路は AlGaAs/GaAs HEMT のモデルであり、2DEG の発生機構が AlGaN/GaN HEMTとは違うがヘテロ構造等のモデルはこの等価回路で代用可能と考えられるため、このモデ

ルを用いることとした。

Source Gate

Drain

GaN 2DEG

gm

gdCgdCgs

Rg

RdRs Ri

Cds

図 2.2.高周波小信号トランジスタモデル この図 2.2 のモデルからソース抵抗 Rs、ドレイン抵抗 Rd、ゲート抵抗 Rg を取り除いた

トランジスタの真性領域部分のみを用いることとした。それが、図 2.3 の高周波小信号等価

回路である。

10

図 2.3, 高周波小信号等価回路

Source

vd Cds

Drain Gate

vg Cgs

Cgd

Ri gdim

この等価回路のソース-ゲート間の容量 Cgs とソース-ドレイン間の Cgd から C-V 特性を

導き出すわけだが、まずその前にこれらのパラメータの抽出方法を述べる。im は、 vgmim ⋅=

であり、Gm は、相互コンダクタンスを示しており、ｖは、Cgs にかかる電圧を示す。この

v は、要はゲート直下のチャネルの電位を示しており、この gm はこの電位に依存し電流値

も決まる。Gd はドレインコンダクタンスである。Gm と gd の式は、それぞれ

VgIdgm

∂∂

= 、 VdIdgd

∂∂

=

と示される。

Source

i2

gdCds

Drain

v2

Gate

v1 Cgs

Cgd

Ri

im

i22

i33

i11

v

i1

図 2.4.等価回路図

11

Ri はゲート空乏層下の半導体直列抵抗を示す。これらのパラメータからｙパラメータを

抽出する。図 2.4 からそれぞれのバイアス点での式は、以下のようになる。

1111 iCgsj

Riv ⎟⎟⎠

⎞⎜⎜⎝

⎛+=

ω

)21(33 vvCgdji −= ω

33111 iii += 2)(22 vCdsjgdi ω+=

gmviii ⋅+=+ 22332 vCgsji ⋅= ω11

これらの式から、y パラメータを求めると

⎟⎠⎞

⎜⎝⎛ ++= Cgd

DCgsj

DRiCgsy ωω 22

11

Cgdjy ω−=12

CgdjCgsRij

gmy ωω

−+

=1

21

( )CgdCdsjgdy ++= ω22 RiCgsD 221 ω+=

となる。さらに RiCgs 221 ω>>

と見なせるため、最終的に抽出する Y パラメータは ( )CgdCgsjRiCgsy ++= ωω 2211

Cgdjy ω−=12 ( ) tRiCgsgmCgdjgmy τω −+−= 0021

( )CgdCdsjgdy ++= ω22 となる。なおτt は gm の次の展開項により定義される。

( )( ) ⋅⋅⋅+⋅−−

⋅⋅⋅+−−=

010g

102

22

gmtjum

utjgmgm

ωτωτ

τωωτ

　　　

Gm の劣化や位相の回転が無視できなくなる周波数領域は FET のゲート長やチャネル構造、

およびドレインバイアス電圧、ゲートバイアス電圧などの影響を受ける。GaAs の場合では、

例えば、0.5μm ゲート長レベルの FET でτt は 1~4ps である。20ＧＨz でωτt は 0.1~0.5程度の大きさとなる。Y21 の虚部では、Cgd と同程度の大きさになる。

12

2.4 高周波 C-V 特性モデル 次に予測される Cgs-Vd , Cgd-Vd 特性のモデル図の説明を示す。

CgdVd[V]

C[F]

Vp

CAlGaN

Cgs

図 2.5.予測される C-V 特性

図 2.6.Vd=0V 時の 2DEG の様子

図 2.7.ピンチオフ時の 2DEG の様子

2DEG GaN

AlGaN Cgs Cgd

S G D

2DEG GaN

AlGaN Cgs Cgd

G D S

13

図 2.5~2.7 までで示したソース-ゲート間の容量 Cgs とソース-ドレイン間の Cgd の C-V特性を 2DEG の状況とともに説明する。まずは、Vd=0V～ピンチオフをおこすまでの C-V特性の挙動を示す。ピンチオフを起こすまでは、ゲート直下には 2DEG は、存在するため、

CgsとCgdの容量はほぼ同等に見られ、その容量はAlGaNの容量がみられると考えられる。 次にピンチオフについて示す。電位分布を考えてみる。ピンチオフ前の低ドレイン電圧

の場合ソースからドレインまで 2DEG 間に一応に電位変化が起こる。次に、この電位変化

を難しいかもしれないが、ゲート側から電位変化をみる。バイアスをあげていくと、ある

地点（ソース側からある程度の距離になったところ）でしきい状態と同等の状態が作り出

されることとなる。Si の MOS で言う反転層が形成されない点である。これがピンチオフ

点であり、この点では電子が居ない状態（しきい状態）となる。しかし、電子が居ないが

その分強い電界で電子はドレインバイアスで引っ張られるため走行することとなる。電子

飽和速度で決まることとなる。GaN を用いる利点である電子飽和速度が高い点がこのピン

チオフ後に出てくる。ピンチオフ後の動作が高速で出来るため、高周波で AlGaN/GaN HEMT が用いられるとされるのである。

C-V 特性の続きであるが、このピンチオフ後にはゲートのドレイン端側でからピンチオ

フが起こるため、Cgd での容量は見えなくなる。

VQ

C DEG

∂∂

= 2

容量 C は、ドレイン側のゲート端の電位の変化に対する電荷の変化であるため、ピンチ

オフで電子が居なくなれば電荷の変化はなくなる。よって、ピンチオフ後は急激に容量が

見えなくなる。Cgs は、ドレイン端で電界がかかっていくため、Cgs に変化はあまり見られ

ない。しかし、メイヤーモデルから考えると、ピンチオフではけさせられた電子分がソー

ス側によることで Cgs の容量は増える、ということになる。そのため、C-V 特性で見た際

の Cgs が少し上がるようにみられると考えられる。 以上が予想される Cgs-V 特性と Cgd-V 特性の説明である。 次に実際に測定データと考察に移る。 ※本論文で掲載されるデータは、ほぼすべてが、FP（Field Plate：フィールドプレート）

という通常のトランジスタの構造とは違うためこの予想のデータは出てこないが、FP がな

い構造では、この予想の C-V 特性と同様の特性が得られている。おおよそでこの特性が、

正しいと考えられる。

14

第３章 DC 解析結果と考察および AC 解析結果と考察

3.1.T 型ゲート構造の試料説明 本項では、図 3.1 に示した T 型ゲート構造の特性結果を示す。

Sapphire

u-GaN

u-AlGaN

Gate

Drain Source

Insulator 2μm

2DEG

図 3.1.T 型ゲート構造の試料 この構造では、ソース側とドレイン側にフィールドプレートがある対称構造となってい

る。この試料について説明する。サファイア基板上にアンドープ GaN を 3μm 成長させて

いる。そして、その上にアンドープ AlGaN を 24nm 成長させているエピを用いている。

AlGaN の組成比は Al を 0.24、Ga を 0.76 としている。測定に用いた試料は 2 種類の保護

膜のサンプルである。一つは窒化シリコン（SiN）であり、もう一つが、酸化シリコン（SiO2）である。

SiN は、プラズマ CVD で成膜した。Si 源として液体ソースの SN1（商品名)を用い、流

量は 3.6sccm であり、さらに NH3 を 200sccm、RF Power を 150W , 圧力は 133Pa , リア

クタステージ温度は 300 度、RF 印加時間は 2 分とした。予定成膜厚は 25nm であったが、

絶縁膜形成時同時に入れた Si ダミーサンプルを BHF（フッ酸）でエッチングし、AFM（タ

ッピングモード)で 2 箇所測定した結果、39nm , 33nm であった。SN1 の商品名のものは、

具体的な化学式などは教えてもらっていない。 次に SiO2 である。化学式が Si(OC2H5)4 である液体 TEOS を用い、流量は 7sccm であ

り、さらに O2 を 200sccm、RF Power を 100W , 圧力は 80Pa , リアクタステージ温度は

300 度、RF 印加時間は 3 分とした。このサンプルに関しても、25nm を成膜する予定であ

15

るが、AFM による膜厚測定のデータがないため、現時点では正確に 25nm 成膜できていた

かの確認は取れていない。 ゲート長は 2μm であり、フィールドプレート長はソース側とドレイン側にそれぞれ 2 μm

となっている。ゲート幅は 100 μm である。

16

3.2 DC 特性の結果 まず、保護膜の違う 2 種類の試料の DC 測定を図 3.2 と図 3.3 に示す。 それぞれ、ドレインバイアスを 0V から 20V まで印加し、20V からは 0V まで下げる往復

の測定を行っている。青色の Normal 測定とは、ストレスなどを加えていない通常の Id-Vd特性を行ったものである。赤色は、2.1 項で説明した I-V パルス測定法を用いた測定結果で

ある。Normal 測定と同様にドレインバイアス 20V までの往復測定を行っている。点線矢

印は、どちらが往路が復路かを示している。 20V までとした理由としては、ネットワークアナライザとの連結測定を行っているから

である。半導体パラメータアナライザから入力された DC 電圧もネットワークアナライザ

に入力されるシステムをとっている。ネットワークアナライザの最大入力電圧は±40V と

設定されている。（Agilent 社規定）ネットワークアナライザは、非常に高価であるため、

装置の安全面のため、最大電圧よりも低い電圧をリミットとして測定を行うこととしてい

る。そのため 20V までの測定結果しか得られていない。20V 以上の測定には、半導体パラ

メータ単体での測定を行えば、可能である。

0.000

0.005

0.010

0.015

0.020

0.025

0 2 4 6 8 10 12 14 16 18 20Drain Voltage[V]

Dra

in C

urr

ent[

A]

図 3.2.SiN 膜における DC 特性

Normal測定

reverse

forward

Stress測定

SiN膜 Vg=-1V

17

0.000

0.005

0.010

0.015

0.020

0.025

0 2 4 6 8 10 12 14 16 18 20Drain Voltage[V]

Dra

in C

urr

ent[

A]

reverse

forward

Normal測定

Stress測定

SiO2膜 Vg=-1V

図 3.3.SiO2 膜における DC 特性 それぞれの DC 特性結果に関する特徴を述べることとする。 まず、青線である Normal 測定である。Forward と reverse で大きく変化していること

がわかる。特にニー電圧（ピンチオフ付近）では電流値が大きく減少し、二段特性となっ

ていることが分かる。この理由として、電流コラプス現象における表面負帯電が理由であ

ると考えられる。 また、この電流コラプス現象が発生した要因は、ドレインバイアスを 20V まで上げたこ

とが原因であると考えられ、Normal 測定の reverse では、その影響を受けているため二段

特性になったと考えられる。これらの考察をデバイスシミュレーションを用いて、分析す

る。 3.3 デバイスシミュレーションによる考察 この表面負帯電による DC の二段特性に関して、デバイスシミュレーションを行った結

果を示す＊1。デバイスシミュレーションには、synopsys 社の Sentaurus Devis を用いた。

構造は AlGaN/GaN HFET のヘテロ構造であり、ドレイン側に負帯電領域を置いた構造と

なっている。以下の表 3.1 に条件を示す。 また、このシミュレーションには表面負帯電におけるシミュレーションの収束性改善が

問題となっていた。負帯電によるホール発生が、収束性に影響しているためである。その

ために、収束改善用電極を負帯電部分に入れる構造としている。

18

表 3.1.デバイスシミュレーション条件

ゲート長 1 μm 電子移動度 1000 cm2/V・S

ゲート幅 1 μm 負帯電量 8×1012 cm-2

ピエゾ電荷 1×1013 cm-2 負帯電長 200 nm

GaN 層（p 型) 1×1013 cm-3 負帯電幅 1 μm

0.5μm0.5μm 1μm

Au 200nm

Vacuum1μm

AlGaN25nm

GaN 3μm

Sapphire2μm

19

この構造とデバイス条件より得た DC 特性を図 3.5.に示す。

0.E+00

1.E-04

2.E-04

3.E-04

4.E-04

5.E-04

6.E-04

0 5 10 15 20

Drain Voltage[V]

Dra

in C

urr

ent[

A]

Normal1*10^13

8*10^12

LNC=200nm Vg=-1V

図 3.5.デバイスシミュレーション結果 この結果は、熱モデルを考慮していない。そのためにピンチオフ後も DC 特性は上がり

続ける結果となっている。実際のトランジスタ特性は、ピンチオフ後も電流による熱の発

生でピンチオフ後の 5 極管領域も下がります。注目すべきは、赤線です。負電荷を入れた

量で大きく結果が変わり、特にピンチオフ前後で特性が変化しています。これは、負電荷

が仮想ゲートとして見られているからだと考えられます。

Virtual GateMES FET

Source Drain

Gate

図 3.6.仮想ゲートモデル

20

この二段特性になる理由として、さらに詳しく説明すると負帯電による仮想ゲートが短

チャネルであることがいえます。例えば、短チャネルな仮想ゲートだけであるとどうなる

かを考えると、図 3.7 のようにピンチオフ後も電流は増加します。これは、短チャネル効果

があるからです。

真性FET 仮想FET

Drain Current[A]

Drain Voltage[V] 図 3.8.短ゲートによる短チャネル効果

仮想ゲートは、負帯電がゲートとして作用するため、真性ゲートにかけるゲートバイア

スよりも低くみえます。なので、ピンチオフは真性ゲートよりも低い電流値でピンチオフ

します。しかし、短チャネル効果で仮想ゲートの電流値が増大してくると、真性ゲートで

のドレイン電流よりも大きい電流値になります。こうなってくると、真性ゲート部分が効

いてきます。それをより詳しく示したのが、図 3.9 であり、緑色が真性ゲート部分と仮想ゲ

ート部分をあわせた最終的な DC 特性となります。このようにして、Normal 測定の Reverseで２段特性が形成されたと考えられます。

21

図 3.9.2 ゲート FET の結果

3.4 Stress 測定の考察 次に Stress 測定の考察をする。Stress 測定結果では、それぞれ同様の特性を示している

が、主にピンチオフ電流付近とピンチオフ前の 3 極間領域で大きく変化が見られた。まず、

ピンチオフ後の 5 極間領域の電流値が低い理由として、熱の発生と電流コラプスの影響が

考えられる。ストレスとしてゲート電圧-1V , ドレイン電圧 20V としているため、ドレイ

ン電圧が 20V で電流値が Normal 測定と Stress 測定が同じになっていると考えられる。ま

た、3 極間領域では SiN 膜と SiO2 膜とで差が見られている。SiN ではより高抵抗になった

と考えられる。表 3.2 は、SiN 膜 SiO2 膜のそれぞれの試料における 3 極間領域の抵抗値を

表したものである。ドレインバイアスは 1V 時のものである。 表 3.2.3 極間領域の抵抗値

抵抗値[W] SiN 膜 SiO2 膜

forward 81.8 76.3 Normal reverse 91.7 80.6 forward 106.7 82.8 Stress reverse 103.3 83.2

真性FET仮想FET

Drain Current[A]

2ゲートFET

Drain Voltage[V]

22

3 極間領域では、ピンチオフ後と違いチャネルの抵抗がみえる。そのため、その抵抗は負

電荷などで電荷量が減少したり、どこかに高抵抗領域が発生しない限り、変化しないもの

である。 表 3.2 からは、SiN 膜がより高抵抗になっていることがうかがえる。さらに、SiN 膜では、

Normal 測定の Reverse ですでに高抵抗になったとみられ、Stress 測定を行うことでさら

に高抵抗化されていることがわかる。一方、SiO2 膜では、3 極間領域の抵抗値が Normal測定の Reverse や Stress 測定においても、SiN 膜と比較するとそれほどの変化があるよう

には思われない。 これらの考察をふまえ、次に C-V 特性をみることとする。 3.5 AC 特性の結果と考察 図 3.10.の C-V 特性結果は、ゲートバイアス-1V , 周波数は 1GHz の結果である。ドレイ

ンバイアスは、DC 特性の各ドレインバイアス点で電流値を読み取った後、S パラメータを

取っているので、ドレインバイアスは 20V まで測定しており、C-V 特性を DC 特性のバイ

アスごとの変化と照らし合わせて検証することが出来る。Normal 測定と Stress 測定とも

に往復の測定を行っている。

0.0E+00

5.0E-13

1.0E-12

1.5E-12

2.0E-12

2.5E-12

0 2 4 6 8 10 12 14 16 18 20Drain Voltage[V]

Capacit

ance[F

] Cgs Normal測定Stress測定

測定

Cgd

図 3.10.SiN 膜における C-V 特性

23

0.0E+00

5.0E-13

1.0E-12

1.5E-12

2.0E-12

2.5E-12

0 2 4 6 8 10 12 14 16 18 20Drain Voltage[V]

Capacit

ance[F

] Cgs Normal測定Stress測定

測定

Cgd

図 3.11.SiO2 膜による C-V 特性結果 まず、SiO2膜のC-V特性はほとんど変化が見られていないことが分かる。あるとすれば、

Cgd特性でStress測定とNormal測定のReverseが同じ特性となっていることである。Cgd特性では、Normal 測定の Forward に比べ、Stress 測定と Normal 測定の Reverse のピン

チオフ前の容量の減少値は、ごく微量でドレインバイアスが 0.5V の点を見ると 0.08pF 程

度である。これは、Forward の容量に対して、約 4％程度の減少に過ぎない。 さらに Cgd 特性で SiN 膜と比べ二段特性となっていることが分かる。 一方 SiN 膜での C-V 特性を見ると、ピンチオフ前後の C-V 特性は大きく変化し、DC 特

性では見られなかった変化があったことがうかがえる。大きな変化は 2 点挙げられる。 1 点目は、ピンチオフ前後で Cgd は減少し、Cgs は増加している点である。この結果に

関しての考察をすると、DC 特性で考察したように、負帯電したことが影響していると考え

られる。図 3.12 に負帯電による C-V 特性の変化を図 3.13 に示す。

24

図 3.12.表面負帯電における 2DEG 層の動き

S G D

2DEG

CgdAlGaNCgs

GaN

Cgd

CgsCAlGaN

Vd

C

Vp 図 3.13.表面負帯電による C-V 特性の変化

負帯電が起こると負帯電直下の 2DEG 層の電子は減少する。この影響がピンチオフ前の

容量に大きく影響する。ピンチオフ前では 2DEG 層は、全領域でほぼ一定量あるものだと

したとき、ゲートのドレイン側に負帯電領域があれば、その容量 Cgd は減少するだろう。

Cgs に関しては、ドレイン側に高抵抗層が形成されたことから、その分がソース・ゲート間

の容量は、ソース側から供給されることとなるために、容量が大きく見えたと考えられる。

あくまで、見え方が変わったというところがポイントとなる。これは、全容量は結局のと

ころ同じ値となるのだが、ピンチオフや負帯電で高抵抗層がドレイン側に形成された場合

にどのように容量が見えるかというだけの話である。 次に SiN 膜の Normal 測定の Forward 特性に注目してもらいたい。ドレインバイアスが

3V～4V 付近の Cgd 特性で SiO2 膜と同様の二段特性が見られる。しかし、この二段特性が

SiO2 膜よりも低ドレインバイアスで消えてしまっていることが分かる。さらに、この二段

特性が Normal 測定の Reverse と Stress 測定では消えてしまっていることが分かる。 Reverse と Stress 測定で消えたことは、後で考察するとして、まず、この二つの試料で

25

この Cgd の二段特性がどのように形成されたかを考えることとする。 3.6 MIS 構造の Vg-Id 特性 この T 型ゲート構造のトランジスタの見方を変えると、図 3.14 のように T 型のフィール

ドプレート部分は MIS 構造になっていることが分かる。

2DEG

AlGaN

GaN

Gate MIS構造

25nSource Drain

2DEG

AlGaN

GaN

Gate

DrainInsulator

25nm

MES構造

Source

(Metal - Semiconductor構造)

図 3.14.T 型ゲートの MIS 構造 この MIS 構造でのしきい値が大きく影響している。まず、この二つの試料の MIS 構造の

しきい値を調べるために Vg-Id 特性を調査した。結果を図 3.15.に示す。

26

1.E-111.E-101.E-091.E-081.E-071.E-061.E-051.E-041.E-031.E-021.E-011.E+00

-13 -11 -9 -7 -5 -3 -1Gate Voltage[V]

Dra

in C

urre

nt[A

]

図 3.15.MIS 構造の Vg-Id 特性

図 3.15 は、ゲートバイアスを-12V から-1V までふった際のデータである。ドレインバイ

アスは 100mV としている。しきい値の定義を 1×10-6A 流れたバイアスと定義すると、し

きい値は表 3.3 のであることが分かった。 表 3.3.MIS 構造のしきい値

しきい値

SiN 膜 -4.7 [V]

SiO2 膜 -10.1 [V]

この結果から、二段目の容量はフィールドプレートによる容量が見られたのだと考えら

れる。また、容量が消えるバイアス点がピンチオフ点という考えから、Cgd の二段目の容

量が見えなくなるバイアス点がピンチオフ電圧であると考えられる。 そして、先ほど出た C-V 特性の SiN 膜の Cgd 特性について考察を行う。

27

0.00.20.40.60.81.01.21.4

2 3 4 5 6Drain Voltage[V]

Cap

acita

nce[

pF] Normal測定

Stress測定

図 3.15 SIN 膜の Cgd 特性の変化 図 3.15で分かるように二段目の容量が、Normal測定の帰りで消えていることが分かる。

これは、フィールドプレートの効果がないように考えられる。そして、このときのゲート

リークをチェックしてみる。

28

3.7 各絶縁膜の Vd-Ig 特性比較

図 3.22.に Id-Vd 測定と同時に取ったゲートリークを示す。

1.E-111.E-101.E-091.E-081.E-071.E-061.E-051.E-041.E-031.E-021.E-011.E+00

0 2 4 6 8 10 12 14 16 18 20Drain Voltage[V]

Gat

e C

urre

nt[A

]

Normal測定Stress測定

図 3.22.SiNO2 膜のゲートリーク

1.E-101.E-091.E-081.E-071.E-061.E-051.E-041.E-031.E-021.E-011.E+00

0 2 4 6 8 10 12 14 16 18 20Drain Voltage[V]

Gat

e C

urre

nt[A

]

Normal測定Stress測定

29

図 3.23.SiO2 膜のゲートリーク 図 3.22 の SiN 膜のゲートリークから、Normal 測定のドレインバイアスが 20V で絶縁膜

破壊が起こり、ゲートリークが 100 倍以上増加したことが分かる。さらに、その後もその

ままで Stress 測定のようにドレインバイアスが 0V の状態からドレインバイアスに 20V 印

加していることもあり、Stress 測定では、Normal 測定の Reverse と同じゲートリーク値

をとっている。一方、SiO2 膜は SiN 膜と比べゲートリークが低く、SiN 膜の Normal 測定

の Forward でのリーク値と同等の値であることが分かる。 この結果を、それぞれの DC 特性や C-V 特性と照らし合わせてみる。すると、SiN 膜の

DC 特性で 3 極間領域が高抵抗化されていたことや C-V 特性の Cgd 特性で、二段特性が

Reverse で消えていたことなどが、このゲートリークが原因だったことが分かる。 さらに、この SiN 膜での急激なゲートリークの要因が、しきい値の低いことでフィール

ドプレートが機能しなかったことがすべての原因だと考えられる。フィールドプレート部

分のしきい値が低い場合の電位分布を図 3.24 に示す。

図 3.24.フィールドプレートのしきい値が低い場合の電位分布

GaN

AlGaN G

2DEG

VDVch

Vp,MES

D S

nS

VS

Vp,MIS

FP

しきい値が低いとこのようになり、ほぼフィールドプレート端に電界が集中する。電界

30

集中で SiN 膜と AlGaN の界面に次々と負帯電が発生する。これを示したのが図 3.25 であ

る。

u-GaN

u-AlGaNDrain Source

Gate

2DEG

図 X.FP 端の破壊と負帯電 すると、先ほど述べたようにしきい値は、どんどん浅くなり、真性ゲートのしきい値と

同じ程度となるだろう。これで Cgd の Reverse と Stress 測定で二段特性が消えていたので

ある。そしてそうなれば、ゲート長がフィールドプレート分長くなった単なるゲートとな

る。しかし、負電荷により 2DEG 濃度は減少し、チャネルに高抵抗部分が出来る。これが

3 極間領域の高抵抗化した原因だと考えられる。 SIO2 膜では、リークはしきい値が正常な値を示したことから、リークはそれほどないか

もしれない。しかし、厳密な抵抗値を出すためには、先ほど述べた金属-絶縁膜-金属構造の

作製が必要であろう。リークが低いことと、しきい値が-10V 程度で電界がゲートエッジと

FP 端に均等にかかったことが、うまく働きリークも低く、3 極間領域の高抵抗化があまり

起こらなかったことにつながったのではないかと思われる。

31

3.8 SPICE モデルでの AC 解析 SPICE モデルには、図 3.16 のようなゲート部分を多分割するモデルを用いた。さらに、

図 3.16 にこのトランジスタの動作を理解するための回路を示す。

Gate

Drain側

AlGaN

GaN

図 3.16.ゲート部分の多分割モデル

図 3.17.多分割モデルの回路編成

電界効果トランジスタのモデルでは、DC 電流のモデル化と同時にゲート容量のモデル化

も重要である。トランジスタは 3 端子デバイスなので、実際には分布定数線路であるチャ

ネルを 3 端子間の集中定数で表現せざるを得ないが、その際にチャネルを細分化すれば分

布定数線路の精度が上がるようなモデルである。実際に MOSFET で用いられる Maeyr も

でるではソース・ゲート間、ゲート・ドレイン間に直接容量が入るため高周波の極限では

ソース・ゲート間、ゲート・ドレイン間は短絡となる。GaAs の高周波小信号等価回路では、

これを避けるためにチャネル抵抗を解してゲート容量（ソース・ゲート間容量）を置いて

いる。特に考慮した物理現象は以下である。

FET1真性ゲート

FET2FPゲート

32

基板効果

短チャネル FET では２次元電界効果の影響を減らすために空乏層厚をゲート膜厚やチャ

ネル長に比例して低減させる必要があり、基板の電位は無視出来ない。しかし、均一基板

濃度では電圧の平方根出てくるため、計算が複雑になる。そこで、ここでは空乏層厚一定、

あるいはステップドープ構造を仮定する。これにより、見通しの良い計算が出来、また実

際のデバイス動作を十分に反映させることが出来る。バックゲート端子を定義することで、

しきい値電圧のバックゲートバイアス依存性も同時にモデル化される。 MOSFET チャネルの一部を切り出して考える。ソースからドレインに向けてチャネルの

電位が上がっていく。その値を vchとする。 ( ) ( ) 0QvVCvVCQ chBDchGOXch +−+−=

vch=0 で Qch=0 となる VG がしきい値 VT である。しきい値の基板バイアス依存性も同じ

機構でモデル化される。Q0 の代わりに VTH,VTH0 を次のように定義する。

BTHOX

BDTH VV

CQVC

V γ−=−−

= 00

ここで、

OX

D

OXTH

CCCQ

V

=

−=

γ

00

である。 これを用いれば、チャネル電荷は

( ) ( )

γγ

γγ

γγ

++−

≥=

++−

<++−=

10

11-

0

00

BTHGch

BTHGchchBTHGOXchch

VVVv

VVVvvVVVCvQ

である。 γは基板側の効果の大きさを示す。CD が小さい、すなわち基板濃度が低く空乏層厚が厚い

場合はゼロになる。通常は 1 よりは小さな値である。 速度飽和 現状のデバイスでは速度飽和のために実効移動度は低電界の１０％程度しかなく、これを

無視しては電流値が合わなくなる。低電界移動度と飽和速度の２つのパラメータのみで表

せる簡単なものを用いる。シリコン中の電子やホールのキャリア移動度の電界依存性は

2

0

41

21

⎟⎟⎠

⎞⎜⎜⎝

⎛++

=

CEE

Ev

μ

33

であるが、これはグラジュアルチャネル近似での積分に支障があるので

CEEE

v+

=

1

0μ

の形に近似する。これにより電子速度は低電界では Ev 0μ=

高電界では

SATC vEv == 0μ

と飽和する。中電界で値がやや異なるが、速度飽和の様子は十分に反映されている。 ２次元電界分布効果 短チャネル FET ではグラジュアルチャネル近似で仮定する”横方向電界は電荷密度に影

響しないくらい弱い”という仮定がなりたたない。そのため、しきい値のドレイン電圧依

存性やドレインコンダクタンスの非飽和特性が発生する。これに関するモデル化はしきい

値電圧のドレイン電圧依存性で表現されることでモデル化する。しきい値電圧は ( )

2

0

32

Lxt

VVVV

DOx

OX

Si

DDTHDDTH

εε

α

α

=

−=

Y.Ohno, IEEE Trans. on Electron Devices, 29,211-216(1982) と言うモデルを用いる。しきい値の変動は、ドレイン電極からの電界で発生する。分割し

た FET のドレイン端であるチャネルそのものの電位の影響ではない。そこで、しきい値電

圧のドレイン電圧依存性モデルでは、分割された個別 FET のドレイン電圧でなく、分割さ

れた FET 周辺のある電極、多くの場合は実際のドレイン電極の電圧で、すべての FET の

しきい値が同じように変化しているとする。つまり、しきい値制御用電極をドレイン電極

とは別に定義することになる。それを明確にするため、上の式ではドレイン電圧を特別な

電圧として VDD と表記した。

34

SPICE Level=3 ETA との関係 SPICE の MOSFET レベル３では

3ETALCOX

Ω=α

とされる。Ωは 8.15e-22 と言う定数である。

Ω=

=Ω

=

LxLxt

LC

DSi

DOx

OX

Si

OX

εεε

α

32ETA

32ETA 23

表面キャリア移動度 表面キャリア移動度は界面電界の関数であったりキャリア濃度の関数であったりする。

いずれにしても結果的には vch で変化することになる。しかし、ピンチオフ電圧を解析的

に求めるのが困難になるのでここでは一定とする。（ ( )SaE−10μ の形なら、３次方程式を

解けそうであるが、今回は採用しない）。 グラジュアルチャネル近似 チャネル電荷はチャネル電位の関すとして表される。ゲート絶縁膜と基板側空乏層の２

つの容量によりチャネル電位が上昇するとチャネル電荷は減少する。チャネル中のローカ

ルな電流はその地点のチャネル電荷と電界強度、移動度で決まる。 ( )

( )

( ) E

EEvVC

W

EEE

vVVVVCW

EvQWI

C

chGGOX

C

chBDDTHGOX

chch

/11-

/11-

0

00

++

=

+++−−

=

=

γμ

γγαμμ

ここで、 BDDTHGGG VVVVV γα +−−= 0 である。 dxdVE /= から

( ) chC

chGGOX dvEIvVCWIdx ⎟⎟

⎠

⎞⎜⎜⎝

⎛−+= γμ 1-0

これをソースからドレインまで積分する。

( ) ∫∫ ⎟⎟⎠

⎞⎜⎜⎝

⎛−+= D

S

V

V chC

chGGOX

Ldv

EIvVCWIdx γμ 1-00

( )

( ) ( )2200

00

21

1

SDOXSDC

GGOX

V

V chchOXC

GGOX

UUCWUUEIVCW

dvvCWEIVCWIL D

S

−+

−−⎟⎟⎠

⎞⎜⎜⎝

⎛−=

⎪⎭

⎪⎬⎫

⎪⎩

⎪⎨⎧

+−⎟⎟⎠

⎞⎜⎜⎝

⎛−= ∫

γμμ

γμμ

ここで

35

( )( )

γγα

++−−

=

==

1

,min,min

0 BDDTHGP

PDD

PSS

VVVVV

VVUVVU

である。 から

( ) ( )⎭⎬⎫

⎩⎨⎧ −

+−−

−+

= 220

21

SDSDGG

C

SD

OX UUUUV

EUU

L

CWI γμ

ピンチオフで電流がピークになったところでピンチオフとなり、それ以上のドレイン電圧

では電流は一定になるとする。その場合のピンチオフ電圧は式を微分して求める。

( ) ( ) ( )

0

2111

2

22

0

=

⎟⎟⎠

⎞⎜⎜⎝

⎛ −+

⎭⎬⎫

⎩⎨⎧ −

+−−−+−⎟

⎟⎠

⎞⎜⎜⎝

⎛ −+

=

C

SD

SDSDGGC

DGGC

SD

OXD

EUU

L

UUUUVE

UVE

UUL

CWdVdI

γγ

μ

から

( ) ( ) ( )

( ) ( ) ( ) ( )

( ) ( )( )( ) ( ) ( ) ( )

( )( )0

211

21

2111

211

2111

22

222

22

22

=

+−+−+−

+−=

⎭⎬⎫

⎩⎨⎧ −

+−−−−+−+−++−=

⎭⎬⎫

⎩⎨⎧ −

+−−−+−−+=

⎭⎬⎫

⎩⎨⎧ −

+−−−+−⎟

⎟⎠

⎞⎜⎜⎝

⎛ −+

SCGGDSCD

SDSDGGSCGGDSCGGD

SDSDGGDGGSDC

SDSDGGC

DGGC

SD

ULEVUULEU

UUUUVULEVUULEVU

UUUUVUVUULE

UUUUVE

UVE

UUL

γγγ

γγγ

γγ

γγ

となり、整理すると

( ) 01

22 22 =++

−−+ SCGG

DSCD ULEVUULEUγ

となる。VP を求めるにはこれを解けばよい。その結果は以下のように求まる。

( ) ( ) ( )22

12

SCGG

SCSCP ULEVULEULEV −+

+−±−−=γ

要約すると

( ) ( ) ( )22

0

12

SCGG

SCSCP

BDDTHGGG

SD

VLEVVLEVLEV

VVVVVVV

−+

+−±−−=

+−−=≥

γ

γα

36

( ) ( )

( ) ( ) PDSPSPGG

C

SP

OX

PDSDSDGG

C

SD

OX

VVVVVVV

EVVL

CWI

VVVVVVV

EVVL

CWI

>⎭⎬⎫

⎩⎨⎧ −

+−−

−+

=

≤⎭⎬⎫

⎩⎨⎧ −

+−−

−+

=

220

220

21

21

γμ

γμ

となる。 物性値パラメータ 評価には、これらの値を用いた。それぞれの値からしきい値やゲート容量を計算してい

る。 表 3.5.Spice パラメータ

FET1 MES 構造部 FET2 MIS 構造部

L= 2 um L= 2 um W= 100 um W= 100

Rcon 1.000 Ωmm Rcon

tAlGaN 24 nm tAlGaN 55 nm Xd 100 nm Xd 100 nm

mob 800 cm2/Vs mob 800 εg 10 ε0 εg 10

KP= 2.95E-04 A/V2 KP= 9.70E-05 A/V2 ε0 8.85E-14 F/cm ε0 8.85E-14

Ec 2.0E+06 V/cm Ec 2.0E+06

vmax 2.0E+07 cm/s vmax 2.0E+07 Qs 6.0E+12 cm-2 Qs 6.0E+12 cm-2

VT00= -2.60 V VT00= -5.97 V γ 0.24 γ 0.73 α 4.0E-07 α 1.2E-06

α 加速 0.001 α 加速 0.001

GAMMA 20.0 GAMMA 60.8 PHI 600 V PHI 600 η 1.13E-13 η 3.45E-13

Cg 1.06E-12 F Cg 3.22E-13 F

37

SPICE での AC 解析には、図 3.16 のように AC 電源をゲート側、ドレイン側に個別に置

き、それぞれの場合で計算をすることで Y パラメータを得ることとしている。周波数は 1GHｚとしている。

SPICE では、DC 特性も同時に出力でき、図 3.16 の高周波小信号等価回路から出力され

た Y パラメータから Cgs と Cgd を求めた。その結果を図 3.17 に示す。 Id_1Gate は真性部分を指し、1+2Gate はフィールドプレート部分の MIS 構造を示して

いる。 ※また、FP 部分に負帯電領域が形成され、高抵抗化されたことも含め特性を考察するた

め、フィールドプレート部分の 2DEG 濃度 Qs を-1.4E+12 分少なくし、特性を調査した。

また、負帯電領域の形成時には、フィールドプレート直下のしきい値は Qs の減少で、-4.57となる。

0Vdg

g11 v

iy == 0Vg

d

g12 v

iy ==

0Vdg

d21 v

iy == 0Vgd

d22 v

iy ==

Drain

AC電源 AC電源

DC電源 DC電源

SourceSource

GateGate Drain

38

0.00.20.40.60.81.01.21.4

0 1 2 3 4 5Drain Voltage[V]

Cap

acita

nce[

pF]

0

5

10

15

20

25

Dra

in C

urre

nt[m

A]

Cgd(Normal)

DC(Normal) DC(Stress)

Cgd(Stress)

図 3.17.SPICE 結果

この結果から DC 特性では高抵抗層の影響でピンチオフ前の電流値が減少した。Cgd-V特性では、Cgd 特性で二段特性が見られるが、負帯電によるしきい値の変化で二段目の容

量が見えなくなったことが分かった。そして、Vd=0V での容量も減少していることも再現

できている。三極管領域での抵抗値は、70Ωから 80Ωに増加した。 この容量の増加に対して、許容範囲がいくらまでなら実際の高周波動作に影響がないか

は、具体的な数値は示さないが、この容量が少なければ少ないほど良いことは簡単に分か

る。フィールドプレート長が長ければ容量は増加する。高周波動作にとっては、あまりよ

ろしくない。また、長すぎればドレイン端に直接電界がかかってしまい、そこで絶縁破壊

を起こしかねない。しかし、短ければ、電界緩和が行われる場所（距離）が短くなるため、

フィールドプレートの効果が期待できるとは言えないだろう。また、フィールドプレート

直下の保護膜厚を厚くすれば、しきい値は増加し、そして容量は減少する。しかし、しき

い値が深くなりすぎれば、結局電界がゲートエッジに集中してしまうため、フィールドプ

レートの効果が期待できない。 フィールドプレートの設計には、フィールドプレート長としきい値の関係をしっかり考

慮し、電界がゲートエッジと均等にかかるようなしきい値と距離を考えなければいけない。

39

3.8 保護膜違いによるしきい値の変動 表 3.6.MIS 構造のしきい値

しきい値

SiN 膜 -4.7 [V]

SiO2 膜 -10.1 [V]

次に、SiN 膜のしきい値が非常に低い値であったことが分かった。通常の SiN 膜であれ

ば、一般的に比誘電率は、7.5 程度である。この比誘電率から出される MIS 特性のしきい

値を考えてみる。今回、MIS 構造のしきい値は簡単な式から導き出すこととする。 VCQ ∂⋅=∂

という式から計算する。Q はしきい値と定義するための 2DEG の電子濃度であり、C は

容量、V はゲート電圧である。さらに Q が 1×1013cm-2となる際の電圧をしきい値とする。

また、MIS 構造となっているため、容量 C は直列接続の計算から導き出す。

MISAlGaN CCC111

+=

である。CAlGaNは、AlGaN の容量であり、CMISは MIS 構造の容量である。AlGaN の比

誘電率を 10 とし、AlGaN 膜厚を 25nm とし、SiN 膜の比誘電率を X とし、25nm 堆積し

ているものとする際のしきい値は、図 3.18 のようになる。 さらに、AlGaN の比誘電率を 10 とし、AlGaN 膜厚を 25nm とし、SiN 膜の比誘電率を

7.5 とし、X[nm]堆積しているものとする際のしきい値は、図 3.19 のようになる。

40

-60

-50

-40

-30

-20

-10

0

0 100 200 300

非誘電率

しき

い値

電圧

[V]

図 3.18 比誘電率に対するしきい値の変動値

-20

-15

-10

-5

0

0 10 20 30 40 50 60

絶縁膜厚[nm]

しき

い値

電圧

[V]

図 3.19.絶縁膜厚に対するしきい値の変動値

41

実際の MIS 構造のしきい値が-4.7V であったことから、考えると、計算上はこの二つの

結果から、絶縁膜が 25nm 成膜されている場合、比誘電率は 251 であることが分かる。 さらに、比誘電率が 7.5 であった場合の絶縁膜厚は 1nm 以下であることが分かる。 この二つの結果から、簡単な式の上で計算できるような良質な膜でないと考えられる。

そこで、この絶縁膜は、実は非常にリークしやすい膜ではないかと考えた。これはあくま

で仮定であり、この絶縁膜がリークしやすいかを確かめるためには、金属-絶縁膜-金属とい

う構造のサンプルを成膜時に作っておかなければならない。これは、今後の研究室でマス

ク設計を行う際に注意すべき点である。 また、この絶縁膜がリークしやすい低抵抗な物だとした場合にしきい値が浅くなるかと

いう説明を行う。図 3.20 にしきい状態となった時のゲート金属-SiN 膜-AlGaN-GaN のバ

ンド図を示す。このバンド図を使いしきい値が浅くなる理由を説明する。

SiNAlGaN

GaN

Vg

EF

EC

図 3.20.絶縁膜にかかる電位分布としきい値変動

例えば、Vg（ゲートバイアス）に-10V を印加ししきい値となった場合を考えれば分かり

やすいだろう。ここで、もし SiN 膜が低抵抗でリークが流れてしまった場合、ゲートから

流れた電子が SiN 膜と AlGaN 界面にある界面準位につかまることになる。界面準位は、

1018cm-3程度はあるのではないかと言われているぐらい、非常に多いためこの界面準位に電

子がトラップされてしまう。そこで、次に界面に電子がトラップされた場合のバンド図を

42

考える。その時のバンド図を図 3.21 に示す。

SiNAlGaN

GaN

Vg

EC

EF

図 3.21.リークがある場合のバンド図

赤いバツをつけているのが電子だと考えて欲しい。界面準位が伝導帯から何 eV にあるかは

わからないため、このような表し方とした。まず、この界面の負帯電により、バンドは上

に持ち上がる。SiN 膜と AlGaN の障壁高さは、材料で決まってくるため同じである。また、

ゲートよりの AlGaN の伝導帯が持ち上がることで AlGaN と GaN の界面の準位も持ち上

がる。どの程度持ち上がるかは、正確な値が分からないため記さないこととする。AlGaNと GaN の障壁高さも決まっているため、図 3.21 のように 2DEG 層が形成されている領域

が変化することになる。このため、さきほどと同じゲートバイアスをかけているのにもか

かわらず、この状態はしきい状態でなくなってしまった。さらに界面に負帯電があるため

ゲートバイアスは、負帯電がないときよりも、さらに正側にバイアスを印加しなければな

らなくなる。このためにしきい値が低くなったのではないかと考えた。 また、同じ SiN 保護膜の MIS 構造のデバイスのゲートリークを見たが、AlGaN の抵抗

が高いために確認することが出来なかった。もしも、AlGaN の抵抗が低ければ、絶縁膜の

抵抗もある程度確認できたと思われる。 これらから、絶縁膜のリークが大きく影響しているのではないかということで、次に、

DC 測定を行った際のそれぞれのゲートリークをみてみることとする。

43

3.9 Cgd 特性の二段特性におけるフィールドプレート容量の考察 SPICE 特性などから二段特性が見られたが、この容量が同じだったことに対する考察を

おこなう。通常二段目の容量が同じである理由として、誘電率や膜厚が違っていたことが

考えられる。過去に卒業した先輩が SiN 膜を絶縁膜形成時同時に入れた Si ダミーサンプ

ルを BHF（フッ酸）でエッチングし、AFM（タッピングモード)で 2 サンプル測定した結

果、33nm,39nm でした。予定していた 25nm よりも厚く堆積されていたことが分かった。

さらに、以前からの研究室のデータとして、SiO2 膜の誘電率は高く出る傾向があった。 通常の SiO2 膜の誘電率は 3.9 程度とされている。この誘電率が 5.5 程度まで上昇する

ことが分かっている。ちなみに、この SiO2 膜をアニールすることで誘電率が下げられる

ことが分かっている。アニールを行うことで、より正確に形成されるようである。 SiO2 膜の膜厚は、現在過去のデータを調査中であるが、分かってはいない。まず挙げ

られることは、通常は誘電率が 7.5 と高い SiN 膜の膜厚が厚く、誘電率が 3.9 程度の SiO2膜の膜厚が厚く堆積したことで、二段目の容量が見えたのではないかと思われる。

44

3.10 抵抗モデルでの解析 さらなる解析のため、さらには、それまで用いていたモデルの物理的解析意味などが不

明瞭なことから、新たなモデルを提案する。

図 3.10.1 分布定数回路

先ほどの SPICE での多分割でも多少触れたが、ゲート直下は容量と、チャネル抵抗の

分布定数回路で構成されていると考えられる。この一部を集中定数回路で表現した。

図 3.10.2 集中定数回路

これは、ドレイン側の抵抗とソース側の抵抗と容量で構成されるものだと考えられる。

こちらで考えていくが、まずこちらの回路の式を解きどのように Y パラメータが構成され

るかを考えてみる。 すると、次のような式となった。

CjRR

RRCωy

Sd

Sd2O

2

11 ω++

=

( ) Sd

SO

Sd

SdO12 RR

RCj

RR

RRCy

+−

+−=

ωω 2

2

2DEG AlGaN

Gate

GaN

Cds

Source Drain dRCo Rs

45

Sd

dmSO2

Sd

dmd2SO

2

21 RR1)-R(gRωC

j)R(R

1)-R(gRRCωy

++

+=

2

Sd

2SddSdm

2SO

Sd

Sm22 )R(R

)R(RC1)-R(gRCωj

RRRg1

y+

+++

++

=

この式で注目したいのは、Y12 の実部である。以前の GaAs のモデルでは、こちらが

Y12=0 と定義されている。しかし、実際は有限の値を持つ。次に、各 Y パラメータの実部

をみてみる。 表 3.10.1

y11 y21 y12 y22

Vd=1V 6.9×10-03 4.4×10-04 -3.5×10-03 1.4×10-02

Vd=10V 3.1×10-03 1.4×10-02 -2.1×10-05 1.0×10-04

この表からも分かるように、ピンチオフ後であれば無視しても良いが、ピンチオフ前で

は、各値に比べ無視できないことが分かる。これは、GaAs のモデルがピンチオフ後の五

極管領域に対応したモデルであると考えられる。実際の解析には、ピンチオフ前と後で抽

出方法を変えなければならないが、それは、非常に手間でありピンチオフ前と後の区切り

の問題もある。しかし、今回の抵抗モデルではこれらをすべて一様に表現できるため、新

たなトランジスタモデルとして優位なものであると考えられる。 つぎにその時の実測値を示す。

46

0

10

20

30

40

50

60

70

0 2 4 6 8 10 12 14 16 18 20Drain Voltage[V]

Con

duct

ance

[mS]

図 3.10.1 SiN 膜のコンダクタンス

Normal測定 Stress測定

Rs

Rd

47

0

10

20

30

40

50

60

70

0 2 4 6 8 10 12 14 16 18 20Drain Voltage[V]

Con

duct

ance

[mS]

図 3.10.2 SiO2 のコンダクタンス コンダクタンス表記とした理由は、ピンチオフ後のドレイン抵抗の高抵抗により、三極

管領域の抵抗を評価できないので、コンダクタンス表記とし解析をした。 これらのものから分かるように、この抵抗モデルでもフィールドプレートでのピンチオ

フが確認できた。そして、SIN 膜では、電流コラプスを高抵抗化したとして捉えること

が出来た。ソース側で抵抗がピンチオフ後に減少してしまう点や SiN 膜で Stress 測定に

よりソース側の抵抗も増加してしまった要ることに関しては、ソース抵抗とドレイン抵

抗との二つで表現したことが原因であると考えられる。ソース抵抗やドレイン抵抗・容

量等の分布数を増やせば、これは解消できると考えられるが、パラメータ抽出が難しい

ため課題の一つである。また、このモデルの周波数依存の解析も行えていないため、課

題である。

Normal測定 Stress測定

Rs

Rd

48

第4章 結論

半導体パラメータアナライザを用いたDC解析とネットワークアナライザを用いたAC解

析よりフィールドプレート構造における電流コラプス現象における比較を行った。Stress測定を行った際に DC 特性では 3 極間領域に差が見られた。SiN 膜のサンプルで 3 極間領

域がより高抵抗化されており、SiO2 膜では高抵抗化があまり見られない結果が得られた。

それらの結果を AC 測定と Vg-Id 特性、さらには、各保護膜の MIS 構造の特性を調べるこ

とでゲートリークが界面準位にトラップされたことが原因だとつきとめた。そして、Cgd特性の二段特性が消えたこともゲートリークにより界面準位での負帯電が起こり、しきい

値の正方向へのシフトしたことが原因である。また、絶縁破壊によりゲートリークが増加

した原因として、フィールドプレート直下の MIS 構造が浅いしきい値を持つことが、そも

そもの原因であえる。浅いしきい値をもつ原因には、SiN 膜が低抵抗であることが考えら

れる。しかし、絶縁膜の抵抗を調べるためには、AlGaN が低抵抗なものを用いるか、金属-絶縁膜-金属構造を用いて、絶縁膜抵抗を測定しなければいけない。

本研究でフィールドプレートを持つ 2 サンプルを DC 測定と AC 測定の解析を行った。

その結果、フィールドプレートにはフィールドプレート直下のしきい値が影響しているこ

とが分かった。さらに、このフィールドプレートが機能するかしないかを、MIS 構造をも

つフィールドプレートのしきい値が左右させていることを突き止めた。ゲートエッジとフ

ィールドプレート端に均等に電界がかかる設計方法が重要である。

49

第 5 章 高耐圧化構造における FIELD PLATE 長依存性の測定及び考察

株式会社東芝と共同研究を行った。その際に、提供をしていただいたサンプルの測定結

果を示す。サンプルの構造は図 3.26 であり、フィールドプレート長が変化したものを用い

ている。

D S i-Al0.25Ga0.75N

GFP

0.2μm ~ 1.5μm

i-GaN

SiC図 3.26.サンプル構造

0

0.02

0.04

0.06

0.08

0.1

0.12

0.14

0.16

0.18

0 5 10 15 20 25

Vd[V]

Id[A

] GFP02GFP03GFP05GFP06_GFP08GFP10GFP15

図 3.27.DC 特性結果

50

0.0E+00

2.0E-13

4.0E-13

6.0E-13

8.0E-13

1.0E-12

1.2E-12

1.4E-12

1.6E-12

0 5 10 15 20 25

Vd[V]

C[F

]GFP02

GFP03

GFP05

GFP06

GFP08

GFP10

GFP15

図 3.28.Cgs-V 特性結果

0.E+00

1.E-13

2.E-13

3.E-13

4.E-13

5.E-13

6.E-13

0 5 10 15 20

Vd[V]

C[F

]

0 .2um

0.3um

0.5um

0.6um

0.8um

1.0um

1.5um

図 3.29.Cgd-V 特性結果

51

大野研究室のT型ゲートと違いフィールドプレート長が0.2um , 0.3um , 0.5um , 0.6um , 0.8um , 1.0um , 1.5um となっている。DC 特性で 1.0m と 1.5um の DC 特性で電流値が低

かったのは、おそらくエピの場所違いのためである。そのほかに測ったエピサンプルでは、

フィールドプレート長依存は見られていない。さらに、Cgs が増加傾向であることも見られ

た。Cgd の二段目の容量が増加する理由はフィールドプレート長が長くなる分増加しただ

けである。ドレインバイアスが 0V の際も同様で、フィールドプレートがゲートに対して並

列なので、足し算されたのである。 次にストレス測定を行った際の結果である。サンプル数が多いため、フィールドプレー

トが 0.2um のものと 1.5um のものとを比較した。

0

0.02

0.04

0.06

0.08

0.1

0.12

0.14

0.16

0.18

0 5 10 15 20 25

Vd[V]

Id[A

]

GFP02

GFP02_Stress

GFP15

GFP15_Stress

図 3.30.ストレス測定の DC 特性結果

52

0.0E+00

2.0E-13

4.0E-13

6.0E-13

8.0E-13

1.0E-12

1.2E-12

1.4E-12

1.6E-12

0 5 10 15 20 25

Vd[V]

C[F

]

GFP02GFP15GFP02_StressGFP15_Stress

図 3.31.ストレス測定の Cgs-V 特性結果

0.0E+00

1.0E-13

2.0E-13

3.0E-13

4.0E-13

5.0E-13

6.0E-13

7.0E-13

0 5 10 15 20 25

Vd[V]

C[F

]

GFP02GFP15GFP02_StressGFP15_Stress

図 3.32.ストレス測定の Cgd-V 特性結果

53

この結果から、3 章での考察のような 3 極間領域での変化がフィールドプレート長依存か

らは見られなかった。3 極間領域ではストレスのありなしによる変化は見られない。しかし、

ピンチオフ後は変化があり、ピンチオフ直後はストレスにより電流値が減少しているが、

二段目を境に増加している。この際のゲートリークを確認すると図 3.34 のように二段目の

回復点からリークが増加している。

0.0E+00

5.0E-06

1.0E-05

1.5E-05

2.0E-05

2.5E-05

3.0E-05

3.5E-05

4.0E-05

4.5E-05

5.0E-05

0 5 10 15 20 25

Vd[V]

Id[A

]

GFP02GFP15GFP02_StressGFP15_Stress

図 3.34.ゲートリーク 当初は、ストレスにより発生したアバランシェ破壊でのホールが界面に蓄積し、回復し

たのではないかと考えられた。しかし、それであればすでにピンチオフ前から回復してい

るはずである。そこでこのバイアスを見てみると、約 6V 付近である。この点は Cgd 特性

から、ピンチオフ点がフィールドプレート端に移り出す点である。これから、このように

私は考えた。 ストレスにより 3 極間領域では見られていない程度の多少の負帯電が起こっている。こ

れが仮想ゲートを作り出しており、電流値は減少した。しかし、Cgd 特性から分かるよう

に、ゲートエッジはピンチオフし、フィールドプレートに電界がかかり出したバイアスで

アバランシェ破壊が起こる。そして、ホールの発生が界面の負帯電を消えてしまい、仮想

ゲートもなくなる。それが二段の特性のように見えたのではないかと考えた。なので、

Forward のみみられたのではないかと考えた。なので、測定バイアスが 5V までなら、回復

は起こらないはずである。その測定を行うと、図 3.35 の結果が得られた。

54

0.00

0.02

0.04

0.06

0.08

0.10

0.12

0.14

0.16

0.18

0 1 2 3 4 5

Vd[V]

Id[A

]

1st_Dark

8st_St(-1,20)_Dark

図 3.35.Vd=5V までの結果 やはり、5V までの測定では、回復は見られず減少したままであった。これらから、スト

レスバイアスの影響ではなく、界面にホールが蓄積するかが重要である。そのためにはフ

ィールドプレートで電界がかかり出さなければならない。なので、5V まででは回復しない

のである。 ここで、図 3.35 のデータで疑問をもったかもしれない。3 極間領域の DC 特性ですでに

変化がみられているからだ。さきほどでは、変化が見られていなかったものだ。 この理由は実は、図 3.30～34 までの測定結果は、ゲートバイアスが-1V のものだけでは

ないということだ。図 3.30～34 までの結果は、その前にゲートバイアスを-4V から-1V ま

でふっており、さらにその間にドレインバイアスを 0V～20V までふっている。要は、しき

い値以下のバイアスをかけており、それらがストレスとなったのだ。 定量的な評価のためには、ゲートバイアスは 1 点のみで測定した方が、より良いと思わ

れる。ちなみに第 3 章での結果には、ゲートバイアスが-1V のみの結果を載せてある。

55

サンプルのリフレッシュ 次に図 3.35 では、どのようにしてこのストレスの回復を見るのかを述べる。

図 3.35.バンドギャップ幅別の温度による電子の励起時間

この図から、300（573K（ケルビン））でアニールを行うことでミッドギャップ（GaNのバンドギャップである 3.4eV の真ん中の 1.7eV）にトラップされた電子を放出できること

が分かる。時間を短くするには、温度をもっと上げることも出来るが、それにはゲートな

どの金属劣化を引き起こすことにもなりかねないため、300とした。これらを行うことで、

一度測定し、深い準位にトラップされた電子も回復させられることが分かる。 これを用い、リフレッシュ効果によりデバイスを何度もストレスの残らない状態で測定

することが可能なのである。 光照射などによる回復が見られるとされているが、これは DC による回復は見られるが、

AC 特性により、回復されていなかったことが本研究の過程で判明した。

1.E-09

1. 0

6

9

5

1000

au

1.E-06

1.E-03

E+0

1.E+03

1.E+0

1.E+0

1.E+12

1.E+1

0 100 200 300 400 500

TEMP(K

600

)

700 800 900

T(s

ec)

E C-E T=2.0eV

1.5

1.0e0.1eV

0. eV

V

5eV

1 hour1 day

1 year

1 century

図2.3　 依存性時定数の温度

1.E-09

1. 0

6

9

5

1000

au

1.E-06

1.E-03

E+0

1.E+03

1.E+0

1.E+0

1.E+12

1.E+1

0 100 200 300 400 500

TEMP(K

600

)

700 800 900

T(s

ec)

E C-E T=2.0eV

1.5

1.0e0.1eV

0. eV

V

5eV

1 hour1 day

1 year

1 century

図2.3　 依存性時定数の温度

101

1012

109

106

103

10-3

10-6

10-

1

←1 hour ←1 day EC-ET=2.0eV

1.5e1.0e

0.5e

←1 year ←1 century

Ti

me

[s] 0.1e

0 100 800 900 1000Temp[K]

200 300 400 500 600 700

56

第6章 総括 高耐圧化構造における AlGaN/GaN HFET の測定を、DC 測定および AC 測定から解

析を行った。その結果、AC 測定から二段特性がみられ、これがフィールドプレートの効

果であるということをつきとめた。そして、その点が、デバイスでのピンチオフ点であ

り、この点が重要となることが分かった。さらに、ゲートリークがコラプス現象には重

要なポイントであることもわかった。しかし、AlGaN の抵抗が高ければ、それは見られ

ない。保護膜の抵抗値が重要なのである。 この後、その課題を解決するために金属-保護膜-金属の構造を作り、膜の抵抗値を測定

できるテグを作成する必要がある。 また、今回用いた高周波小信号等価回路は、トランジスタの五極間領域の等価回路で

ある。そのため、三極管領域での特性には回路的に疑問が生じるものの、理想の容量-ドレイン電圧特性を示したことから、この等価回路が有意なものであることがわかる。さ

らに、抵抗モデルで解析を行ったが、こちらの解析も今後のトランジスタの解析に十分

用いることが出来ると考えられる。 しかし、このモデルには、スミスチャートによるフィッティングの確認などまだまだ、

確認できていないことも数多くあるため、世の中で汎用的に用いることの出来るモデル

かは、はっきりと断言できない。しかし、簡易で GaAs の等価回路よりも物理的意味が

分かりやすいため、これらの課題をクリアできれば、今後の発展に寄与できると考えら

れる。 デバイス設計において、高周波で用いる際は、使用する電圧値、周波数などが決まっ

ているため、その電圧にあわせて設計する必要がある。容量は低く抑えた方が良く、かつ

フィールドプレートのピンチオフ電圧値もある程度の値でなければ効果を果たさない。そ

のため、各設計者はこれらを踏まえる必要があるだろう。

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謝辞 本研究を行うにあたって終始御指導、助言をしてくださいました徳島大学ソシオテクノ

サイエンス研究部先進物質材料部門 大野泰夫 教授に深く感謝いたします。研究につい

てのアドバイスだけでなく、今後の人生についてのアドバイスや指導をしていただき心よ

り感謝しております。ありがとうございました。 クリーンルームでの装置の使用方法や実験を行うにあたって必要な知識を教えてくださ

った徳島大学ソシオテクノサイエンス研究部先進物質材料部門 敖金平 講師に深く感謝

いたします。 発表会等で有益なご助言とご指導をいただきました徳島大学ソシオテクノサイエンス研

究部先進物質材料部門 酒井士郎 教授に深く感謝したします。 講義等で研究に必要な知識を教えていただきました徳島大学ソシオテクノサイエンス研

究部 大宅薫 教授に深く感謝したします。 発表会等で有益なご助言とご指導をいただきました徳島大学ソシオテクノサイエンス研

究部 富永喜久雄 助教授に深く感謝したします。 常日頃から私の質問に対して丁寧に教えてくださり、有益な議論をしてくださった徳島

大学ソシオテクノサイエンス研究部先進物質材料部門 直井美貴 助教授に深く感謝いた

します。 有益な議論をしてくださり、講義においてもご指導してくださった徳島大学ソシオテク

ノサイエンス研究部先進物質材料部門 西野克志 助教授に深く感謝いたします。 装置運営やクリーンルームの運用などご協力いただきましたソシオテクノサイエンス研

究部総合技術センター 稲岡武 技術職員に深く感謝いたします。 研究の環境を整えていただいたソシオテクノサイエンス研究部総合技術センター 桑原

明伸 氏、山中卓也 氏に深く感謝いたします。 研究を行う上での心構え、研究の進め方、考え方など研究に関する多大な知識をくださ

った 菊田大悟氏（2005 年度博士卒、現豊田中研）に深く感謝いたします。 学部時代に研究の基礎を教えていただき、大学院でも日々私のために研究環境を整えて

くださった 岡田政也氏（2008 年度博士卒、現住友電工）石尾隆幸氏（2007 年度修士卒、

現富士通マイクロエレクトロニクス）、菅良太氏（2007 年度修士卒、現新日本無線）、松浦

一暁氏（2007 年度修士卒、現ユーディナ）、山岡優哉氏（2007 年度修士卒、現太陽日酸）

伊藤秀起氏(2008 年度修士卒、現キャノン）、柏原俊彦(2008 年度修士卒、現デンソー）、亀

岡紘氏(2008 年度修士卒、現デンソー）、原内貴司氏(2008 年度修士卒、現日亜化学工業）、

乗松泰治氏(2008 年度修士卒、現富士重工）に深く感謝いたします。 学部時代から研究室での苦楽を共にし、本研究を進める上で常に議論や助言、息抜きの

手伝いまでしていただいた 大室圭佑 氏、奥山祐加 氏、澤田剛一 氏、許 恒宇 氏、

野久保宏幸 氏、国貞雅也 氏(2007 年度学部卒、現日亜化学工業) 、近藤真也 氏(2007年度学部卒、現日亜化学工業)に感謝いたします。

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共同研究として本研究に関わるきっかけを与えて下さった東芝(株研究開発センター 津

田邦男 氏 をはじめとする皆様に深く感謝いたします。 本研究を進めるにあたって試料や知識を提供いただきました 株式会社パウデックに深

く感謝いたします。