AlGaN/GaN HEMT 構造表面準位の電気的評価...

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平成 14 年度 修士論文 AlGaN/GaN HEMT 構造表面準位の電気的評価 に関する研究 徳島大学大学院 工学研究科 電気電子工学専攻 菊田 大悟

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平成 14 年度 修士論文

AlGaNGaN HEMT 構造表面準位の電気的評価 に関する研究

徳島大学大学院 工学研究科 電気電子工学専攻 菊田 大悟

平成 14年度 修士論文 内容梗概 電気電子工学専攻

研究題目 AlGaNGaN HEMT 構造表面準位の電気的評価に関する研究

氏 名 菊田 大悟

はじめに 窒化ガリウムは飽和電子速度が 26times107 cms と現在使用されているガリウム砒素より大きいことから

超高周波デバイスとして期待されているまたバンドギャップが 34 eV と大きくブレークダウン電界が

3times106 Vcm と大きいので高速動作可能でありながら高出力が得られるため特に次世代の無線分野に期待

されている 窒化ガリウム系 FET の開発で大きな問題になっていることに電流コラプスがある電流コラプスの原因

としてはバッファ層のトラップや表面準位が指摘されている表面準位については電子トラップ型かホー

ルトラップ型かによってトランジスタの耐圧が大きく変わるそこで本研究において AlGaNGaN HEMT表面準位をオープンゲート FET という新しい評価法を用いて評価を行ったまた理論的考察としてデバ

イスシミュレーションによる評価も行った 表面準位測定 オープンゲート FET は通常の FET がチャネル部全面にゲート金属を被せてあるのに対してチャネル

部中央のゲート金属を一部取り除いた構造になっている(図 1)このような構造でソースドレイン間に 01 V の電圧を印加しゲート電圧を 0 から-8 V まで変化させそのときのドレイン電流を測定した(図 2)SiO2

膜のない FET ではゲート電圧を変化させてもカットオフしないがSiO2膜をつけた FET では開口部にも

金属ゲートがあるかのように電流が変化したこのことは SiO2を堆積させた場合ゲート電極のない部分

の表面電位がチャネル部両側のゲート電極で制御されていることを示している デバイスシミュレーション 実験結果を理論的に考察するためデバイスシミュレーションを行ったオープンゲート FET の構造で

SiO2と AlGaN 層界面に界面準位を 1times1014 cm-2導入しそのエネルギー準位を伝導帯より 15 eV ものか

ら 25 eV のものまで変化させたときの Id-Vg特性をシミュレーションしたその結果22~25 eV(ホール

トラップ型)のときゲート電極で開口部表面の電位が制御され実験結果とほぼ同じ Id-Vg 特性が得られた

(図 3)また15 20 eV(電子トラップ型)のときは開口部表面の電位は変わらなかったこのことより

界面トラップの特性によっては開口部の表面電位がゲート電極によって制御されることが確認できた まとめ デバイスシミュレーションの結果より AlGaN 層表面準位の特性により開口部の表面電位がゲート電極

で制御されたりされなかったりすることが確認できたこのことより実験で得られた Id-Vg特性の違いは表

面準位によるものと言うことができSiO2AlGaN 界面はホールトラップ型であることが示唆されたホー

ルトラップ型の表面準位が存在するとトランジスタの OFF 耐圧を向上させることができるので SiO2パッ

シベーションは AlGaNGaN HEMT の高耐圧化に利用できると思われる

【大野研究室】

ゲート電極 SiO2パッシベーション

(a) (b)

ゲート電極

2DEG

GaN 層

チャネル パッシベーション

ドレイン電極

ndash8 ndash6 ndash4 ndash20

50

100

Vg [V]

I d [μ

A]

ET=150eV

220ndash250eV

200eV

Metal Gate

0ndash10 ndash50

10

20

30

40

Vg [V]

I d [μ

A]

SiO2なし

SiO2あり

全面ゲート金属

Vds=01V

0

図1 オープンゲート FET の構造図 (a)平面図 (b)断面図

ソース電極 図2 Id-Vg特性

図 3 シミュレーション結果

目次 1 序論

11 背景および目的 4

12 本論文の構成 5

2 表面準位のデバイスへの影響と評価方法

21 表面準位について 6

22 表面準位のデバイスへの影響 6

23 表面準位の評価方法 7

3 オープンゲート FET の作製と基本性能評価

31 はじめに 8

32 試料構造とデバイス作製 8

33 基本性能の評価 10

4 オープンゲート FET を用いた表面準位の測定

41 はじめに 16

42 オープンゲート FET の構造 16

43 オープンゲート FET の I-V 測定 17

44 電子トラップとホールトラップ 19

45 オープンゲート FET の I-V 特性の考察 22

46 まとめ 27

5 デバイスシミュレーションを用いた表面準位の考察

51 はじめに 28

52 デバイスシミュレーション 28

53 シミュレーション構造 29

54 トラップのモデル 30

55 シミュレーション結果 30

56 まとめ 33

6 本研究のまとめ 34

2

付録

(1) デバイス作製プロセス 35

(2) C-V 特性およびキャリアプロファイル 39

(3) TLM 法とコンタクト抵抗 42

(4) 深い準位のモデル 46

謝辞 49

参考文献 51

著者のこれまでの研究発表 52

3

第 1 章 序論 11 背景および目的

1947 年にベル研究所の研究チームによってバイポーラトランジスタが発明され1948

年に John Bardeen と Walter Brattain がrdquoPoint-Contact Transistorrdquoを発表した翌年

William Shockley が接合型ダイオードトランジスタについての論文を発表しそれ以来

半導体デバイスは急速な発展を遂げてきた[1] 現在では結晶成長技術プロセス技術の

成熟したシリコン(Si)デバイスが半導体デバイスの大部分を占めているSi デバイスはスケ

ーリング則[2]に従い微細化の道を進むことにより集積化高速化低消費電力化が進ん

だしかしSi デバイスは飽和電子速度が 1times107cms と低いため同じゲート長ではガリウ

ム砒素(GaAs)やインジウムリン(InP)窒化ガリウム(GaN)シリコンゲルマニウム(SiGe)

など化合物半導体の方がより高速なトランジスタを作製することができる現在では最も

高速なトランジスタとして InP 系 HEMT(High Electron Mobility Transistor)で電流遮断

周波数(fT)が 500GHz 以上のものや SiGe HBT(Heterojunction Bipolar Transistor)の

350GHz があり超高速トランジスタにおいて化合物半導体は重要なものになっている

Si の MOSFET(Metal Oxide Semiconductor Field Effect Transistor)のゲート長は現在

013μm であるゲート長が短くなれば破壊電界の関係から電源電圧を下げなければなら

ないしかし電源電圧は理論的には 250mV 程度までしか下げることができないので短

ゲート長化にも限界があるSi の場合10nm が限界とされているが GaN では破壊電界が

Si より 10 倍高いのでゲート長は Si の 10 分の 1 まで可能であるこの点においてもワイド

バンドギャップ半導体の方が Si より高速なトランジスタが作製できると考えられる[3]

窒化ガリウムは1993年にはじめてMESFET(Metal Semiconductor Field Effect Transistor)が

M Asif Khan氏らによって作られ[4]その後AlGaNGaN HEMTが作られた[5]窒化ガリ

ウムは飽和電子速度が26times107cmsとGaAsよりも大きいので高周波デバイスに適している

現在ではゲート長012μmで電流遮断周波数が120GHzを超えるものが作られている[6]ま

た窒化ガリウムはバンドギャップが34eVと大きくブレークダウン電界が3times106Vcmと大

きいので携帯電話基地局用の高出力デバイスとしても期待されており現在では113W

(35Wmm)のデバイスが開発されている[7]窒化ガリウムはこれまでの材料と違い高速

4

動作可能でありながら高出力が得られるので特に無線分野で他の半導体より有利である

また近年の携帯電話やインターネットの普及に伴いマイクロ波を用いた高速通信の需

要が急激に伸びている現在では第3世代携帯電話の方式であるIMT2000(International

Mobile Telecommunication 2000)の2GHz無線LAN(Local Area Network)としての

Bluetoothの24GHzIEEE80211aの5GHzラストワンマイルとしてのFWA(Fixed

Wireless Access)の22GHzが使われ始めており次世代の通信としては60GHz帯を使い

1Gbpsのものが開発されているこのような次世代高速通信を可能とする素子として窒化ガ

リウムは期待されている

窒化ガリウム系 FET の開発で大きな問題になっていることに大きなゲートリーク[8]と

電流コラプスがある[9]電流コラプスの原因としてはバッファ層や表面の深い準位が指摘

されているまた表面準位については電子トラップ型かホールトラップ型かによってト

ランジスタの耐圧を大きく変えることができる[10]しかし窒化ガリウムにおいて表面準

位はまだ十分に解析されていないそこで本研究においては AlGaNGaN HEMT 表面準位

の電気的評価をオープンゲート FET という新しい評価法を用いて行ったまた理論的考

察としてデバイスシミュレーションによる評価も行った

12 本論文の構成

まず第 2 章で表面準位の基本的な説明を行う第 3 章においてオープンゲート FET の作

製方法と基本的なデバイス特性評価を述べる第 4 章ではオープンゲート FET を用いた

AlGaNGaN HEMT の表面界面準位の評価および考察について述べる第 5 章では第 4 章

の結果についてデバイスシミュレータを用いて理論的考察を行う第 6 章で本研究の全体

的なまとめを行う

5

第2章 表面準位のデバイスへの影響と評価方法

21 表面準位について

半導体表面では半導体結晶中と異なり片側で結晶の周期性がなくなっているそのため

表面の原子は自由エネルギーを下げるために原子の再配列や緩和が行われるこのような

ことが行われると表面ではバルク結晶中とはことなった電子状態を持つようになりバルク

結晶中にはないエネルギー準位ができるこのエネルギー準位が表面界面準位と呼ばれ

ているバルク結晶の周期性をそのまま断ち切ったldquo理想的rdquoな表面での表面準位は初歩

的な固体電子論で確かめることができるしかし実際の表面では再配列や緩和分子の吸

着などにより複雑である[11]一般に Si 半導体では表面準位は価電子帯から伝導帯まで連

続的に準位が存在しているとされその状態密度は NSS(E)[cm-2eV-1]で表されている化合

物半導体では表面準位は離散的と考えられている

22 表面準位のデバイスへの影響

FET などのデバイスで表面準位が存在した場合OFF 耐圧にもっとも影響が現れる[10]

表面準位はそのエネルギー準位によって電子トラップ型とホールトラップ型に区別するこ

とができる[12]電子トラップ型の場合表面の電位はソースドレイン電極の電位と一致

するホールトラップ型の場合表面の電位はゲート電極の電位と一致するそのため表

面準位が電子トラップ型の場合ドレイン電極の電位が半導体表面のゲート近傍まで伝わ

っているため空乏層はゲート電極直下にしか広がらずゲートドレイン間距離を変えて

も耐圧が変わらない一方ホールトラップ型の場合ドレイン電極近傍までゲート電極

電位が伝わっているため空乏層はドレイン電極まで広がるそのためゲートドレイン

間距離を変えることで耐圧を変えることができる

表面準位のほかの影響としてゲートドレインラグや電流コラプスがある[13]表面にト

ラップが存在するとそのトラップが帯電放電を行うためドレイン電流が不安定になる

またトラップの帯電放電には数ミリ秒から場合によっては1万年以上要するそのた

めゲートやドレイン電圧を変化させてもドレイン電流が瞬時に応答せず変化が遅れてし

まうSi デバイスや GaAs デバイスではイオン注入やリセス構造にすることで表面準位の

6

影響がでないように工夫されているがGaN系デバイスではまだこのような技術が確立され

ていない

23 表面準位の評価方法

表面準位の特性を決めるパラメータは主にエネルギー準位(ET)捕獲断面積(σ)密度(NT)

の3つであるこれらのパラメータを評価するために多くの測定方法があるよくに用い

ら れ る 方 法 で は DLTS(Deep Level Transient Spectroscopy) 法 高 周 波

C-V(Capacitance-Voltage)法XPS(X-ray Photoelectron Spectroscopy)法があるDLTS 法は

MIS(Metal Insulator Semiconductor)型構造においてパルス状の信号をゲートに与えそ

のときの容量変化の時間依存性を温度掃引しながら行うことでトラップのエネルギー準位

と密度が得られる高周波 C-V 法では MIS 型構造での C-V 測定結果と表面準位が存在し

ない場合の理想 C-V 特性の差から計算でエネルギー準位と密度が得られるXPS 法では表

面に X 線を照射することで電子遷移を起こさせ放出されるエネルギーにより準位を決定

するこれらの方法ではエネルギー準位密度を測定することができるが実際のデバイス

で重要になる電子トラップ型ホールトラップ型の判定が困難である本研究で用いたオ

ープンゲート FET は電子トラップ型ホールトラップ型の判定のために考案されたもので

ある

7

第3章 オープンゲート FET の作製と基本性能評価

31 はじめに

この章ではオープンゲート FET を作製するにあたりAlGaNGaN HEMT 結晶構造とデ

バイス作製法およびデバイス基本性能評価について述べる

32 試料構造とデバイス作製

本研究に用いた結晶ウェハは 2 枚であるそれぞれの結晶構造を表 31 に示しウェハ断面

図を図 31 に示す両ウェハとも基板はサファイア基板で膜厚 330μm であるその上に

MOCVD(Metal-Organic Chemical Vapor Deposition)法でアンドープの GaN を 1 または 2

μm 成長しその後アルミニウムの組成が 2631のアンドープの AlGaN を約 30nm 成長

してある評価用サンプルはそれぞれのウェハから 1 個ずつ作製したウェハ A から作製

したサンプルをサンプル A としウェハ B から作製したサンプルをサンプル B とする

デバイス作製は徳島大学大野研究室の基本作製プロセス(付録1)に沿って行ったプ

ロセスフロー図を図 32 に示すまずRIE(Reactive Ion Etching)法でエッチングし素子

間分離を行ったつぎにソースドレイン電極として電子線蒸着法を用いて TiAl を

20200nm 蒸着したその後オーミック電極化アニールとして窒素雰囲気中で 65010

分間のアニールを行ったつぎにパッシベーション膜として SiO2を電子線蒸着法で 60nm

堆積した最後にゲート電極として NiAu を 5060nm を電子線蒸着法で蒸着した

表 31 ウェハ構造

ウェハ A ウェハ B

材料 組成比 膜厚

[μm]

不純物濃度

[cm-3] 組成比

膜厚

[μm]

不純物濃度

[cm-3]

Undoped-AlGaN Al=026 003 Al=031 0025

Undoped-GaN 2 1

サファイア基板 330 330

8

ウェハカット

ゲート電極形成

(電子線蒸着NiAu 5060nm)

パッシベーション膜堆積

(電子線蒸着SiO2 60nm)

素子間分離(RIE)

(エッチング深さ60nm)

アニール

(N2中65010min)

オーミック電極形成

(電子線蒸着TiAl 20200nm) 2DEG

AlGaN

i-GaN

サファイア基

図 31 ウェハ断面図

図 32 プロセスフロー図

9

サファイア基板 サファイア基板

絶縁体膜

(SiO2)

ソースドレイン電極 ソースドレイン電極

ゲート電極

(a) MES 型 (b) MIS 型

図 33 デバイス構造(断面図)

33 基本性能の評価

今回作製したデバイスの基本性能の評価としてゲート長 4μm の MESFET と MISFET

を用いたそれぞれのデバイス構造を図 33 に示すゲート幅は 50μm でソースゲート

間ゲートドレイン間は 4μm であるそれぞれの Id-Vd特性を図 34 に示す図 34 よ

りサンプル AB とも良好なピンチオフをしているのがわかりMES 型MIS 型ともトラ

ンジスタとして動作していることがわかるサンプル A では熱等に起因していると思われ

るドレインコンダクタンス(gd)が負の部分があるまたドレイン電圧を 0 から 15V へ

上げていく方向と 15 から 0V へ下げていく方向でドレイン電流が異なっておりトラップ

等の影響が出ているものと思われるつぎに同じトランジスタでの Id-Vg特性を図 35 に示

す図 35 よりサンプル AB とも MIS 型においてゲートリーク電流が MES 型に比べて大

幅に減少していることがわかりSiO2 膜が絶縁体として機能していることがわかるしか

し通常 MIS 型の場合はゲート容量が減少するためドレイン電流は小さくなり相互コン

ダクタンスも小さくなる今回ドレイン電流値に差がないこのことは SiO2膜が良好な絶

縁膜でなく導電性がありゲート容量は MES 型と同じであると考えられる一方SiO2 の

容量測定の結果 25~26pF と絶縁膜として機能している結果も得られているこれらのこと

から直流においては導電膜として働き高周波では絶縁膜として働いていると考えられる

そこで相互コンダクタンス(gm)の周波数分散を測定した相互コンダクタンスは以下のよう

な式で表される

10

0 5 10 150

5

10

15

20

Vd [V]

I d [m

A]Vg 1 to ndash8V ndash1V step

0 5 100

5

10

15

20

Vd [V]

I d [m

A]

Vg 1 to ndash8V ndash1V step

0 5 10 150

5

10

15

20

Vd [V]

I d [m

A]

Vg 1 to ndash8V ndash1V step

0 5 100

5

10

15

20

Vd [V]

I d [m

A]Vg 1 to ndash8V ndash1V step

(c) (d)

(a) (b)

15

15

図 34 Id-Vd特性 (a) サンプル A(MES 型)

(b) サンプル A(MIS 型) (c) サンプル B(MES 型)

(d) サンプル B(MIS 型)

di

m VL

WCg

micro= (線形領域) (31)

( Tgi

m VVL

WCg minus= )micro

(飽和領域) (32)

(gm相互コンダクタンスμ移動度Wゲート幅Lゲート長Ci絶縁膜容量Vdドレイ

ン電圧Vgゲート電圧VTしきい値電圧)

そのため相互コンダクタンスの周波数依存を調べることで絶縁膜の周波数特性を調べるこ

11

とができる図 36 に相互コンダクタンスの周波数特性を示す図 36 より MIS 型におい

て 10~1kHz にかけてコンダクタンスが減少していることがわかるこのことより絶縁膜

容量に周波数依存性があることが確認できたまたgmの分散点より SiO2の抵抗率は 56

times109Ωcm であることがわかったこの値は AlGaN 層のフェルミ準位が伝導帯より 1eV

の場所にピンニングされているとした場合AlGaN の抵抗率が 6times1013Ωcm になることを

考えると小さいように思われる

つぎに電界効果移動度の測定結果を図 37 に示すサンプル A では移動度の最大値が

2400cm2Vs と良好な結果が得られた一方サンプル B では 400cm2Vs 程度しか得られな

12

ndash10 ndash5 010ndash6

10ndash5

10ndash4

10ndash3

10ndash2

10ndash1

0

50

100

Vg [V]

I d [A

]

Vd=01V

Vd=10V

Vd=10V

Vd=01V

Idgm

gm

[mSm

m]

ndash10 ndash5 010ndash6

10ndash5

10ndash4

10ndash3

10ndash2

10ndash1

0

50

100

Vg [V]

I d [A

]

Vd=01V

Vd=10V

Vd=10V

Vd=01V

Idgm

gm

[mSm

m]

ndash10 ndash5 010ndash6

10ndash5

10ndash4

10ndash3

10ndash2

10ndash1

0

50

100

Vg [V]

I d [A

]

Vd=01V

Vd=10V

Vd=10V

Vd=01V

Idgm

gm

[mSm

m]

ndash10 ndash5 010ndash6

10ndash5

10ndash4

10ndash3

10ndash2

10ndash1

0

50

100

Vg [V]

I d [A

]

Vd=01V

Vd=10V

Vd=10V

Vd=01V

Idgm

gm

[mSm

m]

(a) (b)

(c) (d)

図 35 Id-Vg特性 (a) サンプル A(MES 型) (b) サンプル A(MIS 型) (c) サンプル B(MES 型) (d) サンプル B(MIS 型)

102 104 1060

05

1

15

2

STDFET

MISFET

Lg=4μm Wg=50μmVd=1V Vg=ndash4V

g m [m

S]

Frequency [Hz]

図 36 相互コンダクタンスの 周波数分散

かったこのことからウェハ B は残留不純物や格子結晶欠陥等による電子の散乱が大き

いと思われ結晶性がよくないと推察される

C-V 測定の結果を図 38 に示すサンプル A では位相角が 60deg以上でありゲートリーク

が少なく正確な測定ができていると思われるサンプル B では位相角が 60degを下回ってお

り精度が若干落ちているこの C-V 測定結果からキャリアプロファイルを作成(付録 2 参

照)すると図 39 のようになるサンプル AB とも AlGaNGaN 界面に 1times1020cm-3程度の

電子が出ており界面から 200nm の深さでは 1times1016cm-3以下となっているこのことか

ら AlGaNGaN 界面でシート状のキャリアが存在していることがわかりまたノンドー

ndash8 ndash6 ndash4 ndash2 00

1000

2000

3000

Vg [V]

Mob

ility

[cm

2 Vs]

ndash8 ndash6 ndash4 ndash2 00

1000

2000

3000

Vg [V]

Mob

ility

[cm

2 Vs]

(b) (a)

図 37 電界効果移動度 (a) サンプル A (b) サンプル B

13

ndash10 ndash8 ndash6 ndash4 ndash2 00

20

40

60

80

100

ndash120

ndash60

0

60

120

Voltage [V]

Cap

acita

nce

[pF] Phase [degree]

ndash10 ndash8 ndash6 ndash4 ndash2 00

20

40

60

80

100

ndash120

ndash60

0

60

120

Voltage [V]

Cap

acita

nce

[pF] Phase [degree]

(b) (a)

図 38 C-V 測定結果 (a) サンプル A (b) サンプル B

プの GaN 層では高抵抗となっていることがわかる

最後にソースドレイン電極のコンタクト抵抗(RC)を TLM(Transmission Line Model)

法(付録 3 参照)で求めたその結果を図 310 に示す図 310 よりサンプル A ではシート抵

抗(RS)が 464Ωと移動度とキャリア密度から計算される予測値とほぼ合致していたま

たコンタクト抵抗は 138Ωmm と良好な値であったサンプル B においてもシート抵抗

が 262times103Ωと予測値と合致していたコンタクト抵抗は 352Ωmm と良くない値で

あった

0 200 400 6001014

1016

1018

1020

1022

Depth [nm]

Car

rier C

onc

[cm

ndash3]

0 200 400 6001014

1016

1018

1020

1022

Depth [nm]

Car

rier C

onc

[cm

ndash3]

(b) (a)

図 39 キャリアプロファイル (a) サンプル A (b) サンプル B

14

0 10 20 30 400

50

100

150

200Rs=464 [Ω]Rc=138[Ωmm]

R=RsWtimesL+2RcW

Length [μm]

Res

ista

nce

[Ω]

0 10 20 30 40

400

800

1200

1600Rs=262times103 [Ω]Rc=352 [Ωmm]

R=RsWtimesL+2RcW

Length [μm]R

esis

tanc

e [Ω

]

(b) (a) 0

図 310 TLM 測定結果 (a) サンプル A (b) サンプル B

15

第4章 オープンゲート FET を用いた表面準位の測定 41 はじめに

界面表面準位の測定にはXPS法やMISFETのC-V特性からTerman法を用いて界面表面

準位密度を見積もることが多い本研究で用いたオープンゲートFETは界面表面準位密度

を見積もることは困難であるが界面表面準位が電子トラップ型かホールトラップ型か

を容易に判別できる利点があるまたエネルギー準位がバンドのどのあたりにあるかも

ある程度検討をつけることができる本章ではオープンゲートFETによる界面表面準位の

測定について述べ電子トラップとホールトラップの性質についても考察する

42 オープンゲート FET の構造

測定に用いたオープンゲート FET の構造を図 41に示すオープンゲート FET は通常

の FET 構造でゲート電極のチャネル中央部を取り除いた構造になっているゲート長は

100μmチャネル幅 20μmオープンゲート部の幅は 14μm であるオープンゲート部

のチャネル伝導度はパッシベーション膜と半導体界面の界面電位を反映するそのため

チャネルの伝導度を測定することで界面電位が測定できることになる定量的な比較のた

めにゲート電極を除去していないスタンダード FET除去部に SiO2を堆積させたオープン

ゲート FETSiO2を堆積させていないオープンゲート FET の3種類を用意した

ゲート電極 SiO2パッシベーション

ゲート電極

2DEG

GaN 層

チャネル パッシベーション

(b) (a) ドレイン電極

ソース電極

図 41 オープンゲート FET の構造図 (a)平面図 (b)断面図

16

43 オープンゲート FET の I-V 特性

まずサンプル AB の Id-Vd特性を図 42 に示すチャネル部全面に金属ゲートのある通常

の MES 型の場合(図 42(a)(d))サンプル AB ともトランジスタとして機能していること

がわかるオープンゲート FET のパッシベーション膜なしの場合(図 42(b)(e))ゲート電

極直下部でのみドレイン電流を制御できるのでドレイン電流を遮断できないほ

型の特

性になっているそれに対してオープンゲート FET のパッシベーション膜ありの場合(図

42(c)(f))サンプル A ではまともなトランジスタの Id-Vd特性となりサンプル B でもパ

ッシベーション膜なしの場合に比べるとドレイン電流がより多く制御されていることがわ

かる

つぎにオープンゲート FET の Id-Vg特性を図 43 に示すまずサンプル A では全面ゲー

ト金属を付けてある通常 MES 型の場合理想的な Id-Vg 特性となっているオープンゲー

ト FET でパッシベーションとしての SiO2 なしの場合ドレイン電流はしきい値まではゲ

ート電極直下部の電流減少分があるのでドレイン電流は減少しているが開口部はゲート

電極で制御できずドレイン電流を遮断できていないそれに対して SiO2ありの場合開口

部の電位がゲート電極で制御されドレイン電流を遮断できているサンプル B でも通常

MES 型および SiO2なしのオープンゲート FET の場合サンプル A と同様な特性を示して

いるSiO2 ありのオープンゲート FET の場合サンプル A と違ってドレイン電流を遮断

できていないが SiO2なしに比べるとドレイン電流を減少分が多いこのことはゲート電極

の幅が変わっていると考えられるので gmよりゲート電極幅を見積もってみるFET の直線

領域における相互コンダクタンス(gm)は

LVWC

g dim

micro= (41)

(μ移動度Wゲート幅Ci絶縁膜容量Vdドレイン電圧Lゲート長)

で表されるそこで SiO2 なしのオープンゲート FET と SiO2 ありのオープンゲート FET

の相互コンダクタンスの比からゲート幅が見積もれる

mnp

mwpnpwp g

gWW = (42)

17

18

0 5 100

Vd [V]

0 5 100

1

2

I d [m

A]

Vd [V]

Vg 0 to ndash10V ndash1V step

0 5 10 50

1

2

I d [m

A]

Vd [V]

Vg 0 to ndash10V ndash1V step

0 5 10 150

Vd [V]

0 5 10 150

1

2

Vg 0 to ndash8V ndash1V step

I d [m

A]

Vd [V]

0 5 10 150

1

2Vg 0 to ndash8V ndash1V step

I d [m

A]

Vd [V]

15

1

2

I d [m

A]

Vg 0 to ndash10V ndash1V step

15

1

1

2Vg 0 to ndash8V ndash1V step

I d [m

A](d)

(e)

(f)

図 42 オープンゲート FET の Id-Vd特性 (a) サンプル A 通常 MES 型 (b) サンプル A パッシベーションなし (c) サンプル A パッシベーションあり (d) サンプル B 通常 MES 型 (e) サンプル B パッシベーションなし (f) サンプル B パッシベーションあり

(c)

(b)

(a)

(WwpSiO2ありのゲート幅WnpSiO2なしのゲート幅gmwpSiO2ありの相互コンダクタン

ndash10 ndash5 00

10

20

30

40

Vg [V]

I d [μ

A]

SiO2なし

SiO2あり

全面ゲート金属

Vds=01V

ndash15 ndash10 ndash5 00

10

20

30

40

Vg [V]

I d [μ

A]

SiO2なし

SiO2あり

全面ゲート金属

Vds=01V

(b) (a)

図 43 オープンゲート FET の Id-Vg特性 (a)サンプル A (b)サンプル B

スgmnpSiO2なしの相互コンダクタンス)

式(42)を用いて実際に計算してみると Wnp=6μmgmwp=106times10-6Sgmnp=50times10-7S と

すると Wwp=127μm となり6~7μm ほどゲート幅が大きくなっている

これらの結果よりサンプル AB とも開口部の表面電位が両側のゲート電極に制御されて

いることが示唆されているこのような現象が起こる原因として SiO2AlGaN 層界面にホ

ールトラップ型の界面準位が存在することで説明できる[12]

44 電子トラップとホールトラップ

本論文でいう電子トラップとホールトラップの定義について述べるまず電子トラッ

プとはトラップの帯電量が伝導帯の電子と交換速度が速いために伝導帯の電子の量つま

り電子の擬フェルミ準位によって決まるものをいう逆にホールトラップとはトラップの

帯電量が価電子帯のホールと交換速度が速いために価電子帯のホールの量つまりホー

ルの擬フェルミ準位によって決まるものをいう

一般に深い準位のモデルには Shockley-Read-Hall(SRH)統計が用いられるそれによる

とトラップの電子占有率 fTは以下のようになる

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (43)

(t時刻n電子濃度pホール濃度Cn電子捕獲係数Cpホール捕獲係数en電子放出係

数epホール放出係数)

19

式(43)において時間変化しないとすると dfTdt=0 となりfTについて整理すると

)()( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (44)

となる(付録 4 参照)

この fT が電子の擬フェルミ準位(Efn)とホールの擬フェルミ準位(Efp)に対してどのように

変化するのかシミュレーションしてみるシミュレーションするのは窒化ガリウムとして

各パラメータを表 41 のようにしたトラップの準位を価電子帯より 10~25eV のものま

で変化させたときの fTの変化を図 44(a)~(e)に示す

表 41 fTシミュレーションのパラメータ

パラメータ 値

禁制帯幅 (Eg) 342 [eV]

電子有効質量 (me) 0228

ホール有効質量 (mp) 06

伝導帯有効状態密度 (NC) 274times1018 [cm-3]

価電子帯有効状態密度 (NV) 117times1019 [cm-3]

電子捕獲断面積 (σe) 1times10-13 [cm2]

ホール捕獲断面積 (σp) 1times10-13 [cm2]

図 44(a)~(e)よりトラップ準位が 10~15eV までは fTが大部分でホールの擬フェルミ準

位によって決まっていることがわかるまた20~25eV まででは大部分で電子の擬フェ

ルミ準位によって決まっている172eV のものはトラップが中間的な性質を示している

本論文では電子の擬フェルミ準位でトラップの帯電量が決まるトラップを電子トラップ

ホールの擬フェルミ準位でトラップの帯電量が決まるトラップをホールトラップとしたが

実際にはトラップの準位が伝導帯に近い場合電子トラップとなり価電子帯に近い場合

ホールトラップになっていることがわかる

これらのことより電子トラップ(ET)は電子の擬フェルミ準位に従うのでトラップを含む

領域は n 型半導体に似た性質を示すようになりホールトラップ(HT)はホールの擬フェル

20

ET=20eV

5 1 15 2 25 3Efn [eV] 005

115

225

335

Efp [eV]0

02

04

06

08

1

fT

ET=172eV

0 05 1 15 2 25 3 35Efn [eV] 05

115

225

3

Efp [eV]0

02

04

06

08

1

fT

ET=15eV

0 05 1 15 2 25 3 35Efn [eV] 0

051

152

253

35

Efp [eV]0

02

04

06

08

1

fT

ET=10eV

05 1 15 2 25Efn [eV] 051

152

253

35

Efp [eV]0

02

04

06

08

1

fT

ET=25eV

01 15 2 25 3 35Efn [eV] 0

051

152

253

Efp [eV]0

02

04

06

08

1

fT

(d)

(b) (a)

(c)

(e) 図 44 fTシミュレーション

(a)ET=10eV (b)ET=15eV

(c)ET=172eV (d)ET=20eV

(e)ET=25eV EV EC

35

EC 05

EV

EC

0EV

3 35EC

0EV EC

EV EC

EV

EC EV

35

EC

0

EV

EC

EV 35EC

0 0EV

ミ準位に従うので p 型半導体に似た性質を示すようになるそこで n-ET-n 型半導体接合

n-HT-n 型半導体接合p-ET-p 型半導体接合p-HT-p 型半導体接合のバンド図を考えてみ

るまず n-ET-n 型半導体接合の場合電子トラップが n 型半導体に似た電位分布を示し電

子トラップを含む部分は傾斜を持った電位分布になる(図 45(a))n-HT-n 型半導体接合の

場合ホールトラップを含む部分は p 型半導体に似た電位分布となるので左側の接合が pn

接合の逆方向となり右側が順方向となるので印加した電圧のほとんどは左側に印加され

る(図 45(b))p-ET-p 型半導体接合の場合右側の接合が pn 接合の逆方向となるので印加

した電圧の大部分は右側の接合に印加される(図 45(c))p-HT-p 型半導体接合の場合ホー

21

(b) (a)

EC

EV

EF

EC

EV

EF EV

EF

EV

EF EC

HT 型

ET 型

ET 型 n 型

n 型

n 型 n 型

p 型 (d)

p 型 p 型

p 型 (c)

EC

HT 型

図 45 トラップを含む pn 接合のバンド図 (a)n-ET-n 型 (b)n-HT-n 型 (c)p-ET-p 型 (d)p-HT-p 型

ルトラップを含む部分は傾斜を持つようになる(図 45(d))

45 オープンゲート FET の I-V 特性の考察

実験結果より SiO2 ありのオープンゲート FET では開口部の電位を両側のゲート電極で

制御できドレイン電流を遮断することができた逆に SiO2 なしのオープンゲート FET

ではドレイン電流を遮断できなかったこのような現象について SiO2 と AlGaN 層の界面

のトラップで説明する

説明に先立ってショットキー電極を 2 つの種類に分類する1つはショットキー電極の

フェルミ準位が半導体のミッドギャップより伝導帯側にピンニングされ半導体表面で電

子が多くなっているものであり(図 46(a))もう一方はショットキー電極のフェルミ準位が

半導体のミッドギャップより価電子帯側にピンニングされ半導体表面でホールが多くな

っているものである(図 46(b))本論文では前者を N 型のショットキー電極後者を P 型

22

(b) (a)

06eV

EV

EF

EC ΦB=08eV

26eV

EV

EF EC

ΦB=08eV

図 46 ショットキー電極の分類 (a) N 型ショットキー電極 (b) P 型ショットキー電極

のショットキー電極と呼ぶ

前項で電子トラップを含む領域ではその部分は n 型半導体の電位分布を示しホールト

ラップを含む領域ではその部分は p 型半導体の電位分布を示すことを説明したその理論

をオープンゲート FET に用いる

オープンゲート FET の断面図(図 47)で2DEG の電位を 0V としショットキー電極に負

の電位を印加した状態でショットキー電極から AlGaN 層表面を通って 2DEG へのバン

ド図を図 48に示すバンド図はショットキー電極がN型の場合とP型の場合SiO2AlGaN

界面が電子トラップ(ET)の場合とホールトラップ(HT)の場合の組み合わせで 4 種類考えら

れるまずショットキー電極が N 型であり SiO2AlGaN 界面が電子トラップの場合(図

48(a))界面が電子トラップなのでその部分は n 型半導体と考えられるそのため電極部-

界面-2DEG は n-n-n 型半導体接合のため界面の電位は傾斜を持つショットキー電極が P

型であり界面が電子トラップ型の場合(図 48(b))p-n-n 型半導体接合と考えられるのでシ

ョットキー電極と界面が pn 接合の逆方向となり電位差はこの部分に集中しAlGaN 層の

表面の電位は 2DEG の電位とほぼ同じになるつぎにショットキー電極が N 型で界面がホ

ールトラップ型の場合(図 48(c))n-p-n 型半導体接合と考えられショットキー電極と界

面は pn 接合の順方向となるしたがってショットキー電極と界面には大きな電位差は生じ

23

(d)

(b)

(c)

(a)

GaN

AlGaN 界面

電極

GaN

AlGaN 界面 電極 Ec

Ef

Ev ショットキー電極

界面 ET型HT型

AlGaN

2DEG n型

図 47 オープンゲート FET の断面図

図 48 オープンゲート FET の電位分布 (a)N-E-n 型 (b)P-E-n 型 (c)N-H-n 型 (d)P-H-n型

ず電極に印加した電位は AlGaN 層と 2DEG の間に印加される最後にショットキー電極

が P 型で界面がホールトラップの場合(図 48(d))p-p-n 型半導体接合になるのでショット

キー電極と界面には大きな電位差が生じず電極に印加した電圧は界面と2DEG の間に印

加される

以上のことよりオープンゲート FET 断面図で電位分布を考えると図 49 のようになる

N-ET-n 型P-ET-n 型の場合開口部の電位はゲート電極で制御できないので開口部の電

位は2DEG の電位とほぼ同じになる(図 49(b))N-HT-n 型P-HT-n 型の場合開口部の

電位はゲートの電位と一致する(図 49(c))

これらのことよりオープンゲート FET の Id-Vg特性を考えると図 410 のようになると

思われるまずN-HT-n 型P-HT-n 型の場合界面の電位はゲート電極の電位と等しい

ので通常の FET と同様に電流は減少するP-ET-n 型の場合0~VTV まではゲート直下部

の電流減少分があるためドレイン電流は減少するがオープン部の界面の電位はゲート電極

の電位で制御できないのでドレイン電流は流れたままであるN-ET-n 型の場合界面での

抵抗とAlGaN層の抵抗の大小関係で特性が変化するので一概に2つの場合には分類できな

いこれらの分類は pn 接合の逆方向の抵抗は極めて高く半絶縁性部分よりも高いという

24

界面 E 型H 型

ショットキー電極 N 型P 型

AlGaN Id

N-H-n 型 N-E-n 型

P-E-n 型

0 VT

Ψfn

Vg

オープン部 ゲート ゲート

Ψs

Ψs (界面)

Ψfn (チャネル)

Vg

オープン部 ゲート ゲート

2DEG n 型

Vg

図 410 オープンゲート FET の Id-Vg 特性概念図

図 49 界面のバンド図 (a) オープンゲートFETの断面図

(b) N-E-n 型P-E-n 型 (c) N-H-n 型P-H-n 型

前提のため抵抗層の長さや GR センターの濃度が極端な値の場合は異なってしまう可能

性はある

測定結果(図 43)と概念図(図 410)を比較すると今回作製した SiO2ありの FET には3つ

の可能性があるN-HT-n 型P-HT-n 型かN-ET-n 型で AlGaN 層の抵抗が非常に高い場

合である今回の FET の AlGaN 層はアルミ組成 03 程度でそれほど高くなくまたゲー

トリーク電流も比較的大きいので前2者のいずれかになっていると思われるすなわち

界面準位はホールトラップ型である一方SiO2無しの場合は N-ET-n 型または P-ET-n 型

及び界面層の抵抗が AlGaN 層の抵抗より高いホールトラップ型の界面準位の場合も考え

られる界面準位による界面の電気伝導度とは界面に接した AlGaN 中のキャリアが伝導

を担うのでワイドバンドギャップの場合ピンニング準位によっては大きな抵抗になっ

てしまう場合もあり得る

SiO2 付きの場合構成は N-HT-n 型P-HT-n 型のいずれかであることが推定された

25

GaAs の場合はショットキー電極のバリア高が 08eV 程度有ればピンニング準位が充満帯

に近いのでP型になる[10]GaNの場合ではバリア高が08eV程度ではまだ伝導帯に近く

N型であると考えられるこれを調べるためにオープンゲート FET においてチャネル両側

端おいた2つのゲート電極に異なった電位を与えた場合について測定を行った

界面準位が HT 型の場合チャネルとの間は pn 接合逆バイアスと同じで AlGaN 層中に電

位勾配が形成される表面の2つのショットキー電極間に電位差を与えた場合にはショッ

トキー電極-界面-ショットキー電極が N-HT-N 型か P-HT-P 型の構成になるこれらの場合

の電位分布は図 411 に示すようになるN-HT-N 型の場合は界面準位部の電位は両ショット

キー電極の低い方の電圧になりP-HT-P 型の場合には両電極電位を線形につないだ斜めの

電位分布になる一方の電極に一定の負バイアス Vg2を与え他方の電極の電圧をゼロから

負の方向に変化させた場合N-HT-N 型では表面電位はVg1=Vg2までは低い電位のVg2にな

るためチャネル電流は変わらずVg2以下になるとVg1が制御するために減少する一方

P-HT-P 型の場合には表面電位はVg1の影響を半分受けチャネル電流はVg1Vg2の平均電

圧で制御された形となるその様子を図 412 に模式的に示した

実際にオープンゲート FET で測定した Id-Vg特性を図 413 に示す測定はソースドレイ

ン電極間に 01V 印加しゲートバイアスは片側(Vg2)を 0V-2V-4V-6V-8V と固

定し他方のゲートバイアス(Vg1)を 0V から負の方向へ掃引した掃引には1本あたり

約1時間をかけている概念図(図 412)と実測図(図 413)を比較すると SiO2ありのオ

ープンゲート FET は予想通り N-HT-N 型でショットキー電極がN型であることを示して

いる

ゲート1

ゲート2

界面

界面 ゲート1

ゲート2 (a) (b)

Ef

Ec

Ev

Ef Ev

Ec

図 411 オープンゲート FET の電位分布 (a)P-H-P 型 (b)N-H-N 型

26

ndash8 ndash6 ndash4 ndash2 00Vg1 [V]

ndash4Vndash6V

20

40Vg2=0V

ndash2V

Vd=01V破線理想的なホール

トラップの線

Vg1=Vg2

N-H-N 型

P-H-P 型

Id

I d [μ

A]

Vg1

図 412 両側ゲートに異なるバイアスを印

加した Id-Vg特性概念図 図 413 両側ゲートに異なるバイアスを

印加した Id-Vg 特性実測図

46 まとめ

今回オープンゲート FET を用いて AlGaNGaN HEMT 構造結晶の表面準位を評価し

たSiO2なしの場合ドレイン電流は制御できなかったSiO2ありの場合ドレイン電流

を制御できたまたSiO2ありのオープンゲート FET において 2 つのゲート電極に異なっ

た電位を印加した場合オープン部の電位は低い側の電位に支配されたこれらのことは

SiO2と AlGaN 界面にホールトラップ型の準位が存在することで説明できた

27

第5章 デバイスシミュレーションを用いた表面準位の考察

51 はじめに

第 4 章においてオープンゲート FET で開口部にホールトラップ型の表面準位が存在する

と開口部の電位がゲート電極で制御できることを推察した第 5 章ではこの推察の裏付け

としてデバイスシミュレータを用いて理論的に考察する

今回用いたデバイスシミュレータは ISE 社の DESSIS であるこのシミュレータではワ

イドバンドギャップ半導体のシミュレーションが行えるほか 3 次元のシミュレーションも

行うことができるオープンゲート FET ではドレイン電流をゲート電極と平行に流すため

3 次元のシミュレーションを行う必要がありその点で DESSIS は最適であった

52 デバイスシミュレーション

デバイスシミュレーションとは半導体デバイスの電気的特性を予測するツールである

主にデバイス構造の最適化などに用いられている結晶成長プロセス技術の成熟した Si

半導体ではイオン注入や拡散のシミュレーションができるプロセスシミュレーションから

LSI の回路シミュレーションまで一貫しておこなうことができるようになっている

デバイスシミュレーションは基本的にポアソン方程式とキャリア輸送方程式の2つを連

立して解いているまずコンタクトや界面での境界条件とキャリア分布でポアソン方程

式を解きデバイス内のポテンシャルを求めるその後各キャリアに対する輸送方程式を

このポテンシャルのもとで解くこの過程を繰り返すことで最終的な解を求めている

輸送方程式にはボルツマン輸送方程式が用いられているしかしボルツマン輸送方程

式は一般に複雑で解析的に解くことは不可能であるそこで様々な近似を行うことで解析

的に解けるようにしている近似法としては一般的にはドリフト拡散法が用いられている

この近似はキャリアの流れをドリフトと拡散で表しているこのモデルでほとんどのデバ

イスにおいてシミュレーションを行うことができるしかし今日の微細トランジスタや

GaAs などのシミュレーションにおいてはホットキャリア効果や速度オーバーシュートが

あり正確なシミュレーションを行うことができないこのような場合にはエネルギー保存

則を含めたエネルギー輸送モデル(緩和時間近似法ハイドロダイナミック法エネルギ

28

ーバランス法とほぼ同義)が使われるまた格子温度が問題になる場合には格子温度モ

デルなども取り入れられる

一方ボルツマン輸送方程式を直接シミュレーションしているものがモンテカルロ法で

あるモンテカルロ法は計算機上で与えられた条件のなかで実際にキャリアを自由に走行

させ各散乱に応じてキャリアを散乱させるその後再度キャリアを自由走行させる過程

を一定時間繰り返し最終的な解を得るこの方法はボルツマン輸送方程式を近似していな

いため近似による誤差はないが個々のキャリアについて計算を行うため膨大な時間を要す

るまたシミュレーションの精度はいかにキャリア輸送機構を計算機上に再現するかに

よって決まり高精度のシミュレーションはそれほど容易ではない

本研究ではホットキャリアや速度オーバーシュートなどの現象は起こらないと考えられ

るので最も一般的なドリフト拡散法でシミュレーションを行っている

53 シミュレーション構造

今回シミュレーションした構造を図 51 に示す結晶は AlGaNGaN HEMT 構造とし

AlGaN 層をアルミ組成比 020膜厚 30nm としGaN 層を膜厚 2μm としたAlGaNGaN

界面にはピエゾ効果による固定電荷として正の電荷を 1times1013cm-2導入したまた計算上

の収束性を上げるため AlGaNGaN 結晶ともアクセプタを計算結果に問題の出ない程度で

ある 1times1014cm-3導入してあるオープンゲート FET はチャネル長 10μmチャネル幅 5

μmゲート幅 06μmtimes2開口部幅 38μm とし開口部には SiO2を 60nm 堆積したも

のであるソースドレイン電極は直方体の側面の AlGaNGaN 界面に対向するような形

Y X

Z

Source

Gate

AlGaN

GaN

SiO2

図 51 シミュレーション構造

29

で付けてありオーミックになるように仕事関数を指定してあるゲート電極はショット

キー障壁高さが 1eV とした

54 トラップのモデル

一般に化合物半導体における界面表面準位は離散的とされているそこでシミュレー

ションの界面準位は単一の準位のものとしたトラップは電子を捕獲することで電荷中性

になるドナー型のものとホールを捕獲(電子を放出)することで電荷中性になるアクセプ

タ型のものに分類することができる今回はドナー型のトラップとしてあるまたトラッ

プの捕獲断面積は深い準位の場合原子のオーダーであるといわれているので 1times10-13cm2

としたこのようなトラップを SiO2と AlGaN 層界面に 1times1014cm-2導入してあるこれは

界面の原子のほとんどがトラップとなっている計算であるSiO2AlGaN 界面には負の電荷

を 5times1013cm-2導入しトラップの半分が電荷中性となっているとしてある

55 シミュレーション結果

シミュレーションはソースドレイン間電圧を 01V としトラップのエネルギー準位を

伝導帯から 15eV のものから 25eV のものまで変化させながらそれぞれにおいて Vgが 0

~-8V までの Id-Vg特性をシミュレーションしたその結果を図 52 に示すまず開口部

にも金属ゲートを付けた通常の FET 構造の場合しきい値が-52V 程度でありgmが 13

ndash8 ndash6 ndash4 ndash2 00

50

100

Vg [V]

I d [μ

A]

ET=150eV

220ndash250eV

200eV

Metal Gate

図 52 シミュレーション結果

(Id-Vg特性)

30

times10-5S であったgmは

dm VdL

Wg 0microεε

= (51)

(μ移動度εAlGaN の比誘電率ε0誘電率dAlGaN の膜厚Wゲート幅Lゲート

長Vdドレイン電圧)

で表されるシミュレーション結果の gmは式(51)で計算される理論値と合致しており正確

なシミュレーションがなされていると思われる

シミュレーション結果よりトラップ準位が 15~20eV のものはドレイン電流を遮断でき

ていないが 22~25eV のものはドレイン電流を遮断できており実験結果とほぼ同じ特性が

得られたもう少し詳しく解析するためにチャネル中央(ソース電極からドレイン電極へ 5

μm の位置)の断面でのバンド図を図 53 に示すゲート電圧が 0V のときトラップ準位

が 20eV25eV のもの両方ともフェルミ準位が 0V 付近で一致しているつぎにゲート電圧

31

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4ndash5ndash4ndash3ndash2ndash1012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

(b) (a)

(c) (d)

5

図 53 シミュレーション結果(バンド図) (a) ET=20eV Vg=0V (b) ET=20eV Vg=-2V (c) ET=25eV Vg=0V (d) ET=25eV Vg=-2V

が-2V のときトラップ準位が 20eV のものはゲート電極直下部のフェルミ準位は 2V 高く

なっているが開口部のフェルミ準位は 0eV で変化していないそれに対してトラップ準位

が 25eV のものは開口部のフェルミ準位もゲート電極直下部のフェルミ準位と同じように

約 2V 高くなっているまたトラップ準位が 20eV のものでは X=0644μm の場所でス

パイク状にバンドが曲がっているこれはフェルミ準位がなだらかに 0~2V に変化してい

るのに対して X=0644μm で界面準位によるピンニングにより 10V だけ急峻に変化させ

られていることによって生じているつぎに同じ断面での電子濃度分布を図 54 に示す

図 54 よりゲート電圧が 0V のときはトラップ準位が 20eV25eV のもの両方とも

AlGaNGaN 界面に 1times1020cm 3の電子が全面に存在していることがわかるゲート電圧が-

図 54 キャリア分布(Y=50μm)(a) E =20eVVg=0V

(a) (b)

(d) (c)

T

(b) ET=20eV V =-6V g

(c) E =25eV V =0V T g

(d) E =25eV V =-6V T g

32

-6V のときトラップ準位が 20eV のものはゲート電極直下では電子が存在せず空乏化して

いるが開口部には電子が存在しているトラップ準位が 25eV のものは開口部も電子が空

乏化しているそのためトラップ準位が 20eV の場合ゲート電圧を-6V にしても開口部下

での電子が存在するためドレイン電流を遮断できないそれに対してトラップ準位が 25eV

の場合開口部下の電子も空乏化するためドレイン電流が遮断される

56 まとめ

以上のことよりトラップのエネルギー準位によって開口部の表面電位がゲート電極で制

御されたりされなかったりすることが理論的にあり得るがわかったまたトラップの影

響により実験で得られた結果が説明できることを証明できた

今回のシミュレーションでは電子トラップ型とホールトラップ型の特性の差がはっきり

と現れた結果になったしかし実際には電子トラップ型とホールトラップ型はデジタル

的に分けることはできずアナログ的なものであるため電子トラップ型とホールトラップ

型の中間のような性質を持つトラップも考えられるまたシミュレーションを行うにあ

たり仮定としてトラップ密度を 1times1014cm-2入れ捕獲断面積も 1times10-13cm2と小さい値を

用いているこれらのパラメータを変えることで今回の結果とは違った特性が得られる

そのためパラメータをどのように選び決定するかは非常に重要であり今後も検討が必要で

ある

33

第6章 本研究のまとめ

本研究ではオープンゲートFETを用いてAlGaNGaN HEMT構造結晶でのSiO2AlGaN

界面を評価した

第4章においてオープンゲート FET の Id-Vg特性より SiO2パッシベーションのないオー

プンゲート FET では開口部の AlGaN 層表面電位はゲート電極によって制御されなかった

がSiO2パッシベーションのあるオープンゲート FET では開口部の表面電位がゲート電極

で制御されたこのような現象の原因として SiO2AlGaN 界面にホールトラップ型の界面

準位が存在することで説明した

第5章ではデバイスシミュレーションを行い第 4 章で述べた説明が理論的に正しいか

確かめたシミュレーションの結果より電子トラップではオープンゲート FET の開口部の

表面電位はゲート電極で制御されずホールトラップでは開口部の表面電位はゲート電極

で制御されたことを確認しドレイン電流を遮断することができたこのことより第 4 章

での考察を理論的に証明できた

以上のことより SiO2AlGaN 界面にはホールトラップ型の界面準位が存在している可能

性を示唆したまたホールトラップ型の界面準位が存在するとトランジスタの OFF 耐圧

を向上させることができるので SiO2パッシベーション膜はトランジスタの高耐圧化に利用

できると思われる

一方第 4 章で得られた測定結果は SiO2パッシベーションが理想的な絶縁膜になってい

ない場合言い換えれば導電膜になっている場合でも同様な結果が得られる特にワイド

バンドギャップ半導体の場合深い準位にフェルミ準位がピンニングされると 1times1014Ωcm

以上という非常に高抵抗となり良質な SiO2膜でさえも導電膜として見えてしまうことが

明らかになったワイドバンドギャップ半導体でのパッシベーション膜はこれまでの半導

体における考え方では通用せず今後新しい考え方が必要になると思われる

34

付録1 デバイス作製プロセス

AlGaNGaN HEMT 構造結晶での基本的なデバイス作製プロセスをここで述べるデバ

イス作製の大まかな流れは図1のようになるまず個々の素子を電気的に分離を行うた

めに RIE(Reactive Ion Etching)法で結晶を削り落とし素子間分離を行うつぎにオーミ

ック電極を形成するため TiAl を EB 蒸着法で蒸着しアニールを行う続いてパッシベー

ション膜を堆積させ最後にショットキー電極として EB 蒸着法で NiAu を蒸着する

それぞれのプロセス工程での代表的なプロセス条件を表1に示す

ゲート電極形成

パッシベーション膜堆積

素子間分離

オーミック電極形成

図 1 プロセスフロー

35

表1 プロセス工程(手順と条件)

プロセス工程 プロセス手順条件

1 サンプル へき開

素子間分離プロセス

1 サンプルクリーニング アセトン煮沸3min

超音波洗浄(アセトン)3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

2 メサ用フォトリソグラフィー HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

3 ドライエッチング RIEガス BCl3 20SCCM

出力52W

エッチング時間25minutes

2

4 レジスト除去 アセトン煮沸超音波洗浄

(必要に応じて)リムーバ原液煮沸 3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

オーミック電極形成 3

1 サンプルクリーニング 21 と同じ

36

2 オーミック電極用フォトリソグラ

フィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ti=200ÅAl=2000Å

4 リフトオフ アセトン煮沸3min

超音波洗浄3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブロー

5 熱処理 電気炉650 10min N2雰囲気

パッシベーション膜堆積 4

1 サンプルクリーニング 21 と同じ

37

2 パッシベーション膜用フォトリソ

グラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

純水クリーニングリンス

窒素ブロー

3 パッシベーション膜堆積 EB 蒸着SiO2600Å

4 リフトオフ 34 と同じ

ショットキー電極形成

1 サンプルクリーニング 21 と同じ

2 ショットキー電極用フォトリソグ

ラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)5000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ni=500Å

抵抗加熱蒸着Au=500Å

5

4 リフトオフ 34 と同じ

38

付録2 C-V 特性およびキャリアプロファイル

C-V 測定には通常ショットキーダイオードが使われるショットキーダイオードの断面

図を図1に示すC-V 測定において測定対象の回路モデルはコンデンサと抵抗が並列にな

っている(図 2)そのためオーミック電極からショットキー電極直下までのアクセス抵抗は

誤差になるので電極間隔はできるだけ小さいほうが良い測定は印加した交流電圧信号と

電流の振幅位相差より容量成分と抵抗成分を測定しているAlGaNGaN HEMT 構造の

場合AlGaN 層が絶縁体の働きをするのでゼロバイアスでの容量は AlGaN 層の膜厚と電

極面積AlGaN 層の誘電率で決まる以下にゼロバイアスでの n-GaN と AlGaNGaN

HEMT 結晶での容量を示す

(ⅰ) n-GaN の場合

minus=

=

qkTV

qNt

tS

C

biD

GaNdepletion

depletion

GaN

0

0

2 εε

εε

ただし

(1)

(ⅱ) AlGaNGaN HEMT 構造の場合

AlGaN

AlGaN

tS

C 0εε= (2)

(C容量ε0真空の誘電率εGaNGaN の誘電率εAlGaNAlGaN の誘電率S電極面積

t t tdeple ion空乏層厚さ AlGaNAlGaN 層厚さq電子電荷NDドナー濃度Vbiビルトイン電

圧kボルツマン定数T温度)

Y G

39

C-V Meter ショットキー電極

オーミック電極

C

空乏層 アクセス抵抗

図 2 等価回路図 n型半導体

図 1 断面図

n-GaN の場合S=100times100μm2Vbi=10VND=1times1017cm-3のときt tideple on=100nm と

なり C=8pF 程度となる

C-V 測定を行うとショットキー電極直下部のキャリア濃度を求めることができるつぎ

にその原理を述べる

ドナー濃度を一定としウェハ面で深さ方向の 1 次元で解析をするとまずポアソンの

方程式より

εDqN

dyVd

minus=2

2

(3)

となる

式(3)を解くために境界条件を

VWVdydV

V

Wy

==

=

=

)(0

0)0(

(4)

とするこの条件で式(3)を解くと

yWqNyqNV DD

εε+minus= 2

2 (5)

となるよって空乏層幅 W は

minusminus=

qkTVV

qNW bi

D

ε2 (6)

となるこの空乏層の単位面積あたりの容量は

minusminus

==

qkTVV

qNW

C

bi

D

2

εε (7)

minusminus=

qkTVV

qNC biDε

212 (8)

となり1C2-V 特性の傾きからドナー濃度がわかる

つぎにドナー濃度が一定でない場合を考える微小領域では式(8)が成り立つとすると

40

DqNdVC

d

ε2

12

minus=

(9)

と書くことができるので 1C2を V で微分することよりドナー濃度がわかるまた空乏層

端は式(7)より W=εC なので微小領域の表面からの深さがわかるこの深さ情報とドナー

濃度情報よりキャリアプロファイルが作成できる

d(1C2)dV

1C2 ND[cm-3]

Depth[nm] Vg

図 3 1C2-Vg プロット図 図 4 キャリアプロファイル

41

付録 3 TLM 法とコンタクト抵抗

コンタクト抵抗を測定するにはクロスケルビン法や TLM(Transmission Line Model)法

が用いられるプロセス技術の確立していない GaN 系半導体ではプロセスが容易な TLM

法がよく用いられている

TLM 法の代表的はマスクパターンを図1に示すTLM 法では電極間隔を変化させなが

ら各電極間での抵抗値を調べることでシート抵抗(RS)とコンタクト抵抗(RC)が求められる

その原理を以下に示す

各電極間の等価回路モデルは図2のようになる電極間の抵抗は距離(L)に比例し幅(W)

に反比例するまたコンタクト抵抗は電極幅に反比例すると考えられるそのため測定

される抵抗(R)は

WR

WLR

R CS 2+= (1)

となる式1より L を x 軸R を y 軸にプロットするとy 軸切片が2RCW となり RCが

計算できるまた傾きから RSがわかる(図 3)

5μm 10μm 15μm 20μm 25μm 30μm

100μm

図1 TLM マスクパターン

切片=2RCW

傾き=RsW

測定値 線形近似

電極

RS RC RC

R

半導体基板 図 2 等価回路モデル

0 L

図 3 L-R プロット図

42

MOSFET 等の電子デバイスでは電流はウェハを横方向に流れるそのためコンタクト抵

抗は電極の幅にのみ依存すると考えているしかし物性的にはコンタクト抵抗は面積に

依存すると考える方が妥当であるそこでコンタクト抵抗が面積と電極幅にどのように影

[

0[V]一定としてい

る図 4 の微小区間の等価回路は図 5 のようになるこの等価回路より

響を受けるかを考える

電極のモデルを図 4 に示す電極は幅 W cm]とし電極の単位面積あたりの抵抗をρC[Ω

cm2]とするまた半導体のシート抵抗を RS[Ω]として電極の電位を V

)(xS IW

dxRdV = (2)

)(xVWdI =C dxρ

(3)

となる式変形すると

)(xS I

WR

dxdV

= (4)

)(xVWdI=

Cdx ρ (5)

式(4)をxで微分すると

ρc [Ωcm2]

Rs [Ω]

V0 [V] 電極 W [mm]

図 4 FET の電極モデル(2 次元)

半導体

43

dI

+x 方向

V(x)+dV ρc (Wdx) V(x)

Rs dxW I(x)-dI I(x)

図 5 微小区間での回路図

)(2

2

xS I

WR

dxVd= (4rsquo)

式(4rsquo)に式(5)を代入すると

)(2

2

xC

S VR

dxVd

ρ= (6)

γ2=Rsρcとすると xx BeAexV γγ += minus)( (7)

xrarr-infinで V(x)=0x=0 で V=V0より A=0B=V0 よって式(7)は xeVxV γ

0)( = (8)

となるまた I(x)については式(5)より

x

c

eVWdxdI γ

ρ 0= (9)

x

c

eVWxI γ

γρ 0)( = (10)

式(8)(10)より x=0 での抵抗 R は

WRR

W

WVWV

xIxVR

cs

c

sc

c

c

ρρ

ρ

γρ

γρ

==

===

0

0

)()(

(11)

44

となるよって電極の抵抗は W に反比例するそのため電極幅で規格化したものをコン

タクト抵抗とし

CSC RR ρ= [Ωmm] (12)

で定義するまた式(12)よりコンタクト抵抗はシート抵抗のルートに比例するのでシート抵

抗が大きいとコンタクト抵抗も悪く見える

45

付録 4 時間変化なしの場合の電子占有率(fT)の導出

トラップの電荷捕獲放出過程は伝導帯電子を捕獲する(e-capture)伝導帯に電子を放

出する(e-emit)価電子帯のホールを捕獲する(p-capture)価電子帯にホールを放出する

(p-emit)の 4 種類が考えられるそれぞれの反応速度は以下の 4 つの式で与えられる

(ⅰ) e-capture

)1( TnT fnC

dtdf

minus= (1)

(ⅱ) e-emit

TnT fe

dtdf

minus= (2)

(ⅲ) p-capture

TpT fpC

dtdf

minus= (3) (iv) ホール放出 (iii) ホール捕獲

(i) 電子捕獲 (ii) 電子放出

ホール

電子

トラップ

(ⅳ) p-emit

)1( TpT fe

dtdf

minus= (4)

(fTトラップの電子占有率t時刻n電子密度pホール密度Cn電子捕獲係数Cpホー

ル捕獲係数en電子放出係数epホール放出係数)

電子捕獲係数とホール捕獲係数はそれぞれ Cn=σnvthnCp=σpvthp(σn電子の捕獲断面積

σpホールの捕獲断面積vthn電子の熱平衡速度vthpホールの熱平衡速度)で表せるま

た熱平衡速度は 3kT2=m ve thn22=mpvthp22 である式 1~4 をまとめて整理すると

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (5)

となる

つぎに熱平衡状態(全てのフェルミ準位EFが一致)で時間変化がないときについて考え

るまずトラップの電子占有率はフェルミ分布となるとして

46

minus

+=

kTEE

fFT

T

exp1

1 (6)

(ETトラップ準位)

とする伝導帯での電子密度の時間変化はトラップによる電子の捕獲と放出の 2 通りなの

TnTTnT feNfCnNdtdn

+minusminus= )1( (7)

(NTトラップ密度)

となる時間変化なしとすると dndt=0 なので enについて整理すると

T

Tnn f

fnCe minus=

1 (8)

となるここで式(8)に式(6)を代入すると

minus

+

minus

+minus

minusminus=

kTEE

kTEE

CkT

EENe

FT

FT

nFC

Cn

exp1

1

exp1

11

exp (9)

nFTFC

Cn CkT

EEkT

EENe

minus

minusminus= expexp (10)

nnTC

Cn CnCkT

EENe 1exp =

minusminus= (11)

minusminus=

kTEE

Nn TCC exp1 (12)

となりenはトラップの準位と捕獲断面積で決まることがわかる同様にして

( TpTTpT feNfCpNdtdp

minusminus= 1 ) (13)

より

47

ppVT

VT

Tpp CpC

kTEE

Nf

fpCe 1exp1

=

minusminus=

minus= (14)

minus

=kT

EENp TV

V exp1 (15)

となる

以上のことを利用して式(5)を変形するまず式(5)に式(11)と式(14)を代入すると

( ) ( TpTpTnTnT fCpfpCfCnfnC

dtdf

minus+minusminusminus= 11 11 )

)

(16)

となる時間変化なし(dfTdt=0)として fTについて整理すると

( ) ( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (17)

となりトラップの電子占有率は電子密度ホール密度の関数になる

48

謝辞

本研究の遂行にあたって終始懇切なる御指導と御鞭撻を頂きました徳島大学工学部電

気電子工学科 大野泰夫 教授に心より感謝の意を表します

本研究を進めるにあたり適切な御指導と有益なご教示を賜りました徳島大学工学部電

気電子工学科 新谷義廣 教授並びに徳島大学工学部電気電子工学科 酒井士郎 教授に深

く感謝いたします

本研究を進めるにあたり御指導を賜りました徳島大学工学部電気電子工学科 富永喜久

雄 助教授ならびに徳島大学工学部電気電子工学科 講師 直井美貴先生西野克志先生助

手 江南先生に深く感謝します

本研究を進めるにあたり多大なご尽力を賜りました文部科学技官 稲岡武氏に深く感謝

いたします

本研究を進めるにあたり御指導を賜りました徳島大学サテライトベンチャービジネス

ラボラトリー ポストドクター 敖金平氏に深く感謝します

共に議論を重ねた研究員 西薗和博氏をはじめ大野研究室ならびに新谷研究室酒井研究

室サテライトベンチャービジネスラボラトリーナイトライドセミコンダクター株式会

社の皆様に心より感謝いたします

最後に本年度で定年退官される文部科学技官 近藤俊昭氏には研究室配属時より研究だ

けでなく将来設計においても有益なご教示を賜りました近藤技官は大変な情報通でおら

れ毎日午後 5 時以降に学生室に来られては昔の電気電子工学科や学生間の恋愛状況を熱

心に語られておりました研究の合間に近藤技官の話に耳を傾けながら一服するのが大野

研究室での日課でありましたここに近藤技官のこれまでのご活躍に敬意を表すると共に

本研究を進めるにあたり多大なご尽力を賜りましたことに深く感謝します

49

参考文献

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ラグのシミュレーション 電子情報通信学会 ED 91-141 (1992)

51

著者のこれまでの研究発表

著論文

主著論文

1 菊田大悟 敖金平 大野泰夫 ldquoオープンゲート FET による AlGaNGaN HEMT 構造

の表面準位測定rdquo 信学技報 ED2002-210 (2002)

共著論文

1 Katsushi Nishino Daigo Kikuta Shiro Sakai ldquoBulk GaN growth by direct

synthesis methodrdquo Journal of Crystal Growth 237-239 pp922-925 (2002)

2 Jin-Ping Ao Daigo Kikuta Yasuo Ohno ldquoCopper-Gate AlGaNGaN HEMTs with

Low Gate Leakage Currentrdquo 信学技報 ED2002-211 (2002)

学術講演会発表 講演会名 発表年月日 題目 発表者

応用物理学

会学術講演

2002 年 9月 26 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

電子情報通

信学会 電子デバイス

研究会

2002 年 10月 10 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

52

  • プロセス手順条件
  • 素子間分離プロセス
Page 2: AlGaN/GaN HEMT 構造表面準位の電気的評価 に関する研究ohnolab.deca.jp/wp-content/lab_data/pdf_a/2003_D_Kikuta_doc.pdf · イスシミュレーションによる評価も行った。

平成 14年度 修士論文 内容梗概 電気電子工学専攻

研究題目 AlGaNGaN HEMT 構造表面準位の電気的評価に関する研究

氏 名 菊田 大悟

はじめに 窒化ガリウムは飽和電子速度が 26times107 cms と現在使用されているガリウム砒素より大きいことから

超高周波デバイスとして期待されているまたバンドギャップが 34 eV と大きくブレークダウン電界が

3times106 Vcm と大きいので高速動作可能でありながら高出力が得られるため特に次世代の無線分野に期待

されている 窒化ガリウム系 FET の開発で大きな問題になっていることに電流コラプスがある電流コラプスの原因

としてはバッファ層のトラップや表面準位が指摘されている表面準位については電子トラップ型かホー

ルトラップ型かによってトランジスタの耐圧が大きく変わるそこで本研究において AlGaNGaN HEMT表面準位をオープンゲート FET という新しい評価法を用いて評価を行ったまた理論的考察としてデバ

イスシミュレーションによる評価も行った 表面準位測定 オープンゲート FET は通常の FET がチャネル部全面にゲート金属を被せてあるのに対してチャネル

部中央のゲート金属を一部取り除いた構造になっている(図 1)このような構造でソースドレイン間に 01 V の電圧を印加しゲート電圧を 0 から-8 V まで変化させそのときのドレイン電流を測定した(図 2)SiO2

膜のない FET ではゲート電圧を変化させてもカットオフしないがSiO2膜をつけた FET では開口部にも

金属ゲートがあるかのように電流が変化したこのことは SiO2を堆積させた場合ゲート電極のない部分

の表面電位がチャネル部両側のゲート電極で制御されていることを示している デバイスシミュレーション 実験結果を理論的に考察するためデバイスシミュレーションを行ったオープンゲート FET の構造で

SiO2と AlGaN 層界面に界面準位を 1times1014 cm-2導入しそのエネルギー準位を伝導帯より 15 eV ものか

ら 25 eV のものまで変化させたときの Id-Vg特性をシミュレーションしたその結果22~25 eV(ホール

トラップ型)のときゲート電極で開口部表面の電位が制御され実験結果とほぼ同じ Id-Vg 特性が得られた

(図 3)また15 20 eV(電子トラップ型)のときは開口部表面の電位は変わらなかったこのことより

界面トラップの特性によっては開口部の表面電位がゲート電極によって制御されることが確認できた まとめ デバイスシミュレーションの結果より AlGaN 層表面準位の特性により開口部の表面電位がゲート電極

で制御されたりされなかったりすることが確認できたこのことより実験で得られた Id-Vg特性の違いは表

面準位によるものと言うことができSiO2AlGaN 界面はホールトラップ型であることが示唆されたホー

ルトラップ型の表面準位が存在するとトランジスタの OFF 耐圧を向上させることができるので SiO2パッ

シベーションは AlGaNGaN HEMT の高耐圧化に利用できると思われる

【大野研究室】

ゲート電極 SiO2パッシベーション

(a) (b)

ゲート電極

2DEG

GaN 層

チャネル パッシベーション

ドレイン電極

ndash8 ndash6 ndash4 ndash20

50

100

Vg [V]

I d [μ

A]

ET=150eV

220ndash250eV

200eV

Metal Gate

0ndash10 ndash50

10

20

30

40

Vg [V]

I d [μ

A]

SiO2なし

SiO2あり

全面ゲート金属

Vds=01V

0

図1 オープンゲート FET の構造図 (a)平面図 (b)断面図

ソース電極 図2 Id-Vg特性

図 3 シミュレーション結果

目次 1 序論

11 背景および目的 4

12 本論文の構成 5

2 表面準位のデバイスへの影響と評価方法

21 表面準位について 6

22 表面準位のデバイスへの影響 6

23 表面準位の評価方法 7

3 オープンゲート FET の作製と基本性能評価

31 はじめに 8

32 試料構造とデバイス作製 8

33 基本性能の評価 10

4 オープンゲート FET を用いた表面準位の測定

41 はじめに 16

42 オープンゲート FET の構造 16

43 オープンゲート FET の I-V 測定 17

44 電子トラップとホールトラップ 19

45 オープンゲート FET の I-V 特性の考察 22

46 まとめ 27

5 デバイスシミュレーションを用いた表面準位の考察

51 はじめに 28

52 デバイスシミュレーション 28

53 シミュレーション構造 29

54 トラップのモデル 30

55 シミュレーション結果 30

56 まとめ 33

6 本研究のまとめ 34

2

付録

(1) デバイス作製プロセス 35

(2) C-V 特性およびキャリアプロファイル 39

(3) TLM 法とコンタクト抵抗 42

(4) 深い準位のモデル 46

謝辞 49

参考文献 51

著者のこれまでの研究発表 52

3

第 1 章 序論 11 背景および目的

1947 年にベル研究所の研究チームによってバイポーラトランジスタが発明され1948

年に John Bardeen と Walter Brattain がrdquoPoint-Contact Transistorrdquoを発表した翌年

William Shockley が接合型ダイオードトランジスタについての論文を発表しそれ以来

半導体デバイスは急速な発展を遂げてきた[1] 現在では結晶成長技術プロセス技術の

成熟したシリコン(Si)デバイスが半導体デバイスの大部分を占めているSi デバイスはスケ

ーリング則[2]に従い微細化の道を進むことにより集積化高速化低消費電力化が進ん

だしかしSi デバイスは飽和電子速度が 1times107cms と低いため同じゲート長ではガリウ

ム砒素(GaAs)やインジウムリン(InP)窒化ガリウム(GaN)シリコンゲルマニウム(SiGe)

など化合物半導体の方がより高速なトランジスタを作製することができる現在では最も

高速なトランジスタとして InP 系 HEMT(High Electron Mobility Transistor)で電流遮断

周波数(fT)が 500GHz 以上のものや SiGe HBT(Heterojunction Bipolar Transistor)の

350GHz があり超高速トランジスタにおいて化合物半導体は重要なものになっている

Si の MOSFET(Metal Oxide Semiconductor Field Effect Transistor)のゲート長は現在

013μm であるゲート長が短くなれば破壊電界の関係から電源電圧を下げなければなら

ないしかし電源電圧は理論的には 250mV 程度までしか下げることができないので短

ゲート長化にも限界があるSi の場合10nm が限界とされているが GaN では破壊電界が

Si より 10 倍高いのでゲート長は Si の 10 分の 1 まで可能であるこの点においてもワイド

バンドギャップ半導体の方が Si より高速なトランジスタが作製できると考えられる[3]

窒化ガリウムは1993年にはじめてMESFET(Metal Semiconductor Field Effect Transistor)が

M Asif Khan氏らによって作られ[4]その後AlGaNGaN HEMTが作られた[5]窒化ガリ

ウムは飽和電子速度が26times107cmsとGaAsよりも大きいので高周波デバイスに適している

現在ではゲート長012μmで電流遮断周波数が120GHzを超えるものが作られている[6]ま

た窒化ガリウムはバンドギャップが34eVと大きくブレークダウン電界が3times106Vcmと大

きいので携帯電話基地局用の高出力デバイスとしても期待されており現在では113W

(35Wmm)のデバイスが開発されている[7]窒化ガリウムはこれまでの材料と違い高速

4

動作可能でありながら高出力が得られるので特に無線分野で他の半導体より有利である

また近年の携帯電話やインターネットの普及に伴いマイクロ波を用いた高速通信の需

要が急激に伸びている現在では第3世代携帯電話の方式であるIMT2000(International

Mobile Telecommunication 2000)の2GHz無線LAN(Local Area Network)としての

Bluetoothの24GHzIEEE80211aの5GHzラストワンマイルとしてのFWA(Fixed

Wireless Access)の22GHzが使われ始めており次世代の通信としては60GHz帯を使い

1Gbpsのものが開発されているこのような次世代高速通信を可能とする素子として窒化ガ

リウムは期待されている

窒化ガリウム系 FET の開発で大きな問題になっていることに大きなゲートリーク[8]と

電流コラプスがある[9]電流コラプスの原因としてはバッファ層や表面の深い準位が指摘

されているまた表面準位については電子トラップ型かホールトラップ型かによってト

ランジスタの耐圧を大きく変えることができる[10]しかし窒化ガリウムにおいて表面準

位はまだ十分に解析されていないそこで本研究においては AlGaNGaN HEMT 表面準位

の電気的評価をオープンゲート FET という新しい評価法を用いて行ったまた理論的考

察としてデバイスシミュレーションによる評価も行った

12 本論文の構成

まず第 2 章で表面準位の基本的な説明を行う第 3 章においてオープンゲート FET の作

製方法と基本的なデバイス特性評価を述べる第 4 章ではオープンゲート FET を用いた

AlGaNGaN HEMT の表面界面準位の評価および考察について述べる第 5 章では第 4 章

の結果についてデバイスシミュレータを用いて理論的考察を行う第 6 章で本研究の全体

的なまとめを行う

5

第2章 表面準位のデバイスへの影響と評価方法

21 表面準位について

半導体表面では半導体結晶中と異なり片側で結晶の周期性がなくなっているそのため

表面の原子は自由エネルギーを下げるために原子の再配列や緩和が行われるこのような

ことが行われると表面ではバルク結晶中とはことなった電子状態を持つようになりバルク

結晶中にはないエネルギー準位ができるこのエネルギー準位が表面界面準位と呼ばれ

ているバルク結晶の周期性をそのまま断ち切ったldquo理想的rdquoな表面での表面準位は初歩

的な固体電子論で確かめることができるしかし実際の表面では再配列や緩和分子の吸

着などにより複雑である[11]一般に Si 半導体では表面準位は価電子帯から伝導帯まで連

続的に準位が存在しているとされその状態密度は NSS(E)[cm-2eV-1]で表されている化合

物半導体では表面準位は離散的と考えられている

22 表面準位のデバイスへの影響

FET などのデバイスで表面準位が存在した場合OFF 耐圧にもっとも影響が現れる[10]

表面準位はそのエネルギー準位によって電子トラップ型とホールトラップ型に区別するこ

とができる[12]電子トラップ型の場合表面の電位はソースドレイン電極の電位と一致

するホールトラップ型の場合表面の電位はゲート電極の電位と一致するそのため表

面準位が電子トラップ型の場合ドレイン電極の電位が半導体表面のゲート近傍まで伝わ

っているため空乏層はゲート電極直下にしか広がらずゲートドレイン間距離を変えて

も耐圧が変わらない一方ホールトラップ型の場合ドレイン電極近傍までゲート電極

電位が伝わっているため空乏層はドレイン電極まで広がるそのためゲートドレイン

間距離を変えることで耐圧を変えることができる

表面準位のほかの影響としてゲートドレインラグや電流コラプスがある[13]表面にト

ラップが存在するとそのトラップが帯電放電を行うためドレイン電流が不安定になる

またトラップの帯電放電には数ミリ秒から場合によっては1万年以上要するそのた

めゲートやドレイン電圧を変化させてもドレイン電流が瞬時に応答せず変化が遅れてし

まうSi デバイスや GaAs デバイスではイオン注入やリセス構造にすることで表面準位の

6

影響がでないように工夫されているがGaN系デバイスではまだこのような技術が確立され

ていない

23 表面準位の評価方法

表面準位の特性を決めるパラメータは主にエネルギー準位(ET)捕獲断面積(σ)密度(NT)

の3つであるこれらのパラメータを評価するために多くの測定方法があるよくに用い

ら れ る 方 法 で は DLTS(Deep Level Transient Spectroscopy) 法 高 周 波

C-V(Capacitance-Voltage)法XPS(X-ray Photoelectron Spectroscopy)法があるDLTS 法は

MIS(Metal Insulator Semiconductor)型構造においてパルス状の信号をゲートに与えそ

のときの容量変化の時間依存性を温度掃引しながら行うことでトラップのエネルギー準位

と密度が得られる高周波 C-V 法では MIS 型構造での C-V 測定結果と表面準位が存在し

ない場合の理想 C-V 特性の差から計算でエネルギー準位と密度が得られるXPS 法では表

面に X 線を照射することで電子遷移を起こさせ放出されるエネルギーにより準位を決定

するこれらの方法ではエネルギー準位密度を測定することができるが実際のデバイス

で重要になる電子トラップ型ホールトラップ型の判定が困難である本研究で用いたオ

ープンゲート FET は電子トラップ型ホールトラップ型の判定のために考案されたもので

ある

7

第3章 オープンゲート FET の作製と基本性能評価

31 はじめに

この章ではオープンゲート FET を作製するにあたりAlGaNGaN HEMT 結晶構造とデ

バイス作製法およびデバイス基本性能評価について述べる

32 試料構造とデバイス作製

本研究に用いた結晶ウェハは 2 枚であるそれぞれの結晶構造を表 31 に示しウェハ断面

図を図 31 に示す両ウェハとも基板はサファイア基板で膜厚 330μm であるその上に

MOCVD(Metal-Organic Chemical Vapor Deposition)法でアンドープの GaN を 1 または 2

μm 成長しその後アルミニウムの組成が 2631のアンドープの AlGaN を約 30nm 成長

してある評価用サンプルはそれぞれのウェハから 1 個ずつ作製したウェハ A から作製

したサンプルをサンプル A としウェハ B から作製したサンプルをサンプル B とする

デバイス作製は徳島大学大野研究室の基本作製プロセス(付録1)に沿って行ったプ

ロセスフロー図を図 32 に示すまずRIE(Reactive Ion Etching)法でエッチングし素子

間分離を行ったつぎにソースドレイン電極として電子線蒸着法を用いて TiAl を

20200nm 蒸着したその後オーミック電極化アニールとして窒素雰囲気中で 65010

分間のアニールを行ったつぎにパッシベーション膜として SiO2を電子線蒸着法で 60nm

堆積した最後にゲート電極として NiAu を 5060nm を電子線蒸着法で蒸着した

表 31 ウェハ構造

ウェハ A ウェハ B

材料 組成比 膜厚

[μm]

不純物濃度

[cm-3] 組成比

膜厚

[μm]

不純物濃度

[cm-3]

Undoped-AlGaN Al=026 003 Al=031 0025

Undoped-GaN 2 1

サファイア基板 330 330

8

ウェハカット

ゲート電極形成

(電子線蒸着NiAu 5060nm)

パッシベーション膜堆積

(電子線蒸着SiO2 60nm)

素子間分離(RIE)

(エッチング深さ60nm)

アニール

(N2中65010min)

オーミック電極形成

(電子線蒸着TiAl 20200nm) 2DEG

AlGaN

i-GaN

サファイア基

図 31 ウェハ断面図

図 32 プロセスフロー図

9

サファイア基板 サファイア基板

絶縁体膜

(SiO2)

ソースドレイン電極 ソースドレイン電極

ゲート電極

(a) MES 型 (b) MIS 型

図 33 デバイス構造(断面図)

33 基本性能の評価

今回作製したデバイスの基本性能の評価としてゲート長 4μm の MESFET と MISFET

を用いたそれぞれのデバイス構造を図 33 に示すゲート幅は 50μm でソースゲート

間ゲートドレイン間は 4μm であるそれぞれの Id-Vd特性を図 34 に示す図 34 よ

りサンプル AB とも良好なピンチオフをしているのがわかりMES 型MIS 型ともトラ

ンジスタとして動作していることがわかるサンプル A では熱等に起因していると思われ

るドレインコンダクタンス(gd)が負の部分があるまたドレイン電圧を 0 から 15V へ

上げていく方向と 15 から 0V へ下げていく方向でドレイン電流が異なっておりトラップ

等の影響が出ているものと思われるつぎに同じトランジスタでの Id-Vg特性を図 35 に示

す図 35 よりサンプル AB とも MIS 型においてゲートリーク電流が MES 型に比べて大

幅に減少していることがわかりSiO2 膜が絶縁体として機能していることがわかるしか

し通常 MIS 型の場合はゲート容量が減少するためドレイン電流は小さくなり相互コン

ダクタンスも小さくなる今回ドレイン電流値に差がないこのことは SiO2膜が良好な絶

縁膜でなく導電性がありゲート容量は MES 型と同じであると考えられる一方SiO2 の

容量測定の結果 25~26pF と絶縁膜として機能している結果も得られているこれらのこと

から直流においては導電膜として働き高周波では絶縁膜として働いていると考えられる

そこで相互コンダクタンス(gm)の周波数分散を測定した相互コンダクタンスは以下のよう

な式で表される

10

0 5 10 150

5

10

15

20

Vd [V]

I d [m

A]Vg 1 to ndash8V ndash1V step

0 5 100

5

10

15

20

Vd [V]

I d [m

A]

Vg 1 to ndash8V ndash1V step

0 5 10 150

5

10

15

20

Vd [V]

I d [m

A]

Vg 1 to ndash8V ndash1V step

0 5 100

5

10

15

20

Vd [V]

I d [m

A]Vg 1 to ndash8V ndash1V step

(c) (d)

(a) (b)

15

15

図 34 Id-Vd特性 (a) サンプル A(MES 型)

(b) サンプル A(MIS 型) (c) サンプル B(MES 型)

(d) サンプル B(MIS 型)

di

m VL

WCg

micro= (線形領域) (31)

( Tgi

m VVL

WCg minus= )micro

(飽和領域) (32)

(gm相互コンダクタンスμ移動度Wゲート幅Lゲート長Ci絶縁膜容量Vdドレイ

ン電圧Vgゲート電圧VTしきい値電圧)

そのため相互コンダクタンスの周波数依存を調べることで絶縁膜の周波数特性を調べるこ

11

とができる図 36 に相互コンダクタンスの周波数特性を示す図 36 より MIS 型におい

て 10~1kHz にかけてコンダクタンスが減少していることがわかるこのことより絶縁膜

容量に周波数依存性があることが確認できたまたgmの分散点より SiO2の抵抗率は 56

times109Ωcm であることがわかったこの値は AlGaN 層のフェルミ準位が伝導帯より 1eV

の場所にピンニングされているとした場合AlGaN の抵抗率が 6times1013Ωcm になることを

考えると小さいように思われる

つぎに電界効果移動度の測定結果を図 37 に示すサンプル A では移動度の最大値が

2400cm2Vs と良好な結果が得られた一方サンプル B では 400cm2Vs 程度しか得られな

12

ndash10 ndash5 010ndash6

10ndash5

10ndash4

10ndash3

10ndash2

10ndash1

0

50

100

Vg [V]

I d [A

]

Vd=01V

Vd=10V

Vd=10V

Vd=01V

Idgm

gm

[mSm

m]

ndash10 ndash5 010ndash6

10ndash5

10ndash4

10ndash3

10ndash2

10ndash1

0

50

100

Vg [V]

I d [A

]

Vd=01V

Vd=10V

Vd=10V

Vd=01V

Idgm

gm

[mSm

m]

ndash10 ndash5 010ndash6

10ndash5

10ndash4

10ndash3

10ndash2

10ndash1

0

50

100

Vg [V]

I d [A

]

Vd=01V

Vd=10V

Vd=10V

Vd=01V

Idgm

gm

[mSm

m]

ndash10 ndash5 010ndash6

10ndash5

10ndash4

10ndash3

10ndash2

10ndash1

0

50

100

Vg [V]

I d [A

]

Vd=01V

Vd=10V

Vd=10V

Vd=01V

Idgm

gm

[mSm

m]

(a) (b)

(c) (d)

図 35 Id-Vg特性 (a) サンプル A(MES 型) (b) サンプル A(MIS 型) (c) サンプル B(MES 型) (d) サンプル B(MIS 型)

102 104 1060

05

1

15

2

STDFET

MISFET

Lg=4μm Wg=50μmVd=1V Vg=ndash4V

g m [m

S]

Frequency [Hz]

図 36 相互コンダクタンスの 周波数分散

かったこのことからウェハ B は残留不純物や格子結晶欠陥等による電子の散乱が大き

いと思われ結晶性がよくないと推察される

C-V 測定の結果を図 38 に示すサンプル A では位相角が 60deg以上でありゲートリーク

が少なく正確な測定ができていると思われるサンプル B では位相角が 60degを下回ってお

り精度が若干落ちているこの C-V 測定結果からキャリアプロファイルを作成(付録 2 参

照)すると図 39 のようになるサンプル AB とも AlGaNGaN 界面に 1times1020cm-3程度の

電子が出ており界面から 200nm の深さでは 1times1016cm-3以下となっているこのことか

ら AlGaNGaN 界面でシート状のキャリアが存在していることがわかりまたノンドー

ndash8 ndash6 ndash4 ndash2 00

1000

2000

3000

Vg [V]

Mob

ility

[cm

2 Vs]

ndash8 ndash6 ndash4 ndash2 00

1000

2000

3000

Vg [V]

Mob

ility

[cm

2 Vs]

(b) (a)

図 37 電界効果移動度 (a) サンプル A (b) サンプル B

13

ndash10 ndash8 ndash6 ndash4 ndash2 00

20

40

60

80

100

ndash120

ndash60

0

60

120

Voltage [V]

Cap

acita

nce

[pF] Phase [degree]

ndash10 ndash8 ndash6 ndash4 ndash2 00

20

40

60

80

100

ndash120

ndash60

0

60

120

Voltage [V]

Cap

acita

nce

[pF] Phase [degree]

(b) (a)

図 38 C-V 測定結果 (a) サンプル A (b) サンプル B

プの GaN 層では高抵抗となっていることがわかる

最後にソースドレイン電極のコンタクト抵抗(RC)を TLM(Transmission Line Model)

法(付録 3 参照)で求めたその結果を図 310 に示す図 310 よりサンプル A ではシート抵

抗(RS)が 464Ωと移動度とキャリア密度から計算される予測値とほぼ合致していたま

たコンタクト抵抗は 138Ωmm と良好な値であったサンプル B においてもシート抵抗

が 262times103Ωと予測値と合致していたコンタクト抵抗は 352Ωmm と良くない値で

あった

0 200 400 6001014

1016

1018

1020

1022

Depth [nm]

Car

rier C

onc

[cm

ndash3]

0 200 400 6001014

1016

1018

1020

1022

Depth [nm]

Car

rier C

onc

[cm

ndash3]

(b) (a)

図 39 キャリアプロファイル (a) サンプル A (b) サンプル B

14

0 10 20 30 400

50

100

150

200Rs=464 [Ω]Rc=138[Ωmm]

R=RsWtimesL+2RcW

Length [μm]

Res

ista

nce

[Ω]

0 10 20 30 40

400

800

1200

1600Rs=262times103 [Ω]Rc=352 [Ωmm]

R=RsWtimesL+2RcW

Length [μm]R

esis

tanc

e [Ω

]

(b) (a) 0

図 310 TLM 測定結果 (a) サンプル A (b) サンプル B

15

第4章 オープンゲート FET を用いた表面準位の測定 41 はじめに

界面表面準位の測定にはXPS法やMISFETのC-V特性からTerman法を用いて界面表面

準位密度を見積もることが多い本研究で用いたオープンゲートFETは界面表面準位密度

を見積もることは困難であるが界面表面準位が電子トラップ型かホールトラップ型か

を容易に判別できる利点があるまたエネルギー準位がバンドのどのあたりにあるかも

ある程度検討をつけることができる本章ではオープンゲートFETによる界面表面準位の

測定について述べ電子トラップとホールトラップの性質についても考察する

42 オープンゲート FET の構造

測定に用いたオープンゲート FET の構造を図 41に示すオープンゲート FET は通常

の FET 構造でゲート電極のチャネル中央部を取り除いた構造になっているゲート長は

100μmチャネル幅 20μmオープンゲート部の幅は 14μm であるオープンゲート部

のチャネル伝導度はパッシベーション膜と半導体界面の界面電位を反映するそのため

チャネルの伝導度を測定することで界面電位が測定できることになる定量的な比較のた

めにゲート電極を除去していないスタンダード FET除去部に SiO2を堆積させたオープン

ゲート FETSiO2を堆積させていないオープンゲート FET の3種類を用意した

ゲート電極 SiO2パッシベーション

ゲート電極

2DEG

GaN 層

チャネル パッシベーション

(b) (a) ドレイン電極

ソース電極

図 41 オープンゲート FET の構造図 (a)平面図 (b)断面図

16

43 オープンゲート FET の I-V 特性

まずサンプル AB の Id-Vd特性を図 42 に示すチャネル部全面に金属ゲートのある通常

の MES 型の場合(図 42(a)(d))サンプル AB ともトランジスタとして機能していること

がわかるオープンゲート FET のパッシベーション膜なしの場合(図 42(b)(e))ゲート電

極直下部でのみドレイン電流を制御できるのでドレイン電流を遮断できないほ

型の特

性になっているそれに対してオープンゲート FET のパッシベーション膜ありの場合(図

42(c)(f))サンプル A ではまともなトランジスタの Id-Vd特性となりサンプル B でもパ

ッシベーション膜なしの場合に比べるとドレイン電流がより多く制御されていることがわ

かる

つぎにオープンゲート FET の Id-Vg特性を図 43 に示すまずサンプル A では全面ゲー

ト金属を付けてある通常 MES 型の場合理想的な Id-Vg 特性となっているオープンゲー

ト FET でパッシベーションとしての SiO2 なしの場合ドレイン電流はしきい値まではゲ

ート電極直下部の電流減少分があるのでドレイン電流は減少しているが開口部はゲート

電極で制御できずドレイン電流を遮断できていないそれに対して SiO2ありの場合開口

部の電位がゲート電極で制御されドレイン電流を遮断できているサンプル B でも通常

MES 型および SiO2なしのオープンゲート FET の場合サンプル A と同様な特性を示して

いるSiO2 ありのオープンゲート FET の場合サンプル A と違ってドレイン電流を遮断

できていないが SiO2なしに比べるとドレイン電流を減少分が多いこのことはゲート電極

の幅が変わっていると考えられるので gmよりゲート電極幅を見積もってみるFET の直線

領域における相互コンダクタンス(gm)は

LVWC

g dim

micro= (41)

(μ移動度Wゲート幅Ci絶縁膜容量Vdドレイン電圧Lゲート長)

で表されるそこで SiO2 なしのオープンゲート FET と SiO2 ありのオープンゲート FET

の相互コンダクタンスの比からゲート幅が見積もれる

mnp

mwpnpwp g

gWW = (42)

17

18

0 5 100

Vd [V]

0 5 100

1

2

I d [m

A]

Vd [V]

Vg 0 to ndash10V ndash1V step

0 5 10 50

1

2

I d [m

A]

Vd [V]

Vg 0 to ndash10V ndash1V step

0 5 10 150

Vd [V]

0 5 10 150

1

2

Vg 0 to ndash8V ndash1V step

I d [m

A]

Vd [V]

0 5 10 150

1

2Vg 0 to ndash8V ndash1V step

I d [m

A]

Vd [V]

15

1

2

I d [m

A]

Vg 0 to ndash10V ndash1V step

15

1

1

2Vg 0 to ndash8V ndash1V step

I d [m

A](d)

(e)

(f)

図 42 オープンゲート FET の Id-Vd特性 (a) サンプル A 通常 MES 型 (b) サンプル A パッシベーションなし (c) サンプル A パッシベーションあり (d) サンプル B 通常 MES 型 (e) サンプル B パッシベーションなし (f) サンプル B パッシベーションあり

(c)

(b)

(a)

(WwpSiO2ありのゲート幅WnpSiO2なしのゲート幅gmwpSiO2ありの相互コンダクタン

ndash10 ndash5 00

10

20

30

40

Vg [V]

I d [μ

A]

SiO2なし

SiO2あり

全面ゲート金属

Vds=01V

ndash15 ndash10 ndash5 00

10

20

30

40

Vg [V]

I d [μ

A]

SiO2なし

SiO2あり

全面ゲート金属

Vds=01V

(b) (a)

図 43 オープンゲート FET の Id-Vg特性 (a)サンプル A (b)サンプル B

スgmnpSiO2なしの相互コンダクタンス)

式(42)を用いて実際に計算してみると Wnp=6μmgmwp=106times10-6Sgmnp=50times10-7S と

すると Wwp=127μm となり6~7μm ほどゲート幅が大きくなっている

これらの結果よりサンプル AB とも開口部の表面電位が両側のゲート電極に制御されて

いることが示唆されているこのような現象が起こる原因として SiO2AlGaN 層界面にホ

ールトラップ型の界面準位が存在することで説明できる[12]

44 電子トラップとホールトラップ

本論文でいう電子トラップとホールトラップの定義について述べるまず電子トラッ

プとはトラップの帯電量が伝導帯の電子と交換速度が速いために伝導帯の電子の量つま

り電子の擬フェルミ準位によって決まるものをいう逆にホールトラップとはトラップの

帯電量が価電子帯のホールと交換速度が速いために価電子帯のホールの量つまりホー

ルの擬フェルミ準位によって決まるものをいう

一般に深い準位のモデルには Shockley-Read-Hall(SRH)統計が用いられるそれによる

とトラップの電子占有率 fTは以下のようになる

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (43)

(t時刻n電子濃度pホール濃度Cn電子捕獲係数Cpホール捕獲係数en電子放出係

数epホール放出係数)

19

式(43)において時間変化しないとすると dfTdt=0 となりfTについて整理すると

)()( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (44)

となる(付録 4 参照)

この fT が電子の擬フェルミ準位(Efn)とホールの擬フェルミ準位(Efp)に対してどのように

変化するのかシミュレーションしてみるシミュレーションするのは窒化ガリウムとして

各パラメータを表 41 のようにしたトラップの準位を価電子帯より 10~25eV のものま

で変化させたときの fTの変化を図 44(a)~(e)に示す

表 41 fTシミュレーションのパラメータ

パラメータ 値

禁制帯幅 (Eg) 342 [eV]

電子有効質量 (me) 0228

ホール有効質量 (mp) 06

伝導帯有効状態密度 (NC) 274times1018 [cm-3]

価電子帯有効状態密度 (NV) 117times1019 [cm-3]

電子捕獲断面積 (σe) 1times10-13 [cm2]

ホール捕獲断面積 (σp) 1times10-13 [cm2]

図 44(a)~(e)よりトラップ準位が 10~15eV までは fTが大部分でホールの擬フェルミ準

位によって決まっていることがわかるまた20~25eV まででは大部分で電子の擬フェ

ルミ準位によって決まっている172eV のものはトラップが中間的な性質を示している

本論文では電子の擬フェルミ準位でトラップの帯電量が決まるトラップを電子トラップ

ホールの擬フェルミ準位でトラップの帯電量が決まるトラップをホールトラップとしたが

実際にはトラップの準位が伝導帯に近い場合電子トラップとなり価電子帯に近い場合

ホールトラップになっていることがわかる

これらのことより電子トラップ(ET)は電子の擬フェルミ準位に従うのでトラップを含む

領域は n 型半導体に似た性質を示すようになりホールトラップ(HT)はホールの擬フェル

20

ET=20eV

5 1 15 2 25 3Efn [eV] 005

115

225

335

Efp [eV]0

02

04

06

08

1

fT

ET=172eV

0 05 1 15 2 25 3 35Efn [eV] 05

115

225

3

Efp [eV]0

02

04

06

08

1

fT

ET=15eV

0 05 1 15 2 25 3 35Efn [eV] 0

051

152

253

35

Efp [eV]0

02

04

06

08

1

fT

ET=10eV

05 1 15 2 25Efn [eV] 051

152

253

35

Efp [eV]0

02

04

06

08

1

fT

ET=25eV

01 15 2 25 3 35Efn [eV] 0

051

152

253

Efp [eV]0

02

04

06

08

1

fT

(d)

(b) (a)

(c)

(e) 図 44 fTシミュレーション

(a)ET=10eV (b)ET=15eV

(c)ET=172eV (d)ET=20eV

(e)ET=25eV EV EC

35

EC 05

EV

EC

0EV

3 35EC

0EV EC

EV EC

EV

EC EV

35

EC

0

EV

EC

EV 35EC

0 0EV

ミ準位に従うので p 型半導体に似た性質を示すようになるそこで n-ET-n 型半導体接合

n-HT-n 型半導体接合p-ET-p 型半導体接合p-HT-p 型半導体接合のバンド図を考えてみ

るまず n-ET-n 型半導体接合の場合電子トラップが n 型半導体に似た電位分布を示し電

子トラップを含む部分は傾斜を持った電位分布になる(図 45(a))n-HT-n 型半導体接合の

場合ホールトラップを含む部分は p 型半導体に似た電位分布となるので左側の接合が pn

接合の逆方向となり右側が順方向となるので印加した電圧のほとんどは左側に印加され

る(図 45(b))p-ET-p 型半導体接合の場合右側の接合が pn 接合の逆方向となるので印加

した電圧の大部分は右側の接合に印加される(図 45(c))p-HT-p 型半導体接合の場合ホー

21

(b) (a)

EC

EV

EF

EC

EV

EF EV

EF

EV

EF EC

HT 型

ET 型

ET 型 n 型

n 型

n 型 n 型

p 型 (d)

p 型 p 型

p 型 (c)

EC

HT 型

図 45 トラップを含む pn 接合のバンド図 (a)n-ET-n 型 (b)n-HT-n 型 (c)p-ET-p 型 (d)p-HT-p 型

ルトラップを含む部分は傾斜を持つようになる(図 45(d))

45 オープンゲート FET の I-V 特性の考察

実験結果より SiO2 ありのオープンゲート FET では開口部の電位を両側のゲート電極で

制御できドレイン電流を遮断することができた逆に SiO2 なしのオープンゲート FET

ではドレイン電流を遮断できなかったこのような現象について SiO2 と AlGaN 層の界面

のトラップで説明する

説明に先立ってショットキー電極を 2 つの種類に分類する1つはショットキー電極の

フェルミ準位が半導体のミッドギャップより伝導帯側にピンニングされ半導体表面で電

子が多くなっているものであり(図 46(a))もう一方はショットキー電極のフェルミ準位が

半導体のミッドギャップより価電子帯側にピンニングされ半導体表面でホールが多くな

っているものである(図 46(b))本論文では前者を N 型のショットキー電極後者を P 型

22

(b) (a)

06eV

EV

EF

EC ΦB=08eV

26eV

EV

EF EC

ΦB=08eV

図 46 ショットキー電極の分類 (a) N 型ショットキー電極 (b) P 型ショットキー電極

のショットキー電極と呼ぶ

前項で電子トラップを含む領域ではその部分は n 型半導体の電位分布を示しホールト

ラップを含む領域ではその部分は p 型半導体の電位分布を示すことを説明したその理論

をオープンゲート FET に用いる

オープンゲート FET の断面図(図 47)で2DEG の電位を 0V としショットキー電極に負

の電位を印加した状態でショットキー電極から AlGaN 層表面を通って 2DEG へのバン

ド図を図 48に示すバンド図はショットキー電極がN型の場合とP型の場合SiO2AlGaN

界面が電子トラップ(ET)の場合とホールトラップ(HT)の場合の組み合わせで 4 種類考えら

れるまずショットキー電極が N 型であり SiO2AlGaN 界面が電子トラップの場合(図

48(a))界面が電子トラップなのでその部分は n 型半導体と考えられるそのため電極部-

界面-2DEG は n-n-n 型半導体接合のため界面の電位は傾斜を持つショットキー電極が P

型であり界面が電子トラップ型の場合(図 48(b))p-n-n 型半導体接合と考えられるのでシ

ョットキー電極と界面が pn 接合の逆方向となり電位差はこの部分に集中しAlGaN 層の

表面の電位は 2DEG の電位とほぼ同じになるつぎにショットキー電極が N 型で界面がホ

ールトラップ型の場合(図 48(c))n-p-n 型半導体接合と考えられショットキー電極と界

面は pn 接合の順方向となるしたがってショットキー電極と界面には大きな電位差は生じ

23

(d)

(b)

(c)

(a)

GaN

AlGaN 界面

電極

GaN

AlGaN 界面 電極 Ec

Ef

Ev ショットキー電極

界面 ET型HT型

AlGaN

2DEG n型

図 47 オープンゲート FET の断面図

図 48 オープンゲート FET の電位分布 (a)N-E-n 型 (b)P-E-n 型 (c)N-H-n 型 (d)P-H-n型

ず電極に印加した電位は AlGaN 層と 2DEG の間に印加される最後にショットキー電極

が P 型で界面がホールトラップの場合(図 48(d))p-p-n 型半導体接合になるのでショット

キー電極と界面には大きな電位差が生じず電極に印加した電圧は界面と2DEG の間に印

加される

以上のことよりオープンゲート FET 断面図で電位分布を考えると図 49 のようになる

N-ET-n 型P-ET-n 型の場合開口部の電位はゲート電極で制御できないので開口部の電

位は2DEG の電位とほぼ同じになる(図 49(b))N-HT-n 型P-HT-n 型の場合開口部の

電位はゲートの電位と一致する(図 49(c))

これらのことよりオープンゲート FET の Id-Vg特性を考えると図 410 のようになると

思われるまずN-HT-n 型P-HT-n 型の場合界面の電位はゲート電極の電位と等しい

ので通常の FET と同様に電流は減少するP-ET-n 型の場合0~VTV まではゲート直下部

の電流減少分があるためドレイン電流は減少するがオープン部の界面の電位はゲート電極

の電位で制御できないのでドレイン電流は流れたままであるN-ET-n 型の場合界面での

抵抗とAlGaN層の抵抗の大小関係で特性が変化するので一概に2つの場合には分類できな

いこれらの分類は pn 接合の逆方向の抵抗は極めて高く半絶縁性部分よりも高いという

24

界面 E 型H 型

ショットキー電極 N 型P 型

AlGaN Id

N-H-n 型 N-E-n 型

P-E-n 型

0 VT

Ψfn

Vg

オープン部 ゲート ゲート

Ψs

Ψs (界面)

Ψfn (チャネル)

Vg

オープン部 ゲート ゲート

2DEG n 型

Vg

図 410 オープンゲート FET の Id-Vg 特性概念図

図 49 界面のバンド図 (a) オープンゲートFETの断面図

(b) N-E-n 型P-E-n 型 (c) N-H-n 型P-H-n 型

前提のため抵抗層の長さや GR センターの濃度が極端な値の場合は異なってしまう可能

性はある

測定結果(図 43)と概念図(図 410)を比較すると今回作製した SiO2ありの FET には3つ

の可能性があるN-HT-n 型P-HT-n 型かN-ET-n 型で AlGaN 層の抵抗が非常に高い場

合である今回の FET の AlGaN 層はアルミ組成 03 程度でそれほど高くなくまたゲー

トリーク電流も比較的大きいので前2者のいずれかになっていると思われるすなわち

界面準位はホールトラップ型である一方SiO2無しの場合は N-ET-n 型または P-ET-n 型

及び界面層の抵抗が AlGaN 層の抵抗より高いホールトラップ型の界面準位の場合も考え

られる界面準位による界面の電気伝導度とは界面に接した AlGaN 中のキャリアが伝導

を担うのでワイドバンドギャップの場合ピンニング準位によっては大きな抵抗になっ

てしまう場合もあり得る

SiO2 付きの場合構成は N-HT-n 型P-HT-n 型のいずれかであることが推定された

25

GaAs の場合はショットキー電極のバリア高が 08eV 程度有ればピンニング準位が充満帯

に近いのでP型になる[10]GaNの場合ではバリア高が08eV程度ではまだ伝導帯に近く

N型であると考えられるこれを調べるためにオープンゲート FET においてチャネル両側

端おいた2つのゲート電極に異なった電位を与えた場合について測定を行った

界面準位が HT 型の場合チャネルとの間は pn 接合逆バイアスと同じで AlGaN 層中に電

位勾配が形成される表面の2つのショットキー電極間に電位差を与えた場合にはショッ

トキー電極-界面-ショットキー電極が N-HT-N 型か P-HT-P 型の構成になるこれらの場合

の電位分布は図 411 に示すようになるN-HT-N 型の場合は界面準位部の電位は両ショット

キー電極の低い方の電圧になりP-HT-P 型の場合には両電極電位を線形につないだ斜めの

電位分布になる一方の電極に一定の負バイアス Vg2を与え他方の電極の電圧をゼロから

負の方向に変化させた場合N-HT-N 型では表面電位はVg1=Vg2までは低い電位のVg2にな

るためチャネル電流は変わらずVg2以下になるとVg1が制御するために減少する一方

P-HT-P 型の場合には表面電位はVg1の影響を半分受けチャネル電流はVg1Vg2の平均電

圧で制御された形となるその様子を図 412 に模式的に示した

実際にオープンゲート FET で測定した Id-Vg特性を図 413 に示す測定はソースドレイ

ン電極間に 01V 印加しゲートバイアスは片側(Vg2)を 0V-2V-4V-6V-8V と固

定し他方のゲートバイアス(Vg1)を 0V から負の方向へ掃引した掃引には1本あたり

約1時間をかけている概念図(図 412)と実測図(図 413)を比較すると SiO2ありのオ

ープンゲート FET は予想通り N-HT-N 型でショットキー電極がN型であることを示して

いる

ゲート1

ゲート2

界面

界面 ゲート1

ゲート2 (a) (b)

Ef

Ec

Ev

Ef Ev

Ec

図 411 オープンゲート FET の電位分布 (a)P-H-P 型 (b)N-H-N 型

26

ndash8 ndash6 ndash4 ndash2 00Vg1 [V]

ndash4Vndash6V

20

40Vg2=0V

ndash2V

Vd=01V破線理想的なホール

トラップの線

Vg1=Vg2

N-H-N 型

P-H-P 型

Id

I d [μ

A]

Vg1

図 412 両側ゲートに異なるバイアスを印

加した Id-Vg特性概念図 図 413 両側ゲートに異なるバイアスを

印加した Id-Vg 特性実測図

46 まとめ

今回オープンゲート FET を用いて AlGaNGaN HEMT 構造結晶の表面準位を評価し

たSiO2なしの場合ドレイン電流は制御できなかったSiO2ありの場合ドレイン電流

を制御できたまたSiO2ありのオープンゲート FET において 2 つのゲート電極に異なっ

た電位を印加した場合オープン部の電位は低い側の電位に支配されたこれらのことは

SiO2と AlGaN 界面にホールトラップ型の準位が存在することで説明できた

27

第5章 デバイスシミュレーションを用いた表面準位の考察

51 はじめに

第 4 章においてオープンゲート FET で開口部にホールトラップ型の表面準位が存在する

と開口部の電位がゲート電極で制御できることを推察した第 5 章ではこの推察の裏付け

としてデバイスシミュレータを用いて理論的に考察する

今回用いたデバイスシミュレータは ISE 社の DESSIS であるこのシミュレータではワ

イドバンドギャップ半導体のシミュレーションが行えるほか 3 次元のシミュレーションも

行うことができるオープンゲート FET ではドレイン電流をゲート電極と平行に流すため

3 次元のシミュレーションを行う必要がありその点で DESSIS は最適であった

52 デバイスシミュレーション

デバイスシミュレーションとは半導体デバイスの電気的特性を予測するツールである

主にデバイス構造の最適化などに用いられている結晶成長プロセス技術の成熟した Si

半導体ではイオン注入や拡散のシミュレーションができるプロセスシミュレーションから

LSI の回路シミュレーションまで一貫しておこなうことができるようになっている

デバイスシミュレーションは基本的にポアソン方程式とキャリア輸送方程式の2つを連

立して解いているまずコンタクトや界面での境界条件とキャリア分布でポアソン方程

式を解きデバイス内のポテンシャルを求めるその後各キャリアに対する輸送方程式を

このポテンシャルのもとで解くこの過程を繰り返すことで最終的な解を求めている

輸送方程式にはボルツマン輸送方程式が用いられているしかしボルツマン輸送方程

式は一般に複雑で解析的に解くことは不可能であるそこで様々な近似を行うことで解析

的に解けるようにしている近似法としては一般的にはドリフト拡散法が用いられている

この近似はキャリアの流れをドリフトと拡散で表しているこのモデルでほとんどのデバ

イスにおいてシミュレーションを行うことができるしかし今日の微細トランジスタや

GaAs などのシミュレーションにおいてはホットキャリア効果や速度オーバーシュートが

あり正確なシミュレーションを行うことができないこのような場合にはエネルギー保存

則を含めたエネルギー輸送モデル(緩和時間近似法ハイドロダイナミック法エネルギ

28

ーバランス法とほぼ同義)が使われるまた格子温度が問題になる場合には格子温度モ

デルなども取り入れられる

一方ボルツマン輸送方程式を直接シミュレーションしているものがモンテカルロ法で

あるモンテカルロ法は計算機上で与えられた条件のなかで実際にキャリアを自由に走行

させ各散乱に応じてキャリアを散乱させるその後再度キャリアを自由走行させる過程

を一定時間繰り返し最終的な解を得るこの方法はボルツマン輸送方程式を近似していな

いため近似による誤差はないが個々のキャリアについて計算を行うため膨大な時間を要す

るまたシミュレーションの精度はいかにキャリア輸送機構を計算機上に再現するかに

よって決まり高精度のシミュレーションはそれほど容易ではない

本研究ではホットキャリアや速度オーバーシュートなどの現象は起こらないと考えられ

るので最も一般的なドリフト拡散法でシミュレーションを行っている

53 シミュレーション構造

今回シミュレーションした構造を図 51 に示す結晶は AlGaNGaN HEMT 構造とし

AlGaN 層をアルミ組成比 020膜厚 30nm としGaN 層を膜厚 2μm としたAlGaNGaN

界面にはピエゾ効果による固定電荷として正の電荷を 1times1013cm-2導入したまた計算上

の収束性を上げるため AlGaNGaN 結晶ともアクセプタを計算結果に問題の出ない程度で

ある 1times1014cm-3導入してあるオープンゲート FET はチャネル長 10μmチャネル幅 5

μmゲート幅 06μmtimes2開口部幅 38μm とし開口部には SiO2を 60nm 堆積したも

のであるソースドレイン電極は直方体の側面の AlGaNGaN 界面に対向するような形

Y X

Z

Source

Gate

AlGaN

GaN

SiO2

図 51 シミュレーション構造

29

で付けてありオーミックになるように仕事関数を指定してあるゲート電極はショット

キー障壁高さが 1eV とした

54 トラップのモデル

一般に化合物半導体における界面表面準位は離散的とされているそこでシミュレー

ションの界面準位は単一の準位のものとしたトラップは電子を捕獲することで電荷中性

になるドナー型のものとホールを捕獲(電子を放出)することで電荷中性になるアクセプ

タ型のものに分類することができる今回はドナー型のトラップとしてあるまたトラッ

プの捕獲断面積は深い準位の場合原子のオーダーであるといわれているので 1times10-13cm2

としたこのようなトラップを SiO2と AlGaN 層界面に 1times1014cm-2導入してあるこれは

界面の原子のほとんどがトラップとなっている計算であるSiO2AlGaN 界面には負の電荷

を 5times1013cm-2導入しトラップの半分が電荷中性となっているとしてある

55 シミュレーション結果

シミュレーションはソースドレイン間電圧を 01V としトラップのエネルギー準位を

伝導帯から 15eV のものから 25eV のものまで変化させながらそれぞれにおいて Vgが 0

~-8V までの Id-Vg特性をシミュレーションしたその結果を図 52 に示すまず開口部

にも金属ゲートを付けた通常の FET 構造の場合しきい値が-52V 程度でありgmが 13

ndash8 ndash6 ndash4 ndash2 00

50

100

Vg [V]

I d [μ

A]

ET=150eV

220ndash250eV

200eV

Metal Gate

図 52 シミュレーション結果

(Id-Vg特性)

30

times10-5S であったgmは

dm VdL

Wg 0microεε

= (51)

(μ移動度εAlGaN の比誘電率ε0誘電率dAlGaN の膜厚Wゲート幅Lゲート

長Vdドレイン電圧)

で表されるシミュレーション結果の gmは式(51)で計算される理論値と合致しており正確

なシミュレーションがなされていると思われる

シミュレーション結果よりトラップ準位が 15~20eV のものはドレイン電流を遮断でき

ていないが 22~25eV のものはドレイン電流を遮断できており実験結果とほぼ同じ特性が

得られたもう少し詳しく解析するためにチャネル中央(ソース電極からドレイン電極へ 5

μm の位置)の断面でのバンド図を図 53 に示すゲート電圧が 0V のときトラップ準位

が 20eV25eV のもの両方ともフェルミ準位が 0V 付近で一致しているつぎにゲート電圧

31

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4ndash5ndash4ndash3ndash2ndash1012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

(b) (a)

(c) (d)

5

図 53 シミュレーション結果(バンド図) (a) ET=20eV Vg=0V (b) ET=20eV Vg=-2V (c) ET=25eV Vg=0V (d) ET=25eV Vg=-2V

が-2V のときトラップ準位が 20eV のものはゲート電極直下部のフェルミ準位は 2V 高く

なっているが開口部のフェルミ準位は 0eV で変化していないそれに対してトラップ準位

が 25eV のものは開口部のフェルミ準位もゲート電極直下部のフェルミ準位と同じように

約 2V 高くなっているまたトラップ準位が 20eV のものでは X=0644μm の場所でス

パイク状にバンドが曲がっているこれはフェルミ準位がなだらかに 0~2V に変化してい

るのに対して X=0644μm で界面準位によるピンニングにより 10V だけ急峻に変化させ

られていることによって生じているつぎに同じ断面での電子濃度分布を図 54 に示す

図 54 よりゲート電圧が 0V のときはトラップ準位が 20eV25eV のもの両方とも

AlGaNGaN 界面に 1times1020cm 3の電子が全面に存在していることがわかるゲート電圧が-

図 54 キャリア分布(Y=50μm)(a) E =20eVVg=0V

(a) (b)

(d) (c)

T

(b) ET=20eV V =-6V g

(c) E =25eV V =0V T g

(d) E =25eV V =-6V T g

32

-6V のときトラップ準位が 20eV のものはゲート電極直下では電子が存在せず空乏化して

いるが開口部には電子が存在しているトラップ準位が 25eV のものは開口部も電子が空

乏化しているそのためトラップ準位が 20eV の場合ゲート電圧を-6V にしても開口部下

での電子が存在するためドレイン電流を遮断できないそれに対してトラップ準位が 25eV

の場合開口部下の電子も空乏化するためドレイン電流が遮断される

56 まとめ

以上のことよりトラップのエネルギー準位によって開口部の表面電位がゲート電極で制

御されたりされなかったりすることが理論的にあり得るがわかったまたトラップの影

響により実験で得られた結果が説明できることを証明できた

今回のシミュレーションでは電子トラップ型とホールトラップ型の特性の差がはっきり

と現れた結果になったしかし実際には電子トラップ型とホールトラップ型はデジタル

的に分けることはできずアナログ的なものであるため電子トラップ型とホールトラップ

型の中間のような性質を持つトラップも考えられるまたシミュレーションを行うにあ

たり仮定としてトラップ密度を 1times1014cm-2入れ捕獲断面積も 1times10-13cm2と小さい値を

用いているこれらのパラメータを変えることで今回の結果とは違った特性が得られる

そのためパラメータをどのように選び決定するかは非常に重要であり今後も検討が必要で

ある

33

第6章 本研究のまとめ

本研究ではオープンゲートFETを用いてAlGaNGaN HEMT構造結晶でのSiO2AlGaN

界面を評価した

第4章においてオープンゲート FET の Id-Vg特性より SiO2パッシベーションのないオー

プンゲート FET では開口部の AlGaN 層表面電位はゲート電極によって制御されなかった

がSiO2パッシベーションのあるオープンゲート FET では開口部の表面電位がゲート電極

で制御されたこのような現象の原因として SiO2AlGaN 界面にホールトラップ型の界面

準位が存在することで説明した

第5章ではデバイスシミュレーションを行い第 4 章で述べた説明が理論的に正しいか

確かめたシミュレーションの結果より電子トラップではオープンゲート FET の開口部の

表面電位はゲート電極で制御されずホールトラップでは開口部の表面電位はゲート電極

で制御されたことを確認しドレイン電流を遮断することができたこのことより第 4 章

での考察を理論的に証明できた

以上のことより SiO2AlGaN 界面にはホールトラップ型の界面準位が存在している可能

性を示唆したまたホールトラップ型の界面準位が存在するとトランジスタの OFF 耐圧

を向上させることができるので SiO2パッシベーション膜はトランジスタの高耐圧化に利用

できると思われる

一方第 4 章で得られた測定結果は SiO2パッシベーションが理想的な絶縁膜になってい

ない場合言い換えれば導電膜になっている場合でも同様な結果が得られる特にワイド

バンドギャップ半導体の場合深い準位にフェルミ準位がピンニングされると 1times1014Ωcm

以上という非常に高抵抗となり良質な SiO2膜でさえも導電膜として見えてしまうことが

明らかになったワイドバンドギャップ半導体でのパッシベーション膜はこれまでの半導

体における考え方では通用せず今後新しい考え方が必要になると思われる

34

付録1 デバイス作製プロセス

AlGaNGaN HEMT 構造結晶での基本的なデバイス作製プロセスをここで述べるデバ

イス作製の大まかな流れは図1のようになるまず個々の素子を電気的に分離を行うた

めに RIE(Reactive Ion Etching)法で結晶を削り落とし素子間分離を行うつぎにオーミ

ック電極を形成するため TiAl を EB 蒸着法で蒸着しアニールを行う続いてパッシベー

ション膜を堆積させ最後にショットキー電極として EB 蒸着法で NiAu を蒸着する

それぞれのプロセス工程での代表的なプロセス条件を表1に示す

ゲート電極形成

パッシベーション膜堆積

素子間分離

オーミック電極形成

図 1 プロセスフロー

35

表1 プロセス工程(手順と条件)

プロセス工程 プロセス手順条件

1 サンプル へき開

素子間分離プロセス

1 サンプルクリーニング アセトン煮沸3min

超音波洗浄(アセトン)3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

2 メサ用フォトリソグラフィー HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

3 ドライエッチング RIEガス BCl3 20SCCM

出力52W

エッチング時間25minutes

2

4 レジスト除去 アセトン煮沸超音波洗浄

(必要に応じて)リムーバ原液煮沸 3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

オーミック電極形成 3

1 サンプルクリーニング 21 と同じ

36

2 オーミック電極用フォトリソグラ

フィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ti=200ÅAl=2000Å

4 リフトオフ アセトン煮沸3min

超音波洗浄3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブロー

5 熱処理 電気炉650 10min N2雰囲気

パッシベーション膜堆積 4

1 サンプルクリーニング 21 と同じ

37

2 パッシベーション膜用フォトリソ

グラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

純水クリーニングリンス

窒素ブロー

3 パッシベーション膜堆積 EB 蒸着SiO2600Å

4 リフトオフ 34 と同じ

ショットキー電極形成

1 サンプルクリーニング 21 と同じ

2 ショットキー電極用フォトリソグ

ラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)5000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ni=500Å

抵抗加熱蒸着Au=500Å

5

4 リフトオフ 34 と同じ

38

付録2 C-V 特性およびキャリアプロファイル

C-V 測定には通常ショットキーダイオードが使われるショットキーダイオードの断面

図を図1に示すC-V 測定において測定対象の回路モデルはコンデンサと抵抗が並列にな

っている(図 2)そのためオーミック電極からショットキー電極直下までのアクセス抵抗は

誤差になるので電極間隔はできるだけ小さいほうが良い測定は印加した交流電圧信号と

電流の振幅位相差より容量成分と抵抗成分を測定しているAlGaNGaN HEMT 構造の

場合AlGaN 層が絶縁体の働きをするのでゼロバイアスでの容量は AlGaN 層の膜厚と電

極面積AlGaN 層の誘電率で決まる以下にゼロバイアスでの n-GaN と AlGaNGaN

HEMT 結晶での容量を示す

(ⅰ) n-GaN の場合

minus=

=

qkTV

qNt

tS

C

biD

GaNdepletion

depletion

GaN

0

0

2 εε

εε

ただし

(1)

(ⅱ) AlGaNGaN HEMT 構造の場合

AlGaN

AlGaN

tS

C 0εε= (2)

(C容量ε0真空の誘電率εGaNGaN の誘電率εAlGaNAlGaN の誘電率S電極面積

t t tdeple ion空乏層厚さ AlGaNAlGaN 層厚さq電子電荷NDドナー濃度Vbiビルトイン電

圧kボルツマン定数T温度)

Y G

39

C-V Meter ショットキー電極

オーミック電極

C

空乏層 アクセス抵抗

図 2 等価回路図 n型半導体

図 1 断面図

n-GaN の場合S=100times100μm2Vbi=10VND=1times1017cm-3のときt tideple on=100nm と

なり C=8pF 程度となる

C-V 測定を行うとショットキー電極直下部のキャリア濃度を求めることができるつぎ

にその原理を述べる

ドナー濃度を一定としウェハ面で深さ方向の 1 次元で解析をするとまずポアソンの

方程式より

εDqN

dyVd

minus=2

2

(3)

となる

式(3)を解くために境界条件を

VWVdydV

V

Wy

==

=

=

)(0

0)0(

(4)

とするこの条件で式(3)を解くと

yWqNyqNV DD

εε+minus= 2

2 (5)

となるよって空乏層幅 W は

minusminus=

qkTVV

qNW bi

D

ε2 (6)

となるこの空乏層の単位面積あたりの容量は

minusminus

==

qkTVV

qNW

C

bi

D

2

εε (7)

minusminus=

qkTVV

qNC biDε

212 (8)

となり1C2-V 特性の傾きからドナー濃度がわかる

つぎにドナー濃度が一定でない場合を考える微小領域では式(8)が成り立つとすると

40

DqNdVC

d

ε2

12

minus=

(9)

と書くことができるので 1C2を V で微分することよりドナー濃度がわかるまた空乏層

端は式(7)より W=εC なので微小領域の表面からの深さがわかるこの深さ情報とドナー

濃度情報よりキャリアプロファイルが作成できる

d(1C2)dV

1C2 ND[cm-3]

Depth[nm] Vg

図 3 1C2-Vg プロット図 図 4 キャリアプロファイル

41

付録 3 TLM 法とコンタクト抵抗

コンタクト抵抗を測定するにはクロスケルビン法や TLM(Transmission Line Model)法

が用いられるプロセス技術の確立していない GaN 系半導体ではプロセスが容易な TLM

法がよく用いられている

TLM 法の代表的はマスクパターンを図1に示すTLM 法では電極間隔を変化させなが

ら各電極間での抵抗値を調べることでシート抵抗(RS)とコンタクト抵抗(RC)が求められる

その原理を以下に示す

各電極間の等価回路モデルは図2のようになる電極間の抵抗は距離(L)に比例し幅(W)

に反比例するまたコンタクト抵抗は電極幅に反比例すると考えられるそのため測定

される抵抗(R)は

WR

WLR

R CS 2+= (1)

となる式1より L を x 軸R を y 軸にプロットするとy 軸切片が2RCW となり RCが

計算できるまた傾きから RSがわかる(図 3)

5μm 10μm 15μm 20μm 25μm 30μm

100μm

図1 TLM マスクパターン

切片=2RCW

傾き=RsW

測定値 線形近似

電極

RS RC RC

R

半導体基板 図 2 等価回路モデル

0 L

図 3 L-R プロット図

42

MOSFET 等の電子デバイスでは電流はウェハを横方向に流れるそのためコンタクト抵

抗は電極の幅にのみ依存すると考えているしかし物性的にはコンタクト抵抗は面積に

依存すると考える方が妥当であるそこでコンタクト抵抗が面積と電極幅にどのように影

[

0[V]一定としてい

る図 4 の微小区間の等価回路は図 5 のようになるこの等価回路より

響を受けるかを考える

電極のモデルを図 4 に示す電極は幅 W cm]とし電極の単位面積あたりの抵抗をρC[Ω

cm2]とするまた半導体のシート抵抗を RS[Ω]として電極の電位を V

)(xS IW

dxRdV = (2)

)(xVWdI =C dxρ

(3)

となる式変形すると

)(xS I

WR

dxdV

= (4)

)(xVWdI=

Cdx ρ (5)

式(4)をxで微分すると

ρc [Ωcm2]

Rs [Ω]

V0 [V] 電極 W [mm]

図 4 FET の電極モデル(2 次元)

半導体

43

dI

+x 方向

V(x)+dV ρc (Wdx) V(x)

Rs dxW I(x)-dI I(x)

図 5 微小区間での回路図

)(2

2

xS I

WR

dxVd= (4rsquo)

式(4rsquo)に式(5)を代入すると

)(2

2

xC

S VR

dxVd

ρ= (6)

γ2=Rsρcとすると xx BeAexV γγ += minus)( (7)

xrarr-infinで V(x)=0x=0 で V=V0より A=0B=V0 よって式(7)は xeVxV γ

0)( = (8)

となるまた I(x)については式(5)より

x

c

eVWdxdI γ

ρ 0= (9)

x

c

eVWxI γ

γρ 0)( = (10)

式(8)(10)より x=0 での抵抗 R は

WRR

W

WVWV

xIxVR

cs

c

sc

c

c

ρρ

ρ

γρ

γρ

==

===

0

0

)()(

(11)

44

となるよって電極の抵抗は W に反比例するそのため電極幅で規格化したものをコン

タクト抵抗とし

CSC RR ρ= [Ωmm] (12)

で定義するまた式(12)よりコンタクト抵抗はシート抵抗のルートに比例するのでシート抵

抗が大きいとコンタクト抵抗も悪く見える

45

付録 4 時間変化なしの場合の電子占有率(fT)の導出

トラップの電荷捕獲放出過程は伝導帯電子を捕獲する(e-capture)伝導帯に電子を放

出する(e-emit)価電子帯のホールを捕獲する(p-capture)価電子帯にホールを放出する

(p-emit)の 4 種類が考えられるそれぞれの反応速度は以下の 4 つの式で与えられる

(ⅰ) e-capture

)1( TnT fnC

dtdf

minus= (1)

(ⅱ) e-emit

TnT fe

dtdf

minus= (2)

(ⅲ) p-capture

TpT fpC

dtdf

minus= (3) (iv) ホール放出 (iii) ホール捕獲

(i) 電子捕獲 (ii) 電子放出

ホール

電子

トラップ

(ⅳ) p-emit

)1( TpT fe

dtdf

minus= (4)

(fTトラップの電子占有率t時刻n電子密度pホール密度Cn電子捕獲係数Cpホー

ル捕獲係数en電子放出係数epホール放出係数)

電子捕獲係数とホール捕獲係数はそれぞれ Cn=σnvthnCp=σpvthp(σn電子の捕獲断面積

σpホールの捕獲断面積vthn電子の熱平衡速度vthpホールの熱平衡速度)で表せるま

た熱平衡速度は 3kT2=m ve thn22=mpvthp22 である式 1~4 をまとめて整理すると

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (5)

となる

つぎに熱平衡状態(全てのフェルミ準位EFが一致)で時間変化がないときについて考え

るまずトラップの電子占有率はフェルミ分布となるとして

46

minus

+=

kTEE

fFT

T

exp1

1 (6)

(ETトラップ準位)

とする伝導帯での電子密度の時間変化はトラップによる電子の捕獲と放出の 2 通りなの

TnTTnT feNfCnNdtdn

+minusminus= )1( (7)

(NTトラップ密度)

となる時間変化なしとすると dndt=0 なので enについて整理すると

T

Tnn f

fnCe minus=

1 (8)

となるここで式(8)に式(6)を代入すると

minus

+

minus

+minus

minusminus=

kTEE

kTEE

CkT

EENe

FT

FT

nFC

Cn

exp1

1

exp1

11

exp (9)

nFTFC

Cn CkT

EEkT

EENe

minus

minusminus= expexp (10)

nnTC

Cn CnCkT

EENe 1exp =

minusminus= (11)

minusminus=

kTEE

Nn TCC exp1 (12)

となりenはトラップの準位と捕獲断面積で決まることがわかる同様にして

( TpTTpT feNfCpNdtdp

minusminus= 1 ) (13)

より

47

ppVT

VT

Tpp CpC

kTEE

Nf

fpCe 1exp1

=

minusminus=

minus= (14)

minus

=kT

EENp TV

V exp1 (15)

となる

以上のことを利用して式(5)を変形するまず式(5)に式(11)と式(14)を代入すると

( ) ( TpTpTnTnT fCpfpCfCnfnC

dtdf

minus+minusminusminus= 11 11 )

)

(16)

となる時間変化なし(dfTdt=0)として fTについて整理すると

( ) ( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (17)

となりトラップの電子占有率は電子密度ホール密度の関数になる

48

謝辞

本研究の遂行にあたって終始懇切なる御指導と御鞭撻を頂きました徳島大学工学部電

気電子工学科 大野泰夫 教授に心より感謝の意を表します

本研究を進めるにあたり適切な御指導と有益なご教示を賜りました徳島大学工学部電

気電子工学科 新谷義廣 教授並びに徳島大学工学部電気電子工学科 酒井士郎 教授に深

く感謝いたします

本研究を進めるにあたり御指導を賜りました徳島大学工学部電気電子工学科 富永喜久

雄 助教授ならびに徳島大学工学部電気電子工学科 講師 直井美貴先生西野克志先生助

手 江南先生に深く感謝します

本研究を進めるにあたり多大なご尽力を賜りました文部科学技官 稲岡武氏に深く感謝

いたします

本研究を進めるにあたり御指導を賜りました徳島大学サテライトベンチャービジネス

ラボラトリー ポストドクター 敖金平氏に深く感謝します

共に議論を重ねた研究員 西薗和博氏をはじめ大野研究室ならびに新谷研究室酒井研究

室サテライトベンチャービジネスラボラトリーナイトライドセミコンダクター株式会

社の皆様に心より感謝いたします

最後に本年度で定年退官される文部科学技官 近藤俊昭氏には研究室配属時より研究だ

けでなく将来設計においても有益なご教示を賜りました近藤技官は大変な情報通でおら

れ毎日午後 5 時以降に学生室に来られては昔の電気電子工学科や学生間の恋愛状況を熱

心に語られておりました研究の合間に近藤技官の話に耳を傾けながら一服するのが大野

研究室での日課でありましたここに近藤技官のこれまでのご活躍に敬意を表すると共に

本研究を進めるにあたり多大なご尽力を賜りましたことに深く感謝します

49

参考文献

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[13] 西澤博 矢野仁之 後藤典夫 大野泰夫 表面準位を考慮した GaAs MESFET ゲート

ラグのシミュレーション 電子情報通信学会 ED 91-141 (1992)

51

著者のこれまでの研究発表

著論文

主著論文

1 菊田大悟 敖金平 大野泰夫 ldquoオープンゲート FET による AlGaNGaN HEMT 構造

の表面準位測定rdquo 信学技報 ED2002-210 (2002)

共著論文

1 Katsushi Nishino Daigo Kikuta Shiro Sakai ldquoBulk GaN growth by direct

synthesis methodrdquo Journal of Crystal Growth 237-239 pp922-925 (2002)

2 Jin-Ping Ao Daigo Kikuta Yasuo Ohno ldquoCopper-Gate AlGaNGaN HEMTs with

Low Gate Leakage Currentrdquo 信学技報 ED2002-211 (2002)

学術講演会発表 講演会名 発表年月日 題目 発表者

応用物理学

会学術講演

2002 年 9月 26 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

電子情報通

信学会 電子デバイス

研究会

2002 年 10月 10 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

52

  • プロセス手順条件
  • 素子間分離プロセス
Page 3: AlGaN/GaN HEMT 構造表面準位の電気的評価 に関する研究ohnolab.deca.jp/wp-content/lab_data/pdf_a/2003_D_Kikuta_doc.pdf · イスシミュレーションによる評価も行った。

目次 1 序論

11 背景および目的 4

12 本論文の構成 5

2 表面準位のデバイスへの影響と評価方法

21 表面準位について 6

22 表面準位のデバイスへの影響 6

23 表面準位の評価方法 7

3 オープンゲート FET の作製と基本性能評価

31 はじめに 8

32 試料構造とデバイス作製 8

33 基本性能の評価 10

4 オープンゲート FET を用いた表面準位の測定

41 はじめに 16

42 オープンゲート FET の構造 16

43 オープンゲート FET の I-V 測定 17

44 電子トラップとホールトラップ 19

45 オープンゲート FET の I-V 特性の考察 22

46 まとめ 27

5 デバイスシミュレーションを用いた表面準位の考察

51 はじめに 28

52 デバイスシミュレーション 28

53 シミュレーション構造 29

54 トラップのモデル 30

55 シミュレーション結果 30

56 まとめ 33

6 本研究のまとめ 34

2

付録

(1) デバイス作製プロセス 35

(2) C-V 特性およびキャリアプロファイル 39

(3) TLM 法とコンタクト抵抗 42

(4) 深い準位のモデル 46

謝辞 49

参考文献 51

著者のこれまでの研究発表 52

3

第 1 章 序論 11 背景および目的

1947 年にベル研究所の研究チームによってバイポーラトランジスタが発明され1948

年に John Bardeen と Walter Brattain がrdquoPoint-Contact Transistorrdquoを発表した翌年

William Shockley が接合型ダイオードトランジスタについての論文を発表しそれ以来

半導体デバイスは急速な発展を遂げてきた[1] 現在では結晶成長技術プロセス技術の

成熟したシリコン(Si)デバイスが半導体デバイスの大部分を占めているSi デバイスはスケ

ーリング則[2]に従い微細化の道を進むことにより集積化高速化低消費電力化が進ん

だしかしSi デバイスは飽和電子速度が 1times107cms と低いため同じゲート長ではガリウ

ム砒素(GaAs)やインジウムリン(InP)窒化ガリウム(GaN)シリコンゲルマニウム(SiGe)

など化合物半導体の方がより高速なトランジスタを作製することができる現在では最も

高速なトランジスタとして InP 系 HEMT(High Electron Mobility Transistor)で電流遮断

周波数(fT)が 500GHz 以上のものや SiGe HBT(Heterojunction Bipolar Transistor)の

350GHz があり超高速トランジスタにおいて化合物半導体は重要なものになっている

Si の MOSFET(Metal Oxide Semiconductor Field Effect Transistor)のゲート長は現在

013μm であるゲート長が短くなれば破壊電界の関係から電源電圧を下げなければなら

ないしかし電源電圧は理論的には 250mV 程度までしか下げることができないので短

ゲート長化にも限界があるSi の場合10nm が限界とされているが GaN では破壊電界が

Si より 10 倍高いのでゲート長は Si の 10 分の 1 まで可能であるこの点においてもワイド

バンドギャップ半導体の方が Si より高速なトランジスタが作製できると考えられる[3]

窒化ガリウムは1993年にはじめてMESFET(Metal Semiconductor Field Effect Transistor)が

M Asif Khan氏らによって作られ[4]その後AlGaNGaN HEMTが作られた[5]窒化ガリ

ウムは飽和電子速度が26times107cmsとGaAsよりも大きいので高周波デバイスに適している

現在ではゲート長012μmで電流遮断周波数が120GHzを超えるものが作られている[6]ま

た窒化ガリウムはバンドギャップが34eVと大きくブレークダウン電界が3times106Vcmと大

きいので携帯電話基地局用の高出力デバイスとしても期待されており現在では113W

(35Wmm)のデバイスが開発されている[7]窒化ガリウムはこれまでの材料と違い高速

4

動作可能でありながら高出力が得られるので特に無線分野で他の半導体より有利である

また近年の携帯電話やインターネットの普及に伴いマイクロ波を用いた高速通信の需

要が急激に伸びている現在では第3世代携帯電話の方式であるIMT2000(International

Mobile Telecommunication 2000)の2GHz無線LAN(Local Area Network)としての

Bluetoothの24GHzIEEE80211aの5GHzラストワンマイルとしてのFWA(Fixed

Wireless Access)の22GHzが使われ始めており次世代の通信としては60GHz帯を使い

1Gbpsのものが開発されているこのような次世代高速通信を可能とする素子として窒化ガ

リウムは期待されている

窒化ガリウム系 FET の開発で大きな問題になっていることに大きなゲートリーク[8]と

電流コラプスがある[9]電流コラプスの原因としてはバッファ層や表面の深い準位が指摘

されているまた表面準位については電子トラップ型かホールトラップ型かによってト

ランジスタの耐圧を大きく変えることができる[10]しかし窒化ガリウムにおいて表面準

位はまだ十分に解析されていないそこで本研究においては AlGaNGaN HEMT 表面準位

の電気的評価をオープンゲート FET という新しい評価法を用いて行ったまた理論的考

察としてデバイスシミュレーションによる評価も行った

12 本論文の構成

まず第 2 章で表面準位の基本的な説明を行う第 3 章においてオープンゲート FET の作

製方法と基本的なデバイス特性評価を述べる第 4 章ではオープンゲート FET を用いた

AlGaNGaN HEMT の表面界面準位の評価および考察について述べる第 5 章では第 4 章

の結果についてデバイスシミュレータを用いて理論的考察を行う第 6 章で本研究の全体

的なまとめを行う

5

第2章 表面準位のデバイスへの影響と評価方法

21 表面準位について

半導体表面では半導体結晶中と異なり片側で結晶の周期性がなくなっているそのため

表面の原子は自由エネルギーを下げるために原子の再配列や緩和が行われるこのような

ことが行われると表面ではバルク結晶中とはことなった電子状態を持つようになりバルク

結晶中にはないエネルギー準位ができるこのエネルギー準位が表面界面準位と呼ばれ

ているバルク結晶の周期性をそのまま断ち切ったldquo理想的rdquoな表面での表面準位は初歩

的な固体電子論で確かめることができるしかし実際の表面では再配列や緩和分子の吸

着などにより複雑である[11]一般に Si 半導体では表面準位は価電子帯から伝導帯まで連

続的に準位が存在しているとされその状態密度は NSS(E)[cm-2eV-1]で表されている化合

物半導体では表面準位は離散的と考えられている

22 表面準位のデバイスへの影響

FET などのデバイスで表面準位が存在した場合OFF 耐圧にもっとも影響が現れる[10]

表面準位はそのエネルギー準位によって電子トラップ型とホールトラップ型に区別するこ

とができる[12]電子トラップ型の場合表面の電位はソースドレイン電極の電位と一致

するホールトラップ型の場合表面の電位はゲート電極の電位と一致するそのため表

面準位が電子トラップ型の場合ドレイン電極の電位が半導体表面のゲート近傍まで伝わ

っているため空乏層はゲート電極直下にしか広がらずゲートドレイン間距離を変えて

も耐圧が変わらない一方ホールトラップ型の場合ドレイン電極近傍までゲート電極

電位が伝わっているため空乏層はドレイン電極まで広がるそのためゲートドレイン

間距離を変えることで耐圧を変えることができる

表面準位のほかの影響としてゲートドレインラグや電流コラプスがある[13]表面にト

ラップが存在するとそのトラップが帯電放電を行うためドレイン電流が不安定になる

またトラップの帯電放電には数ミリ秒から場合によっては1万年以上要するそのた

めゲートやドレイン電圧を変化させてもドレイン電流が瞬時に応答せず変化が遅れてし

まうSi デバイスや GaAs デバイスではイオン注入やリセス構造にすることで表面準位の

6

影響がでないように工夫されているがGaN系デバイスではまだこのような技術が確立され

ていない

23 表面準位の評価方法

表面準位の特性を決めるパラメータは主にエネルギー準位(ET)捕獲断面積(σ)密度(NT)

の3つであるこれらのパラメータを評価するために多くの測定方法があるよくに用い

ら れ る 方 法 で は DLTS(Deep Level Transient Spectroscopy) 法 高 周 波

C-V(Capacitance-Voltage)法XPS(X-ray Photoelectron Spectroscopy)法があるDLTS 法は

MIS(Metal Insulator Semiconductor)型構造においてパルス状の信号をゲートに与えそ

のときの容量変化の時間依存性を温度掃引しながら行うことでトラップのエネルギー準位

と密度が得られる高周波 C-V 法では MIS 型構造での C-V 測定結果と表面準位が存在し

ない場合の理想 C-V 特性の差から計算でエネルギー準位と密度が得られるXPS 法では表

面に X 線を照射することで電子遷移を起こさせ放出されるエネルギーにより準位を決定

するこれらの方法ではエネルギー準位密度を測定することができるが実際のデバイス

で重要になる電子トラップ型ホールトラップ型の判定が困難である本研究で用いたオ

ープンゲート FET は電子トラップ型ホールトラップ型の判定のために考案されたもので

ある

7

第3章 オープンゲート FET の作製と基本性能評価

31 はじめに

この章ではオープンゲート FET を作製するにあたりAlGaNGaN HEMT 結晶構造とデ

バイス作製法およびデバイス基本性能評価について述べる

32 試料構造とデバイス作製

本研究に用いた結晶ウェハは 2 枚であるそれぞれの結晶構造を表 31 に示しウェハ断面

図を図 31 に示す両ウェハとも基板はサファイア基板で膜厚 330μm であるその上に

MOCVD(Metal-Organic Chemical Vapor Deposition)法でアンドープの GaN を 1 または 2

μm 成長しその後アルミニウムの組成が 2631のアンドープの AlGaN を約 30nm 成長

してある評価用サンプルはそれぞれのウェハから 1 個ずつ作製したウェハ A から作製

したサンプルをサンプル A としウェハ B から作製したサンプルをサンプル B とする

デバイス作製は徳島大学大野研究室の基本作製プロセス(付録1)に沿って行ったプ

ロセスフロー図を図 32 に示すまずRIE(Reactive Ion Etching)法でエッチングし素子

間分離を行ったつぎにソースドレイン電極として電子線蒸着法を用いて TiAl を

20200nm 蒸着したその後オーミック電極化アニールとして窒素雰囲気中で 65010

分間のアニールを行ったつぎにパッシベーション膜として SiO2を電子線蒸着法で 60nm

堆積した最後にゲート電極として NiAu を 5060nm を電子線蒸着法で蒸着した

表 31 ウェハ構造

ウェハ A ウェハ B

材料 組成比 膜厚

[μm]

不純物濃度

[cm-3] 組成比

膜厚

[μm]

不純物濃度

[cm-3]

Undoped-AlGaN Al=026 003 Al=031 0025

Undoped-GaN 2 1

サファイア基板 330 330

8

ウェハカット

ゲート電極形成

(電子線蒸着NiAu 5060nm)

パッシベーション膜堆積

(電子線蒸着SiO2 60nm)

素子間分離(RIE)

(エッチング深さ60nm)

アニール

(N2中65010min)

オーミック電極形成

(電子線蒸着TiAl 20200nm) 2DEG

AlGaN

i-GaN

サファイア基

図 31 ウェハ断面図

図 32 プロセスフロー図

9

サファイア基板 サファイア基板

絶縁体膜

(SiO2)

ソースドレイン電極 ソースドレイン電極

ゲート電極

(a) MES 型 (b) MIS 型

図 33 デバイス構造(断面図)

33 基本性能の評価

今回作製したデバイスの基本性能の評価としてゲート長 4μm の MESFET と MISFET

を用いたそれぞれのデバイス構造を図 33 に示すゲート幅は 50μm でソースゲート

間ゲートドレイン間は 4μm であるそれぞれの Id-Vd特性を図 34 に示す図 34 よ

りサンプル AB とも良好なピンチオフをしているのがわかりMES 型MIS 型ともトラ

ンジスタとして動作していることがわかるサンプル A では熱等に起因していると思われ

るドレインコンダクタンス(gd)が負の部分があるまたドレイン電圧を 0 から 15V へ

上げていく方向と 15 から 0V へ下げていく方向でドレイン電流が異なっておりトラップ

等の影響が出ているものと思われるつぎに同じトランジスタでの Id-Vg特性を図 35 に示

す図 35 よりサンプル AB とも MIS 型においてゲートリーク電流が MES 型に比べて大

幅に減少していることがわかりSiO2 膜が絶縁体として機能していることがわかるしか

し通常 MIS 型の場合はゲート容量が減少するためドレイン電流は小さくなり相互コン

ダクタンスも小さくなる今回ドレイン電流値に差がないこのことは SiO2膜が良好な絶

縁膜でなく導電性がありゲート容量は MES 型と同じであると考えられる一方SiO2 の

容量測定の結果 25~26pF と絶縁膜として機能している結果も得られているこれらのこと

から直流においては導電膜として働き高周波では絶縁膜として働いていると考えられる

そこで相互コンダクタンス(gm)の周波数分散を測定した相互コンダクタンスは以下のよう

な式で表される

10

0 5 10 150

5

10

15

20

Vd [V]

I d [m

A]Vg 1 to ndash8V ndash1V step

0 5 100

5

10

15

20

Vd [V]

I d [m

A]

Vg 1 to ndash8V ndash1V step

0 5 10 150

5

10

15

20

Vd [V]

I d [m

A]

Vg 1 to ndash8V ndash1V step

0 5 100

5

10

15

20

Vd [V]

I d [m

A]Vg 1 to ndash8V ndash1V step

(c) (d)

(a) (b)

15

15

図 34 Id-Vd特性 (a) サンプル A(MES 型)

(b) サンプル A(MIS 型) (c) サンプル B(MES 型)

(d) サンプル B(MIS 型)

di

m VL

WCg

micro= (線形領域) (31)

( Tgi

m VVL

WCg minus= )micro

(飽和領域) (32)

(gm相互コンダクタンスμ移動度Wゲート幅Lゲート長Ci絶縁膜容量Vdドレイ

ン電圧Vgゲート電圧VTしきい値電圧)

そのため相互コンダクタンスの周波数依存を調べることで絶縁膜の周波数特性を調べるこ

11

とができる図 36 に相互コンダクタンスの周波数特性を示す図 36 より MIS 型におい

て 10~1kHz にかけてコンダクタンスが減少していることがわかるこのことより絶縁膜

容量に周波数依存性があることが確認できたまたgmの分散点より SiO2の抵抗率は 56

times109Ωcm であることがわかったこの値は AlGaN 層のフェルミ準位が伝導帯より 1eV

の場所にピンニングされているとした場合AlGaN の抵抗率が 6times1013Ωcm になることを

考えると小さいように思われる

つぎに電界効果移動度の測定結果を図 37 に示すサンプル A では移動度の最大値が

2400cm2Vs と良好な結果が得られた一方サンプル B では 400cm2Vs 程度しか得られな

12

ndash10 ndash5 010ndash6

10ndash5

10ndash4

10ndash3

10ndash2

10ndash1

0

50

100

Vg [V]

I d [A

]

Vd=01V

Vd=10V

Vd=10V

Vd=01V

Idgm

gm

[mSm

m]

ndash10 ndash5 010ndash6

10ndash5

10ndash4

10ndash3

10ndash2

10ndash1

0

50

100

Vg [V]

I d [A

]

Vd=01V

Vd=10V

Vd=10V

Vd=01V

Idgm

gm

[mSm

m]

ndash10 ndash5 010ndash6

10ndash5

10ndash4

10ndash3

10ndash2

10ndash1

0

50

100

Vg [V]

I d [A

]

Vd=01V

Vd=10V

Vd=10V

Vd=01V

Idgm

gm

[mSm

m]

ndash10 ndash5 010ndash6

10ndash5

10ndash4

10ndash3

10ndash2

10ndash1

0

50

100

Vg [V]

I d [A

]

Vd=01V

Vd=10V

Vd=10V

Vd=01V

Idgm

gm

[mSm

m]

(a) (b)

(c) (d)

図 35 Id-Vg特性 (a) サンプル A(MES 型) (b) サンプル A(MIS 型) (c) サンプル B(MES 型) (d) サンプル B(MIS 型)

102 104 1060

05

1

15

2

STDFET

MISFET

Lg=4μm Wg=50μmVd=1V Vg=ndash4V

g m [m

S]

Frequency [Hz]

図 36 相互コンダクタンスの 周波数分散

かったこのことからウェハ B は残留不純物や格子結晶欠陥等による電子の散乱が大き

いと思われ結晶性がよくないと推察される

C-V 測定の結果を図 38 に示すサンプル A では位相角が 60deg以上でありゲートリーク

が少なく正確な測定ができていると思われるサンプル B では位相角が 60degを下回ってお

り精度が若干落ちているこの C-V 測定結果からキャリアプロファイルを作成(付録 2 参

照)すると図 39 のようになるサンプル AB とも AlGaNGaN 界面に 1times1020cm-3程度の

電子が出ており界面から 200nm の深さでは 1times1016cm-3以下となっているこのことか

ら AlGaNGaN 界面でシート状のキャリアが存在していることがわかりまたノンドー

ndash8 ndash6 ndash4 ndash2 00

1000

2000

3000

Vg [V]

Mob

ility

[cm

2 Vs]

ndash8 ndash6 ndash4 ndash2 00

1000

2000

3000

Vg [V]

Mob

ility

[cm

2 Vs]

(b) (a)

図 37 電界効果移動度 (a) サンプル A (b) サンプル B

13

ndash10 ndash8 ndash6 ndash4 ndash2 00

20

40

60

80

100

ndash120

ndash60

0

60

120

Voltage [V]

Cap

acita

nce

[pF] Phase [degree]

ndash10 ndash8 ndash6 ndash4 ndash2 00

20

40

60

80

100

ndash120

ndash60

0

60

120

Voltage [V]

Cap

acita

nce

[pF] Phase [degree]

(b) (a)

図 38 C-V 測定結果 (a) サンプル A (b) サンプル B

プの GaN 層では高抵抗となっていることがわかる

最後にソースドレイン電極のコンタクト抵抗(RC)を TLM(Transmission Line Model)

法(付録 3 参照)で求めたその結果を図 310 に示す図 310 よりサンプル A ではシート抵

抗(RS)が 464Ωと移動度とキャリア密度から計算される予測値とほぼ合致していたま

たコンタクト抵抗は 138Ωmm と良好な値であったサンプル B においてもシート抵抗

が 262times103Ωと予測値と合致していたコンタクト抵抗は 352Ωmm と良くない値で

あった

0 200 400 6001014

1016

1018

1020

1022

Depth [nm]

Car

rier C

onc

[cm

ndash3]

0 200 400 6001014

1016

1018

1020

1022

Depth [nm]

Car

rier C

onc

[cm

ndash3]

(b) (a)

図 39 キャリアプロファイル (a) サンプル A (b) サンプル B

14

0 10 20 30 400

50

100

150

200Rs=464 [Ω]Rc=138[Ωmm]

R=RsWtimesL+2RcW

Length [μm]

Res

ista

nce

[Ω]

0 10 20 30 40

400

800

1200

1600Rs=262times103 [Ω]Rc=352 [Ωmm]

R=RsWtimesL+2RcW

Length [μm]R

esis

tanc

e [Ω

]

(b) (a) 0

図 310 TLM 測定結果 (a) サンプル A (b) サンプル B

15

第4章 オープンゲート FET を用いた表面準位の測定 41 はじめに

界面表面準位の測定にはXPS法やMISFETのC-V特性からTerman法を用いて界面表面

準位密度を見積もることが多い本研究で用いたオープンゲートFETは界面表面準位密度

を見積もることは困難であるが界面表面準位が電子トラップ型かホールトラップ型か

を容易に判別できる利点があるまたエネルギー準位がバンドのどのあたりにあるかも

ある程度検討をつけることができる本章ではオープンゲートFETによる界面表面準位の

測定について述べ電子トラップとホールトラップの性質についても考察する

42 オープンゲート FET の構造

測定に用いたオープンゲート FET の構造を図 41に示すオープンゲート FET は通常

の FET 構造でゲート電極のチャネル中央部を取り除いた構造になっているゲート長は

100μmチャネル幅 20μmオープンゲート部の幅は 14μm であるオープンゲート部

のチャネル伝導度はパッシベーション膜と半導体界面の界面電位を反映するそのため

チャネルの伝導度を測定することで界面電位が測定できることになる定量的な比較のた

めにゲート電極を除去していないスタンダード FET除去部に SiO2を堆積させたオープン

ゲート FETSiO2を堆積させていないオープンゲート FET の3種類を用意した

ゲート電極 SiO2パッシベーション

ゲート電極

2DEG

GaN 層

チャネル パッシベーション

(b) (a) ドレイン電極

ソース電極

図 41 オープンゲート FET の構造図 (a)平面図 (b)断面図

16

43 オープンゲート FET の I-V 特性

まずサンプル AB の Id-Vd特性を図 42 に示すチャネル部全面に金属ゲートのある通常

の MES 型の場合(図 42(a)(d))サンプル AB ともトランジスタとして機能していること

がわかるオープンゲート FET のパッシベーション膜なしの場合(図 42(b)(e))ゲート電

極直下部でのみドレイン電流を制御できるのでドレイン電流を遮断できないほ

型の特

性になっているそれに対してオープンゲート FET のパッシベーション膜ありの場合(図

42(c)(f))サンプル A ではまともなトランジスタの Id-Vd特性となりサンプル B でもパ

ッシベーション膜なしの場合に比べるとドレイン電流がより多く制御されていることがわ

かる

つぎにオープンゲート FET の Id-Vg特性を図 43 に示すまずサンプル A では全面ゲー

ト金属を付けてある通常 MES 型の場合理想的な Id-Vg 特性となっているオープンゲー

ト FET でパッシベーションとしての SiO2 なしの場合ドレイン電流はしきい値まではゲ

ート電極直下部の電流減少分があるのでドレイン電流は減少しているが開口部はゲート

電極で制御できずドレイン電流を遮断できていないそれに対して SiO2ありの場合開口

部の電位がゲート電極で制御されドレイン電流を遮断できているサンプル B でも通常

MES 型および SiO2なしのオープンゲート FET の場合サンプル A と同様な特性を示して

いるSiO2 ありのオープンゲート FET の場合サンプル A と違ってドレイン電流を遮断

できていないが SiO2なしに比べるとドレイン電流を減少分が多いこのことはゲート電極

の幅が変わっていると考えられるので gmよりゲート電極幅を見積もってみるFET の直線

領域における相互コンダクタンス(gm)は

LVWC

g dim

micro= (41)

(μ移動度Wゲート幅Ci絶縁膜容量Vdドレイン電圧Lゲート長)

で表されるそこで SiO2 なしのオープンゲート FET と SiO2 ありのオープンゲート FET

の相互コンダクタンスの比からゲート幅が見積もれる

mnp

mwpnpwp g

gWW = (42)

17

18

0 5 100

Vd [V]

0 5 100

1

2

I d [m

A]

Vd [V]

Vg 0 to ndash10V ndash1V step

0 5 10 50

1

2

I d [m

A]

Vd [V]

Vg 0 to ndash10V ndash1V step

0 5 10 150

Vd [V]

0 5 10 150

1

2

Vg 0 to ndash8V ndash1V step

I d [m

A]

Vd [V]

0 5 10 150

1

2Vg 0 to ndash8V ndash1V step

I d [m

A]

Vd [V]

15

1

2

I d [m

A]

Vg 0 to ndash10V ndash1V step

15

1

1

2Vg 0 to ndash8V ndash1V step

I d [m

A](d)

(e)

(f)

図 42 オープンゲート FET の Id-Vd特性 (a) サンプル A 通常 MES 型 (b) サンプル A パッシベーションなし (c) サンプル A パッシベーションあり (d) サンプル B 通常 MES 型 (e) サンプル B パッシベーションなし (f) サンプル B パッシベーションあり

(c)

(b)

(a)

(WwpSiO2ありのゲート幅WnpSiO2なしのゲート幅gmwpSiO2ありの相互コンダクタン

ndash10 ndash5 00

10

20

30

40

Vg [V]

I d [μ

A]

SiO2なし

SiO2あり

全面ゲート金属

Vds=01V

ndash15 ndash10 ndash5 00

10

20

30

40

Vg [V]

I d [μ

A]

SiO2なし

SiO2あり

全面ゲート金属

Vds=01V

(b) (a)

図 43 オープンゲート FET の Id-Vg特性 (a)サンプル A (b)サンプル B

スgmnpSiO2なしの相互コンダクタンス)

式(42)を用いて実際に計算してみると Wnp=6μmgmwp=106times10-6Sgmnp=50times10-7S と

すると Wwp=127μm となり6~7μm ほどゲート幅が大きくなっている

これらの結果よりサンプル AB とも開口部の表面電位が両側のゲート電極に制御されて

いることが示唆されているこのような現象が起こる原因として SiO2AlGaN 層界面にホ

ールトラップ型の界面準位が存在することで説明できる[12]

44 電子トラップとホールトラップ

本論文でいう電子トラップとホールトラップの定義について述べるまず電子トラッ

プとはトラップの帯電量が伝導帯の電子と交換速度が速いために伝導帯の電子の量つま

り電子の擬フェルミ準位によって決まるものをいう逆にホールトラップとはトラップの

帯電量が価電子帯のホールと交換速度が速いために価電子帯のホールの量つまりホー

ルの擬フェルミ準位によって決まるものをいう

一般に深い準位のモデルには Shockley-Read-Hall(SRH)統計が用いられるそれによる

とトラップの電子占有率 fTは以下のようになる

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (43)

(t時刻n電子濃度pホール濃度Cn電子捕獲係数Cpホール捕獲係数en電子放出係

数epホール放出係数)

19

式(43)において時間変化しないとすると dfTdt=0 となりfTについて整理すると

)()( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (44)

となる(付録 4 参照)

この fT が電子の擬フェルミ準位(Efn)とホールの擬フェルミ準位(Efp)に対してどのように

変化するのかシミュレーションしてみるシミュレーションするのは窒化ガリウムとして

各パラメータを表 41 のようにしたトラップの準位を価電子帯より 10~25eV のものま

で変化させたときの fTの変化を図 44(a)~(e)に示す

表 41 fTシミュレーションのパラメータ

パラメータ 値

禁制帯幅 (Eg) 342 [eV]

電子有効質量 (me) 0228

ホール有効質量 (mp) 06

伝導帯有効状態密度 (NC) 274times1018 [cm-3]

価電子帯有効状態密度 (NV) 117times1019 [cm-3]

電子捕獲断面積 (σe) 1times10-13 [cm2]

ホール捕獲断面積 (σp) 1times10-13 [cm2]

図 44(a)~(e)よりトラップ準位が 10~15eV までは fTが大部分でホールの擬フェルミ準

位によって決まっていることがわかるまた20~25eV まででは大部分で電子の擬フェ

ルミ準位によって決まっている172eV のものはトラップが中間的な性質を示している

本論文では電子の擬フェルミ準位でトラップの帯電量が決まるトラップを電子トラップ

ホールの擬フェルミ準位でトラップの帯電量が決まるトラップをホールトラップとしたが

実際にはトラップの準位が伝導帯に近い場合電子トラップとなり価電子帯に近い場合

ホールトラップになっていることがわかる

これらのことより電子トラップ(ET)は電子の擬フェルミ準位に従うのでトラップを含む

領域は n 型半導体に似た性質を示すようになりホールトラップ(HT)はホールの擬フェル

20

ET=20eV

5 1 15 2 25 3Efn [eV] 005

115

225

335

Efp [eV]0

02

04

06

08

1

fT

ET=172eV

0 05 1 15 2 25 3 35Efn [eV] 05

115

225

3

Efp [eV]0

02

04

06

08

1

fT

ET=15eV

0 05 1 15 2 25 3 35Efn [eV] 0

051

152

253

35

Efp [eV]0

02

04

06

08

1

fT

ET=10eV

05 1 15 2 25Efn [eV] 051

152

253

35

Efp [eV]0

02

04

06

08

1

fT

ET=25eV

01 15 2 25 3 35Efn [eV] 0

051

152

253

Efp [eV]0

02

04

06

08

1

fT

(d)

(b) (a)

(c)

(e) 図 44 fTシミュレーション

(a)ET=10eV (b)ET=15eV

(c)ET=172eV (d)ET=20eV

(e)ET=25eV EV EC

35

EC 05

EV

EC

0EV

3 35EC

0EV EC

EV EC

EV

EC EV

35

EC

0

EV

EC

EV 35EC

0 0EV

ミ準位に従うので p 型半導体に似た性質を示すようになるそこで n-ET-n 型半導体接合

n-HT-n 型半導体接合p-ET-p 型半導体接合p-HT-p 型半導体接合のバンド図を考えてみ

るまず n-ET-n 型半導体接合の場合電子トラップが n 型半導体に似た電位分布を示し電

子トラップを含む部分は傾斜を持った電位分布になる(図 45(a))n-HT-n 型半導体接合の

場合ホールトラップを含む部分は p 型半導体に似た電位分布となるので左側の接合が pn

接合の逆方向となり右側が順方向となるので印加した電圧のほとんどは左側に印加され

る(図 45(b))p-ET-p 型半導体接合の場合右側の接合が pn 接合の逆方向となるので印加

した電圧の大部分は右側の接合に印加される(図 45(c))p-HT-p 型半導体接合の場合ホー

21

(b) (a)

EC

EV

EF

EC

EV

EF EV

EF

EV

EF EC

HT 型

ET 型

ET 型 n 型

n 型

n 型 n 型

p 型 (d)

p 型 p 型

p 型 (c)

EC

HT 型

図 45 トラップを含む pn 接合のバンド図 (a)n-ET-n 型 (b)n-HT-n 型 (c)p-ET-p 型 (d)p-HT-p 型

ルトラップを含む部分は傾斜を持つようになる(図 45(d))

45 オープンゲート FET の I-V 特性の考察

実験結果より SiO2 ありのオープンゲート FET では開口部の電位を両側のゲート電極で

制御できドレイン電流を遮断することができた逆に SiO2 なしのオープンゲート FET

ではドレイン電流を遮断できなかったこのような現象について SiO2 と AlGaN 層の界面

のトラップで説明する

説明に先立ってショットキー電極を 2 つの種類に分類する1つはショットキー電極の

フェルミ準位が半導体のミッドギャップより伝導帯側にピンニングされ半導体表面で電

子が多くなっているものであり(図 46(a))もう一方はショットキー電極のフェルミ準位が

半導体のミッドギャップより価電子帯側にピンニングされ半導体表面でホールが多くな

っているものである(図 46(b))本論文では前者を N 型のショットキー電極後者を P 型

22

(b) (a)

06eV

EV

EF

EC ΦB=08eV

26eV

EV

EF EC

ΦB=08eV

図 46 ショットキー電極の分類 (a) N 型ショットキー電極 (b) P 型ショットキー電極

のショットキー電極と呼ぶ

前項で電子トラップを含む領域ではその部分は n 型半導体の電位分布を示しホールト

ラップを含む領域ではその部分は p 型半導体の電位分布を示すことを説明したその理論

をオープンゲート FET に用いる

オープンゲート FET の断面図(図 47)で2DEG の電位を 0V としショットキー電極に負

の電位を印加した状態でショットキー電極から AlGaN 層表面を通って 2DEG へのバン

ド図を図 48に示すバンド図はショットキー電極がN型の場合とP型の場合SiO2AlGaN

界面が電子トラップ(ET)の場合とホールトラップ(HT)の場合の組み合わせで 4 種類考えら

れるまずショットキー電極が N 型であり SiO2AlGaN 界面が電子トラップの場合(図

48(a))界面が電子トラップなのでその部分は n 型半導体と考えられるそのため電極部-

界面-2DEG は n-n-n 型半導体接合のため界面の電位は傾斜を持つショットキー電極が P

型であり界面が電子トラップ型の場合(図 48(b))p-n-n 型半導体接合と考えられるのでシ

ョットキー電極と界面が pn 接合の逆方向となり電位差はこの部分に集中しAlGaN 層の

表面の電位は 2DEG の電位とほぼ同じになるつぎにショットキー電極が N 型で界面がホ

ールトラップ型の場合(図 48(c))n-p-n 型半導体接合と考えられショットキー電極と界

面は pn 接合の順方向となるしたがってショットキー電極と界面には大きな電位差は生じ

23

(d)

(b)

(c)

(a)

GaN

AlGaN 界面

電極

GaN

AlGaN 界面 電極 Ec

Ef

Ev ショットキー電極

界面 ET型HT型

AlGaN

2DEG n型

図 47 オープンゲート FET の断面図

図 48 オープンゲート FET の電位分布 (a)N-E-n 型 (b)P-E-n 型 (c)N-H-n 型 (d)P-H-n型

ず電極に印加した電位は AlGaN 層と 2DEG の間に印加される最後にショットキー電極

が P 型で界面がホールトラップの場合(図 48(d))p-p-n 型半導体接合になるのでショット

キー電極と界面には大きな電位差が生じず電極に印加した電圧は界面と2DEG の間に印

加される

以上のことよりオープンゲート FET 断面図で電位分布を考えると図 49 のようになる

N-ET-n 型P-ET-n 型の場合開口部の電位はゲート電極で制御できないので開口部の電

位は2DEG の電位とほぼ同じになる(図 49(b))N-HT-n 型P-HT-n 型の場合開口部の

電位はゲートの電位と一致する(図 49(c))

これらのことよりオープンゲート FET の Id-Vg特性を考えると図 410 のようになると

思われるまずN-HT-n 型P-HT-n 型の場合界面の電位はゲート電極の電位と等しい

ので通常の FET と同様に電流は減少するP-ET-n 型の場合0~VTV まではゲート直下部

の電流減少分があるためドレイン電流は減少するがオープン部の界面の電位はゲート電極

の電位で制御できないのでドレイン電流は流れたままであるN-ET-n 型の場合界面での

抵抗とAlGaN層の抵抗の大小関係で特性が変化するので一概に2つの場合には分類できな

いこれらの分類は pn 接合の逆方向の抵抗は極めて高く半絶縁性部分よりも高いという

24

界面 E 型H 型

ショットキー電極 N 型P 型

AlGaN Id

N-H-n 型 N-E-n 型

P-E-n 型

0 VT

Ψfn

Vg

オープン部 ゲート ゲート

Ψs

Ψs (界面)

Ψfn (チャネル)

Vg

オープン部 ゲート ゲート

2DEG n 型

Vg

図 410 オープンゲート FET の Id-Vg 特性概念図

図 49 界面のバンド図 (a) オープンゲートFETの断面図

(b) N-E-n 型P-E-n 型 (c) N-H-n 型P-H-n 型

前提のため抵抗層の長さや GR センターの濃度が極端な値の場合は異なってしまう可能

性はある

測定結果(図 43)と概念図(図 410)を比較すると今回作製した SiO2ありの FET には3つ

の可能性があるN-HT-n 型P-HT-n 型かN-ET-n 型で AlGaN 層の抵抗が非常に高い場

合である今回の FET の AlGaN 層はアルミ組成 03 程度でそれほど高くなくまたゲー

トリーク電流も比較的大きいので前2者のいずれかになっていると思われるすなわち

界面準位はホールトラップ型である一方SiO2無しの場合は N-ET-n 型または P-ET-n 型

及び界面層の抵抗が AlGaN 層の抵抗より高いホールトラップ型の界面準位の場合も考え

られる界面準位による界面の電気伝導度とは界面に接した AlGaN 中のキャリアが伝導

を担うのでワイドバンドギャップの場合ピンニング準位によっては大きな抵抗になっ

てしまう場合もあり得る

SiO2 付きの場合構成は N-HT-n 型P-HT-n 型のいずれかであることが推定された

25

GaAs の場合はショットキー電極のバリア高が 08eV 程度有ればピンニング準位が充満帯

に近いのでP型になる[10]GaNの場合ではバリア高が08eV程度ではまだ伝導帯に近く

N型であると考えられるこれを調べるためにオープンゲート FET においてチャネル両側

端おいた2つのゲート電極に異なった電位を与えた場合について測定を行った

界面準位が HT 型の場合チャネルとの間は pn 接合逆バイアスと同じで AlGaN 層中に電

位勾配が形成される表面の2つのショットキー電極間に電位差を与えた場合にはショッ

トキー電極-界面-ショットキー電極が N-HT-N 型か P-HT-P 型の構成になるこれらの場合

の電位分布は図 411 に示すようになるN-HT-N 型の場合は界面準位部の電位は両ショット

キー電極の低い方の電圧になりP-HT-P 型の場合には両電極電位を線形につないだ斜めの

電位分布になる一方の電極に一定の負バイアス Vg2を与え他方の電極の電圧をゼロから

負の方向に変化させた場合N-HT-N 型では表面電位はVg1=Vg2までは低い電位のVg2にな

るためチャネル電流は変わらずVg2以下になるとVg1が制御するために減少する一方

P-HT-P 型の場合には表面電位はVg1の影響を半分受けチャネル電流はVg1Vg2の平均電

圧で制御された形となるその様子を図 412 に模式的に示した

実際にオープンゲート FET で測定した Id-Vg特性を図 413 に示す測定はソースドレイ

ン電極間に 01V 印加しゲートバイアスは片側(Vg2)を 0V-2V-4V-6V-8V と固

定し他方のゲートバイアス(Vg1)を 0V から負の方向へ掃引した掃引には1本あたり

約1時間をかけている概念図(図 412)と実測図(図 413)を比較すると SiO2ありのオ

ープンゲート FET は予想通り N-HT-N 型でショットキー電極がN型であることを示して

いる

ゲート1

ゲート2

界面

界面 ゲート1

ゲート2 (a) (b)

Ef

Ec

Ev

Ef Ev

Ec

図 411 オープンゲート FET の電位分布 (a)P-H-P 型 (b)N-H-N 型

26

ndash8 ndash6 ndash4 ndash2 00Vg1 [V]

ndash4Vndash6V

20

40Vg2=0V

ndash2V

Vd=01V破線理想的なホール

トラップの線

Vg1=Vg2

N-H-N 型

P-H-P 型

Id

I d [μ

A]

Vg1

図 412 両側ゲートに異なるバイアスを印

加した Id-Vg特性概念図 図 413 両側ゲートに異なるバイアスを

印加した Id-Vg 特性実測図

46 まとめ

今回オープンゲート FET を用いて AlGaNGaN HEMT 構造結晶の表面準位を評価し

たSiO2なしの場合ドレイン電流は制御できなかったSiO2ありの場合ドレイン電流

を制御できたまたSiO2ありのオープンゲート FET において 2 つのゲート電極に異なっ

た電位を印加した場合オープン部の電位は低い側の電位に支配されたこれらのことは

SiO2と AlGaN 界面にホールトラップ型の準位が存在することで説明できた

27

第5章 デバイスシミュレーションを用いた表面準位の考察

51 はじめに

第 4 章においてオープンゲート FET で開口部にホールトラップ型の表面準位が存在する

と開口部の電位がゲート電極で制御できることを推察した第 5 章ではこの推察の裏付け

としてデバイスシミュレータを用いて理論的に考察する

今回用いたデバイスシミュレータは ISE 社の DESSIS であるこのシミュレータではワ

イドバンドギャップ半導体のシミュレーションが行えるほか 3 次元のシミュレーションも

行うことができるオープンゲート FET ではドレイン電流をゲート電極と平行に流すため

3 次元のシミュレーションを行う必要がありその点で DESSIS は最適であった

52 デバイスシミュレーション

デバイスシミュレーションとは半導体デバイスの電気的特性を予測するツールである

主にデバイス構造の最適化などに用いられている結晶成長プロセス技術の成熟した Si

半導体ではイオン注入や拡散のシミュレーションができるプロセスシミュレーションから

LSI の回路シミュレーションまで一貫しておこなうことができるようになっている

デバイスシミュレーションは基本的にポアソン方程式とキャリア輸送方程式の2つを連

立して解いているまずコンタクトや界面での境界条件とキャリア分布でポアソン方程

式を解きデバイス内のポテンシャルを求めるその後各キャリアに対する輸送方程式を

このポテンシャルのもとで解くこの過程を繰り返すことで最終的な解を求めている

輸送方程式にはボルツマン輸送方程式が用いられているしかしボルツマン輸送方程

式は一般に複雑で解析的に解くことは不可能であるそこで様々な近似を行うことで解析

的に解けるようにしている近似法としては一般的にはドリフト拡散法が用いられている

この近似はキャリアの流れをドリフトと拡散で表しているこのモデルでほとんどのデバ

イスにおいてシミュレーションを行うことができるしかし今日の微細トランジスタや

GaAs などのシミュレーションにおいてはホットキャリア効果や速度オーバーシュートが

あり正確なシミュレーションを行うことができないこのような場合にはエネルギー保存

則を含めたエネルギー輸送モデル(緩和時間近似法ハイドロダイナミック法エネルギ

28

ーバランス法とほぼ同義)が使われるまた格子温度が問題になる場合には格子温度モ

デルなども取り入れられる

一方ボルツマン輸送方程式を直接シミュレーションしているものがモンテカルロ法で

あるモンテカルロ法は計算機上で与えられた条件のなかで実際にキャリアを自由に走行

させ各散乱に応じてキャリアを散乱させるその後再度キャリアを自由走行させる過程

を一定時間繰り返し最終的な解を得るこの方法はボルツマン輸送方程式を近似していな

いため近似による誤差はないが個々のキャリアについて計算を行うため膨大な時間を要す

るまたシミュレーションの精度はいかにキャリア輸送機構を計算機上に再現するかに

よって決まり高精度のシミュレーションはそれほど容易ではない

本研究ではホットキャリアや速度オーバーシュートなどの現象は起こらないと考えられ

るので最も一般的なドリフト拡散法でシミュレーションを行っている

53 シミュレーション構造

今回シミュレーションした構造を図 51 に示す結晶は AlGaNGaN HEMT 構造とし

AlGaN 層をアルミ組成比 020膜厚 30nm としGaN 層を膜厚 2μm としたAlGaNGaN

界面にはピエゾ効果による固定電荷として正の電荷を 1times1013cm-2導入したまた計算上

の収束性を上げるため AlGaNGaN 結晶ともアクセプタを計算結果に問題の出ない程度で

ある 1times1014cm-3導入してあるオープンゲート FET はチャネル長 10μmチャネル幅 5

μmゲート幅 06μmtimes2開口部幅 38μm とし開口部には SiO2を 60nm 堆積したも

のであるソースドレイン電極は直方体の側面の AlGaNGaN 界面に対向するような形

Y X

Z

Source

Gate

AlGaN

GaN

SiO2

図 51 シミュレーション構造

29

で付けてありオーミックになるように仕事関数を指定してあるゲート電極はショット

キー障壁高さが 1eV とした

54 トラップのモデル

一般に化合物半導体における界面表面準位は離散的とされているそこでシミュレー

ションの界面準位は単一の準位のものとしたトラップは電子を捕獲することで電荷中性

になるドナー型のものとホールを捕獲(電子を放出)することで電荷中性になるアクセプ

タ型のものに分類することができる今回はドナー型のトラップとしてあるまたトラッ

プの捕獲断面積は深い準位の場合原子のオーダーであるといわれているので 1times10-13cm2

としたこのようなトラップを SiO2と AlGaN 層界面に 1times1014cm-2導入してあるこれは

界面の原子のほとんどがトラップとなっている計算であるSiO2AlGaN 界面には負の電荷

を 5times1013cm-2導入しトラップの半分が電荷中性となっているとしてある

55 シミュレーション結果

シミュレーションはソースドレイン間電圧を 01V としトラップのエネルギー準位を

伝導帯から 15eV のものから 25eV のものまで変化させながらそれぞれにおいて Vgが 0

~-8V までの Id-Vg特性をシミュレーションしたその結果を図 52 に示すまず開口部

にも金属ゲートを付けた通常の FET 構造の場合しきい値が-52V 程度でありgmが 13

ndash8 ndash6 ndash4 ndash2 00

50

100

Vg [V]

I d [μ

A]

ET=150eV

220ndash250eV

200eV

Metal Gate

図 52 シミュレーション結果

(Id-Vg特性)

30

times10-5S であったgmは

dm VdL

Wg 0microεε

= (51)

(μ移動度εAlGaN の比誘電率ε0誘電率dAlGaN の膜厚Wゲート幅Lゲート

長Vdドレイン電圧)

で表されるシミュレーション結果の gmは式(51)で計算される理論値と合致しており正確

なシミュレーションがなされていると思われる

シミュレーション結果よりトラップ準位が 15~20eV のものはドレイン電流を遮断でき

ていないが 22~25eV のものはドレイン電流を遮断できており実験結果とほぼ同じ特性が

得られたもう少し詳しく解析するためにチャネル中央(ソース電極からドレイン電極へ 5

μm の位置)の断面でのバンド図を図 53 に示すゲート電圧が 0V のときトラップ準位

が 20eV25eV のもの両方ともフェルミ準位が 0V 付近で一致しているつぎにゲート電圧

31

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4ndash5ndash4ndash3ndash2ndash1012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

(b) (a)

(c) (d)

5

図 53 シミュレーション結果(バンド図) (a) ET=20eV Vg=0V (b) ET=20eV Vg=-2V (c) ET=25eV Vg=0V (d) ET=25eV Vg=-2V

が-2V のときトラップ準位が 20eV のものはゲート電極直下部のフェルミ準位は 2V 高く

なっているが開口部のフェルミ準位は 0eV で変化していないそれに対してトラップ準位

が 25eV のものは開口部のフェルミ準位もゲート電極直下部のフェルミ準位と同じように

約 2V 高くなっているまたトラップ準位が 20eV のものでは X=0644μm の場所でス

パイク状にバンドが曲がっているこれはフェルミ準位がなだらかに 0~2V に変化してい

るのに対して X=0644μm で界面準位によるピンニングにより 10V だけ急峻に変化させ

られていることによって生じているつぎに同じ断面での電子濃度分布を図 54 に示す

図 54 よりゲート電圧が 0V のときはトラップ準位が 20eV25eV のもの両方とも

AlGaNGaN 界面に 1times1020cm 3の電子が全面に存在していることがわかるゲート電圧が-

図 54 キャリア分布(Y=50μm)(a) E =20eVVg=0V

(a) (b)

(d) (c)

T

(b) ET=20eV V =-6V g

(c) E =25eV V =0V T g

(d) E =25eV V =-6V T g

32

-6V のときトラップ準位が 20eV のものはゲート電極直下では電子が存在せず空乏化して

いるが開口部には電子が存在しているトラップ準位が 25eV のものは開口部も電子が空

乏化しているそのためトラップ準位が 20eV の場合ゲート電圧を-6V にしても開口部下

での電子が存在するためドレイン電流を遮断できないそれに対してトラップ準位が 25eV

の場合開口部下の電子も空乏化するためドレイン電流が遮断される

56 まとめ

以上のことよりトラップのエネルギー準位によって開口部の表面電位がゲート電極で制

御されたりされなかったりすることが理論的にあり得るがわかったまたトラップの影

響により実験で得られた結果が説明できることを証明できた

今回のシミュレーションでは電子トラップ型とホールトラップ型の特性の差がはっきり

と現れた結果になったしかし実際には電子トラップ型とホールトラップ型はデジタル

的に分けることはできずアナログ的なものであるため電子トラップ型とホールトラップ

型の中間のような性質を持つトラップも考えられるまたシミュレーションを行うにあ

たり仮定としてトラップ密度を 1times1014cm-2入れ捕獲断面積も 1times10-13cm2と小さい値を

用いているこれらのパラメータを変えることで今回の結果とは違った特性が得られる

そのためパラメータをどのように選び決定するかは非常に重要であり今後も検討が必要で

ある

33

第6章 本研究のまとめ

本研究ではオープンゲートFETを用いてAlGaNGaN HEMT構造結晶でのSiO2AlGaN

界面を評価した

第4章においてオープンゲート FET の Id-Vg特性より SiO2パッシベーションのないオー

プンゲート FET では開口部の AlGaN 層表面電位はゲート電極によって制御されなかった

がSiO2パッシベーションのあるオープンゲート FET では開口部の表面電位がゲート電極

で制御されたこのような現象の原因として SiO2AlGaN 界面にホールトラップ型の界面

準位が存在することで説明した

第5章ではデバイスシミュレーションを行い第 4 章で述べた説明が理論的に正しいか

確かめたシミュレーションの結果より電子トラップではオープンゲート FET の開口部の

表面電位はゲート電極で制御されずホールトラップでは開口部の表面電位はゲート電極

で制御されたことを確認しドレイン電流を遮断することができたこのことより第 4 章

での考察を理論的に証明できた

以上のことより SiO2AlGaN 界面にはホールトラップ型の界面準位が存在している可能

性を示唆したまたホールトラップ型の界面準位が存在するとトランジスタの OFF 耐圧

を向上させることができるので SiO2パッシベーション膜はトランジスタの高耐圧化に利用

できると思われる

一方第 4 章で得られた測定結果は SiO2パッシベーションが理想的な絶縁膜になってい

ない場合言い換えれば導電膜になっている場合でも同様な結果が得られる特にワイド

バンドギャップ半導体の場合深い準位にフェルミ準位がピンニングされると 1times1014Ωcm

以上という非常に高抵抗となり良質な SiO2膜でさえも導電膜として見えてしまうことが

明らかになったワイドバンドギャップ半導体でのパッシベーション膜はこれまでの半導

体における考え方では通用せず今後新しい考え方が必要になると思われる

34

付録1 デバイス作製プロセス

AlGaNGaN HEMT 構造結晶での基本的なデバイス作製プロセスをここで述べるデバ

イス作製の大まかな流れは図1のようになるまず個々の素子を電気的に分離を行うた

めに RIE(Reactive Ion Etching)法で結晶を削り落とし素子間分離を行うつぎにオーミ

ック電極を形成するため TiAl を EB 蒸着法で蒸着しアニールを行う続いてパッシベー

ション膜を堆積させ最後にショットキー電極として EB 蒸着法で NiAu を蒸着する

それぞれのプロセス工程での代表的なプロセス条件を表1に示す

ゲート電極形成

パッシベーション膜堆積

素子間分離

オーミック電極形成

図 1 プロセスフロー

35

表1 プロセス工程(手順と条件)

プロセス工程 プロセス手順条件

1 サンプル へき開

素子間分離プロセス

1 サンプルクリーニング アセトン煮沸3min

超音波洗浄(アセトン)3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

2 メサ用フォトリソグラフィー HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

3 ドライエッチング RIEガス BCl3 20SCCM

出力52W

エッチング時間25minutes

2

4 レジスト除去 アセトン煮沸超音波洗浄

(必要に応じて)リムーバ原液煮沸 3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

オーミック電極形成 3

1 サンプルクリーニング 21 と同じ

36

2 オーミック電極用フォトリソグラ

フィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ti=200ÅAl=2000Å

4 リフトオフ アセトン煮沸3min

超音波洗浄3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブロー

5 熱処理 電気炉650 10min N2雰囲気

パッシベーション膜堆積 4

1 サンプルクリーニング 21 と同じ

37

2 パッシベーション膜用フォトリソ

グラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

純水クリーニングリンス

窒素ブロー

3 パッシベーション膜堆積 EB 蒸着SiO2600Å

4 リフトオフ 34 と同じ

ショットキー電極形成

1 サンプルクリーニング 21 と同じ

2 ショットキー電極用フォトリソグ

ラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)5000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ni=500Å

抵抗加熱蒸着Au=500Å

5

4 リフトオフ 34 と同じ

38

付録2 C-V 特性およびキャリアプロファイル

C-V 測定には通常ショットキーダイオードが使われるショットキーダイオードの断面

図を図1に示すC-V 測定において測定対象の回路モデルはコンデンサと抵抗が並列にな

っている(図 2)そのためオーミック電極からショットキー電極直下までのアクセス抵抗は

誤差になるので電極間隔はできるだけ小さいほうが良い測定は印加した交流電圧信号と

電流の振幅位相差より容量成分と抵抗成分を測定しているAlGaNGaN HEMT 構造の

場合AlGaN 層が絶縁体の働きをするのでゼロバイアスでの容量は AlGaN 層の膜厚と電

極面積AlGaN 層の誘電率で決まる以下にゼロバイアスでの n-GaN と AlGaNGaN

HEMT 結晶での容量を示す

(ⅰ) n-GaN の場合

minus=

=

qkTV

qNt

tS

C

biD

GaNdepletion

depletion

GaN

0

0

2 εε

εε

ただし

(1)

(ⅱ) AlGaNGaN HEMT 構造の場合

AlGaN

AlGaN

tS

C 0εε= (2)

(C容量ε0真空の誘電率εGaNGaN の誘電率εAlGaNAlGaN の誘電率S電極面積

t t tdeple ion空乏層厚さ AlGaNAlGaN 層厚さq電子電荷NDドナー濃度Vbiビルトイン電

圧kボルツマン定数T温度)

Y G

39

C-V Meter ショットキー電極

オーミック電極

C

空乏層 アクセス抵抗

図 2 等価回路図 n型半導体

図 1 断面図

n-GaN の場合S=100times100μm2Vbi=10VND=1times1017cm-3のときt tideple on=100nm と

なり C=8pF 程度となる

C-V 測定を行うとショットキー電極直下部のキャリア濃度を求めることができるつぎ

にその原理を述べる

ドナー濃度を一定としウェハ面で深さ方向の 1 次元で解析をするとまずポアソンの

方程式より

εDqN

dyVd

minus=2

2

(3)

となる

式(3)を解くために境界条件を

VWVdydV

V

Wy

==

=

=

)(0

0)0(

(4)

とするこの条件で式(3)を解くと

yWqNyqNV DD

εε+minus= 2

2 (5)

となるよって空乏層幅 W は

minusminus=

qkTVV

qNW bi

D

ε2 (6)

となるこの空乏層の単位面積あたりの容量は

minusminus

==

qkTVV

qNW

C

bi

D

2

εε (7)

minusminus=

qkTVV

qNC biDε

212 (8)

となり1C2-V 特性の傾きからドナー濃度がわかる

つぎにドナー濃度が一定でない場合を考える微小領域では式(8)が成り立つとすると

40

DqNdVC

d

ε2

12

minus=

(9)

と書くことができるので 1C2を V で微分することよりドナー濃度がわかるまた空乏層

端は式(7)より W=εC なので微小領域の表面からの深さがわかるこの深さ情報とドナー

濃度情報よりキャリアプロファイルが作成できる

d(1C2)dV

1C2 ND[cm-3]

Depth[nm] Vg

図 3 1C2-Vg プロット図 図 4 キャリアプロファイル

41

付録 3 TLM 法とコンタクト抵抗

コンタクト抵抗を測定するにはクロスケルビン法や TLM(Transmission Line Model)法

が用いられるプロセス技術の確立していない GaN 系半導体ではプロセスが容易な TLM

法がよく用いられている

TLM 法の代表的はマスクパターンを図1に示すTLM 法では電極間隔を変化させなが

ら各電極間での抵抗値を調べることでシート抵抗(RS)とコンタクト抵抗(RC)が求められる

その原理を以下に示す

各電極間の等価回路モデルは図2のようになる電極間の抵抗は距離(L)に比例し幅(W)

に反比例するまたコンタクト抵抗は電極幅に反比例すると考えられるそのため測定

される抵抗(R)は

WR

WLR

R CS 2+= (1)

となる式1より L を x 軸R を y 軸にプロットするとy 軸切片が2RCW となり RCが

計算できるまた傾きから RSがわかる(図 3)

5μm 10μm 15μm 20μm 25μm 30μm

100μm

図1 TLM マスクパターン

切片=2RCW

傾き=RsW

測定値 線形近似

電極

RS RC RC

R

半導体基板 図 2 等価回路モデル

0 L

図 3 L-R プロット図

42

MOSFET 等の電子デバイスでは電流はウェハを横方向に流れるそのためコンタクト抵

抗は電極の幅にのみ依存すると考えているしかし物性的にはコンタクト抵抗は面積に

依存すると考える方が妥当であるそこでコンタクト抵抗が面積と電極幅にどのように影

[

0[V]一定としてい

る図 4 の微小区間の等価回路は図 5 のようになるこの等価回路より

響を受けるかを考える

電極のモデルを図 4 に示す電極は幅 W cm]とし電極の単位面積あたりの抵抗をρC[Ω

cm2]とするまた半導体のシート抵抗を RS[Ω]として電極の電位を V

)(xS IW

dxRdV = (2)

)(xVWdI =C dxρ

(3)

となる式変形すると

)(xS I

WR

dxdV

= (4)

)(xVWdI=

Cdx ρ (5)

式(4)をxで微分すると

ρc [Ωcm2]

Rs [Ω]

V0 [V] 電極 W [mm]

図 4 FET の電極モデル(2 次元)

半導体

43

dI

+x 方向

V(x)+dV ρc (Wdx) V(x)

Rs dxW I(x)-dI I(x)

図 5 微小区間での回路図

)(2

2

xS I

WR

dxVd= (4rsquo)

式(4rsquo)に式(5)を代入すると

)(2

2

xC

S VR

dxVd

ρ= (6)

γ2=Rsρcとすると xx BeAexV γγ += minus)( (7)

xrarr-infinで V(x)=0x=0 で V=V0より A=0B=V0 よって式(7)は xeVxV γ

0)( = (8)

となるまた I(x)については式(5)より

x

c

eVWdxdI γ

ρ 0= (9)

x

c

eVWxI γ

γρ 0)( = (10)

式(8)(10)より x=0 での抵抗 R は

WRR

W

WVWV

xIxVR

cs

c

sc

c

c

ρρ

ρ

γρ

γρ

==

===

0

0

)()(

(11)

44

となるよって電極の抵抗は W に反比例するそのため電極幅で規格化したものをコン

タクト抵抗とし

CSC RR ρ= [Ωmm] (12)

で定義するまた式(12)よりコンタクト抵抗はシート抵抗のルートに比例するのでシート抵

抗が大きいとコンタクト抵抗も悪く見える

45

付録 4 時間変化なしの場合の電子占有率(fT)の導出

トラップの電荷捕獲放出過程は伝導帯電子を捕獲する(e-capture)伝導帯に電子を放

出する(e-emit)価電子帯のホールを捕獲する(p-capture)価電子帯にホールを放出する

(p-emit)の 4 種類が考えられるそれぞれの反応速度は以下の 4 つの式で与えられる

(ⅰ) e-capture

)1( TnT fnC

dtdf

minus= (1)

(ⅱ) e-emit

TnT fe

dtdf

minus= (2)

(ⅲ) p-capture

TpT fpC

dtdf

minus= (3) (iv) ホール放出 (iii) ホール捕獲

(i) 電子捕獲 (ii) 電子放出

ホール

電子

トラップ

(ⅳ) p-emit

)1( TpT fe

dtdf

minus= (4)

(fTトラップの電子占有率t時刻n電子密度pホール密度Cn電子捕獲係数Cpホー

ル捕獲係数en電子放出係数epホール放出係数)

電子捕獲係数とホール捕獲係数はそれぞれ Cn=σnvthnCp=σpvthp(σn電子の捕獲断面積

σpホールの捕獲断面積vthn電子の熱平衡速度vthpホールの熱平衡速度)で表せるま

た熱平衡速度は 3kT2=m ve thn22=mpvthp22 である式 1~4 をまとめて整理すると

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (5)

となる

つぎに熱平衡状態(全てのフェルミ準位EFが一致)で時間変化がないときについて考え

るまずトラップの電子占有率はフェルミ分布となるとして

46

minus

+=

kTEE

fFT

T

exp1

1 (6)

(ETトラップ準位)

とする伝導帯での電子密度の時間変化はトラップによる電子の捕獲と放出の 2 通りなの

TnTTnT feNfCnNdtdn

+minusminus= )1( (7)

(NTトラップ密度)

となる時間変化なしとすると dndt=0 なので enについて整理すると

T

Tnn f

fnCe minus=

1 (8)

となるここで式(8)に式(6)を代入すると

minus

+

minus

+minus

minusminus=

kTEE

kTEE

CkT

EENe

FT

FT

nFC

Cn

exp1

1

exp1

11

exp (9)

nFTFC

Cn CkT

EEkT

EENe

minus

minusminus= expexp (10)

nnTC

Cn CnCkT

EENe 1exp =

minusminus= (11)

minusminus=

kTEE

Nn TCC exp1 (12)

となりenはトラップの準位と捕獲断面積で決まることがわかる同様にして

( TpTTpT feNfCpNdtdp

minusminus= 1 ) (13)

より

47

ppVT

VT

Tpp CpC

kTEE

Nf

fpCe 1exp1

=

minusminus=

minus= (14)

minus

=kT

EENp TV

V exp1 (15)

となる

以上のことを利用して式(5)を変形するまず式(5)に式(11)と式(14)を代入すると

( ) ( TpTpTnTnT fCpfpCfCnfnC

dtdf

minus+minusminusminus= 11 11 )

)

(16)

となる時間変化なし(dfTdt=0)として fTについて整理すると

( ) ( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (17)

となりトラップの電子占有率は電子密度ホール密度の関数になる

48

謝辞

本研究の遂行にあたって終始懇切なる御指導と御鞭撻を頂きました徳島大学工学部電

気電子工学科 大野泰夫 教授に心より感謝の意を表します

本研究を進めるにあたり適切な御指導と有益なご教示を賜りました徳島大学工学部電

気電子工学科 新谷義廣 教授並びに徳島大学工学部電気電子工学科 酒井士郎 教授に深

く感謝いたします

本研究を進めるにあたり御指導を賜りました徳島大学工学部電気電子工学科 富永喜久

雄 助教授ならびに徳島大学工学部電気電子工学科 講師 直井美貴先生西野克志先生助

手 江南先生に深く感謝します

本研究を進めるにあたり多大なご尽力を賜りました文部科学技官 稲岡武氏に深く感謝

いたします

本研究を進めるにあたり御指導を賜りました徳島大学サテライトベンチャービジネス

ラボラトリー ポストドクター 敖金平氏に深く感謝します

共に議論を重ねた研究員 西薗和博氏をはじめ大野研究室ならびに新谷研究室酒井研究

室サテライトベンチャービジネスラボラトリーナイトライドセミコンダクター株式会

社の皆様に心より感謝いたします

最後に本年度で定年退官される文部科学技官 近藤俊昭氏には研究室配属時より研究だ

けでなく将来設計においても有益なご教示を賜りました近藤技官は大変な情報通でおら

れ毎日午後 5 時以降に学生室に来られては昔の電気電子工学科や学生間の恋愛状況を熱

心に語られておりました研究の合間に近藤技官の話に耳を傾けながら一服するのが大野

研究室での日課でありましたここに近藤技官のこれまでのご活躍に敬意を表すると共に

本研究を進めるにあたり多大なご尽力を賜りましたことに深く感謝します

49

参考文献

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c

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Technical Digest pp1731-1734 (2001)

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50

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[13] 西澤博 矢野仁之 後藤典夫 大野泰夫 表面準位を考慮した GaAs MESFET ゲート

ラグのシミュレーション 電子情報通信学会 ED 91-141 (1992)

51

著者のこれまでの研究発表

著論文

主著論文

1 菊田大悟 敖金平 大野泰夫 ldquoオープンゲート FET による AlGaNGaN HEMT 構造

の表面準位測定rdquo 信学技報 ED2002-210 (2002)

共著論文

1 Katsushi Nishino Daigo Kikuta Shiro Sakai ldquoBulk GaN growth by direct

synthesis methodrdquo Journal of Crystal Growth 237-239 pp922-925 (2002)

2 Jin-Ping Ao Daigo Kikuta Yasuo Ohno ldquoCopper-Gate AlGaNGaN HEMTs with

Low Gate Leakage Currentrdquo 信学技報 ED2002-211 (2002)

学術講演会発表 講演会名 発表年月日 題目 発表者

応用物理学

会学術講演

2002 年 9月 26 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

電子情報通

信学会 電子デバイス

研究会

2002 年 10月 10 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

52

  • プロセス手順条件
  • 素子間分離プロセス
Page 4: AlGaN/GaN HEMT 構造表面準位の電気的評価 に関する研究ohnolab.deca.jp/wp-content/lab_data/pdf_a/2003_D_Kikuta_doc.pdf · イスシミュレーションによる評価も行った。

付録

(1) デバイス作製プロセス 35

(2) C-V 特性およびキャリアプロファイル 39

(3) TLM 法とコンタクト抵抗 42

(4) 深い準位のモデル 46

謝辞 49

参考文献 51

著者のこれまでの研究発表 52

3

第 1 章 序論 11 背景および目的

1947 年にベル研究所の研究チームによってバイポーラトランジスタが発明され1948

年に John Bardeen と Walter Brattain がrdquoPoint-Contact Transistorrdquoを発表した翌年

William Shockley が接合型ダイオードトランジスタについての論文を発表しそれ以来

半導体デバイスは急速な発展を遂げてきた[1] 現在では結晶成長技術プロセス技術の

成熟したシリコン(Si)デバイスが半導体デバイスの大部分を占めているSi デバイスはスケ

ーリング則[2]に従い微細化の道を進むことにより集積化高速化低消費電力化が進ん

だしかしSi デバイスは飽和電子速度が 1times107cms と低いため同じゲート長ではガリウ

ム砒素(GaAs)やインジウムリン(InP)窒化ガリウム(GaN)シリコンゲルマニウム(SiGe)

など化合物半導体の方がより高速なトランジスタを作製することができる現在では最も

高速なトランジスタとして InP 系 HEMT(High Electron Mobility Transistor)で電流遮断

周波数(fT)が 500GHz 以上のものや SiGe HBT(Heterojunction Bipolar Transistor)の

350GHz があり超高速トランジスタにおいて化合物半導体は重要なものになっている

Si の MOSFET(Metal Oxide Semiconductor Field Effect Transistor)のゲート長は現在

013μm であるゲート長が短くなれば破壊電界の関係から電源電圧を下げなければなら

ないしかし電源電圧は理論的には 250mV 程度までしか下げることができないので短

ゲート長化にも限界があるSi の場合10nm が限界とされているが GaN では破壊電界が

Si より 10 倍高いのでゲート長は Si の 10 分の 1 まで可能であるこの点においてもワイド

バンドギャップ半導体の方が Si より高速なトランジスタが作製できると考えられる[3]

窒化ガリウムは1993年にはじめてMESFET(Metal Semiconductor Field Effect Transistor)が

M Asif Khan氏らによって作られ[4]その後AlGaNGaN HEMTが作られた[5]窒化ガリ

ウムは飽和電子速度が26times107cmsとGaAsよりも大きいので高周波デバイスに適している

現在ではゲート長012μmで電流遮断周波数が120GHzを超えるものが作られている[6]ま

た窒化ガリウムはバンドギャップが34eVと大きくブレークダウン電界が3times106Vcmと大

きいので携帯電話基地局用の高出力デバイスとしても期待されており現在では113W

(35Wmm)のデバイスが開発されている[7]窒化ガリウムはこれまでの材料と違い高速

4

動作可能でありながら高出力が得られるので特に無線分野で他の半導体より有利である

また近年の携帯電話やインターネットの普及に伴いマイクロ波を用いた高速通信の需

要が急激に伸びている現在では第3世代携帯電話の方式であるIMT2000(International

Mobile Telecommunication 2000)の2GHz無線LAN(Local Area Network)としての

Bluetoothの24GHzIEEE80211aの5GHzラストワンマイルとしてのFWA(Fixed

Wireless Access)の22GHzが使われ始めており次世代の通信としては60GHz帯を使い

1Gbpsのものが開発されているこのような次世代高速通信を可能とする素子として窒化ガ

リウムは期待されている

窒化ガリウム系 FET の開発で大きな問題になっていることに大きなゲートリーク[8]と

電流コラプスがある[9]電流コラプスの原因としてはバッファ層や表面の深い準位が指摘

されているまた表面準位については電子トラップ型かホールトラップ型かによってト

ランジスタの耐圧を大きく変えることができる[10]しかし窒化ガリウムにおいて表面準

位はまだ十分に解析されていないそこで本研究においては AlGaNGaN HEMT 表面準位

の電気的評価をオープンゲート FET という新しい評価法を用いて行ったまた理論的考

察としてデバイスシミュレーションによる評価も行った

12 本論文の構成

まず第 2 章で表面準位の基本的な説明を行う第 3 章においてオープンゲート FET の作

製方法と基本的なデバイス特性評価を述べる第 4 章ではオープンゲート FET を用いた

AlGaNGaN HEMT の表面界面準位の評価および考察について述べる第 5 章では第 4 章

の結果についてデバイスシミュレータを用いて理論的考察を行う第 6 章で本研究の全体

的なまとめを行う

5

第2章 表面準位のデバイスへの影響と評価方法

21 表面準位について

半導体表面では半導体結晶中と異なり片側で結晶の周期性がなくなっているそのため

表面の原子は自由エネルギーを下げるために原子の再配列や緩和が行われるこのような

ことが行われると表面ではバルク結晶中とはことなった電子状態を持つようになりバルク

結晶中にはないエネルギー準位ができるこのエネルギー準位が表面界面準位と呼ばれ

ているバルク結晶の周期性をそのまま断ち切ったldquo理想的rdquoな表面での表面準位は初歩

的な固体電子論で確かめることができるしかし実際の表面では再配列や緩和分子の吸

着などにより複雑である[11]一般に Si 半導体では表面準位は価電子帯から伝導帯まで連

続的に準位が存在しているとされその状態密度は NSS(E)[cm-2eV-1]で表されている化合

物半導体では表面準位は離散的と考えられている

22 表面準位のデバイスへの影響

FET などのデバイスで表面準位が存在した場合OFF 耐圧にもっとも影響が現れる[10]

表面準位はそのエネルギー準位によって電子トラップ型とホールトラップ型に区別するこ

とができる[12]電子トラップ型の場合表面の電位はソースドレイン電極の電位と一致

するホールトラップ型の場合表面の電位はゲート電極の電位と一致するそのため表

面準位が電子トラップ型の場合ドレイン電極の電位が半導体表面のゲート近傍まで伝わ

っているため空乏層はゲート電極直下にしか広がらずゲートドレイン間距離を変えて

も耐圧が変わらない一方ホールトラップ型の場合ドレイン電極近傍までゲート電極

電位が伝わっているため空乏層はドレイン電極まで広がるそのためゲートドレイン

間距離を変えることで耐圧を変えることができる

表面準位のほかの影響としてゲートドレインラグや電流コラプスがある[13]表面にト

ラップが存在するとそのトラップが帯電放電を行うためドレイン電流が不安定になる

またトラップの帯電放電には数ミリ秒から場合によっては1万年以上要するそのた

めゲートやドレイン電圧を変化させてもドレイン電流が瞬時に応答せず変化が遅れてし

まうSi デバイスや GaAs デバイスではイオン注入やリセス構造にすることで表面準位の

6

影響がでないように工夫されているがGaN系デバイスではまだこのような技術が確立され

ていない

23 表面準位の評価方法

表面準位の特性を決めるパラメータは主にエネルギー準位(ET)捕獲断面積(σ)密度(NT)

の3つであるこれらのパラメータを評価するために多くの測定方法があるよくに用い

ら れ る 方 法 で は DLTS(Deep Level Transient Spectroscopy) 法 高 周 波

C-V(Capacitance-Voltage)法XPS(X-ray Photoelectron Spectroscopy)法があるDLTS 法は

MIS(Metal Insulator Semiconductor)型構造においてパルス状の信号をゲートに与えそ

のときの容量変化の時間依存性を温度掃引しながら行うことでトラップのエネルギー準位

と密度が得られる高周波 C-V 法では MIS 型構造での C-V 測定結果と表面準位が存在し

ない場合の理想 C-V 特性の差から計算でエネルギー準位と密度が得られるXPS 法では表

面に X 線を照射することで電子遷移を起こさせ放出されるエネルギーにより準位を決定

するこれらの方法ではエネルギー準位密度を測定することができるが実際のデバイス

で重要になる電子トラップ型ホールトラップ型の判定が困難である本研究で用いたオ

ープンゲート FET は電子トラップ型ホールトラップ型の判定のために考案されたもので

ある

7

第3章 オープンゲート FET の作製と基本性能評価

31 はじめに

この章ではオープンゲート FET を作製するにあたりAlGaNGaN HEMT 結晶構造とデ

バイス作製法およびデバイス基本性能評価について述べる

32 試料構造とデバイス作製

本研究に用いた結晶ウェハは 2 枚であるそれぞれの結晶構造を表 31 に示しウェハ断面

図を図 31 に示す両ウェハとも基板はサファイア基板で膜厚 330μm であるその上に

MOCVD(Metal-Organic Chemical Vapor Deposition)法でアンドープの GaN を 1 または 2

μm 成長しその後アルミニウムの組成が 2631のアンドープの AlGaN を約 30nm 成長

してある評価用サンプルはそれぞれのウェハから 1 個ずつ作製したウェハ A から作製

したサンプルをサンプル A としウェハ B から作製したサンプルをサンプル B とする

デバイス作製は徳島大学大野研究室の基本作製プロセス(付録1)に沿って行ったプ

ロセスフロー図を図 32 に示すまずRIE(Reactive Ion Etching)法でエッチングし素子

間分離を行ったつぎにソースドレイン電極として電子線蒸着法を用いて TiAl を

20200nm 蒸着したその後オーミック電極化アニールとして窒素雰囲気中で 65010

分間のアニールを行ったつぎにパッシベーション膜として SiO2を電子線蒸着法で 60nm

堆積した最後にゲート電極として NiAu を 5060nm を電子線蒸着法で蒸着した

表 31 ウェハ構造

ウェハ A ウェハ B

材料 組成比 膜厚

[μm]

不純物濃度

[cm-3] 組成比

膜厚

[μm]

不純物濃度

[cm-3]

Undoped-AlGaN Al=026 003 Al=031 0025

Undoped-GaN 2 1

サファイア基板 330 330

8

ウェハカット

ゲート電極形成

(電子線蒸着NiAu 5060nm)

パッシベーション膜堆積

(電子線蒸着SiO2 60nm)

素子間分離(RIE)

(エッチング深さ60nm)

アニール

(N2中65010min)

オーミック電極形成

(電子線蒸着TiAl 20200nm) 2DEG

AlGaN

i-GaN

サファイア基

図 31 ウェハ断面図

図 32 プロセスフロー図

9

サファイア基板 サファイア基板

絶縁体膜

(SiO2)

ソースドレイン電極 ソースドレイン電極

ゲート電極

(a) MES 型 (b) MIS 型

図 33 デバイス構造(断面図)

33 基本性能の評価

今回作製したデバイスの基本性能の評価としてゲート長 4μm の MESFET と MISFET

を用いたそれぞれのデバイス構造を図 33 に示すゲート幅は 50μm でソースゲート

間ゲートドレイン間は 4μm であるそれぞれの Id-Vd特性を図 34 に示す図 34 よ

りサンプル AB とも良好なピンチオフをしているのがわかりMES 型MIS 型ともトラ

ンジスタとして動作していることがわかるサンプル A では熱等に起因していると思われ

るドレインコンダクタンス(gd)が負の部分があるまたドレイン電圧を 0 から 15V へ

上げていく方向と 15 から 0V へ下げていく方向でドレイン電流が異なっておりトラップ

等の影響が出ているものと思われるつぎに同じトランジスタでの Id-Vg特性を図 35 に示

す図 35 よりサンプル AB とも MIS 型においてゲートリーク電流が MES 型に比べて大

幅に減少していることがわかりSiO2 膜が絶縁体として機能していることがわかるしか

し通常 MIS 型の場合はゲート容量が減少するためドレイン電流は小さくなり相互コン

ダクタンスも小さくなる今回ドレイン電流値に差がないこのことは SiO2膜が良好な絶

縁膜でなく導電性がありゲート容量は MES 型と同じであると考えられる一方SiO2 の

容量測定の結果 25~26pF と絶縁膜として機能している結果も得られているこれらのこと

から直流においては導電膜として働き高周波では絶縁膜として働いていると考えられる

そこで相互コンダクタンス(gm)の周波数分散を測定した相互コンダクタンスは以下のよう

な式で表される

10

0 5 10 150

5

10

15

20

Vd [V]

I d [m

A]Vg 1 to ndash8V ndash1V step

0 5 100

5

10

15

20

Vd [V]

I d [m

A]

Vg 1 to ndash8V ndash1V step

0 5 10 150

5

10

15

20

Vd [V]

I d [m

A]

Vg 1 to ndash8V ndash1V step

0 5 100

5

10

15

20

Vd [V]

I d [m

A]Vg 1 to ndash8V ndash1V step

(c) (d)

(a) (b)

15

15

図 34 Id-Vd特性 (a) サンプル A(MES 型)

(b) サンプル A(MIS 型) (c) サンプル B(MES 型)

(d) サンプル B(MIS 型)

di

m VL

WCg

micro= (線形領域) (31)

( Tgi

m VVL

WCg minus= )micro

(飽和領域) (32)

(gm相互コンダクタンスμ移動度Wゲート幅Lゲート長Ci絶縁膜容量Vdドレイ

ン電圧Vgゲート電圧VTしきい値電圧)

そのため相互コンダクタンスの周波数依存を調べることで絶縁膜の周波数特性を調べるこ

11

とができる図 36 に相互コンダクタンスの周波数特性を示す図 36 より MIS 型におい

て 10~1kHz にかけてコンダクタンスが減少していることがわかるこのことより絶縁膜

容量に周波数依存性があることが確認できたまたgmの分散点より SiO2の抵抗率は 56

times109Ωcm であることがわかったこの値は AlGaN 層のフェルミ準位が伝導帯より 1eV

の場所にピンニングされているとした場合AlGaN の抵抗率が 6times1013Ωcm になることを

考えると小さいように思われる

つぎに電界効果移動度の測定結果を図 37 に示すサンプル A では移動度の最大値が

2400cm2Vs と良好な結果が得られた一方サンプル B では 400cm2Vs 程度しか得られな

12

ndash10 ndash5 010ndash6

10ndash5

10ndash4

10ndash3

10ndash2

10ndash1

0

50

100

Vg [V]

I d [A

]

Vd=01V

Vd=10V

Vd=10V

Vd=01V

Idgm

gm

[mSm

m]

ndash10 ndash5 010ndash6

10ndash5

10ndash4

10ndash3

10ndash2

10ndash1

0

50

100

Vg [V]

I d [A

]

Vd=01V

Vd=10V

Vd=10V

Vd=01V

Idgm

gm

[mSm

m]

ndash10 ndash5 010ndash6

10ndash5

10ndash4

10ndash3

10ndash2

10ndash1

0

50

100

Vg [V]

I d [A

]

Vd=01V

Vd=10V

Vd=10V

Vd=01V

Idgm

gm

[mSm

m]

ndash10 ndash5 010ndash6

10ndash5

10ndash4

10ndash3

10ndash2

10ndash1

0

50

100

Vg [V]

I d [A

]

Vd=01V

Vd=10V

Vd=10V

Vd=01V

Idgm

gm

[mSm

m]

(a) (b)

(c) (d)

図 35 Id-Vg特性 (a) サンプル A(MES 型) (b) サンプル A(MIS 型) (c) サンプル B(MES 型) (d) サンプル B(MIS 型)

102 104 1060

05

1

15

2

STDFET

MISFET

Lg=4μm Wg=50μmVd=1V Vg=ndash4V

g m [m

S]

Frequency [Hz]

図 36 相互コンダクタンスの 周波数分散

かったこのことからウェハ B は残留不純物や格子結晶欠陥等による電子の散乱が大き

いと思われ結晶性がよくないと推察される

C-V 測定の結果を図 38 に示すサンプル A では位相角が 60deg以上でありゲートリーク

が少なく正確な測定ができていると思われるサンプル B では位相角が 60degを下回ってお

り精度が若干落ちているこの C-V 測定結果からキャリアプロファイルを作成(付録 2 参

照)すると図 39 のようになるサンプル AB とも AlGaNGaN 界面に 1times1020cm-3程度の

電子が出ており界面から 200nm の深さでは 1times1016cm-3以下となっているこのことか

ら AlGaNGaN 界面でシート状のキャリアが存在していることがわかりまたノンドー

ndash8 ndash6 ndash4 ndash2 00

1000

2000

3000

Vg [V]

Mob

ility

[cm

2 Vs]

ndash8 ndash6 ndash4 ndash2 00

1000

2000

3000

Vg [V]

Mob

ility

[cm

2 Vs]

(b) (a)

図 37 電界効果移動度 (a) サンプル A (b) サンプル B

13

ndash10 ndash8 ndash6 ndash4 ndash2 00

20

40

60

80

100

ndash120

ndash60

0

60

120

Voltage [V]

Cap

acita

nce

[pF] Phase [degree]

ndash10 ndash8 ndash6 ndash4 ndash2 00

20

40

60

80

100

ndash120

ndash60

0

60

120

Voltage [V]

Cap

acita

nce

[pF] Phase [degree]

(b) (a)

図 38 C-V 測定結果 (a) サンプル A (b) サンプル B

プの GaN 層では高抵抗となっていることがわかる

最後にソースドレイン電極のコンタクト抵抗(RC)を TLM(Transmission Line Model)

法(付録 3 参照)で求めたその結果を図 310 に示す図 310 よりサンプル A ではシート抵

抗(RS)が 464Ωと移動度とキャリア密度から計算される予測値とほぼ合致していたま

たコンタクト抵抗は 138Ωmm と良好な値であったサンプル B においてもシート抵抗

が 262times103Ωと予測値と合致していたコンタクト抵抗は 352Ωmm と良くない値で

あった

0 200 400 6001014

1016

1018

1020

1022

Depth [nm]

Car

rier C

onc

[cm

ndash3]

0 200 400 6001014

1016

1018

1020

1022

Depth [nm]

Car

rier C

onc

[cm

ndash3]

(b) (a)

図 39 キャリアプロファイル (a) サンプル A (b) サンプル B

14

0 10 20 30 400

50

100

150

200Rs=464 [Ω]Rc=138[Ωmm]

R=RsWtimesL+2RcW

Length [μm]

Res

ista

nce

[Ω]

0 10 20 30 40

400

800

1200

1600Rs=262times103 [Ω]Rc=352 [Ωmm]

R=RsWtimesL+2RcW

Length [μm]R

esis

tanc

e [Ω

]

(b) (a) 0

図 310 TLM 測定結果 (a) サンプル A (b) サンプル B

15

第4章 オープンゲート FET を用いた表面準位の測定 41 はじめに

界面表面準位の測定にはXPS法やMISFETのC-V特性からTerman法を用いて界面表面

準位密度を見積もることが多い本研究で用いたオープンゲートFETは界面表面準位密度

を見積もることは困難であるが界面表面準位が電子トラップ型かホールトラップ型か

を容易に判別できる利点があるまたエネルギー準位がバンドのどのあたりにあるかも

ある程度検討をつけることができる本章ではオープンゲートFETによる界面表面準位の

測定について述べ電子トラップとホールトラップの性質についても考察する

42 オープンゲート FET の構造

測定に用いたオープンゲート FET の構造を図 41に示すオープンゲート FET は通常

の FET 構造でゲート電極のチャネル中央部を取り除いた構造になっているゲート長は

100μmチャネル幅 20μmオープンゲート部の幅は 14μm であるオープンゲート部

のチャネル伝導度はパッシベーション膜と半導体界面の界面電位を反映するそのため

チャネルの伝導度を測定することで界面電位が測定できることになる定量的な比較のた

めにゲート電極を除去していないスタンダード FET除去部に SiO2を堆積させたオープン

ゲート FETSiO2を堆積させていないオープンゲート FET の3種類を用意した

ゲート電極 SiO2パッシベーション

ゲート電極

2DEG

GaN 層

チャネル パッシベーション

(b) (a) ドレイン電極

ソース電極

図 41 オープンゲート FET の構造図 (a)平面図 (b)断面図

16

43 オープンゲート FET の I-V 特性

まずサンプル AB の Id-Vd特性を図 42 に示すチャネル部全面に金属ゲートのある通常

の MES 型の場合(図 42(a)(d))サンプル AB ともトランジスタとして機能していること

がわかるオープンゲート FET のパッシベーション膜なしの場合(図 42(b)(e))ゲート電

極直下部でのみドレイン電流を制御できるのでドレイン電流を遮断できないほ

型の特

性になっているそれに対してオープンゲート FET のパッシベーション膜ありの場合(図

42(c)(f))サンプル A ではまともなトランジスタの Id-Vd特性となりサンプル B でもパ

ッシベーション膜なしの場合に比べるとドレイン電流がより多く制御されていることがわ

かる

つぎにオープンゲート FET の Id-Vg特性を図 43 に示すまずサンプル A では全面ゲー

ト金属を付けてある通常 MES 型の場合理想的な Id-Vg 特性となっているオープンゲー

ト FET でパッシベーションとしての SiO2 なしの場合ドレイン電流はしきい値まではゲ

ート電極直下部の電流減少分があるのでドレイン電流は減少しているが開口部はゲート

電極で制御できずドレイン電流を遮断できていないそれに対して SiO2ありの場合開口

部の電位がゲート電極で制御されドレイン電流を遮断できているサンプル B でも通常

MES 型および SiO2なしのオープンゲート FET の場合サンプル A と同様な特性を示して

いるSiO2 ありのオープンゲート FET の場合サンプル A と違ってドレイン電流を遮断

できていないが SiO2なしに比べるとドレイン電流を減少分が多いこのことはゲート電極

の幅が変わっていると考えられるので gmよりゲート電極幅を見積もってみるFET の直線

領域における相互コンダクタンス(gm)は

LVWC

g dim

micro= (41)

(μ移動度Wゲート幅Ci絶縁膜容量Vdドレイン電圧Lゲート長)

で表されるそこで SiO2 なしのオープンゲート FET と SiO2 ありのオープンゲート FET

の相互コンダクタンスの比からゲート幅が見積もれる

mnp

mwpnpwp g

gWW = (42)

17

18

0 5 100

Vd [V]

0 5 100

1

2

I d [m

A]

Vd [V]

Vg 0 to ndash10V ndash1V step

0 5 10 50

1

2

I d [m

A]

Vd [V]

Vg 0 to ndash10V ndash1V step

0 5 10 150

Vd [V]

0 5 10 150

1

2

Vg 0 to ndash8V ndash1V step

I d [m

A]

Vd [V]

0 5 10 150

1

2Vg 0 to ndash8V ndash1V step

I d [m

A]

Vd [V]

15

1

2

I d [m

A]

Vg 0 to ndash10V ndash1V step

15

1

1

2Vg 0 to ndash8V ndash1V step

I d [m

A](d)

(e)

(f)

図 42 オープンゲート FET の Id-Vd特性 (a) サンプル A 通常 MES 型 (b) サンプル A パッシベーションなし (c) サンプル A パッシベーションあり (d) サンプル B 通常 MES 型 (e) サンプル B パッシベーションなし (f) サンプル B パッシベーションあり

(c)

(b)

(a)

(WwpSiO2ありのゲート幅WnpSiO2なしのゲート幅gmwpSiO2ありの相互コンダクタン

ndash10 ndash5 00

10

20

30

40

Vg [V]

I d [μ

A]

SiO2なし

SiO2あり

全面ゲート金属

Vds=01V

ndash15 ndash10 ndash5 00

10

20

30

40

Vg [V]

I d [μ

A]

SiO2なし

SiO2あり

全面ゲート金属

Vds=01V

(b) (a)

図 43 オープンゲート FET の Id-Vg特性 (a)サンプル A (b)サンプル B

スgmnpSiO2なしの相互コンダクタンス)

式(42)を用いて実際に計算してみると Wnp=6μmgmwp=106times10-6Sgmnp=50times10-7S と

すると Wwp=127μm となり6~7μm ほどゲート幅が大きくなっている

これらの結果よりサンプル AB とも開口部の表面電位が両側のゲート電極に制御されて

いることが示唆されているこのような現象が起こる原因として SiO2AlGaN 層界面にホ

ールトラップ型の界面準位が存在することで説明できる[12]

44 電子トラップとホールトラップ

本論文でいう電子トラップとホールトラップの定義について述べるまず電子トラッ

プとはトラップの帯電量が伝導帯の電子と交換速度が速いために伝導帯の電子の量つま

り電子の擬フェルミ準位によって決まるものをいう逆にホールトラップとはトラップの

帯電量が価電子帯のホールと交換速度が速いために価電子帯のホールの量つまりホー

ルの擬フェルミ準位によって決まるものをいう

一般に深い準位のモデルには Shockley-Read-Hall(SRH)統計が用いられるそれによる

とトラップの電子占有率 fTは以下のようになる

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (43)

(t時刻n電子濃度pホール濃度Cn電子捕獲係数Cpホール捕獲係数en電子放出係

数epホール放出係数)

19

式(43)において時間変化しないとすると dfTdt=0 となりfTについて整理すると

)()( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (44)

となる(付録 4 参照)

この fT が電子の擬フェルミ準位(Efn)とホールの擬フェルミ準位(Efp)に対してどのように

変化するのかシミュレーションしてみるシミュレーションするのは窒化ガリウムとして

各パラメータを表 41 のようにしたトラップの準位を価電子帯より 10~25eV のものま

で変化させたときの fTの変化を図 44(a)~(e)に示す

表 41 fTシミュレーションのパラメータ

パラメータ 値

禁制帯幅 (Eg) 342 [eV]

電子有効質量 (me) 0228

ホール有効質量 (mp) 06

伝導帯有効状態密度 (NC) 274times1018 [cm-3]

価電子帯有効状態密度 (NV) 117times1019 [cm-3]

電子捕獲断面積 (σe) 1times10-13 [cm2]

ホール捕獲断面積 (σp) 1times10-13 [cm2]

図 44(a)~(e)よりトラップ準位が 10~15eV までは fTが大部分でホールの擬フェルミ準

位によって決まっていることがわかるまた20~25eV まででは大部分で電子の擬フェ

ルミ準位によって決まっている172eV のものはトラップが中間的な性質を示している

本論文では電子の擬フェルミ準位でトラップの帯電量が決まるトラップを電子トラップ

ホールの擬フェルミ準位でトラップの帯電量が決まるトラップをホールトラップとしたが

実際にはトラップの準位が伝導帯に近い場合電子トラップとなり価電子帯に近い場合

ホールトラップになっていることがわかる

これらのことより電子トラップ(ET)は電子の擬フェルミ準位に従うのでトラップを含む

領域は n 型半導体に似た性質を示すようになりホールトラップ(HT)はホールの擬フェル

20

ET=20eV

5 1 15 2 25 3Efn [eV] 005

115

225

335

Efp [eV]0

02

04

06

08

1

fT

ET=172eV

0 05 1 15 2 25 3 35Efn [eV] 05

115

225

3

Efp [eV]0

02

04

06

08

1

fT

ET=15eV

0 05 1 15 2 25 3 35Efn [eV] 0

051

152

253

35

Efp [eV]0

02

04

06

08

1

fT

ET=10eV

05 1 15 2 25Efn [eV] 051

152

253

35

Efp [eV]0

02

04

06

08

1

fT

ET=25eV

01 15 2 25 3 35Efn [eV] 0

051

152

253

Efp [eV]0

02

04

06

08

1

fT

(d)

(b) (a)

(c)

(e) 図 44 fTシミュレーション

(a)ET=10eV (b)ET=15eV

(c)ET=172eV (d)ET=20eV

(e)ET=25eV EV EC

35

EC 05

EV

EC

0EV

3 35EC

0EV EC

EV EC

EV

EC EV

35

EC

0

EV

EC

EV 35EC

0 0EV

ミ準位に従うので p 型半導体に似た性質を示すようになるそこで n-ET-n 型半導体接合

n-HT-n 型半導体接合p-ET-p 型半導体接合p-HT-p 型半導体接合のバンド図を考えてみ

るまず n-ET-n 型半導体接合の場合電子トラップが n 型半導体に似た電位分布を示し電

子トラップを含む部分は傾斜を持った電位分布になる(図 45(a))n-HT-n 型半導体接合の

場合ホールトラップを含む部分は p 型半導体に似た電位分布となるので左側の接合が pn

接合の逆方向となり右側が順方向となるので印加した電圧のほとんどは左側に印加され

る(図 45(b))p-ET-p 型半導体接合の場合右側の接合が pn 接合の逆方向となるので印加

した電圧の大部分は右側の接合に印加される(図 45(c))p-HT-p 型半導体接合の場合ホー

21

(b) (a)

EC

EV

EF

EC

EV

EF EV

EF

EV

EF EC

HT 型

ET 型

ET 型 n 型

n 型

n 型 n 型

p 型 (d)

p 型 p 型

p 型 (c)

EC

HT 型

図 45 トラップを含む pn 接合のバンド図 (a)n-ET-n 型 (b)n-HT-n 型 (c)p-ET-p 型 (d)p-HT-p 型

ルトラップを含む部分は傾斜を持つようになる(図 45(d))

45 オープンゲート FET の I-V 特性の考察

実験結果より SiO2 ありのオープンゲート FET では開口部の電位を両側のゲート電極で

制御できドレイン電流を遮断することができた逆に SiO2 なしのオープンゲート FET

ではドレイン電流を遮断できなかったこのような現象について SiO2 と AlGaN 層の界面

のトラップで説明する

説明に先立ってショットキー電極を 2 つの種類に分類する1つはショットキー電極の

フェルミ準位が半導体のミッドギャップより伝導帯側にピンニングされ半導体表面で電

子が多くなっているものであり(図 46(a))もう一方はショットキー電極のフェルミ準位が

半導体のミッドギャップより価電子帯側にピンニングされ半導体表面でホールが多くな

っているものである(図 46(b))本論文では前者を N 型のショットキー電極後者を P 型

22

(b) (a)

06eV

EV

EF

EC ΦB=08eV

26eV

EV

EF EC

ΦB=08eV

図 46 ショットキー電極の分類 (a) N 型ショットキー電極 (b) P 型ショットキー電極

のショットキー電極と呼ぶ

前項で電子トラップを含む領域ではその部分は n 型半導体の電位分布を示しホールト

ラップを含む領域ではその部分は p 型半導体の電位分布を示すことを説明したその理論

をオープンゲート FET に用いる

オープンゲート FET の断面図(図 47)で2DEG の電位を 0V としショットキー電極に負

の電位を印加した状態でショットキー電極から AlGaN 層表面を通って 2DEG へのバン

ド図を図 48に示すバンド図はショットキー電極がN型の場合とP型の場合SiO2AlGaN

界面が電子トラップ(ET)の場合とホールトラップ(HT)の場合の組み合わせで 4 種類考えら

れるまずショットキー電極が N 型であり SiO2AlGaN 界面が電子トラップの場合(図

48(a))界面が電子トラップなのでその部分は n 型半導体と考えられるそのため電極部-

界面-2DEG は n-n-n 型半導体接合のため界面の電位は傾斜を持つショットキー電極が P

型であり界面が電子トラップ型の場合(図 48(b))p-n-n 型半導体接合と考えられるのでシ

ョットキー電極と界面が pn 接合の逆方向となり電位差はこの部分に集中しAlGaN 層の

表面の電位は 2DEG の電位とほぼ同じになるつぎにショットキー電極が N 型で界面がホ

ールトラップ型の場合(図 48(c))n-p-n 型半導体接合と考えられショットキー電極と界

面は pn 接合の順方向となるしたがってショットキー電極と界面には大きな電位差は生じ

23

(d)

(b)

(c)

(a)

GaN

AlGaN 界面

電極

GaN

AlGaN 界面 電極 Ec

Ef

Ev ショットキー電極

界面 ET型HT型

AlGaN

2DEG n型

図 47 オープンゲート FET の断面図

図 48 オープンゲート FET の電位分布 (a)N-E-n 型 (b)P-E-n 型 (c)N-H-n 型 (d)P-H-n型

ず電極に印加した電位は AlGaN 層と 2DEG の間に印加される最後にショットキー電極

が P 型で界面がホールトラップの場合(図 48(d))p-p-n 型半導体接合になるのでショット

キー電極と界面には大きな電位差が生じず電極に印加した電圧は界面と2DEG の間に印

加される

以上のことよりオープンゲート FET 断面図で電位分布を考えると図 49 のようになる

N-ET-n 型P-ET-n 型の場合開口部の電位はゲート電極で制御できないので開口部の電

位は2DEG の電位とほぼ同じになる(図 49(b))N-HT-n 型P-HT-n 型の場合開口部の

電位はゲートの電位と一致する(図 49(c))

これらのことよりオープンゲート FET の Id-Vg特性を考えると図 410 のようになると

思われるまずN-HT-n 型P-HT-n 型の場合界面の電位はゲート電極の電位と等しい

ので通常の FET と同様に電流は減少するP-ET-n 型の場合0~VTV まではゲート直下部

の電流減少分があるためドレイン電流は減少するがオープン部の界面の電位はゲート電極

の電位で制御できないのでドレイン電流は流れたままであるN-ET-n 型の場合界面での

抵抗とAlGaN層の抵抗の大小関係で特性が変化するので一概に2つの場合には分類できな

いこれらの分類は pn 接合の逆方向の抵抗は極めて高く半絶縁性部分よりも高いという

24

界面 E 型H 型

ショットキー電極 N 型P 型

AlGaN Id

N-H-n 型 N-E-n 型

P-E-n 型

0 VT

Ψfn

Vg

オープン部 ゲート ゲート

Ψs

Ψs (界面)

Ψfn (チャネル)

Vg

オープン部 ゲート ゲート

2DEG n 型

Vg

図 410 オープンゲート FET の Id-Vg 特性概念図

図 49 界面のバンド図 (a) オープンゲートFETの断面図

(b) N-E-n 型P-E-n 型 (c) N-H-n 型P-H-n 型

前提のため抵抗層の長さや GR センターの濃度が極端な値の場合は異なってしまう可能

性はある

測定結果(図 43)と概念図(図 410)を比較すると今回作製した SiO2ありの FET には3つ

の可能性があるN-HT-n 型P-HT-n 型かN-ET-n 型で AlGaN 層の抵抗が非常に高い場

合である今回の FET の AlGaN 層はアルミ組成 03 程度でそれほど高くなくまたゲー

トリーク電流も比較的大きいので前2者のいずれかになっていると思われるすなわち

界面準位はホールトラップ型である一方SiO2無しの場合は N-ET-n 型または P-ET-n 型

及び界面層の抵抗が AlGaN 層の抵抗より高いホールトラップ型の界面準位の場合も考え

られる界面準位による界面の電気伝導度とは界面に接した AlGaN 中のキャリアが伝導

を担うのでワイドバンドギャップの場合ピンニング準位によっては大きな抵抗になっ

てしまう場合もあり得る

SiO2 付きの場合構成は N-HT-n 型P-HT-n 型のいずれかであることが推定された

25

GaAs の場合はショットキー電極のバリア高が 08eV 程度有ればピンニング準位が充満帯

に近いのでP型になる[10]GaNの場合ではバリア高が08eV程度ではまだ伝導帯に近く

N型であると考えられるこれを調べるためにオープンゲート FET においてチャネル両側

端おいた2つのゲート電極に異なった電位を与えた場合について測定を行った

界面準位が HT 型の場合チャネルとの間は pn 接合逆バイアスと同じで AlGaN 層中に電

位勾配が形成される表面の2つのショットキー電極間に電位差を与えた場合にはショッ

トキー電極-界面-ショットキー電極が N-HT-N 型か P-HT-P 型の構成になるこれらの場合

の電位分布は図 411 に示すようになるN-HT-N 型の場合は界面準位部の電位は両ショット

キー電極の低い方の電圧になりP-HT-P 型の場合には両電極電位を線形につないだ斜めの

電位分布になる一方の電極に一定の負バイアス Vg2を与え他方の電極の電圧をゼロから

負の方向に変化させた場合N-HT-N 型では表面電位はVg1=Vg2までは低い電位のVg2にな

るためチャネル電流は変わらずVg2以下になるとVg1が制御するために減少する一方

P-HT-P 型の場合には表面電位はVg1の影響を半分受けチャネル電流はVg1Vg2の平均電

圧で制御された形となるその様子を図 412 に模式的に示した

実際にオープンゲート FET で測定した Id-Vg特性を図 413 に示す測定はソースドレイ

ン電極間に 01V 印加しゲートバイアスは片側(Vg2)を 0V-2V-4V-6V-8V と固

定し他方のゲートバイアス(Vg1)を 0V から負の方向へ掃引した掃引には1本あたり

約1時間をかけている概念図(図 412)と実測図(図 413)を比較すると SiO2ありのオ

ープンゲート FET は予想通り N-HT-N 型でショットキー電極がN型であることを示して

いる

ゲート1

ゲート2

界面

界面 ゲート1

ゲート2 (a) (b)

Ef

Ec

Ev

Ef Ev

Ec

図 411 オープンゲート FET の電位分布 (a)P-H-P 型 (b)N-H-N 型

26

ndash8 ndash6 ndash4 ndash2 00Vg1 [V]

ndash4Vndash6V

20

40Vg2=0V

ndash2V

Vd=01V破線理想的なホール

トラップの線

Vg1=Vg2

N-H-N 型

P-H-P 型

Id

I d [μ

A]

Vg1

図 412 両側ゲートに異なるバイアスを印

加した Id-Vg特性概念図 図 413 両側ゲートに異なるバイアスを

印加した Id-Vg 特性実測図

46 まとめ

今回オープンゲート FET を用いて AlGaNGaN HEMT 構造結晶の表面準位を評価し

たSiO2なしの場合ドレイン電流は制御できなかったSiO2ありの場合ドレイン電流

を制御できたまたSiO2ありのオープンゲート FET において 2 つのゲート電極に異なっ

た電位を印加した場合オープン部の電位は低い側の電位に支配されたこれらのことは

SiO2と AlGaN 界面にホールトラップ型の準位が存在することで説明できた

27

第5章 デバイスシミュレーションを用いた表面準位の考察

51 はじめに

第 4 章においてオープンゲート FET で開口部にホールトラップ型の表面準位が存在する

と開口部の電位がゲート電極で制御できることを推察した第 5 章ではこの推察の裏付け

としてデバイスシミュレータを用いて理論的に考察する

今回用いたデバイスシミュレータは ISE 社の DESSIS であるこのシミュレータではワ

イドバンドギャップ半導体のシミュレーションが行えるほか 3 次元のシミュレーションも

行うことができるオープンゲート FET ではドレイン電流をゲート電極と平行に流すため

3 次元のシミュレーションを行う必要がありその点で DESSIS は最適であった

52 デバイスシミュレーション

デバイスシミュレーションとは半導体デバイスの電気的特性を予測するツールである

主にデバイス構造の最適化などに用いられている結晶成長プロセス技術の成熟した Si

半導体ではイオン注入や拡散のシミュレーションができるプロセスシミュレーションから

LSI の回路シミュレーションまで一貫しておこなうことができるようになっている

デバイスシミュレーションは基本的にポアソン方程式とキャリア輸送方程式の2つを連

立して解いているまずコンタクトや界面での境界条件とキャリア分布でポアソン方程

式を解きデバイス内のポテンシャルを求めるその後各キャリアに対する輸送方程式を

このポテンシャルのもとで解くこの過程を繰り返すことで最終的な解を求めている

輸送方程式にはボルツマン輸送方程式が用いられているしかしボルツマン輸送方程

式は一般に複雑で解析的に解くことは不可能であるそこで様々な近似を行うことで解析

的に解けるようにしている近似法としては一般的にはドリフト拡散法が用いられている

この近似はキャリアの流れをドリフトと拡散で表しているこのモデルでほとんどのデバ

イスにおいてシミュレーションを行うことができるしかし今日の微細トランジスタや

GaAs などのシミュレーションにおいてはホットキャリア効果や速度オーバーシュートが

あり正確なシミュレーションを行うことができないこのような場合にはエネルギー保存

則を含めたエネルギー輸送モデル(緩和時間近似法ハイドロダイナミック法エネルギ

28

ーバランス法とほぼ同義)が使われるまた格子温度が問題になる場合には格子温度モ

デルなども取り入れられる

一方ボルツマン輸送方程式を直接シミュレーションしているものがモンテカルロ法で

あるモンテカルロ法は計算機上で与えられた条件のなかで実際にキャリアを自由に走行

させ各散乱に応じてキャリアを散乱させるその後再度キャリアを自由走行させる過程

を一定時間繰り返し最終的な解を得るこの方法はボルツマン輸送方程式を近似していな

いため近似による誤差はないが個々のキャリアについて計算を行うため膨大な時間を要す

るまたシミュレーションの精度はいかにキャリア輸送機構を計算機上に再現するかに

よって決まり高精度のシミュレーションはそれほど容易ではない

本研究ではホットキャリアや速度オーバーシュートなどの現象は起こらないと考えられ

るので最も一般的なドリフト拡散法でシミュレーションを行っている

53 シミュレーション構造

今回シミュレーションした構造を図 51 に示す結晶は AlGaNGaN HEMT 構造とし

AlGaN 層をアルミ組成比 020膜厚 30nm としGaN 層を膜厚 2μm としたAlGaNGaN

界面にはピエゾ効果による固定電荷として正の電荷を 1times1013cm-2導入したまた計算上

の収束性を上げるため AlGaNGaN 結晶ともアクセプタを計算結果に問題の出ない程度で

ある 1times1014cm-3導入してあるオープンゲート FET はチャネル長 10μmチャネル幅 5

μmゲート幅 06μmtimes2開口部幅 38μm とし開口部には SiO2を 60nm 堆積したも

のであるソースドレイン電極は直方体の側面の AlGaNGaN 界面に対向するような形

Y X

Z

Source

Gate

AlGaN

GaN

SiO2

図 51 シミュレーション構造

29

で付けてありオーミックになるように仕事関数を指定してあるゲート電極はショット

キー障壁高さが 1eV とした

54 トラップのモデル

一般に化合物半導体における界面表面準位は離散的とされているそこでシミュレー

ションの界面準位は単一の準位のものとしたトラップは電子を捕獲することで電荷中性

になるドナー型のものとホールを捕獲(電子を放出)することで電荷中性になるアクセプ

タ型のものに分類することができる今回はドナー型のトラップとしてあるまたトラッ

プの捕獲断面積は深い準位の場合原子のオーダーであるといわれているので 1times10-13cm2

としたこのようなトラップを SiO2と AlGaN 層界面に 1times1014cm-2導入してあるこれは

界面の原子のほとんどがトラップとなっている計算であるSiO2AlGaN 界面には負の電荷

を 5times1013cm-2導入しトラップの半分が電荷中性となっているとしてある

55 シミュレーション結果

シミュレーションはソースドレイン間電圧を 01V としトラップのエネルギー準位を

伝導帯から 15eV のものから 25eV のものまで変化させながらそれぞれにおいて Vgが 0

~-8V までの Id-Vg特性をシミュレーションしたその結果を図 52 に示すまず開口部

にも金属ゲートを付けた通常の FET 構造の場合しきい値が-52V 程度でありgmが 13

ndash8 ndash6 ndash4 ndash2 00

50

100

Vg [V]

I d [μ

A]

ET=150eV

220ndash250eV

200eV

Metal Gate

図 52 シミュレーション結果

(Id-Vg特性)

30

times10-5S であったgmは

dm VdL

Wg 0microεε

= (51)

(μ移動度εAlGaN の比誘電率ε0誘電率dAlGaN の膜厚Wゲート幅Lゲート

長Vdドレイン電圧)

で表されるシミュレーション結果の gmは式(51)で計算される理論値と合致しており正確

なシミュレーションがなされていると思われる

シミュレーション結果よりトラップ準位が 15~20eV のものはドレイン電流を遮断でき

ていないが 22~25eV のものはドレイン電流を遮断できており実験結果とほぼ同じ特性が

得られたもう少し詳しく解析するためにチャネル中央(ソース電極からドレイン電極へ 5

μm の位置)の断面でのバンド図を図 53 に示すゲート電圧が 0V のときトラップ準位

が 20eV25eV のもの両方ともフェルミ準位が 0V 付近で一致しているつぎにゲート電圧

31

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4ndash5ndash4ndash3ndash2ndash1012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

(b) (a)

(c) (d)

5

図 53 シミュレーション結果(バンド図) (a) ET=20eV Vg=0V (b) ET=20eV Vg=-2V (c) ET=25eV Vg=0V (d) ET=25eV Vg=-2V

が-2V のときトラップ準位が 20eV のものはゲート電極直下部のフェルミ準位は 2V 高く

なっているが開口部のフェルミ準位は 0eV で変化していないそれに対してトラップ準位

が 25eV のものは開口部のフェルミ準位もゲート電極直下部のフェルミ準位と同じように

約 2V 高くなっているまたトラップ準位が 20eV のものでは X=0644μm の場所でス

パイク状にバンドが曲がっているこれはフェルミ準位がなだらかに 0~2V に変化してい

るのに対して X=0644μm で界面準位によるピンニングにより 10V だけ急峻に変化させ

られていることによって生じているつぎに同じ断面での電子濃度分布を図 54 に示す

図 54 よりゲート電圧が 0V のときはトラップ準位が 20eV25eV のもの両方とも

AlGaNGaN 界面に 1times1020cm 3の電子が全面に存在していることがわかるゲート電圧が-

図 54 キャリア分布(Y=50μm)(a) E =20eVVg=0V

(a) (b)

(d) (c)

T

(b) ET=20eV V =-6V g

(c) E =25eV V =0V T g

(d) E =25eV V =-6V T g

32

-6V のときトラップ準位が 20eV のものはゲート電極直下では電子が存在せず空乏化して

いるが開口部には電子が存在しているトラップ準位が 25eV のものは開口部も電子が空

乏化しているそのためトラップ準位が 20eV の場合ゲート電圧を-6V にしても開口部下

での電子が存在するためドレイン電流を遮断できないそれに対してトラップ準位が 25eV

の場合開口部下の電子も空乏化するためドレイン電流が遮断される

56 まとめ

以上のことよりトラップのエネルギー準位によって開口部の表面電位がゲート電極で制

御されたりされなかったりすることが理論的にあり得るがわかったまたトラップの影

響により実験で得られた結果が説明できることを証明できた

今回のシミュレーションでは電子トラップ型とホールトラップ型の特性の差がはっきり

と現れた結果になったしかし実際には電子トラップ型とホールトラップ型はデジタル

的に分けることはできずアナログ的なものであるため電子トラップ型とホールトラップ

型の中間のような性質を持つトラップも考えられるまたシミュレーションを行うにあ

たり仮定としてトラップ密度を 1times1014cm-2入れ捕獲断面積も 1times10-13cm2と小さい値を

用いているこれらのパラメータを変えることで今回の結果とは違った特性が得られる

そのためパラメータをどのように選び決定するかは非常に重要であり今後も検討が必要で

ある

33

第6章 本研究のまとめ

本研究ではオープンゲートFETを用いてAlGaNGaN HEMT構造結晶でのSiO2AlGaN

界面を評価した

第4章においてオープンゲート FET の Id-Vg特性より SiO2パッシベーションのないオー

プンゲート FET では開口部の AlGaN 層表面電位はゲート電極によって制御されなかった

がSiO2パッシベーションのあるオープンゲート FET では開口部の表面電位がゲート電極

で制御されたこのような現象の原因として SiO2AlGaN 界面にホールトラップ型の界面

準位が存在することで説明した

第5章ではデバイスシミュレーションを行い第 4 章で述べた説明が理論的に正しいか

確かめたシミュレーションの結果より電子トラップではオープンゲート FET の開口部の

表面電位はゲート電極で制御されずホールトラップでは開口部の表面電位はゲート電極

で制御されたことを確認しドレイン電流を遮断することができたこのことより第 4 章

での考察を理論的に証明できた

以上のことより SiO2AlGaN 界面にはホールトラップ型の界面準位が存在している可能

性を示唆したまたホールトラップ型の界面準位が存在するとトランジスタの OFF 耐圧

を向上させることができるので SiO2パッシベーション膜はトランジスタの高耐圧化に利用

できると思われる

一方第 4 章で得られた測定結果は SiO2パッシベーションが理想的な絶縁膜になってい

ない場合言い換えれば導電膜になっている場合でも同様な結果が得られる特にワイド

バンドギャップ半導体の場合深い準位にフェルミ準位がピンニングされると 1times1014Ωcm

以上という非常に高抵抗となり良質な SiO2膜でさえも導電膜として見えてしまうことが

明らかになったワイドバンドギャップ半導体でのパッシベーション膜はこれまでの半導

体における考え方では通用せず今後新しい考え方が必要になると思われる

34

付録1 デバイス作製プロセス

AlGaNGaN HEMT 構造結晶での基本的なデバイス作製プロセスをここで述べるデバ

イス作製の大まかな流れは図1のようになるまず個々の素子を電気的に分離を行うた

めに RIE(Reactive Ion Etching)法で結晶を削り落とし素子間分離を行うつぎにオーミ

ック電極を形成するため TiAl を EB 蒸着法で蒸着しアニールを行う続いてパッシベー

ション膜を堆積させ最後にショットキー電極として EB 蒸着法で NiAu を蒸着する

それぞれのプロセス工程での代表的なプロセス条件を表1に示す

ゲート電極形成

パッシベーション膜堆積

素子間分離

オーミック電極形成

図 1 プロセスフロー

35

表1 プロセス工程(手順と条件)

プロセス工程 プロセス手順条件

1 サンプル へき開

素子間分離プロセス

1 サンプルクリーニング アセトン煮沸3min

超音波洗浄(アセトン)3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

2 メサ用フォトリソグラフィー HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

3 ドライエッチング RIEガス BCl3 20SCCM

出力52W

エッチング時間25minutes

2

4 レジスト除去 アセトン煮沸超音波洗浄

(必要に応じて)リムーバ原液煮沸 3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

オーミック電極形成 3

1 サンプルクリーニング 21 と同じ

36

2 オーミック電極用フォトリソグラ

フィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ti=200ÅAl=2000Å

4 リフトオフ アセトン煮沸3min

超音波洗浄3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブロー

5 熱処理 電気炉650 10min N2雰囲気

パッシベーション膜堆積 4

1 サンプルクリーニング 21 と同じ

37

2 パッシベーション膜用フォトリソ

グラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

純水クリーニングリンス

窒素ブロー

3 パッシベーション膜堆積 EB 蒸着SiO2600Å

4 リフトオフ 34 と同じ

ショットキー電極形成

1 サンプルクリーニング 21 と同じ

2 ショットキー電極用フォトリソグ

ラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)5000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ni=500Å

抵抗加熱蒸着Au=500Å

5

4 リフトオフ 34 と同じ

38

付録2 C-V 特性およびキャリアプロファイル

C-V 測定には通常ショットキーダイオードが使われるショットキーダイオードの断面

図を図1に示すC-V 測定において測定対象の回路モデルはコンデンサと抵抗が並列にな

っている(図 2)そのためオーミック電極からショットキー電極直下までのアクセス抵抗は

誤差になるので電極間隔はできるだけ小さいほうが良い測定は印加した交流電圧信号と

電流の振幅位相差より容量成分と抵抗成分を測定しているAlGaNGaN HEMT 構造の

場合AlGaN 層が絶縁体の働きをするのでゼロバイアスでの容量は AlGaN 層の膜厚と電

極面積AlGaN 層の誘電率で決まる以下にゼロバイアスでの n-GaN と AlGaNGaN

HEMT 結晶での容量を示す

(ⅰ) n-GaN の場合

minus=

=

qkTV

qNt

tS

C

biD

GaNdepletion

depletion

GaN

0

0

2 εε

εε

ただし

(1)

(ⅱ) AlGaNGaN HEMT 構造の場合

AlGaN

AlGaN

tS

C 0εε= (2)

(C容量ε0真空の誘電率εGaNGaN の誘電率εAlGaNAlGaN の誘電率S電極面積

t t tdeple ion空乏層厚さ AlGaNAlGaN 層厚さq電子電荷NDドナー濃度Vbiビルトイン電

圧kボルツマン定数T温度)

Y G

39

C-V Meter ショットキー電極

オーミック電極

C

空乏層 アクセス抵抗

図 2 等価回路図 n型半導体

図 1 断面図

n-GaN の場合S=100times100μm2Vbi=10VND=1times1017cm-3のときt tideple on=100nm と

なり C=8pF 程度となる

C-V 測定を行うとショットキー電極直下部のキャリア濃度を求めることができるつぎ

にその原理を述べる

ドナー濃度を一定としウェハ面で深さ方向の 1 次元で解析をするとまずポアソンの

方程式より

εDqN

dyVd

minus=2

2

(3)

となる

式(3)を解くために境界条件を

VWVdydV

V

Wy

==

=

=

)(0

0)0(

(4)

とするこの条件で式(3)を解くと

yWqNyqNV DD

εε+minus= 2

2 (5)

となるよって空乏層幅 W は

minusminus=

qkTVV

qNW bi

D

ε2 (6)

となるこの空乏層の単位面積あたりの容量は

minusminus

==

qkTVV

qNW

C

bi

D

2

εε (7)

minusminus=

qkTVV

qNC biDε

212 (8)

となり1C2-V 特性の傾きからドナー濃度がわかる

つぎにドナー濃度が一定でない場合を考える微小領域では式(8)が成り立つとすると

40

DqNdVC

d

ε2

12

minus=

(9)

と書くことができるので 1C2を V で微分することよりドナー濃度がわかるまた空乏層

端は式(7)より W=εC なので微小領域の表面からの深さがわかるこの深さ情報とドナー

濃度情報よりキャリアプロファイルが作成できる

d(1C2)dV

1C2 ND[cm-3]

Depth[nm] Vg

図 3 1C2-Vg プロット図 図 4 キャリアプロファイル

41

付録 3 TLM 法とコンタクト抵抗

コンタクト抵抗を測定するにはクロスケルビン法や TLM(Transmission Line Model)法

が用いられるプロセス技術の確立していない GaN 系半導体ではプロセスが容易な TLM

法がよく用いられている

TLM 法の代表的はマスクパターンを図1に示すTLM 法では電極間隔を変化させなが

ら各電極間での抵抗値を調べることでシート抵抗(RS)とコンタクト抵抗(RC)が求められる

その原理を以下に示す

各電極間の等価回路モデルは図2のようになる電極間の抵抗は距離(L)に比例し幅(W)

に反比例するまたコンタクト抵抗は電極幅に反比例すると考えられるそのため測定

される抵抗(R)は

WR

WLR

R CS 2+= (1)

となる式1より L を x 軸R を y 軸にプロットするとy 軸切片が2RCW となり RCが

計算できるまた傾きから RSがわかる(図 3)

5μm 10μm 15μm 20μm 25μm 30μm

100μm

図1 TLM マスクパターン

切片=2RCW

傾き=RsW

測定値 線形近似

電極

RS RC RC

R

半導体基板 図 2 等価回路モデル

0 L

図 3 L-R プロット図

42

MOSFET 等の電子デバイスでは電流はウェハを横方向に流れるそのためコンタクト抵

抗は電極の幅にのみ依存すると考えているしかし物性的にはコンタクト抵抗は面積に

依存すると考える方が妥当であるそこでコンタクト抵抗が面積と電極幅にどのように影

[

0[V]一定としてい

る図 4 の微小区間の等価回路は図 5 のようになるこの等価回路より

響を受けるかを考える

電極のモデルを図 4 に示す電極は幅 W cm]とし電極の単位面積あたりの抵抗をρC[Ω

cm2]とするまた半導体のシート抵抗を RS[Ω]として電極の電位を V

)(xS IW

dxRdV = (2)

)(xVWdI =C dxρ

(3)

となる式変形すると

)(xS I

WR

dxdV

= (4)

)(xVWdI=

Cdx ρ (5)

式(4)をxで微分すると

ρc [Ωcm2]

Rs [Ω]

V0 [V] 電極 W [mm]

図 4 FET の電極モデル(2 次元)

半導体

43

dI

+x 方向

V(x)+dV ρc (Wdx) V(x)

Rs dxW I(x)-dI I(x)

図 5 微小区間での回路図

)(2

2

xS I

WR

dxVd= (4rsquo)

式(4rsquo)に式(5)を代入すると

)(2

2

xC

S VR

dxVd

ρ= (6)

γ2=Rsρcとすると xx BeAexV γγ += minus)( (7)

xrarr-infinで V(x)=0x=0 で V=V0より A=0B=V0 よって式(7)は xeVxV γ

0)( = (8)

となるまた I(x)については式(5)より

x

c

eVWdxdI γ

ρ 0= (9)

x

c

eVWxI γ

γρ 0)( = (10)

式(8)(10)より x=0 での抵抗 R は

WRR

W

WVWV

xIxVR

cs

c

sc

c

c

ρρ

ρ

γρ

γρ

==

===

0

0

)()(

(11)

44

となるよって電極の抵抗は W に反比例するそのため電極幅で規格化したものをコン

タクト抵抗とし

CSC RR ρ= [Ωmm] (12)

で定義するまた式(12)よりコンタクト抵抗はシート抵抗のルートに比例するのでシート抵

抗が大きいとコンタクト抵抗も悪く見える

45

付録 4 時間変化なしの場合の電子占有率(fT)の導出

トラップの電荷捕獲放出過程は伝導帯電子を捕獲する(e-capture)伝導帯に電子を放

出する(e-emit)価電子帯のホールを捕獲する(p-capture)価電子帯にホールを放出する

(p-emit)の 4 種類が考えられるそれぞれの反応速度は以下の 4 つの式で与えられる

(ⅰ) e-capture

)1( TnT fnC

dtdf

minus= (1)

(ⅱ) e-emit

TnT fe

dtdf

minus= (2)

(ⅲ) p-capture

TpT fpC

dtdf

minus= (3) (iv) ホール放出 (iii) ホール捕獲

(i) 電子捕獲 (ii) 電子放出

ホール

電子

トラップ

(ⅳ) p-emit

)1( TpT fe

dtdf

minus= (4)

(fTトラップの電子占有率t時刻n電子密度pホール密度Cn電子捕獲係数Cpホー

ル捕獲係数en電子放出係数epホール放出係数)

電子捕獲係数とホール捕獲係数はそれぞれ Cn=σnvthnCp=σpvthp(σn電子の捕獲断面積

σpホールの捕獲断面積vthn電子の熱平衡速度vthpホールの熱平衡速度)で表せるま

た熱平衡速度は 3kT2=m ve thn22=mpvthp22 である式 1~4 をまとめて整理すると

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (5)

となる

つぎに熱平衡状態(全てのフェルミ準位EFが一致)で時間変化がないときについて考え

るまずトラップの電子占有率はフェルミ分布となるとして

46

minus

+=

kTEE

fFT

T

exp1

1 (6)

(ETトラップ準位)

とする伝導帯での電子密度の時間変化はトラップによる電子の捕獲と放出の 2 通りなの

TnTTnT feNfCnNdtdn

+minusminus= )1( (7)

(NTトラップ密度)

となる時間変化なしとすると dndt=0 なので enについて整理すると

T

Tnn f

fnCe minus=

1 (8)

となるここで式(8)に式(6)を代入すると

minus

+

minus

+minus

minusminus=

kTEE

kTEE

CkT

EENe

FT

FT

nFC

Cn

exp1

1

exp1

11

exp (9)

nFTFC

Cn CkT

EEkT

EENe

minus

minusminus= expexp (10)

nnTC

Cn CnCkT

EENe 1exp =

minusminus= (11)

minusminus=

kTEE

Nn TCC exp1 (12)

となりenはトラップの準位と捕獲断面積で決まることがわかる同様にして

( TpTTpT feNfCpNdtdp

minusminus= 1 ) (13)

より

47

ppVT

VT

Tpp CpC

kTEE

Nf

fpCe 1exp1

=

minusminus=

minus= (14)

minus

=kT

EENp TV

V exp1 (15)

となる

以上のことを利用して式(5)を変形するまず式(5)に式(11)と式(14)を代入すると

( ) ( TpTpTnTnT fCpfpCfCnfnC

dtdf

minus+minusminusminus= 11 11 )

)

(16)

となる時間変化なし(dfTdt=0)として fTについて整理すると

( ) ( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (17)

となりトラップの電子占有率は電子密度ホール密度の関数になる

48

謝辞

本研究の遂行にあたって終始懇切なる御指導と御鞭撻を頂きました徳島大学工学部電

気電子工学科 大野泰夫 教授に心より感謝の意を表します

本研究を進めるにあたり適切な御指導と有益なご教示を賜りました徳島大学工学部電

気電子工学科 新谷義廣 教授並びに徳島大学工学部電気電子工学科 酒井士郎 教授に深

く感謝いたします

本研究を進めるにあたり御指導を賜りました徳島大学工学部電気電子工学科 富永喜久

雄 助教授ならびに徳島大学工学部電気電子工学科 講師 直井美貴先生西野克志先生助

手 江南先生に深く感謝します

本研究を進めるにあたり多大なご尽力を賜りました文部科学技官 稲岡武氏に深く感謝

いたします

本研究を進めるにあたり御指導を賜りました徳島大学サテライトベンチャービジネス

ラボラトリー ポストドクター 敖金平氏に深く感謝します

共に議論を重ねた研究員 西薗和博氏をはじめ大野研究室ならびに新谷研究室酒井研究

室サテライトベンチャービジネスラボラトリーナイトライドセミコンダクター株式会

社の皆様に心より感謝いたします

最後に本年度で定年退官される文部科学技官 近藤俊昭氏には研究室配属時より研究だ

けでなく将来設計においても有益なご教示を賜りました近藤技官は大変な情報通でおら

れ毎日午後 5 時以降に学生室に来られては昔の電気電子工学科や学生間の恋愛状況を熱

心に語られておりました研究の合間に近藤技官の話に耳を傾けながら一服するのが大野

研究室での日課でありましたここに近藤技官のこれまでのご活躍に敬意を表すると共に

本研究を進めるにあたり多大なご尽力を賜りましたことに深く感謝します

49

参考文献

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(2001)

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Voltage in Power GaAs MESFETs Based on Accurate Simulation Scheme 1998

IEEE International Ele tron Devices Mee ing (IEDM) Technical Dige t pp71-74

(1998)

c t s

[11] 奥村次徳 半導体評価技術 河東田隆(編) pp43-44 産業図書 1989

[12] Y Ohno P Francis M Nogome and Y Takahashi Surface-States Effects on GaAs

FET Electrical Performance IEEE Transactions on Electron Devices 46

p214-219 (1999)

[13] 西澤博 矢野仁之 後藤典夫 大野泰夫 表面準位を考慮した GaAs MESFET ゲート

ラグのシミュレーション 電子情報通信学会 ED 91-141 (1992)

51

著者のこれまでの研究発表

著論文

主著論文

1 菊田大悟 敖金平 大野泰夫 ldquoオープンゲート FET による AlGaNGaN HEMT 構造

の表面準位測定rdquo 信学技報 ED2002-210 (2002)

共著論文

1 Katsushi Nishino Daigo Kikuta Shiro Sakai ldquoBulk GaN growth by direct

synthesis methodrdquo Journal of Crystal Growth 237-239 pp922-925 (2002)

2 Jin-Ping Ao Daigo Kikuta Yasuo Ohno ldquoCopper-Gate AlGaNGaN HEMTs with

Low Gate Leakage Currentrdquo 信学技報 ED2002-211 (2002)

学術講演会発表 講演会名 発表年月日 題目 発表者

応用物理学

会学術講演

2002 年 9月 26 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

電子情報通

信学会 電子デバイス

研究会

2002 年 10月 10 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

52

  • プロセス手順条件
  • 素子間分離プロセス
Page 5: AlGaN/GaN HEMT 構造表面準位の電気的評価 に関する研究ohnolab.deca.jp/wp-content/lab_data/pdf_a/2003_D_Kikuta_doc.pdf · イスシミュレーションによる評価も行った。

第 1 章 序論 11 背景および目的

1947 年にベル研究所の研究チームによってバイポーラトランジスタが発明され1948

年に John Bardeen と Walter Brattain がrdquoPoint-Contact Transistorrdquoを発表した翌年

William Shockley が接合型ダイオードトランジスタについての論文を発表しそれ以来

半導体デバイスは急速な発展を遂げてきた[1] 現在では結晶成長技術プロセス技術の

成熟したシリコン(Si)デバイスが半導体デバイスの大部分を占めているSi デバイスはスケ

ーリング則[2]に従い微細化の道を進むことにより集積化高速化低消費電力化が進ん

だしかしSi デバイスは飽和電子速度が 1times107cms と低いため同じゲート長ではガリウ

ム砒素(GaAs)やインジウムリン(InP)窒化ガリウム(GaN)シリコンゲルマニウム(SiGe)

など化合物半導体の方がより高速なトランジスタを作製することができる現在では最も

高速なトランジスタとして InP 系 HEMT(High Electron Mobility Transistor)で電流遮断

周波数(fT)が 500GHz 以上のものや SiGe HBT(Heterojunction Bipolar Transistor)の

350GHz があり超高速トランジスタにおいて化合物半導体は重要なものになっている

Si の MOSFET(Metal Oxide Semiconductor Field Effect Transistor)のゲート長は現在

013μm であるゲート長が短くなれば破壊電界の関係から電源電圧を下げなければなら

ないしかし電源電圧は理論的には 250mV 程度までしか下げることができないので短

ゲート長化にも限界があるSi の場合10nm が限界とされているが GaN では破壊電界が

Si より 10 倍高いのでゲート長は Si の 10 分の 1 まで可能であるこの点においてもワイド

バンドギャップ半導体の方が Si より高速なトランジスタが作製できると考えられる[3]

窒化ガリウムは1993年にはじめてMESFET(Metal Semiconductor Field Effect Transistor)が

M Asif Khan氏らによって作られ[4]その後AlGaNGaN HEMTが作られた[5]窒化ガリ

ウムは飽和電子速度が26times107cmsとGaAsよりも大きいので高周波デバイスに適している

現在ではゲート長012μmで電流遮断周波数が120GHzを超えるものが作られている[6]ま

た窒化ガリウムはバンドギャップが34eVと大きくブレークダウン電界が3times106Vcmと大

きいので携帯電話基地局用の高出力デバイスとしても期待されており現在では113W

(35Wmm)のデバイスが開発されている[7]窒化ガリウムはこれまでの材料と違い高速

4

動作可能でありながら高出力が得られるので特に無線分野で他の半導体より有利である

また近年の携帯電話やインターネットの普及に伴いマイクロ波を用いた高速通信の需

要が急激に伸びている現在では第3世代携帯電話の方式であるIMT2000(International

Mobile Telecommunication 2000)の2GHz無線LAN(Local Area Network)としての

Bluetoothの24GHzIEEE80211aの5GHzラストワンマイルとしてのFWA(Fixed

Wireless Access)の22GHzが使われ始めており次世代の通信としては60GHz帯を使い

1Gbpsのものが開発されているこのような次世代高速通信を可能とする素子として窒化ガ

リウムは期待されている

窒化ガリウム系 FET の開発で大きな問題になっていることに大きなゲートリーク[8]と

電流コラプスがある[9]電流コラプスの原因としてはバッファ層や表面の深い準位が指摘

されているまた表面準位については電子トラップ型かホールトラップ型かによってト

ランジスタの耐圧を大きく変えることができる[10]しかし窒化ガリウムにおいて表面準

位はまだ十分に解析されていないそこで本研究においては AlGaNGaN HEMT 表面準位

の電気的評価をオープンゲート FET という新しい評価法を用いて行ったまた理論的考

察としてデバイスシミュレーションによる評価も行った

12 本論文の構成

まず第 2 章で表面準位の基本的な説明を行う第 3 章においてオープンゲート FET の作

製方法と基本的なデバイス特性評価を述べる第 4 章ではオープンゲート FET を用いた

AlGaNGaN HEMT の表面界面準位の評価および考察について述べる第 5 章では第 4 章

の結果についてデバイスシミュレータを用いて理論的考察を行う第 6 章で本研究の全体

的なまとめを行う

5

第2章 表面準位のデバイスへの影響と評価方法

21 表面準位について

半導体表面では半導体結晶中と異なり片側で結晶の周期性がなくなっているそのため

表面の原子は自由エネルギーを下げるために原子の再配列や緩和が行われるこのような

ことが行われると表面ではバルク結晶中とはことなった電子状態を持つようになりバルク

結晶中にはないエネルギー準位ができるこのエネルギー準位が表面界面準位と呼ばれ

ているバルク結晶の周期性をそのまま断ち切ったldquo理想的rdquoな表面での表面準位は初歩

的な固体電子論で確かめることができるしかし実際の表面では再配列や緩和分子の吸

着などにより複雑である[11]一般に Si 半導体では表面準位は価電子帯から伝導帯まで連

続的に準位が存在しているとされその状態密度は NSS(E)[cm-2eV-1]で表されている化合

物半導体では表面準位は離散的と考えられている

22 表面準位のデバイスへの影響

FET などのデバイスで表面準位が存在した場合OFF 耐圧にもっとも影響が現れる[10]

表面準位はそのエネルギー準位によって電子トラップ型とホールトラップ型に区別するこ

とができる[12]電子トラップ型の場合表面の電位はソースドレイン電極の電位と一致

するホールトラップ型の場合表面の電位はゲート電極の電位と一致するそのため表

面準位が電子トラップ型の場合ドレイン電極の電位が半導体表面のゲート近傍まで伝わ

っているため空乏層はゲート電極直下にしか広がらずゲートドレイン間距離を変えて

も耐圧が変わらない一方ホールトラップ型の場合ドレイン電極近傍までゲート電極

電位が伝わっているため空乏層はドレイン電極まで広がるそのためゲートドレイン

間距離を変えることで耐圧を変えることができる

表面準位のほかの影響としてゲートドレインラグや電流コラプスがある[13]表面にト

ラップが存在するとそのトラップが帯電放電を行うためドレイン電流が不安定になる

またトラップの帯電放電には数ミリ秒から場合によっては1万年以上要するそのた

めゲートやドレイン電圧を変化させてもドレイン電流が瞬時に応答せず変化が遅れてし

まうSi デバイスや GaAs デバイスではイオン注入やリセス構造にすることで表面準位の

6

影響がでないように工夫されているがGaN系デバイスではまだこのような技術が確立され

ていない

23 表面準位の評価方法

表面準位の特性を決めるパラメータは主にエネルギー準位(ET)捕獲断面積(σ)密度(NT)

の3つであるこれらのパラメータを評価するために多くの測定方法があるよくに用い

ら れ る 方 法 で は DLTS(Deep Level Transient Spectroscopy) 法 高 周 波

C-V(Capacitance-Voltage)法XPS(X-ray Photoelectron Spectroscopy)法があるDLTS 法は

MIS(Metal Insulator Semiconductor)型構造においてパルス状の信号をゲートに与えそ

のときの容量変化の時間依存性を温度掃引しながら行うことでトラップのエネルギー準位

と密度が得られる高周波 C-V 法では MIS 型構造での C-V 測定結果と表面準位が存在し

ない場合の理想 C-V 特性の差から計算でエネルギー準位と密度が得られるXPS 法では表

面に X 線を照射することで電子遷移を起こさせ放出されるエネルギーにより準位を決定

するこれらの方法ではエネルギー準位密度を測定することができるが実際のデバイス

で重要になる電子トラップ型ホールトラップ型の判定が困難である本研究で用いたオ

ープンゲート FET は電子トラップ型ホールトラップ型の判定のために考案されたもので

ある

7

第3章 オープンゲート FET の作製と基本性能評価

31 はじめに

この章ではオープンゲート FET を作製するにあたりAlGaNGaN HEMT 結晶構造とデ

バイス作製法およびデバイス基本性能評価について述べる

32 試料構造とデバイス作製

本研究に用いた結晶ウェハは 2 枚であるそれぞれの結晶構造を表 31 に示しウェハ断面

図を図 31 に示す両ウェハとも基板はサファイア基板で膜厚 330μm であるその上に

MOCVD(Metal-Organic Chemical Vapor Deposition)法でアンドープの GaN を 1 または 2

μm 成長しその後アルミニウムの組成が 2631のアンドープの AlGaN を約 30nm 成長

してある評価用サンプルはそれぞれのウェハから 1 個ずつ作製したウェハ A から作製

したサンプルをサンプル A としウェハ B から作製したサンプルをサンプル B とする

デバイス作製は徳島大学大野研究室の基本作製プロセス(付録1)に沿って行ったプ

ロセスフロー図を図 32 に示すまずRIE(Reactive Ion Etching)法でエッチングし素子

間分離を行ったつぎにソースドレイン電極として電子線蒸着法を用いて TiAl を

20200nm 蒸着したその後オーミック電極化アニールとして窒素雰囲気中で 65010

分間のアニールを行ったつぎにパッシベーション膜として SiO2を電子線蒸着法で 60nm

堆積した最後にゲート電極として NiAu を 5060nm を電子線蒸着法で蒸着した

表 31 ウェハ構造

ウェハ A ウェハ B

材料 組成比 膜厚

[μm]

不純物濃度

[cm-3] 組成比

膜厚

[μm]

不純物濃度

[cm-3]

Undoped-AlGaN Al=026 003 Al=031 0025

Undoped-GaN 2 1

サファイア基板 330 330

8

ウェハカット

ゲート電極形成

(電子線蒸着NiAu 5060nm)

パッシベーション膜堆積

(電子線蒸着SiO2 60nm)

素子間分離(RIE)

(エッチング深さ60nm)

アニール

(N2中65010min)

オーミック電極形成

(電子線蒸着TiAl 20200nm) 2DEG

AlGaN

i-GaN

サファイア基

図 31 ウェハ断面図

図 32 プロセスフロー図

9

サファイア基板 サファイア基板

絶縁体膜

(SiO2)

ソースドレイン電極 ソースドレイン電極

ゲート電極

(a) MES 型 (b) MIS 型

図 33 デバイス構造(断面図)

33 基本性能の評価

今回作製したデバイスの基本性能の評価としてゲート長 4μm の MESFET と MISFET

を用いたそれぞれのデバイス構造を図 33 に示すゲート幅は 50μm でソースゲート

間ゲートドレイン間は 4μm であるそれぞれの Id-Vd特性を図 34 に示す図 34 よ

りサンプル AB とも良好なピンチオフをしているのがわかりMES 型MIS 型ともトラ

ンジスタとして動作していることがわかるサンプル A では熱等に起因していると思われ

るドレインコンダクタンス(gd)が負の部分があるまたドレイン電圧を 0 から 15V へ

上げていく方向と 15 から 0V へ下げていく方向でドレイン電流が異なっておりトラップ

等の影響が出ているものと思われるつぎに同じトランジスタでの Id-Vg特性を図 35 に示

す図 35 よりサンプル AB とも MIS 型においてゲートリーク電流が MES 型に比べて大

幅に減少していることがわかりSiO2 膜が絶縁体として機能していることがわかるしか

し通常 MIS 型の場合はゲート容量が減少するためドレイン電流は小さくなり相互コン

ダクタンスも小さくなる今回ドレイン電流値に差がないこのことは SiO2膜が良好な絶

縁膜でなく導電性がありゲート容量は MES 型と同じであると考えられる一方SiO2 の

容量測定の結果 25~26pF と絶縁膜として機能している結果も得られているこれらのこと

から直流においては導電膜として働き高周波では絶縁膜として働いていると考えられる

そこで相互コンダクタンス(gm)の周波数分散を測定した相互コンダクタンスは以下のよう

な式で表される

10

0 5 10 150

5

10

15

20

Vd [V]

I d [m

A]Vg 1 to ndash8V ndash1V step

0 5 100

5

10

15

20

Vd [V]

I d [m

A]

Vg 1 to ndash8V ndash1V step

0 5 10 150

5

10

15

20

Vd [V]

I d [m

A]

Vg 1 to ndash8V ndash1V step

0 5 100

5

10

15

20

Vd [V]

I d [m

A]Vg 1 to ndash8V ndash1V step

(c) (d)

(a) (b)

15

15

図 34 Id-Vd特性 (a) サンプル A(MES 型)

(b) サンプル A(MIS 型) (c) サンプル B(MES 型)

(d) サンプル B(MIS 型)

di

m VL

WCg

micro= (線形領域) (31)

( Tgi

m VVL

WCg minus= )micro

(飽和領域) (32)

(gm相互コンダクタンスμ移動度Wゲート幅Lゲート長Ci絶縁膜容量Vdドレイ

ン電圧Vgゲート電圧VTしきい値電圧)

そのため相互コンダクタンスの周波数依存を調べることで絶縁膜の周波数特性を調べるこ

11

とができる図 36 に相互コンダクタンスの周波数特性を示す図 36 より MIS 型におい

て 10~1kHz にかけてコンダクタンスが減少していることがわかるこのことより絶縁膜

容量に周波数依存性があることが確認できたまたgmの分散点より SiO2の抵抗率は 56

times109Ωcm であることがわかったこの値は AlGaN 層のフェルミ準位が伝導帯より 1eV

の場所にピンニングされているとした場合AlGaN の抵抗率が 6times1013Ωcm になることを

考えると小さいように思われる

つぎに電界効果移動度の測定結果を図 37 に示すサンプル A では移動度の最大値が

2400cm2Vs と良好な結果が得られた一方サンプル B では 400cm2Vs 程度しか得られな

12

ndash10 ndash5 010ndash6

10ndash5

10ndash4

10ndash3

10ndash2

10ndash1

0

50

100

Vg [V]

I d [A

]

Vd=01V

Vd=10V

Vd=10V

Vd=01V

Idgm

gm

[mSm

m]

ndash10 ndash5 010ndash6

10ndash5

10ndash4

10ndash3

10ndash2

10ndash1

0

50

100

Vg [V]

I d [A

]

Vd=01V

Vd=10V

Vd=10V

Vd=01V

Idgm

gm

[mSm

m]

ndash10 ndash5 010ndash6

10ndash5

10ndash4

10ndash3

10ndash2

10ndash1

0

50

100

Vg [V]

I d [A

]

Vd=01V

Vd=10V

Vd=10V

Vd=01V

Idgm

gm

[mSm

m]

ndash10 ndash5 010ndash6

10ndash5

10ndash4

10ndash3

10ndash2

10ndash1

0

50

100

Vg [V]

I d [A

]

Vd=01V

Vd=10V

Vd=10V

Vd=01V

Idgm

gm

[mSm

m]

(a) (b)

(c) (d)

図 35 Id-Vg特性 (a) サンプル A(MES 型) (b) サンプル A(MIS 型) (c) サンプル B(MES 型) (d) サンプル B(MIS 型)

102 104 1060

05

1

15

2

STDFET

MISFET

Lg=4μm Wg=50μmVd=1V Vg=ndash4V

g m [m

S]

Frequency [Hz]

図 36 相互コンダクタンスの 周波数分散

かったこのことからウェハ B は残留不純物や格子結晶欠陥等による電子の散乱が大き

いと思われ結晶性がよくないと推察される

C-V 測定の結果を図 38 に示すサンプル A では位相角が 60deg以上でありゲートリーク

が少なく正確な測定ができていると思われるサンプル B では位相角が 60degを下回ってお

り精度が若干落ちているこの C-V 測定結果からキャリアプロファイルを作成(付録 2 参

照)すると図 39 のようになるサンプル AB とも AlGaNGaN 界面に 1times1020cm-3程度の

電子が出ており界面から 200nm の深さでは 1times1016cm-3以下となっているこのことか

ら AlGaNGaN 界面でシート状のキャリアが存在していることがわかりまたノンドー

ndash8 ndash6 ndash4 ndash2 00

1000

2000

3000

Vg [V]

Mob

ility

[cm

2 Vs]

ndash8 ndash6 ndash4 ndash2 00

1000

2000

3000

Vg [V]

Mob

ility

[cm

2 Vs]

(b) (a)

図 37 電界効果移動度 (a) サンプル A (b) サンプル B

13

ndash10 ndash8 ndash6 ndash4 ndash2 00

20

40

60

80

100

ndash120

ndash60

0

60

120

Voltage [V]

Cap

acita

nce

[pF] Phase [degree]

ndash10 ndash8 ndash6 ndash4 ndash2 00

20

40

60

80

100

ndash120

ndash60

0

60

120

Voltage [V]

Cap

acita

nce

[pF] Phase [degree]

(b) (a)

図 38 C-V 測定結果 (a) サンプル A (b) サンプル B

プの GaN 層では高抵抗となっていることがわかる

最後にソースドレイン電極のコンタクト抵抗(RC)を TLM(Transmission Line Model)

法(付録 3 参照)で求めたその結果を図 310 に示す図 310 よりサンプル A ではシート抵

抗(RS)が 464Ωと移動度とキャリア密度から計算される予測値とほぼ合致していたま

たコンタクト抵抗は 138Ωmm と良好な値であったサンプル B においてもシート抵抗

が 262times103Ωと予測値と合致していたコンタクト抵抗は 352Ωmm と良くない値で

あった

0 200 400 6001014

1016

1018

1020

1022

Depth [nm]

Car

rier C

onc

[cm

ndash3]

0 200 400 6001014

1016

1018

1020

1022

Depth [nm]

Car

rier C

onc

[cm

ndash3]

(b) (a)

図 39 キャリアプロファイル (a) サンプル A (b) サンプル B

14

0 10 20 30 400

50

100

150

200Rs=464 [Ω]Rc=138[Ωmm]

R=RsWtimesL+2RcW

Length [μm]

Res

ista

nce

[Ω]

0 10 20 30 40

400

800

1200

1600Rs=262times103 [Ω]Rc=352 [Ωmm]

R=RsWtimesL+2RcW

Length [μm]R

esis

tanc

e [Ω

]

(b) (a) 0

図 310 TLM 測定結果 (a) サンプル A (b) サンプル B

15

第4章 オープンゲート FET を用いた表面準位の測定 41 はじめに

界面表面準位の測定にはXPS法やMISFETのC-V特性からTerman法を用いて界面表面

準位密度を見積もることが多い本研究で用いたオープンゲートFETは界面表面準位密度

を見積もることは困難であるが界面表面準位が電子トラップ型かホールトラップ型か

を容易に判別できる利点があるまたエネルギー準位がバンドのどのあたりにあるかも

ある程度検討をつけることができる本章ではオープンゲートFETによる界面表面準位の

測定について述べ電子トラップとホールトラップの性質についても考察する

42 オープンゲート FET の構造

測定に用いたオープンゲート FET の構造を図 41に示すオープンゲート FET は通常

の FET 構造でゲート電極のチャネル中央部を取り除いた構造になっているゲート長は

100μmチャネル幅 20μmオープンゲート部の幅は 14μm であるオープンゲート部

のチャネル伝導度はパッシベーション膜と半導体界面の界面電位を反映するそのため

チャネルの伝導度を測定することで界面電位が測定できることになる定量的な比較のた

めにゲート電極を除去していないスタンダード FET除去部に SiO2を堆積させたオープン

ゲート FETSiO2を堆積させていないオープンゲート FET の3種類を用意した

ゲート電極 SiO2パッシベーション

ゲート電極

2DEG

GaN 層

チャネル パッシベーション

(b) (a) ドレイン電極

ソース電極

図 41 オープンゲート FET の構造図 (a)平面図 (b)断面図

16

43 オープンゲート FET の I-V 特性

まずサンプル AB の Id-Vd特性を図 42 に示すチャネル部全面に金属ゲートのある通常

の MES 型の場合(図 42(a)(d))サンプル AB ともトランジスタとして機能していること

がわかるオープンゲート FET のパッシベーション膜なしの場合(図 42(b)(e))ゲート電

極直下部でのみドレイン電流を制御できるのでドレイン電流を遮断できないほ

型の特

性になっているそれに対してオープンゲート FET のパッシベーション膜ありの場合(図

42(c)(f))サンプル A ではまともなトランジスタの Id-Vd特性となりサンプル B でもパ

ッシベーション膜なしの場合に比べるとドレイン電流がより多く制御されていることがわ

かる

つぎにオープンゲート FET の Id-Vg特性を図 43 に示すまずサンプル A では全面ゲー

ト金属を付けてある通常 MES 型の場合理想的な Id-Vg 特性となっているオープンゲー

ト FET でパッシベーションとしての SiO2 なしの場合ドレイン電流はしきい値まではゲ

ート電極直下部の電流減少分があるのでドレイン電流は減少しているが開口部はゲート

電極で制御できずドレイン電流を遮断できていないそれに対して SiO2ありの場合開口

部の電位がゲート電極で制御されドレイン電流を遮断できているサンプル B でも通常

MES 型および SiO2なしのオープンゲート FET の場合サンプル A と同様な特性を示して

いるSiO2 ありのオープンゲート FET の場合サンプル A と違ってドレイン電流を遮断

できていないが SiO2なしに比べるとドレイン電流を減少分が多いこのことはゲート電極

の幅が変わっていると考えられるので gmよりゲート電極幅を見積もってみるFET の直線

領域における相互コンダクタンス(gm)は

LVWC

g dim

micro= (41)

(μ移動度Wゲート幅Ci絶縁膜容量Vdドレイン電圧Lゲート長)

で表されるそこで SiO2 なしのオープンゲート FET と SiO2 ありのオープンゲート FET

の相互コンダクタンスの比からゲート幅が見積もれる

mnp

mwpnpwp g

gWW = (42)

17

18

0 5 100

Vd [V]

0 5 100

1

2

I d [m

A]

Vd [V]

Vg 0 to ndash10V ndash1V step

0 5 10 50

1

2

I d [m

A]

Vd [V]

Vg 0 to ndash10V ndash1V step

0 5 10 150

Vd [V]

0 5 10 150

1

2

Vg 0 to ndash8V ndash1V step

I d [m

A]

Vd [V]

0 5 10 150

1

2Vg 0 to ndash8V ndash1V step

I d [m

A]

Vd [V]

15

1

2

I d [m

A]

Vg 0 to ndash10V ndash1V step

15

1

1

2Vg 0 to ndash8V ndash1V step

I d [m

A](d)

(e)

(f)

図 42 オープンゲート FET の Id-Vd特性 (a) サンプル A 通常 MES 型 (b) サンプル A パッシベーションなし (c) サンプル A パッシベーションあり (d) サンプル B 通常 MES 型 (e) サンプル B パッシベーションなし (f) サンプル B パッシベーションあり

(c)

(b)

(a)

(WwpSiO2ありのゲート幅WnpSiO2なしのゲート幅gmwpSiO2ありの相互コンダクタン

ndash10 ndash5 00

10

20

30

40

Vg [V]

I d [μ

A]

SiO2なし

SiO2あり

全面ゲート金属

Vds=01V

ndash15 ndash10 ndash5 00

10

20

30

40

Vg [V]

I d [μ

A]

SiO2なし

SiO2あり

全面ゲート金属

Vds=01V

(b) (a)

図 43 オープンゲート FET の Id-Vg特性 (a)サンプル A (b)サンプル B

スgmnpSiO2なしの相互コンダクタンス)

式(42)を用いて実際に計算してみると Wnp=6μmgmwp=106times10-6Sgmnp=50times10-7S と

すると Wwp=127μm となり6~7μm ほどゲート幅が大きくなっている

これらの結果よりサンプル AB とも開口部の表面電位が両側のゲート電極に制御されて

いることが示唆されているこのような現象が起こる原因として SiO2AlGaN 層界面にホ

ールトラップ型の界面準位が存在することで説明できる[12]

44 電子トラップとホールトラップ

本論文でいう電子トラップとホールトラップの定義について述べるまず電子トラッ

プとはトラップの帯電量が伝導帯の電子と交換速度が速いために伝導帯の電子の量つま

り電子の擬フェルミ準位によって決まるものをいう逆にホールトラップとはトラップの

帯電量が価電子帯のホールと交換速度が速いために価電子帯のホールの量つまりホー

ルの擬フェルミ準位によって決まるものをいう

一般に深い準位のモデルには Shockley-Read-Hall(SRH)統計が用いられるそれによる

とトラップの電子占有率 fTは以下のようになる

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (43)

(t時刻n電子濃度pホール濃度Cn電子捕獲係数Cpホール捕獲係数en電子放出係

数epホール放出係数)

19

式(43)において時間変化しないとすると dfTdt=0 となりfTについて整理すると

)()( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (44)

となる(付録 4 参照)

この fT が電子の擬フェルミ準位(Efn)とホールの擬フェルミ準位(Efp)に対してどのように

変化するのかシミュレーションしてみるシミュレーションするのは窒化ガリウムとして

各パラメータを表 41 のようにしたトラップの準位を価電子帯より 10~25eV のものま

で変化させたときの fTの変化を図 44(a)~(e)に示す

表 41 fTシミュレーションのパラメータ

パラメータ 値

禁制帯幅 (Eg) 342 [eV]

電子有効質量 (me) 0228

ホール有効質量 (mp) 06

伝導帯有効状態密度 (NC) 274times1018 [cm-3]

価電子帯有効状態密度 (NV) 117times1019 [cm-3]

電子捕獲断面積 (σe) 1times10-13 [cm2]

ホール捕獲断面積 (σp) 1times10-13 [cm2]

図 44(a)~(e)よりトラップ準位が 10~15eV までは fTが大部分でホールの擬フェルミ準

位によって決まっていることがわかるまた20~25eV まででは大部分で電子の擬フェ

ルミ準位によって決まっている172eV のものはトラップが中間的な性質を示している

本論文では電子の擬フェルミ準位でトラップの帯電量が決まるトラップを電子トラップ

ホールの擬フェルミ準位でトラップの帯電量が決まるトラップをホールトラップとしたが

実際にはトラップの準位が伝導帯に近い場合電子トラップとなり価電子帯に近い場合

ホールトラップになっていることがわかる

これらのことより電子トラップ(ET)は電子の擬フェルミ準位に従うのでトラップを含む

領域は n 型半導体に似た性質を示すようになりホールトラップ(HT)はホールの擬フェル

20

ET=20eV

5 1 15 2 25 3Efn [eV] 005

115

225

335

Efp [eV]0

02

04

06

08

1

fT

ET=172eV

0 05 1 15 2 25 3 35Efn [eV] 05

115

225

3

Efp [eV]0

02

04

06

08

1

fT

ET=15eV

0 05 1 15 2 25 3 35Efn [eV] 0

051

152

253

35

Efp [eV]0

02

04

06

08

1

fT

ET=10eV

05 1 15 2 25Efn [eV] 051

152

253

35

Efp [eV]0

02

04

06

08

1

fT

ET=25eV

01 15 2 25 3 35Efn [eV] 0

051

152

253

Efp [eV]0

02

04

06

08

1

fT

(d)

(b) (a)

(c)

(e) 図 44 fTシミュレーション

(a)ET=10eV (b)ET=15eV

(c)ET=172eV (d)ET=20eV

(e)ET=25eV EV EC

35

EC 05

EV

EC

0EV

3 35EC

0EV EC

EV EC

EV

EC EV

35

EC

0

EV

EC

EV 35EC

0 0EV

ミ準位に従うので p 型半導体に似た性質を示すようになるそこで n-ET-n 型半導体接合

n-HT-n 型半導体接合p-ET-p 型半導体接合p-HT-p 型半導体接合のバンド図を考えてみ

るまず n-ET-n 型半導体接合の場合電子トラップが n 型半導体に似た電位分布を示し電

子トラップを含む部分は傾斜を持った電位分布になる(図 45(a))n-HT-n 型半導体接合の

場合ホールトラップを含む部分は p 型半導体に似た電位分布となるので左側の接合が pn

接合の逆方向となり右側が順方向となるので印加した電圧のほとんどは左側に印加され

る(図 45(b))p-ET-p 型半導体接合の場合右側の接合が pn 接合の逆方向となるので印加

した電圧の大部分は右側の接合に印加される(図 45(c))p-HT-p 型半導体接合の場合ホー

21

(b) (a)

EC

EV

EF

EC

EV

EF EV

EF

EV

EF EC

HT 型

ET 型

ET 型 n 型

n 型

n 型 n 型

p 型 (d)

p 型 p 型

p 型 (c)

EC

HT 型

図 45 トラップを含む pn 接合のバンド図 (a)n-ET-n 型 (b)n-HT-n 型 (c)p-ET-p 型 (d)p-HT-p 型

ルトラップを含む部分は傾斜を持つようになる(図 45(d))

45 オープンゲート FET の I-V 特性の考察

実験結果より SiO2 ありのオープンゲート FET では開口部の電位を両側のゲート電極で

制御できドレイン電流を遮断することができた逆に SiO2 なしのオープンゲート FET

ではドレイン電流を遮断できなかったこのような現象について SiO2 と AlGaN 層の界面

のトラップで説明する

説明に先立ってショットキー電極を 2 つの種類に分類する1つはショットキー電極の

フェルミ準位が半導体のミッドギャップより伝導帯側にピンニングされ半導体表面で電

子が多くなっているものであり(図 46(a))もう一方はショットキー電極のフェルミ準位が

半導体のミッドギャップより価電子帯側にピンニングされ半導体表面でホールが多くな

っているものである(図 46(b))本論文では前者を N 型のショットキー電極後者を P 型

22

(b) (a)

06eV

EV

EF

EC ΦB=08eV

26eV

EV

EF EC

ΦB=08eV

図 46 ショットキー電極の分類 (a) N 型ショットキー電極 (b) P 型ショットキー電極

のショットキー電極と呼ぶ

前項で電子トラップを含む領域ではその部分は n 型半導体の電位分布を示しホールト

ラップを含む領域ではその部分は p 型半導体の電位分布を示すことを説明したその理論

をオープンゲート FET に用いる

オープンゲート FET の断面図(図 47)で2DEG の電位を 0V としショットキー電極に負

の電位を印加した状態でショットキー電極から AlGaN 層表面を通って 2DEG へのバン

ド図を図 48に示すバンド図はショットキー電極がN型の場合とP型の場合SiO2AlGaN

界面が電子トラップ(ET)の場合とホールトラップ(HT)の場合の組み合わせで 4 種類考えら

れるまずショットキー電極が N 型であり SiO2AlGaN 界面が電子トラップの場合(図

48(a))界面が電子トラップなのでその部分は n 型半導体と考えられるそのため電極部-

界面-2DEG は n-n-n 型半導体接合のため界面の電位は傾斜を持つショットキー電極が P

型であり界面が電子トラップ型の場合(図 48(b))p-n-n 型半導体接合と考えられるのでシ

ョットキー電極と界面が pn 接合の逆方向となり電位差はこの部分に集中しAlGaN 層の

表面の電位は 2DEG の電位とほぼ同じになるつぎにショットキー電極が N 型で界面がホ

ールトラップ型の場合(図 48(c))n-p-n 型半導体接合と考えられショットキー電極と界

面は pn 接合の順方向となるしたがってショットキー電極と界面には大きな電位差は生じ

23

(d)

(b)

(c)

(a)

GaN

AlGaN 界面

電極

GaN

AlGaN 界面 電極 Ec

Ef

Ev ショットキー電極

界面 ET型HT型

AlGaN

2DEG n型

図 47 オープンゲート FET の断面図

図 48 オープンゲート FET の電位分布 (a)N-E-n 型 (b)P-E-n 型 (c)N-H-n 型 (d)P-H-n型

ず電極に印加した電位は AlGaN 層と 2DEG の間に印加される最後にショットキー電極

が P 型で界面がホールトラップの場合(図 48(d))p-p-n 型半導体接合になるのでショット

キー電極と界面には大きな電位差が生じず電極に印加した電圧は界面と2DEG の間に印

加される

以上のことよりオープンゲート FET 断面図で電位分布を考えると図 49 のようになる

N-ET-n 型P-ET-n 型の場合開口部の電位はゲート電極で制御できないので開口部の電

位は2DEG の電位とほぼ同じになる(図 49(b))N-HT-n 型P-HT-n 型の場合開口部の

電位はゲートの電位と一致する(図 49(c))

これらのことよりオープンゲート FET の Id-Vg特性を考えると図 410 のようになると

思われるまずN-HT-n 型P-HT-n 型の場合界面の電位はゲート電極の電位と等しい

ので通常の FET と同様に電流は減少するP-ET-n 型の場合0~VTV まではゲート直下部

の電流減少分があるためドレイン電流は減少するがオープン部の界面の電位はゲート電極

の電位で制御できないのでドレイン電流は流れたままであるN-ET-n 型の場合界面での

抵抗とAlGaN層の抵抗の大小関係で特性が変化するので一概に2つの場合には分類できな

いこれらの分類は pn 接合の逆方向の抵抗は極めて高く半絶縁性部分よりも高いという

24

界面 E 型H 型

ショットキー電極 N 型P 型

AlGaN Id

N-H-n 型 N-E-n 型

P-E-n 型

0 VT

Ψfn

Vg

オープン部 ゲート ゲート

Ψs

Ψs (界面)

Ψfn (チャネル)

Vg

オープン部 ゲート ゲート

2DEG n 型

Vg

図 410 オープンゲート FET の Id-Vg 特性概念図

図 49 界面のバンド図 (a) オープンゲートFETの断面図

(b) N-E-n 型P-E-n 型 (c) N-H-n 型P-H-n 型

前提のため抵抗層の長さや GR センターの濃度が極端な値の場合は異なってしまう可能

性はある

測定結果(図 43)と概念図(図 410)を比較すると今回作製した SiO2ありの FET には3つ

の可能性があるN-HT-n 型P-HT-n 型かN-ET-n 型で AlGaN 層の抵抗が非常に高い場

合である今回の FET の AlGaN 層はアルミ組成 03 程度でそれほど高くなくまたゲー

トリーク電流も比較的大きいので前2者のいずれかになっていると思われるすなわち

界面準位はホールトラップ型である一方SiO2無しの場合は N-ET-n 型または P-ET-n 型

及び界面層の抵抗が AlGaN 層の抵抗より高いホールトラップ型の界面準位の場合も考え

られる界面準位による界面の電気伝導度とは界面に接した AlGaN 中のキャリアが伝導

を担うのでワイドバンドギャップの場合ピンニング準位によっては大きな抵抗になっ

てしまう場合もあり得る

SiO2 付きの場合構成は N-HT-n 型P-HT-n 型のいずれかであることが推定された

25

GaAs の場合はショットキー電極のバリア高が 08eV 程度有ればピンニング準位が充満帯

に近いのでP型になる[10]GaNの場合ではバリア高が08eV程度ではまだ伝導帯に近く

N型であると考えられるこれを調べるためにオープンゲート FET においてチャネル両側

端おいた2つのゲート電極に異なった電位を与えた場合について測定を行った

界面準位が HT 型の場合チャネルとの間は pn 接合逆バイアスと同じで AlGaN 層中に電

位勾配が形成される表面の2つのショットキー電極間に電位差を与えた場合にはショッ

トキー電極-界面-ショットキー電極が N-HT-N 型か P-HT-P 型の構成になるこれらの場合

の電位分布は図 411 に示すようになるN-HT-N 型の場合は界面準位部の電位は両ショット

キー電極の低い方の電圧になりP-HT-P 型の場合には両電極電位を線形につないだ斜めの

電位分布になる一方の電極に一定の負バイアス Vg2を与え他方の電極の電圧をゼロから

負の方向に変化させた場合N-HT-N 型では表面電位はVg1=Vg2までは低い電位のVg2にな

るためチャネル電流は変わらずVg2以下になるとVg1が制御するために減少する一方

P-HT-P 型の場合には表面電位はVg1の影響を半分受けチャネル電流はVg1Vg2の平均電

圧で制御された形となるその様子を図 412 に模式的に示した

実際にオープンゲート FET で測定した Id-Vg特性を図 413 に示す測定はソースドレイ

ン電極間に 01V 印加しゲートバイアスは片側(Vg2)を 0V-2V-4V-6V-8V と固

定し他方のゲートバイアス(Vg1)を 0V から負の方向へ掃引した掃引には1本あたり

約1時間をかけている概念図(図 412)と実測図(図 413)を比較すると SiO2ありのオ

ープンゲート FET は予想通り N-HT-N 型でショットキー電極がN型であることを示して

いる

ゲート1

ゲート2

界面

界面 ゲート1

ゲート2 (a) (b)

Ef

Ec

Ev

Ef Ev

Ec

図 411 オープンゲート FET の電位分布 (a)P-H-P 型 (b)N-H-N 型

26

ndash8 ndash6 ndash4 ndash2 00Vg1 [V]

ndash4Vndash6V

20

40Vg2=0V

ndash2V

Vd=01V破線理想的なホール

トラップの線

Vg1=Vg2

N-H-N 型

P-H-P 型

Id

I d [μ

A]

Vg1

図 412 両側ゲートに異なるバイアスを印

加した Id-Vg特性概念図 図 413 両側ゲートに異なるバイアスを

印加した Id-Vg 特性実測図

46 まとめ

今回オープンゲート FET を用いて AlGaNGaN HEMT 構造結晶の表面準位を評価し

たSiO2なしの場合ドレイン電流は制御できなかったSiO2ありの場合ドレイン電流

を制御できたまたSiO2ありのオープンゲート FET において 2 つのゲート電極に異なっ

た電位を印加した場合オープン部の電位は低い側の電位に支配されたこれらのことは

SiO2と AlGaN 界面にホールトラップ型の準位が存在することで説明できた

27

第5章 デバイスシミュレーションを用いた表面準位の考察

51 はじめに

第 4 章においてオープンゲート FET で開口部にホールトラップ型の表面準位が存在する

と開口部の電位がゲート電極で制御できることを推察した第 5 章ではこの推察の裏付け

としてデバイスシミュレータを用いて理論的に考察する

今回用いたデバイスシミュレータは ISE 社の DESSIS であるこのシミュレータではワ

イドバンドギャップ半導体のシミュレーションが行えるほか 3 次元のシミュレーションも

行うことができるオープンゲート FET ではドレイン電流をゲート電極と平行に流すため

3 次元のシミュレーションを行う必要がありその点で DESSIS は最適であった

52 デバイスシミュレーション

デバイスシミュレーションとは半導体デバイスの電気的特性を予測するツールである

主にデバイス構造の最適化などに用いられている結晶成長プロセス技術の成熟した Si

半導体ではイオン注入や拡散のシミュレーションができるプロセスシミュレーションから

LSI の回路シミュレーションまで一貫しておこなうことができるようになっている

デバイスシミュレーションは基本的にポアソン方程式とキャリア輸送方程式の2つを連

立して解いているまずコンタクトや界面での境界条件とキャリア分布でポアソン方程

式を解きデバイス内のポテンシャルを求めるその後各キャリアに対する輸送方程式を

このポテンシャルのもとで解くこの過程を繰り返すことで最終的な解を求めている

輸送方程式にはボルツマン輸送方程式が用いられているしかしボルツマン輸送方程

式は一般に複雑で解析的に解くことは不可能であるそこで様々な近似を行うことで解析

的に解けるようにしている近似法としては一般的にはドリフト拡散法が用いられている

この近似はキャリアの流れをドリフトと拡散で表しているこのモデルでほとんどのデバ

イスにおいてシミュレーションを行うことができるしかし今日の微細トランジスタや

GaAs などのシミュレーションにおいてはホットキャリア効果や速度オーバーシュートが

あり正確なシミュレーションを行うことができないこのような場合にはエネルギー保存

則を含めたエネルギー輸送モデル(緩和時間近似法ハイドロダイナミック法エネルギ

28

ーバランス法とほぼ同義)が使われるまた格子温度が問題になる場合には格子温度モ

デルなども取り入れられる

一方ボルツマン輸送方程式を直接シミュレーションしているものがモンテカルロ法で

あるモンテカルロ法は計算機上で与えられた条件のなかで実際にキャリアを自由に走行

させ各散乱に応じてキャリアを散乱させるその後再度キャリアを自由走行させる過程

を一定時間繰り返し最終的な解を得るこの方法はボルツマン輸送方程式を近似していな

いため近似による誤差はないが個々のキャリアについて計算を行うため膨大な時間を要す

るまたシミュレーションの精度はいかにキャリア輸送機構を計算機上に再現するかに

よって決まり高精度のシミュレーションはそれほど容易ではない

本研究ではホットキャリアや速度オーバーシュートなどの現象は起こらないと考えられ

るので最も一般的なドリフト拡散法でシミュレーションを行っている

53 シミュレーション構造

今回シミュレーションした構造を図 51 に示す結晶は AlGaNGaN HEMT 構造とし

AlGaN 層をアルミ組成比 020膜厚 30nm としGaN 層を膜厚 2μm としたAlGaNGaN

界面にはピエゾ効果による固定電荷として正の電荷を 1times1013cm-2導入したまた計算上

の収束性を上げるため AlGaNGaN 結晶ともアクセプタを計算結果に問題の出ない程度で

ある 1times1014cm-3導入してあるオープンゲート FET はチャネル長 10μmチャネル幅 5

μmゲート幅 06μmtimes2開口部幅 38μm とし開口部には SiO2を 60nm 堆積したも

のであるソースドレイン電極は直方体の側面の AlGaNGaN 界面に対向するような形

Y X

Z

Source

Gate

AlGaN

GaN

SiO2

図 51 シミュレーション構造

29

で付けてありオーミックになるように仕事関数を指定してあるゲート電極はショット

キー障壁高さが 1eV とした

54 トラップのモデル

一般に化合物半導体における界面表面準位は離散的とされているそこでシミュレー

ションの界面準位は単一の準位のものとしたトラップは電子を捕獲することで電荷中性

になるドナー型のものとホールを捕獲(電子を放出)することで電荷中性になるアクセプ

タ型のものに分類することができる今回はドナー型のトラップとしてあるまたトラッ

プの捕獲断面積は深い準位の場合原子のオーダーであるといわれているので 1times10-13cm2

としたこのようなトラップを SiO2と AlGaN 層界面に 1times1014cm-2導入してあるこれは

界面の原子のほとんどがトラップとなっている計算であるSiO2AlGaN 界面には負の電荷

を 5times1013cm-2導入しトラップの半分が電荷中性となっているとしてある

55 シミュレーション結果

シミュレーションはソースドレイン間電圧を 01V としトラップのエネルギー準位を

伝導帯から 15eV のものから 25eV のものまで変化させながらそれぞれにおいて Vgが 0

~-8V までの Id-Vg特性をシミュレーションしたその結果を図 52 に示すまず開口部

にも金属ゲートを付けた通常の FET 構造の場合しきい値が-52V 程度でありgmが 13

ndash8 ndash6 ndash4 ndash2 00

50

100

Vg [V]

I d [μ

A]

ET=150eV

220ndash250eV

200eV

Metal Gate

図 52 シミュレーション結果

(Id-Vg特性)

30

times10-5S であったgmは

dm VdL

Wg 0microεε

= (51)

(μ移動度εAlGaN の比誘電率ε0誘電率dAlGaN の膜厚Wゲート幅Lゲート

長Vdドレイン電圧)

で表されるシミュレーション結果の gmは式(51)で計算される理論値と合致しており正確

なシミュレーションがなされていると思われる

シミュレーション結果よりトラップ準位が 15~20eV のものはドレイン電流を遮断でき

ていないが 22~25eV のものはドレイン電流を遮断できており実験結果とほぼ同じ特性が

得られたもう少し詳しく解析するためにチャネル中央(ソース電極からドレイン電極へ 5

μm の位置)の断面でのバンド図を図 53 に示すゲート電圧が 0V のときトラップ準位

が 20eV25eV のもの両方ともフェルミ準位が 0V 付近で一致しているつぎにゲート電圧

31

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4ndash5ndash4ndash3ndash2ndash1012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

(b) (a)

(c) (d)

5

図 53 シミュレーション結果(バンド図) (a) ET=20eV Vg=0V (b) ET=20eV Vg=-2V (c) ET=25eV Vg=0V (d) ET=25eV Vg=-2V

が-2V のときトラップ準位が 20eV のものはゲート電極直下部のフェルミ準位は 2V 高く

なっているが開口部のフェルミ準位は 0eV で変化していないそれに対してトラップ準位

が 25eV のものは開口部のフェルミ準位もゲート電極直下部のフェルミ準位と同じように

約 2V 高くなっているまたトラップ準位が 20eV のものでは X=0644μm の場所でス

パイク状にバンドが曲がっているこれはフェルミ準位がなだらかに 0~2V に変化してい

るのに対して X=0644μm で界面準位によるピンニングにより 10V だけ急峻に変化させ

られていることによって生じているつぎに同じ断面での電子濃度分布を図 54 に示す

図 54 よりゲート電圧が 0V のときはトラップ準位が 20eV25eV のもの両方とも

AlGaNGaN 界面に 1times1020cm 3の電子が全面に存在していることがわかるゲート電圧が-

図 54 キャリア分布(Y=50μm)(a) E =20eVVg=0V

(a) (b)

(d) (c)

T

(b) ET=20eV V =-6V g

(c) E =25eV V =0V T g

(d) E =25eV V =-6V T g

32

-6V のときトラップ準位が 20eV のものはゲート電極直下では電子が存在せず空乏化して

いるが開口部には電子が存在しているトラップ準位が 25eV のものは開口部も電子が空

乏化しているそのためトラップ準位が 20eV の場合ゲート電圧を-6V にしても開口部下

での電子が存在するためドレイン電流を遮断できないそれに対してトラップ準位が 25eV

の場合開口部下の電子も空乏化するためドレイン電流が遮断される

56 まとめ

以上のことよりトラップのエネルギー準位によって開口部の表面電位がゲート電極で制

御されたりされなかったりすることが理論的にあり得るがわかったまたトラップの影

響により実験で得られた結果が説明できることを証明できた

今回のシミュレーションでは電子トラップ型とホールトラップ型の特性の差がはっきり

と現れた結果になったしかし実際には電子トラップ型とホールトラップ型はデジタル

的に分けることはできずアナログ的なものであるため電子トラップ型とホールトラップ

型の中間のような性質を持つトラップも考えられるまたシミュレーションを行うにあ

たり仮定としてトラップ密度を 1times1014cm-2入れ捕獲断面積も 1times10-13cm2と小さい値を

用いているこれらのパラメータを変えることで今回の結果とは違った特性が得られる

そのためパラメータをどのように選び決定するかは非常に重要であり今後も検討が必要で

ある

33

第6章 本研究のまとめ

本研究ではオープンゲートFETを用いてAlGaNGaN HEMT構造結晶でのSiO2AlGaN

界面を評価した

第4章においてオープンゲート FET の Id-Vg特性より SiO2パッシベーションのないオー

プンゲート FET では開口部の AlGaN 層表面電位はゲート電極によって制御されなかった

がSiO2パッシベーションのあるオープンゲート FET では開口部の表面電位がゲート電極

で制御されたこのような現象の原因として SiO2AlGaN 界面にホールトラップ型の界面

準位が存在することで説明した

第5章ではデバイスシミュレーションを行い第 4 章で述べた説明が理論的に正しいか

確かめたシミュレーションの結果より電子トラップではオープンゲート FET の開口部の

表面電位はゲート電極で制御されずホールトラップでは開口部の表面電位はゲート電極

で制御されたことを確認しドレイン電流を遮断することができたこのことより第 4 章

での考察を理論的に証明できた

以上のことより SiO2AlGaN 界面にはホールトラップ型の界面準位が存在している可能

性を示唆したまたホールトラップ型の界面準位が存在するとトランジスタの OFF 耐圧

を向上させることができるので SiO2パッシベーション膜はトランジスタの高耐圧化に利用

できると思われる

一方第 4 章で得られた測定結果は SiO2パッシベーションが理想的な絶縁膜になってい

ない場合言い換えれば導電膜になっている場合でも同様な結果が得られる特にワイド

バンドギャップ半導体の場合深い準位にフェルミ準位がピンニングされると 1times1014Ωcm

以上という非常に高抵抗となり良質な SiO2膜でさえも導電膜として見えてしまうことが

明らかになったワイドバンドギャップ半導体でのパッシベーション膜はこれまでの半導

体における考え方では通用せず今後新しい考え方が必要になると思われる

34

付録1 デバイス作製プロセス

AlGaNGaN HEMT 構造結晶での基本的なデバイス作製プロセスをここで述べるデバ

イス作製の大まかな流れは図1のようになるまず個々の素子を電気的に分離を行うた

めに RIE(Reactive Ion Etching)法で結晶を削り落とし素子間分離を行うつぎにオーミ

ック電極を形成するため TiAl を EB 蒸着法で蒸着しアニールを行う続いてパッシベー

ション膜を堆積させ最後にショットキー電極として EB 蒸着法で NiAu を蒸着する

それぞれのプロセス工程での代表的なプロセス条件を表1に示す

ゲート電極形成

パッシベーション膜堆積

素子間分離

オーミック電極形成

図 1 プロセスフロー

35

表1 プロセス工程(手順と条件)

プロセス工程 プロセス手順条件

1 サンプル へき開

素子間分離プロセス

1 サンプルクリーニング アセトン煮沸3min

超音波洗浄(アセトン)3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

2 メサ用フォトリソグラフィー HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

3 ドライエッチング RIEガス BCl3 20SCCM

出力52W

エッチング時間25minutes

2

4 レジスト除去 アセトン煮沸超音波洗浄

(必要に応じて)リムーバ原液煮沸 3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

オーミック電極形成 3

1 サンプルクリーニング 21 と同じ

36

2 オーミック電極用フォトリソグラ

フィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ti=200ÅAl=2000Å

4 リフトオフ アセトン煮沸3min

超音波洗浄3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブロー

5 熱処理 電気炉650 10min N2雰囲気

パッシベーション膜堆積 4

1 サンプルクリーニング 21 と同じ

37

2 パッシベーション膜用フォトリソ

グラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

純水クリーニングリンス

窒素ブロー

3 パッシベーション膜堆積 EB 蒸着SiO2600Å

4 リフトオフ 34 と同じ

ショットキー電極形成

1 サンプルクリーニング 21 と同じ

2 ショットキー電極用フォトリソグ

ラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)5000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ni=500Å

抵抗加熱蒸着Au=500Å

5

4 リフトオフ 34 と同じ

38

付録2 C-V 特性およびキャリアプロファイル

C-V 測定には通常ショットキーダイオードが使われるショットキーダイオードの断面

図を図1に示すC-V 測定において測定対象の回路モデルはコンデンサと抵抗が並列にな

っている(図 2)そのためオーミック電極からショットキー電極直下までのアクセス抵抗は

誤差になるので電極間隔はできるだけ小さいほうが良い測定は印加した交流電圧信号と

電流の振幅位相差より容量成分と抵抗成分を測定しているAlGaNGaN HEMT 構造の

場合AlGaN 層が絶縁体の働きをするのでゼロバイアスでの容量は AlGaN 層の膜厚と電

極面積AlGaN 層の誘電率で決まる以下にゼロバイアスでの n-GaN と AlGaNGaN

HEMT 結晶での容量を示す

(ⅰ) n-GaN の場合

minus=

=

qkTV

qNt

tS

C

biD

GaNdepletion

depletion

GaN

0

0

2 εε

εε

ただし

(1)

(ⅱ) AlGaNGaN HEMT 構造の場合

AlGaN

AlGaN

tS

C 0εε= (2)

(C容量ε0真空の誘電率εGaNGaN の誘電率εAlGaNAlGaN の誘電率S電極面積

t t tdeple ion空乏層厚さ AlGaNAlGaN 層厚さq電子電荷NDドナー濃度Vbiビルトイン電

圧kボルツマン定数T温度)

Y G

39

C-V Meter ショットキー電極

オーミック電極

C

空乏層 アクセス抵抗

図 2 等価回路図 n型半導体

図 1 断面図

n-GaN の場合S=100times100μm2Vbi=10VND=1times1017cm-3のときt tideple on=100nm と

なり C=8pF 程度となる

C-V 測定を行うとショットキー電極直下部のキャリア濃度を求めることができるつぎ

にその原理を述べる

ドナー濃度を一定としウェハ面で深さ方向の 1 次元で解析をするとまずポアソンの

方程式より

εDqN

dyVd

minus=2

2

(3)

となる

式(3)を解くために境界条件を

VWVdydV

V

Wy

==

=

=

)(0

0)0(

(4)

とするこの条件で式(3)を解くと

yWqNyqNV DD

εε+minus= 2

2 (5)

となるよって空乏層幅 W は

minusminus=

qkTVV

qNW bi

D

ε2 (6)

となるこの空乏層の単位面積あたりの容量は

minusminus

==

qkTVV

qNW

C

bi

D

2

εε (7)

minusminus=

qkTVV

qNC biDε

212 (8)

となり1C2-V 特性の傾きからドナー濃度がわかる

つぎにドナー濃度が一定でない場合を考える微小領域では式(8)が成り立つとすると

40

DqNdVC

d

ε2

12

minus=

(9)

と書くことができるので 1C2を V で微分することよりドナー濃度がわかるまた空乏層

端は式(7)より W=εC なので微小領域の表面からの深さがわかるこの深さ情報とドナー

濃度情報よりキャリアプロファイルが作成できる

d(1C2)dV

1C2 ND[cm-3]

Depth[nm] Vg

図 3 1C2-Vg プロット図 図 4 キャリアプロファイル

41

付録 3 TLM 法とコンタクト抵抗

コンタクト抵抗を測定するにはクロスケルビン法や TLM(Transmission Line Model)法

が用いられるプロセス技術の確立していない GaN 系半導体ではプロセスが容易な TLM

法がよく用いられている

TLM 法の代表的はマスクパターンを図1に示すTLM 法では電極間隔を変化させなが

ら各電極間での抵抗値を調べることでシート抵抗(RS)とコンタクト抵抗(RC)が求められる

その原理を以下に示す

各電極間の等価回路モデルは図2のようになる電極間の抵抗は距離(L)に比例し幅(W)

に反比例するまたコンタクト抵抗は電極幅に反比例すると考えられるそのため測定

される抵抗(R)は

WR

WLR

R CS 2+= (1)

となる式1より L を x 軸R を y 軸にプロットするとy 軸切片が2RCW となり RCが

計算できるまた傾きから RSがわかる(図 3)

5μm 10μm 15μm 20μm 25μm 30μm

100μm

図1 TLM マスクパターン

切片=2RCW

傾き=RsW

測定値 線形近似

電極

RS RC RC

R

半導体基板 図 2 等価回路モデル

0 L

図 3 L-R プロット図

42

MOSFET 等の電子デバイスでは電流はウェハを横方向に流れるそのためコンタクト抵

抗は電極の幅にのみ依存すると考えているしかし物性的にはコンタクト抵抗は面積に

依存すると考える方が妥当であるそこでコンタクト抵抗が面積と電極幅にどのように影

[

0[V]一定としてい

る図 4 の微小区間の等価回路は図 5 のようになるこの等価回路より

響を受けるかを考える

電極のモデルを図 4 に示す電極は幅 W cm]とし電極の単位面積あたりの抵抗をρC[Ω

cm2]とするまた半導体のシート抵抗を RS[Ω]として電極の電位を V

)(xS IW

dxRdV = (2)

)(xVWdI =C dxρ

(3)

となる式変形すると

)(xS I

WR

dxdV

= (4)

)(xVWdI=

Cdx ρ (5)

式(4)をxで微分すると

ρc [Ωcm2]

Rs [Ω]

V0 [V] 電極 W [mm]

図 4 FET の電極モデル(2 次元)

半導体

43

dI

+x 方向

V(x)+dV ρc (Wdx) V(x)

Rs dxW I(x)-dI I(x)

図 5 微小区間での回路図

)(2

2

xS I

WR

dxVd= (4rsquo)

式(4rsquo)に式(5)を代入すると

)(2

2

xC

S VR

dxVd

ρ= (6)

γ2=Rsρcとすると xx BeAexV γγ += minus)( (7)

xrarr-infinで V(x)=0x=0 で V=V0より A=0B=V0 よって式(7)は xeVxV γ

0)( = (8)

となるまた I(x)については式(5)より

x

c

eVWdxdI γ

ρ 0= (9)

x

c

eVWxI γ

γρ 0)( = (10)

式(8)(10)より x=0 での抵抗 R は

WRR

W

WVWV

xIxVR

cs

c

sc

c

c

ρρ

ρ

γρ

γρ

==

===

0

0

)()(

(11)

44

となるよって電極の抵抗は W に反比例するそのため電極幅で規格化したものをコン

タクト抵抗とし

CSC RR ρ= [Ωmm] (12)

で定義するまた式(12)よりコンタクト抵抗はシート抵抗のルートに比例するのでシート抵

抗が大きいとコンタクト抵抗も悪く見える

45

付録 4 時間変化なしの場合の電子占有率(fT)の導出

トラップの電荷捕獲放出過程は伝導帯電子を捕獲する(e-capture)伝導帯に電子を放

出する(e-emit)価電子帯のホールを捕獲する(p-capture)価電子帯にホールを放出する

(p-emit)の 4 種類が考えられるそれぞれの反応速度は以下の 4 つの式で与えられる

(ⅰ) e-capture

)1( TnT fnC

dtdf

minus= (1)

(ⅱ) e-emit

TnT fe

dtdf

minus= (2)

(ⅲ) p-capture

TpT fpC

dtdf

minus= (3) (iv) ホール放出 (iii) ホール捕獲

(i) 電子捕獲 (ii) 電子放出

ホール

電子

トラップ

(ⅳ) p-emit

)1( TpT fe

dtdf

minus= (4)

(fTトラップの電子占有率t時刻n電子密度pホール密度Cn電子捕獲係数Cpホー

ル捕獲係数en電子放出係数epホール放出係数)

電子捕獲係数とホール捕獲係数はそれぞれ Cn=σnvthnCp=σpvthp(σn電子の捕獲断面積

σpホールの捕獲断面積vthn電子の熱平衡速度vthpホールの熱平衡速度)で表せるま

た熱平衡速度は 3kT2=m ve thn22=mpvthp22 である式 1~4 をまとめて整理すると

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (5)

となる

つぎに熱平衡状態(全てのフェルミ準位EFが一致)で時間変化がないときについて考え

るまずトラップの電子占有率はフェルミ分布となるとして

46

minus

+=

kTEE

fFT

T

exp1

1 (6)

(ETトラップ準位)

とする伝導帯での電子密度の時間変化はトラップによる電子の捕獲と放出の 2 通りなの

TnTTnT feNfCnNdtdn

+minusminus= )1( (7)

(NTトラップ密度)

となる時間変化なしとすると dndt=0 なので enについて整理すると

T

Tnn f

fnCe minus=

1 (8)

となるここで式(8)に式(6)を代入すると

minus

+

minus

+minus

minusminus=

kTEE

kTEE

CkT

EENe

FT

FT

nFC

Cn

exp1

1

exp1

11

exp (9)

nFTFC

Cn CkT

EEkT

EENe

minus

minusminus= expexp (10)

nnTC

Cn CnCkT

EENe 1exp =

minusminus= (11)

minusminus=

kTEE

Nn TCC exp1 (12)

となりenはトラップの準位と捕獲断面積で決まることがわかる同様にして

( TpTTpT feNfCpNdtdp

minusminus= 1 ) (13)

より

47

ppVT

VT

Tpp CpC

kTEE

Nf

fpCe 1exp1

=

minusminus=

minus= (14)

minus

=kT

EENp TV

V exp1 (15)

となる

以上のことを利用して式(5)を変形するまず式(5)に式(11)と式(14)を代入すると

( ) ( TpTpTnTnT fCpfpCfCnfnC

dtdf

minus+minusminusminus= 11 11 )

)

(16)

となる時間変化なし(dfTdt=0)として fTについて整理すると

( ) ( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (17)

となりトラップの電子占有率は電子密度ホール密度の関数になる

48

謝辞

本研究の遂行にあたって終始懇切なる御指導と御鞭撻を頂きました徳島大学工学部電

気電子工学科 大野泰夫 教授に心より感謝の意を表します

本研究を進めるにあたり適切な御指導と有益なご教示を賜りました徳島大学工学部電

気電子工学科 新谷義廣 教授並びに徳島大学工学部電気電子工学科 酒井士郎 教授に深

く感謝いたします

本研究を進めるにあたり御指導を賜りました徳島大学工学部電気電子工学科 富永喜久

雄 助教授ならびに徳島大学工学部電気電子工学科 講師 直井美貴先生西野克志先生助

手 江南先生に深く感謝します

本研究を進めるにあたり多大なご尽力を賜りました文部科学技官 稲岡武氏に深く感謝

いたします

本研究を進めるにあたり御指導を賜りました徳島大学サテライトベンチャービジネス

ラボラトリー ポストドクター 敖金平氏に深く感謝します

共に議論を重ねた研究員 西薗和博氏をはじめ大野研究室ならびに新谷研究室酒井研究

室サテライトベンチャービジネスラボラトリーナイトライドセミコンダクター株式会

社の皆様に心より感謝いたします

最後に本年度で定年退官される文部科学技官 近藤俊昭氏には研究室配属時より研究だ

けでなく将来設計においても有益なご教示を賜りました近藤技官は大変な情報通でおら

れ毎日午後 5 時以降に学生室に来られては昔の電気電子工学科や学生間の恋愛状況を熱

心に語られておりました研究の合間に近藤技官の話に耳を傾けながら一服するのが大野

研究室での日課でありましたここに近藤技官のこれまでのご活躍に敬意を表すると共に

本研究を進めるにあたり多大なご尽力を賜りましたことに深く感謝します

49

参考文献

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[13] 西澤博 矢野仁之 後藤典夫 大野泰夫 表面準位を考慮した GaAs MESFET ゲート

ラグのシミュレーション 電子情報通信学会 ED 91-141 (1992)

51

著者のこれまでの研究発表

著論文

主著論文

1 菊田大悟 敖金平 大野泰夫 ldquoオープンゲート FET による AlGaNGaN HEMT 構造

の表面準位測定rdquo 信学技報 ED2002-210 (2002)

共著論文

1 Katsushi Nishino Daigo Kikuta Shiro Sakai ldquoBulk GaN growth by direct

synthesis methodrdquo Journal of Crystal Growth 237-239 pp922-925 (2002)

2 Jin-Ping Ao Daigo Kikuta Yasuo Ohno ldquoCopper-Gate AlGaNGaN HEMTs with

Low Gate Leakage Currentrdquo 信学技報 ED2002-211 (2002)

学術講演会発表 講演会名 発表年月日 題目 発表者

応用物理学

会学術講演

2002 年 9月 26 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

電子情報通

信学会 電子デバイス

研究会

2002 年 10月 10 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

52

  • プロセス手順条件
  • 素子間分離プロセス
Page 6: AlGaN/GaN HEMT 構造表面準位の電気的評価 に関する研究ohnolab.deca.jp/wp-content/lab_data/pdf_a/2003_D_Kikuta_doc.pdf · イスシミュレーションによる評価も行った。

動作可能でありながら高出力が得られるので特に無線分野で他の半導体より有利である

また近年の携帯電話やインターネットの普及に伴いマイクロ波を用いた高速通信の需

要が急激に伸びている現在では第3世代携帯電話の方式であるIMT2000(International

Mobile Telecommunication 2000)の2GHz無線LAN(Local Area Network)としての

Bluetoothの24GHzIEEE80211aの5GHzラストワンマイルとしてのFWA(Fixed

Wireless Access)の22GHzが使われ始めており次世代の通信としては60GHz帯を使い

1Gbpsのものが開発されているこのような次世代高速通信を可能とする素子として窒化ガ

リウムは期待されている

窒化ガリウム系 FET の開発で大きな問題になっていることに大きなゲートリーク[8]と

電流コラプスがある[9]電流コラプスの原因としてはバッファ層や表面の深い準位が指摘

されているまた表面準位については電子トラップ型かホールトラップ型かによってト

ランジスタの耐圧を大きく変えることができる[10]しかし窒化ガリウムにおいて表面準

位はまだ十分に解析されていないそこで本研究においては AlGaNGaN HEMT 表面準位

の電気的評価をオープンゲート FET という新しい評価法を用いて行ったまた理論的考

察としてデバイスシミュレーションによる評価も行った

12 本論文の構成

まず第 2 章で表面準位の基本的な説明を行う第 3 章においてオープンゲート FET の作

製方法と基本的なデバイス特性評価を述べる第 4 章ではオープンゲート FET を用いた

AlGaNGaN HEMT の表面界面準位の評価および考察について述べる第 5 章では第 4 章

の結果についてデバイスシミュレータを用いて理論的考察を行う第 6 章で本研究の全体

的なまとめを行う

5

第2章 表面準位のデバイスへの影響と評価方法

21 表面準位について

半導体表面では半導体結晶中と異なり片側で結晶の周期性がなくなっているそのため

表面の原子は自由エネルギーを下げるために原子の再配列や緩和が行われるこのような

ことが行われると表面ではバルク結晶中とはことなった電子状態を持つようになりバルク

結晶中にはないエネルギー準位ができるこのエネルギー準位が表面界面準位と呼ばれ

ているバルク結晶の周期性をそのまま断ち切ったldquo理想的rdquoな表面での表面準位は初歩

的な固体電子論で確かめることができるしかし実際の表面では再配列や緩和分子の吸

着などにより複雑である[11]一般に Si 半導体では表面準位は価電子帯から伝導帯まで連

続的に準位が存在しているとされその状態密度は NSS(E)[cm-2eV-1]で表されている化合

物半導体では表面準位は離散的と考えられている

22 表面準位のデバイスへの影響

FET などのデバイスで表面準位が存在した場合OFF 耐圧にもっとも影響が現れる[10]

表面準位はそのエネルギー準位によって電子トラップ型とホールトラップ型に区別するこ

とができる[12]電子トラップ型の場合表面の電位はソースドレイン電極の電位と一致

するホールトラップ型の場合表面の電位はゲート電極の電位と一致するそのため表

面準位が電子トラップ型の場合ドレイン電極の電位が半導体表面のゲート近傍まで伝わ

っているため空乏層はゲート電極直下にしか広がらずゲートドレイン間距離を変えて

も耐圧が変わらない一方ホールトラップ型の場合ドレイン電極近傍までゲート電極

電位が伝わっているため空乏層はドレイン電極まで広がるそのためゲートドレイン

間距離を変えることで耐圧を変えることができる

表面準位のほかの影響としてゲートドレインラグや電流コラプスがある[13]表面にト

ラップが存在するとそのトラップが帯電放電を行うためドレイン電流が不安定になる

またトラップの帯電放電には数ミリ秒から場合によっては1万年以上要するそのた

めゲートやドレイン電圧を変化させてもドレイン電流が瞬時に応答せず変化が遅れてし

まうSi デバイスや GaAs デバイスではイオン注入やリセス構造にすることで表面準位の

6

影響がでないように工夫されているがGaN系デバイスではまだこのような技術が確立され

ていない

23 表面準位の評価方法

表面準位の特性を決めるパラメータは主にエネルギー準位(ET)捕獲断面積(σ)密度(NT)

の3つであるこれらのパラメータを評価するために多くの測定方法があるよくに用い

ら れ る 方 法 で は DLTS(Deep Level Transient Spectroscopy) 法 高 周 波

C-V(Capacitance-Voltage)法XPS(X-ray Photoelectron Spectroscopy)法があるDLTS 法は

MIS(Metal Insulator Semiconductor)型構造においてパルス状の信号をゲートに与えそ

のときの容量変化の時間依存性を温度掃引しながら行うことでトラップのエネルギー準位

と密度が得られる高周波 C-V 法では MIS 型構造での C-V 測定結果と表面準位が存在し

ない場合の理想 C-V 特性の差から計算でエネルギー準位と密度が得られるXPS 法では表

面に X 線を照射することで電子遷移を起こさせ放出されるエネルギーにより準位を決定

するこれらの方法ではエネルギー準位密度を測定することができるが実際のデバイス

で重要になる電子トラップ型ホールトラップ型の判定が困難である本研究で用いたオ

ープンゲート FET は電子トラップ型ホールトラップ型の判定のために考案されたもので

ある

7

第3章 オープンゲート FET の作製と基本性能評価

31 はじめに

この章ではオープンゲート FET を作製するにあたりAlGaNGaN HEMT 結晶構造とデ

バイス作製法およびデバイス基本性能評価について述べる

32 試料構造とデバイス作製

本研究に用いた結晶ウェハは 2 枚であるそれぞれの結晶構造を表 31 に示しウェハ断面

図を図 31 に示す両ウェハとも基板はサファイア基板で膜厚 330μm であるその上に

MOCVD(Metal-Organic Chemical Vapor Deposition)法でアンドープの GaN を 1 または 2

μm 成長しその後アルミニウムの組成が 2631のアンドープの AlGaN を約 30nm 成長

してある評価用サンプルはそれぞれのウェハから 1 個ずつ作製したウェハ A から作製

したサンプルをサンプル A としウェハ B から作製したサンプルをサンプル B とする

デバイス作製は徳島大学大野研究室の基本作製プロセス(付録1)に沿って行ったプ

ロセスフロー図を図 32 に示すまずRIE(Reactive Ion Etching)法でエッチングし素子

間分離を行ったつぎにソースドレイン電極として電子線蒸着法を用いて TiAl を

20200nm 蒸着したその後オーミック電極化アニールとして窒素雰囲気中で 65010

分間のアニールを行ったつぎにパッシベーション膜として SiO2を電子線蒸着法で 60nm

堆積した最後にゲート電極として NiAu を 5060nm を電子線蒸着法で蒸着した

表 31 ウェハ構造

ウェハ A ウェハ B

材料 組成比 膜厚

[μm]

不純物濃度

[cm-3] 組成比

膜厚

[μm]

不純物濃度

[cm-3]

Undoped-AlGaN Al=026 003 Al=031 0025

Undoped-GaN 2 1

サファイア基板 330 330

8

ウェハカット

ゲート電極形成

(電子線蒸着NiAu 5060nm)

パッシベーション膜堆積

(電子線蒸着SiO2 60nm)

素子間分離(RIE)

(エッチング深さ60nm)

アニール

(N2中65010min)

オーミック電極形成

(電子線蒸着TiAl 20200nm) 2DEG

AlGaN

i-GaN

サファイア基

図 31 ウェハ断面図

図 32 プロセスフロー図

9

サファイア基板 サファイア基板

絶縁体膜

(SiO2)

ソースドレイン電極 ソースドレイン電極

ゲート電極

(a) MES 型 (b) MIS 型

図 33 デバイス構造(断面図)

33 基本性能の評価

今回作製したデバイスの基本性能の評価としてゲート長 4μm の MESFET と MISFET

を用いたそれぞれのデバイス構造を図 33 に示すゲート幅は 50μm でソースゲート

間ゲートドレイン間は 4μm であるそれぞれの Id-Vd特性を図 34 に示す図 34 よ

りサンプル AB とも良好なピンチオフをしているのがわかりMES 型MIS 型ともトラ

ンジスタとして動作していることがわかるサンプル A では熱等に起因していると思われ

るドレインコンダクタンス(gd)が負の部分があるまたドレイン電圧を 0 から 15V へ

上げていく方向と 15 から 0V へ下げていく方向でドレイン電流が異なっておりトラップ

等の影響が出ているものと思われるつぎに同じトランジスタでの Id-Vg特性を図 35 に示

す図 35 よりサンプル AB とも MIS 型においてゲートリーク電流が MES 型に比べて大

幅に減少していることがわかりSiO2 膜が絶縁体として機能していることがわかるしか

し通常 MIS 型の場合はゲート容量が減少するためドレイン電流は小さくなり相互コン

ダクタンスも小さくなる今回ドレイン電流値に差がないこのことは SiO2膜が良好な絶

縁膜でなく導電性がありゲート容量は MES 型と同じであると考えられる一方SiO2 の

容量測定の結果 25~26pF と絶縁膜として機能している結果も得られているこれらのこと

から直流においては導電膜として働き高周波では絶縁膜として働いていると考えられる

そこで相互コンダクタンス(gm)の周波数分散を測定した相互コンダクタンスは以下のよう

な式で表される

10

0 5 10 150

5

10

15

20

Vd [V]

I d [m

A]Vg 1 to ndash8V ndash1V step

0 5 100

5

10

15

20

Vd [V]

I d [m

A]

Vg 1 to ndash8V ndash1V step

0 5 10 150

5

10

15

20

Vd [V]

I d [m

A]

Vg 1 to ndash8V ndash1V step

0 5 100

5

10

15

20

Vd [V]

I d [m

A]Vg 1 to ndash8V ndash1V step

(c) (d)

(a) (b)

15

15

図 34 Id-Vd特性 (a) サンプル A(MES 型)

(b) サンプル A(MIS 型) (c) サンプル B(MES 型)

(d) サンプル B(MIS 型)

di

m VL

WCg

micro= (線形領域) (31)

( Tgi

m VVL

WCg minus= )micro

(飽和領域) (32)

(gm相互コンダクタンスμ移動度Wゲート幅Lゲート長Ci絶縁膜容量Vdドレイ

ン電圧Vgゲート電圧VTしきい値電圧)

そのため相互コンダクタンスの周波数依存を調べることで絶縁膜の周波数特性を調べるこ

11

とができる図 36 に相互コンダクタンスの周波数特性を示す図 36 より MIS 型におい

て 10~1kHz にかけてコンダクタンスが減少していることがわかるこのことより絶縁膜

容量に周波数依存性があることが確認できたまたgmの分散点より SiO2の抵抗率は 56

times109Ωcm であることがわかったこの値は AlGaN 層のフェルミ準位が伝導帯より 1eV

の場所にピンニングされているとした場合AlGaN の抵抗率が 6times1013Ωcm になることを

考えると小さいように思われる

つぎに電界効果移動度の測定結果を図 37 に示すサンプル A では移動度の最大値が

2400cm2Vs と良好な結果が得られた一方サンプル B では 400cm2Vs 程度しか得られな

12

ndash10 ndash5 010ndash6

10ndash5

10ndash4

10ndash3

10ndash2

10ndash1

0

50

100

Vg [V]

I d [A

]

Vd=01V

Vd=10V

Vd=10V

Vd=01V

Idgm

gm

[mSm

m]

ndash10 ndash5 010ndash6

10ndash5

10ndash4

10ndash3

10ndash2

10ndash1

0

50

100

Vg [V]

I d [A

]

Vd=01V

Vd=10V

Vd=10V

Vd=01V

Idgm

gm

[mSm

m]

ndash10 ndash5 010ndash6

10ndash5

10ndash4

10ndash3

10ndash2

10ndash1

0

50

100

Vg [V]

I d [A

]

Vd=01V

Vd=10V

Vd=10V

Vd=01V

Idgm

gm

[mSm

m]

ndash10 ndash5 010ndash6

10ndash5

10ndash4

10ndash3

10ndash2

10ndash1

0

50

100

Vg [V]

I d [A

]

Vd=01V

Vd=10V

Vd=10V

Vd=01V

Idgm

gm

[mSm

m]

(a) (b)

(c) (d)

図 35 Id-Vg特性 (a) サンプル A(MES 型) (b) サンプル A(MIS 型) (c) サンプル B(MES 型) (d) サンプル B(MIS 型)

102 104 1060

05

1

15

2

STDFET

MISFET

Lg=4μm Wg=50μmVd=1V Vg=ndash4V

g m [m

S]

Frequency [Hz]

図 36 相互コンダクタンスの 周波数分散

かったこのことからウェハ B は残留不純物や格子結晶欠陥等による電子の散乱が大き

いと思われ結晶性がよくないと推察される

C-V 測定の結果を図 38 に示すサンプル A では位相角が 60deg以上でありゲートリーク

が少なく正確な測定ができていると思われるサンプル B では位相角が 60degを下回ってお

り精度が若干落ちているこの C-V 測定結果からキャリアプロファイルを作成(付録 2 参

照)すると図 39 のようになるサンプル AB とも AlGaNGaN 界面に 1times1020cm-3程度の

電子が出ており界面から 200nm の深さでは 1times1016cm-3以下となっているこのことか

ら AlGaNGaN 界面でシート状のキャリアが存在していることがわかりまたノンドー

ndash8 ndash6 ndash4 ndash2 00

1000

2000

3000

Vg [V]

Mob

ility

[cm

2 Vs]

ndash8 ndash6 ndash4 ndash2 00

1000

2000

3000

Vg [V]

Mob

ility

[cm

2 Vs]

(b) (a)

図 37 電界効果移動度 (a) サンプル A (b) サンプル B

13

ndash10 ndash8 ndash6 ndash4 ndash2 00

20

40

60

80

100

ndash120

ndash60

0

60

120

Voltage [V]

Cap

acita

nce

[pF] Phase [degree]

ndash10 ndash8 ndash6 ndash4 ndash2 00

20

40

60

80

100

ndash120

ndash60

0

60

120

Voltage [V]

Cap

acita

nce

[pF] Phase [degree]

(b) (a)

図 38 C-V 測定結果 (a) サンプル A (b) サンプル B

プの GaN 層では高抵抗となっていることがわかる

最後にソースドレイン電極のコンタクト抵抗(RC)を TLM(Transmission Line Model)

法(付録 3 参照)で求めたその結果を図 310 に示す図 310 よりサンプル A ではシート抵

抗(RS)が 464Ωと移動度とキャリア密度から計算される予測値とほぼ合致していたま

たコンタクト抵抗は 138Ωmm と良好な値であったサンプル B においてもシート抵抗

が 262times103Ωと予測値と合致していたコンタクト抵抗は 352Ωmm と良くない値で

あった

0 200 400 6001014

1016

1018

1020

1022

Depth [nm]

Car

rier C

onc

[cm

ndash3]

0 200 400 6001014

1016

1018

1020

1022

Depth [nm]

Car

rier C

onc

[cm

ndash3]

(b) (a)

図 39 キャリアプロファイル (a) サンプル A (b) サンプル B

14

0 10 20 30 400

50

100

150

200Rs=464 [Ω]Rc=138[Ωmm]

R=RsWtimesL+2RcW

Length [μm]

Res

ista

nce

[Ω]

0 10 20 30 40

400

800

1200

1600Rs=262times103 [Ω]Rc=352 [Ωmm]

R=RsWtimesL+2RcW

Length [μm]R

esis

tanc

e [Ω

]

(b) (a) 0

図 310 TLM 測定結果 (a) サンプル A (b) サンプル B

15

第4章 オープンゲート FET を用いた表面準位の測定 41 はじめに

界面表面準位の測定にはXPS法やMISFETのC-V特性からTerman法を用いて界面表面

準位密度を見積もることが多い本研究で用いたオープンゲートFETは界面表面準位密度

を見積もることは困難であるが界面表面準位が電子トラップ型かホールトラップ型か

を容易に判別できる利点があるまたエネルギー準位がバンドのどのあたりにあるかも

ある程度検討をつけることができる本章ではオープンゲートFETによる界面表面準位の

測定について述べ電子トラップとホールトラップの性質についても考察する

42 オープンゲート FET の構造

測定に用いたオープンゲート FET の構造を図 41に示すオープンゲート FET は通常

の FET 構造でゲート電極のチャネル中央部を取り除いた構造になっているゲート長は

100μmチャネル幅 20μmオープンゲート部の幅は 14μm であるオープンゲート部

のチャネル伝導度はパッシベーション膜と半導体界面の界面電位を反映するそのため

チャネルの伝導度を測定することで界面電位が測定できることになる定量的な比較のた

めにゲート電極を除去していないスタンダード FET除去部に SiO2を堆積させたオープン

ゲート FETSiO2を堆積させていないオープンゲート FET の3種類を用意した

ゲート電極 SiO2パッシベーション

ゲート電極

2DEG

GaN 層

チャネル パッシベーション

(b) (a) ドレイン電極

ソース電極

図 41 オープンゲート FET の構造図 (a)平面図 (b)断面図

16

43 オープンゲート FET の I-V 特性

まずサンプル AB の Id-Vd特性を図 42 に示すチャネル部全面に金属ゲートのある通常

の MES 型の場合(図 42(a)(d))サンプル AB ともトランジスタとして機能していること

がわかるオープンゲート FET のパッシベーション膜なしの場合(図 42(b)(e))ゲート電

極直下部でのみドレイン電流を制御できるのでドレイン電流を遮断できないほ

型の特

性になっているそれに対してオープンゲート FET のパッシベーション膜ありの場合(図

42(c)(f))サンプル A ではまともなトランジスタの Id-Vd特性となりサンプル B でもパ

ッシベーション膜なしの場合に比べるとドレイン電流がより多く制御されていることがわ

かる

つぎにオープンゲート FET の Id-Vg特性を図 43 に示すまずサンプル A では全面ゲー

ト金属を付けてある通常 MES 型の場合理想的な Id-Vg 特性となっているオープンゲー

ト FET でパッシベーションとしての SiO2 なしの場合ドレイン電流はしきい値まではゲ

ート電極直下部の電流減少分があるのでドレイン電流は減少しているが開口部はゲート

電極で制御できずドレイン電流を遮断できていないそれに対して SiO2ありの場合開口

部の電位がゲート電極で制御されドレイン電流を遮断できているサンプル B でも通常

MES 型および SiO2なしのオープンゲート FET の場合サンプル A と同様な特性を示して

いるSiO2 ありのオープンゲート FET の場合サンプル A と違ってドレイン電流を遮断

できていないが SiO2なしに比べるとドレイン電流を減少分が多いこのことはゲート電極

の幅が変わっていると考えられるので gmよりゲート電極幅を見積もってみるFET の直線

領域における相互コンダクタンス(gm)は

LVWC

g dim

micro= (41)

(μ移動度Wゲート幅Ci絶縁膜容量Vdドレイン電圧Lゲート長)

で表されるそこで SiO2 なしのオープンゲート FET と SiO2 ありのオープンゲート FET

の相互コンダクタンスの比からゲート幅が見積もれる

mnp

mwpnpwp g

gWW = (42)

17

18

0 5 100

Vd [V]

0 5 100

1

2

I d [m

A]

Vd [V]

Vg 0 to ndash10V ndash1V step

0 5 10 50

1

2

I d [m

A]

Vd [V]

Vg 0 to ndash10V ndash1V step

0 5 10 150

Vd [V]

0 5 10 150

1

2

Vg 0 to ndash8V ndash1V step

I d [m

A]

Vd [V]

0 5 10 150

1

2Vg 0 to ndash8V ndash1V step

I d [m

A]

Vd [V]

15

1

2

I d [m

A]

Vg 0 to ndash10V ndash1V step

15

1

1

2Vg 0 to ndash8V ndash1V step

I d [m

A](d)

(e)

(f)

図 42 オープンゲート FET の Id-Vd特性 (a) サンプル A 通常 MES 型 (b) サンプル A パッシベーションなし (c) サンプル A パッシベーションあり (d) サンプル B 通常 MES 型 (e) サンプル B パッシベーションなし (f) サンプル B パッシベーションあり

(c)

(b)

(a)

(WwpSiO2ありのゲート幅WnpSiO2なしのゲート幅gmwpSiO2ありの相互コンダクタン

ndash10 ndash5 00

10

20

30

40

Vg [V]

I d [μ

A]

SiO2なし

SiO2あり

全面ゲート金属

Vds=01V

ndash15 ndash10 ndash5 00

10

20

30

40

Vg [V]

I d [μ

A]

SiO2なし

SiO2あり

全面ゲート金属

Vds=01V

(b) (a)

図 43 オープンゲート FET の Id-Vg特性 (a)サンプル A (b)サンプル B

スgmnpSiO2なしの相互コンダクタンス)

式(42)を用いて実際に計算してみると Wnp=6μmgmwp=106times10-6Sgmnp=50times10-7S と

すると Wwp=127μm となり6~7μm ほどゲート幅が大きくなっている

これらの結果よりサンプル AB とも開口部の表面電位が両側のゲート電極に制御されて

いることが示唆されているこのような現象が起こる原因として SiO2AlGaN 層界面にホ

ールトラップ型の界面準位が存在することで説明できる[12]

44 電子トラップとホールトラップ

本論文でいう電子トラップとホールトラップの定義について述べるまず電子トラッ

プとはトラップの帯電量が伝導帯の電子と交換速度が速いために伝導帯の電子の量つま

り電子の擬フェルミ準位によって決まるものをいう逆にホールトラップとはトラップの

帯電量が価電子帯のホールと交換速度が速いために価電子帯のホールの量つまりホー

ルの擬フェルミ準位によって決まるものをいう

一般に深い準位のモデルには Shockley-Read-Hall(SRH)統計が用いられるそれによる

とトラップの電子占有率 fTは以下のようになる

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (43)

(t時刻n電子濃度pホール濃度Cn電子捕獲係数Cpホール捕獲係数en電子放出係

数epホール放出係数)

19

式(43)において時間変化しないとすると dfTdt=0 となりfTについて整理すると

)()( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (44)

となる(付録 4 参照)

この fT が電子の擬フェルミ準位(Efn)とホールの擬フェルミ準位(Efp)に対してどのように

変化するのかシミュレーションしてみるシミュレーションするのは窒化ガリウムとして

各パラメータを表 41 のようにしたトラップの準位を価電子帯より 10~25eV のものま

で変化させたときの fTの変化を図 44(a)~(e)に示す

表 41 fTシミュレーションのパラメータ

パラメータ 値

禁制帯幅 (Eg) 342 [eV]

電子有効質量 (me) 0228

ホール有効質量 (mp) 06

伝導帯有効状態密度 (NC) 274times1018 [cm-3]

価電子帯有効状態密度 (NV) 117times1019 [cm-3]

電子捕獲断面積 (σe) 1times10-13 [cm2]

ホール捕獲断面積 (σp) 1times10-13 [cm2]

図 44(a)~(e)よりトラップ準位が 10~15eV までは fTが大部分でホールの擬フェルミ準

位によって決まっていることがわかるまた20~25eV まででは大部分で電子の擬フェ

ルミ準位によって決まっている172eV のものはトラップが中間的な性質を示している

本論文では電子の擬フェルミ準位でトラップの帯電量が決まるトラップを電子トラップ

ホールの擬フェルミ準位でトラップの帯電量が決まるトラップをホールトラップとしたが

実際にはトラップの準位が伝導帯に近い場合電子トラップとなり価電子帯に近い場合

ホールトラップになっていることがわかる

これらのことより電子トラップ(ET)は電子の擬フェルミ準位に従うのでトラップを含む

領域は n 型半導体に似た性質を示すようになりホールトラップ(HT)はホールの擬フェル

20

ET=20eV

5 1 15 2 25 3Efn [eV] 005

115

225

335

Efp [eV]0

02

04

06

08

1

fT

ET=172eV

0 05 1 15 2 25 3 35Efn [eV] 05

115

225

3

Efp [eV]0

02

04

06

08

1

fT

ET=15eV

0 05 1 15 2 25 3 35Efn [eV] 0

051

152

253

35

Efp [eV]0

02

04

06

08

1

fT

ET=10eV

05 1 15 2 25Efn [eV] 051

152

253

35

Efp [eV]0

02

04

06

08

1

fT

ET=25eV

01 15 2 25 3 35Efn [eV] 0

051

152

253

Efp [eV]0

02

04

06

08

1

fT

(d)

(b) (a)

(c)

(e) 図 44 fTシミュレーション

(a)ET=10eV (b)ET=15eV

(c)ET=172eV (d)ET=20eV

(e)ET=25eV EV EC

35

EC 05

EV

EC

0EV

3 35EC

0EV EC

EV EC

EV

EC EV

35

EC

0

EV

EC

EV 35EC

0 0EV

ミ準位に従うので p 型半導体に似た性質を示すようになるそこで n-ET-n 型半導体接合

n-HT-n 型半導体接合p-ET-p 型半導体接合p-HT-p 型半導体接合のバンド図を考えてみ

るまず n-ET-n 型半導体接合の場合電子トラップが n 型半導体に似た電位分布を示し電

子トラップを含む部分は傾斜を持った電位分布になる(図 45(a))n-HT-n 型半導体接合の

場合ホールトラップを含む部分は p 型半導体に似た電位分布となるので左側の接合が pn

接合の逆方向となり右側が順方向となるので印加した電圧のほとんどは左側に印加され

る(図 45(b))p-ET-p 型半導体接合の場合右側の接合が pn 接合の逆方向となるので印加

した電圧の大部分は右側の接合に印加される(図 45(c))p-HT-p 型半導体接合の場合ホー

21

(b) (a)

EC

EV

EF

EC

EV

EF EV

EF

EV

EF EC

HT 型

ET 型

ET 型 n 型

n 型

n 型 n 型

p 型 (d)

p 型 p 型

p 型 (c)

EC

HT 型

図 45 トラップを含む pn 接合のバンド図 (a)n-ET-n 型 (b)n-HT-n 型 (c)p-ET-p 型 (d)p-HT-p 型

ルトラップを含む部分は傾斜を持つようになる(図 45(d))

45 オープンゲート FET の I-V 特性の考察

実験結果より SiO2 ありのオープンゲート FET では開口部の電位を両側のゲート電極で

制御できドレイン電流を遮断することができた逆に SiO2 なしのオープンゲート FET

ではドレイン電流を遮断できなかったこのような現象について SiO2 と AlGaN 層の界面

のトラップで説明する

説明に先立ってショットキー電極を 2 つの種類に分類する1つはショットキー電極の

フェルミ準位が半導体のミッドギャップより伝導帯側にピンニングされ半導体表面で電

子が多くなっているものであり(図 46(a))もう一方はショットキー電極のフェルミ準位が

半導体のミッドギャップより価電子帯側にピンニングされ半導体表面でホールが多くな

っているものである(図 46(b))本論文では前者を N 型のショットキー電極後者を P 型

22

(b) (a)

06eV

EV

EF

EC ΦB=08eV

26eV

EV

EF EC

ΦB=08eV

図 46 ショットキー電極の分類 (a) N 型ショットキー電極 (b) P 型ショットキー電極

のショットキー電極と呼ぶ

前項で電子トラップを含む領域ではその部分は n 型半導体の電位分布を示しホールト

ラップを含む領域ではその部分は p 型半導体の電位分布を示すことを説明したその理論

をオープンゲート FET に用いる

オープンゲート FET の断面図(図 47)で2DEG の電位を 0V としショットキー電極に負

の電位を印加した状態でショットキー電極から AlGaN 層表面を通って 2DEG へのバン

ド図を図 48に示すバンド図はショットキー電極がN型の場合とP型の場合SiO2AlGaN

界面が電子トラップ(ET)の場合とホールトラップ(HT)の場合の組み合わせで 4 種類考えら

れるまずショットキー電極が N 型であり SiO2AlGaN 界面が電子トラップの場合(図

48(a))界面が電子トラップなのでその部分は n 型半導体と考えられるそのため電極部-

界面-2DEG は n-n-n 型半導体接合のため界面の電位は傾斜を持つショットキー電極が P

型であり界面が電子トラップ型の場合(図 48(b))p-n-n 型半導体接合と考えられるのでシ

ョットキー電極と界面が pn 接合の逆方向となり電位差はこの部分に集中しAlGaN 層の

表面の電位は 2DEG の電位とほぼ同じになるつぎにショットキー電極が N 型で界面がホ

ールトラップ型の場合(図 48(c))n-p-n 型半導体接合と考えられショットキー電極と界

面は pn 接合の順方向となるしたがってショットキー電極と界面には大きな電位差は生じ

23

(d)

(b)

(c)

(a)

GaN

AlGaN 界面

電極

GaN

AlGaN 界面 電極 Ec

Ef

Ev ショットキー電極

界面 ET型HT型

AlGaN

2DEG n型

図 47 オープンゲート FET の断面図

図 48 オープンゲート FET の電位分布 (a)N-E-n 型 (b)P-E-n 型 (c)N-H-n 型 (d)P-H-n型

ず電極に印加した電位は AlGaN 層と 2DEG の間に印加される最後にショットキー電極

が P 型で界面がホールトラップの場合(図 48(d))p-p-n 型半導体接合になるのでショット

キー電極と界面には大きな電位差が生じず電極に印加した電圧は界面と2DEG の間に印

加される

以上のことよりオープンゲート FET 断面図で電位分布を考えると図 49 のようになる

N-ET-n 型P-ET-n 型の場合開口部の電位はゲート電極で制御できないので開口部の電

位は2DEG の電位とほぼ同じになる(図 49(b))N-HT-n 型P-HT-n 型の場合開口部の

電位はゲートの電位と一致する(図 49(c))

これらのことよりオープンゲート FET の Id-Vg特性を考えると図 410 のようになると

思われるまずN-HT-n 型P-HT-n 型の場合界面の電位はゲート電極の電位と等しい

ので通常の FET と同様に電流は減少するP-ET-n 型の場合0~VTV まではゲート直下部

の電流減少分があるためドレイン電流は減少するがオープン部の界面の電位はゲート電極

の電位で制御できないのでドレイン電流は流れたままであるN-ET-n 型の場合界面での

抵抗とAlGaN層の抵抗の大小関係で特性が変化するので一概に2つの場合には分類できな

いこれらの分類は pn 接合の逆方向の抵抗は極めて高く半絶縁性部分よりも高いという

24

界面 E 型H 型

ショットキー電極 N 型P 型

AlGaN Id

N-H-n 型 N-E-n 型

P-E-n 型

0 VT

Ψfn

Vg

オープン部 ゲート ゲート

Ψs

Ψs (界面)

Ψfn (チャネル)

Vg

オープン部 ゲート ゲート

2DEG n 型

Vg

図 410 オープンゲート FET の Id-Vg 特性概念図

図 49 界面のバンド図 (a) オープンゲートFETの断面図

(b) N-E-n 型P-E-n 型 (c) N-H-n 型P-H-n 型

前提のため抵抗層の長さや GR センターの濃度が極端な値の場合は異なってしまう可能

性はある

測定結果(図 43)と概念図(図 410)を比較すると今回作製した SiO2ありの FET には3つ

の可能性があるN-HT-n 型P-HT-n 型かN-ET-n 型で AlGaN 層の抵抗が非常に高い場

合である今回の FET の AlGaN 層はアルミ組成 03 程度でそれほど高くなくまたゲー

トリーク電流も比較的大きいので前2者のいずれかになっていると思われるすなわち

界面準位はホールトラップ型である一方SiO2無しの場合は N-ET-n 型または P-ET-n 型

及び界面層の抵抗が AlGaN 層の抵抗より高いホールトラップ型の界面準位の場合も考え

られる界面準位による界面の電気伝導度とは界面に接した AlGaN 中のキャリアが伝導

を担うのでワイドバンドギャップの場合ピンニング準位によっては大きな抵抗になっ

てしまう場合もあり得る

SiO2 付きの場合構成は N-HT-n 型P-HT-n 型のいずれかであることが推定された

25

GaAs の場合はショットキー電極のバリア高が 08eV 程度有ればピンニング準位が充満帯

に近いのでP型になる[10]GaNの場合ではバリア高が08eV程度ではまだ伝導帯に近く

N型であると考えられるこれを調べるためにオープンゲート FET においてチャネル両側

端おいた2つのゲート電極に異なった電位を与えた場合について測定を行った

界面準位が HT 型の場合チャネルとの間は pn 接合逆バイアスと同じで AlGaN 層中に電

位勾配が形成される表面の2つのショットキー電極間に電位差を与えた場合にはショッ

トキー電極-界面-ショットキー電極が N-HT-N 型か P-HT-P 型の構成になるこれらの場合

の電位分布は図 411 に示すようになるN-HT-N 型の場合は界面準位部の電位は両ショット

キー電極の低い方の電圧になりP-HT-P 型の場合には両電極電位を線形につないだ斜めの

電位分布になる一方の電極に一定の負バイアス Vg2を与え他方の電極の電圧をゼロから

負の方向に変化させた場合N-HT-N 型では表面電位はVg1=Vg2までは低い電位のVg2にな

るためチャネル電流は変わらずVg2以下になるとVg1が制御するために減少する一方

P-HT-P 型の場合には表面電位はVg1の影響を半分受けチャネル電流はVg1Vg2の平均電

圧で制御された形となるその様子を図 412 に模式的に示した

実際にオープンゲート FET で測定した Id-Vg特性を図 413 に示す測定はソースドレイ

ン電極間に 01V 印加しゲートバイアスは片側(Vg2)を 0V-2V-4V-6V-8V と固

定し他方のゲートバイアス(Vg1)を 0V から負の方向へ掃引した掃引には1本あたり

約1時間をかけている概念図(図 412)と実測図(図 413)を比較すると SiO2ありのオ

ープンゲート FET は予想通り N-HT-N 型でショットキー電極がN型であることを示して

いる

ゲート1

ゲート2

界面

界面 ゲート1

ゲート2 (a) (b)

Ef

Ec

Ev

Ef Ev

Ec

図 411 オープンゲート FET の電位分布 (a)P-H-P 型 (b)N-H-N 型

26

ndash8 ndash6 ndash4 ndash2 00Vg1 [V]

ndash4Vndash6V

20

40Vg2=0V

ndash2V

Vd=01V破線理想的なホール

トラップの線

Vg1=Vg2

N-H-N 型

P-H-P 型

Id

I d [μ

A]

Vg1

図 412 両側ゲートに異なるバイアスを印

加した Id-Vg特性概念図 図 413 両側ゲートに異なるバイアスを

印加した Id-Vg 特性実測図

46 まとめ

今回オープンゲート FET を用いて AlGaNGaN HEMT 構造結晶の表面準位を評価し

たSiO2なしの場合ドレイン電流は制御できなかったSiO2ありの場合ドレイン電流

を制御できたまたSiO2ありのオープンゲート FET において 2 つのゲート電極に異なっ

た電位を印加した場合オープン部の電位は低い側の電位に支配されたこれらのことは

SiO2と AlGaN 界面にホールトラップ型の準位が存在することで説明できた

27

第5章 デバイスシミュレーションを用いた表面準位の考察

51 はじめに

第 4 章においてオープンゲート FET で開口部にホールトラップ型の表面準位が存在する

と開口部の電位がゲート電極で制御できることを推察した第 5 章ではこの推察の裏付け

としてデバイスシミュレータを用いて理論的に考察する

今回用いたデバイスシミュレータは ISE 社の DESSIS であるこのシミュレータではワ

イドバンドギャップ半導体のシミュレーションが行えるほか 3 次元のシミュレーションも

行うことができるオープンゲート FET ではドレイン電流をゲート電極と平行に流すため

3 次元のシミュレーションを行う必要がありその点で DESSIS は最適であった

52 デバイスシミュレーション

デバイスシミュレーションとは半導体デバイスの電気的特性を予測するツールである

主にデバイス構造の最適化などに用いられている結晶成長プロセス技術の成熟した Si

半導体ではイオン注入や拡散のシミュレーションができるプロセスシミュレーションから

LSI の回路シミュレーションまで一貫しておこなうことができるようになっている

デバイスシミュレーションは基本的にポアソン方程式とキャリア輸送方程式の2つを連

立して解いているまずコンタクトや界面での境界条件とキャリア分布でポアソン方程

式を解きデバイス内のポテンシャルを求めるその後各キャリアに対する輸送方程式を

このポテンシャルのもとで解くこの過程を繰り返すことで最終的な解を求めている

輸送方程式にはボルツマン輸送方程式が用いられているしかしボルツマン輸送方程

式は一般に複雑で解析的に解くことは不可能であるそこで様々な近似を行うことで解析

的に解けるようにしている近似法としては一般的にはドリフト拡散法が用いられている

この近似はキャリアの流れをドリフトと拡散で表しているこのモデルでほとんどのデバ

イスにおいてシミュレーションを行うことができるしかし今日の微細トランジスタや

GaAs などのシミュレーションにおいてはホットキャリア効果や速度オーバーシュートが

あり正確なシミュレーションを行うことができないこのような場合にはエネルギー保存

則を含めたエネルギー輸送モデル(緩和時間近似法ハイドロダイナミック法エネルギ

28

ーバランス法とほぼ同義)が使われるまた格子温度が問題になる場合には格子温度モ

デルなども取り入れられる

一方ボルツマン輸送方程式を直接シミュレーションしているものがモンテカルロ法で

あるモンテカルロ法は計算機上で与えられた条件のなかで実際にキャリアを自由に走行

させ各散乱に応じてキャリアを散乱させるその後再度キャリアを自由走行させる過程

を一定時間繰り返し最終的な解を得るこの方法はボルツマン輸送方程式を近似していな

いため近似による誤差はないが個々のキャリアについて計算を行うため膨大な時間を要す

るまたシミュレーションの精度はいかにキャリア輸送機構を計算機上に再現するかに

よって決まり高精度のシミュレーションはそれほど容易ではない

本研究ではホットキャリアや速度オーバーシュートなどの現象は起こらないと考えられ

るので最も一般的なドリフト拡散法でシミュレーションを行っている

53 シミュレーション構造

今回シミュレーションした構造を図 51 に示す結晶は AlGaNGaN HEMT 構造とし

AlGaN 層をアルミ組成比 020膜厚 30nm としGaN 層を膜厚 2μm としたAlGaNGaN

界面にはピエゾ効果による固定電荷として正の電荷を 1times1013cm-2導入したまた計算上

の収束性を上げるため AlGaNGaN 結晶ともアクセプタを計算結果に問題の出ない程度で

ある 1times1014cm-3導入してあるオープンゲート FET はチャネル長 10μmチャネル幅 5

μmゲート幅 06μmtimes2開口部幅 38μm とし開口部には SiO2を 60nm 堆積したも

のであるソースドレイン電極は直方体の側面の AlGaNGaN 界面に対向するような形

Y X

Z

Source

Gate

AlGaN

GaN

SiO2

図 51 シミュレーション構造

29

で付けてありオーミックになるように仕事関数を指定してあるゲート電極はショット

キー障壁高さが 1eV とした

54 トラップのモデル

一般に化合物半導体における界面表面準位は離散的とされているそこでシミュレー

ションの界面準位は単一の準位のものとしたトラップは電子を捕獲することで電荷中性

になるドナー型のものとホールを捕獲(電子を放出)することで電荷中性になるアクセプ

タ型のものに分類することができる今回はドナー型のトラップとしてあるまたトラッ

プの捕獲断面積は深い準位の場合原子のオーダーであるといわれているので 1times10-13cm2

としたこのようなトラップを SiO2と AlGaN 層界面に 1times1014cm-2導入してあるこれは

界面の原子のほとんどがトラップとなっている計算であるSiO2AlGaN 界面には負の電荷

を 5times1013cm-2導入しトラップの半分が電荷中性となっているとしてある

55 シミュレーション結果

シミュレーションはソースドレイン間電圧を 01V としトラップのエネルギー準位を

伝導帯から 15eV のものから 25eV のものまで変化させながらそれぞれにおいて Vgが 0

~-8V までの Id-Vg特性をシミュレーションしたその結果を図 52 に示すまず開口部

にも金属ゲートを付けた通常の FET 構造の場合しきい値が-52V 程度でありgmが 13

ndash8 ndash6 ndash4 ndash2 00

50

100

Vg [V]

I d [μ

A]

ET=150eV

220ndash250eV

200eV

Metal Gate

図 52 シミュレーション結果

(Id-Vg特性)

30

times10-5S であったgmは

dm VdL

Wg 0microεε

= (51)

(μ移動度εAlGaN の比誘電率ε0誘電率dAlGaN の膜厚Wゲート幅Lゲート

長Vdドレイン電圧)

で表されるシミュレーション結果の gmは式(51)で計算される理論値と合致しており正確

なシミュレーションがなされていると思われる

シミュレーション結果よりトラップ準位が 15~20eV のものはドレイン電流を遮断でき

ていないが 22~25eV のものはドレイン電流を遮断できており実験結果とほぼ同じ特性が

得られたもう少し詳しく解析するためにチャネル中央(ソース電極からドレイン電極へ 5

μm の位置)の断面でのバンド図を図 53 に示すゲート電圧が 0V のときトラップ準位

が 20eV25eV のもの両方ともフェルミ準位が 0V 付近で一致しているつぎにゲート電圧

31

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4ndash5ndash4ndash3ndash2ndash1012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

(b) (a)

(c) (d)

5

図 53 シミュレーション結果(バンド図) (a) ET=20eV Vg=0V (b) ET=20eV Vg=-2V (c) ET=25eV Vg=0V (d) ET=25eV Vg=-2V

が-2V のときトラップ準位が 20eV のものはゲート電極直下部のフェルミ準位は 2V 高く

なっているが開口部のフェルミ準位は 0eV で変化していないそれに対してトラップ準位

が 25eV のものは開口部のフェルミ準位もゲート電極直下部のフェルミ準位と同じように

約 2V 高くなっているまたトラップ準位が 20eV のものでは X=0644μm の場所でス

パイク状にバンドが曲がっているこれはフェルミ準位がなだらかに 0~2V に変化してい

るのに対して X=0644μm で界面準位によるピンニングにより 10V だけ急峻に変化させ

られていることによって生じているつぎに同じ断面での電子濃度分布を図 54 に示す

図 54 よりゲート電圧が 0V のときはトラップ準位が 20eV25eV のもの両方とも

AlGaNGaN 界面に 1times1020cm 3の電子が全面に存在していることがわかるゲート電圧が-

図 54 キャリア分布(Y=50μm)(a) E =20eVVg=0V

(a) (b)

(d) (c)

T

(b) ET=20eV V =-6V g

(c) E =25eV V =0V T g

(d) E =25eV V =-6V T g

32

-6V のときトラップ準位が 20eV のものはゲート電極直下では電子が存在せず空乏化して

いるが開口部には電子が存在しているトラップ準位が 25eV のものは開口部も電子が空

乏化しているそのためトラップ準位が 20eV の場合ゲート電圧を-6V にしても開口部下

での電子が存在するためドレイン電流を遮断できないそれに対してトラップ準位が 25eV

の場合開口部下の電子も空乏化するためドレイン電流が遮断される

56 まとめ

以上のことよりトラップのエネルギー準位によって開口部の表面電位がゲート電極で制

御されたりされなかったりすることが理論的にあり得るがわかったまたトラップの影

響により実験で得られた結果が説明できることを証明できた

今回のシミュレーションでは電子トラップ型とホールトラップ型の特性の差がはっきり

と現れた結果になったしかし実際には電子トラップ型とホールトラップ型はデジタル

的に分けることはできずアナログ的なものであるため電子トラップ型とホールトラップ

型の中間のような性質を持つトラップも考えられるまたシミュレーションを行うにあ

たり仮定としてトラップ密度を 1times1014cm-2入れ捕獲断面積も 1times10-13cm2と小さい値を

用いているこれらのパラメータを変えることで今回の結果とは違った特性が得られる

そのためパラメータをどのように選び決定するかは非常に重要であり今後も検討が必要で

ある

33

第6章 本研究のまとめ

本研究ではオープンゲートFETを用いてAlGaNGaN HEMT構造結晶でのSiO2AlGaN

界面を評価した

第4章においてオープンゲート FET の Id-Vg特性より SiO2パッシベーションのないオー

プンゲート FET では開口部の AlGaN 層表面電位はゲート電極によって制御されなかった

がSiO2パッシベーションのあるオープンゲート FET では開口部の表面電位がゲート電極

で制御されたこのような現象の原因として SiO2AlGaN 界面にホールトラップ型の界面

準位が存在することで説明した

第5章ではデバイスシミュレーションを行い第 4 章で述べた説明が理論的に正しいか

確かめたシミュレーションの結果より電子トラップではオープンゲート FET の開口部の

表面電位はゲート電極で制御されずホールトラップでは開口部の表面電位はゲート電極

で制御されたことを確認しドレイン電流を遮断することができたこのことより第 4 章

での考察を理論的に証明できた

以上のことより SiO2AlGaN 界面にはホールトラップ型の界面準位が存在している可能

性を示唆したまたホールトラップ型の界面準位が存在するとトランジスタの OFF 耐圧

を向上させることができるので SiO2パッシベーション膜はトランジスタの高耐圧化に利用

できると思われる

一方第 4 章で得られた測定結果は SiO2パッシベーションが理想的な絶縁膜になってい

ない場合言い換えれば導電膜になっている場合でも同様な結果が得られる特にワイド

バンドギャップ半導体の場合深い準位にフェルミ準位がピンニングされると 1times1014Ωcm

以上という非常に高抵抗となり良質な SiO2膜でさえも導電膜として見えてしまうことが

明らかになったワイドバンドギャップ半導体でのパッシベーション膜はこれまでの半導

体における考え方では通用せず今後新しい考え方が必要になると思われる

34

付録1 デバイス作製プロセス

AlGaNGaN HEMT 構造結晶での基本的なデバイス作製プロセスをここで述べるデバ

イス作製の大まかな流れは図1のようになるまず個々の素子を電気的に分離を行うた

めに RIE(Reactive Ion Etching)法で結晶を削り落とし素子間分離を行うつぎにオーミ

ック電極を形成するため TiAl を EB 蒸着法で蒸着しアニールを行う続いてパッシベー

ション膜を堆積させ最後にショットキー電極として EB 蒸着法で NiAu を蒸着する

それぞれのプロセス工程での代表的なプロセス条件を表1に示す

ゲート電極形成

パッシベーション膜堆積

素子間分離

オーミック電極形成

図 1 プロセスフロー

35

表1 プロセス工程(手順と条件)

プロセス工程 プロセス手順条件

1 サンプル へき開

素子間分離プロセス

1 サンプルクリーニング アセトン煮沸3min

超音波洗浄(アセトン)3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

2 メサ用フォトリソグラフィー HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

3 ドライエッチング RIEガス BCl3 20SCCM

出力52W

エッチング時間25minutes

2

4 レジスト除去 アセトン煮沸超音波洗浄

(必要に応じて)リムーバ原液煮沸 3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

オーミック電極形成 3

1 サンプルクリーニング 21 と同じ

36

2 オーミック電極用フォトリソグラ

フィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ti=200ÅAl=2000Å

4 リフトオフ アセトン煮沸3min

超音波洗浄3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブロー

5 熱処理 電気炉650 10min N2雰囲気

パッシベーション膜堆積 4

1 サンプルクリーニング 21 と同じ

37

2 パッシベーション膜用フォトリソ

グラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

純水クリーニングリンス

窒素ブロー

3 パッシベーション膜堆積 EB 蒸着SiO2600Å

4 リフトオフ 34 と同じ

ショットキー電極形成

1 サンプルクリーニング 21 と同じ

2 ショットキー電極用フォトリソグ

ラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)5000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ni=500Å

抵抗加熱蒸着Au=500Å

5

4 リフトオフ 34 と同じ

38

付録2 C-V 特性およびキャリアプロファイル

C-V 測定には通常ショットキーダイオードが使われるショットキーダイオードの断面

図を図1に示すC-V 測定において測定対象の回路モデルはコンデンサと抵抗が並列にな

っている(図 2)そのためオーミック電極からショットキー電極直下までのアクセス抵抗は

誤差になるので電極間隔はできるだけ小さいほうが良い測定は印加した交流電圧信号と

電流の振幅位相差より容量成分と抵抗成分を測定しているAlGaNGaN HEMT 構造の

場合AlGaN 層が絶縁体の働きをするのでゼロバイアスでの容量は AlGaN 層の膜厚と電

極面積AlGaN 層の誘電率で決まる以下にゼロバイアスでの n-GaN と AlGaNGaN

HEMT 結晶での容量を示す

(ⅰ) n-GaN の場合

minus=

=

qkTV

qNt

tS

C

biD

GaNdepletion

depletion

GaN

0

0

2 εε

εε

ただし

(1)

(ⅱ) AlGaNGaN HEMT 構造の場合

AlGaN

AlGaN

tS

C 0εε= (2)

(C容量ε0真空の誘電率εGaNGaN の誘電率εAlGaNAlGaN の誘電率S電極面積

t t tdeple ion空乏層厚さ AlGaNAlGaN 層厚さq電子電荷NDドナー濃度Vbiビルトイン電

圧kボルツマン定数T温度)

Y G

39

C-V Meter ショットキー電極

オーミック電極

C

空乏層 アクセス抵抗

図 2 等価回路図 n型半導体

図 1 断面図

n-GaN の場合S=100times100μm2Vbi=10VND=1times1017cm-3のときt tideple on=100nm と

なり C=8pF 程度となる

C-V 測定を行うとショットキー電極直下部のキャリア濃度を求めることができるつぎ

にその原理を述べる

ドナー濃度を一定としウェハ面で深さ方向の 1 次元で解析をするとまずポアソンの

方程式より

εDqN

dyVd

minus=2

2

(3)

となる

式(3)を解くために境界条件を

VWVdydV

V

Wy

==

=

=

)(0

0)0(

(4)

とするこの条件で式(3)を解くと

yWqNyqNV DD

εε+minus= 2

2 (5)

となるよって空乏層幅 W は

minusminus=

qkTVV

qNW bi

D

ε2 (6)

となるこの空乏層の単位面積あたりの容量は

minusminus

==

qkTVV

qNW

C

bi

D

2

εε (7)

minusminus=

qkTVV

qNC biDε

212 (8)

となり1C2-V 特性の傾きからドナー濃度がわかる

つぎにドナー濃度が一定でない場合を考える微小領域では式(8)が成り立つとすると

40

DqNdVC

d

ε2

12

minus=

(9)

と書くことができるので 1C2を V で微分することよりドナー濃度がわかるまた空乏層

端は式(7)より W=εC なので微小領域の表面からの深さがわかるこの深さ情報とドナー

濃度情報よりキャリアプロファイルが作成できる

d(1C2)dV

1C2 ND[cm-3]

Depth[nm] Vg

図 3 1C2-Vg プロット図 図 4 キャリアプロファイル

41

付録 3 TLM 法とコンタクト抵抗

コンタクト抵抗を測定するにはクロスケルビン法や TLM(Transmission Line Model)法

が用いられるプロセス技術の確立していない GaN 系半導体ではプロセスが容易な TLM

法がよく用いられている

TLM 法の代表的はマスクパターンを図1に示すTLM 法では電極間隔を変化させなが

ら各電極間での抵抗値を調べることでシート抵抗(RS)とコンタクト抵抗(RC)が求められる

その原理を以下に示す

各電極間の等価回路モデルは図2のようになる電極間の抵抗は距離(L)に比例し幅(W)

に反比例するまたコンタクト抵抗は電極幅に反比例すると考えられるそのため測定

される抵抗(R)は

WR

WLR

R CS 2+= (1)

となる式1より L を x 軸R を y 軸にプロットするとy 軸切片が2RCW となり RCが

計算できるまた傾きから RSがわかる(図 3)

5μm 10μm 15μm 20μm 25μm 30μm

100μm

図1 TLM マスクパターン

切片=2RCW

傾き=RsW

測定値 線形近似

電極

RS RC RC

R

半導体基板 図 2 等価回路モデル

0 L

図 3 L-R プロット図

42

MOSFET 等の電子デバイスでは電流はウェハを横方向に流れるそのためコンタクト抵

抗は電極の幅にのみ依存すると考えているしかし物性的にはコンタクト抵抗は面積に

依存すると考える方が妥当であるそこでコンタクト抵抗が面積と電極幅にどのように影

[

0[V]一定としてい

る図 4 の微小区間の等価回路は図 5 のようになるこの等価回路より

響を受けるかを考える

電極のモデルを図 4 に示す電極は幅 W cm]とし電極の単位面積あたりの抵抗をρC[Ω

cm2]とするまた半導体のシート抵抗を RS[Ω]として電極の電位を V

)(xS IW

dxRdV = (2)

)(xVWdI =C dxρ

(3)

となる式変形すると

)(xS I

WR

dxdV

= (4)

)(xVWdI=

Cdx ρ (5)

式(4)をxで微分すると

ρc [Ωcm2]

Rs [Ω]

V0 [V] 電極 W [mm]

図 4 FET の電極モデル(2 次元)

半導体

43

dI

+x 方向

V(x)+dV ρc (Wdx) V(x)

Rs dxW I(x)-dI I(x)

図 5 微小区間での回路図

)(2

2

xS I

WR

dxVd= (4rsquo)

式(4rsquo)に式(5)を代入すると

)(2

2

xC

S VR

dxVd

ρ= (6)

γ2=Rsρcとすると xx BeAexV γγ += minus)( (7)

xrarr-infinで V(x)=0x=0 で V=V0より A=0B=V0 よって式(7)は xeVxV γ

0)( = (8)

となるまた I(x)については式(5)より

x

c

eVWdxdI γ

ρ 0= (9)

x

c

eVWxI γ

γρ 0)( = (10)

式(8)(10)より x=0 での抵抗 R は

WRR

W

WVWV

xIxVR

cs

c

sc

c

c

ρρ

ρ

γρ

γρ

==

===

0

0

)()(

(11)

44

となるよって電極の抵抗は W に反比例するそのため電極幅で規格化したものをコン

タクト抵抗とし

CSC RR ρ= [Ωmm] (12)

で定義するまた式(12)よりコンタクト抵抗はシート抵抗のルートに比例するのでシート抵

抗が大きいとコンタクト抵抗も悪く見える

45

付録 4 時間変化なしの場合の電子占有率(fT)の導出

トラップの電荷捕獲放出過程は伝導帯電子を捕獲する(e-capture)伝導帯に電子を放

出する(e-emit)価電子帯のホールを捕獲する(p-capture)価電子帯にホールを放出する

(p-emit)の 4 種類が考えられるそれぞれの反応速度は以下の 4 つの式で与えられる

(ⅰ) e-capture

)1( TnT fnC

dtdf

minus= (1)

(ⅱ) e-emit

TnT fe

dtdf

minus= (2)

(ⅲ) p-capture

TpT fpC

dtdf

minus= (3) (iv) ホール放出 (iii) ホール捕獲

(i) 電子捕獲 (ii) 電子放出

ホール

電子

トラップ

(ⅳ) p-emit

)1( TpT fe

dtdf

minus= (4)

(fTトラップの電子占有率t時刻n電子密度pホール密度Cn電子捕獲係数Cpホー

ル捕獲係数en電子放出係数epホール放出係数)

電子捕獲係数とホール捕獲係数はそれぞれ Cn=σnvthnCp=σpvthp(σn電子の捕獲断面積

σpホールの捕獲断面積vthn電子の熱平衡速度vthpホールの熱平衡速度)で表せるま

た熱平衡速度は 3kT2=m ve thn22=mpvthp22 である式 1~4 をまとめて整理すると

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (5)

となる

つぎに熱平衡状態(全てのフェルミ準位EFが一致)で時間変化がないときについて考え

るまずトラップの電子占有率はフェルミ分布となるとして

46

minus

+=

kTEE

fFT

T

exp1

1 (6)

(ETトラップ準位)

とする伝導帯での電子密度の時間変化はトラップによる電子の捕獲と放出の 2 通りなの

TnTTnT feNfCnNdtdn

+minusminus= )1( (7)

(NTトラップ密度)

となる時間変化なしとすると dndt=0 なので enについて整理すると

T

Tnn f

fnCe minus=

1 (8)

となるここで式(8)に式(6)を代入すると

minus

+

minus

+minus

minusminus=

kTEE

kTEE

CkT

EENe

FT

FT

nFC

Cn

exp1

1

exp1

11

exp (9)

nFTFC

Cn CkT

EEkT

EENe

minus

minusminus= expexp (10)

nnTC

Cn CnCkT

EENe 1exp =

minusminus= (11)

minusminus=

kTEE

Nn TCC exp1 (12)

となりenはトラップの準位と捕獲断面積で決まることがわかる同様にして

( TpTTpT feNfCpNdtdp

minusminus= 1 ) (13)

より

47

ppVT

VT

Tpp CpC

kTEE

Nf

fpCe 1exp1

=

minusminus=

minus= (14)

minus

=kT

EENp TV

V exp1 (15)

となる

以上のことを利用して式(5)を変形するまず式(5)に式(11)と式(14)を代入すると

( ) ( TpTpTnTnT fCpfpCfCnfnC

dtdf

minus+minusminusminus= 11 11 )

)

(16)

となる時間変化なし(dfTdt=0)として fTについて整理すると

( ) ( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (17)

となりトラップの電子占有率は電子密度ホール密度の関数になる

48

謝辞

本研究の遂行にあたって終始懇切なる御指導と御鞭撻を頂きました徳島大学工学部電

気電子工学科 大野泰夫 教授に心より感謝の意を表します

本研究を進めるにあたり適切な御指導と有益なご教示を賜りました徳島大学工学部電

気電子工学科 新谷義廣 教授並びに徳島大学工学部電気電子工学科 酒井士郎 教授に深

く感謝いたします

本研究を進めるにあたり御指導を賜りました徳島大学工学部電気電子工学科 富永喜久

雄 助教授ならびに徳島大学工学部電気電子工学科 講師 直井美貴先生西野克志先生助

手 江南先生に深く感謝します

本研究を進めるにあたり多大なご尽力を賜りました文部科学技官 稲岡武氏に深く感謝

いたします

本研究を進めるにあたり御指導を賜りました徳島大学サテライトベンチャービジネス

ラボラトリー ポストドクター 敖金平氏に深く感謝します

共に議論を重ねた研究員 西薗和博氏をはじめ大野研究室ならびに新谷研究室酒井研究

室サテライトベンチャービジネスラボラトリーナイトライドセミコンダクター株式会

社の皆様に心より感謝いたします

最後に本年度で定年退官される文部科学技官 近藤俊昭氏には研究室配属時より研究だ

けでなく将来設計においても有益なご教示を賜りました近藤技官は大変な情報通でおら

れ毎日午後 5 時以降に学生室に来られては昔の電気電子工学科や学生間の恋愛状況を熱

心に語られておりました研究の合間に近藤技官の話に耳を傾けながら一服するのが大野

研究室での日課でありましたここに近藤技官のこれまでのご活躍に敬意を表すると共に

本研究を進めるにあたり多大なご尽力を賜りましたことに深く感謝します

49

参考文献

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ラグのシミュレーション 電子情報通信学会 ED 91-141 (1992)

51

著者のこれまでの研究発表

著論文

主著論文

1 菊田大悟 敖金平 大野泰夫 ldquoオープンゲート FET による AlGaNGaN HEMT 構造

の表面準位測定rdquo 信学技報 ED2002-210 (2002)

共著論文

1 Katsushi Nishino Daigo Kikuta Shiro Sakai ldquoBulk GaN growth by direct

synthesis methodrdquo Journal of Crystal Growth 237-239 pp922-925 (2002)

2 Jin-Ping Ao Daigo Kikuta Yasuo Ohno ldquoCopper-Gate AlGaNGaN HEMTs with

Low Gate Leakage Currentrdquo 信学技報 ED2002-211 (2002)

学術講演会発表 講演会名 発表年月日 題目 発表者

応用物理学

会学術講演

2002 年 9月 26 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

電子情報通

信学会 電子デバイス

研究会

2002 年 10月 10 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

52

  • プロセス手順条件
  • 素子間分離プロセス
Page 7: AlGaN/GaN HEMT 構造表面準位の電気的評価 に関する研究ohnolab.deca.jp/wp-content/lab_data/pdf_a/2003_D_Kikuta_doc.pdf · イスシミュレーションによる評価も行った。

第2章 表面準位のデバイスへの影響と評価方法

21 表面準位について

半導体表面では半導体結晶中と異なり片側で結晶の周期性がなくなっているそのため

表面の原子は自由エネルギーを下げるために原子の再配列や緩和が行われるこのような

ことが行われると表面ではバルク結晶中とはことなった電子状態を持つようになりバルク

結晶中にはないエネルギー準位ができるこのエネルギー準位が表面界面準位と呼ばれ

ているバルク結晶の周期性をそのまま断ち切ったldquo理想的rdquoな表面での表面準位は初歩

的な固体電子論で確かめることができるしかし実際の表面では再配列や緩和分子の吸

着などにより複雑である[11]一般に Si 半導体では表面準位は価電子帯から伝導帯まで連

続的に準位が存在しているとされその状態密度は NSS(E)[cm-2eV-1]で表されている化合

物半導体では表面準位は離散的と考えられている

22 表面準位のデバイスへの影響

FET などのデバイスで表面準位が存在した場合OFF 耐圧にもっとも影響が現れる[10]

表面準位はそのエネルギー準位によって電子トラップ型とホールトラップ型に区別するこ

とができる[12]電子トラップ型の場合表面の電位はソースドレイン電極の電位と一致

するホールトラップ型の場合表面の電位はゲート電極の電位と一致するそのため表

面準位が電子トラップ型の場合ドレイン電極の電位が半導体表面のゲート近傍まで伝わ

っているため空乏層はゲート電極直下にしか広がらずゲートドレイン間距離を変えて

も耐圧が変わらない一方ホールトラップ型の場合ドレイン電極近傍までゲート電極

電位が伝わっているため空乏層はドレイン電極まで広がるそのためゲートドレイン

間距離を変えることで耐圧を変えることができる

表面準位のほかの影響としてゲートドレインラグや電流コラプスがある[13]表面にト

ラップが存在するとそのトラップが帯電放電を行うためドレイン電流が不安定になる

またトラップの帯電放電には数ミリ秒から場合によっては1万年以上要するそのた

めゲートやドレイン電圧を変化させてもドレイン電流が瞬時に応答せず変化が遅れてし

まうSi デバイスや GaAs デバイスではイオン注入やリセス構造にすることで表面準位の

6

影響がでないように工夫されているがGaN系デバイスではまだこのような技術が確立され

ていない

23 表面準位の評価方法

表面準位の特性を決めるパラメータは主にエネルギー準位(ET)捕獲断面積(σ)密度(NT)

の3つであるこれらのパラメータを評価するために多くの測定方法があるよくに用い

ら れ る 方 法 で は DLTS(Deep Level Transient Spectroscopy) 法 高 周 波

C-V(Capacitance-Voltage)法XPS(X-ray Photoelectron Spectroscopy)法があるDLTS 法は

MIS(Metal Insulator Semiconductor)型構造においてパルス状の信号をゲートに与えそ

のときの容量変化の時間依存性を温度掃引しながら行うことでトラップのエネルギー準位

と密度が得られる高周波 C-V 法では MIS 型構造での C-V 測定結果と表面準位が存在し

ない場合の理想 C-V 特性の差から計算でエネルギー準位と密度が得られるXPS 法では表

面に X 線を照射することで電子遷移を起こさせ放出されるエネルギーにより準位を決定

するこれらの方法ではエネルギー準位密度を測定することができるが実際のデバイス

で重要になる電子トラップ型ホールトラップ型の判定が困難である本研究で用いたオ

ープンゲート FET は電子トラップ型ホールトラップ型の判定のために考案されたもので

ある

7

第3章 オープンゲート FET の作製と基本性能評価

31 はじめに

この章ではオープンゲート FET を作製するにあたりAlGaNGaN HEMT 結晶構造とデ

バイス作製法およびデバイス基本性能評価について述べる

32 試料構造とデバイス作製

本研究に用いた結晶ウェハは 2 枚であるそれぞれの結晶構造を表 31 に示しウェハ断面

図を図 31 に示す両ウェハとも基板はサファイア基板で膜厚 330μm であるその上に

MOCVD(Metal-Organic Chemical Vapor Deposition)法でアンドープの GaN を 1 または 2

μm 成長しその後アルミニウムの組成が 2631のアンドープの AlGaN を約 30nm 成長

してある評価用サンプルはそれぞれのウェハから 1 個ずつ作製したウェハ A から作製

したサンプルをサンプル A としウェハ B から作製したサンプルをサンプル B とする

デバイス作製は徳島大学大野研究室の基本作製プロセス(付録1)に沿って行ったプ

ロセスフロー図を図 32 に示すまずRIE(Reactive Ion Etching)法でエッチングし素子

間分離を行ったつぎにソースドレイン電極として電子線蒸着法を用いて TiAl を

20200nm 蒸着したその後オーミック電極化アニールとして窒素雰囲気中で 65010

分間のアニールを行ったつぎにパッシベーション膜として SiO2を電子線蒸着法で 60nm

堆積した最後にゲート電極として NiAu を 5060nm を電子線蒸着法で蒸着した

表 31 ウェハ構造

ウェハ A ウェハ B

材料 組成比 膜厚

[μm]

不純物濃度

[cm-3] 組成比

膜厚

[μm]

不純物濃度

[cm-3]

Undoped-AlGaN Al=026 003 Al=031 0025

Undoped-GaN 2 1

サファイア基板 330 330

8

ウェハカット

ゲート電極形成

(電子線蒸着NiAu 5060nm)

パッシベーション膜堆積

(電子線蒸着SiO2 60nm)

素子間分離(RIE)

(エッチング深さ60nm)

アニール

(N2中65010min)

オーミック電極形成

(電子線蒸着TiAl 20200nm) 2DEG

AlGaN

i-GaN

サファイア基

図 31 ウェハ断面図

図 32 プロセスフロー図

9

サファイア基板 サファイア基板

絶縁体膜

(SiO2)

ソースドレイン電極 ソースドレイン電極

ゲート電極

(a) MES 型 (b) MIS 型

図 33 デバイス構造(断面図)

33 基本性能の評価

今回作製したデバイスの基本性能の評価としてゲート長 4μm の MESFET と MISFET

を用いたそれぞれのデバイス構造を図 33 に示すゲート幅は 50μm でソースゲート

間ゲートドレイン間は 4μm であるそれぞれの Id-Vd特性を図 34 に示す図 34 よ

りサンプル AB とも良好なピンチオフをしているのがわかりMES 型MIS 型ともトラ

ンジスタとして動作していることがわかるサンプル A では熱等に起因していると思われ

るドレインコンダクタンス(gd)が負の部分があるまたドレイン電圧を 0 から 15V へ

上げていく方向と 15 から 0V へ下げていく方向でドレイン電流が異なっておりトラップ

等の影響が出ているものと思われるつぎに同じトランジスタでの Id-Vg特性を図 35 に示

す図 35 よりサンプル AB とも MIS 型においてゲートリーク電流が MES 型に比べて大

幅に減少していることがわかりSiO2 膜が絶縁体として機能していることがわかるしか

し通常 MIS 型の場合はゲート容量が減少するためドレイン電流は小さくなり相互コン

ダクタンスも小さくなる今回ドレイン電流値に差がないこのことは SiO2膜が良好な絶

縁膜でなく導電性がありゲート容量は MES 型と同じであると考えられる一方SiO2 の

容量測定の結果 25~26pF と絶縁膜として機能している結果も得られているこれらのこと

から直流においては導電膜として働き高周波では絶縁膜として働いていると考えられる

そこで相互コンダクタンス(gm)の周波数分散を測定した相互コンダクタンスは以下のよう

な式で表される

10

0 5 10 150

5

10

15

20

Vd [V]

I d [m

A]Vg 1 to ndash8V ndash1V step

0 5 100

5

10

15

20

Vd [V]

I d [m

A]

Vg 1 to ndash8V ndash1V step

0 5 10 150

5

10

15

20

Vd [V]

I d [m

A]

Vg 1 to ndash8V ndash1V step

0 5 100

5

10

15

20

Vd [V]

I d [m

A]Vg 1 to ndash8V ndash1V step

(c) (d)

(a) (b)

15

15

図 34 Id-Vd特性 (a) サンプル A(MES 型)

(b) サンプル A(MIS 型) (c) サンプル B(MES 型)

(d) サンプル B(MIS 型)

di

m VL

WCg

micro= (線形領域) (31)

( Tgi

m VVL

WCg minus= )micro

(飽和領域) (32)

(gm相互コンダクタンスμ移動度Wゲート幅Lゲート長Ci絶縁膜容量Vdドレイ

ン電圧Vgゲート電圧VTしきい値電圧)

そのため相互コンダクタンスの周波数依存を調べることで絶縁膜の周波数特性を調べるこ

11

とができる図 36 に相互コンダクタンスの周波数特性を示す図 36 より MIS 型におい

て 10~1kHz にかけてコンダクタンスが減少していることがわかるこのことより絶縁膜

容量に周波数依存性があることが確認できたまたgmの分散点より SiO2の抵抗率は 56

times109Ωcm であることがわかったこの値は AlGaN 層のフェルミ準位が伝導帯より 1eV

の場所にピンニングされているとした場合AlGaN の抵抗率が 6times1013Ωcm になることを

考えると小さいように思われる

つぎに電界効果移動度の測定結果を図 37 に示すサンプル A では移動度の最大値が

2400cm2Vs と良好な結果が得られた一方サンプル B では 400cm2Vs 程度しか得られな

12

ndash10 ndash5 010ndash6

10ndash5

10ndash4

10ndash3

10ndash2

10ndash1

0

50

100

Vg [V]

I d [A

]

Vd=01V

Vd=10V

Vd=10V

Vd=01V

Idgm

gm

[mSm

m]

ndash10 ndash5 010ndash6

10ndash5

10ndash4

10ndash3

10ndash2

10ndash1

0

50

100

Vg [V]

I d [A

]

Vd=01V

Vd=10V

Vd=10V

Vd=01V

Idgm

gm

[mSm

m]

ndash10 ndash5 010ndash6

10ndash5

10ndash4

10ndash3

10ndash2

10ndash1

0

50

100

Vg [V]

I d [A

]

Vd=01V

Vd=10V

Vd=10V

Vd=01V

Idgm

gm

[mSm

m]

ndash10 ndash5 010ndash6

10ndash5

10ndash4

10ndash3

10ndash2

10ndash1

0

50

100

Vg [V]

I d [A

]

Vd=01V

Vd=10V

Vd=10V

Vd=01V

Idgm

gm

[mSm

m]

(a) (b)

(c) (d)

図 35 Id-Vg特性 (a) サンプル A(MES 型) (b) サンプル A(MIS 型) (c) サンプル B(MES 型) (d) サンプル B(MIS 型)

102 104 1060

05

1

15

2

STDFET

MISFET

Lg=4μm Wg=50μmVd=1V Vg=ndash4V

g m [m

S]

Frequency [Hz]

図 36 相互コンダクタンスの 周波数分散

かったこのことからウェハ B は残留不純物や格子結晶欠陥等による電子の散乱が大き

いと思われ結晶性がよくないと推察される

C-V 測定の結果を図 38 に示すサンプル A では位相角が 60deg以上でありゲートリーク

が少なく正確な測定ができていると思われるサンプル B では位相角が 60degを下回ってお

り精度が若干落ちているこの C-V 測定結果からキャリアプロファイルを作成(付録 2 参

照)すると図 39 のようになるサンプル AB とも AlGaNGaN 界面に 1times1020cm-3程度の

電子が出ており界面から 200nm の深さでは 1times1016cm-3以下となっているこのことか

ら AlGaNGaN 界面でシート状のキャリアが存在していることがわかりまたノンドー

ndash8 ndash6 ndash4 ndash2 00

1000

2000

3000

Vg [V]

Mob

ility

[cm

2 Vs]

ndash8 ndash6 ndash4 ndash2 00

1000

2000

3000

Vg [V]

Mob

ility

[cm

2 Vs]

(b) (a)

図 37 電界効果移動度 (a) サンプル A (b) サンプル B

13

ndash10 ndash8 ndash6 ndash4 ndash2 00

20

40

60

80

100

ndash120

ndash60

0

60

120

Voltage [V]

Cap

acita

nce

[pF] Phase [degree]

ndash10 ndash8 ndash6 ndash4 ndash2 00

20

40

60

80

100

ndash120

ndash60

0

60

120

Voltage [V]

Cap

acita

nce

[pF] Phase [degree]

(b) (a)

図 38 C-V 測定結果 (a) サンプル A (b) サンプル B

プの GaN 層では高抵抗となっていることがわかる

最後にソースドレイン電極のコンタクト抵抗(RC)を TLM(Transmission Line Model)

法(付録 3 参照)で求めたその結果を図 310 に示す図 310 よりサンプル A ではシート抵

抗(RS)が 464Ωと移動度とキャリア密度から計算される予測値とほぼ合致していたま

たコンタクト抵抗は 138Ωmm と良好な値であったサンプル B においてもシート抵抗

が 262times103Ωと予測値と合致していたコンタクト抵抗は 352Ωmm と良くない値で

あった

0 200 400 6001014

1016

1018

1020

1022

Depth [nm]

Car

rier C

onc

[cm

ndash3]

0 200 400 6001014

1016

1018

1020

1022

Depth [nm]

Car

rier C

onc

[cm

ndash3]

(b) (a)

図 39 キャリアプロファイル (a) サンプル A (b) サンプル B

14

0 10 20 30 400

50

100

150

200Rs=464 [Ω]Rc=138[Ωmm]

R=RsWtimesL+2RcW

Length [μm]

Res

ista

nce

[Ω]

0 10 20 30 40

400

800

1200

1600Rs=262times103 [Ω]Rc=352 [Ωmm]

R=RsWtimesL+2RcW

Length [μm]R

esis

tanc

e [Ω

]

(b) (a) 0

図 310 TLM 測定結果 (a) サンプル A (b) サンプル B

15

第4章 オープンゲート FET を用いた表面準位の測定 41 はじめに

界面表面準位の測定にはXPS法やMISFETのC-V特性からTerman法を用いて界面表面

準位密度を見積もることが多い本研究で用いたオープンゲートFETは界面表面準位密度

を見積もることは困難であるが界面表面準位が電子トラップ型かホールトラップ型か

を容易に判別できる利点があるまたエネルギー準位がバンドのどのあたりにあるかも

ある程度検討をつけることができる本章ではオープンゲートFETによる界面表面準位の

測定について述べ電子トラップとホールトラップの性質についても考察する

42 オープンゲート FET の構造

測定に用いたオープンゲート FET の構造を図 41に示すオープンゲート FET は通常

の FET 構造でゲート電極のチャネル中央部を取り除いた構造になっているゲート長は

100μmチャネル幅 20μmオープンゲート部の幅は 14μm であるオープンゲート部

のチャネル伝導度はパッシベーション膜と半導体界面の界面電位を反映するそのため

チャネルの伝導度を測定することで界面電位が測定できることになる定量的な比較のた

めにゲート電極を除去していないスタンダード FET除去部に SiO2を堆積させたオープン

ゲート FETSiO2を堆積させていないオープンゲート FET の3種類を用意した

ゲート電極 SiO2パッシベーション

ゲート電極

2DEG

GaN 層

チャネル パッシベーション

(b) (a) ドレイン電極

ソース電極

図 41 オープンゲート FET の構造図 (a)平面図 (b)断面図

16

43 オープンゲート FET の I-V 特性

まずサンプル AB の Id-Vd特性を図 42 に示すチャネル部全面に金属ゲートのある通常

の MES 型の場合(図 42(a)(d))サンプル AB ともトランジスタとして機能していること

がわかるオープンゲート FET のパッシベーション膜なしの場合(図 42(b)(e))ゲート電

極直下部でのみドレイン電流を制御できるのでドレイン電流を遮断できないほ

型の特

性になっているそれに対してオープンゲート FET のパッシベーション膜ありの場合(図

42(c)(f))サンプル A ではまともなトランジスタの Id-Vd特性となりサンプル B でもパ

ッシベーション膜なしの場合に比べるとドレイン電流がより多く制御されていることがわ

かる

つぎにオープンゲート FET の Id-Vg特性を図 43 に示すまずサンプル A では全面ゲー

ト金属を付けてある通常 MES 型の場合理想的な Id-Vg 特性となっているオープンゲー

ト FET でパッシベーションとしての SiO2 なしの場合ドレイン電流はしきい値まではゲ

ート電極直下部の電流減少分があるのでドレイン電流は減少しているが開口部はゲート

電極で制御できずドレイン電流を遮断できていないそれに対して SiO2ありの場合開口

部の電位がゲート電極で制御されドレイン電流を遮断できているサンプル B でも通常

MES 型および SiO2なしのオープンゲート FET の場合サンプル A と同様な特性を示して

いるSiO2 ありのオープンゲート FET の場合サンプル A と違ってドレイン電流を遮断

できていないが SiO2なしに比べるとドレイン電流を減少分が多いこのことはゲート電極

の幅が変わっていると考えられるので gmよりゲート電極幅を見積もってみるFET の直線

領域における相互コンダクタンス(gm)は

LVWC

g dim

micro= (41)

(μ移動度Wゲート幅Ci絶縁膜容量Vdドレイン電圧Lゲート長)

で表されるそこで SiO2 なしのオープンゲート FET と SiO2 ありのオープンゲート FET

の相互コンダクタンスの比からゲート幅が見積もれる

mnp

mwpnpwp g

gWW = (42)

17

18

0 5 100

Vd [V]

0 5 100

1

2

I d [m

A]

Vd [V]

Vg 0 to ndash10V ndash1V step

0 5 10 50

1

2

I d [m

A]

Vd [V]

Vg 0 to ndash10V ndash1V step

0 5 10 150

Vd [V]

0 5 10 150

1

2

Vg 0 to ndash8V ndash1V step

I d [m

A]

Vd [V]

0 5 10 150

1

2Vg 0 to ndash8V ndash1V step

I d [m

A]

Vd [V]

15

1

2

I d [m

A]

Vg 0 to ndash10V ndash1V step

15

1

1

2Vg 0 to ndash8V ndash1V step

I d [m

A](d)

(e)

(f)

図 42 オープンゲート FET の Id-Vd特性 (a) サンプル A 通常 MES 型 (b) サンプル A パッシベーションなし (c) サンプル A パッシベーションあり (d) サンプル B 通常 MES 型 (e) サンプル B パッシベーションなし (f) サンプル B パッシベーションあり

(c)

(b)

(a)

(WwpSiO2ありのゲート幅WnpSiO2なしのゲート幅gmwpSiO2ありの相互コンダクタン

ndash10 ndash5 00

10

20

30

40

Vg [V]

I d [μ

A]

SiO2なし

SiO2あり

全面ゲート金属

Vds=01V

ndash15 ndash10 ndash5 00

10

20

30

40

Vg [V]

I d [μ

A]

SiO2なし

SiO2あり

全面ゲート金属

Vds=01V

(b) (a)

図 43 オープンゲート FET の Id-Vg特性 (a)サンプル A (b)サンプル B

スgmnpSiO2なしの相互コンダクタンス)

式(42)を用いて実際に計算してみると Wnp=6μmgmwp=106times10-6Sgmnp=50times10-7S と

すると Wwp=127μm となり6~7μm ほどゲート幅が大きくなっている

これらの結果よりサンプル AB とも開口部の表面電位が両側のゲート電極に制御されて

いることが示唆されているこのような現象が起こる原因として SiO2AlGaN 層界面にホ

ールトラップ型の界面準位が存在することで説明できる[12]

44 電子トラップとホールトラップ

本論文でいう電子トラップとホールトラップの定義について述べるまず電子トラッ

プとはトラップの帯電量が伝導帯の電子と交換速度が速いために伝導帯の電子の量つま

り電子の擬フェルミ準位によって決まるものをいう逆にホールトラップとはトラップの

帯電量が価電子帯のホールと交換速度が速いために価電子帯のホールの量つまりホー

ルの擬フェルミ準位によって決まるものをいう

一般に深い準位のモデルには Shockley-Read-Hall(SRH)統計が用いられるそれによる

とトラップの電子占有率 fTは以下のようになる

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (43)

(t時刻n電子濃度pホール濃度Cn電子捕獲係数Cpホール捕獲係数en電子放出係

数epホール放出係数)

19

式(43)において時間変化しないとすると dfTdt=0 となりfTについて整理すると

)()( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (44)

となる(付録 4 参照)

この fT が電子の擬フェルミ準位(Efn)とホールの擬フェルミ準位(Efp)に対してどのように

変化するのかシミュレーションしてみるシミュレーションするのは窒化ガリウムとして

各パラメータを表 41 のようにしたトラップの準位を価電子帯より 10~25eV のものま

で変化させたときの fTの変化を図 44(a)~(e)に示す

表 41 fTシミュレーションのパラメータ

パラメータ 値

禁制帯幅 (Eg) 342 [eV]

電子有効質量 (me) 0228

ホール有効質量 (mp) 06

伝導帯有効状態密度 (NC) 274times1018 [cm-3]

価電子帯有効状態密度 (NV) 117times1019 [cm-3]

電子捕獲断面積 (σe) 1times10-13 [cm2]

ホール捕獲断面積 (σp) 1times10-13 [cm2]

図 44(a)~(e)よりトラップ準位が 10~15eV までは fTが大部分でホールの擬フェルミ準

位によって決まっていることがわかるまた20~25eV まででは大部分で電子の擬フェ

ルミ準位によって決まっている172eV のものはトラップが中間的な性質を示している

本論文では電子の擬フェルミ準位でトラップの帯電量が決まるトラップを電子トラップ

ホールの擬フェルミ準位でトラップの帯電量が決まるトラップをホールトラップとしたが

実際にはトラップの準位が伝導帯に近い場合電子トラップとなり価電子帯に近い場合

ホールトラップになっていることがわかる

これらのことより電子トラップ(ET)は電子の擬フェルミ準位に従うのでトラップを含む

領域は n 型半導体に似た性質を示すようになりホールトラップ(HT)はホールの擬フェル

20

ET=20eV

5 1 15 2 25 3Efn [eV] 005

115

225

335

Efp [eV]0

02

04

06

08

1

fT

ET=172eV

0 05 1 15 2 25 3 35Efn [eV] 05

115

225

3

Efp [eV]0

02

04

06

08

1

fT

ET=15eV

0 05 1 15 2 25 3 35Efn [eV] 0

051

152

253

35

Efp [eV]0

02

04

06

08

1

fT

ET=10eV

05 1 15 2 25Efn [eV] 051

152

253

35

Efp [eV]0

02

04

06

08

1

fT

ET=25eV

01 15 2 25 3 35Efn [eV] 0

051

152

253

Efp [eV]0

02

04

06

08

1

fT

(d)

(b) (a)

(c)

(e) 図 44 fTシミュレーション

(a)ET=10eV (b)ET=15eV

(c)ET=172eV (d)ET=20eV

(e)ET=25eV EV EC

35

EC 05

EV

EC

0EV

3 35EC

0EV EC

EV EC

EV

EC EV

35

EC

0

EV

EC

EV 35EC

0 0EV

ミ準位に従うので p 型半導体に似た性質を示すようになるそこで n-ET-n 型半導体接合

n-HT-n 型半導体接合p-ET-p 型半導体接合p-HT-p 型半導体接合のバンド図を考えてみ

るまず n-ET-n 型半導体接合の場合電子トラップが n 型半導体に似た電位分布を示し電

子トラップを含む部分は傾斜を持った電位分布になる(図 45(a))n-HT-n 型半導体接合の

場合ホールトラップを含む部分は p 型半導体に似た電位分布となるので左側の接合が pn

接合の逆方向となり右側が順方向となるので印加した電圧のほとんどは左側に印加され

る(図 45(b))p-ET-p 型半導体接合の場合右側の接合が pn 接合の逆方向となるので印加

した電圧の大部分は右側の接合に印加される(図 45(c))p-HT-p 型半導体接合の場合ホー

21

(b) (a)

EC

EV

EF

EC

EV

EF EV

EF

EV

EF EC

HT 型

ET 型

ET 型 n 型

n 型

n 型 n 型

p 型 (d)

p 型 p 型

p 型 (c)

EC

HT 型

図 45 トラップを含む pn 接合のバンド図 (a)n-ET-n 型 (b)n-HT-n 型 (c)p-ET-p 型 (d)p-HT-p 型

ルトラップを含む部分は傾斜を持つようになる(図 45(d))

45 オープンゲート FET の I-V 特性の考察

実験結果より SiO2 ありのオープンゲート FET では開口部の電位を両側のゲート電極で

制御できドレイン電流を遮断することができた逆に SiO2 なしのオープンゲート FET

ではドレイン電流を遮断できなかったこのような現象について SiO2 と AlGaN 層の界面

のトラップで説明する

説明に先立ってショットキー電極を 2 つの種類に分類する1つはショットキー電極の

フェルミ準位が半導体のミッドギャップより伝導帯側にピンニングされ半導体表面で電

子が多くなっているものであり(図 46(a))もう一方はショットキー電極のフェルミ準位が

半導体のミッドギャップより価電子帯側にピンニングされ半導体表面でホールが多くな

っているものである(図 46(b))本論文では前者を N 型のショットキー電極後者を P 型

22

(b) (a)

06eV

EV

EF

EC ΦB=08eV

26eV

EV

EF EC

ΦB=08eV

図 46 ショットキー電極の分類 (a) N 型ショットキー電極 (b) P 型ショットキー電極

のショットキー電極と呼ぶ

前項で電子トラップを含む領域ではその部分は n 型半導体の電位分布を示しホールト

ラップを含む領域ではその部分は p 型半導体の電位分布を示すことを説明したその理論

をオープンゲート FET に用いる

オープンゲート FET の断面図(図 47)で2DEG の電位を 0V としショットキー電極に負

の電位を印加した状態でショットキー電極から AlGaN 層表面を通って 2DEG へのバン

ド図を図 48に示すバンド図はショットキー電極がN型の場合とP型の場合SiO2AlGaN

界面が電子トラップ(ET)の場合とホールトラップ(HT)の場合の組み合わせで 4 種類考えら

れるまずショットキー電極が N 型であり SiO2AlGaN 界面が電子トラップの場合(図

48(a))界面が電子トラップなのでその部分は n 型半導体と考えられるそのため電極部-

界面-2DEG は n-n-n 型半導体接合のため界面の電位は傾斜を持つショットキー電極が P

型であり界面が電子トラップ型の場合(図 48(b))p-n-n 型半導体接合と考えられるのでシ

ョットキー電極と界面が pn 接合の逆方向となり電位差はこの部分に集中しAlGaN 層の

表面の電位は 2DEG の電位とほぼ同じになるつぎにショットキー電極が N 型で界面がホ

ールトラップ型の場合(図 48(c))n-p-n 型半導体接合と考えられショットキー電極と界

面は pn 接合の順方向となるしたがってショットキー電極と界面には大きな電位差は生じ

23

(d)

(b)

(c)

(a)

GaN

AlGaN 界面

電極

GaN

AlGaN 界面 電極 Ec

Ef

Ev ショットキー電極

界面 ET型HT型

AlGaN

2DEG n型

図 47 オープンゲート FET の断面図

図 48 オープンゲート FET の電位分布 (a)N-E-n 型 (b)P-E-n 型 (c)N-H-n 型 (d)P-H-n型

ず電極に印加した電位は AlGaN 層と 2DEG の間に印加される最後にショットキー電極

が P 型で界面がホールトラップの場合(図 48(d))p-p-n 型半導体接合になるのでショット

キー電極と界面には大きな電位差が生じず電極に印加した電圧は界面と2DEG の間に印

加される

以上のことよりオープンゲート FET 断面図で電位分布を考えると図 49 のようになる

N-ET-n 型P-ET-n 型の場合開口部の電位はゲート電極で制御できないので開口部の電

位は2DEG の電位とほぼ同じになる(図 49(b))N-HT-n 型P-HT-n 型の場合開口部の

電位はゲートの電位と一致する(図 49(c))

これらのことよりオープンゲート FET の Id-Vg特性を考えると図 410 のようになると

思われるまずN-HT-n 型P-HT-n 型の場合界面の電位はゲート電極の電位と等しい

ので通常の FET と同様に電流は減少するP-ET-n 型の場合0~VTV まではゲート直下部

の電流減少分があるためドレイン電流は減少するがオープン部の界面の電位はゲート電極

の電位で制御できないのでドレイン電流は流れたままであるN-ET-n 型の場合界面での

抵抗とAlGaN層の抵抗の大小関係で特性が変化するので一概に2つの場合には分類できな

いこれらの分類は pn 接合の逆方向の抵抗は極めて高く半絶縁性部分よりも高いという

24

界面 E 型H 型

ショットキー電極 N 型P 型

AlGaN Id

N-H-n 型 N-E-n 型

P-E-n 型

0 VT

Ψfn

Vg

オープン部 ゲート ゲート

Ψs

Ψs (界面)

Ψfn (チャネル)

Vg

オープン部 ゲート ゲート

2DEG n 型

Vg

図 410 オープンゲート FET の Id-Vg 特性概念図

図 49 界面のバンド図 (a) オープンゲートFETの断面図

(b) N-E-n 型P-E-n 型 (c) N-H-n 型P-H-n 型

前提のため抵抗層の長さや GR センターの濃度が極端な値の場合は異なってしまう可能

性はある

測定結果(図 43)と概念図(図 410)を比較すると今回作製した SiO2ありの FET には3つ

の可能性があるN-HT-n 型P-HT-n 型かN-ET-n 型で AlGaN 層の抵抗が非常に高い場

合である今回の FET の AlGaN 層はアルミ組成 03 程度でそれほど高くなくまたゲー

トリーク電流も比較的大きいので前2者のいずれかになっていると思われるすなわち

界面準位はホールトラップ型である一方SiO2無しの場合は N-ET-n 型または P-ET-n 型

及び界面層の抵抗が AlGaN 層の抵抗より高いホールトラップ型の界面準位の場合も考え

られる界面準位による界面の電気伝導度とは界面に接した AlGaN 中のキャリアが伝導

を担うのでワイドバンドギャップの場合ピンニング準位によっては大きな抵抗になっ

てしまう場合もあり得る

SiO2 付きの場合構成は N-HT-n 型P-HT-n 型のいずれかであることが推定された

25

GaAs の場合はショットキー電極のバリア高が 08eV 程度有ればピンニング準位が充満帯

に近いのでP型になる[10]GaNの場合ではバリア高が08eV程度ではまだ伝導帯に近く

N型であると考えられるこれを調べるためにオープンゲート FET においてチャネル両側

端おいた2つのゲート電極に異なった電位を与えた場合について測定を行った

界面準位が HT 型の場合チャネルとの間は pn 接合逆バイアスと同じで AlGaN 層中に電

位勾配が形成される表面の2つのショットキー電極間に電位差を与えた場合にはショッ

トキー電極-界面-ショットキー電極が N-HT-N 型か P-HT-P 型の構成になるこれらの場合

の電位分布は図 411 に示すようになるN-HT-N 型の場合は界面準位部の電位は両ショット

キー電極の低い方の電圧になりP-HT-P 型の場合には両電極電位を線形につないだ斜めの

電位分布になる一方の電極に一定の負バイアス Vg2を与え他方の電極の電圧をゼロから

負の方向に変化させた場合N-HT-N 型では表面電位はVg1=Vg2までは低い電位のVg2にな

るためチャネル電流は変わらずVg2以下になるとVg1が制御するために減少する一方

P-HT-P 型の場合には表面電位はVg1の影響を半分受けチャネル電流はVg1Vg2の平均電

圧で制御された形となるその様子を図 412 に模式的に示した

実際にオープンゲート FET で測定した Id-Vg特性を図 413 に示す測定はソースドレイ

ン電極間に 01V 印加しゲートバイアスは片側(Vg2)を 0V-2V-4V-6V-8V と固

定し他方のゲートバイアス(Vg1)を 0V から負の方向へ掃引した掃引には1本あたり

約1時間をかけている概念図(図 412)と実測図(図 413)を比較すると SiO2ありのオ

ープンゲート FET は予想通り N-HT-N 型でショットキー電極がN型であることを示して

いる

ゲート1

ゲート2

界面

界面 ゲート1

ゲート2 (a) (b)

Ef

Ec

Ev

Ef Ev

Ec

図 411 オープンゲート FET の電位分布 (a)P-H-P 型 (b)N-H-N 型

26

ndash8 ndash6 ndash4 ndash2 00Vg1 [V]

ndash4Vndash6V

20

40Vg2=0V

ndash2V

Vd=01V破線理想的なホール

トラップの線

Vg1=Vg2

N-H-N 型

P-H-P 型

Id

I d [μ

A]

Vg1

図 412 両側ゲートに異なるバイアスを印

加した Id-Vg特性概念図 図 413 両側ゲートに異なるバイアスを

印加した Id-Vg 特性実測図

46 まとめ

今回オープンゲート FET を用いて AlGaNGaN HEMT 構造結晶の表面準位を評価し

たSiO2なしの場合ドレイン電流は制御できなかったSiO2ありの場合ドレイン電流

を制御できたまたSiO2ありのオープンゲート FET において 2 つのゲート電極に異なっ

た電位を印加した場合オープン部の電位は低い側の電位に支配されたこれらのことは

SiO2と AlGaN 界面にホールトラップ型の準位が存在することで説明できた

27

第5章 デバイスシミュレーションを用いた表面準位の考察

51 はじめに

第 4 章においてオープンゲート FET で開口部にホールトラップ型の表面準位が存在する

と開口部の電位がゲート電極で制御できることを推察した第 5 章ではこの推察の裏付け

としてデバイスシミュレータを用いて理論的に考察する

今回用いたデバイスシミュレータは ISE 社の DESSIS であるこのシミュレータではワ

イドバンドギャップ半導体のシミュレーションが行えるほか 3 次元のシミュレーションも

行うことができるオープンゲート FET ではドレイン電流をゲート電極と平行に流すため

3 次元のシミュレーションを行う必要がありその点で DESSIS は最適であった

52 デバイスシミュレーション

デバイスシミュレーションとは半導体デバイスの電気的特性を予測するツールである

主にデバイス構造の最適化などに用いられている結晶成長プロセス技術の成熟した Si

半導体ではイオン注入や拡散のシミュレーションができるプロセスシミュレーションから

LSI の回路シミュレーションまで一貫しておこなうことができるようになっている

デバイスシミュレーションは基本的にポアソン方程式とキャリア輸送方程式の2つを連

立して解いているまずコンタクトや界面での境界条件とキャリア分布でポアソン方程

式を解きデバイス内のポテンシャルを求めるその後各キャリアに対する輸送方程式を

このポテンシャルのもとで解くこの過程を繰り返すことで最終的な解を求めている

輸送方程式にはボルツマン輸送方程式が用いられているしかしボルツマン輸送方程

式は一般に複雑で解析的に解くことは不可能であるそこで様々な近似を行うことで解析

的に解けるようにしている近似法としては一般的にはドリフト拡散法が用いられている

この近似はキャリアの流れをドリフトと拡散で表しているこのモデルでほとんどのデバ

イスにおいてシミュレーションを行うことができるしかし今日の微細トランジスタや

GaAs などのシミュレーションにおいてはホットキャリア効果や速度オーバーシュートが

あり正確なシミュレーションを行うことができないこのような場合にはエネルギー保存

則を含めたエネルギー輸送モデル(緩和時間近似法ハイドロダイナミック法エネルギ

28

ーバランス法とほぼ同義)が使われるまた格子温度が問題になる場合には格子温度モ

デルなども取り入れられる

一方ボルツマン輸送方程式を直接シミュレーションしているものがモンテカルロ法で

あるモンテカルロ法は計算機上で与えられた条件のなかで実際にキャリアを自由に走行

させ各散乱に応じてキャリアを散乱させるその後再度キャリアを自由走行させる過程

を一定時間繰り返し最終的な解を得るこの方法はボルツマン輸送方程式を近似していな

いため近似による誤差はないが個々のキャリアについて計算を行うため膨大な時間を要す

るまたシミュレーションの精度はいかにキャリア輸送機構を計算機上に再現するかに

よって決まり高精度のシミュレーションはそれほど容易ではない

本研究ではホットキャリアや速度オーバーシュートなどの現象は起こらないと考えられ

るので最も一般的なドリフト拡散法でシミュレーションを行っている

53 シミュレーション構造

今回シミュレーションした構造を図 51 に示す結晶は AlGaNGaN HEMT 構造とし

AlGaN 層をアルミ組成比 020膜厚 30nm としGaN 層を膜厚 2μm としたAlGaNGaN

界面にはピエゾ効果による固定電荷として正の電荷を 1times1013cm-2導入したまた計算上

の収束性を上げるため AlGaNGaN 結晶ともアクセプタを計算結果に問題の出ない程度で

ある 1times1014cm-3導入してあるオープンゲート FET はチャネル長 10μmチャネル幅 5

μmゲート幅 06μmtimes2開口部幅 38μm とし開口部には SiO2を 60nm 堆積したも

のであるソースドレイン電極は直方体の側面の AlGaNGaN 界面に対向するような形

Y X

Z

Source

Gate

AlGaN

GaN

SiO2

図 51 シミュレーション構造

29

で付けてありオーミックになるように仕事関数を指定してあるゲート電極はショット

キー障壁高さが 1eV とした

54 トラップのモデル

一般に化合物半導体における界面表面準位は離散的とされているそこでシミュレー

ションの界面準位は単一の準位のものとしたトラップは電子を捕獲することで電荷中性

になるドナー型のものとホールを捕獲(電子を放出)することで電荷中性になるアクセプ

タ型のものに分類することができる今回はドナー型のトラップとしてあるまたトラッ

プの捕獲断面積は深い準位の場合原子のオーダーであるといわれているので 1times10-13cm2

としたこのようなトラップを SiO2と AlGaN 層界面に 1times1014cm-2導入してあるこれは

界面の原子のほとんどがトラップとなっている計算であるSiO2AlGaN 界面には負の電荷

を 5times1013cm-2導入しトラップの半分が電荷中性となっているとしてある

55 シミュレーション結果

シミュレーションはソースドレイン間電圧を 01V としトラップのエネルギー準位を

伝導帯から 15eV のものから 25eV のものまで変化させながらそれぞれにおいて Vgが 0

~-8V までの Id-Vg特性をシミュレーションしたその結果を図 52 に示すまず開口部

にも金属ゲートを付けた通常の FET 構造の場合しきい値が-52V 程度でありgmが 13

ndash8 ndash6 ndash4 ndash2 00

50

100

Vg [V]

I d [μ

A]

ET=150eV

220ndash250eV

200eV

Metal Gate

図 52 シミュレーション結果

(Id-Vg特性)

30

times10-5S であったgmは

dm VdL

Wg 0microεε

= (51)

(μ移動度εAlGaN の比誘電率ε0誘電率dAlGaN の膜厚Wゲート幅Lゲート

長Vdドレイン電圧)

で表されるシミュレーション結果の gmは式(51)で計算される理論値と合致しており正確

なシミュレーションがなされていると思われる

シミュレーション結果よりトラップ準位が 15~20eV のものはドレイン電流を遮断でき

ていないが 22~25eV のものはドレイン電流を遮断できており実験結果とほぼ同じ特性が

得られたもう少し詳しく解析するためにチャネル中央(ソース電極からドレイン電極へ 5

μm の位置)の断面でのバンド図を図 53 に示すゲート電圧が 0V のときトラップ準位

が 20eV25eV のもの両方ともフェルミ準位が 0V 付近で一致しているつぎにゲート電圧

31

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4ndash5ndash4ndash3ndash2ndash1012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

(b) (a)

(c) (d)

5

図 53 シミュレーション結果(バンド図) (a) ET=20eV Vg=0V (b) ET=20eV Vg=-2V (c) ET=25eV Vg=0V (d) ET=25eV Vg=-2V

が-2V のときトラップ準位が 20eV のものはゲート電極直下部のフェルミ準位は 2V 高く

なっているが開口部のフェルミ準位は 0eV で変化していないそれに対してトラップ準位

が 25eV のものは開口部のフェルミ準位もゲート電極直下部のフェルミ準位と同じように

約 2V 高くなっているまたトラップ準位が 20eV のものでは X=0644μm の場所でス

パイク状にバンドが曲がっているこれはフェルミ準位がなだらかに 0~2V に変化してい

るのに対して X=0644μm で界面準位によるピンニングにより 10V だけ急峻に変化させ

られていることによって生じているつぎに同じ断面での電子濃度分布を図 54 に示す

図 54 よりゲート電圧が 0V のときはトラップ準位が 20eV25eV のもの両方とも

AlGaNGaN 界面に 1times1020cm 3の電子が全面に存在していることがわかるゲート電圧が-

図 54 キャリア分布(Y=50μm)(a) E =20eVVg=0V

(a) (b)

(d) (c)

T

(b) ET=20eV V =-6V g

(c) E =25eV V =0V T g

(d) E =25eV V =-6V T g

32

-6V のときトラップ準位が 20eV のものはゲート電極直下では電子が存在せず空乏化して

いるが開口部には電子が存在しているトラップ準位が 25eV のものは開口部も電子が空

乏化しているそのためトラップ準位が 20eV の場合ゲート電圧を-6V にしても開口部下

での電子が存在するためドレイン電流を遮断できないそれに対してトラップ準位が 25eV

の場合開口部下の電子も空乏化するためドレイン電流が遮断される

56 まとめ

以上のことよりトラップのエネルギー準位によって開口部の表面電位がゲート電極で制

御されたりされなかったりすることが理論的にあり得るがわかったまたトラップの影

響により実験で得られた結果が説明できることを証明できた

今回のシミュレーションでは電子トラップ型とホールトラップ型の特性の差がはっきり

と現れた結果になったしかし実際には電子トラップ型とホールトラップ型はデジタル

的に分けることはできずアナログ的なものであるため電子トラップ型とホールトラップ

型の中間のような性質を持つトラップも考えられるまたシミュレーションを行うにあ

たり仮定としてトラップ密度を 1times1014cm-2入れ捕獲断面積も 1times10-13cm2と小さい値を

用いているこれらのパラメータを変えることで今回の結果とは違った特性が得られる

そのためパラメータをどのように選び決定するかは非常に重要であり今後も検討が必要で

ある

33

第6章 本研究のまとめ

本研究ではオープンゲートFETを用いてAlGaNGaN HEMT構造結晶でのSiO2AlGaN

界面を評価した

第4章においてオープンゲート FET の Id-Vg特性より SiO2パッシベーションのないオー

プンゲート FET では開口部の AlGaN 層表面電位はゲート電極によって制御されなかった

がSiO2パッシベーションのあるオープンゲート FET では開口部の表面電位がゲート電極

で制御されたこのような現象の原因として SiO2AlGaN 界面にホールトラップ型の界面

準位が存在することで説明した

第5章ではデバイスシミュレーションを行い第 4 章で述べた説明が理論的に正しいか

確かめたシミュレーションの結果より電子トラップではオープンゲート FET の開口部の

表面電位はゲート電極で制御されずホールトラップでは開口部の表面電位はゲート電極

で制御されたことを確認しドレイン電流を遮断することができたこのことより第 4 章

での考察を理論的に証明できた

以上のことより SiO2AlGaN 界面にはホールトラップ型の界面準位が存在している可能

性を示唆したまたホールトラップ型の界面準位が存在するとトランジスタの OFF 耐圧

を向上させることができるので SiO2パッシベーション膜はトランジスタの高耐圧化に利用

できると思われる

一方第 4 章で得られた測定結果は SiO2パッシベーションが理想的な絶縁膜になってい

ない場合言い換えれば導電膜になっている場合でも同様な結果が得られる特にワイド

バンドギャップ半導体の場合深い準位にフェルミ準位がピンニングされると 1times1014Ωcm

以上という非常に高抵抗となり良質な SiO2膜でさえも導電膜として見えてしまうことが

明らかになったワイドバンドギャップ半導体でのパッシベーション膜はこれまでの半導

体における考え方では通用せず今後新しい考え方が必要になると思われる

34

付録1 デバイス作製プロセス

AlGaNGaN HEMT 構造結晶での基本的なデバイス作製プロセスをここで述べるデバ

イス作製の大まかな流れは図1のようになるまず個々の素子を電気的に分離を行うた

めに RIE(Reactive Ion Etching)法で結晶を削り落とし素子間分離を行うつぎにオーミ

ック電極を形成するため TiAl を EB 蒸着法で蒸着しアニールを行う続いてパッシベー

ション膜を堆積させ最後にショットキー電極として EB 蒸着法で NiAu を蒸着する

それぞれのプロセス工程での代表的なプロセス条件を表1に示す

ゲート電極形成

パッシベーション膜堆積

素子間分離

オーミック電極形成

図 1 プロセスフロー

35

表1 プロセス工程(手順と条件)

プロセス工程 プロセス手順条件

1 サンプル へき開

素子間分離プロセス

1 サンプルクリーニング アセトン煮沸3min

超音波洗浄(アセトン)3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

2 メサ用フォトリソグラフィー HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

3 ドライエッチング RIEガス BCl3 20SCCM

出力52W

エッチング時間25minutes

2

4 レジスト除去 アセトン煮沸超音波洗浄

(必要に応じて)リムーバ原液煮沸 3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

オーミック電極形成 3

1 サンプルクリーニング 21 と同じ

36

2 オーミック電極用フォトリソグラ

フィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ti=200ÅAl=2000Å

4 リフトオフ アセトン煮沸3min

超音波洗浄3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブロー

5 熱処理 電気炉650 10min N2雰囲気

パッシベーション膜堆積 4

1 サンプルクリーニング 21 と同じ

37

2 パッシベーション膜用フォトリソ

グラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

純水クリーニングリンス

窒素ブロー

3 パッシベーション膜堆積 EB 蒸着SiO2600Å

4 リフトオフ 34 と同じ

ショットキー電極形成

1 サンプルクリーニング 21 と同じ

2 ショットキー電極用フォトリソグ

ラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)5000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ni=500Å

抵抗加熱蒸着Au=500Å

5

4 リフトオフ 34 と同じ

38

付録2 C-V 特性およびキャリアプロファイル

C-V 測定には通常ショットキーダイオードが使われるショットキーダイオードの断面

図を図1に示すC-V 測定において測定対象の回路モデルはコンデンサと抵抗が並列にな

っている(図 2)そのためオーミック電極からショットキー電極直下までのアクセス抵抗は

誤差になるので電極間隔はできるだけ小さいほうが良い測定は印加した交流電圧信号と

電流の振幅位相差より容量成分と抵抗成分を測定しているAlGaNGaN HEMT 構造の

場合AlGaN 層が絶縁体の働きをするのでゼロバイアスでの容量は AlGaN 層の膜厚と電

極面積AlGaN 層の誘電率で決まる以下にゼロバイアスでの n-GaN と AlGaNGaN

HEMT 結晶での容量を示す

(ⅰ) n-GaN の場合

minus=

=

qkTV

qNt

tS

C

biD

GaNdepletion

depletion

GaN

0

0

2 εε

εε

ただし

(1)

(ⅱ) AlGaNGaN HEMT 構造の場合

AlGaN

AlGaN

tS

C 0εε= (2)

(C容量ε0真空の誘電率εGaNGaN の誘電率εAlGaNAlGaN の誘電率S電極面積

t t tdeple ion空乏層厚さ AlGaNAlGaN 層厚さq電子電荷NDドナー濃度Vbiビルトイン電

圧kボルツマン定数T温度)

Y G

39

C-V Meter ショットキー電極

オーミック電極

C

空乏層 アクセス抵抗

図 2 等価回路図 n型半導体

図 1 断面図

n-GaN の場合S=100times100μm2Vbi=10VND=1times1017cm-3のときt tideple on=100nm と

なり C=8pF 程度となる

C-V 測定を行うとショットキー電極直下部のキャリア濃度を求めることができるつぎ

にその原理を述べる

ドナー濃度を一定としウェハ面で深さ方向の 1 次元で解析をするとまずポアソンの

方程式より

εDqN

dyVd

minus=2

2

(3)

となる

式(3)を解くために境界条件を

VWVdydV

V

Wy

==

=

=

)(0

0)0(

(4)

とするこの条件で式(3)を解くと

yWqNyqNV DD

εε+minus= 2

2 (5)

となるよって空乏層幅 W は

minusminus=

qkTVV

qNW bi

D

ε2 (6)

となるこの空乏層の単位面積あたりの容量は

minusminus

==

qkTVV

qNW

C

bi

D

2

εε (7)

minusminus=

qkTVV

qNC biDε

212 (8)

となり1C2-V 特性の傾きからドナー濃度がわかる

つぎにドナー濃度が一定でない場合を考える微小領域では式(8)が成り立つとすると

40

DqNdVC

d

ε2

12

minus=

(9)

と書くことができるので 1C2を V で微分することよりドナー濃度がわかるまた空乏層

端は式(7)より W=εC なので微小領域の表面からの深さがわかるこの深さ情報とドナー

濃度情報よりキャリアプロファイルが作成できる

d(1C2)dV

1C2 ND[cm-3]

Depth[nm] Vg

図 3 1C2-Vg プロット図 図 4 キャリアプロファイル

41

付録 3 TLM 法とコンタクト抵抗

コンタクト抵抗を測定するにはクロスケルビン法や TLM(Transmission Line Model)法

が用いられるプロセス技術の確立していない GaN 系半導体ではプロセスが容易な TLM

法がよく用いられている

TLM 法の代表的はマスクパターンを図1に示すTLM 法では電極間隔を変化させなが

ら各電極間での抵抗値を調べることでシート抵抗(RS)とコンタクト抵抗(RC)が求められる

その原理を以下に示す

各電極間の等価回路モデルは図2のようになる電極間の抵抗は距離(L)に比例し幅(W)

に反比例するまたコンタクト抵抗は電極幅に反比例すると考えられるそのため測定

される抵抗(R)は

WR

WLR

R CS 2+= (1)

となる式1より L を x 軸R を y 軸にプロットするとy 軸切片が2RCW となり RCが

計算できるまた傾きから RSがわかる(図 3)

5μm 10μm 15μm 20μm 25μm 30μm

100μm

図1 TLM マスクパターン

切片=2RCW

傾き=RsW

測定値 線形近似

電極

RS RC RC

R

半導体基板 図 2 等価回路モデル

0 L

図 3 L-R プロット図

42

MOSFET 等の電子デバイスでは電流はウェハを横方向に流れるそのためコンタクト抵

抗は電極の幅にのみ依存すると考えているしかし物性的にはコンタクト抵抗は面積に

依存すると考える方が妥当であるそこでコンタクト抵抗が面積と電極幅にどのように影

[

0[V]一定としてい

る図 4 の微小区間の等価回路は図 5 のようになるこの等価回路より

響を受けるかを考える

電極のモデルを図 4 に示す電極は幅 W cm]とし電極の単位面積あたりの抵抗をρC[Ω

cm2]とするまた半導体のシート抵抗を RS[Ω]として電極の電位を V

)(xS IW

dxRdV = (2)

)(xVWdI =C dxρ

(3)

となる式変形すると

)(xS I

WR

dxdV

= (4)

)(xVWdI=

Cdx ρ (5)

式(4)をxで微分すると

ρc [Ωcm2]

Rs [Ω]

V0 [V] 電極 W [mm]

図 4 FET の電極モデル(2 次元)

半導体

43

dI

+x 方向

V(x)+dV ρc (Wdx) V(x)

Rs dxW I(x)-dI I(x)

図 5 微小区間での回路図

)(2

2

xS I

WR

dxVd= (4rsquo)

式(4rsquo)に式(5)を代入すると

)(2

2

xC

S VR

dxVd

ρ= (6)

γ2=Rsρcとすると xx BeAexV γγ += minus)( (7)

xrarr-infinで V(x)=0x=0 で V=V0より A=0B=V0 よって式(7)は xeVxV γ

0)( = (8)

となるまた I(x)については式(5)より

x

c

eVWdxdI γ

ρ 0= (9)

x

c

eVWxI γ

γρ 0)( = (10)

式(8)(10)より x=0 での抵抗 R は

WRR

W

WVWV

xIxVR

cs

c

sc

c

c

ρρ

ρ

γρ

γρ

==

===

0

0

)()(

(11)

44

となるよって電極の抵抗は W に反比例するそのため電極幅で規格化したものをコン

タクト抵抗とし

CSC RR ρ= [Ωmm] (12)

で定義するまた式(12)よりコンタクト抵抗はシート抵抗のルートに比例するのでシート抵

抗が大きいとコンタクト抵抗も悪く見える

45

付録 4 時間変化なしの場合の電子占有率(fT)の導出

トラップの電荷捕獲放出過程は伝導帯電子を捕獲する(e-capture)伝導帯に電子を放

出する(e-emit)価電子帯のホールを捕獲する(p-capture)価電子帯にホールを放出する

(p-emit)の 4 種類が考えられるそれぞれの反応速度は以下の 4 つの式で与えられる

(ⅰ) e-capture

)1( TnT fnC

dtdf

minus= (1)

(ⅱ) e-emit

TnT fe

dtdf

minus= (2)

(ⅲ) p-capture

TpT fpC

dtdf

minus= (3) (iv) ホール放出 (iii) ホール捕獲

(i) 電子捕獲 (ii) 電子放出

ホール

電子

トラップ

(ⅳ) p-emit

)1( TpT fe

dtdf

minus= (4)

(fTトラップの電子占有率t時刻n電子密度pホール密度Cn電子捕獲係数Cpホー

ル捕獲係数en電子放出係数epホール放出係数)

電子捕獲係数とホール捕獲係数はそれぞれ Cn=σnvthnCp=σpvthp(σn電子の捕獲断面積

σpホールの捕獲断面積vthn電子の熱平衡速度vthpホールの熱平衡速度)で表せるま

た熱平衡速度は 3kT2=m ve thn22=mpvthp22 である式 1~4 をまとめて整理すると

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (5)

となる

つぎに熱平衡状態(全てのフェルミ準位EFが一致)で時間変化がないときについて考え

るまずトラップの電子占有率はフェルミ分布となるとして

46

minus

+=

kTEE

fFT

T

exp1

1 (6)

(ETトラップ準位)

とする伝導帯での電子密度の時間変化はトラップによる電子の捕獲と放出の 2 通りなの

TnTTnT feNfCnNdtdn

+minusminus= )1( (7)

(NTトラップ密度)

となる時間変化なしとすると dndt=0 なので enについて整理すると

T

Tnn f

fnCe minus=

1 (8)

となるここで式(8)に式(6)を代入すると

minus

+

minus

+minus

minusminus=

kTEE

kTEE

CkT

EENe

FT

FT

nFC

Cn

exp1

1

exp1

11

exp (9)

nFTFC

Cn CkT

EEkT

EENe

minus

minusminus= expexp (10)

nnTC

Cn CnCkT

EENe 1exp =

minusminus= (11)

minusminus=

kTEE

Nn TCC exp1 (12)

となりenはトラップの準位と捕獲断面積で決まることがわかる同様にして

( TpTTpT feNfCpNdtdp

minusminus= 1 ) (13)

より

47

ppVT

VT

Tpp CpC

kTEE

Nf

fpCe 1exp1

=

minusminus=

minus= (14)

minus

=kT

EENp TV

V exp1 (15)

となる

以上のことを利用して式(5)を変形するまず式(5)に式(11)と式(14)を代入すると

( ) ( TpTpTnTnT fCpfpCfCnfnC

dtdf

minus+minusminusminus= 11 11 )

)

(16)

となる時間変化なし(dfTdt=0)として fTについて整理すると

( ) ( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (17)

となりトラップの電子占有率は電子密度ホール密度の関数になる

48

謝辞

本研究の遂行にあたって終始懇切なる御指導と御鞭撻を頂きました徳島大学工学部電

気電子工学科 大野泰夫 教授に心より感謝の意を表します

本研究を進めるにあたり適切な御指導と有益なご教示を賜りました徳島大学工学部電

気電子工学科 新谷義廣 教授並びに徳島大学工学部電気電子工学科 酒井士郎 教授に深

く感謝いたします

本研究を進めるにあたり御指導を賜りました徳島大学工学部電気電子工学科 富永喜久

雄 助教授ならびに徳島大学工学部電気電子工学科 講師 直井美貴先生西野克志先生助

手 江南先生に深く感謝します

本研究を進めるにあたり多大なご尽力を賜りました文部科学技官 稲岡武氏に深く感謝

いたします

本研究を進めるにあたり御指導を賜りました徳島大学サテライトベンチャービジネス

ラボラトリー ポストドクター 敖金平氏に深く感謝します

共に議論を重ねた研究員 西薗和博氏をはじめ大野研究室ならびに新谷研究室酒井研究

室サテライトベンチャービジネスラボラトリーナイトライドセミコンダクター株式会

社の皆様に心より感謝いたします

最後に本年度で定年退官される文部科学技官 近藤俊昭氏には研究室配属時より研究だ

けでなく将来設計においても有益なご教示を賜りました近藤技官は大変な情報通でおら

れ毎日午後 5 時以降に学生室に来られては昔の電気電子工学科や学生間の恋愛状況を熱

心に語られておりました研究の合間に近藤技官の話に耳を傾けながら一服するのが大野

研究室での日課でありましたここに近藤技官のこれまでのご活躍に敬意を表すると共に

本研究を進めるにあたり多大なご尽力を賜りましたことに深く感謝します

49

参考文献

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AlGaNGaN metal-oxide-semiconductor heterostructure field-effect transistors on

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ラグのシミュレーション 電子情報通信学会 ED 91-141 (1992)

51

著者のこれまでの研究発表

著論文

主著論文

1 菊田大悟 敖金平 大野泰夫 ldquoオープンゲート FET による AlGaNGaN HEMT 構造

の表面準位測定rdquo 信学技報 ED2002-210 (2002)

共著論文

1 Katsushi Nishino Daigo Kikuta Shiro Sakai ldquoBulk GaN growth by direct

synthesis methodrdquo Journal of Crystal Growth 237-239 pp922-925 (2002)

2 Jin-Ping Ao Daigo Kikuta Yasuo Ohno ldquoCopper-Gate AlGaNGaN HEMTs with

Low Gate Leakage Currentrdquo 信学技報 ED2002-211 (2002)

学術講演会発表 講演会名 発表年月日 題目 発表者

応用物理学

会学術講演

2002 年 9月 26 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

電子情報通

信学会 電子デバイス

研究会

2002 年 10月 10 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

52

  • プロセス手順条件
  • 素子間分離プロセス
Page 8: AlGaN/GaN HEMT 構造表面準位の電気的評価 に関する研究ohnolab.deca.jp/wp-content/lab_data/pdf_a/2003_D_Kikuta_doc.pdf · イスシミュレーションによる評価も行った。

影響がでないように工夫されているがGaN系デバイスではまだこのような技術が確立され

ていない

23 表面準位の評価方法

表面準位の特性を決めるパラメータは主にエネルギー準位(ET)捕獲断面積(σ)密度(NT)

の3つであるこれらのパラメータを評価するために多くの測定方法があるよくに用い

ら れ る 方 法 で は DLTS(Deep Level Transient Spectroscopy) 法 高 周 波

C-V(Capacitance-Voltage)法XPS(X-ray Photoelectron Spectroscopy)法があるDLTS 法は

MIS(Metal Insulator Semiconductor)型構造においてパルス状の信号をゲートに与えそ

のときの容量変化の時間依存性を温度掃引しながら行うことでトラップのエネルギー準位

と密度が得られる高周波 C-V 法では MIS 型構造での C-V 測定結果と表面準位が存在し

ない場合の理想 C-V 特性の差から計算でエネルギー準位と密度が得られるXPS 法では表

面に X 線を照射することで電子遷移を起こさせ放出されるエネルギーにより準位を決定

するこれらの方法ではエネルギー準位密度を測定することができるが実際のデバイス

で重要になる電子トラップ型ホールトラップ型の判定が困難である本研究で用いたオ

ープンゲート FET は電子トラップ型ホールトラップ型の判定のために考案されたもので

ある

7

第3章 オープンゲート FET の作製と基本性能評価

31 はじめに

この章ではオープンゲート FET を作製するにあたりAlGaNGaN HEMT 結晶構造とデ

バイス作製法およびデバイス基本性能評価について述べる

32 試料構造とデバイス作製

本研究に用いた結晶ウェハは 2 枚であるそれぞれの結晶構造を表 31 に示しウェハ断面

図を図 31 に示す両ウェハとも基板はサファイア基板で膜厚 330μm であるその上に

MOCVD(Metal-Organic Chemical Vapor Deposition)法でアンドープの GaN を 1 または 2

μm 成長しその後アルミニウムの組成が 2631のアンドープの AlGaN を約 30nm 成長

してある評価用サンプルはそれぞれのウェハから 1 個ずつ作製したウェハ A から作製

したサンプルをサンプル A としウェハ B から作製したサンプルをサンプル B とする

デバイス作製は徳島大学大野研究室の基本作製プロセス(付録1)に沿って行ったプ

ロセスフロー図を図 32 に示すまずRIE(Reactive Ion Etching)法でエッチングし素子

間分離を行ったつぎにソースドレイン電極として電子線蒸着法を用いて TiAl を

20200nm 蒸着したその後オーミック電極化アニールとして窒素雰囲気中で 65010

分間のアニールを行ったつぎにパッシベーション膜として SiO2を電子線蒸着法で 60nm

堆積した最後にゲート電極として NiAu を 5060nm を電子線蒸着法で蒸着した

表 31 ウェハ構造

ウェハ A ウェハ B

材料 組成比 膜厚

[μm]

不純物濃度

[cm-3] 組成比

膜厚

[μm]

不純物濃度

[cm-3]

Undoped-AlGaN Al=026 003 Al=031 0025

Undoped-GaN 2 1

サファイア基板 330 330

8

ウェハカット

ゲート電極形成

(電子線蒸着NiAu 5060nm)

パッシベーション膜堆積

(電子線蒸着SiO2 60nm)

素子間分離(RIE)

(エッチング深さ60nm)

アニール

(N2中65010min)

オーミック電極形成

(電子線蒸着TiAl 20200nm) 2DEG

AlGaN

i-GaN

サファイア基

図 31 ウェハ断面図

図 32 プロセスフロー図

9

サファイア基板 サファイア基板

絶縁体膜

(SiO2)

ソースドレイン電極 ソースドレイン電極

ゲート電極

(a) MES 型 (b) MIS 型

図 33 デバイス構造(断面図)

33 基本性能の評価

今回作製したデバイスの基本性能の評価としてゲート長 4μm の MESFET と MISFET

を用いたそれぞれのデバイス構造を図 33 に示すゲート幅は 50μm でソースゲート

間ゲートドレイン間は 4μm であるそれぞれの Id-Vd特性を図 34 に示す図 34 よ

りサンプル AB とも良好なピンチオフをしているのがわかりMES 型MIS 型ともトラ

ンジスタとして動作していることがわかるサンプル A では熱等に起因していると思われ

るドレインコンダクタンス(gd)が負の部分があるまたドレイン電圧を 0 から 15V へ

上げていく方向と 15 から 0V へ下げていく方向でドレイン電流が異なっておりトラップ

等の影響が出ているものと思われるつぎに同じトランジスタでの Id-Vg特性を図 35 に示

す図 35 よりサンプル AB とも MIS 型においてゲートリーク電流が MES 型に比べて大

幅に減少していることがわかりSiO2 膜が絶縁体として機能していることがわかるしか

し通常 MIS 型の場合はゲート容量が減少するためドレイン電流は小さくなり相互コン

ダクタンスも小さくなる今回ドレイン電流値に差がないこのことは SiO2膜が良好な絶

縁膜でなく導電性がありゲート容量は MES 型と同じであると考えられる一方SiO2 の

容量測定の結果 25~26pF と絶縁膜として機能している結果も得られているこれらのこと

から直流においては導電膜として働き高周波では絶縁膜として働いていると考えられる

そこで相互コンダクタンス(gm)の周波数分散を測定した相互コンダクタンスは以下のよう

な式で表される

10

0 5 10 150

5

10

15

20

Vd [V]

I d [m

A]Vg 1 to ndash8V ndash1V step

0 5 100

5

10

15

20

Vd [V]

I d [m

A]

Vg 1 to ndash8V ndash1V step

0 5 10 150

5

10

15

20

Vd [V]

I d [m

A]

Vg 1 to ndash8V ndash1V step

0 5 100

5

10

15

20

Vd [V]

I d [m

A]Vg 1 to ndash8V ndash1V step

(c) (d)

(a) (b)

15

15

図 34 Id-Vd特性 (a) サンプル A(MES 型)

(b) サンプル A(MIS 型) (c) サンプル B(MES 型)

(d) サンプル B(MIS 型)

di

m VL

WCg

micro= (線形領域) (31)

( Tgi

m VVL

WCg minus= )micro

(飽和領域) (32)

(gm相互コンダクタンスμ移動度Wゲート幅Lゲート長Ci絶縁膜容量Vdドレイ

ン電圧Vgゲート電圧VTしきい値電圧)

そのため相互コンダクタンスの周波数依存を調べることで絶縁膜の周波数特性を調べるこ

11

とができる図 36 に相互コンダクタンスの周波数特性を示す図 36 より MIS 型におい

て 10~1kHz にかけてコンダクタンスが減少していることがわかるこのことより絶縁膜

容量に周波数依存性があることが確認できたまたgmの分散点より SiO2の抵抗率は 56

times109Ωcm であることがわかったこの値は AlGaN 層のフェルミ準位が伝導帯より 1eV

の場所にピンニングされているとした場合AlGaN の抵抗率が 6times1013Ωcm になることを

考えると小さいように思われる

つぎに電界効果移動度の測定結果を図 37 に示すサンプル A では移動度の最大値が

2400cm2Vs と良好な結果が得られた一方サンプル B では 400cm2Vs 程度しか得られな

12

ndash10 ndash5 010ndash6

10ndash5

10ndash4

10ndash3

10ndash2

10ndash1

0

50

100

Vg [V]

I d [A

]

Vd=01V

Vd=10V

Vd=10V

Vd=01V

Idgm

gm

[mSm

m]

ndash10 ndash5 010ndash6

10ndash5

10ndash4

10ndash3

10ndash2

10ndash1

0

50

100

Vg [V]

I d [A

]

Vd=01V

Vd=10V

Vd=10V

Vd=01V

Idgm

gm

[mSm

m]

ndash10 ndash5 010ndash6

10ndash5

10ndash4

10ndash3

10ndash2

10ndash1

0

50

100

Vg [V]

I d [A

]

Vd=01V

Vd=10V

Vd=10V

Vd=01V

Idgm

gm

[mSm

m]

ndash10 ndash5 010ndash6

10ndash5

10ndash4

10ndash3

10ndash2

10ndash1

0

50

100

Vg [V]

I d [A

]

Vd=01V

Vd=10V

Vd=10V

Vd=01V

Idgm

gm

[mSm

m]

(a) (b)

(c) (d)

図 35 Id-Vg特性 (a) サンプル A(MES 型) (b) サンプル A(MIS 型) (c) サンプル B(MES 型) (d) サンプル B(MIS 型)

102 104 1060

05

1

15

2

STDFET

MISFET

Lg=4μm Wg=50μmVd=1V Vg=ndash4V

g m [m

S]

Frequency [Hz]

図 36 相互コンダクタンスの 周波数分散

かったこのことからウェハ B は残留不純物や格子結晶欠陥等による電子の散乱が大き

いと思われ結晶性がよくないと推察される

C-V 測定の結果を図 38 に示すサンプル A では位相角が 60deg以上でありゲートリーク

が少なく正確な測定ができていると思われるサンプル B では位相角が 60degを下回ってお

り精度が若干落ちているこの C-V 測定結果からキャリアプロファイルを作成(付録 2 参

照)すると図 39 のようになるサンプル AB とも AlGaNGaN 界面に 1times1020cm-3程度の

電子が出ており界面から 200nm の深さでは 1times1016cm-3以下となっているこのことか

ら AlGaNGaN 界面でシート状のキャリアが存在していることがわかりまたノンドー

ndash8 ndash6 ndash4 ndash2 00

1000

2000

3000

Vg [V]

Mob

ility

[cm

2 Vs]

ndash8 ndash6 ndash4 ndash2 00

1000

2000

3000

Vg [V]

Mob

ility

[cm

2 Vs]

(b) (a)

図 37 電界効果移動度 (a) サンプル A (b) サンプル B

13

ndash10 ndash8 ndash6 ndash4 ndash2 00

20

40

60

80

100

ndash120

ndash60

0

60

120

Voltage [V]

Cap

acita

nce

[pF] Phase [degree]

ndash10 ndash8 ndash6 ndash4 ndash2 00

20

40

60

80

100

ndash120

ndash60

0

60

120

Voltage [V]

Cap

acita

nce

[pF] Phase [degree]

(b) (a)

図 38 C-V 測定結果 (a) サンプル A (b) サンプル B

プの GaN 層では高抵抗となっていることがわかる

最後にソースドレイン電極のコンタクト抵抗(RC)を TLM(Transmission Line Model)

法(付録 3 参照)で求めたその結果を図 310 に示す図 310 よりサンプル A ではシート抵

抗(RS)が 464Ωと移動度とキャリア密度から計算される予測値とほぼ合致していたま

たコンタクト抵抗は 138Ωmm と良好な値であったサンプル B においてもシート抵抗

が 262times103Ωと予測値と合致していたコンタクト抵抗は 352Ωmm と良くない値で

あった

0 200 400 6001014

1016

1018

1020

1022

Depth [nm]

Car

rier C

onc

[cm

ndash3]

0 200 400 6001014

1016

1018

1020

1022

Depth [nm]

Car

rier C

onc

[cm

ndash3]

(b) (a)

図 39 キャリアプロファイル (a) サンプル A (b) サンプル B

14

0 10 20 30 400

50

100

150

200Rs=464 [Ω]Rc=138[Ωmm]

R=RsWtimesL+2RcW

Length [μm]

Res

ista

nce

[Ω]

0 10 20 30 40

400

800

1200

1600Rs=262times103 [Ω]Rc=352 [Ωmm]

R=RsWtimesL+2RcW

Length [μm]R

esis

tanc

e [Ω

]

(b) (a) 0

図 310 TLM 測定結果 (a) サンプル A (b) サンプル B

15

第4章 オープンゲート FET を用いた表面準位の測定 41 はじめに

界面表面準位の測定にはXPS法やMISFETのC-V特性からTerman法を用いて界面表面

準位密度を見積もることが多い本研究で用いたオープンゲートFETは界面表面準位密度

を見積もることは困難であるが界面表面準位が電子トラップ型かホールトラップ型か

を容易に判別できる利点があるまたエネルギー準位がバンドのどのあたりにあるかも

ある程度検討をつけることができる本章ではオープンゲートFETによる界面表面準位の

測定について述べ電子トラップとホールトラップの性質についても考察する

42 オープンゲート FET の構造

測定に用いたオープンゲート FET の構造を図 41に示すオープンゲート FET は通常

の FET 構造でゲート電極のチャネル中央部を取り除いた構造になっているゲート長は

100μmチャネル幅 20μmオープンゲート部の幅は 14μm であるオープンゲート部

のチャネル伝導度はパッシベーション膜と半導体界面の界面電位を反映するそのため

チャネルの伝導度を測定することで界面電位が測定できることになる定量的な比較のた

めにゲート電極を除去していないスタンダード FET除去部に SiO2を堆積させたオープン

ゲート FETSiO2を堆積させていないオープンゲート FET の3種類を用意した

ゲート電極 SiO2パッシベーション

ゲート電極

2DEG

GaN 層

チャネル パッシベーション

(b) (a) ドレイン電極

ソース電極

図 41 オープンゲート FET の構造図 (a)平面図 (b)断面図

16

43 オープンゲート FET の I-V 特性

まずサンプル AB の Id-Vd特性を図 42 に示すチャネル部全面に金属ゲートのある通常

の MES 型の場合(図 42(a)(d))サンプル AB ともトランジスタとして機能していること

がわかるオープンゲート FET のパッシベーション膜なしの場合(図 42(b)(e))ゲート電

極直下部でのみドレイン電流を制御できるのでドレイン電流を遮断できないほ

型の特

性になっているそれに対してオープンゲート FET のパッシベーション膜ありの場合(図

42(c)(f))サンプル A ではまともなトランジスタの Id-Vd特性となりサンプル B でもパ

ッシベーション膜なしの場合に比べるとドレイン電流がより多く制御されていることがわ

かる

つぎにオープンゲート FET の Id-Vg特性を図 43 に示すまずサンプル A では全面ゲー

ト金属を付けてある通常 MES 型の場合理想的な Id-Vg 特性となっているオープンゲー

ト FET でパッシベーションとしての SiO2 なしの場合ドレイン電流はしきい値まではゲ

ート電極直下部の電流減少分があるのでドレイン電流は減少しているが開口部はゲート

電極で制御できずドレイン電流を遮断できていないそれに対して SiO2ありの場合開口

部の電位がゲート電極で制御されドレイン電流を遮断できているサンプル B でも通常

MES 型および SiO2なしのオープンゲート FET の場合サンプル A と同様な特性を示して

いるSiO2 ありのオープンゲート FET の場合サンプル A と違ってドレイン電流を遮断

できていないが SiO2なしに比べるとドレイン電流を減少分が多いこのことはゲート電極

の幅が変わっていると考えられるので gmよりゲート電極幅を見積もってみるFET の直線

領域における相互コンダクタンス(gm)は

LVWC

g dim

micro= (41)

(μ移動度Wゲート幅Ci絶縁膜容量Vdドレイン電圧Lゲート長)

で表されるそこで SiO2 なしのオープンゲート FET と SiO2 ありのオープンゲート FET

の相互コンダクタンスの比からゲート幅が見積もれる

mnp

mwpnpwp g

gWW = (42)

17

18

0 5 100

Vd [V]

0 5 100

1

2

I d [m

A]

Vd [V]

Vg 0 to ndash10V ndash1V step

0 5 10 50

1

2

I d [m

A]

Vd [V]

Vg 0 to ndash10V ndash1V step

0 5 10 150

Vd [V]

0 5 10 150

1

2

Vg 0 to ndash8V ndash1V step

I d [m

A]

Vd [V]

0 5 10 150

1

2Vg 0 to ndash8V ndash1V step

I d [m

A]

Vd [V]

15

1

2

I d [m

A]

Vg 0 to ndash10V ndash1V step

15

1

1

2Vg 0 to ndash8V ndash1V step

I d [m

A](d)

(e)

(f)

図 42 オープンゲート FET の Id-Vd特性 (a) サンプル A 通常 MES 型 (b) サンプル A パッシベーションなし (c) サンプル A パッシベーションあり (d) サンプル B 通常 MES 型 (e) サンプル B パッシベーションなし (f) サンプル B パッシベーションあり

(c)

(b)

(a)

(WwpSiO2ありのゲート幅WnpSiO2なしのゲート幅gmwpSiO2ありの相互コンダクタン

ndash10 ndash5 00

10

20

30

40

Vg [V]

I d [μ

A]

SiO2なし

SiO2あり

全面ゲート金属

Vds=01V

ndash15 ndash10 ndash5 00

10

20

30

40

Vg [V]

I d [μ

A]

SiO2なし

SiO2あり

全面ゲート金属

Vds=01V

(b) (a)

図 43 オープンゲート FET の Id-Vg特性 (a)サンプル A (b)サンプル B

スgmnpSiO2なしの相互コンダクタンス)

式(42)を用いて実際に計算してみると Wnp=6μmgmwp=106times10-6Sgmnp=50times10-7S と

すると Wwp=127μm となり6~7μm ほどゲート幅が大きくなっている

これらの結果よりサンプル AB とも開口部の表面電位が両側のゲート電極に制御されて

いることが示唆されているこのような現象が起こる原因として SiO2AlGaN 層界面にホ

ールトラップ型の界面準位が存在することで説明できる[12]

44 電子トラップとホールトラップ

本論文でいう電子トラップとホールトラップの定義について述べるまず電子トラッ

プとはトラップの帯電量が伝導帯の電子と交換速度が速いために伝導帯の電子の量つま

り電子の擬フェルミ準位によって決まるものをいう逆にホールトラップとはトラップの

帯電量が価電子帯のホールと交換速度が速いために価電子帯のホールの量つまりホー

ルの擬フェルミ準位によって決まるものをいう

一般に深い準位のモデルには Shockley-Read-Hall(SRH)統計が用いられるそれによる

とトラップの電子占有率 fTは以下のようになる

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (43)

(t時刻n電子濃度pホール濃度Cn電子捕獲係数Cpホール捕獲係数en電子放出係

数epホール放出係数)

19

式(43)において時間変化しないとすると dfTdt=0 となりfTについて整理すると

)()( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (44)

となる(付録 4 参照)

この fT が電子の擬フェルミ準位(Efn)とホールの擬フェルミ準位(Efp)に対してどのように

変化するのかシミュレーションしてみるシミュレーションするのは窒化ガリウムとして

各パラメータを表 41 のようにしたトラップの準位を価電子帯より 10~25eV のものま

で変化させたときの fTの変化を図 44(a)~(e)に示す

表 41 fTシミュレーションのパラメータ

パラメータ 値

禁制帯幅 (Eg) 342 [eV]

電子有効質量 (me) 0228

ホール有効質量 (mp) 06

伝導帯有効状態密度 (NC) 274times1018 [cm-3]

価電子帯有効状態密度 (NV) 117times1019 [cm-3]

電子捕獲断面積 (σe) 1times10-13 [cm2]

ホール捕獲断面積 (σp) 1times10-13 [cm2]

図 44(a)~(e)よりトラップ準位が 10~15eV までは fTが大部分でホールの擬フェルミ準

位によって決まっていることがわかるまた20~25eV まででは大部分で電子の擬フェ

ルミ準位によって決まっている172eV のものはトラップが中間的な性質を示している

本論文では電子の擬フェルミ準位でトラップの帯電量が決まるトラップを電子トラップ

ホールの擬フェルミ準位でトラップの帯電量が決まるトラップをホールトラップとしたが

実際にはトラップの準位が伝導帯に近い場合電子トラップとなり価電子帯に近い場合

ホールトラップになっていることがわかる

これらのことより電子トラップ(ET)は電子の擬フェルミ準位に従うのでトラップを含む

領域は n 型半導体に似た性質を示すようになりホールトラップ(HT)はホールの擬フェル

20

ET=20eV

5 1 15 2 25 3Efn [eV] 005

115

225

335

Efp [eV]0

02

04

06

08

1

fT

ET=172eV

0 05 1 15 2 25 3 35Efn [eV] 05

115

225

3

Efp [eV]0

02

04

06

08

1

fT

ET=15eV

0 05 1 15 2 25 3 35Efn [eV] 0

051

152

253

35

Efp [eV]0

02

04

06

08

1

fT

ET=10eV

05 1 15 2 25Efn [eV] 051

152

253

35

Efp [eV]0

02

04

06

08

1

fT

ET=25eV

01 15 2 25 3 35Efn [eV] 0

051

152

253

Efp [eV]0

02

04

06

08

1

fT

(d)

(b) (a)

(c)

(e) 図 44 fTシミュレーション

(a)ET=10eV (b)ET=15eV

(c)ET=172eV (d)ET=20eV

(e)ET=25eV EV EC

35

EC 05

EV

EC

0EV

3 35EC

0EV EC

EV EC

EV

EC EV

35

EC

0

EV

EC

EV 35EC

0 0EV

ミ準位に従うので p 型半導体に似た性質を示すようになるそこで n-ET-n 型半導体接合

n-HT-n 型半導体接合p-ET-p 型半導体接合p-HT-p 型半導体接合のバンド図を考えてみ

るまず n-ET-n 型半導体接合の場合電子トラップが n 型半導体に似た電位分布を示し電

子トラップを含む部分は傾斜を持った電位分布になる(図 45(a))n-HT-n 型半導体接合の

場合ホールトラップを含む部分は p 型半導体に似た電位分布となるので左側の接合が pn

接合の逆方向となり右側が順方向となるので印加した電圧のほとんどは左側に印加され

る(図 45(b))p-ET-p 型半導体接合の場合右側の接合が pn 接合の逆方向となるので印加

した電圧の大部分は右側の接合に印加される(図 45(c))p-HT-p 型半導体接合の場合ホー

21

(b) (a)

EC

EV

EF

EC

EV

EF EV

EF

EV

EF EC

HT 型

ET 型

ET 型 n 型

n 型

n 型 n 型

p 型 (d)

p 型 p 型

p 型 (c)

EC

HT 型

図 45 トラップを含む pn 接合のバンド図 (a)n-ET-n 型 (b)n-HT-n 型 (c)p-ET-p 型 (d)p-HT-p 型

ルトラップを含む部分は傾斜を持つようになる(図 45(d))

45 オープンゲート FET の I-V 特性の考察

実験結果より SiO2 ありのオープンゲート FET では開口部の電位を両側のゲート電極で

制御できドレイン電流を遮断することができた逆に SiO2 なしのオープンゲート FET

ではドレイン電流を遮断できなかったこのような現象について SiO2 と AlGaN 層の界面

のトラップで説明する

説明に先立ってショットキー電極を 2 つの種類に分類する1つはショットキー電極の

フェルミ準位が半導体のミッドギャップより伝導帯側にピンニングされ半導体表面で電

子が多くなっているものであり(図 46(a))もう一方はショットキー電極のフェルミ準位が

半導体のミッドギャップより価電子帯側にピンニングされ半導体表面でホールが多くな

っているものである(図 46(b))本論文では前者を N 型のショットキー電極後者を P 型

22

(b) (a)

06eV

EV

EF

EC ΦB=08eV

26eV

EV

EF EC

ΦB=08eV

図 46 ショットキー電極の分類 (a) N 型ショットキー電極 (b) P 型ショットキー電極

のショットキー電極と呼ぶ

前項で電子トラップを含む領域ではその部分は n 型半導体の電位分布を示しホールト

ラップを含む領域ではその部分は p 型半導体の電位分布を示すことを説明したその理論

をオープンゲート FET に用いる

オープンゲート FET の断面図(図 47)で2DEG の電位を 0V としショットキー電極に負

の電位を印加した状態でショットキー電極から AlGaN 層表面を通って 2DEG へのバン

ド図を図 48に示すバンド図はショットキー電極がN型の場合とP型の場合SiO2AlGaN

界面が電子トラップ(ET)の場合とホールトラップ(HT)の場合の組み合わせで 4 種類考えら

れるまずショットキー電極が N 型であり SiO2AlGaN 界面が電子トラップの場合(図

48(a))界面が電子トラップなのでその部分は n 型半導体と考えられるそのため電極部-

界面-2DEG は n-n-n 型半導体接合のため界面の電位は傾斜を持つショットキー電極が P

型であり界面が電子トラップ型の場合(図 48(b))p-n-n 型半導体接合と考えられるのでシ

ョットキー電極と界面が pn 接合の逆方向となり電位差はこの部分に集中しAlGaN 層の

表面の電位は 2DEG の電位とほぼ同じになるつぎにショットキー電極が N 型で界面がホ

ールトラップ型の場合(図 48(c))n-p-n 型半導体接合と考えられショットキー電極と界

面は pn 接合の順方向となるしたがってショットキー電極と界面には大きな電位差は生じ

23

(d)

(b)

(c)

(a)

GaN

AlGaN 界面

電極

GaN

AlGaN 界面 電極 Ec

Ef

Ev ショットキー電極

界面 ET型HT型

AlGaN

2DEG n型

図 47 オープンゲート FET の断面図

図 48 オープンゲート FET の電位分布 (a)N-E-n 型 (b)P-E-n 型 (c)N-H-n 型 (d)P-H-n型

ず電極に印加した電位は AlGaN 層と 2DEG の間に印加される最後にショットキー電極

が P 型で界面がホールトラップの場合(図 48(d))p-p-n 型半導体接合になるのでショット

キー電極と界面には大きな電位差が生じず電極に印加した電圧は界面と2DEG の間に印

加される

以上のことよりオープンゲート FET 断面図で電位分布を考えると図 49 のようになる

N-ET-n 型P-ET-n 型の場合開口部の電位はゲート電極で制御できないので開口部の電

位は2DEG の電位とほぼ同じになる(図 49(b))N-HT-n 型P-HT-n 型の場合開口部の

電位はゲートの電位と一致する(図 49(c))

これらのことよりオープンゲート FET の Id-Vg特性を考えると図 410 のようになると

思われるまずN-HT-n 型P-HT-n 型の場合界面の電位はゲート電極の電位と等しい

ので通常の FET と同様に電流は減少するP-ET-n 型の場合0~VTV まではゲート直下部

の電流減少分があるためドレイン電流は減少するがオープン部の界面の電位はゲート電極

の電位で制御できないのでドレイン電流は流れたままであるN-ET-n 型の場合界面での

抵抗とAlGaN層の抵抗の大小関係で特性が変化するので一概に2つの場合には分類できな

いこれらの分類は pn 接合の逆方向の抵抗は極めて高く半絶縁性部分よりも高いという

24

界面 E 型H 型

ショットキー電極 N 型P 型

AlGaN Id

N-H-n 型 N-E-n 型

P-E-n 型

0 VT

Ψfn

Vg

オープン部 ゲート ゲート

Ψs

Ψs (界面)

Ψfn (チャネル)

Vg

オープン部 ゲート ゲート

2DEG n 型

Vg

図 410 オープンゲート FET の Id-Vg 特性概念図

図 49 界面のバンド図 (a) オープンゲートFETの断面図

(b) N-E-n 型P-E-n 型 (c) N-H-n 型P-H-n 型

前提のため抵抗層の長さや GR センターの濃度が極端な値の場合は異なってしまう可能

性はある

測定結果(図 43)と概念図(図 410)を比較すると今回作製した SiO2ありの FET には3つ

の可能性があるN-HT-n 型P-HT-n 型かN-ET-n 型で AlGaN 層の抵抗が非常に高い場

合である今回の FET の AlGaN 層はアルミ組成 03 程度でそれほど高くなくまたゲー

トリーク電流も比較的大きいので前2者のいずれかになっていると思われるすなわち

界面準位はホールトラップ型である一方SiO2無しの場合は N-ET-n 型または P-ET-n 型

及び界面層の抵抗が AlGaN 層の抵抗より高いホールトラップ型の界面準位の場合も考え

られる界面準位による界面の電気伝導度とは界面に接した AlGaN 中のキャリアが伝導

を担うのでワイドバンドギャップの場合ピンニング準位によっては大きな抵抗になっ

てしまう場合もあり得る

SiO2 付きの場合構成は N-HT-n 型P-HT-n 型のいずれかであることが推定された

25

GaAs の場合はショットキー電極のバリア高が 08eV 程度有ればピンニング準位が充満帯

に近いのでP型になる[10]GaNの場合ではバリア高が08eV程度ではまだ伝導帯に近く

N型であると考えられるこれを調べるためにオープンゲート FET においてチャネル両側

端おいた2つのゲート電極に異なった電位を与えた場合について測定を行った

界面準位が HT 型の場合チャネルとの間は pn 接合逆バイアスと同じで AlGaN 層中に電

位勾配が形成される表面の2つのショットキー電極間に電位差を与えた場合にはショッ

トキー電極-界面-ショットキー電極が N-HT-N 型か P-HT-P 型の構成になるこれらの場合

の電位分布は図 411 に示すようになるN-HT-N 型の場合は界面準位部の電位は両ショット

キー電極の低い方の電圧になりP-HT-P 型の場合には両電極電位を線形につないだ斜めの

電位分布になる一方の電極に一定の負バイアス Vg2を与え他方の電極の電圧をゼロから

負の方向に変化させた場合N-HT-N 型では表面電位はVg1=Vg2までは低い電位のVg2にな

るためチャネル電流は変わらずVg2以下になるとVg1が制御するために減少する一方

P-HT-P 型の場合には表面電位はVg1の影響を半分受けチャネル電流はVg1Vg2の平均電

圧で制御された形となるその様子を図 412 に模式的に示した

実際にオープンゲート FET で測定した Id-Vg特性を図 413 に示す測定はソースドレイ

ン電極間に 01V 印加しゲートバイアスは片側(Vg2)を 0V-2V-4V-6V-8V と固

定し他方のゲートバイアス(Vg1)を 0V から負の方向へ掃引した掃引には1本あたり

約1時間をかけている概念図(図 412)と実測図(図 413)を比較すると SiO2ありのオ

ープンゲート FET は予想通り N-HT-N 型でショットキー電極がN型であることを示して

いる

ゲート1

ゲート2

界面

界面 ゲート1

ゲート2 (a) (b)

Ef

Ec

Ev

Ef Ev

Ec

図 411 オープンゲート FET の電位分布 (a)P-H-P 型 (b)N-H-N 型

26

ndash8 ndash6 ndash4 ndash2 00Vg1 [V]

ndash4Vndash6V

20

40Vg2=0V

ndash2V

Vd=01V破線理想的なホール

トラップの線

Vg1=Vg2

N-H-N 型

P-H-P 型

Id

I d [μ

A]

Vg1

図 412 両側ゲートに異なるバイアスを印

加した Id-Vg特性概念図 図 413 両側ゲートに異なるバイアスを

印加した Id-Vg 特性実測図

46 まとめ

今回オープンゲート FET を用いて AlGaNGaN HEMT 構造結晶の表面準位を評価し

たSiO2なしの場合ドレイン電流は制御できなかったSiO2ありの場合ドレイン電流

を制御できたまたSiO2ありのオープンゲート FET において 2 つのゲート電極に異なっ

た電位を印加した場合オープン部の電位は低い側の電位に支配されたこれらのことは

SiO2と AlGaN 界面にホールトラップ型の準位が存在することで説明できた

27

第5章 デバイスシミュレーションを用いた表面準位の考察

51 はじめに

第 4 章においてオープンゲート FET で開口部にホールトラップ型の表面準位が存在する

と開口部の電位がゲート電極で制御できることを推察した第 5 章ではこの推察の裏付け

としてデバイスシミュレータを用いて理論的に考察する

今回用いたデバイスシミュレータは ISE 社の DESSIS であるこのシミュレータではワ

イドバンドギャップ半導体のシミュレーションが行えるほか 3 次元のシミュレーションも

行うことができるオープンゲート FET ではドレイン電流をゲート電極と平行に流すため

3 次元のシミュレーションを行う必要がありその点で DESSIS は最適であった

52 デバイスシミュレーション

デバイスシミュレーションとは半導体デバイスの電気的特性を予測するツールである

主にデバイス構造の最適化などに用いられている結晶成長プロセス技術の成熟した Si

半導体ではイオン注入や拡散のシミュレーションができるプロセスシミュレーションから

LSI の回路シミュレーションまで一貫しておこなうことができるようになっている

デバイスシミュレーションは基本的にポアソン方程式とキャリア輸送方程式の2つを連

立して解いているまずコンタクトや界面での境界条件とキャリア分布でポアソン方程

式を解きデバイス内のポテンシャルを求めるその後各キャリアに対する輸送方程式を

このポテンシャルのもとで解くこの過程を繰り返すことで最終的な解を求めている

輸送方程式にはボルツマン輸送方程式が用いられているしかしボルツマン輸送方程

式は一般に複雑で解析的に解くことは不可能であるそこで様々な近似を行うことで解析

的に解けるようにしている近似法としては一般的にはドリフト拡散法が用いられている

この近似はキャリアの流れをドリフトと拡散で表しているこのモデルでほとんどのデバ

イスにおいてシミュレーションを行うことができるしかし今日の微細トランジスタや

GaAs などのシミュレーションにおいてはホットキャリア効果や速度オーバーシュートが

あり正確なシミュレーションを行うことができないこのような場合にはエネルギー保存

則を含めたエネルギー輸送モデル(緩和時間近似法ハイドロダイナミック法エネルギ

28

ーバランス法とほぼ同義)が使われるまた格子温度が問題になる場合には格子温度モ

デルなども取り入れられる

一方ボルツマン輸送方程式を直接シミュレーションしているものがモンテカルロ法で

あるモンテカルロ法は計算機上で与えられた条件のなかで実際にキャリアを自由に走行

させ各散乱に応じてキャリアを散乱させるその後再度キャリアを自由走行させる過程

を一定時間繰り返し最終的な解を得るこの方法はボルツマン輸送方程式を近似していな

いため近似による誤差はないが個々のキャリアについて計算を行うため膨大な時間を要す

るまたシミュレーションの精度はいかにキャリア輸送機構を計算機上に再現するかに

よって決まり高精度のシミュレーションはそれほど容易ではない

本研究ではホットキャリアや速度オーバーシュートなどの現象は起こらないと考えられ

るので最も一般的なドリフト拡散法でシミュレーションを行っている

53 シミュレーション構造

今回シミュレーションした構造を図 51 に示す結晶は AlGaNGaN HEMT 構造とし

AlGaN 層をアルミ組成比 020膜厚 30nm としGaN 層を膜厚 2μm としたAlGaNGaN

界面にはピエゾ効果による固定電荷として正の電荷を 1times1013cm-2導入したまた計算上

の収束性を上げるため AlGaNGaN 結晶ともアクセプタを計算結果に問題の出ない程度で

ある 1times1014cm-3導入してあるオープンゲート FET はチャネル長 10μmチャネル幅 5

μmゲート幅 06μmtimes2開口部幅 38μm とし開口部には SiO2を 60nm 堆積したも

のであるソースドレイン電極は直方体の側面の AlGaNGaN 界面に対向するような形

Y X

Z

Source

Gate

AlGaN

GaN

SiO2

図 51 シミュレーション構造

29

で付けてありオーミックになるように仕事関数を指定してあるゲート電極はショット

キー障壁高さが 1eV とした

54 トラップのモデル

一般に化合物半導体における界面表面準位は離散的とされているそこでシミュレー

ションの界面準位は単一の準位のものとしたトラップは電子を捕獲することで電荷中性

になるドナー型のものとホールを捕獲(電子を放出)することで電荷中性になるアクセプ

タ型のものに分類することができる今回はドナー型のトラップとしてあるまたトラッ

プの捕獲断面積は深い準位の場合原子のオーダーであるといわれているので 1times10-13cm2

としたこのようなトラップを SiO2と AlGaN 層界面に 1times1014cm-2導入してあるこれは

界面の原子のほとんどがトラップとなっている計算であるSiO2AlGaN 界面には負の電荷

を 5times1013cm-2導入しトラップの半分が電荷中性となっているとしてある

55 シミュレーション結果

シミュレーションはソースドレイン間電圧を 01V としトラップのエネルギー準位を

伝導帯から 15eV のものから 25eV のものまで変化させながらそれぞれにおいて Vgが 0

~-8V までの Id-Vg特性をシミュレーションしたその結果を図 52 に示すまず開口部

にも金属ゲートを付けた通常の FET 構造の場合しきい値が-52V 程度でありgmが 13

ndash8 ndash6 ndash4 ndash2 00

50

100

Vg [V]

I d [μ

A]

ET=150eV

220ndash250eV

200eV

Metal Gate

図 52 シミュレーション結果

(Id-Vg特性)

30

times10-5S であったgmは

dm VdL

Wg 0microεε

= (51)

(μ移動度εAlGaN の比誘電率ε0誘電率dAlGaN の膜厚Wゲート幅Lゲート

長Vdドレイン電圧)

で表されるシミュレーション結果の gmは式(51)で計算される理論値と合致しており正確

なシミュレーションがなされていると思われる

シミュレーション結果よりトラップ準位が 15~20eV のものはドレイン電流を遮断でき

ていないが 22~25eV のものはドレイン電流を遮断できており実験結果とほぼ同じ特性が

得られたもう少し詳しく解析するためにチャネル中央(ソース電極からドレイン電極へ 5

μm の位置)の断面でのバンド図を図 53 に示すゲート電圧が 0V のときトラップ準位

が 20eV25eV のもの両方ともフェルミ準位が 0V 付近で一致しているつぎにゲート電圧

31

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4ndash5ndash4ndash3ndash2ndash1012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

(b) (a)

(c) (d)

5

図 53 シミュレーション結果(バンド図) (a) ET=20eV Vg=0V (b) ET=20eV Vg=-2V (c) ET=25eV Vg=0V (d) ET=25eV Vg=-2V

が-2V のときトラップ準位が 20eV のものはゲート電極直下部のフェルミ準位は 2V 高く

なっているが開口部のフェルミ準位は 0eV で変化していないそれに対してトラップ準位

が 25eV のものは開口部のフェルミ準位もゲート電極直下部のフェルミ準位と同じように

約 2V 高くなっているまたトラップ準位が 20eV のものでは X=0644μm の場所でス

パイク状にバンドが曲がっているこれはフェルミ準位がなだらかに 0~2V に変化してい

るのに対して X=0644μm で界面準位によるピンニングにより 10V だけ急峻に変化させ

られていることによって生じているつぎに同じ断面での電子濃度分布を図 54 に示す

図 54 よりゲート電圧が 0V のときはトラップ準位が 20eV25eV のもの両方とも

AlGaNGaN 界面に 1times1020cm 3の電子が全面に存在していることがわかるゲート電圧が-

図 54 キャリア分布(Y=50μm)(a) E =20eVVg=0V

(a) (b)

(d) (c)

T

(b) ET=20eV V =-6V g

(c) E =25eV V =0V T g

(d) E =25eV V =-6V T g

32

-6V のときトラップ準位が 20eV のものはゲート電極直下では電子が存在せず空乏化して

いるが開口部には電子が存在しているトラップ準位が 25eV のものは開口部も電子が空

乏化しているそのためトラップ準位が 20eV の場合ゲート電圧を-6V にしても開口部下

での電子が存在するためドレイン電流を遮断できないそれに対してトラップ準位が 25eV

の場合開口部下の電子も空乏化するためドレイン電流が遮断される

56 まとめ

以上のことよりトラップのエネルギー準位によって開口部の表面電位がゲート電極で制

御されたりされなかったりすることが理論的にあり得るがわかったまたトラップの影

響により実験で得られた結果が説明できることを証明できた

今回のシミュレーションでは電子トラップ型とホールトラップ型の特性の差がはっきり

と現れた結果になったしかし実際には電子トラップ型とホールトラップ型はデジタル

的に分けることはできずアナログ的なものであるため電子トラップ型とホールトラップ

型の中間のような性質を持つトラップも考えられるまたシミュレーションを行うにあ

たり仮定としてトラップ密度を 1times1014cm-2入れ捕獲断面積も 1times10-13cm2と小さい値を

用いているこれらのパラメータを変えることで今回の結果とは違った特性が得られる

そのためパラメータをどのように選び決定するかは非常に重要であり今後も検討が必要で

ある

33

第6章 本研究のまとめ

本研究ではオープンゲートFETを用いてAlGaNGaN HEMT構造結晶でのSiO2AlGaN

界面を評価した

第4章においてオープンゲート FET の Id-Vg特性より SiO2パッシベーションのないオー

プンゲート FET では開口部の AlGaN 層表面電位はゲート電極によって制御されなかった

がSiO2パッシベーションのあるオープンゲート FET では開口部の表面電位がゲート電極

で制御されたこのような現象の原因として SiO2AlGaN 界面にホールトラップ型の界面

準位が存在することで説明した

第5章ではデバイスシミュレーションを行い第 4 章で述べた説明が理論的に正しいか

確かめたシミュレーションの結果より電子トラップではオープンゲート FET の開口部の

表面電位はゲート電極で制御されずホールトラップでは開口部の表面電位はゲート電極

で制御されたことを確認しドレイン電流を遮断することができたこのことより第 4 章

での考察を理論的に証明できた

以上のことより SiO2AlGaN 界面にはホールトラップ型の界面準位が存在している可能

性を示唆したまたホールトラップ型の界面準位が存在するとトランジスタの OFF 耐圧

を向上させることができるので SiO2パッシベーション膜はトランジスタの高耐圧化に利用

できると思われる

一方第 4 章で得られた測定結果は SiO2パッシベーションが理想的な絶縁膜になってい

ない場合言い換えれば導電膜になっている場合でも同様な結果が得られる特にワイド

バンドギャップ半導体の場合深い準位にフェルミ準位がピンニングされると 1times1014Ωcm

以上という非常に高抵抗となり良質な SiO2膜でさえも導電膜として見えてしまうことが

明らかになったワイドバンドギャップ半導体でのパッシベーション膜はこれまでの半導

体における考え方では通用せず今後新しい考え方が必要になると思われる

34

付録1 デバイス作製プロセス

AlGaNGaN HEMT 構造結晶での基本的なデバイス作製プロセスをここで述べるデバ

イス作製の大まかな流れは図1のようになるまず個々の素子を電気的に分離を行うた

めに RIE(Reactive Ion Etching)法で結晶を削り落とし素子間分離を行うつぎにオーミ

ック電極を形成するため TiAl を EB 蒸着法で蒸着しアニールを行う続いてパッシベー

ション膜を堆積させ最後にショットキー電極として EB 蒸着法で NiAu を蒸着する

それぞれのプロセス工程での代表的なプロセス条件を表1に示す

ゲート電極形成

パッシベーション膜堆積

素子間分離

オーミック電極形成

図 1 プロセスフロー

35

表1 プロセス工程(手順と条件)

プロセス工程 プロセス手順条件

1 サンプル へき開

素子間分離プロセス

1 サンプルクリーニング アセトン煮沸3min

超音波洗浄(アセトン)3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

2 メサ用フォトリソグラフィー HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

3 ドライエッチング RIEガス BCl3 20SCCM

出力52W

エッチング時間25minutes

2

4 レジスト除去 アセトン煮沸超音波洗浄

(必要に応じて)リムーバ原液煮沸 3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

オーミック電極形成 3

1 サンプルクリーニング 21 と同じ

36

2 オーミック電極用フォトリソグラ

フィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ti=200ÅAl=2000Å

4 リフトオフ アセトン煮沸3min

超音波洗浄3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブロー

5 熱処理 電気炉650 10min N2雰囲気

パッシベーション膜堆積 4

1 サンプルクリーニング 21 と同じ

37

2 パッシベーション膜用フォトリソ

グラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

純水クリーニングリンス

窒素ブロー

3 パッシベーション膜堆積 EB 蒸着SiO2600Å

4 リフトオフ 34 と同じ

ショットキー電極形成

1 サンプルクリーニング 21 と同じ

2 ショットキー電極用フォトリソグ

ラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)5000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ni=500Å

抵抗加熱蒸着Au=500Å

5

4 リフトオフ 34 と同じ

38

付録2 C-V 特性およびキャリアプロファイル

C-V 測定には通常ショットキーダイオードが使われるショットキーダイオードの断面

図を図1に示すC-V 測定において測定対象の回路モデルはコンデンサと抵抗が並列にな

っている(図 2)そのためオーミック電極からショットキー電極直下までのアクセス抵抗は

誤差になるので電極間隔はできるだけ小さいほうが良い測定は印加した交流電圧信号と

電流の振幅位相差より容量成分と抵抗成分を測定しているAlGaNGaN HEMT 構造の

場合AlGaN 層が絶縁体の働きをするのでゼロバイアスでの容量は AlGaN 層の膜厚と電

極面積AlGaN 層の誘電率で決まる以下にゼロバイアスでの n-GaN と AlGaNGaN

HEMT 結晶での容量を示す

(ⅰ) n-GaN の場合

minus=

=

qkTV

qNt

tS

C

biD

GaNdepletion

depletion

GaN

0

0

2 εε

εε

ただし

(1)

(ⅱ) AlGaNGaN HEMT 構造の場合

AlGaN

AlGaN

tS

C 0εε= (2)

(C容量ε0真空の誘電率εGaNGaN の誘電率εAlGaNAlGaN の誘電率S電極面積

t t tdeple ion空乏層厚さ AlGaNAlGaN 層厚さq電子電荷NDドナー濃度Vbiビルトイン電

圧kボルツマン定数T温度)

Y G

39

C-V Meter ショットキー電極

オーミック電極

C

空乏層 アクセス抵抗

図 2 等価回路図 n型半導体

図 1 断面図

n-GaN の場合S=100times100μm2Vbi=10VND=1times1017cm-3のときt tideple on=100nm と

なり C=8pF 程度となる

C-V 測定を行うとショットキー電極直下部のキャリア濃度を求めることができるつぎ

にその原理を述べる

ドナー濃度を一定としウェハ面で深さ方向の 1 次元で解析をするとまずポアソンの

方程式より

εDqN

dyVd

minus=2

2

(3)

となる

式(3)を解くために境界条件を

VWVdydV

V

Wy

==

=

=

)(0

0)0(

(4)

とするこの条件で式(3)を解くと

yWqNyqNV DD

εε+minus= 2

2 (5)

となるよって空乏層幅 W は

minusminus=

qkTVV

qNW bi

D

ε2 (6)

となるこの空乏層の単位面積あたりの容量は

minusminus

==

qkTVV

qNW

C

bi

D

2

εε (7)

minusminus=

qkTVV

qNC biDε

212 (8)

となり1C2-V 特性の傾きからドナー濃度がわかる

つぎにドナー濃度が一定でない場合を考える微小領域では式(8)が成り立つとすると

40

DqNdVC

d

ε2

12

minus=

(9)

と書くことができるので 1C2を V で微分することよりドナー濃度がわかるまた空乏層

端は式(7)より W=εC なので微小領域の表面からの深さがわかるこの深さ情報とドナー

濃度情報よりキャリアプロファイルが作成できる

d(1C2)dV

1C2 ND[cm-3]

Depth[nm] Vg

図 3 1C2-Vg プロット図 図 4 キャリアプロファイル

41

付録 3 TLM 法とコンタクト抵抗

コンタクト抵抗を測定するにはクロスケルビン法や TLM(Transmission Line Model)法

が用いられるプロセス技術の確立していない GaN 系半導体ではプロセスが容易な TLM

法がよく用いられている

TLM 法の代表的はマスクパターンを図1に示すTLM 法では電極間隔を変化させなが

ら各電極間での抵抗値を調べることでシート抵抗(RS)とコンタクト抵抗(RC)が求められる

その原理を以下に示す

各電極間の等価回路モデルは図2のようになる電極間の抵抗は距離(L)に比例し幅(W)

に反比例するまたコンタクト抵抗は電極幅に反比例すると考えられるそのため測定

される抵抗(R)は

WR

WLR

R CS 2+= (1)

となる式1より L を x 軸R を y 軸にプロットするとy 軸切片が2RCW となり RCが

計算できるまた傾きから RSがわかる(図 3)

5μm 10μm 15μm 20μm 25μm 30μm

100μm

図1 TLM マスクパターン

切片=2RCW

傾き=RsW

測定値 線形近似

電極

RS RC RC

R

半導体基板 図 2 等価回路モデル

0 L

図 3 L-R プロット図

42

MOSFET 等の電子デバイスでは電流はウェハを横方向に流れるそのためコンタクト抵

抗は電極の幅にのみ依存すると考えているしかし物性的にはコンタクト抵抗は面積に

依存すると考える方が妥当であるそこでコンタクト抵抗が面積と電極幅にどのように影

[

0[V]一定としてい

る図 4 の微小区間の等価回路は図 5 のようになるこの等価回路より

響を受けるかを考える

電極のモデルを図 4 に示す電極は幅 W cm]とし電極の単位面積あたりの抵抗をρC[Ω

cm2]とするまた半導体のシート抵抗を RS[Ω]として電極の電位を V

)(xS IW

dxRdV = (2)

)(xVWdI =C dxρ

(3)

となる式変形すると

)(xS I

WR

dxdV

= (4)

)(xVWdI=

Cdx ρ (5)

式(4)をxで微分すると

ρc [Ωcm2]

Rs [Ω]

V0 [V] 電極 W [mm]

図 4 FET の電極モデル(2 次元)

半導体

43

dI

+x 方向

V(x)+dV ρc (Wdx) V(x)

Rs dxW I(x)-dI I(x)

図 5 微小区間での回路図

)(2

2

xS I

WR

dxVd= (4rsquo)

式(4rsquo)に式(5)を代入すると

)(2

2

xC

S VR

dxVd

ρ= (6)

γ2=Rsρcとすると xx BeAexV γγ += minus)( (7)

xrarr-infinで V(x)=0x=0 で V=V0より A=0B=V0 よって式(7)は xeVxV γ

0)( = (8)

となるまた I(x)については式(5)より

x

c

eVWdxdI γ

ρ 0= (9)

x

c

eVWxI γ

γρ 0)( = (10)

式(8)(10)より x=0 での抵抗 R は

WRR

W

WVWV

xIxVR

cs

c

sc

c

c

ρρ

ρ

γρ

γρ

==

===

0

0

)()(

(11)

44

となるよって電極の抵抗は W に反比例するそのため電極幅で規格化したものをコン

タクト抵抗とし

CSC RR ρ= [Ωmm] (12)

で定義するまた式(12)よりコンタクト抵抗はシート抵抗のルートに比例するのでシート抵

抗が大きいとコンタクト抵抗も悪く見える

45

付録 4 時間変化なしの場合の電子占有率(fT)の導出

トラップの電荷捕獲放出過程は伝導帯電子を捕獲する(e-capture)伝導帯に電子を放

出する(e-emit)価電子帯のホールを捕獲する(p-capture)価電子帯にホールを放出する

(p-emit)の 4 種類が考えられるそれぞれの反応速度は以下の 4 つの式で与えられる

(ⅰ) e-capture

)1( TnT fnC

dtdf

minus= (1)

(ⅱ) e-emit

TnT fe

dtdf

minus= (2)

(ⅲ) p-capture

TpT fpC

dtdf

minus= (3) (iv) ホール放出 (iii) ホール捕獲

(i) 電子捕獲 (ii) 電子放出

ホール

電子

トラップ

(ⅳ) p-emit

)1( TpT fe

dtdf

minus= (4)

(fTトラップの電子占有率t時刻n電子密度pホール密度Cn電子捕獲係数Cpホー

ル捕獲係数en電子放出係数epホール放出係数)

電子捕獲係数とホール捕獲係数はそれぞれ Cn=σnvthnCp=σpvthp(σn電子の捕獲断面積

σpホールの捕獲断面積vthn電子の熱平衡速度vthpホールの熱平衡速度)で表せるま

た熱平衡速度は 3kT2=m ve thn22=mpvthp22 である式 1~4 をまとめて整理すると

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (5)

となる

つぎに熱平衡状態(全てのフェルミ準位EFが一致)で時間変化がないときについて考え

るまずトラップの電子占有率はフェルミ分布となるとして

46

minus

+=

kTEE

fFT

T

exp1

1 (6)

(ETトラップ準位)

とする伝導帯での電子密度の時間変化はトラップによる電子の捕獲と放出の 2 通りなの

TnTTnT feNfCnNdtdn

+minusminus= )1( (7)

(NTトラップ密度)

となる時間変化なしとすると dndt=0 なので enについて整理すると

T

Tnn f

fnCe minus=

1 (8)

となるここで式(8)に式(6)を代入すると

minus

+

minus

+minus

minusminus=

kTEE

kTEE

CkT

EENe

FT

FT

nFC

Cn

exp1

1

exp1

11

exp (9)

nFTFC

Cn CkT

EEkT

EENe

minus

minusminus= expexp (10)

nnTC

Cn CnCkT

EENe 1exp =

minusminus= (11)

minusminus=

kTEE

Nn TCC exp1 (12)

となりenはトラップの準位と捕獲断面積で決まることがわかる同様にして

( TpTTpT feNfCpNdtdp

minusminus= 1 ) (13)

より

47

ppVT

VT

Tpp CpC

kTEE

Nf

fpCe 1exp1

=

minusminus=

minus= (14)

minus

=kT

EENp TV

V exp1 (15)

となる

以上のことを利用して式(5)を変形するまず式(5)に式(11)と式(14)を代入すると

( ) ( TpTpTnTnT fCpfpCfCnfnC

dtdf

minus+minusminusminus= 11 11 )

)

(16)

となる時間変化なし(dfTdt=0)として fTについて整理すると

( ) ( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (17)

となりトラップの電子占有率は電子密度ホール密度の関数になる

48

謝辞

本研究の遂行にあたって終始懇切なる御指導と御鞭撻を頂きました徳島大学工学部電

気電子工学科 大野泰夫 教授に心より感謝の意を表します

本研究を進めるにあたり適切な御指導と有益なご教示を賜りました徳島大学工学部電

気電子工学科 新谷義廣 教授並びに徳島大学工学部電気電子工学科 酒井士郎 教授に深

く感謝いたします

本研究を進めるにあたり御指導を賜りました徳島大学工学部電気電子工学科 富永喜久

雄 助教授ならびに徳島大学工学部電気電子工学科 講師 直井美貴先生西野克志先生助

手 江南先生に深く感謝します

本研究を進めるにあたり多大なご尽力を賜りました文部科学技官 稲岡武氏に深く感謝

いたします

本研究を進めるにあたり御指導を賜りました徳島大学サテライトベンチャービジネス

ラボラトリー ポストドクター 敖金平氏に深く感謝します

共に議論を重ねた研究員 西薗和博氏をはじめ大野研究室ならびに新谷研究室酒井研究

室サテライトベンチャービジネスラボラトリーナイトライドセミコンダクター株式会

社の皆様に心より感謝いたします

最後に本年度で定年退官される文部科学技官 近藤俊昭氏には研究室配属時より研究だ

けでなく将来設計においても有益なご教示を賜りました近藤技官は大変な情報通でおら

れ毎日午後 5 時以降に学生室に来られては昔の電気電子工学科や学生間の恋愛状況を熱

心に語られておりました研究の合間に近藤技官の話に耳を傾けながら一服するのが大野

研究室での日課でありましたここに近藤技官のこれまでのご活躍に敬意を表すると共に

本研究を進めるにあたり多大なご尽力を賜りましたことに深く感謝します

49

参考文献

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c

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ラグのシミュレーション 電子情報通信学会 ED 91-141 (1992)

51

著者のこれまでの研究発表

著論文

主著論文

1 菊田大悟 敖金平 大野泰夫 ldquoオープンゲート FET による AlGaNGaN HEMT 構造

の表面準位測定rdquo 信学技報 ED2002-210 (2002)

共著論文

1 Katsushi Nishino Daigo Kikuta Shiro Sakai ldquoBulk GaN growth by direct

synthesis methodrdquo Journal of Crystal Growth 237-239 pp922-925 (2002)

2 Jin-Ping Ao Daigo Kikuta Yasuo Ohno ldquoCopper-Gate AlGaNGaN HEMTs with

Low Gate Leakage Currentrdquo 信学技報 ED2002-211 (2002)

学術講演会発表 講演会名 発表年月日 題目 発表者

応用物理学

会学術講演

2002 年 9月 26 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

電子情報通

信学会 電子デバイス

研究会

2002 年 10月 10 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

52

  • プロセス手順条件
  • 素子間分離プロセス
Page 9: AlGaN/GaN HEMT 構造表面準位の電気的評価 に関する研究ohnolab.deca.jp/wp-content/lab_data/pdf_a/2003_D_Kikuta_doc.pdf · イスシミュレーションによる評価も行った。

第3章 オープンゲート FET の作製と基本性能評価

31 はじめに

この章ではオープンゲート FET を作製するにあたりAlGaNGaN HEMT 結晶構造とデ

バイス作製法およびデバイス基本性能評価について述べる

32 試料構造とデバイス作製

本研究に用いた結晶ウェハは 2 枚であるそれぞれの結晶構造を表 31 に示しウェハ断面

図を図 31 に示す両ウェハとも基板はサファイア基板で膜厚 330μm であるその上に

MOCVD(Metal-Organic Chemical Vapor Deposition)法でアンドープの GaN を 1 または 2

μm 成長しその後アルミニウムの組成が 2631のアンドープの AlGaN を約 30nm 成長

してある評価用サンプルはそれぞれのウェハから 1 個ずつ作製したウェハ A から作製

したサンプルをサンプル A としウェハ B から作製したサンプルをサンプル B とする

デバイス作製は徳島大学大野研究室の基本作製プロセス(付録1)に沿って行ったプ

ロセスフロー図を図 32 に示すまずRIE(Reactive Ion Etching)法でエッチングし素子

間分離を行ったつぎにソースドレイン電極として電子線蒸着法を用いて TiAl を

20200nm 蒸着したその後オーミック電極化アニールとして窒素雰囲気中で 65010

分間のアニールを行ったつぎにパッシベーション膜として SiO2を電子線蒸着法で 60nm

堆積した最後にゲート電極として NiAu を 5060nm を電子線蒸着法で蒸着した

表 31 ウェハ構造

ウェハ A ウェハ B

材料 組成比 膜厚

[μm]

不純物濃度

[cm-3] 組成比

膜厚

[μm]

不純物濃度

[cm-3]

Undoped-AlGaN Al=026 003 Al=031 0025

Undoped-GaN 2 1

サファイア基板 330 330

8

ウェハカット

ゲート電極形成

(電子線蒸着NiAu 5060nm)

パッシベーション膜堆積

(電子線蒸着SiO2 60nm)

素子間分離(RIE)

(エッチング深さ60nm)

アニール

(N2中65010min)

オーミック電極形成

(電子線蒸着TiAl 20200nm) 2DEG

AlGaN

i-GaN

サファイア基

図 31 ウェハ断面図

図 32 プロセスフロー図

9

サファイア基板 サファイア基板

絶縁体膜

(SiO2)

ソースドレイン電極 ソースドレイン電極

ゲート電極

(a) MES 型 (b) MIS 型

図 33 デバイス構造(断面図)

33 基本性能の評価

今回作製したデバイスの基本性能の評価としてゲート長 4μm の MESFET と MISFET

を用いたそれぞれのデバイス構造を図 33 に示すゲート幅は 50μm でソースゲート

間ゲートドレイン間は 4μm であるそれぞれの Id-Vd特性を図 34 に示す図 34 よ

りサンプル AB とも良好なピンチオフをしているのがわかりMES 型MIS 型ともトラ

ンジスタとして動作していることがわかるサンプル A では熱等に起因していると思われ

るドレインコンダクタンス(gd)が負の部分があるまたドレイン電圧を 0 から 15V へ

上げていく方向と 15 から 0V へ下げていく方向でドレイン電流が異なっておりトラップ

等の影響が出ているものと思われるつぎに同じトランジスタでの Id-Vg特性を図 35 に示

す図 35 よりサンプル AB とも MIS 型においてゲートリーク電流が MES 型に比べて大

幅に減少していることがわかりSiO2 膜が絶縁体として機能していることがわかるしか

し通常 MIS 型の場合はゲート容量が減少するためドレイン電流は小さくなり相互コン

ダクタンスも小さくなる今回ドレイン電流値に差がないこのことは SiO2膜が良好な絶

縁膜でなく導電性がありゲート容量は MES 型と同じであると考えられる一方SiO2 の

容量測定の結果 25~26pF と絶縁膜として機能している結果も得られているこれらのこと

から直流においては導電膜として働き高周波では絶縁膜として働いていると考えられる

そこで相互コンダクタンス(gm)の周波数分散を測定した相互コンダクタンスは以下のよう

な式で表される

10

0 5 10 150

5

10

15

20

Vd [V]

I d [m

A]Vg 1 to ndash8V ndash1V step

0 5 100

5

10

15

20

Vd [V]

I d [m

A]

Vg 1 to ndash8V ndash1V step

0 5 10 150

5

10

15

20

Vd [V]

I d [m

A]

Vg 1 to ndash8V ndash1V step

0 5 100

5

10

15

20

Vd [V]

I d [m

A]Vg 1 to ndash8V ndash1V step

(c) (d)

(a) (b)

15

15

図 34 Id-Vd特性 (a) サンプル A(MES 型)

(b) サンプル A(MIS 型) (c) サンプル B(MES 型)

(d) サンプル B(MIS 型)

di

m VL

WCg

micro= (線形領域) (31)

( Tgi

m VVL

WCg minus= )micro

(飽和領域) (32)

(gm相互コンダクタンスμ移動度Wゲート幅Lゲート長Ci絶縁膜容量Vdドレイ

ン電圧Vgゲート電圧VTしきい値電圧)

そのため相互コンダクタンスの周波数依存を調べることで絶縁膜の周波数特性を調べるこ

11

とができる図 36 に相互コンダクタンスの周波数特性を示す図 36 より MIS 型におい

て 10~1kHz にかけてコンダクタンスが減少していることがわかるこのことより絶縁膜

容量に周波数依存性があることが確認できたまたgmの分散点より SiO2の抵抗率は 56

times109Ωcm であることがわかったこの値は AlGaN 層のフェルミ準位が伝導帯より 1eV

の場所にピンニングされているとした場合AlGaN の抵抗率が 6times1013Ωcm になることを

考えると小さいように思われる

つぎに電界効果移動度の測定結果を図 37 に示すサンプル A では移動度の最大値が

2400cm2Vs と良好な結果が得られた一方サンプル B では 400cm2Vs 程度しか得られな

12

ndash10 ndash5 010ndash6

10ndash5

10ndash4

10ndash3

10ndash2

10ndash1

0

50

100

Vg [V]

I d [A

]

Vd=01V

Vd=10V

Vd=10V

Vd=01V

Idgm

gm

[mSm

m]

ndash10 ndash5 010ndash6

10ndash5

10ndash4

10ndash3

10ndash2

10ndash1

0

50

100

Vg [V]

I d [A

]

Vd=01V

Vd=10V

Vd=10V

Vd=01V

Idgm

gm

[mSm

m]

ndash10 ndash5 010ndash6

10ndash5

10ndash4

10ndash3

10ndash2

10ndash1

0

50

100

Vg [V]

I d [A

]

Vd=01V

Vd=10V

Vd=10V

Vd=01V

Idgm

gm

[mSm

m]

ndash10 ndash5 010ndash6

10ndash5

10ndash4

10ndash3

10ndash2

10ndash1

0

50

100

Vg [V]

I d [A

]

Vd=01V

Vd=10V

Vd=10V

Vd=01V

Idgm

gm

[mSm

m]

(a) (b)

(c) (d)

図 35 Id-Vg特性 (a) サンプル A(MES 型) (b) サンプル A(MIS 型) (c) サンプル B(MES 型) (d) サンプル B(MIS 型)

102 104 1060

05

1

15

2

STDFET

MISFET

Lg=4μm Wg=50μmVd=1V Vg=ndash4V

g m [m

S]

Frequency [Hz]

図 36 相互コンダクタンスの 周波数分散

かったこのことからウェハ B は残留不純物や格子結晶欠陥等による電子の散乱が大き

いと思われ結晶性がよくないと推察される

C-V 測定の結果を図 38 に示すサンプル A では位相角が 60deg以上でありゲートリーク

が少なく正確な測定ができていると思われるサンプル B では位相角が 60degを下回ってお

り精度が若干落ちているこの C-V 測定結果からキャリアプロファイルを作成(付録 2 参

照)すると図 39 のようになるサンプル AB とも AlGaNGaN 界面に 1times1020cm-3程度の

電子が出ており界面から 200nm の深さでは 1times1016cm-3以下となっているこのことか

ら AlGaNGaN 界面でシート状のキャリアが存在していることがわかりまたノンドー

ndash8 ndash6 ndash4 ndash2 00

1000

2000

3000

Vg [V]

Mob

ility

[cm

2 Vs]

ndash8 ndash6 ndash4 ndash2 00

1000

2000

3000

Vg [V]

Mob

ility

[cm

2 Vs]

(b) (a)

図 37 電界効果移動度 (a) サンプル A (b) サンプル B

13

ndash10 ndash8 ndash6 ndash4 ndash2 00

20

40

60

80

100

ndash120

ndash60

0

60

120

Voltage [V]

Cap

acita

nce

[pF] Phase [degree]

ndash10 ndash8 ndash6 ndash4 ndash2 00

20

40

60

80

100

ndash120

ndash60

0

60

120

Voltage [V]

Cap

acita

nce

[pF] Phase [degree]

(b) (a)

図 38 C-V 測定結果 (a) サンプル A (b) サンプル B

プの GaN 層では高抵抗となっていることがわかる

最後にソースドレイン電極のコンタクト抵抗(RC)を TLM(Transmission Line Model)

法(付録 3 参照)で求めたその結果を図 310 に示す図 310 よりサンプル A ではシート抵

抗(RS)が 464Ωと移動度とキャリア密度から計算される予測値とほぼ合致していたま

たコンタクト抵抗は 138Ωmm と良好な値であったサンプル B においてもシート抵抗

が 262times103Ωと予測値と合致していたコンタクト抵抗は 352Ωmm と良くない値で

あった

0 200 400 6001014

1016

1018

1020

1022

Depth [nm]

Car

rier C

onc

[cm

ndash3]

0 200 400 6001014

1016

1018

1020

1022

Depth [nm]

Car

rier C

onc

[cm

ndash3]

(b) (a)

図 39 キャリアプロファイル (a) サンプル A (b) サンプル B

14

0 10 20 30 400

50

100

150

200Rs=464 [Ω]Rc=138[Ωmm]

R=RsWtimesL+2RcW

Length [μm]

Res

ista

nce

[Ω]

0 10 20 30 40

400

800

1200

1600Rs=262times103 [Ω]Rc=352 [Ωmm]

R=RsWtimesL+2RcW

Length [μm]R

esis

tanc

e [Ω

]

(b) (a) 0

図 310 TLM 測定結果 (a) サンプル A (b) サンプル B

15

第4章 オープンゲート FET を用いた表面準位の測定 41 はじめに

界面表面準位の測定にはXPS法やMISFETのC-V特性からTerman法を用いて界面表面

準位密度を見積もることが多い本研究で用いたオープンゲートFETは界面表面準位密度

を見積もることは困難であるが界面表面準位が電子トラップ型かホールトラップ型か

を容易に判別できる利点があるまたエネルギー準位がバンドのどのあたりにあるかも

ある程度検討をつけることができる本章ではオープンゲートFETによる界面表面準位の

測定について述べ電子トラップとホールトラップの性質についても考察する

42 オープンゲート FET の構造

測定に用いたオープンゲート FET の構造を図 41に示すオープンゲート FET は通常

の FET 構造でゲート電極のチャネル中央部を取り除いた構造になっているゲート長は

100μmチャネル幅 20μmオープンゲート部の幅は 14μm であるオープンゲート部

のチャネル伝導度はパッシベーション膜と半導体界面の界面電位を反映するそのため

チャネルの伝導度を測定することで界面電位が測定できることになる定量的な比較のた

めにゲート電極を除去していないスタンダード FET除去部に SiO2を堆積させたオープン

ゲート FETSiO2を堆積させていないオープンゲート FET の3種類を用意した

ゲート電極 SiO2パッシベーション

ゲート電極

2DEG

GaN 層

チャネル パッシベーション

(b) (a) ドレイン電極

ソース電極

図 41 オープンゲート FET の構造図 (a)平面図 (b)断面図

16

43 オープンゲート FET の I-V 特性

まずサンプル AB の Id-Vd特性を図 42 に示すチャネル部全面に金属ゲートのある通常

の MES 型の場合(図 42(a)(d))サンプル AB ともトランジスタとして機能していること

がわかるオープンゲート FET のパッシベーション膜なしの場合(図 42(b)(e))ゲート電

極直下部でのみドレイン電流を制御できるのでドレイン電流を遮断できないほ

型の特

性になっているそれに対してオープンゲート FET のパッシベーション膜ありの場合(図

42(c)(f))サンプル A ではまともなトランジスタの Id-Vd特性となりサンプル B でもパ

ッシベーション膜なしの場合に比べるとドレイン電流がより多く制御されていることがわ

かる

つぎにオープンゲート FET の Id-Vg特性を図 43 に示すまずサンプル A では全面ゲー

ト金属を付けてある通常 MES 型の場合理想的な Id-Vg 特性となっているオープンゲー

ト FET でパッシベーションとしての SiO2 なしの場合ドレイン電流はしきい値まではゲ

ート電極直下部の電流減少分があるのでドレイン電流は減少しているが開口部はゲート

電極で制御できずドレイン電流を遮断できていないそれに対して SiO2ありの場合開口

部の電位がゲート電極で制御されドレイン電流を遮断できているサンプル B でも通常

MES 型および SiO2なしのオープンゲート FET の場合サンプル A と同様な特性を示して

いるSiO2 ありのオープンゲート FET の場合サンプル A と違ってドレイン電流を遮断

できていないが SiO2なしに比べるとドレイン電流を減少分が多いこのことはゲート電極

の幅が変わっていると考えられるので gmよりゲート電極幅を見積もってみるFET の直線

領域における相互コンダクタンス(gm)は

LVWC

g dim

micro= (41)

(μ移動度Wゲート幅Ci絶縁膜容量Vdドレイン電圧Lゲート長)

で表されるそこで SiO2 なしのオープンゲート FET と SiO2 ありのオープンゲート FET

の相互コンダクタンスの比からゲート幅が見積もれる

mnp

mwpnpwp g

gWW = (42)

17

18

0 5 100

Vd [V]

0 5 100

1

2

I d [m

A]

Vd [V]

Vg 0 to ndash10V ndash1V step

0 5 10 50

1

2

I d [m

A]

Vd [V]

Vg 0 to ndash10V ndash1V step

0 5 10 150

Vd [V]

0 5 10 150

1

2

Vg 0 to ndash8V ndash1V step

I d [m

A]

Vd [V]

0 5 10 150

1

2Vg 0 to ndash8V ndash1V step

I d [m

A]

Vd [V]

15

1

2

I d [m

A]

Vg 0 to ndash10V ndash1V step

15

1

1

2Vg 0 to ndash8V ndash1V step

I d [m

A](d)

(e)

(f)

図 42 オープンゲート FET の Id-Vd特性 (a) サンプル A 通常 MES 型 (b) サンプル A パッシベーションなし (c) サンプル A パッシベーションあり (d) サンプル B 通常 MES 型 (e) サンプル B パッシベーションなし (f) サンプル B パッシベーションあり

(c)

(b)

(a)

(WwpSiO2ありのゲート幅WnpSiO2なしのゲート幅gmwpSiO2ありの相互コンダクタン

ndash10 ndash5 00

10

20

30

40

Vg [V]

I d [μ

A]

SiO2なし

SiO2あり

全面ゲート金属

Vds=01V

ndash15 ndash10 ndash5 00

10

20

30

40

Vg [V]

I d [μ

A]

SiO2なし

SiO2あり

全面ゲート金属

Vds=01V

(b) (a)

図 43 オープンゲート FET の Id-Vg特性 (a)サンプル A (b)サンプル B

スgmnpSiO2なしの相互コンダクタンス)

式(42)を用いて実際に計算してみると Wnp=6μmgmwp=106times10-6Sgmnp=50times10-7S と

すると Wwp=127μm となり6~7μm ほどゲート幅が大きくなっている

これらの結果よりサンプル AB とも開口部の表面電位が両側のゲート電極に制御されて

いることが示唆されているこのような現象が起こる原因として SiO2AlGaN 層界面にホ

ールトラップ型の界面準位が存在することで説明できる[12]

44 電子トラップとホールトラップ

本論文でいう電子トラップとホールトラップの定義について述べるまず電子トラッ

プとはトラップの帯電量が伝導帯の電子と交換速度が速いために伝導帯の電子の量つま

り電子の擬フェルミ準位によって決まるものをいう逆にホールトラップとはトラップの

帯電量が価電子帯のホールと交換速度が速いために価電子帯のホールの量つまりホー

ルの擬フェルミ準位によって決まるものをいう

一般に深い準位のモデルには Shockley-Read-Hall(SRH)統計が用いられるそれによる

とトラップの電子占有率 fTは以下のようになる

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (43)

(t時刻n電子濃度pホール濃度Cn電子捕獲係数Cpホール捕獲係数en電子放出係

数epホール放出係数)

19

式(43)において時間変化しないとすると dfTdt=0 となりfTについて整理すると

)()( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (44)

となる(付録 4 参照)

この fT が電子の擬フェルミ準位(Efn)とホールの擬フェルミ準位(Efp)に対してどのように

変化するのかシミュレーションしてみるシミュレーションするのは窒化ガリウムとして

各パラメータを表 41 のようにしたトラップの準位を価電子帯より 10~25eV のものま

で変化させたときの fTの変化を図 44(a)~(e)に示す

表 41 fTシミュレーションのパラメータ

パラメータ 値

禁制帯幅 (Eg) 342 [eV]

電子有効質量 (me) 0228

ホール有効質量 (mp) 06

伝導帯有効状態密度 (NC) 274times1018 [cm-3]

価電子帯有効状態密度 (NV) 117times1019 [cm-3]

電子捕獲断面積 (σe) 1times10-13 [cm2]

ホール捕獲断面積 (σp) 1times10-13 [cm2]

図 44(a)~(e)よりトラップ準位が 10~15eV までは fTが大部分でホールの擬フェルミ準

位によって決まっていることがわかるまた20~25eV まででは大部分で電子の擬フェ

ルミ準位によって決まっている172eV のものはトラップが中間的な性質を示している

本論文では電子の擬フェルミ準位でトラップの帯電量が決まるトラップを電子トラップ

ホールの擬フェルミ準位でトラップの帯電量が決まるトラップをホールトラップとしたが

実際にはトラップの準位が伝導帯に近い場合電子トラップとなり価電子帯に近い場合

ホールトラップになっていることがわかる

これらのことより電子トラップ(ET)は電子の擬フェルミ準位に従うのでトラップを含む

領域は n 型半導体に似た性質を示すようになりホールトラップ(HT)はホールの擬フェル

20

ET=20eV

5 1 15 2 25 3Efn [eV] 005

115

225

335

Efp [eV]0

02

04

06

08

1

fT

ET=172eV

0 05 1 15 2 25 3 35Efn [eV] 05

115

225

3

Efp [eV]0

02

04

06

08

1

fT

ET=15eV

0 05 1 15 2 25 3 35Efn [eV] 0

051

152

253

35

Efp [eV]0

02

04

06

08

1

fT

ET=10eV

05 1 15 2 25Efn [eV] 051

152

253

35

Efp [eV]0

02

04

06

08

1

fT

ET=25eV

01 15 2 25 3 35Efn [eV] 0

051

152

253

Efp [eV]0

02

04

06

08

1

fT

(d)

(b) (a)

(c)

(e) 図 44 fTシミュレーション

(a)ET=10eV (b)ET=15eV

(c)ET=172eV (d)ET=20eV

(e)ET=25eV EV EC

35

EC 05

EV

EC

0EV

3 35EC

0EV EC

EV EC

EV

EC EV

35

EC

0

EV

EC

EV 35EC

0 0EV

ミ準位に従うので p 型半導体に似た性質を示すようになるそこで n-ET-n 型半導体接合

n-HT-n 型半導体接合p-ET-p 型半導体接合p-HT-p 型半導体接合のバンド図を考えてみ

るまず n-ET-n 型半導体接合の場合電子トラップが n 型半導体に似た電位分布を示し電

子トラップを含む部分は傾斜を持った電位分布になる(図 45(a))n-HT-n 型半導体接合の

場合ホールトラップを含む部分は p 型半導体に似た電位分布となるので左側の接合が pn

接合の逆方向となり右側が順方向となるので印加した電圧のほとんどは左側に印加され

る(図 45(b))p-ET-p 型半導体接合の場合右側の接合が pn 接合の逆方向となるので印加

した電圧の大部分は右側の接合に印加される(図 45(c))p-HT-p 型半導体接合の場合ホー

21

(b) (a)

EC

EV

EF

EC

EV

EF EV

EF

EV

EF EC

HT 型

ET 型

ET 型 n 型

n 型

n 型 n 型

p 型 (d)

p 型 p 型

p 型 (c)

EC

HT 型

図 45 トラップを含む pn 接合のバンド図 (a)n-ET-n 型 (b)n-HT-n 型 (c)p-ET-p 型 (d)p-HT-p 型

ルトラップを含む部分は傾斜を持つようになる(図 45(d))

45 オープンゲート FET の I-V 特性の考察

実験結果より SiO2 ありのオープンゲート FET では開口部の電位を両側のゲート電極で

制御できドレイン電流を遮断することができた逆に SiO2 なしのオープンゲート FET

ではドレイン電流を遮断できなかったこのような現象について SiO2 と AlGaN 層の界面

のトラップで説明する

説明に先立ってショットキー電極を 2 つの種類に分類する1つはショットキー電極の

フェルミ準位が半導体のミッドギャップより伝導帯側にピンニングされ半導体表面で電

子が多くなっているものであり(図 46(a))もう一方はショットキー電極のフェルミ準位が

半導体のミッドギャップより価電子帯側にピンニングされ半導体表面でホールが多くな

っているものである(図 46(b))本論文では前者を N 型のショットキー電極後者を P 型

22

(b) (a)

06eV

EV

EF

EC ΦB=08eV

26eV

EV

EF EC

ΦB=08eV

図 46 ショットキー電極の分類 (a) N 型ショットキー電極 (b) P 型ショットキー電極

のショットキー電極と呼ぶ

前項で電子トラップを含む領域ではその部分は n 型半導体の電位分布を示しホールト

ラップを含む領域ではその部分は p 型半導体の電位分布を示すことを説明したその理論

をオープンゲート FET に用いる

オープンゲート FET の断面図(図 47)で2DEG の電位を 0V としショットキー電極に負

の電位を印加した状態でショットキー電極から AlGaN 層表面を通って 2DEG へのバン

ド図を図 48に示すバンド図はショットキー電極がN型の場合とP型の場合SiO2AlGaN

界面が電子トラップ(ET)の場合とホールトラップ(HT)の場合の組み合わせで 4 種類考えら

れるまずショットキー電極が N 型であり SiO2AlGaN 界面が電子トラップの場合(図

48(a))界面が電子トラップなのでその部分は n 型半導体と考えられるそのため電極部-

界面-2DEG は n-n-n 型半導体接合のため界面の電位は傾斜を持つショットキー電極が P

型であり界面が電子トラップ型の場合(図 48(b))p-n-n 型半導体接合と考えられるのでシ

ョットキー電極と界面が pn 接合の逆方向となり電位差はこの部分に集中しAlGaN 層の

表面の電位は 2DEG の電位とほぼ同じになるつぎにショットキー電極が N 型で界面がホ

ールトラップ型の場合(図 48(c))n-p-n 型半導体接合と考えられショットキー電極と界

面は pn 接合の順方向となるしたがってショットキー電極と界面には大きな電位差は生じ

23

(d)

(b)

(c)

(a)

GaN

AlGaN 界面

電極

GaN

AlGaN 界面 電極 Ec

Ef

Ev ショットキー電極

界面 ET型HT型

AlGaN

2DEG n型

図 47 オープンゲート FET の断面図

図 48 オープンゲート FET の電位分布 (a)N-E-n 型 (b)P-E-n 型 (c)N-H-n 型 (d)P-H-n型

ず電極に印加した電位は AlGaN 層と 2DEG の間に印加される最後にショットキー電極

が P 型で界面がホールトラップの場合(図 48(d))p-p-n 型半導体接合になるのでショット

キー電極と界面には大きな電位差が生じず電極に印加した電圧は界面と2DEG の間に印

加される

以上のことよりオープンゲート FET 断面図で電位分布を考えると図 49 のようになる

N-ET-n 型P-ET-n 型の場合開口部の電位はゲート電極で制御できないので開口部の電

位は2DEG の電位とほぼ同じになる(図 49(b))N-HT-n 型P-HT-n 型の場合開口部の

電位はゲートの電位と一致する(図 49(c))

これらのことよりオープンゲート FET の Id-Vg特性を考えると図 410 のようになると

思われるまずN-HT-n 型P-HT-n 型の場合界面の電位はゲート電極の電位と等しい

ので通常の FET と同様に電流は減少するP-ET-n 型の場合0~VTV まではゲート直下部

の電流減少分があるためドレイン電流は減少するがオープン部の界面の電位はゲート電極

の電位で制御できないのでドレイン電流は流れたままであるN-ET-n 型の場合界面での

抵抗とAlGaN層の抵抗の大小関係で特性が変化するので一概に2つの場合には分類できな

いこれらの分類は pn 接合の逆方向の抵抗は極めて高く半絶縁性部分よりも高いという

24

界面 E 型H 型

ショットキー電極 N 型P 型

AlGaN Id

N-H-n 型 N-E-n 型

P-E-n 型

0 VT

Ψfn

Vg

オープン部 ゲート ゲート

Ψs

Ψs (界面)

Ψfn (チャネル)

Vg

オープン部 ゲート ゲート

2DEG n 型

Vg

図 410 オープンゲート FET の Id-Vg 特性概念図

図 49 界面のバンド図 (a) オープンゲートFETの断面図

(b) N-E-n 型P-E-n 型 (c) N-H-n 型P-H-n 型

前提のため抵抗層の長さや GR センターの濃度が極端な値の場合は異なってしまう可能

性はある

測定結果(図 43)と概念図(図 410)を比較すると今回作製した SiO2ありの FET には3つ

の可能性があるN-HT-n 型P-HT-n 型かN-ET-n 型で AlGaN 層の抵抗が非常に高い場

合である今回の FET の AlGaN 層はアルミ組成 03 程度でそれほど高くなくまたゲー

トリーク電流も比較的大きいので前2者のいずれかになっていると思われるすなわち

界面準位はホールトラップ型である一方SiO2無しの場合は N-ET-n 型または P-ET-n 型

及び界面層の抵抗が AlGaN 層の抵抗より高いホールトラップ型の界面準位の場合も考え

られる界面準位による界面の電気伝導度とは界面に接した AlGaN 中のキャリアが伝導

を担うのでワイドバンドギャップの場合ピンニング準位によっては大きな抵抗になっ

てしまう場合もあり得る

SiO2 付きの場合構成は N-HT-n 型P-HT-n 型のいずれかであることが推定された

25

GaAs の場合はショットキー電極のバリア高が 08eV 程度有ればピンニング準位が充満帯

に近いのでP型になる[10]GaNの場合ではバリア高が08eV程度ではまだ伝導帯に近く

N型であると考えられるこれを調べるためにオープンゲート FET においてチャネル両側

端おいた2つのゲート電極に異なった電位を与えた場合について測定を行った

界面準位が HT 型の場合チャネルとの間は pn 接合逆バイアスと同じで AlGaN 層中に電

位勾配が形成される表面の2つのショットキー電極間に電位差を与えた場合にはショッ

トキー電極-界面-ショットキー電極が N-HT-N 型か P-HT-P 型の構成になるこれらの場合

の電位分布は図 411 に示すようになるN-HT-N 型の場合は界面準位部の電位は両ショット

キー電極の低い方の電圧になりP-HT-P 型の場合には両電極電位を線形につないだ斜めの

電位分布になる一方の電極に一定の負バイアス Vg2を与え他方の電極の電圧をゼロから

負の方向に変化させた場合N-HT-N 型では表面電位はVg1=Vg2までは低い電位のVg2にな

るためチャネル電流は変わらずVg2以下になるとVg1が制御するために減少する一方

P-HT-P 型の場合には表面電位はVg1の影響を半分受けチャネル電流はVg1Vg2の平均電

圧で制御された形となるその様子を図 412 に模式的に示した

実際にオープンゲート FET で測定した Id-Vg特性を図 413 に示す測定はソースドレイ

ン電極間に 01V 印加しゲートバイアスは片側(Vg2)を 0V-2V-4V-6V-8V と固

定し他方のゲートバイアス(Vg1)を 0V から負の方向へ掃引した掃引には1本あたり

約1時間をかけている概念図(図 412)と実測図(図 413)を比較すると SiO2ありのオ

ープンゲート FET は予想通り N-HT-N 型でショットキー電極がN型であることを示して

いる

ゲート1

ゲート2

界面

界面 ゲート1

ゲート2 (a) (b)

Ef

Ec

Ev

Ef Ev

Ec

図 411 オープンゲート FET の電位分布 (a)P-H-P 型 (b)N-H-N 型

26

ndash8 ndash6 ndash4 ndash2 00Vg1 [V]

ndash4Vndash6V

20

40Vg2=0V

ndash2V

Vd=01V破線理想的なホール

トラップの線

Vg1=Vg2

N-H-N 型

P-H-P 型

Id

I d [μ

A]

Vg1

図 412 両側ゲートに異なるバイアスを印

加した Id-Vg特性概念図 図 413 両側ゲートに異なるバイアスを

印加した Id-Vg 特性実測図

46 まとめ

今回オープンゲート FET を用いて AlGaNGaN HEMT 構造結晶の表面準位を評価し

たSiO2なしの場合ドレイン電流は制御できなかったSiO2ありの場合ドレイン電流

を制御できたまたSiO2ありのオープンゲート FET において 2 つのゲート電極に異なっ

た電位を印加した場合オープン部の電位は低い側の電位に支配されたこれらのことは

SiO2と AlGaN 界面にホールトラップ型の準位が存在することで説明できた

27

第5章 デバイスシミュレーションを用いた表面準位の考察

51 はじめに

第 4 章においてオープンゲート FET で開口部にホールトラップ型の表面準位が存在する

と開口部の電位がゲート電極で制御できることを推察した第 5 章ではこの推察の裏付け

としてデバイスシミュレータを用いて理論的に考察する

今回用いたデバイスシミュレータは ISE 社の DESSIS であるこのシミュレータではワ

イドバンドギャップ半導体のシミュレーションが行えるほか 3 次元のシミュレーションも

行うことができるオープンゲート FET ではドレイン電流をゲート電極と平行に流すため

3 次元のシミュレーションを行う必要がありその点で DESSIS は最適であった

52 デバイスシミュレーション

デバイスシミュレーションとは半導体デバイスの電気的特性を予測するツールである

主にデバイス構造の最適化などに用いられている結晶成長プロセス技術の成熟した Si

半導体ではイオン注入や拡散のシミュレーションができるプロセスシミュレーションから

LSI の回路シミュレーションまで一貫しておこなうことができるようになっている

デバイスシミュレーションは基本的にポアソン方程式とキャリア輸送方程式の2つを連

立して解いているまずコンタクトや界面での境界条件とキャリア分布でポアソン方程

式を解きデバイス内のポテンシャルを求めるその後各キャリアに対する輸送方程式を

このポテンシャルのもとで解くこの過程を繰り返すことで最終的な解を求めている

輸送方程式にはボルツマン輸送方程式が用いられているしかしボルツマン輸送方程

式は一般に複雑で解析的に解くことは不可能であるそこで様々な近似を行うことで解析

的に解けるようにしている近似法としては一般的にはドリフト拡散法が用いられている

この近似はキャリアの流れをドリフトと拡散で表しているこのモデルでほとんどのデバ

イスにおいてシミュレーションを行うことができるしかし今日の微細トランジスタや

GaAs などのシミュレーションにおいてはホットキャリア効果や速度オーバーシュートが

あり正確なシミュレーションを行うことができないこのような場合にはエネルギー保存

則を含めたエネルギー輸送モデル(緩和時間近似法ハイドロダイナミック法エネルギ

28

ーバランス法とほぼ同義)が使われるまた格子温度が問題になる場合には格子温度モ

デルなども取り入れられる

一方ボルツマン輸送方程式を直接シミュレーションしているものがモンテカルロ法で

あるモンテカルロ法は計算機上で与えられた条件のなかで実際にキャリアを自由に走行

させ各散乱に応じてキャリアを散乱させるその後再度キャリアを自由走行させる過程

を一定時間繰り返し最終的な解を得るこの方法はボルツマン輸送方程式を近似していな

いため近似による誤差はないが個々のキャリアについて計算を行うため膨大な時間を要す

るまたシミュレーションの精度はいかにキャリア輸送機構を計算機上に再現するかに

よって決まり高精度のシミュレーションはそれほど容易ではない

本研究ではホットキャリアや速度オーバーシュートなどの現象は起こらないと考えられ

るので最も一般的なドリフト拡散法でシミュレーションを行っている

53 シミュレーション構造

今回シミュレーションした構造を図 51 に示す結晶は AlGaNGaN HEMT 構造とし

AlGaN 層をアルミ組成比 020膜厚 30nm としGaN 層を膜厚 2μm としたAlGaNGaN

界面にはピエゾ効果による固定電荷として正の電荷を 1times1013cm-2導入したまた計算上

の収束性を上げるため AlGaNGaN 結晶ともアクセプタを計算結果に問題の出ない程度で

ある 1times1014cm-3導入してあるオープンゲート FET はチャネル長 10μmチャネル幅 5

μmゲート幅 06μmtimes2開口部幅 38μm とし開口部には SiO2を 60nm 堆積したも

のであるソースドレイン電極は直方体の側面の AlGaNGaN 界面に対向するような形

Y X

Z

Source

Gate

AlGaN

GaN

SiO2

図 51 シミュレーション構造

29

で付けてありオーミックになるように仕事関数を指定してあるゲート電極はショット

キー障壁高さが 1eV とした

54 トラップのモデル

一般に化合物半導体における界面表面準位は離散的とされているそこでシミュレー

ションの界面準位は単一の準位のものとしたトラップは電子を捕獲することで電荷中性

になるドナー型のものとホールを捕獲(電子を放出)することで電荷中性になるアクセプ

タ型のものに分類することができる今回はドナー型のトラップとしてあるまたトラッ

プの捕獲断面積は深い準位の場合原子のオーダーであるといわれているので 1times10-13cm2

としたこのようなトラップを SiO2と AlGaN 層界面に 1times1014cm-2導入してあるこれは

界面の原子のほとんどがトラップとなっている計算であるSiO2AlGaN 界面には負の電荷

を 5times1013cm-2導入しトラップの半分が電荷中性となっているとしてある

55 シミュレーション結果

シミュレーションはソースドレイン間電圧を 01V としトラップのエネルギー準位を

伝導帯から 15eV のものから 25eV のものまで変化させながらそれぞれにおいて Vgが 0

~-8V までの Id-Vg特性をシミュレーションしたその結果を図 52 に示すまず開口部

にも金属ゲートを付けた通常の FET 構造の場合しきい値が-52V 程度でありgmが 13

ndash8 ndash6 ndash4 ndash2 00

50

100

Vg [V]

I d [μ

A]

ET=150eV

220ndash250eV

200eV

Metal Gate

図 52 シミュレーション結果

(Id-Vg特性)

30

times10-5S であったgmは

dm VdL

Wg 0microεε

= (51)

(μ移動度εAlGaN の比誘電率ε0誘電率dAlGaN の膜厚Wゲート幅Lゲート

長Vdドレイン電圧)

で表されるシミュレーション結果の gmは式(51)で計算される理論値と合致しており正確

なシミュレーションがなされていると思われる

シミュレーション結果よりトラップ準位が 15~20eV のものはドレイン電流を遮断でき

ていないが 22~25eV のものはドレイン電流を遮断できており実験結果とほぼ同じ特性が

得られたもう少し詳しく解析するためにチャネル中央(ソース電極からドレイン電極へ 5

μm の位置)の断面でのバンド図を図 53 に示すゲート電圧が 0V のときトラップ準位

が 20eV25eV のもの両方ともフェルミ準位が 0V 付近で一致しているつぎにゲート電圧

31

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4ndash5ndash4ndash3ndash2ndash1012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

(b) (a)

(c) (d)

5

図 53 シミュレーション結果(バンド図) (a) ET=20eV Vg=0V (b) ET=20eV Vg=-2V (c) ET=25eV Vg=0V (d) ET=25eV Vg=-2V

が-2V のときトラップ準位が 20eV のものはゲート電極直下部のフェルミ準位は 2V 高く

なっているが開口部のフェルミ準位は 0eV で変化していないそれに対してトラップ準位

が 25eV のものは開口部のフェルミ準位もゲート電極直下部のフェルミ準位と同じように

約 2V 高くなっているまたトラップ準位が 20eV のものでは X=0644μm の場所でス

パイク状にバンドが曲がっているこれはフェルミ準位がなだらかに 0~2V に変化してい

るのに対して X=0644μm で界面準位によるピンニングにより 10V だけ急峻に変化させ

られていることによって生じているつぎに同じ断面での電子濃度分布を図 54 に示す

図 54 よりゲート電圧が 0V のときはトラップ準位が 20eV25eV のもの両方とも

AlGaNGaN 界面に 1times1020cm 3の電子が全面に存在していることがわかるゲート電圧が-

図 54 キャリア分布(Y=50μm)(a) E =20eVVg=0V

(a) (b)

(d) (c)

T

(b) ET=20eV V =-6V g

(c) E =25eV V =0V T g

(d) E =25eV V =-6V T g

32

-6V のときトラップ準位が 20eV のものはゲート電極直下では電子が存在せず空乏化して

いるが開口部には電子が存在しているトラップ準位が 25eV のものは開口部も電子が空

乏化しているそのためトラップ準位が 20eV の場合ゲート電圧を-6V にしても開口部下

での電子が存在するためドレイン電流を遮断できないそれに対してトラップ準位が 25eV

の場合開口部下の電子も空乏化するためドレイン電流が遮断される

56 まとめ

以上のことよりトラップのエネルギー準位によって開口部の表面電位がゲート電極で制

御されたりされなかったりすることが理論的にあり得るがわかったまたトラップの影

響により実験で得られた結果が説明できることを証明できた

今回のシミュレーションでは電子トラップ型とホールトラップ型の特性の差がはっきり

と現れた結果になったしかし実際には電子トラップ型とホールトラップ型はデジタル

的に分けることはできずアナログ的なものであるため電子トラップ型とホールトラップ

型の中間のような性質を持つトラップも考えられるまたシミュレーションを行うにあ

たり仮定としてトラップ密度を 1times1014cm-2入れ捕獲断面積も 1times10-13cm2と小さい値を

用いているこれらのパラメータを変えることで今回の結果とは違った特性が得られる

そのためパラメータをどのように選び決定するかは非常に重要であり今後も検討が必要で

ある

33

第6章 本研究のまとめ

本研究ではオープンゲートFETを用いてAlGaNGaN HEMT構造結晶でのSiO2AlGaN

界面を評価した

第4章においてオープンゲート FET の Id-Vg特性より SiO2パッシベーションのないオー

プンゲート FET では開口部の AlGaN 層表面電位はゲート電極によって制御されなかった

がSiO2パッシベーションのあるオープンゲート FET では開口部の表面電位がゲート電極

で制御されたこのような現象の原因として SiO2AlGaN 界面にホールトラップ型の界面

準位が存在することで説明した

第5章ではデバイスシミュレーションを行い第 4 章で述べた説明が理論的に正しいか

確かめたシミュレーションの結果より電子トラップではオープンゲート FET の開口部の

表面電位はゲート電極で制御されずホールトラップでは開口部の表面電位はゲート電極

で制御されたことを確認しドレイン電流を遮断することができたこのことより第 4 章

での考察を理論的に証明できた

以上のことより SiO2AlGaN 界面にはホールトラップ型の界面準位が存在している可能

性を示唆したまたホールトラップ型の界面準位が存在するとトランジスタの OFF 耐圧

を向上させることができるので SiO2パッシベーション膜はトランジスタの高耐圧化に利用

できると思われる

一方第 4 章で得られた測定結果は SiO2パッシベーションが理想的な絶縁膜になってい

ない場合言い換えれば導電膜になっている場合でも同様な結果が得られる特にワイド

バンドギャップ半導体の場合深い準位にフェルミ準位がピンニングされると 1times1014Ωcm

以上という非常に高抵抗となり良質な SiO2膜でさえも導電膜として見えてしまうことが

明らかになったワイドバンドギャップ半導体でのパッシベーション膜はこれまでの半導

体における考え方では通用せず今後新しい考え方が必要になると思われる

34

付録1 デバイス作製プロセス

AlGaNGaN HEMT 構造結晶での基本的なデバイス作製プロセスをここで述べるデバ

イス作製の大まかな流れは図1のようになるまず個々の素子を電気的に分離を行うた

めに RIE(Reactive Ion Etching)法で結晶を削り落とし素子間分離を行うつぎにオーミ

ック電極を形成するため TiAl を EB 蒸着法で蒸着しアニールを行う続いてパッシベー

ション膜を堆積させ最後にショットキー電極として EB 蒸着法で NiAu を蒸着する

それぞれのプロセス工程での代表的なプロセス条件を表1に示す

ゲート電極形成

パッシベーション膜堆積

素子間分離

オーミック電極形成

図 1 プロセスフロー

35

表1 プロセス工程(手順と条件)

プロセス工程 プロセス手順条件

1 サンプル へき開

素子間分離プロセス

1 サンプルクリーニング アセトン煮沸3min

超音波洗浄(アセトン)3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

2 メサ用フォトリソグラフィー HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

3 ドライエッチング RIEガス BCl3 20SCCM

出力52W

エッチング時間25minutes

2

4 レジスト除去 アセトン煮沸超音波洗浄

(必要に応じて)リムーバ原液煮沸 3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

オーミック電極形成 3

1 サンプルクリーニング 21 と同じ

36

2 オーミック電極用フォトリソグラ

フィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ti=200ÅAl=2000Å

4 リフトオフ アセトン煮沸3min

超音波洗浄3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブロー

5 熱処理 電気炉650 10min N2雰囲気

パッシベーション膜堆積 4

1 サンプルクリーニング 21 と同じ

37

2 パッシベーション膜用フォトリソ

グラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

純水クリーニングリンス

窒素ブロー

3 パッシベーション膜堆積 EB 蒸着SiO2600Å

4 リフトオフ 34 と同じ

ショットキー電極形成

1 サンプルクリーニング 21 と同じ

2 ショットキー電極用フォトリソグ

ラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)5000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ni=500Å

抵抗加熱蒸着Au=500Å

5

4 リフトオフ 34 と同じ

38

付録2 C-V 特性およびキャリアプロファイル

C-V 測定には通常ショットキーダイオードが使われるショットキーダイオードの断面

図を図1に示すC-V 測定において測定対象の回路モデルはコンデンサと抵抗が並列にな

っている(図 2)そのためオーミック電極からショットキー電極直下までのアクセス抵抗は

誤差になるので電極間隔はできるだけ小さいほうが良い測定は印加した交流電圧信号と

電流の振幅位相差より容量成分と抵抗成分を測定しているAlGaNGaN HEMT 構造の

場合AlGaN 層が絶縁体の働きをするのでゼロバイアスでの容量は AlGaN 層の膜厚と電

極面積AlGaN 層の誘電率で決まる以下にゼロバイアスでの n-GaN と AlGaNGaN

HEMT 結晶での容量を示す

(ⅰ) n-GaN の場合

minus=

=

qkTV

qNt

tS

C

biD

GaNdepletion

depletion

GaN

0

0

2 εε

εε

ただし

(1)

(ⅱ) AlGaNGaN HEMT 構造の場合

AlGaN

AlGaN

tS

C 0εε= (2)

(C容量ε0真空の誘電率εGaNGaN の誘電率εAlGaNAlGaN の誘電率S電極面積

t t tdeple ion空乏層厚さ AlGaNAlGaN 層厚さq電子電荷NDドナー濃度Vbiビルトイン電

圧kボルツマン定数T温度)

Y G

39

C-V Meter ショットキー電極

オーミック電極

C

空乏層 アクセス抵抗

図 2 等価回路図 n型半導体

図 1 断面図

n-GaN の場合S=100times100μm2Vbi=10VND=1times1017cm-3のときt tideple on=100nm と

なり C=8pF 程度となる

C-V 測定を行うとショットキー電極直下部のキャリア濃度を求めることができるつぎ

にその原理を述べる

ドナー濃度を一定としウェハ面で深さ方向の 1 次元で解析をするとまずポアソンの

方程式より

εDqN

dyVd

minus=2

2

(3)

となる

式(3)を解くために境界条件を

VWVdydV

V

Wy

==

=

=

)(0

0)0(

(4)

とするこの条件で式(3)を解くと

yWqNyqNV DD

εε+minus= 2

2 (5)

となるよって空乏層幅 W は

minusminus=

qkTVV

qNW bi

D

ε2 (6)

となるこの空乏層の単位面積あたりの容量は

minusminus

==

qkTVV

qNW

C

bi

D

2

εε (7)

minusminus=

qkTVV

qNC biDε

212 (8)

となり1C2-V 特性の傾きからドナー濃度がわかる

つぎにドナー濃度が一定でない場合を考える微小領域では式(8)が成り立つとすると

40

DqNdVC

d

ε2

12

minus=

(9)

と書くことができるので 1C2を V で微分することよりドナー濃度がわかるまた空乏層

端は式(7)より W=εC なので微小領域の表面からの深さがわかるこの深さ情報とドナー

濃度情報よりキャリアプロファイルが作成できる

d(1C2)dV

1C2 ND[cm-3]

Depth[nm] Vg

図 3 1C2-Vg プロット図 図 4 キャリアプロファイル

41

付録 3 TLM 法とコンタクト抵抗

コンタクト抵抗を測定するにはクロスケルビン法や TLM(Transmission Line Model)法

が用いられるプロセス技術の確立していない GaN 系半導体ではプロセスが容易な TLM

法がよく用いられている

TLM 法の代表的はマスクパターンを図1に示すTLM 法では電極間隔を変化させなが

ら各電極間での抵抗値を調べることでシート抵抗(RS)とコンタクト抵抗(RC)が求められる

その原理を以下に示す

各電極間の等価回路モデルは図2のようになる電極間の抵抗は距離(L)に比例し幅(W)

に反比例するまたコンタクト抵抗は電極幅に反比例すると考えられるそのため測定

される抵抗(R)は

WR

WLR

R CS 2+= (1)

となる式1より L を x 軸R を y 軸にプロットするとy 軸切片が2RCW となり RCが

計算できるまた傾きから RSがわかる(図 3)

5μm 10μm 15μm 20μm 25μm 30μm

100μm

図1 TLM マスクパターン

切片=2RCW

傾き=RsW

測定値 線形近似

電極

RS RC RC

R

半導体基板 図 2 等価回路モデル

0 L

図 3 L-R プロット図

42

MOSFET 等の電子デバイスでは電流はウェハを横方向に流れるそのためコンタクト抵

抗は電極の幅にのみ依存すると考えているしかし物性的にはコンタクト抵抗は面積に

依存すると考える方が妥当であるそこでコンタクト抵抗が面積と電極幅にどのように影

[

0[V]一定としてい

る図 4 の微小区間の等価回路は図 5 のようになるこの等価回路より

響を受けるかを考える

電極のモデルを図 4 に示す電極は幅 W cm]とし電極の単位面積あたりの抵抗をρC[Ω

cm2]とするまた半導体のシート抵抗を RS[Ω]として電極の電位を V

)(xS IW

dxRdV = (2)

)(xVWdI =C dxρ

(3)

となる式変形すると

)(xS I

WR

dxdV

= (4)

)(xVWdI=

Cdx ρ (5)

式(4)をxで微分すると

ρc [Ωcm2]

Rs [Ω]

V0 [V] 電極 W [mm]

図 4 FET の電極モデル(2 次元)

半導体

43

dI

+x 方向

V(x)+dV ρc (Wdx) V(x)

Rs dxW I(x)-dI I(x)

図 5 微小区間での回路図

)(2

2

xS I

WR

dxVd= (4rsquo)

式(4rsquo)に式(5)を代入すると

)(2

2

xC

S VR

dxVd

ρ= (6)

γ2=Rsρcとすると xx BeAexV γγ += minus)( (7)

xrarr-infinで V(x)=0x=0 で V=V0より A=0B=V0 よって式(7)は xeVxV γ

0)( = (8)

となるまた I(x)については式(5)より

x

c

eVWdxdI γ

ρ 0= (9)

x

c

eVWxI γ

γρ 0)( = (10)

式(8)(10)より x=0 での抵抗 R は

WRR

W

WVWV

xIxVR

cs

c

sc

c

c

ρρ

ρ

γρ

γρ

==

===

0

0

)()(

(11)

44

となるよって電極の抵抗は W に反比例するそのため電極幅で規格化したものをコン

タクト抵抗とし

CSC RR ρ= [Ωmm] (12)

で定義するまた式(12)よりコンタクト抵抗はシート抵抗のルートに比例するのでシート抵

抗が大きいとコンタクト抵抗も悪く見える

45

付録 4 時間変化なしの場合の電子占有率(fT)の導出

トラップの電荷捕獲放出過程は伝導帯電子を捕獲する(e-capture)伝導帯に電子を放

出する(e-emit)価電子帯のホールを捕獲する(p-capture)価電子帯にホールを放出する

(p-emit)の 4 種類が考えられるそれぞれの反応速度は以下の 4 つの式で与えられる

(ⅰ) e-capture

)1( TnT fnC

dtdf

minus= (1)

(ⅱ) e-emit

TnT fe

dtdf

minus= (2)

(ⅲ) p-capture

TpT fpC

dtdf

minus= (3) (iv) ホール放出 (iii) ホール捕獲

(i) 電子捕獲 (ii) 電子放出

ホール

電子

トラップ

(ⅳ) p-emit

)1( TpT fe

dtdf

minus= (4)

(fTトラップの電子占有率t時刻n電子密度pホール密度Cn電子捕獲係数Cpホー

ル捕獲係数en電子放出係数epホール放出係数)

電子捕獲係数とホール捕獲係数はそれぞれ Cn=σnvthnCp=σpvthp(σn電子の捕獲断面積

σpホールの捕獲断面積vthn電子の熱平衡速度vthpホールの熱平衡速度)で表せるま

た熱平衡速度は 3kT2=m ve thn22=mpvthp22 である式 1~4 をまとめて整理すると

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (5)

となる

つぎに熱平衡状態(全てのフェルミ準位EFが一致)で時間変化がないときについて考え

るまずトラップの電子占有率はフェルミ分布となるとして

46

minus

+=

kTEE

fFT

T

exp1

1 (6)

(ETトラップ準位)

とする伝導帯での電子密度の時間変化はトラップによる電子の捕獲と放出の 2 通りなの

TnTTnT feNfCnNdtdn

+minusminus= )1( (7)

(NTトラップ密度)

となる時間変化なしとすると dndt=0 なので enについて整理すると

T

Tnn f

fnCe minus=

1 (8)

となるここで式(8)に式(6)を代入すると

minus

+

minus

+minus

minusminus=

kTEE

kTEE

CkT

EENe

FT

FT

nFC

Cn

exp1

1

exp1

11

exp (9)

nFTFC

Cn CkT

EEkT

EENe

minus

minusminus= expexp (10)

nnTC

Cn CnCkT

EENe 1exp =

minusminus= (11)

minusminus=

kTEE

Nn TCC exp1 (12)

となりenはトラップの準位と捕獲断面積で決まることがわかる同様にして

( TpTTpT feNfCpNdtdp

minusminus= 1 ) (13)

より

47

ppVT

VT

Tpp CpC

kTEE

Nf

fpCe 1exp1

=

minusminus=

minus= (14)

minus

=kT

EENp TV

V exp1 (15)

となる

以上のことを利用して式(5)を変形するまず式(5)に式(11)と式(14)を代入すると

( ) ( TpTpTnTnT fCpfpCfCnfnC

dtdf

minus+minusminusminus= 11 11 )

)

(16)

となる時間変化なし(dfTdt=0)として fTについて整理すると

( ) ( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (17)

となりトラップの電子占有率は電子密度ホール密度の関数になる

48

謝辞

本研究の遂行にあたって終始懇切なる御指導と御鞭撻を頂きました徳島大学工学部電

気電子工学科 大野泰夫 教授に心より感謝の意を表します

本研究を進めるにあたり適切な御指導と有益なご教示を賜りました徳島大学工学部電

気電子工学科 新谷義廣 教授並びに徳島大学工学部電気電子工学科 酒井士郎 教授に深

く感謝いたします

本研究を進めるにあたり御指導を賜りました徳島大学工学部電気電子工学科 富永喜久

雄 助教授ならびに徳島大学工学部電気電子工学科 講師 直井美貴先生西野克志先生助

手 江南先生に深く感謝します

本研究を進めるにあたり多大なご尽力を賜りました文部科学技官 稲岡武氏に深く感謝

いたします

本研究を進めるにあたり御指導を賜りました徳島大学サテライトベンチャービジネス

ラボラトリー ポストドクター 敖金平氏に深く感謝します

共に議論を重ねた研究員 西薗和博氏をはじめ大野研究室ならびに新谷研究室酒井研究

室サテライトベンチャービジネスラボラトリーナイトライドセミコンダクター株式会

社の皆様に心より感謝いたします

最後に本年度で定年退官される文部科学技官 近藤俊昭氏には研究室配属時より研究だ

けでなく将来設計においても有益なご教示を賜りました近藤技官は大変な情報通でおら

れ毎日午後 5 時以降に学生室に来られては昔の電気電子工学科や学生間の恋愛状況を熱

心に語られておりました研究の合間に近藤技官の話に耳を傾けながら一服するのが大野

研究室での日課でありましたここに近藤技官のこれまでのご活躍に敬意を表すると共に

本研究を進めるにあたり多大なご尽力を賜りましたことに深く感謝します

49

参考文献

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[13] 西澤博 矢野仁之 後藤典夫 大野泰夫 表面準位を考慮した GaAs MESFET ゲート

ラグのシミュレーション 電子情報通信学会 ED 91-141 (1992)

51

著者のこれまでの研究発表

著論文

主著論文

1 菊田大悟 敖金平 大野泰夫 ldquoオープンゲート FET による AlGaNGaN HEMT 構造

の表面準位測定rdquo 信学技報 ED2002-210 (2002)

共著論文

1 Katsushi Nishino Daigo Kikuta Shiro Sakai ldquoBulk GaN growth by direct

synthesis methodrdquo Journal of Crystal Growth 237-239 pp922-925 (2002)

2 Jin-Ping Ao Daigo Kikuta Yasuo Ohno ldquoCopper-Gate AlGaNGaN HEMTs with

Low Gate Leakage Currentrdquo 信学技報 ED2002-211 (2002)

学術講演会発表 講演会名 発表年月日 題目 発表者

応用物理学

会学術講演

2002 年 9月 26 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

電子情報通

信学会 電子デバイス

研究会

2002 年 10月 10 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

52

  • プロセス手順条件
  • 素子間分離プロセス
Page 10: AlGaN/GaN HEMT 構造表面準位の電気的評価 に関する研究ohnolab.deca.jp/wp-content/lab_data/pdf_a/2003_D_Kikuta_doc.pdf · イスシミュレーションによる評価も行った。

ウェハカット

ゲート電極形成

(電子線蒸着NiAu 5060nm)

パッシベーション膜堆積

(電子線蒸着SiO2 60nm)

素子間分離(RIE)

(エッチング深さ60nm)

アニール

(N2中65010min)

オーミック電極形成

(電子線蒸着TiAl 20200nm) 2DEG

AlGaN

i-GaN

サファイア基

図 31 ウェハ断面図

図 32 プロセスフロー図

9

サファイア基板 サファイア基板

絶縁体膜

(SiO2)

ソースドレイン電極 ソースドレイン電極

ゲート電極

(a) MES 型 (b) MIS 型

図 33 デバイス構造(断面図)

33 基本性能の評価

今回作製したデバイスの基本性能の評価としてゲート長 4μm の MESFET と MISFET

を用いたそれぞれのデバイス構造を図 33 に示すゲート幅は 50μm でソースゲート

間ゲートドレイン間は 4μm であるそれぞれの Id-Vd特性を図 34 に示す図 34 よ

りサンプル AB とも良好なピンチオフをしているのがわかりMES 型MIS 型ともトラ

ンジスタとして動作していることがわかるサンプル A では熱等に起因していると思われ

るドレインコンダクタンス(gd)が負の部分があるまたドレイン電圧を 0 から 15V へ

上げていく方向と 15 から 0V へ下げていく方向でドレイン電流が異なっておりトラップ

等の影響が出ているものと思われるつぎに同じトランジスタでの Id-Vg特性を図 35 に示

す図 35 よりサンプル AB とも MIS 型においてゲートリーク電流が MES 型に比べて大

幅に減少していることがわかりSiO2 膜が絶縁体として機能していることがわかるしか

し通常 MIS 型の場合はゲート容量が減少するためドレイン電流は小さくなり相互コン

ダクタンスも小さくなる今回ドレイン電流値に差がないこのことは SiO2膜が良好な絶

縁膜でなく導電性がありゲート容量は MES 型と同じであると考えられる一方SiO2 の

容量測定の結果 25~26pF と絶縁膜として機能している結果も得られているこれらのこと

から直流においては導電膜として働き高周波では絶縁膜として働いていると考えられる

そこで相互コンダクタンス(gm)の周波数分散を測定した相互コンダクタンスは以下のよう

な式で表される

10

0 5 10 150

5

10

15

20

Vd [V]

I d [m

A]Vg 1 to ndash8V ndash1V step

0 5 100

5

10

15

20

Vd [V]

I d [m

A]

Vg 1 to ndash8V ndash1V step

0 5 10 150

5

10

15

20

Vd [V]

I d [m

A]

Vg 1 to ndash8V ndash1V step

0 5 100

5

10

15

20

Vd [V]

I d [m

A]Vg 1 to ndash8V ndash1V step

(c) (d)

(a) (b)

15

15

図 34 Id-Vd特性 (a) サンプル A(MES 型)

(b) サンプル A(MIS 型) (c) サンプル B(MES 型)

(d) サンプル B(MIS 型)

di

m VL

WCg

micro= (線形領域) (31)

( Tgi

m VVL

WCg minus= )micro

(飽和領域) (32)

(gm相互コンダクタンスμ移動度Wゲート幅Lゲート長Ci絶縁膜容量Vdドレイ

ン電圧Vgゲート電圧VTしきい値電圧)

そのため相互コンダクタンスの周波数依存を調べることで絶縁膜の周波数特性を調べるこ

11

とができる図 36 に相互コンダクタンスの周波数特性を示す図 36 より MIS 型におい

て 10~1kHz にかけてコンダクタンスが減少していることがわかるこのことより絶縁膜

容量に周波数依存性があることが確認できたまたgmの分散点より SiO2の抵抗率は 56

times109Ωcm であることがわかったこの値は AlGaN 層のフェルミ準位が伝導帯より 1eV

の場所にピンニングされているとした場合AlGaN の抵抗率が 6times1013Ωcm になることを

考えると小さいように思われる

つぎに電界効果移動度の測定結果を図 37 に示すサンプル A では移動度の最大値が

2400cm2Vs と良好な結果が得られた一方サンプル B では 400cm2Vs 程度しか得られな

12

ndash10 ndash5 010ndash6

10ndash5

10ndash4

10ndash3

10ndash2

10ndash1

0

50

100

Vg [V]

I d [A

]

Vd=01V

Vd=10V

Vd=10V

Vd=01V

Idgm

gm

[mSm

m]

ndash10 ndash5 010ndash6

10ndash5

10ndash4

10ndash3

10ndash2

10ndash1

0

50

100

Vg [V]

I d [A

]

Vd=01V

Vd=10V

Vd=10V

Vd=01V

Idgm

gm

[mSm

m]

ndash10 ndash5 010ndash6

10ndash5

10ndash4

10ndash3

10ndash2

10ndash1

0

50

100

Vg [V]

I d [A

]

Vd=01V

Vd=10V

Vd=10V

Vd=01V

Idgm

gm

[mSm

m]

ndash10 ndash5 010ndash6

10ndash5

10ndash4

10ndash3

10ndash2

10ndash1

0

50

100

Vg [V]

I d [A

]

Vd=01V

Vd=10V

Vd=10V

Vd=01V

Idgm

gm

[mSm

m]

(a) (b)

(c) (d)

図 35 Id-Vg特性 (a) サンプル A(MES 型) (b) サンプル A(MIS 型) (c) サンプル B(MES 型) (d) サンプル B(MIS 型)

102 104 1060

05

1

15

2

STDFET

MISFET

Lg=4μm Wg=50μmVd=1V Vg=ndash4V

g m [m

S]

Frequency [Hz]

図 36 相互コンダクタンスの 周波数分散

かったこのことからウェハ B は残留不純物や格子結晶欠陥等による電子の散乱が大き

いと思われ結晶性がよくないと推察される

C-V 測定の結果を図 38 に示すサンプル A では位相角が 60deg以上でありゲートリーク

が少なく正確な測定ができていると思われるサンプル B では位相角が 60degを下回ってお

り精度が若干落ちているこの C-V 測定結果からキャリアプロファイルを作成(付録 2 参

照)すると図 39 のようになるサンプル AB とも AlGaNGaN 界面に 1times1020cm-3程度の

電子が出ており界面から 200nm の深さでは 1times1016cm-3以下となっているこのことか

ら AlGaNGaN 界面でシート状のキャリアが存在していることがわかりまたノンドー

ndash8 ndash6 ndash4 ndash2 00

1000

2000

3000

Vg [V]

Mob

ility

[cm

2 Vs]

ndash8 ndash6 ndash4 ndash2 00

1000

2000

3000

Vg [V]

Mob

ility

[cm

2 Vs]

(b) (a)

図 37 電界効果移動度 (a) サンプル A (b) サンプル B

13

ndash10 ndash8 ndash6 ndash4 ndash2 00

20

40

60

80

100

ndash120

ndash60

0

60

120

Voltage [V]

Cap

acita

nce

[pF] Phase [degree]

ndash10 ndash8 ndash6 ndash4 ndash2 00

20

40

60

80

100

ndash120

ndash60

0

60

120

Voltage [V]

Cap

acita

nce

[pF] Phase [degree]

(b) (a)

図 38 C-V 測定結果 (a) サンプル A (b) サンプル B

プの GaN 層では高抵抗となっていることがわかる

最後にソースドレイン電極のコンタクト抵抗(RC)を TLM(Transmission Line Model)

法(付録 3 参照)で求めたその結果を図 310 に示す図 310 よりサンプル A ではシート抵

抗(RS)が 464Ωと移動度とキャリア密度から計算される予測値とほぼ合致していたま

たコンタクト抵抗は 138Ωmm と良好な値であったサンプル B においてもシート抵抗

が 262times103Ωと予測値と合致していたコンタクト抵抗は 352Ωmm と良くない値で

あった

0 200 400 6001014

1016

1018

1020

1022

Depth [nm]

Car

rier C

onc

[cm

ndash3]

0 200 400 6001014

1016

1018

1020

1022

Depth [nm]

Car

rier C

onc

[cm

ndash3]

(b) (a)

図 39 キャリアプロファイル (a) サンプル A (b) サンプル B

14

0 10 20 30 400

50

100

150

200Rs=464 [Ω]Rc=138[Ωmm]

R=RsWtimesL+2RcW

Length [μm]

Res

ista

nce

[Ω]

0 10 20 30 40

400

800

1200

1600Rs=262times103 [Ω]Rc=352 [Ωmm]

R=RsWtimesL+2RcW

Length [μm]R

esis

tanc

e [Ω

]

(b) (a) 0

図 310 TLM 測定結果 (a) サンプル A (b) サンプル B

15

第4章 オープンゲート FET を用いた表面準位の測定 41 はじめに

界面表面準位の測定にはXPS法やMISFETのC-V特性からTerman法を用いて界面表面

準位密度を見積もることが多い本研究で用いたオープンゲートFETは界面表面準位密度

を見積もることは困難であるが界面表面準位が電子トラップ型かホールトラップ型か

を容易に判別できる利点があるまたエネルギー準位がバンドのどのあたりにあるかも

ある程度検討をつけることができる本章ではオープンゲートFETによる界面表面準位の

測定について述べ電子トラップとホールトラップの性質についても考察する

42 オープンゲート FET の構造

測定に用いたオープンゲート FET の構造を図 41に示すオープンゲート FET は通常

の FET 構造でゲート電極のチャネル中央部を取り除いた構造になっているゲート長は

100μmチャネル幅 20μmオープンゲート部の幅は 14μm であるオープンゲート部

のチャネル伝導度はパッシベーション膜と半導体界面の界面電位を反映するそのため

チャネルの伝導度を測定することで界面電位が測定できることになる定量的な比較のた

めにゲート電極を除去していないスタンダード FET除去部に SiO2を堆積させたオープン

ゲート FETSiO2を堆積させていないオープンゲート FET の3種類を用意した

ゲート電極 SiO2パッシベーション

ゲート電極

2DEG

GaN 層

チャネル パッシベーション

(b) (a) ドレイン電極

ソース電極

図 41 オープンゲート FET の構造図 (a)平面図 (b)断面図

16

43 オープンゲート FET の I-V 特性

まずサンプル AB の Id-Vd特性を図 42 に示すチャネル部全面に金属ゲートのある通常

の MES 型の場合(図 42(a)(d))サンプル AB ともトランジスタとして機能していること

がわかるオープンゲート FET のパッシベーション膜なしの場合(図 42(b)(e))ゲート電

極直下部でのみドレイン電流を制御できるのでドレイン電流を遮断できないほ

型の特

性になっているそれに対してオープンゲート FET のパッシベーション膜ありの場合(図

42(c)(f))サンプル A ではまともなトランジスタの Id-Vd特性となりサンプル B でもパ

ッシベーション膜なしの場合に比べるとドレイン電流がより多く制御されていることがわ

かる

つぎにオープンゲート FET の Id-Vg特性を図 43 に示すまずサンプル A では全面ゲー

ト金属を付けてある通常 MES 型の場合理想的な Id-Vg 特性となっているオープンゲー

ト FET でパッシベーションとしての SiO2 なしの場合ドレイン電流はしきい値まではゲ

ート電極直下部の電流減少分があるのでドレイン電流は減少しているが開口部はゲート

電極で制御できずドレイン電流を遮断できていないそれに対して SiO2ありの場合開口

部の電位がゲート電極で制御されドレイン電流を遮断できているサンプル B でも通常

MES 型および SiO2なしのオープンゲート FET の場合サンプル A と同様な特性を示して

いるSiO2 ありのオープンゲート FET の場合サンプル A と違ってドレイン電流を遮断

できていないが SiO2なしに比べるとドレイン電流を減少分が多いこのことはゲート電極

の幅が変わっていると考えられるので gmよりゲート電極幅を見積もってみるFET の直線

領域における相互コンダクタンス(gm)は

LVWC

g dim

micro= (41)

(μ移動度Wゲート幅Ci絶縁膜容量Vdドレイン電圧Lゲート長)

で表されるそこで SiO2 なしのオープンゲート FET と SiO2 ありのオープンゲート FET

の相互コンダクタンスの比からゲート幅が見積もれる

mnp

mwpnpwp g

gWW = (42)

17

18

0 5 100

Vd [V]

0 5 100

1

2

I d [m

A]

Vd [V]

Vg 0 to ndash10V ndash1V step

0 5 10 50

1

2

I d [m

A]

Vd [V]

Vg 0 to ndash10V ndash1V step

0 5 10 150

Vd [V]

0 5 10 150

1

2

Vg 0 to ndash8V ndash1V step

I d [m

A]

Vd [V]

0 5 10 150

1

2Vg 0 to ndash8V ndash1V step

I d [m

A]

Vd [V]

15

1

2

I d [m

A]

Vg 0 to ndash10V ndash1V step

15

1

1

2Vg 0 to ndash8V ndash1V step

I d [m

A](d)

(e)

(f)

図 42 オープンゲート FET の Id-Vd特性 (a) サンプル A 通常 MES 型 (b) サンプル A パッシベーションなし (c) サンプル A パッシベーションあり (d) サンプル B 通常 MES 型 (e) サンプル B パッシベーションなし (f) サンプル B パッシベーションあり

(c)

(b)

(a)

(WwpSiO2ありのゲート幅WnpSiO2なしのゲート幅gmwpSiO2ありの相互コンダクタン

ndash10 ndash5 00

10

20

30

40

Vg [V]

I d [μ

A]

SiO2なし

SiO2あり

全面ゲート金属

Vds=01V

ndash15 ndash10 ndash5 00

10

20

30

40

Vg [V]

I d [μ

A]

SiO2なし

SiO2あり

全面ゲート金属

Vds=01V

(b) (a)

図 43 オープンゲート FET の Id-Vg特性 (a)サンプル A (b)サンプル B

スgmnpSiO2なしの相互コンダクタンス)

式(42)を用いて実際に計算してみると Wnp=6μmgmwp=106times10-6Sgmnp=50times10-7S と

すると Wwp=127μm となり6~7μm ほどゲート幅が大きくなっている

これらの結果よりサンプル AB とも開口部の表面電位が両側のゲート電極に制御されて

いることが示唆されているこのような現象が起こる原因として SiO2AlGaN 層界面にホ

ールトラップ型の界面準位が存在することで説明できる[12]

44 電子トラップとホールトラップ

本論文でいう電子トラップとホールトラップの定義について述べるまず電子トラッ

プとはトラップの帯電量が伝導帯の電子と交換速度が速いために伝導帯の電子の量つま

り電子の擬フェルミ準位によって決まるものをいう逆にホールトラップとはトラップの

帯電量が価電子帯のホールと交換速度が速いために価電子帯のホールの量つまりホー

ルの擬フェルミ準位によって決まるものをいう

一般に深い準位のモデルには Shockley-Read-Hall(SRH)統計が用いられるそれによる

とトラップの電子占有率 fTは以下のようになる

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (43)

(t時刻n電子濃度pホール濃度Cn電子捕獲係数Cpホール捕獲係数en電子放出係

数epホール放出係数)

19

式(43)において時間変化しないとすると dfTdt=0 となりfTについて整理すると

)()( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (44)

となる(付録 4 参照)

この fT が電子の擬フェルミ準位(Efn)とホールの擬フェルミ準位(Efp)に対してどのように

変化するのかシミュレーションしてみるシミュレーションするのは窒化ガリウムとして

各パラメータを表 41 のようにしたトラップの準位を価電子帯より 10~25eV のものま

で変化させたときの fTの変化を図 44(a)~(e)に示す

表 41 fTシミュレーションのパラメータ

パラメータ 値

禁制帯幅 (Eg) 342 [eV]

電子有効質量 (me) 0228

ホール有効質量 (mp) 06

伝導帯有効状態密度 (NC) 274times1018 [cm-3]

価電子帯有効状態密度 (NV) 117times1019 [cm-3]

電子捕獲断面積 (σe) 1times10-13 [cm2]

ホール捕獲断面積 (σp) 1times10-13 [cm2]

図 44(a)~(e)よりトラップ準位が 10~15eV までは fTが大部分でホールの擬フェルミ準

位によって決まっていることがわかるまた20~25eV まででは大部分で電子の擬フェ

ルミ準位によって決まっている172eV のものはトラップが中間的な性質を示している

本論文では電子の擬フェルミ準位でトラップの帯電量が決まるトラップを電子トラップ

ホールの擬フェルミ準位でトラップの帯電量が決まるトラップをホールトラップとしたが

実際にはトラップの準位が伝導帯に近い場合電子トラップとなり価電子帯に近い場合

ホールトラップになっていることがわかる

これらのことより電子トラップ(ET)は電子の擬フェルミ準位に従うのでトラップを含む

領域は n 型半導体に似た性質を示すようになりホールトラップ(HT)はホールの擬フェル

20

ET=20eV

5 1 15 2 25 3Efn [eV] 005

115

225

335

Efp [eV]0

02

04

06

08

1

fT

ET=172eV

0 05 1 15 2 25 3 35Efn [eV] 05

115

225

3

Efp [eV]0

02

04

06

08

1

fT

ET=15eV

0 05 1 15 2 25 3 35Efn [eV] 0

051

152

253

35

Efp [eV]0

02

04

06

08

1

fT

ET=10eV

05 1 15 2 25Efn [eV] 051

152

253

35

Efp [eV]0

02

04

06

08

1

fT

ET=25eV

01 15 2 25 3 35Efn [eV] 0

051

152

253

Efp [eV]0

02

04

06

08

1

fT

(d)

(b) (a)

(c)

(e) 図 44 fTシミュレーション

(a)ET=10eV (b)ET=15eV

(c)ET=172eV (d)ET=20eV

(e)ET=25eV EV EC

35

EC 05

EV

EC

0EV

3 35EC

0EV EC

EV EC

EV

EC EV

35

EC

0

EV

EC

EV 35EC

0 0EV

ミ準位に従うので p 型半導体に似た性質を示すようになるそこで n-ET-n 型半導体接合

n-HT-n 型半導体接合p-ET-p 型半導体接合p-HT-p 型半導体接合のバンド図を考えてみ

るまず n-ET-n 型半導体接合の場合電子トラップが n 型半導体に似た電位分布を示し電

子トラップを含む部分は傾斜を持った電位分布になる(図 45(a))n-HT-n 型半導体接合の

場合ホールトラップを含む部分は p 型半導体に似た電位分布となるので左側の接合が pn

接合の逆方向となり右側が順方向となるので印加した電圧のほとんどは左側に印加され

る(図 45(b))p-ET-p 型半導体接合の場合右側の接合が pn 接合の逆方向となるので印加

した電圧の大部分は右側の接合に印加される(図 45(c))p-HT-p 型半導体接合の場合ホー

21

(b) (a)

EC

EV

EF

EC

EV

EF EV

EF

EV

EF EC

HT 型

ET 型

ET 型 n 型

n 型

n 型 n 型

p 型 (d)

p 型 p 型

p 型 (c)

EC

HT 型

図 45 トラップを含む pn 接合のバンド図 (a)n-ET-n 型 (b)n-HT-n 型 (c)p-ET-p 型 (d)p-HT-p 型

ルトラップを含む部分は傾斜を持つようになる(図 45(d))

45 オープンゲート FET の I-V 特性の考察

実験結果より SiO2 ありのオープンゲート FET では開口部の電位を両側のゲート電極で

制御できドレイン電流を遮断することができた逆に SiO2 なしのオープンゲート FET

ではドレイン電流を遮断できなかったこのような現象について SiO2 と AlGaN 層の界面

のトラップで説明する

説明に先立ってショットキー電極を 2 つの種類に分類する1つはショットキー電極の

フェルミ準位が半導体のミッドギャップより伝導帯側にピンニングされ半導体表面で電

子が多くなっているものであり(図 46(a))もう一方はショットキー電極のフェルミ準位が

半導体のミッドギャップより価電子帯側にピンニングされ半導体表面でホールが多くな

っているものである(図 46(b))本論文では前者を N 型のショットキー電極後者を P 型

22

(b) (a)

06eV

EV

EF

EC ΦB=08eV

26eV

EV

EF EC

ΦB=08eV

図 46 ショットキー電極の分類 (a) N 型ショットキー電極 (b) P 型ショットキー電極

のショットキー電極と呼ぶ

前項で電子トラップを含む領域ではその部分は n 型半導体の電位分布を示しホールト

ラップを含む領域ではその部分は p 型半導体の電位分布を示すことを説明したその理論

をオープンゲート FET に用いる

オープンゲート FET の断面図(図 47)で2DEG の電位を 0V としショットキー電極に負

の電位を印加した状態でショットキー電極から AlGaN 層表面を通って 2DEG へのバン

ド図を図 48に示すバンド図はショットキー電極がN型の場合とP型の場合SiO2AlGaN

界面が電子トラップ(ET)の場合とホールトラップ(HT)の場合の組み合わせで 4 種類考えら

れるまずショットキー電極が N 型であり SiO2AlGaN 界面が電子トラップの場合(図

48(a))界面が電子トラップなのでその部分は n 型半導体と考えられるそのため電極部-

界面-2DEG は n-n-n 型半導体接合のため界面の電位は傾斜を持つショットキー電極が P

型であり界面が電子トラップ型の場合(図 48(b))p-n-n 型半導体接合と考えられるのでシ

ョットキー電極と界面が pn 接合の逆方向となり電位差はこの部分に集中しAlGaN 層の

表面の電位は 2DEG の電位とほぼ同じになるつぎにショットキー電極が N 型で界面がホ

ールトラップ型の場合(図 48(c))n-p-n 型半導体接合と考えられショットキー電極と界

面は pn 接合の順方向となるしたがってショットキー電極と界面には大きな電位差は生じ

23

(d)

(b)

(c)

(a)

GaN

AlGaN 界面

電極

GaN

AlGaN 界面 電極 Ec

Ef

Ev ショットキー電極

界面 ET型HT型

AlGaN

2DEG n型

図 47 オープンゲート FET の断面図

図 48 オープンゲート FET の電位分布 (a)N-E-n 型 (b)P-E-n 型 (c)N-H-n 型 (d)P-H-n型

ず電極に印加した電位は AlGaN 層と 2DEG の間に印加される最後にショットキー電極

が P 型で界面がホールトラップの場合(図 48(d))p-p-n 型半導体接合になるのでショット

キー電極と界面には大きな電位差が生じず電極に印加した電圧は界面と2DEG の間に印

加される

以上のことよりオープンゲート FET 断面図で電位分布を考えると図 49 のようになる

N-ET-n 型P-ET-n 型の場合開口部の電位はゲート電極で制御できないので開口部の電

位は2DEG の電位とほぼ同じになる(図 49(b))N-HT-n 型P-HT-n 型の場合開口部の

電位はゲートの電位と一致する(図 49(c))

これらのことよりオープンゲート FET の Id-Vg特性を考えると図 410 のようになると

思われるまずN-HT-n 型P-HT-n 型の場合界面の電位はゲート電極の電位と等しい

ので通常の FET と同様に電流は減少するP-ET-n 型の場合0~VTV まではゲート直下部

の電流減少分があるためドレイン電流は減少するがオープン部の界面の電位はゲート電極

の電位で制御できないのでドレイン電流は流れたままであるN-ET-n 型の場合界面での

抵抗とAlGaN層の抵抗の大小関係で特性が変化するので一概に2つの場合には分類できな

いこれらの分類は pn 接合の逆方向の抵抗は極めて高く半絶縁性部分よりも高いという

24

界面 E 型H 型

ショットキー電極 N 型P 型

AlGaN Id

N-H-n 型 N-E-n 型

P-E-n 型

0 VT

Ψfn

Vg

オープン部 ゲート ゲート

Ψs

Ψs (界面)

Ψfn (チャネル)

Vg

オープン部 ゲート ゲート

2DEG n 型

Vg

図 410 オープンゲート FET の Id-Vg 特性概念図

図 49 界面のバンド図 (a) オープンゲートFETの断面図

(b) N-E-n 型P-E-n 型 (c) N-H-n 型P-H-n 型

前提のため抵抗層の長さや GR センターの濃度が極端な値の場合は異なってしまう可能

性はある

測定結果(図 43)と概念図(図 410)を比較すると今回作製した SiO2ありの FET には3つ

の可能性があるN-HT-n 型P-HT-n 型かN-ET-n 型で AlGaN 層の抵抗が非常に高い場

合である今回の FET の AlGaN 層はアルミ組成 03 程度でそれほど高くなくまたゲー

トリーク電流も比較的大きいので前2者のいずれかになっていると思われるすなわち

界面準位はホールトラップ型である一方SiO2無しの場合は N-ET-n 型または P-ET-n 型

及び界面層の抵抗が AlGaN 層の抵抗より高いホールトラップ型の界面準位の場合も考え

られる界面準位による界面の電気伝導度とは界面に接した AlGaN 中のキャリアが伝導

を担うのでワイドバンドギャップの場合ピンニング準位によっては大きな抵抗になっ

てしまう場合もあり得る

SiO2 付きの場合構成は N-HT-n 型P-HT-n 型のいずれかであることが推定された

25

GaAs の場合はショットキー電極のバリア高が 08eV 程度有ればピンニング準位が充満帯

に近いのでP型になる[10]GaNの場合ではバリア高が08eV程度ではまだ伝導帯に近く

N型であると考えられるこれを調べるためにオープンゲート FET においてチャネル両側

端おいた2つのゲート電極に異なった電位を与えた場合について測定を行った

界面準位が HT 型の場合チャネルとの間は pn 接合逆バイアスと同じで AlGaN 層中に電

位勾配が形成される表面の2つのショットキー電極間に電位差を与えた場合にはショッ

トキー電極-界面-ショットキー電極が N-HT-N 型か P-HT-P 型の構成になるこれらの場合

の電位分布は図 411 に示すようになるN-HT-N 型の場合は界面準位部の電位は両ショット

キー電極の低い方の電圧になりP-HT-P 型の場合には両電極電位を線形につないだ斜めの

電位分布になる一方の電極に一定の負バイアス Vg2を与え他方の電極の電圧をゼロから

負の方向に変化させた場合N-HT-N 型では表面電位はVg1=Vg2までは低い電位のVg2にな

るためチャネル電流は変わらずVg2以下になるとVg1が制御するために減少する一方

P-HT-P 型の場合には表面電位はVg1の影響を半分受けチャネル電流はVg1Vg2の平均電

圧で制御された形となるその様子を図 412 に模式的に示した

実際にオープンゲート FET で測定した Id-Vg特性を図 413 に示す測定はソースドレイ

ン電極間に 01V 印加しゲートバイアスは片側(Vg2)を 0V-2V-4V-6V-8V と固

定し他方のゲートバイアス(Vg1)を 0V から負の方向へ掃引した掃引には1本あたり

約1時間をかけている概念図(図 412)と実測図(図 413)を比較すると SiO2ありのオ

ープンゲート FET は予想通り N-HT-N 型でショットキー電極がN型であることを示して

いる

ゲート1

ゲート2

界面

界面 ゲート1

ゲート2 (a) (b)

Ef

Ec

Ev

Ef Ev

Ec

図 411 オープンゲート FET の電位分布 (a)P-H-P 型 (b)N-H-N 型

26

ndash8 ndash6 ndash4 ndash2 00Vg1 [V]

ndash4Vndash6V

20

40Vg2=0V

ndash2V

Vd=01V破線理想的なホール

トラップの線

Vg1=Vg2

N-H-N 型

P-H-P 型

Id

I d [μ

A]

Vg1

図 412 両側ゲートに異なるバイアスを印

加した Id-Vg特性概念図 図 413 両側ゲートに異なるバイアスを

印加した Id-Vg 特性実測図

46 まとめ

今回オープンゲート FET を用いて AlGaNGaN HEMT 構造結晶の表面準位を評価し

たSiO2なしの場合ドレイン電流は制御できなかったSiO2ありの場合ドレイン電流

を制御できたまたSiO2ありのオープンゲート FET において 2 つのゲート電極に異なっ

た電位を印加した場合オープン部の電位は低い側の電位に支配されたこれらのことは

SiO2と AlGaN 界面にホールトラップ型の準位が存在することで説明できた

27

第5章 デバイスシミュレーションを用いた表面準位の考察

51 はじめに

第 4 章においてオープンゲート FET で開口部にホールトラップ型の表面準位が存在する

と開口部の電位がゲート電極で制御できることを推察した第 5 章ではこの推察の裏付け

としてデバイスシミュレータを用いて理論的に考察する

今回用いたデバイスシミュレータは ISE 社の DESSIS であるこのシミュレータではワ

イドバンドギャップ半導体のシミュレーションが行えるほか 3 次元のシミュレーションも

行うことができるオープンゲート FET ではドレイン電流をゲート電極と平行に流すため

3 次元のシミュレーションを行う必要がありその点で DESSIS は最適であった

52 デバイスシミュレーション

デバイスシミュレーションとは半導体デバイスの電気的特性を予測するツールである

主にデバイス構造の最適化などに用いられている結晶成長プロセス技術の成熟した Si

半導体ではイオン注入や拡散のシミュレーションができるプロセスシミュレーションから

LSI の回路シミュレーションまで一貫しておこなうことができるようになっている

デバイスシミュレーションは基本的にポアソン方程式とキャリア輸送方程式の2つを連

立して解いているまずコンタクトや界面での境界条件とキャリア分布でポアソン方程

式を解きデバイス内のポテンシャルを求めるその後各キャリアに対する輸送方程式を

このポテンシャルのもとで解くこの過程を繰り返すことで最終的な解を求めている

輸送方程式にはボルツマン輸送方程式が用いられているしかしボルツマン輸送方程

式は一般に複雑で解析的に解くことは不可能であるそこで様々な近似を行うことで解析

的に解けるようにしている近似法としては一般的にはドリフト拡散法が用いられている

この近似はキャリアの流れをドリフトと拡散で表しているこのモデルでほとんどのデバ

イスにおいてシミュレーションを行うことができるしかし今日の微細トランジスタや

GaAs などのシミュレーションにおいてはホットキャリア効果や速度オーバーシュートが

あり正確なシミュレーションを行うことができないこのような場合にはエネルギー保存

則を含めたエネルギー輸送モデル(緩和時間近似法ハイドロダイナミック法エネルギ

28

ーバランス法とほぼ同義)が使われるまた格子温度が問題になる場合には格子温度モ

デルなども取り入れられる

一方ボルツマン輸送方程式を直接シミュレーションしているものがモンテカルロ法で

あるモンテカルロ法は計算機上で与えられた条件のなかで実際にキャリアを自由に走行

させ各散乱に応じてキャリアを散乱させるその後再度キャリアを自由走行させる過程

を一定時間繰り返し最終的な解を得るこの方法はボルツマン輸送方程式を近似していな

いため近似による誤差はないが個々のキャリアについて計算を行うため膨大な時間を要す

るまたシミュレーションの精度はいかにキャリア輸送機構を計算機上に再現するかに

よって決まり高精度のシミュレーションはそれほど容易ではない

本研究ではホットキャリアや速度オーバーシュートなどの現象は起こらないと考えられ

るので最も一般的なドリフト拡散法でシミュレーションを行っている

53 シミュレーション構造

今回シミュレーションした構造を図 51 に示す結晶は AlGaNGaN HEMT 構造とし

AlGaN 層をアルミ組成比 020膜厚 30nm としGaN 層を膜厚 2μm としたAlGaNGaN

界面にはピエゾ効果による固定電荷として正の電荷を 1times1013cm-2導入したまた計算上

の収束性を上げるため AlGaNGaN 結晶ともアクセプタを計算結果に問題の出ない程度で

ある 1times1014cm-3導入してあるオープンゲート FET はチャネル長 10μmチャネル幅 5

μmゲート幅 06μmtimes2開口部幅 38μm とし開口部には SiO2を 60nm 堆積したも

のであるソースドレイン電極は直方体の側面の AlGaNGaN 界面に対向するような形

Y X

Z

Source

Gate

AlGaN

GaN

SiO2

図 51 シミュレーション構造

29

で付けてありオーミックになるように仕事関数を指定してあるゲート電極はショット

キー障壁高さが 1eV とした

54 トラップのモデル

一般に化合物半導体における界面表面準位は離散的とされているそこでシミュレー

ションの界面準位は単一の準位のものとしたトラップは電子を捕獲することで電荷中性

になるドナー型のものとホールを捕獲(電子を放出)することで電荷中性になるアクセプ

タ型のものに分類することができる今回はドナー型のトラップとしてあるまたトラッ

プの捕獲断面積は深い準位の場合原子のオーダーであるといわれているので 1times10-13cm2

としたこのようなトラップを SiO2と AlGaN 層界面に 1times1014cm-2導入してあるこれは

界面の原子のほとんどがトラップとなっている計算であるSiO2AlGaN 界面には負の電荷

を 5times1013cm-2導入しトラップの半分が電荷中性となっているとしてある

55 シミュレーション結果

シミュレーションはソースドレイン間電圧を 01V としトラップのエネルギー準位を

伝導帯から 15eV のものから 25eV のものまで変化させながらそれぞれにおいて Vgが 0

~-8V までの Id-Vg特性をシミュレーションしたその結果を図 52 に示すまず開口部

にも金属ゲートを付けた通常の FET 構造の場合しきい値が-52V 程度でありgmが 13

ndash8 ndash6 ndash4 ndash2 00

50

100

Vg [V]

I d [μ

A]

ET=150eV

220ndash250eV

200eV

Metal Gate

図 52 シミュレーション結果

(Id-Vg特性)

30

times10-5S であったgmは

dm VdL

Wg 0microεε

= (51)

(μ移動度εAlGaN の比誘電率ε0誘電率dAlGaN の膜厚Wゲート幅Lゲート

長Vdドレイン電圧)

で表されるシミュレーション結果の gmは式(51)で計算される理論値と合致しており正確

なシミュレーションがなされていると思われる

シミュレーション結果よりトラップ準位が 15~20eV のものはドレイン電流を遮断でき

ていないが 22~25eV のものはドレイン電流を遮断できており実験結果とほぼ同じ特性が

得られたもう少し詳しく解析するためにチャネル中央(ソース電極からドレイン電極へ 5

μm の位置)の断面でのバンド図を図 53 に示すゲート電圧が 0V のときトラップ準位

が 20eV25eV のもの両方ともフェルミ準位が 0V 付近で一致しているつぎにゲート電圧

31

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4ndash5ndash4ndash3ndash2ndash1012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

(b) (a)

(c) (d)

5

図 53 シミュレーション結果(バンド図) (a) ET=20eV Vg=0V (b) ET=20eV Vg=-2V (c) ET=25eV Vg=0V (d) ET=25eV Vg=-2V

が-2V のときトラップ準位が 20eV のものはゲート電極直下部のフェルミ準位は 2V 高く

なっているが開口部のフェルミ準位は 0eV で変化していないそれに対してトラップ準位

が 25eV のものは開口部のフェルミ準位もゲート電極直下部のフェルミ準位と同じように

約 2V 高くなっているまたトラップ準位が 20eV のものでは X=0644μm の場所でス

パイク状にバンドが曲がっているこれはフェルミ準位がなだらかに 0~2V に変化してい

るのに対して X=0644μm で界面準位によるピンニングにより 10V だけ急峻に変化させ

られていることによって生じているつぎに同じ断面での電子濃度分布を図 54 に示す

図 54 よりゲート電圧が 0V のときはトラップ準位が 20eV25eV のもの両方とも

AlGaNGaN 界面に 1times1020cm 3の電子が全面に存在していることがわかるゲート電圧が-

図 54 キャリア分布(Y=50μm)(a) E =20eVVg=0V

(a) (b)

(d) (c)

T

(b) ET=20eV V =-6V g

(c) E =25eV V =0V T g

(d) E =25eV V =-6V T g

32

-6V のときトラップ準位が 20eV のものはゲート電極直下では電子が存在せず空乏化して

いるが開口部には電子が存在しているトラップ準位が 25eV のものは開口部も電子が空

乏化しているそのためトラップ準位が 20eV の場合ゲート電圧を-6V にしても開口部下

での電子が存在するためドレイン電流を遮断できないそれに対してトラップ準位が 25eV

の場合開口部下の電子も空乏化するためドレイン電流が遮断される

56 まとめ

以上のことよりトラップのエネルギー準位によって開口部の表面電位がゲート電極で制

御されたりされなかったりすることが理論的にあり得るがわかったまたトラップの影

響により実験で得られた結果が説明できることを証明できた

今回のシミュレーションでは電子トラップ型とホールトラップ型の特性の差がはっきり

と現れた結果になったしかし実際には電子トラップ型とホールトラップ型はデジタル

的に分けることはできずアナログ的なものであるため電子トラップ型とホールトラップ

型の中間のような性質を持つトラップも考えられるまたシミュレーションを行うにあ

たり仮定としてトラップ密度を 1times1014cm-2入れ捕獲断面積も 1times10-13cm2と小さい値を

用いているこれらのパラメータを変えることで今回の結果とは違った特性が得られる

そのためパラメータをどのように選び決定するかは非常に重要であり今後も検討が必要で

ある

33

第6章 本研究のまとめ

本研究ではオープンゲートFETを用いてAlGaNGaN HEMT構造結晶でのSiO2AlGaN

界面を評価した

第4章においてオープンゲート FET の Id-Vg特性より SiO2パッシベーションのないオー

プンゲート FET では開口部の AlGaN 層表面電位はゲート電極によって制御されなかった

がSiO2パッシベーションのあるオープンゲート FET では開口部の表面電位がゲート電極

で制御されたこのような現象の原因として SiO2AlGaN 界面にホールトラップ型の界面

準位が存在することで説明した

第5章ではデバイスシミュレーションを行い第 4 章で述べた説明が理論的に正しいか

確かめたシミュレーションの結果より電子トラップではオープンゲート FET の開口部の

表面電位はゲート電極で制御されずホールトラップでは開口部の表面電位はゲート電極

で制御されたことを確認しドレイン電流を遮断することができたこのことより第 4 章

での考察を理論的に証明できた

以上のことより SiO2AlGaN 界面にはホールトラップ型の界面準位が存在している可能

性を示唆したまたホールトラップ型の界面準位が存在するとトランジスタの OFF 耐圧

を向上させることができるので SiO2パッシベーション膜はトランジスタの高耐圧化に利用

できると思われる

一方第 4 章で得られた測定結果は SiO2パッシベーションが理想的な絶縁膜になってい

ない場合言い換えれば導電膜になっている場合でも同様な結果が得られる特にワイド

バンドギャップ半導体の場合深い準位にフェルミ準位がピンニングされると 1times1014Ωcm

以上という非常に高抵抗となり良質な SiO2膜でさえも導電膜として見えてしまうことが

明らかになったワイドバンドギャップ半導体でのパッシベーション膜はこれまでの半導

体における考え方では通用せず今後新しい考え方が必要になると思われる

34

付録1 デバイス作製プロセス

AlGaNGaN HEMT 構造結晶での基本的なデバイス作製プロセスをここで述べるデバ

イス作製の大まかな流れは図1のようになるまず個々の素子を電気的に分離を行うた

めに RIE(Reactive Ion Etching)法で結晶を削り落とし素子間分離を行うつぎにオーミ

ック電極を形成するため TiAl を EB 蒸着法で蒸着しアニールを行う続いてパッシベー

ション膜を堆積させ最後にショットキー電極として EB 蒸着法で NiAu を蒸着する

それぞれのプロセス工程での代表的なプロセス条件を表1に示す

ゲート電極形成

パッシベーション膜堆積

素子間分離

オーミック電極形成

図 1 プロセスフロー

35

表1 プロセス工程(手順と条件)

プロセス工程 プロセス手順条件

1 サンプル へき開

素子間分離プロセス

1 サンプルクリーニング アセトン煮沸3min

超音波洗浄(アセトン)3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

2 メサ用フォトリソグラフィー HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

3 ドライエッチング RIEガス BCl3 20SCCM

出力52W

エッチング時間25minutes

2

4 レジスト除去 アセトン煮沸超音波洗浄

(必要に応じて)リムーバ原液煮沸 3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

オーミック電極形成 3

1 サンプルクリーニング 21 と同じ

36

2 オーミック電極用フォトリソグラ

フィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ti=200ÅAl=2000Å

4 リフトオフ アセトン煮沸3min

超音波洗浄3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブロー

5 熱処理 電気炉650 10min N2雰囲気

パッシベーション膜堆積 4

1 サンプルクリーニング 21 と同じ

37

2 パッシベーション膜用フォトリソ

グラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

純水クリーニングリンス

窒素ブロー

3 パッシベーション膜堆積 EB 蒸着SiO2600Å

4 リフトオフ 34 と同じ

ショットキー電極形成

1 サンプルクリーニング 21 と同じ

2 ショットキー電極用フォトリソグ

ラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)5000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ni=500Å

抵抗加熱蒸着Au=500Å

5

4 リフトオフ 34 と同じ

38

付録2 C-V 特性およびキャリアプロファイル

C-V 測定には通常ショットキーダイオードが使われるショットキーダイオードの断面

図を図1に示すC-V 測定において測定対象の回路モデルはコンデンサと抵抗が並列にな

っている(図 2)そのためオーミック電極からショットキー電極直下までのアクセス抵抗は

誤差になるので電極間隔はできるだけ小さいほうが良い測定は印加した交流電圧信号と

電流の振幅位相差より容量成分と抵抗成分を測定しているAlGaNGaN HEMT 構造の

場合AlGaN 層が絶縁体の働きをするのでゼロバイアスでの容量は AlGaN 層の膜厚と電

極面積AlGaN 層の誘電率で決まる以下にゼロバイアスでの n-GaN と AlGaNGaN

HEMT 結晶での容量を示す

(ⅰ) n-GaN の場合

minus=

=

qkTV

qNt

tS

C

biD

GaNdepletion

depletion

GaN

0

0

2 εε

εε

ただし

(1)

(ⅱ) AlGaNGaN HEMT 構造の場合

AlGaN

AlGaN

tS

C 0εε= (2)

(C容量ε0真空の誘電率εGaNGaN の誘電率εAlGaNAlGaN の誘電率S電極面積

t t tdeple ion空乏層厚さ AlGaNAlGaN 層厚さq電子電荷NDドナー濃度Vbiビルトイン電

圧kボルツマン定数T温度)

Y G

39

C-V Meter ショットキー電極

オーミック電極

C

空乏層 アクセス抵抗

図 2 等価回路図 n型半導体

図 1 断面図

n-GaN の場合S=100times100μm2Vbi=10VND=1times1017cm-3のときt tideple on=100nm と

なり C=8pF 程度となる

C-V 測定を行うとショットキー電極直下部のキャリア濃度を求めることができるつぎ

にその原理を述べる

ドナー濃度を一定としウェハ面で深さ方向の 1 次元で解析をするとまずポアソンの

方程式より

εDqN

dyVd

minus=2

2

(3)

となる

式(3)を解くために境界条件を

VWVdydV

V

Wy

==

=

=

)(0

0)0(

(4)

とするこの条件で式(3)を解くと

yWqNyqNV DD

εε+minus= 2

2 (5)

となるよって空乏層幅 W は

minusminus=

qkTVV

qNW bi

D

ε2 (6)

となるこの空乏層の単位面積あたりの容量は

minusminus

==

qkTVV

qNW

C

bi

D

2

εε (7)

minusminus=

qkTVV

qNC biDε

212 (8)

となり1C2-V 特性の傾きからドナー濃度がわかる

つぎにドナー濃度が一定でない場合を考える微小領域では式(8)が成り立つとすると

40

DqNdVC

d

ε2

12

minus=

(9)

と書くことができるので 1C2を V で微分することよりドナー濃度がわかるまた空乏層

端は式(7)より W=εC なので微小領域の表面からの深さがわかるこの深さ情報とドナー

濃度情報よりキャリアプロファイルが作成できる

d(1C2)dV

1C2 ND[cm-3]

Depth[nm] Vg

図 3 1C2-Vg プロット図 図 4 キャリアプロファイル

41

付録 3 TLM 法とコンタクト抵抗

コンタクト抵抗を測定するにはクロスケルビン法や TLM(Transmission Line Model)法

が用いられるプロセス技術の確立していない GaN 系半導体ではプロセスが容易な TLM

法がよく用いられている

TLM 法の代表的はマスクパターンを図1に示すTLM 法では電極間隔を変化させなが

ら各電極間での抵抗値を調べることでシート抵抗(RS)とコンタクト抵抗(RC)が求められる

その原理を以下に示す

各電極間の等価回路モデルは図2のようになる電極間の抵抗は距離(L)に比例し幅(W)

に反比例するまたコンタクト抵抗は電極幅に反比例すると考えられるそのため測定

される抵抗(R)は

WR

WLR

R CS 2+= (1)

となる式1より L を x 軸R を y 軸にプロットするとy 軸切片が2RCW となり RCが

計算できるまた傾きから RSがわかる(図 3)

5μm 10μm 15μm 20μm 25μm 30μm

100μm

図1 TLM マスクパターン

切片=2RCW

傾き=RsW

測定値 線形近似

電極

RS RC RC

R

半導体基板 図 2 等価回路モデル

0 L

図 3 L-R プロット図

42

MOSFET 等の電子デバイスでは電流はウェハを横方向に流れるそのためコンタクト抵

抗は電極の幅にのみ依存すると考えているしかし物性的にはコンタクト抵抗は面積に

依存すると考える方が妥当であるそこでコンタクト抵抗が面積と電極幅にどのように影

[

0[V]一定としてい

る図 4 の微小区間の等価回路は図 5 のようになるこの等価回路より

響を受けるかを考える

電極のモデルを図 4 に示す電極は幅 W cm]とし電極の単位面積あたりの抵抗をρC[Ω

cm2]とするまた半導体のシート抵抗を RS[Ω]として電極の電位を V

)(xS IW

dxRdV = (2)

)(xVWdI =C dxρ

(3)

となる式変形すると

)(xS I

WR

dxdV

= (4)

)(xVWdI=

Cdx ρ (5)

式(4)をxで微分すると

ρc [Ωcm2]

Rs [Ω]

V0 [V] 電極 W [mm]

図 4 FET の電極モデル(2 次元)

半導体

43

dI

+x 方向

V(x)+dV ρc (Wdx) V(x)

Rs dxW I(x)-dI I(x)

図 5 微小区間での回路図

)(2

2

xS I

WR

dxVd= (4rsquo)

式(4rsquo)に式(5)を代入すると

)(2

2

xC

S VR

dxVd

ρ= (6)

γ2=Rsρcとすると xx BeAexV γγ += minus)( (7)

xrarr-infinで V(x)=0x=0 で V=V0より A=0B=V0 よって式(7)は xeVxV γ

0)( = (8)

となるまた I(x)については式(5)より

x

c

eVWdxdI γ

ρ 0= (9)

x

c

eVWxI γ

γρ 0)( = (10)

式(8)(10)より x=0 での抵抗 R は

WRR

W

WVWV

xIxVR

cs

c

sc

c

c

ρρ

ρ

γρ

γρ

==

===

0

0

)()(

(11)

44

となるよって電極の抵抗は W に反比例するそのため電極幅で規格化したものをコン

タクト抵抗とし

CSC RR ρ= [Ωmm] (12)

で定義するまた式(12)よりコンタクト抵抗はシート抵抗のルートに比例するのでシート抵

抗が大きいとコンタクト抵抗も悪く見える

45

付録 4 時間変化なしの場合の電子占有率(fT)の導出

トラップの電荷捕獲放出過程は伝導帯電子を捕獲する(e-capture)伝導帯に電子を放

出する(e-emit)価電子帯のホールを捕獲する(p-capture)価電子帯にホールを放出する

(p-emit)の 4 種類が考えられるそれぞれの反応速度は以下の 4 つの式で与えられる

(ⅰ) e-capture

)1( TnT fnC

dtdf

minus= (1)

(ⅱ) e-emit

TnT fe

dtdf

minus= (2)

(ⅲ) p-capture

TpT fpC

dtdf

minus= (3) (iv) ホール放出 (iii) ホール捕獲

(i) 電子捕獲 (ii) 電子放出

ホール

電子

トラップ

(ⅳ) p-emit

)1( TpT fe

dtdf

minus= (4)

(fTトラップの電子占有率t時刻n電子密度pホール密度Cn電子捕獲係数Cpホー

ル捕獲係数en電子放出係数epホール放出係数)

電子捕獲係数とホール捕獲係数はそれぞれ Cn=σnvthnCp=σpvthp(σn電子の捕獲断面積

σpホールの捕獲断面積vthn電子の熱平衡速度vthpホールの熱平衡速度)で表せるま

た熱平衡速度は 3kT2=m ve thn22=mpvthp22 である式 1~4 をまとめて整理すると

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (5)

となる

つぎに熱平衡状態(全てのフェルミ準位EFが一致)で時間変化がないときについて考え

るまずトラップの電子占有率はフェルミ分布となるとして

46

minus

+=

kTEE

fFT

T

exp1

1 (6)

(ETトラップ準位)

とする伝導帯での電子密度の時間変化はトラップによる電子の捕獲と放出の 2 通りなの

TnTTnT feNfCnNdtdn

+minusminus= )1( (7)

(NTトラップ密度)

となる時間変化なしとすると dndt=0 なので enについて整理すると

T

Tnn f

fnCe minus=

1 (8)

となるここで式(8)に式(6)を代入すると

minus

+

minus

+minus

minusminus=

kTEE

kTEE

CkT

EENe

FT

FT

nFC

Cn

exp1

1

exp1

11

exp (9)

nFTFC

Cn CkT

EEkT

EENe

minus

minusminus= expexp (10)

nnTC

Cn CnCkT

EENe 1exp =

minusminus= (11)

minusminus=

kTEE

Nn TCC exp1 (12)

となりenはトラップの準位と捕獲断面積で決まることがわかる同様にして

( TpTTpT feNfCpNdtdp

minusminus= 1 ) (13)

より

47

ppVT

VT

Tpp CpC

kTEE

Nf

fpCe 1exp1

=

minusminus=

minus= (14)

minus

=kT

EENp TV

V exp1 (15)

となる

以上のことを利用して式(5)を変形するまず式(5)に式(11)と式(14)を代入すると

( ) ( TpTpTnTnT fCpfpCfCnfnC

dtdf

minus+minusminusminus= 11 11 )

)

(16)

となる時間変化なし(dfTdt=0)として fTについて整理すると

( ) ( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (17)

となりトラップの電子占有率は電子密度ホール密度の関数になる

48

謝辞

本研究の遂行にあたって終始懇切なる御指導と御鞭撻を頂きました徳島大学工学部電

気電子工学科 大野泰夫 教授に心より感謝の意を表します

本研究を進めるにあたり適切な御指導と有益なご教示を賜りました徳島大学工学部電

気電子工学科 新谷義廣 教授並びに徳島大学工学部電気電子工学科 酒井士郎 教授に深

く感謝いたします

本研究を進めるにあたり御指導を賜りました徳島大学工学部電気電子工学科 富永喜久

雄 助教授ならびに徳島大学工学部電気電子工学科 講師 直井美貴先生西野克志先生助

手 江南先生に深く感謝します

本研究を進めるにあたり多大なご尽力を賜りました文部科学技官 稲岡武氏に深く感謝

いたします

本研究を進めるにあたり御指導を賜りました徳島大学サテライトベンチャービジネス

ラボラトリー ポストドクター 敖金平氏に深く感謝します

共に議論を重ねた研究員 西薗和博氏をはじめ大野研究室ならびに新谷研究室酒井研究

室サテライトベンチャービジネスラボラトリーナイトライドセミコンダクター株式会

社の皆様に心より感謝いたします

最後に本年度で定年退官される文部科学技官 近藤俊昭氏には研究室配属時より研究だ

けでなく将来設計においても有益なご教示を賜りました近藤技官は大変な情報通でおら

れ毎日午後 5 時以降に学生室に来られては昔の電気電子工学科や学生間の恋愛状況を熱

心に語られておりました研究の合間に近藤技官の話に耳を傾けながら一服するのが大野

研究室での日課でありましたここに近藤技官のこれまでのご活躍に敬意を表すると共に

本研究を進めるにあたり多大なご尽力を賜りましたことに深く感謝します

49

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c t s

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[12] Y Ohno P Francis M Nogome and Y Takahashi Surface-States Effects on GaAs

FET Electrical Performance IEEE Transactions on Electron Devices 46

p214-219 (1999)

[13] 西澤博 矢野仁之 後藤典夫 大野泰夫 表面準位を考慮した GaAs MESFET ゲート

ラグのシミュレーション 電子情報通信学会 ED 91-141 (1992)

51

著者のこれまでの研究発表

著論文

主著論文

1 菊田大悟 敖金平 大野泰夫 ldquoオープンゲート FET による AlGaNGaN HEMT 構造

の表面準位測定rdquo 信学技報 ED2002-210 (2002)

共著論文

1 Katsushi Nishino Daigo Kikuta Shiro Sakai ldquoBulk GaN growth by direct

synthesis methodrdquo Journal of Crystal Growth 237-239 pp922-925 (2002)

2 Jin-Ping Ao Daigo Kikuta Yasuo Ohno ldquoCopper-Gate AlGaNGaN HEMTs with

Low Gate Leakage Currentrdquo 信学技報 ED2002-211 (2002)

学術講演会発表 講演会名 発表年月日 題目 発表者

応用物理学

会学術講演

2002 年 9月 26 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

電子情報通

信学会 電子デバイス

研究会

2002 年 10月 10 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

52

  • プロセス手順条件
  • 素子間分離プロセス
Page 11: AlGaN/GaN HEMT 構造表面準位の電気的評価 に関する研究ohnolab.deca.jp/wp-content/lab_data/pdf_a/2003_D_Kikuta_doc.pdf · イスシミュレーションによる評価も行った。

サファイア基板 サファイア基板

絶縁体膜

(SiO2)

ソースドレイン電極 ソースドレイン電極

ゲート電極

(a) MES 型 (b) MIS 型

図 33 デバイス構造(断面図)

33 基本性能の評価

今回作製したデバイスの基本性能の評価としてゲート長 4μm の MESFET と MISFET

を用いたそれぞれのデバイス構造を図 33 に示すゲート幅は 50μm でソースゲート

間ゲートドレイン間は 4μm であるそれぞれの Id-Vd特性を図 34 に示す図 34 よ

りサンプル AB とも良好なピンチオフをしているのがわかりMES 型MIS 型ともトラ

ンジスタとして動作していることがわかるサンプル A では熱等に起因していると思われ

るドレインコンダクタンス(gd)が負の部分があるまたドレイン電圧を 0 から 15V へ

上げていく方向と 15 から 0V へ下げていく方向でドレイン電流が異なっておりトラップ

等の影響が出ているものと思われるつぎに同じトランジスタでの Id-Vg特性を図 35 に示

す図 35 よりサンプル AB とも MIS 型においてゲートリーク電流が MES 型に比べて大

幅に減少していることがわかりSiO2 膜が絶縁体として機能していることがわかるしか

し通常 MIS 型の場合はゲート容量が減少するためドレイン電流は小さくなり相互コン

ダクタンスも小さくなる今回ドレイン電流値に差がないこのことは SiO2膜が良好な絶

縁膜でなく導電性がありゲート容量は MES 型と同じであると考えられる一方SiO2 の

容量測定の結果 25~26pF と絶縁膜として機能している結果も得られているこれらのこと

から直流においては導電膜として働き高周波では絶縁膜として働いていると考えられる

そこで相互コンダクタンス(gm)の周波数分散を測定した相互コンダクタンスは以下のよう

な式で表される

10

0 5 10 150

5

10

15

20

Vd [V]

I d [m

A]Vg 1 to ndash8V ndash1V step

0 5 100

5

10

15

20

Vd [V]

I d [m

A]

Vg 1 to ndash8V ndash1V step

0 5 10 150

5

10

15

20

Vd [V]

I d [m

A]

Vg 1 to ndash8V ndash1V step

0 5 100

5

10

15

20

Vd [V]

I d [m

A]Vg 1 to ndash8V ndash1V step

(c) (d)

(a) (b)

15

15

図 34 Id-Vd特性 (a) サンプル A(MES 型)

(b) サンプル A(MIS 型) (c) サンプル B(MES 型)

(d) サンプル B(MIS 型)

di

m VL

WCg

micro= (線形領域) (31)

( Tgi

m VVL

WCg minus= )micro

(飽和領域) (32)

(gm相互コンダクタンスμ移動度Wゲート幅Lゲート長Ci絶縁膜容量Vdドレイ

ン電圧Vgゲート電圧VTしきい値電圧)

そのため相互コンダクタンスの周波数依存を調べることで絶縁膜の周波数特性を調べるこ

11

とができる図 36 に相互コンダクタンスの周波数特性を示す図 36 より MIS 型におい

て 10~1kHz にかけてコンダクタンスが減少していることがわかるこのことより絶縁膜

容量に周波数依存性があることが確認できたまたgmの分散点より SiO2の抵抗率は 56

times109Ωcm であることがわかったこの値は AlGaN 層のフェルミ準位が伝導帯より 1eV

の場所にピンニングされているとした場合AlGaN の抵抗率が 6times1013Ωcm になることを

考えると小さいように思われる

つぎに電界効果移動度の測定結果を図 37 に示すサンプル A では移動度の最大値が

2400cm2Vs と良好な結果が得られた一方サンプル B では 400cm2Vs 程度しか得られな

12

ndash10 ndash5 010ndash6

10ndash5

10ndash4

10ndash3

10ndash2

10ndash1

0

50

100

Vg [V]

I d [A

]

Vd=01V

Vd=10V

Vd=10V

Vd=01V

Idgm

gm

[mSm

m]

ndash10 ndash5 010ndash6

10ndash5

10ndash4

10ndash3

10ndash2

10ndash1

0

50

100

Vg [V]

I d [A

]

Vd=01V

Vd=10V

Vd=10V

Vd=01V

Idgm

gm

[mSm

m]

ndash10 ndash5 010ndash6

10ndash5

10ndash4

10ndash3

10ndash2

10ndash1

0

50

100

Vg [V]

I d [A

]

Vd=01V

Vd=10V

Vd=10V

Vd=01V

Idgm

gm

[mSm

m]

ndash10 ndash5 010ndash6

10ndash5

10ndash4

10ndash3

10ndash2

10ndash1

0

50

100

Vg [V]

I d [A

]

Vd=01V

Vd=10V

Vd=10V

Vd=01V

Idgm

gm

[mSm

m]

(a) (b)

(c) (d)

図 35 Id-Vg特性 (a) サンプル A(MES 型) (b) サンプル A(MIS 型) (c) サンプル B(MES 型) (d) サンプル B(MIS 型)

102 104 1060

05

1

15

2

STDFET

MISFET

Lg=4μm Wg=50μmVd=1V Vg=ndash4V

g m [m

S]

Frequency [Hz]

図 36 相互コンダクタンスの 周波数分散

かったこのことからウェハ B は残留不純物や格子結晶欠陥等による電子の散乱が大き

いと思われ結晶性がよくないと推察される

C-V 測定の結果を図 38 に示すサンプル A では位相角が 60deg以上でありゲートリーク

が少なく正確な測定ができていると思われるサンプル B では位相角が 60degを下回ってお

り精度が若干落ちているこの C-V 測定結果からキャリアプロファイルを作成(付録 2 参

照)すると図 39 のようになるサンプル AB とも AlGaNGaN 界面に 1times1020cm-3程度の

電子が出ており界面から 200nm の深さでは 1times1016cm-3以下となっているこのことか

ら AlGaNGaN 界面でシート状のキャリアが存在していることがわかりまたノンドー

ndash8 ndash6 ndash4 ndash2 00

1000

2000

3000

Vg [V]

Mob

ility

[cm

2 Vs]

ndash8 ndash6 ndash4 ndash2 00

1000

2000

3000

Vg [V]

Mob

ility

[cm

2 Vs]

(b) (a)

図 37 電界効果移動度 (a) サンプル A (b) サンプル B

13

ndash10 ndash8 ndash6 ndash4 ndash2 00

20

40

60

80

100

ndash120

ndash60

0

60

120

Voltage [V]

Cap

acita

nce

[pF] Phase [degree]

ndash10 ndash8 ndash6 ndash4 ndash2 00

20

40

60

80

100

ndash120

ndash60

0

60

120

Voltage [V]

Cap

acita

nce

[pF] Phase [degree]

(b) (a)

図 38 C-V 測定結果 (a) サンプル A (b) サンプル B

プの GaN 層では高抵抗となっていることがわかる

最後にソースドレイン電極のコンタクト抵抗(RC)を TLM(Transmission Line Model)

法(付録 3 参照)で求めたその結果を図 310 に示す図 310 よりサンプル A ではシート抵

抗(RS)が 464Ωと移動度とキャリア密度から計算される予測値とほぼ合致していたま

たコンタクト抵抗は 138Ωmm と良好な値であったサンプル B においてもシート抵抗

が 262times103Ωと予測値と合致していたコンタクト抵抗は 352Ωmm と良くない値で

あった

0 200 400 6001014

1016

1018

1020

1022

Depth [nm]

Car

rier C

onc

[cm

ndash3]

0 200 400 6001014

1016

1018

1020

1022

Depth [nm]

Car

rier C

onc

[cm

ndash3]

(b) (a)

図 39 キャリアプロファイル (a) サンプル A (b) サンプル B

14

0 10 20 30 400

50

100

150

200Rs=464 [Ω]Rc=138[Ωmm]

R=RsWtimesL+2RcW

Length [μm]

Res

ista

nce

[Ω]

0 10 20 30 40

400

800

1200

1600Rs=262times103 [Ω]Rc=352 [Ωmm]

R=RsWtimesL+2RcW

Length [μm]R

esis

tanc

e [Ω

]

(b) (a) 0

図 310 TLM 測定結果 (a) サンプル A (b) サンプル B

15

第4章 オープンゲート FET を用いた表面準位の測定 41 はじめに

界面表面準位の測定にはXPS法やMISFETのC-V特性からTerman法を用いて界面表面

準位密度を見積もることが多い本研究で用いたオープンゲートFETは界面表面準位密度

を見積もることは困難であるが界面表面準位が電子トラップ型かホールトラップ型か

を容易に判別できる利点があるまたエネルギー準位がバンドのどのあたりにあるかも

ある程度検討をつけることができる本章ではオープンゲートFETによる界面表面準位の

測定について述べ電子トラップとホールトラップの性質についても考察する

42 オープンゲート FET の構造

測定に用いたオープンゲート FET の構造を図 41に示すオープンゲート FET は通常

の FET 構造でゲート電極のチャネル中央部を取り除いた構造になっているゲート長は

100μmチャネル幅 20μmオープンゲート部の幅は 14μm であるオープンゲート部

のチャネル伝導度はパッシベーション膜と半導体界面の界面電位を反映するそのため

チャネルの伝導度を測定することで界面電位が測定できることになる定量的な比較のた

めにゲート電極を除去していないスタンダード FET除去部に SiO2を堆積させたオープン

ゲート FETSiO2を堆積させていないオープンゲート FET の3種類を用意した

ゲート電極 SiO2パッシベーション

ゲート電極

2DEG

GaN 層

チャネル パッシベーション

(b) (a) ドレイン電極

ソース電極

図 41 オープンゲート FET の構造図 (a)平面図 (b)断面図

16

43 オープンゲート FET の I-V 特性

まずサンプル AB の Id-Vd特性を図 42 に示すチャネル部全面に金属ゲートのある通常

の MES 型の場合(図 42(a)(d))サンプル AB ともトランジスタとして機能していること

がわかるオープンゲート FET のパッシベーション膜なしの場合(図 42(b)(e))ゲート電

極直下部でのみドレイン電流を制御できるのでドレイン電流を遮断できないほ

型の特

性になっているそれに対してオープンゲート FET のパッシベーション膜ありの場合(図

42(c)(f))サンプル A ではまともなトランジスタの Id-Vd特性となりサンプル B でもパ

ッシベーション膜なしの場合に比べるとドレイン電流がより多く制御されていることがわ

かる

つぎにオープンゲート FET の Id-Vg特性を図 43 に示すまずサンプル A では全面ゲー

ト金属を付けてある通常 MES 型の場合理想的な Id-Vg 特性となっているオープンゲー

ト FET でパッシベーションとしての SiO2 なしの場合ドレイン電流はしきい値まではゲ

ート電極直下部の電流減少分があるのでドレイン電流は減少しているが開口部はゲート

電極で制御できずドレイン電流を遮断できていないそれに対して SiO2ありの場合開口

部の電位がゲート電極で制御されドレイン電流を遮断できているサンプル B でも通常

MES 型および SiO2なしのオープンゲート FET の場合サンプル A と同様な特性を示して

いるSiO2 ありのオープンゲート FET の場合サンプル A と違ってドレイン電流を遮断

できていないが SiO2なしに比べるとドレイン電流を減少分が多いこのことはゲート電極

の幅が変わっていると考えられるので gmよりゲート電極幅を見積もってみるFET の直線

領域における相互コンダクタンス(gm)は

LVWC

g dim

micro= (41)

(μ移動度Wゲート幅Ci絶縁膜容量Vdドレイン電圧Lゲート長)

で表されるそこで SiO2 なしのオープンゲート FET と SiO2 ありのオープンゲート FET

の相互コンダクタンスの比からゲート幅が見積もれる

mnp

mwpnpwp g

gWW = (42)

17

18

0 5 100

Vd [V]

0 5 100

1

2

I d [m

A]

Vd [V]

Vg 0 to ndash10V ndash1V step

0 5 10 50

1

2

I d [m

A]

Vd [V]

Vg 0 to ndash10V ndash1V step

0 5 10 150

Vd [V]

0 5 10 150

1

2

Vg 0 to ndash8V ndash1V step

I d [m

A]

Vd [V]

0 5 10 150

1

2Vg 0 to ndash8V ndash1V step

I d [m

A]

Vd [V]

15

1

2

I d [m

A]

Vg 0 to ndash10V ndash1V step

15

1

1

2Vg 0 to ndash8V ndash1V step

I d [m

A](d)

(e)

(f)

図 42 オープンゲート FET の Id-Vd特性 (a) サンプル A 通常 MES 型 (b) サンプル A パッシベーションなし (c) サンプル A パッシベーションあり (d) サンプル B 通常 MES 型 (e) サンプル B パッシベーションなし (f) サンプル B パッシベーションあり

(c)

(b)

(a)

(WwpSiO2ありのゲート幅WnpSiO2なしのゲート幅gmwpSiO2ありの相互コンダクタン

ndash10 ndash5 00

10

20

30

40

Vg [V]

I d [μ

A]

SiO2なし

SiO2あり

全面ゲート金属

Vds=01V

ndash15 ndash10 ndash5 00

10

20

30

40

Vg [V]

I d [μ

A]

SiO2なし

SiO2あり

全面ゲート金属

Vds=01V

(b) (a)

図 43 オープンゲート FET の Id-Vg特性 (a)サンプル A (b)サンプル B

スgmnpSiO2なしの相互コンダクタンス)

式(42)を用いて実際に計算してみると Wnp=6μmgmwp=106times10-6Sgmnp=50times10-7S と

すると Wwp=127μm となり6~7μm ほどゲート幅が大きくなっている

これらの結果よりサンプル AB とも開口部の表面電位が両側のゲート電極に制御されて

いることが示唆されているこのような現象が起こる原因として SiO2AlGaN 層界面にホ

ールトラップ型の界面準位が存在することで説明できる[12]

44 電子トラップとホールトラップ

本論文でいう電子トラップとホールトラップの定義について述べるまず電子トラッ

プとはトラップの帯電量が伝導帯の電子と交換速度が速いために伝導帯の電子の量つま

り電子の擬フェルミ準位によって決まるものをいう逆にホールトラップとはトラップの

帯電量が価電子帯のホールと交換速度が速いために価電子帯のホールの量つまりホー

ルの擬フェルミ準位によって決まるものをいう

一般に深い準位のモデルには Shockley-Read-Hall(SRH)統計が用いられるそれによる

とトラップの電子占有率 fTは以下のようになる

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (43)

(t時刻n電子濃度pホール濃度Cn電子捕獲係数Cpホール捕獲係数en電子放出係

数epホール放出係数)

19

式(43)において時間変化しないとすると dfTdt=0 となりfTについて整理すると

)()( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (44)

となる(付録 4 参照)

この fT が電子の擬フェルミ準位(Efn)とホールの擬フェルミ準位(Efp)に対してどのように

変化するのかシミュレーションしてみるシミュレーションするのは窒化ガリウムとして

各パラメータを表 41 のようにしたトラップの準位を価電子帯より 10~25eV のものま

で変化させたときの fTの変化を図 44(a)~(e)に示す

表 41 fTシミュレーションのパラメータ

パラメータ 値

禁制帯幅 (Eg) 342 [eV]

電子有効質量 (me) 0228

ホール有効質量 (mp) 06

伝導帯有効状態密度 (NC) 274times1018 [cm-3]

価電子帯有効状態密度 (NV) 117times1019 [cm-3]

電子捕獲断面積 (σe) 1times10-13 [cm2]

ホール捕獲断面積 (σp) 1times10-13 [cm2]

図 44(a)~(e)よりトラップ準位が 10~15eV までは fTが大部分でホールの擬フェルミ準

位によって決まっていることがわかるまた20~25eV まででは大部分で電子の擬フェ

ルミ準位によって決まっている172eV のものはトラップが中間的な性質を示している

本論文では電子の擬フェルミ準位でトラップの帯電量が決まるトラップを電子トラップ

ホールの擬フェルミ準位でトラップの帯電量が決まるトラップをホールトラップとしたが

実際にはトラップの準位が伝導帯に近い場合電子トラップとなり価電子帯に近い場合

ホールトラップになっていることがわかる

これらのことより電子トラップ(ET)は電子の擬フェルミ準位に従うのでトラップを含む

領域は n 型半導体に似た性質を示すようになりホールトラップ(HT)はホールの擬フェル

20

ET=20eV

5 1 15 2 25 3Efn [eV] 005

115

225

335

Efp [eV]0

02

04

06

08

1

fT

ET=172eV

0 05 1 15 2 25 3 35Efn [eV] 05

115

225

3

Efp [eV]0

02

04

06

08

1

fT

ET=15eV

0 05 1 15 2 25 3 35Efn [eV] 0

051

152

253

35

Efp [eV]0

02

04

06

08

1

fT

ET=10eV

05 1 15 2 25Efn [eV] 051

152

253

35

Efp [eV]0

02

04

06

08

1

fT

ET=25eV

01 15 2 25 3 35Efn [eV] 0

051

152

253

Efp [eV]0

02

04

06

08

1

fT

(d)

(b) (a)

(c)

(e) 図 44 fTシミュレーション

(a)ET=10eV (b)ET=15eV

(c)ET=172eV (d)ET=20eV

(e)ET=25eV EV EC

35

EC 05

EV

EC

0EV

3 35EC

0EV EC

EV EC

EV

EC EV

35

EC

0

EV

EC

EV 35EC

0 0EV

ミ準位に従うので p 型半導体に似た性質を示すようになるそこで n-ET-n 型半導体接合

n-HT-n 型半導体接合p-ET-p 型半導体接合p-HT-p 型半導体接合のバンド図を考えてみ

るまず n-ET-n 型半導体接合の場合電子トラップが n 型半導体に似た電位分布を示し電

子トラップを含む部分は傾斜を持った電位分布になる(図 45(a))n-HT-n 型半導体接合の

場合ホールトラップを含む部分は p 型半導体に似た電位分布となるので左側の接合が pn

接合の逆方向となり右側が順方向となるので印加した電圧のほとんどは左側に印加され

る(図 45(b))p-ET-p 型半導体接合の場合右側の接合が pn 接合の逆方向となるので印加

した電圧の大部分は右側の接合に印加される(図 45(c))p-HT-p 型半導体接合の場合ホー

21

(b) (a)

EC

EV

EF

EC

EV

EF EV

EF

EV

EF EC

HT 型

ET 型

ET 型 n 型

n 型

n 型 n 型

p 型 (d)

p 型 p 型

p 型 (c)

EC

HT 型

図 45 トラップを含む pn 接合のバンド図 (a)n-ET-n 型 (b)n-HT-n 型 (c)p-ET-p 型 (d)p-HT-p 型

ルトラップを含む部分は傾斜を持つようになる(図 45(d))

45 オープンゲート FET の I-V 特性の考察

実験結果より SiO2 ありのオープンゲート FET では開口部の電位を両側のゲート電極で

制御できドレイン電流を遮断することができた逆に SiO2 なしのオープンゲート FET

ではドレイン電流を遮断できなかったこのような現象について SiO2 と AlGaN 層の界面

のトラップで説明する

説明に先立ってショットキー電極を 2 つの種類に分類する1つはショットキー電極の

フェルミ準位が半導体のミッドギャップより伝導帯側にピンニングされ半導体表面で電

子が多くなっているものであり(図 46(a))もう一方はショットキー電極のフェルミ準位が

半導体のミッドギャップより価電子帯側にピンニングされ半導体表面でホールが多くな

っているものである(図 46(b))本論文では前者を N 型のショットキー電極後者を P 型

22

(b) (a)

06eV

EV

EF

EC ΦB=08eV

26eV

EV

EF EC

ΦB=08eV

図 46 ショットキー電極の分類 (a) N 型ショットキー電極 (b) P 型ショットキー電極

のショットキー電極と呼ぶ

前項で電子トラップを含む領域ではその部分は n 型半導体の電位分布を示しホールト

ラップを含む領域ではその部分は p 型半導体の電位分布を示すことを説明したその理論

をオープンゲート FET に用いる

オープンゲート FET の断面図(図 47)で2DEG の電位を 0V としショットキー電極に負

の電位を印加した状態でショットキー電極から AlGaN 層表面を通って 2DEG へのバン

ド図を図 48に示すバンド図はショットキー電極がN型の場合とP型の場合SiO2AlGaN

界面が電子トラップ(ET)の場合とホールトラップ(HT)の場合の組み合わせで 4 種類考えら

れるまずショットキー電極が N 型であり SiO2AlGaN 界面が電子トラップの場合(図

48(a))界面が電子トラップなのでその部分は n 型半導体と考えられるそのため電極部-

界面-2DEG は n-n-n 型半導体接合のため界面の電位は傾斜を持つショットキー電極が P

型であり界面が電子トラップ型の場合(図 48(b))p-n-n 型半導体接合と考えられるのでシ

ョットキー電極と界面が pn 接合の逆方向となり電位差はこの部分に集中しAlGaN 層の

表面の電位は 2DEG の電位とほぼ同じになるつぎにショットキー電極が N 型で界面がホ

ールトラップ型の場合(図 48(c))n-p-n 型半導体接合と考えられショットキー電極と界

面は pn 接合の順方向となるしたがってショットキー電極と界面には大きな電位差は生じ

23

(d)

(b)

(c)

(a)

GaN

AlGaN 界面

電極

GaN

AlGaN 界面 電極 Ec

Ef

Ev ショットキー電極

界面 ET型HT型

AlGaN

2DEG n型

図 47 オープンゲート FET の断面図

図 48 オープンゲート FET の電位分布 (a)N-E-n 型 (b)P-E-n 型 (c)N-H-n 型 (d)P-H-n型

ず電極に印加した電位は AlGaN 層と 2DEG の間に印加される最後にショットキー電極

が P 型で界面がホールトラップの場合(図 48(d))p-p-n 型半導体接合になるのでショット

キー電極と界面には大きな電位差が生じず電極に印加した電圧は界面と2DEG の間に印

加される

以上のことよりオープンゲート FET 断面図で電位分布を考えると図 49 のようになる

N-ET-n 型P-ET-n 型の場合開口部の電位はゲート電極で制御できないので開口部の電

位は2DEG の電位とほぼ同じになる(図 49(b))N-HT-n 型P-HT-n 型の場合開口部の

電位はゲートの電位と一致する(図 49(c))

これらのことよりオープンゲート FET の Id-Vg特性を考えると図 410 のようになると

思われるまずN-HT-n 型P-HT-n 型の場合界面の電位はゲート電極の電位と等しい

ので通常の FET と同様に電流は減少するP-ET-n 型の場合0~VTV まではゲート直下部

の電流減少分があるためドレイン電流は減少するがオープン部の界面の電位はゲート電極

の電位で制御できないのでドレイン電流は流れたままであるN-ET-n 型の場合界面での

抵抗とAlGaN層の抵抗の大小関係で特性が変化するので一概に2つの場合には分類できな

いこれらの分類は pn 接合の逆方向の抵抗は極めて高く半絶縁性部分よりも高いという

24

界面 E 型H 型

ショットキー電極 N 型P 型

AlGaN Id

N-H-n 型 N-E-n 型

P-E-n 型

0 VT

Ψfn

Vg

オープン部 ゲート ゲート

Ψs

Ψs (界面)

Ψfn (チャネル)

Vg

オープン部 ゲート ゲート

2DEG n 型

Vg

図 410 オープンゲート FET の Id-Vg 特性概念図

図 49 界面のバンド図 (a) オープンゲートFETの断面図

(b) N-E-n 型P-E-n 型 (c) N-H-n 型P-H-n 型

前提のため抵抗層の長さや GR センターの濃度が極端な値の場合は異なってしまう可能

性はある

測定結果(図 43)と概念図(図 410)を比較すると今回作製した SiO2ありの FET には3つ

の可能性があるN-HT-n 型P-HT-n 型かN-ET-n 型で AlGaN 層の抵抗が非常に高い場

合である今回の FET の AlGaN 層はアルミ組成 03 程度でそれほど高くなくまたゲー

トリーク電流も比較的大きいので前2者のいずれかになっていると思われるすなわち

界面準位はホールトラップ型である一方SiO2無しの場合は N-ET-n 型または P-ET-n 型

及び界面層の抵抗が AlGaN 層の抵抗より高いホールトラップ型の界面準位の場合も考え

られる界面準位による界面の電気伝導度とは界面に接した AlGaN 中のキャリアが伝導

を担うのでワイドバンドギャップの場合ピンニング準位によっては大きな抵抗になっ

てしまう場合もあり得る

SiO2 付きの場合構成は N-HT-n 型P-HT-n 型のいずれかであることが推定された

25

GaAs の場合はショットキー電極のバリア高が 08eV 程度有ればピンニング準位が充満帯

に近いのでP型になる[10]GaNの場合ではバリア高が08eV程度ではまだ伝導帯に近く

N型であると考えられるこれを調べるためにオープンゲート FET においてチャネル両側

端おいた2つのゲート電極に異なった電位を与えた場合について測定を行った

界面準位が HT 型の場合チャネルとの間は pn 接合逆バイアスと同じで AlGaN 層中に電

位勾配が形成される表面の2つのショットキー電極間に電位差を与えた場合にはショッ

トキー電極-界面-ショットキー電極が N-HT-N 型か P-HT-P 型の構成になるこれらの場合

の電位分布は図 411 に示すようになるN-HT-N 型の場合は界面準位部の電位は両ショット

キー電極の低い方の電圧になりP-HT-P 型の場合には両電極電位を線形につないだ斜めの

電位分布になる一方の電極に一定の負バイアス Vg2を与え他方の電極の電圧をゼロから

負の方向に変化させた場合N-HT-N 型では表面電位はVg1=Vg2までは低い電位のVg2にな

るためチャネル電流は変わらずVg2以下になるとVg1が制御するために減少する一方

P-HT-P 型の場合には表面電位はVg1の影響を半分受けチャネル電流はVg1Vg2の平均電

圧で制御された形となるその様子を図 412 に模式的に示した

実際にオープンゲート FET で測定した Id-Vg特性を図 413 に示す測定はソースドレイ

ン電極間に 01V 印加しゲートバイアスは片側(Vg2)を 0V-2V-4V-6V-8V と固

定し他方のゲートバイアス(Vg1)を 0V から負の方向へ掃引した掃引には1本あたり

約1時間をかけている概念図(図 412)と実測図(図 413)を比較すると SiO2ありのオ

ープンゲート FET は予想通り N-HT-N 型でショットキー電極がN型であることを示して

いる

ゲート1

ゲート2

界面

界面 ゲート1

ゲート2 (a) (b)

Ef

Ec

Ev

Ef Ev

Ec

図 411 オープンゲート FET の電位分布 (a)P-H-P 型 (b)N-H-N 型

26

ndash8 ndash6 ndash4 ndash2 00Vg1 [V]

ndash4Vndash6V

20

40Vg2=0V

ndash2V

Vd=01V破線理想的なホール

トラップの線

Vg1=Vg2

N-H-N 型

P-H-P 型

Id

I d [μ

A]

Vg1

図 412 両側ゲートに異なるバイアスを印

加した Id-Vg特性概念図 図 413 両側ゲートに異なるバイアスを

印加した Id-Vg 特性実測図

46 まとめ

今回オープンゲート FET を用いて AlGaNGaN HEMT 構造結晶の表面準位を評価し

たSiO2なしの場合ドレイン電流は制御できなかったSiO2ありの場合ドレイン電流

を制御できたまたSiO2ありのオープンゲート FET において 2 つのゲート電極に異なっ

た電位を印加した場合オープン部の電位は低い側の電位に支配されたこれらのことは

SiO2と AlGaN 界面にホールトラップ型の準位が存在することで説明できた

27

第5章 デバイスシミュレーションを用いた表面準位の考察

51 はじめに

第 4 章においてオープンゲート FET で開口部にホールトラップ型の表面準位が存在する

と開口部の電位がゲート電極で制御できることを推察した第 5 章ではこの推察の裏付け

としてデバイスシミュレータを用いて理論的に考察する

今回用いたデバイスシミュレータは ISE 社の DESSIS であるこのシミュレータではワ

イドバンドギャップ半導体のシミュレーションが行えるほか 3 次元のシミュレーションも

行うことができるオープンゲート FET ではドレイン電流をゲート電極と平行に流すため

3 次元のシミュレーションを行う必要がありその点で DESSIS は最適であった

52 デバイスシミュレーション

デバイスシミュレーションとは半導体デバイスの電気的特性を予測するツールである

主にデバイス構造の最適化などに用いられている結晶成長プロセス技術の成熟した Si

半導体ではイオン注入や拡散のシミュレーションができるプロセスシミュレーションから

LSI の回路シミュレーションまで一貫しておこなうことができるようになっている

デバイスシミュレーションは基本的にポアソン方程式とキャリア輸送方程式の2つを連

立して解いているまずコンタクトや界面での境界条件とキャリア分布でポアソン方程

式を解きデバイス内のポテンシャルを求めるその後各キャリアに対する輸送方程式を

このポテンシャルのもとで解くこの過程を繰り返すことで最終的な解を求めている

輸送方程式にはボルツマン輸送方程式が用いられているしかしボルツマン輸送方程

式は一般に複雑で解析的に解くことは不可能であるそこで様々な近似を行うことで解析

的に解けるようにしている近似法としては一般的にはドリフト拡散法が用いられている

この近似はキャリアの流れをドリフトと拡散で表しているこのモデルでほとんどのデバ

イスにおいてシミュレーションを行うことができるしかし今日の微細トランジスタや

GaAs などのシミュレーションにおいてはホットキャリア効果や速度オーバーシュートが

あり正確なシミュレーションを行うことができないこのような場合にはエネルギー保存

則を含めたエネルギー輸送モデル(緩和時間近似法ハイドロダイナミック法エネルギ

28

ーバランス法とほぼ同義)が使われるまた格子温度が問題になる場合には格子温度モ

デルなども取り入れられる

一方ボルツマン輸送方程式を直接シミュレーションしているものがモンテカルロ法で

あるモンテカルロ法は計算機上で与えられた条件のなかで実際にキャリアを自由に走行

させ各散乱に応じてキャリアを散乱させるその後再度キャリアを自由走行させる過程

を一定時間繰り返し最終的な解を得るこの方法はボルツマン輸送方程式を近似していな

いため近似による誤差はないが個々のキャリアについて計算を行うため膨大な時間を要す

るまたシミュレーションの精度はいかにキャリア輸送機構を計算機上に再現するかに

よって決まり高精度のシミュレーションはそれほど容易ではない

本研究ではホットキャリアや速度オーバーシュートなどの現象は起こらないと考えられ

るので最も一般的なドリフト拡散法でシミュレーションを行っている

53 シミュレーション構造

今回シミュレーションした構造を図 51 に示す結晶は AlGaNGaN HEMT 構造とし

AlGaN 層をアルミ組成比 020膜厚 30nm としGaN 層を膜厚 2μm としたAlGaNGaN

界面にはピエゾ効果による固定電荷として正の電荷を 1times1013cm-2導入したまた計算上

の収束性を上げるため AlGaNGaN 結晶ともアクセプタを計算結果に問題の出ない程度で

ある 1times1014cm-3導入してあるオープンゲート FET はチャネル長 10μmチャネル幅 5

μmゲート幅 06μmtimes2開口部幅 38μm とし開口部には SiO2を 60nm 堆積したも

のであるソースドレイン電極は直方体の側面の AlGaNGaN 界面に対向するような形

Y X

Z

Source

Gate

AlGaN

GaN

SiO2

図 51 シミュレーション構造

29

で付けてありオーミックになるように仕事関数を指定してあるゲート電極はショット

キー障壁高さが 1eV とした

54 トラップのモデル

一般に化合物半導体における界面表面準位は離散的とされているそこでシミュレー

ションの界面準位は単一の準位のものとしたトラップは電子を捕獲することで電荷中性

になるドナー型のものとホールを捕獲(電子を放出)することで電荷中性になるアクセプ

タ型のものに分類することができる今回はドナー型のトラップとしてあるまたトラッ

プの捕獲断面積は深い準位の場合原子のオーダーであるといわれているので 1times10-13cm2

としたこのようなトラップを SiO2と AlGaN 層界面に 1times1014cm-2導入してあるこれは

界面の原子のほとんどがトラップとなっている計算であるSiO2AlGaN 界面には負の電荷

を 5times1013cm-2導入しトラップの半分が電荷中性となっているとしてある

55 シミュレーション結果

シミュレーションはソースドレイン間電圧を 01V としトラップのエネルギー準位を

伝導帯から 15eV のものから 25eV のものまで変化させながらそれぞれにおいて Vgが 0

~-8V までの Id-Vg特性をシミュレーションしたその結果を図 52 に示すまず開口部

にも金属ゲートを付けた通常の FET 構造の場合しきい値が-52V 程度でありgmが 13

ndash8 ndash6 ndash4 ndash2 00

50

100

Vg [V]

I d [μ

A]

ET=150eV

220ndash250eV

200eV

Metal Gate

図 52 シミュレーション結果

(Id-Vg特性)

30

times10-5S であったgmは

dm VdL

Wg 0microεε

= (51)

(μ移動度εAlGaN の比誘電率ε0誘電率dAlGaN の膜厚Wゲート幅Lゲート

長Vdドレイン電圧)

で表されるシミュレーション結果の gmは式(51)で計算される理論値と合致しており正確

なシミュレーションがなされていると思われる

シミュレーション結果よりトラップ準位が 15~20eV のものはドレイン電流を遮断でき

ていないが 22~25eV のものはドレイン電流を遮断できており実験結果とほぼ同じ特性が

得られたもう少し詳しく解析するためにチャネル中央(ソース電極からドレイン電極へ 5

μm の位置)の断面でのバンド図を図 53 に示すゲート電圧が 0V のときトラップ準位

が 20eV25eV のもの両方ともフェルミ準位が 0V 付近で一致しているつぎにゲート電圧

31

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4ndash5ndash4ndash3ndash2ndash1012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

(b) (a)

(c) (d)

5

図 53 シミュレーション結果(バンド図) (a) ET=20eV Vg=0V (b) ET=20eV Vg=-2V (c) ET=25eV Vg=0V (d) ET=25eV Vg=-2V

が-2V のときトラップ準位が 20eV のものはゲート電極直下部のフェルミ準位は 2V 高く

なっているが開口部のフェルミ準位は 0eV で変化していないそれに対してトラップ準位

が 25eV のものは開口部のフェルミ準位もゲート電極直下部のフェルミ準位と同じように

約 2V 高くなっているまたトラップ準位が 20eV のものでは X=0644μm の場所でス

パイク状にバンドが曲がっているこれはフェルミ準位がなだらかに 0~2V に変化してい

るのに対して X=0644μm で界面準位によるピンニングにより 10V だけ急峻に変化させ

られていることによって生じているつぎに同じ断面での電子濃度分布を図 54 に示す

図 54 よりゲート電圧が 0V のときはトラップ準位が 20eV25eV のもの両方とも

AlGaNGaN 界面に 1times1020cm 3の電子が全面に存在していることがわかるゲート電圧が-

図 54 キャリア分布(Y=50μm)(a) E =20eVVg=0V

(a) (b)

(d) (c)

T

(b) ET=20eV V =-6V g

(c) E =25eV V =0V T g

(d) E =25eV V =-6V T g

32

-6V のときトラップ準位が 20eV のものはゲート電極直下では電子が存在せず空乏化して

いるが開口部には電子が存在しているトラップ準位が 25eV のものは開口部も電子が空

乏化しているそのためトラップ準位が 20eV の場合ゲート電圧を-6V にしても開口部下

での電子が存在するためドレイン電流を遮断できないそれに対してトラップ準位が 25eV

の場合開口部下の電子も空乏化するためドレイン電流が遮断される

56 まとめ

以上のことよりトラップのエネルギー準位によって開口部の表面電位がゲート電極で制

御されたりされなかったりすることが理論的にあり得るがわかったまたトラップの影

響により実験で得られた結果が説明できることを証明できた

今回のシミュレーションでは電子トラップ型とホールトラップ型の特性の差がはっきり

と現れた結果になったしかし実際には電子トラップ型とホールトラップ型はデジタル

的に分けることはできずアナログ的なものであるため電子トラップ型とホールトラップ

型の中間のような性質を持つトラップも考えられるまたシミュレーションを行うにあ

たり仮定としてトラップ密度を 1times1014cm-2入れ捕獲断面積も 1times10-13cm2と小さい値を

用いているこれらのパラメータを変えることで今回の結果とは違った特性が得られる

そのためパラメータをどのように選び決定するかは非常に重要であり今後も検討が必要で

ある

33

第6章 本研究のまとめ

本研究ではオープンゲートFETを用いてAlGaNGaN HEMT構造結晶でのSiO2AlGaN

界面を評価した

第4章においてオープンゲート FET の Id-Vg特性より SiO2パッシベーションのないオー

プンゲート FET では開口部の AlGaN 層表面電位はゲート電極によって制御されなかった

がSiO2パッシベーションのあるオープンゲート FET では開口部の表面電位がゲート電極

で制御されたこのような現象の原因として SiO2AlGaN 界面にホールトラップ型の界面

準位が存在することで説明した

第5章ではデバイスシミュレーションを行い第 4 章で述べた説明が理論的に正しいか

確かめたシミュレーションの結果より電子トラップではオープンゲート FET の開口部の

表面電位はゲート電極で制御されずホールトラップでは開口部の表面電位はゲート電極

で制御されたことを確認しドレイン電流を遮断することができたこのことより第 4 章

での考察を理論的に証明できた

以上のことより SiO2AlGaN 界面にはホールトラップ型の界面準位が存在している可能

性を示唆したまたホールトラップ型の界面準位が存在するとトランジスタの OFF 耐圧

を向上させることができるので SiO2パッシベーション膜はトランジスタの高耐圧化に利用

できると思われる

一方第 4 章で得られた測定結果は SiO2パッシベーションが理想的な絶縁膜になってい

ない場合言い換えれば導電膜になっている場合でも同様な結果が得られる特にワイド

バンドギャップ半導体の場合深い準位にフェルミ準位がピンニングされると 1times1014Ωcm

以上という非常に高抵抗となり良質な SiO2膜でさえも導電膜として見えてしまうことが

明らかになったワイドバンドギャップ半導体でのパッシベーション膜はこれまでの半導

体における考え方では通用せず今後新しい考え方が必要になると思われる

34

付録1 デバイス作製プロセス

AlGaNGaN HEMT 構造結晶での基本的なデバイス作製プロセスをここで述べるデバ

イス作製の大まかな流れは図1のようになるまず個々の素子を電気的に分離を行うた

めに RIE(Reactive Ion Etching)法で結晶を削り落とし素子間分離を行うつぎにオーミ

ック電極を形成するため TiAl を EB 蒸着法で蒸着しアニールを行う続いてパッシベー

ション膜を堆積させ最後にショットキー電極として EB 蒸着法で NiAu を蒸着する

それぞれのプロセス工程での代表的なプロセス条件を表1に示す

ゲート電極形成

パッシベーション膜堆積

素子間分離

オーミック電極形成

図 1 プロセスフロー

35

表1 プロセス工程(手順と条件)

プロセス工程 プロセス手順条件

1 サンプル へき開

素子間分離プロセス

1 サンプルクリーニング アセトン煮沸3min

超音波洗浄(アセトン)3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

2 メサ用フォトリソグラフィー HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

3 ドライエッチング RIEガス BCl3 20SCCM

出力52W

エッチング時間25minutes

2

4 レジスト除去 アセトン煮沸超音波洗浄

(必要に応じて)リムーバ原液煮沸 3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

オーミック電極形成 3

1 サンプルクリーニング 21 と同じ

36

2 オーミック電極用フォトリソグラ

フィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ti=200ÅAl=2000Å

4 リフトオフ アセトン煮沸3min

超音波洗浄3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブロー

5 熱処理 電気炉650 10min N2雰囲気

パッシベーション膜堆積 4

1 サンプルクリーニング 21 と同じ

37

2 パッシベーション膜用フォトリソ

グラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

純水クリーニングリンス

窒素ブロー

3 パッシベーション膜堆積 EB 蒸着SiO2600Å

4 リフトオフ 34 と同じ

ショットキー電極形成

1 サンプルクリーニング 21 と同じ

2 ショットキー電極用フォトリソグ

ラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)5000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ni=500Å

抵抗加熱蒸着Au=500Å

5

4 リフトオフ 34 と同じ

38

付録2 C-V 特性およびキャリアプロファイル

C-V 測定には通常ショットキーダイオードが使われるショットキーダイオードの断面

図を図1に示すC-V 測定において測定対象の回路モデルはコンデンサと抵抗が並列にな

っている(図 2)そのためオーミック電極からショットキー電極直下までのアクセス抵抗は

誤差になるので電極間隔はできるだけ小さいほうが良い測定は印加した交流電圧信号と

電流の振幅位相差より容量成分と抵抗成分を測定しているAlGaNGaN HEMT 構造の

場合AlGaN 層が絶縁体の働きをするのでゼロバイアスでの容量は AlGaN 層の膜厚と電

極面積AlGaN 層の誘電率で決まる以下にゼロバイアスでの n-GaN と AlGaNGaN

HEMT 結晶での容量を示す

(ⅰ) n-GaN の場合

minus=

=

qkTV

qNt

tS

C

biD

GaNdepletion

depletion

GaN

0

0

2 εε

εε

ただし

(1)

(ⅱ) AlGaNGaN HEMT 構造の場合

AlGaN

AlGaN

tS

C 0εε= (2)

(C容量ε0真空の誘電率εGaNGaN の誘電率εAlGaNAlGaN の誘電率S電極面積

t t tdeple ion空乏層厚さ AlGaNAlGaN 層厚さq電子電荷NDドナー濃度Vbiビルトイン電

圧kボルツマン定数T温度)

Y G

39

C-V Meter ショットキー電極

オーミック電極

C

空乏層 アクセス抵抗

図 2 等価回路図 n型半導体

図 1 断面図

n-GaN の場合S=100times100μm2Vbi=10VND=1times1017cm-3のときt tideple on=100nm と

なり C=8pF 程度となる

C-V 測定を行うとショットキー電極直下部のキャリア濃度を求めることができるつぎ

にその原理を述べる

ドナー濃度を一定としウェハ面で深さ方向の 1 次元で解析をするとまずポアソンの

方程式より

εDqN

dyVd

minus=2

2

(3)

となる

式(3)を解くために境界条件を

VWVdydV

V

Wy

==

=

=

)(0

0)0(

(4)

とするこの条件で式(3)を解くと

yWqNyqNV DD

εε+minus= 2

2 (5)

となるよって空乏層幅 W は

minusminus=

qkTVV

qNW bi

D

ε2 (6)

となるこの空乏層の単位面積あたりの容量は

minusminus

==

qkTVV

qNW

C

bi

D

2

εε (7)

minusminus=

qkTVV

qNC biDε

212 (8)

となり1C2-V 特性の傾きからドナー濃度がわかる

つぎにドナー濃度が一定でない場合を考える微小領域では式(8)が成り立つとすると

40

DqNdVC

d

ε2

12

minus=

(9)

と書くことができるので 1C2を V で微分することよりドナー濃度がわかるまた空乏層

端は式(7)より W=εC なので微小領域の表面からの深さがわかるこの深さ情報とドナー

濃度情報よりキャリアプロファイルが作成できる

d(1C2)dV

1C2 ND[cm-3]

Depth[nm] Vg

図 3 1C2-Vg プロット図 図 4 キャリアプロファイル

41

付録 3 TLM 法とコンタクト抵抗

コンタクト抵抗を測定するにはクロスケルビン法や TLM(Transmission Line Model)法

が用いられるプロセス技術の確立していない GaN 系半導体ではプロセスが容易な TLM

法がよく用いられている

TLM 法の代表的はマスクパターンを図1に示すTLM 法では電極間隔を変化させなが

ら各電極間での抵抗値を調べることでシート抵抗(RS)とコンタクト抵抗(RC)が求められる

その原理を以下に示す

各電極間の等価回路モデルは図2のようになる電極間の抵抗は距離(L)に比例し幅(W)

に反比例するまたコンタクト抵抗は電極幅に反比例すると考えられるそのため測定

される抵抗(R)は

WR

WLR

R CS 2+= (1)

となる式1より L を x 軸R を y 軸にプロットするとy 軸切片が2RCW となり RCが

計算できるまた傾きから RSがわかる(図 3)

5μm 10μm 15μm 20μm 25μm 30μm

100μm

図1 TLM マスクパターン

切片=2RCW

傾き=RsW

測定値 線形近似

電極

RS RC RC

R

半導体基板 図 2 等価回路モデル

0 L

図 3 L-R プロット図

42

MOSFET 等の電子デバイスでは電流はウェハを横方向に流れるそのためコンタクト抵

抗は電極の幅にのみ依存すると考えているしかし物性的にはコンタクト抵抗は面積に

依存すると考える方が妥当であるそこでコンタクト抵抗が面積と電極幅にどのように影

[

0[V]一定としてい

る図 4 の微小区間の等価回路は図 5 のようになるこの等価回路より

響を受けるかを考える

電極のモデルを図 4 に示す電極は幅 W cm]とし電極の単位面積あたりの抵抗をρC[Ω

cm2]とするまた半導体のシート抵抗を RS[Ω]として電極の電位を V

)(xS IW

dxRdV = (2)

)(xVWdI =C dxρ

(3)

となる式変形すると

)(xS I

WR

dxdV

= (4)

)(xVWdI=

Cdx ρ (5)

式(4)をxで微分すると

ρc [Ωcm2]

Rs [Ω]

V0 [V] 電極 W [mm]

図 4 FET の電極モデル(2 次元)

半導体

43

dI

+x 方向

V(x)+dV ρc (Wdx) V(x)

Rs dxW I(x)-dI I(x)

図 5 微小区間での回路図

)(2

2

xS I

WR

dxVd= (4rsquo)

式(4rsquo)に式(5)を代入すると

)(2

2

xC

S VR

dxVd

ρ= (6)

γ2=Rsρcとすると xx BeAexV γγ += minus)( (7)

xrarr-infinで V(x)=0x=0 で V=V0より A=0B=V0 よって式(7)は xeVxV γ

0)( = (8)

となるまた I(x)については式(5)より

x

c

eVWdxdI γ

ρ 0= (9)

x

c

eVWxI γ

γρ 0)( = (10)

式(8)(10)より x=0 での抵抗 R は

WRR

W

WVWV

xIxVR

cs

c

sc

c

c

ρρ

ρ

γρ

γρ

==

===

0

0

)()(

(11)

44

となるよって電極の抵抗は W に反比例するそのため電極幅で規格化したものをコン

タクト抵抗とし

CSC RR ρ= [Ωmm] (12)

で定義するまた式(12)よりコンタクト抵抗はシート抵抗のルートに比例するのでシート抵

抗が大きいとコンタクト抵抗も悪く見える

45

付録 4 時間変化なしの場合の電子占有率(fT)の導出

トラップの電荷捕獲放出過程は伝導帯電子を捕獲する(e-capture)伝導帯に電子を放

出する(e-emit)価電子帯のホールを捕獲する(p-capture)価電子帯にホールを放出する

(p-emit)の 4 種類が考えられるそれぞれの反応速度は以下の 4 つの式で与えられる

(ⅰ) e-capture

)1( TnT fnC

dtdf

minus= (1)

(ⅱ) e-emit

TnT fe

dtdf

minus= (2)

(ⅲ) p-capture

TpT fpC

dtdf

minus= (3) (iv) ホール放出 (iii) ホール捕獲

(i) 電子捕獲 (ii) 電子放出

ホール

電子

トラップ

(ⅳ) p-emit

)1( TpT fe

dtdf

minus= (4)

(fTトラップの電子占有率t時刻n電子密度pホール密度Cn電子捕獲係数Cpホー

ル捕獲係数en電子放出係数epホール放出係数)

電子捕獲係数とホール捕獲係数はそれぞれ Cn=σnvthnCp=σpvthp(σn電子の捕獲断面積

σpホールの捕獲断面積vthn電子の熱平衡速度vthpホールの熱平衡速度)で表せるま

た熱平衡速度は 3kT2=m ve thn22=mpvthp22 である式 1~4 をまとめて整理すると

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (5)

となる

つぎに熱平衡状態(全てのフェルミ準位EFが一致)で時間変化がないときについて考え

るまずトラップの電子占有率はフェルミ分布となるとして

46

minus

+=

kTEE

fFT

T

exp1

1 (6)

(ETトラップ準位)

とする伝導帯での電子密度の時間変化はトラップによる電子の捕獲と放出の 2 通りなの

TnTTnT feNfCnNdtdn

+minusminus= )1( (7)

(NTトラップ密度)

となる時間変化なしとすると dndt=0 なので enについて整理すると

T

Tnn f

fnCe minus=

1 (8)

となるここで式(8)に式(6)を代入すると

minus

+

minus

+minus

minusminus=

kTEE

kTEE

CkT

EENe

FT

FT

nFC

Cn

exp1

1

exp1

11

exp (9)

nFTFC

Cn CkT

EEkT

EENe

minus

minusminus= expexp (10)

nnTC

Cn CnCkT

EENe 1exp =

minusminus= (11)

minusminus=

kTEE

Nn TCC exp1 (12)

となりenはトラップの準位と捕獲断面積で決まることがわかる同様にして

( TpTTpT feNfCpNdtdp

minusminus= 1 ) (13)

より

47

ppVT

VT

Tpp CpC

kTEE

Nf

fpCe 1exp1

=

minusminus=

minus= (14)

minus

=kT

EENp TV

V exp1 (15)

となる

以上のことを利用して式(5)を変形するまず式(5)に式(11)と式(14)を代入すると

( ) ( TpTpTnTnT fCpfpCfCnfnC

dtdf

minus+minusminusminus= 11 11 )

)

(16)

となる時間変化なし(dfTdt=0)として fTについて整理すると

( ) ( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (17)

となりトラップの電子占有率は電子密度ホール密度の関数になる

48

謝辞

本研究の遂行にあたって終始懇切なる御指導と御鞭撻を頂きました徳島大学工学部電

気電子工学科 大野泰夫 教授に心より感謝の意を表します

本研究を進めるにあたり適切な御指導と有益なご教示を賜りました徳島大学工学部電

気電子工学科 新谷義廣 教授並びに徳島大学工学部電気電子工学科 酒井士郎 教授に深

く感謝いたします

本研究を進めるにあたり御指導を賜りました徳島大学工学部電気電子工学科 富永喜久

雄 助教授ならびに徳島大学工学部電気電子工学科 講師 直井美貴先生西野克志先生助

手 江南先生に深く感謝します

本研究を進めるにあたり多大なご尽力を賜りました文部科学技官 稲岡武氏に深く感謝

いたします

本研究を進めるにあたり御指導を賜りました徳島大学サテライトベンチャービジネス

ラボラトリー ポストドクター 敖金平氏に深く感謝します

共に議論を重ねた研究員 西薗和博氏をはじめ大野研究室ならびに新谷研究室酒井研究

室サテライトベンチャービジネスラボラトリーナイトライドセミコンダクター株式会

社の皆様に心より感謝いたします

最後に本年度で定年退官される文部科学技官 近藤俊昭氏には研究室配属時より研究だ

けでなく将来設計においても有益なご教示を賜りました近藤技官は大変な情報通でおら

れ毎日午後 5 時以降に学生室に来られては昔の電気電子工学科や学生間の恋愛状況を熱

心に語られておりました研究の合間に近藤技官の話に耳を傾けながら一服するのが大野

研究室での日課でありましたここに近藤技官のこれまでのご活躍に敬意を表すると共に

本研究を進めるにあたり多大なご尽力を賜りましたことに深く感謝します

49

参考文献

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c

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50

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[13] 西澤博 矢野仁之 後藤典夫 大野泰夫 表面準位を考慮した GaAs MESFET ゲート

ラグのシミュレーション 電子情報通信学会 ED 91-141 (1992)

51

著者のこれまでの研究発表

著論文

主著論文

1 菊田大悟 敖金平 大野泰夫 ldquoオープンゲート FET による AlGaNGaN HEMT 構造

の表面準位測定rdquo 信学技報 ED2002-210 (2002)

共著論文

1 Katsushi Nishino Daigo Kikuta Shiro Sakai ldquoBulk GaN growth by direct

synthesis methodrdquo Journal of Crystal Growth 237-239 pp922-925 (2002)

2 Jin-Ping Ao Daigo Kikuta Yasuo Ohno ldquoCopper-Gate AlGaNGaN HEMTs with

Low Gate Leakage Currentrdquo 信学技報 ED2002-211 (2002)

学術講演会発表 講演会名 発表年月日 題目 発表者

応用物理学

会学術講演

2002 年 9月 26 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

電子情報通

信学会 電子デバイス

研究会

2002 年 10月 10 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

52

  • プロセス手順条件
  • 素子間分離プロセス
Page 12: AlGaN/GaN HEMT 構造表面準位の電気的評価 に関する研究ohnolab.deca.jp/wp-content/lab_data/pdf_a/2003_D_Kikuta_doc.pdf · イスシミュレーションによる評価も行った。

0 5 10 150

5

10

15

20

Vd [V]

I d [m

A]Vg 1 to ndash8V ndash1V step

0 5 100

5

10

15

20

Vd [V]

I d [m

A]

Vg 1 to ndash8V ndash1V step

0 5 10 150

5

10

15

20

Vd [V]

I d [m

A]

Vg 1 to ndash8V ndash1V step

0 5 100

5

10

15

20

Vd [V]

I d [m

A]Vg 1 to ndash8V ndash1V step

(c) (d)

(a) (b)

15

15

図 34 Id-Vd特性 (a) サンプル A(MES 型)

(b) サンプル A(MIS 型) (c) サンプル B(MES 型)

(d) サンプル B(MIS 型)

di

m VL

WCg

micro= (線形領域) (31)

( Tgi

m VVL

WCg minus= )micro

(飽和領域) (32)

(gm相互コンダクタンスμ移動度Wゲート幅Lゲート長Ci絶縁膜容量Vdドレイ

ン電圧Vgゲート電圧VTしきい値電圧)

そのため相互コンダクタンスの周波数依存を調べることで絶縁膜の周波数特性を調べるこ

11

とができる図 36 に相互コンダクタンスの周波数特性を示す図 36 より MIS 型におい

て 10~1kHz にかけてコンダクタンスが減少していることがわかるこのことより絶縁膜

容量に周波数依存性があることが確認できたまたgmの分散点より SiO2の抵抗率は 56

times109Ωcm であることがわかったこの値は AlGaN 層のフェルミ準位が伝導帯より 1eV

の場所にピンニングされているとした場合AlGaN の抵抗率が 6times1013Ωcm になることを

考えると小さいように思われる

つぎに電界効果移動度の測定結果を図 37 に示すサンプル A では移動度の最大値が

2400cm2Vs と良好な結果が得られた一方サンプル B では 400cm2Vs 程度しか得られな

12

ndash10 ndash5 010ndash6

10ndash5

10ndash4

10ndash3

10ndash2

10ndash1

0

50

100

Vg [V]

I d [A

]

Vd=01V

Vd=10V

Vd=10V

Vd=01V

Idgm

gm

[mSm

m]

ndash10 ndash5 010ndash6

10ndash5

10ndash4

10ndash3

10ndash2

10ndash1

0

50

100

Vg [V]

I d [A

]

Vd=01V

Vd=10V

Vd=10V

Vd=01V

Idgm

gm

[mSm

m]

ndash10 ndash5 010ndash6

10ndash5

10ndash4

10ndash3

10ndash2

10ndash1

0

50

100

Vg [V]

I d [A

]

Vd=01V

Vd=10V

Vd=10V

Vd=01V

Idgm

gm

[mSm

m]

ndash10 ndash5 010ndash6

10ndash5

10ndash4

10ndash3

10ndash2

10ndash1

0

50

100

Vg [V]

I d [A

]

Vd=01V

Vd=10V

Vd=10V

Vd=01V

Idgm

gm

[mSm

m]

(a) (b)

(c) (d)

図 35 Id-Vg特性 (a) サンプル A(MES 型) (b) サンプル A(MIS 型) (c) サンプル B(MES 型) (d) サンプル B(MIS 型)

102 104 1060

05

1

15

2

STDFET

MISFET

Lg=4μm Wg=50μmVd=1V Vg=ndash4V

g m [m

S]

Frequency [Hz]

図 36 相互コンダクタンスの 周波数分散

かったこのことからウェハ B は残留不純物や格子結晶欠陥等による電子の散乱が大き

いと思われ結晶性がよくないと推察される

C-V 測定の結果を図 38 に示すサンプル A では位相角が 60deg以上でありゲートリーク

が少なく正確な測定ができていると思われるサンプル B では位相角が 60degを下回ってお

り精度が若干落ちているこの C-V 測定結果からキャリアプロファイルを作成(付録 2 参

照)すると図 39 のようになるサンプル AB とも AlGaNGaN 界面に 1times1020cm-3程度の

電子が出ており界面から 200nm の深さでは 1times1016cm-3以下となっているこのことか

ら AlGaNGaN 界面でシート状のキャリアが存在していることがわかりまたノンドー

ndash8 ndash6 ndash4 ndash2 00

1000

2000

3000

Vg [V]

Mob

ility

[cm

2 Vs]

ndash8 ndash6 ndash4 ndash2 00

1000

2000

3000

Vg [V]

Mob

ility

[cm

2 Vs]

(b) (a)

図 37 電界効果移動度 (a) サンプル A (b) サンプル B

13

ndash10 ndash8 ndash6 ndash4 ndash2 00

20

40

60

80

100

ndash120

ndash60

0

60

120

Voltage [V]

Cap

acita

nce

[pF] Phase [degree]

ndash10 ndash8 ndash6 ndash4 ndash2 00

20

40

60

80

100

ndash120

ndash60

0

60

120

Voltage [V]

Cap

acita

nce

[pF] Phase [degree]

(b) (a)

図 38 C-V 測定結果 (a) サンプル A (b) サンプル B

プの GaN 層では高抵抗となっていることがわかる

最後にソースドレイン電極のコンタクト抵抗(RC)を TLM(Transmission Line Model)

法(付録 3 参照)で求めたその結果を図 310 に示す図 310 よりサンプル A ではシート抵

抗(RS)が 464Ωと移動度とキャリア密度から計算される予測値とほぼ合致していたま

たコンタクト抵抗は 138Ωmm と良好な値であったサンプル B においてもシート抵抗

が 262times103Ωと予測値と合致していたコンタクト抵抗は 352Ωmm と良くない値で

あった

0 200 400 6001014

1016

1018

1020

1022

Depth [nm]

Car

rier C

onc

[cm

ndash3]

0 200 400 6001014

1016

1018

1020

1022

Depth [nm]

Car

rier C

onc

[cm

ndash3]

(b) (a)

図 39 キャリアプロファイル (a) サンプル A (b) サンプル B

14

0 10 20 30 400

50

100

150

200Rs=464 [Ω]Rc=138[Ωmm]

R=RsWtimesL+2RcW

Length [μm]

Res

ista

nce

[Ω]

0 10 20 30 40

400

800

1200

1600Rs=262times103 [Ω]Rc=352 [Ωmm]

R=RsWtimesL+2RcW

Length [μm]R

esis

tanc

e [Ω

]

(b) (a) 0

図 310 TLM 測定結果 (a) サンプル A (b) サンプル B

15

第4章 オープンゲート FET を用いた表面準位の測定 41 はじめに

界面表面準位の測定にはXPS法やMISFETのC-V特性からTerman法を用いて界面表面

準位密度を見積もることが多い本研究で用いたオープンゲートFETは界面表面準位密度

を見積もることは困難であるが界面表面準位が電子トラップ型かホールトラップ型か

を容易に判別できる利点があるまたエネルギー準位がバンドのどのあたりにあるかも

ある程度検討をつけることができる本章ではオープンゲートFETによる界面表面準位の

測定について述べ電子トラップとホールトラップの性質についても考察する

42 オープンゲート FET の構造

測定に用いたオープンゲート FET の構造を図 41に示すオープンゲート FET は通常

の FET 構造でゲート電極のチャネル中央部を取り除いた構造になっているゲート長は

100μmチャネル幅 20μmオープンゲート部の幅は 14μm であるオープンゲート部

のチャネル伝導度はパッシベーション膜と半導体界面の界面電位を反映するそのため

チャネルの伝導度を測定することで界面電位が測定できることになる定量的な比較のた

めにゲート電極を除去していないスタンダード FET除去部に SiO2を堆積させたオープン

ゲート FETSiO2を堆積させていないオープンゲート FET の3種類を用意した

ゲート電極 SiO2パッシベーション

ゲート電極

2DEG

GaN 層

チャネル パッシベーション

(b) (a) ドレイン電極

ソース電極

図 41 オープンゲート FET の構造図 (a)平面図 (b)断面図

16

43 オープンゲート FET の I-V 特性

まずサンプル AB の Id-Vd特性を図 42 に示すチャネル部全面に金属ゲートのある通常

の MES 型の場合(図 42(a)(d))サンプル AB ともトランジスタとして機能していること

がわかるオープンゲート FET のパッシベーション膜なしの場合(図 42(b)(e))ゲート電

極直下部でのみドレイン電流を制御できるのでドレイン電流を遮断できないほ

型の特

性になっているそれに対してオープンゲート FET のパッシベーション膜ありの場合(図

42(c)(f))サンプル A ではまともなトランジスタの Id-Vd特性となりサンプル B でもパ

ッシベーション膜なしの場合に比べるとドレイン電流がより多く制御されていることがわ

かる

つぎにオープンゲート FET の Id-Vg特性を図 43 に示すまずサンプル A では全面ゲー

ト金属を付けてある通常 MES 型の場合理想的な Id-Vg 特性となっているオープンゲー

ト FET でパッシベーションとしての SiO2 なしの場合ドレイン電流はしきい値まではゲ

ート電極直下部の電流減少分があるのでドレイン電流は減少しているが開口部はゲート

電極で制御できずドレイン電流を遮断できていないそれに対して SiO2ありの場合開口

部の電位がゲート電極で制御されドレイン電流を遮断できているサンプル B でも通常

MES 型および SiO2なしのオープンゲート FET の場合サンプル A と同様な特性を示して

いるSiO2 ありのオープンゲート FET の場合サンプル A と違ってドレイン電流を遮断

できていないが SiO2なしに比べるとドレイン電流を減少分が多いこのことはゲート電極

の幅が変わっていると考えられるので gmよりゲート電極幅を見積もってみるFET の直線

領域における相互コンダクタンス(gm)は

LVWC

g dim

micro= (41)

(μ移動度Wゲート幅Ci絶縁膜容量Vdドレイン電圧Lゲート長)

で表されるそこで SiO2 なしのオープンゲート FET と SiO2 ありのオープンゲート FET

の相互コンダクタンスの比からゲート幅が見積もれる

mnp

mwpnpwp g

gWW = (42)

17

18

0 5 100

Vd [V]

0 5 100

1

2

I d [m

A]

Vd [V]

Vg 0 to ndash10V ndash1V step

0 5 10 50

1

2

I d [m

A]

Vd [V]

Vg 0 to ndash10V ndash1V step

0 5 10 150

Vd [V]

0 5 10 150

1

2

Vg 0 to ndash8V ndash1V step

I d [m

A]

Vd [V]

0 5 10 150

1

2Vg 0 to ndash8V ndash1V step

I d [m

A]

Vd [V]

15

1

2

I d [m

A]

Vg 0 to ndash10V ndash1V step

15

1

1

2Vg 0 to ndash8V ndash1V step

I d [m

A](d)

(e)

(f)

図 42 オープンゲート FET の Id-Vd特性 (a) サンプル A 通常 MES 型 (b) サンプル A パッシベーションなし (c) サンプル A パッシベーションあり (d) サンプル B 通常 MES 型 (e) サンプル B パッシベーションなし (f) サンプル B パッシベーションあり

(c)

(b)

(a)

(WwpSiO2ありのゲート幅WnpSiO2なしのゲート幅gmwpSiO2ありの相互コンダクタン

ndash10 ndash5 00

10

20

30

40

Vg [V]

I d [μ

A]

SiO2なし

SiO2あり

全面ゲート金属

Vds=01V

ndash15 ndash10 ndash5 00

10

20

30

40

Vg [V]

I d [μ

A]

SiO2なし

SiO2あり

全面ゲート金属

Vds=01V

(b) (a)

図 43 オープンゲート FET の Id-Vg特性 (a)サンプル A (b)サンプル B

スgmnpSiO2なしの相互コンダクタンス)

式(42)を用いて実際に計算してみると Wnp=6μmgmwp=106times10-6Sgmnp=50times10-7S と

すると Wwp=127μm となり6~7μm ほどゲート幅が大きくなっている

これらの結果よりサンプル AB とも開口部の表面電位が両側のゲート電極に制御されて

いることが示唆されているこのような現象が起こる原因として SiO2AlGaN 層界面にホ

ールトラップ型の界面準位が存在することで説明できる[12]

44 電子トラップとホールトラップ

本論文でいう電子トラップとホールトラップの定義について述べるまず電子トラッ

プとはトラップの帯電量が伝導帯の電子と交換速度が速いために伝導帯の電子の量つま

り電子の擬フェルミ準位によって決まるものをいう逆にホールトラップとはトラップの

帯電量が価電子帯のホールと交換速度が速いために価電子帯のホールの量つまりホー

ルの擬フェルミ準位によって決まるものをいう

一般に深い準位のモデルには Shockley-Read-Hall(SRH)統計が用いられるそれによる

とトラップの電子占有率 fTは以下のようになる

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (43)

(t時刻n電子濃度pホール濃度Cn電子捕獲係数Cpホール捕獲係数en電子放出係

数epホール放出係数)

19

式(43)において時間変化しないとすると dfTdt=0 となりfTについて整理すると

)()( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (44)

となる(付録 4 参照)

この fT が電子の擬フェルミ準位(Efn)とホールの擬フェルミ準位(Efp)に対してどのように

変化するのかシミュレーションしてみるシミュレーションするのは窒化ガリウムとして

各パラメータを表 41 のようにしたトラップの準位を価電子帯より 10~25eV のものま

で変化させたときの fTの変化を図 44(a)~(e)に示す

表 41 fTシミュレーションのパラメータ

パラメータ 値

禁制帯幅 (Eg) 342 [eV]

電子有効質量 (me) 0228

ホール有効質量 (mp) 06

伝導帯有効状態密度 (NC) 274times1018 [cm-3]

価電子帯有効状態密度 (NV) 117times1019 [cm-3]

電子捕獲断面積 (σe) 1times10-13 [cm2]

ホール捕獲断面積 (σp) 1times10-13 [cm2]

図 44(a)~(e)よりトラップ準位が 10~15eV までは fTが大部分でホールの擬フェルミ準

位によって決まっていることがわかるまた20~25eV まででは大部分で電子の擬フェ

ルミ準位によって決まっている172eV のものはトラップが中間的な性質を示している

本論文では電子の擬フェルミ準位でトラップの帯電量が決まるトラップを電子トラップ

ホールの擬フェルミ準位でトラップの帯電量が決まるトラップをホールトラップとしたが

実際にはトラップの準位が伝導帯に近い場合電子トラップとなり価電子帯に近い場合

ホールトラップになっていることがわかる

これらのことより電子トラップ(ET)は電子の擬フェルミ準位に従うのでトラップを含む

領域は n 型半導体に似た性質を示すようになりホールトラップ(HT)はホールの擬フェル

20

ET=20eV

5 1 15 2 25 3Efn [eV] 005

115

225

335

Efp [eV]0

02

04

06

08

1

fT

ET=172eV

0 05 1 15 2 25 3 35Efn [eV] 05

115

225

3

Efp [eV]0

02

04

06

08

1

fT

ET=15eV

0 05 1 15 2 25 3 35Efn [eV] 0

051

152

253

35

Efp [eV]0

02

04

06

08

1

fT

ET=10eV

05 1 15 2 25Efn [eV] 051

152

253

35

Efp [eV]0

02

04

06

08

1

fT

ET=25eV

01 15 2 25 3 35Efn [eV] 0

051

152

253

Efp [eV]0

02

04

06

08

1

fT

(d)

(b) (a)

(c)

(e) 図 44 fTシミュレーション

(a)ET=10eV (b)ET=15eV

(c)ET=172eV (d)ET=20eV

(e)ET=25eV EV EC

35

EC 05

EV

EC

0EV

3 35EC

0EV EC

EV EC

EV

EC EV

35

EC

0

EV

EC

EV 35EC

0 0EV

ミ準位に従うので p 型半導体に似た性質を示すようになるそこで n-ET-n 型半導体接合

n-HT-n 型半導体接合p-ET-p 型半導体接合p-HT-p 型半導体接合のバンド図を考えてみ

るまず n-ET-n 型半導体接合の場合電子トラップが n 型半導体に似た電位分布を示し電

子トラップを含む部分は傾斜を持った電位分布になる(図 45(a))n-HT-n 型半導体接合の

場合ホールトラップを含む部分は p 型半導体に似た電位分布となるので左側の接合が pn

接合の逆方向となり右側が順方向となるので印加した電圧のほとんどは左側に印加され

る(図 45(b))p-ET-p 型半導体接合の場合右側の接合が pn 接合の逆方向となるので印加

した電圧の大部分は右側の接合に印加される(図 45(c))p-HT-p 型半導体接合の場合ホー

21

(b) (a)

EC

EV

EF

EC

EV

EF EV

EF

EV

EF EC

HT 型

ET 型

ET 型 n 型

n 型

n 型 n 型

p 型 (d)

p 型 p 型

p 型 (c)

EC

HT 型

図 45 トラップを含む pn 接合のバンド図 (a)n-ET-n 型 (b)n-HT-n 型 (c)p-ET-p 型 (d)p-HT-p 型

ルトラップを含む部分は傾斜を持つようになる(図 45(d))

45 オープンゲート FET の I-V 特性の考察

実験結果より SiO2 ありのオープンゲート FET では開口部の電位を両側のゲート電極で

制御できドレイン電流を遮断することができた逆に SiO2 なしのオープンゲート FET

ではドレイン電流を遮断できなかったこのような現象について SiO2 と AlGaN 層の界面

のトラップで説明する

説明に先立ってショットキー電極を 2 つの種類に分類する1つはショットキー電極の

フェルミ準位が半導体のミッドギャップより伝導帯側にピンニングされ半導体表面で電

子が多くなっているものであり(図 46(a))もう一方はショットキー電極のフェルミ準位が

半導体のミッドギャップより価電子帯側にピンニングされ半導体表面でホールが多くな

っているものである(図 46(b))本論文では前者を N 型のショットキー電極後者を P 型

22

(b) (a)

06eV

EV

EF

EC ΦB=08eV

26eV

EV

EF EC

ΦB=08eV

図 46 ショットキー電極の分類 (a) N 型ショットキー電極 (b) P 型ショットキー電極

のショットキー電極と呼ぶ

前項で電子トラップを含む領域ではその部分は n 型半導体の電位分布を示しホールト

ラップを含む領域ではその部分は p 型半導体の電位分布を示すことを説明したその理論

をオープンゲート FET に用いる

オープンゲート FET の断面図(図 47)で2DEG の電位を 0V としショットキー電極に負

の電位を印加した状態でショットキー電極から AlGaN 層表面を通って 2DEG へのバン

ド図を図 48に示すバンド図はショットキー電極がN型の場合とP型の場合SiO2AlGaN

界面が電子トラップ(ET)の場合とホールトラップ(HT)の場合の組み合わせで 4 種類考えら

れるまずショットキー電極が N 型であり SiO2AlGaN 界面が電子トラップの場合(図

48(a))界面が電子トラップなのでその部分は n 型半導体と考えられるそのため電極部-

界面-2DEG は n-n-n 型半導体接合のため界面の電位は傾斜を持つショットキー電極が P

型であり界面が電子トラップ型の場合(図 48(b))p-n-n 型半導体接合と考えられるのでシ

ョットキー電極と界面が pn 接合の逆方向となり電位差はこの部分に集中しAlGaN 層の

表面の電位は 2DEG の電位とほぼ同じになるつぎにショットキー電極が N 型で界面がホ

ールトラップ型の場合(図 48(c))n-p-n 型半導体接合と考えられショットキー電極と界

面は pn 接合の順方向となるしたがってショットキー電極と界面には大きな電位差は生じ

23

(d)

(b)

(c)

(a)

GaN

AlGaN 界面

電極

GaN

AlGaN 界面 電極 Ec

Ef

Ev ショットキー電極

界面 ET型HT型

AlGaN

2DEG n型

図 47 オープンゲート FET の断面図

図 48 オープンゲート FET の電位分布 (a)N-E-n 型 (b)P-E-n 型 (c)N-H-n 型 (d)P-H-n型

ず電極に印加した電位は AlGaN 層と 2DEG の間に印加される最後にショットキー電極

が P 型で界面がホールトラップの場合(図 48(d))p-p-n 型半導体接合になるのでショット

キー電極と界面には大きな電位差が生じず電極に印加した電圧は界面と2DEG の間に印

加される

以上のことよりオープンゲート FET 断面図で電位分布を考えると図 49 のようになる

N-ET-n 型P-ET-n 型の場合開口部の電位はゲート電極で制御できないので開口部の電

位は2DEG の電位とほぼ同じになる(図 49(b))N-HT-n 型P-HT-n 型の場合開口部の

電位はゲートの電位と一致する(図 49(c))

これらのことよりオープンゲート FET の Id-Vg特性を考えると図 410 のようになると

思われるまずN-HT-n 型P-HT-n 型の場合界面の電位はゲート電極の電位と等しい

ので通常の FET と同様に電流は減少するP-ET-n 型の場合0~VTV まではゲート直下部

の電流減少分があるためドレイン電流は減少するがオープン部の界面の電位はゲート電極

の電位で制御できないのでドレイン電流は流れたままであるN-ET-n 型の場合界面での

抵抗とAlGaN層の抵抗の大小関係で特性が変化するので一概に2つの場合には分類できな

いこれらの分類は pn 接合の逆方向の抵抗は極めて高く半絶縁性部分よりも高いという

24

界面 E 型H 型

ショットキー電極 N 型P 型

AlGaN Id

N-H-n 型 N-E-n 型

P-E-n 型

0 VT

Ψfn

Vg

オープン部 ゲート ゲート

Ψs

Ψs (界面)

Ψfn (チャネル)

Vg

オープン部 ゲート ゲート

2DEG n 型

Vg

図 410 オープンゲート FET の Id-Vg 特性概念図

図 49 界面のバンド図 (a) オープンゲートFETの断面図

(b) N-E-n 型P-E-n 型 (c) N-H-n 型P-H-n 型

前提のため抵抗層の長さや GR センターの濃度が極端な値の場合は異なってしまう可能

性はある

測定結果(図 43)と概念図(図 410)を比較すると今回作製した SiO2ありの FET には3つ

の可能性があるN-HT-n 型P-HT-n 型かN-ET-n 型で AlGaN 層の抵抗が非常に高い場

合である今回の FET の AlGaN 層はアルミ組成 03 程度でそれほど高くなくまたゲー

トリーク電流も比較的大きいので前2者のいずれかになっていると思われるすなわち

界面準位はホールトラップ型である一方SiO2無しの場合は N-ET-n 型または P-ET-n 型

及び界面層の抵抗が AlGaN 層の抵抗より高いホールトラップ型の界面準位の場合も考え

られる界面準位による界面の電気伝導度とは界面に接した AlGaN 中のキャリアが伝導

を担うのでワイドバンドギャップの場合ピンニング準位によっては大きな抵抗になっ

てしまう場合もあり得る

SiO2 付きの場合構成は N-HT-n 型P-HT-n 型のいずれかであることが推定された

25

GaAs の場合はショットキー電極のバリア高が 08eV 程度有ればピンニング準位が充満帯

に近いのでP型になる[10]GaNの場合ではバリア高が08eV程度ではまだ伝導帯に近く

N型であると考えられるこれを調べるためにオープンゲート FET においてチャネル両側

端おいた2つのゲート電極に異なった電位を与えた場合について測定を行った

界面準位が HT 型の場合チャネルとの間は pn 接合逆バイアスと同じで AlGaN 層中に電

位勾配が形成される表面の2つのショットキー電極間に電位差を与えた場合にはショッ

トキー電極-界面-ショットキー電極が N-HT-N 型か P-HT-P 型の構成になるこれらの場合

の電位分布は図 411 に示すようになるN-HT-N 型の場合は界面準位部の電位は両ショット

キー電極の低い方の電圧になりP-HT-P 型の場合には両電極電位を線形につないだ斜めの

電位分布になる一方の電極に一定の負バイアス Vg2を与え他方の電極の電圧をゼロから

負の方向に変化させた場合N-HT-N 型では表面電位はVg1=Vg2までは低い電位のVg2にな

るためチャネル電流は変わらずVg2以下になるとVg1が制御するために減少する一方

P-HT-P 型の場合には表面電位はVg1の影響を半分受けチャネル電流はVg1Vg2の平均電

圧で制御された形となるその様子を図 412 に模式的に示した

実際にオープンゲート FET で測定した Id-Vg特性を図 413 に示す測定はソースドレイ

ン電極間に 01V 印加しゲートバイアスは片側(Vg2)を 0V-2V-4V-6V-8V と固

定し他方のゲートバイアス(Vg1)を 0V から負の方向へ掃引した掃引には1本あたり

約1時間をかけている概念図(図 412)と実測図(図 413)を比較すると SiO2ありのオ

ープンゲート FET は予想通り N-HT-N 型でショットキー電極がN型であることを示して

いる

ゲート1

ゲート2

界面

界面 ゲート1

ゲート2 (a) (b)

Ef

Ec

Ev

Ef Ev

Ec

図 411 オープンゲート FET の電位分布 (a)P-H-P 型 (b)N-H-N 型

26

ndash8 ndash6 ndash4 ndash2 00Vg1 [V]

ndash4Vndash6V

20

40Vg2=0V

ndash2V

Vd=01V破線理想的なホール

トラップの線

Vg1=Vg2

N-H-N 型

P-H-P 型

Id

I d [μ

A]

Vg1

図 412 両側ゲートに異なるバイアスを印

加した Id-Vg特性概念図 図 413 両側ゲートに異なるバイアスを

印加した Id-Vg 特性実測図

46 まとめ

今回オープンゲート FET を用いて AlGaNGaN HEMT 構造結晶の表面準位を評価し

たSiO2なしの場合ドレイン電流は制御できなかったSiO2ありの場合ドレイン電流

を制御できたまたSiO2ありのオープンゲート FET において 2 つのゲート電極に異なっ

た電位を印加した場合オープン部の電位は低い側の電位に支配されたこれらのことは

SiO2と AlGaN 界面にホールトラップ型の準位が存在することで説明できた

27

第5章 デバイスシミュレーションを用いた表面準位の考察

51 はじめに

第 4 章においてオープンゲート FET で開口部にホールトラップ型の表面準位が存在する

と開口部の電位がゲート電極で制御できることを推察した第 5 章ではこの推察の裏付け

としてデバイスシミュレータを用いて理論的に考察する

今回用いたデバイスシミュレータは ISE 社の DESSIS であるこのシミュレータではワ

イドバンドギャップ半導体のシミュレーションが行えるほか 3 次元のシミュレーションも

行うことができるオープンゲート FET ではドレイン電流をゲート電極と平行に流すため

3 次元のシミュレーションを行う必要がありその点で DESSIS は最適であった

52 デバイスシミュレーション

デバイスシミュレーションとは半導体デバイスの電気的特性を予測するツールである

主にデバイス構造の最適化などに用いられている結晶成長プロセス技術の成熟した Si

半導体ではイオン注入や拡散のシミュレーションができるプロセスシミュレーションから

LSI の回路シミュレーションまで一貫しておこなうことができるようになっている

デバイスシミュレーションは基本的にポアソン方程式とキャリア輸送方程式の2つを連

立して解いているまずコンタクトや界面での境界条件とキャリア分布でポアソン方程

式を解きデバイス内のポテンシャルを求めるその後各キャリアに対する輸送方程式を

このポテンシャルのもとで解くこの過程を繰り返すことで最終的な解を求めている

輸送方程式にはボルツマン輸送方程式が用いられているしかしボルツマン輸送方程

式は一般に複雑で解析的に解くことは不可能であるそこで様々な近似を行うことで解析

的に解けるようにしている近似法としては一般的にはドリフト拡散法が用いられている

この近似はキャリアの流れをドリフトと拡散で表しているこのモデルでほとんどのデバ

イスにおいてシミュレーションを行うことができるしかし今日の微細トランジスタや

GaAs などのシミュレーションにおいてはホットキャリア効果や速度オーバーシュートが

あり正確なシミュレーションを行うことができないこのような場合にはエネルギー保存

則を含めたエネルギー輸送モデル(緩和時間近似法ハイドロダイナミック法エネルギ

28

ーバランス法とほぼ同義)が使われるまた格子温度が問題になる場合には格子温度モ

デルなども取り入れられる

一方ボルツマン輸送方程式を直接シミュレーションしているものがモンテカルロ法で

あるモンテカルロ法は計算機上で与えられた条件のなかで実際にキャリアを自由に走行

させ各散乱に応じてキャリアを散乱させるその後再度キャリアを自由走行させる過程

を一定時間繰り返し最終的な解を得るこの方法はボルツマン輸送方程式を近似していな

いため近似による誤差はないが個々のキャリアについて計算を行うため膨大な時間を要す

るまたシミュレーションの精度はいかにキャリア輸送機構を計算機上に再現するかに

よって決まり高精度のシミュレーションはそれほど容易ではない

本研究ではホットキャリアや速度オーバーシュートなどの現象は起こらないと考えられ

るので最も一般的なドリフト拡散法でシミュレーションを行っている

53 シミュレーション構造

今回シミュレーションした構造を図 51 に示す結晶は AlGaNGaN HEMT 構造とし

AlGaN 層をアルミ組成比 020膜厚 30nm としGaN 層を膜厚 2μm としたAlGaNGaN

界面にはピエゾ効果による固定電荷として正の電荷を 1times1013cm-2導入したまた計算上

の収束性を上げるため AlGaNGaN 結晶ともアクセプタを計算結果に問題の出ない程度で

ある 1times1014cm-3導入してあるオープンゲート FET はチャネル長 10μmチャネル幅 5

μmゲート幅 06μmtimes2開口部幅 38μm とし開口部には SiO2を 60nm 堆積したも

のであるソースドレイン電極は直方体の側面の AlGaNGaN 界面に対向するような形

Y X

Z

Source

Gate

AlGaN

GaN

SiO2

図 51 シミュレーション構造

29

で付けてありオーミックになるように仕事関数を指定してあるゲート電極はショット

キー障壁高さが 1eV とした

54 トラップのモデル

一般に化合物半導体における界面表面準位は離散的とされているそこでシミュレー

ションの界面準位は単一の準位のものとしたトラップは電子を捕獲することで電荷中性

になるドナー型のものとホールを捕獲(電子を放出)することで電荷中性になるアクセプ

タ型のものに分類することができる今回はドナー型のトラップとしてあるまたトラッ

プの捕獲断面積は深い準位の場合原子のオーダーであるといわれているので 1times10-13cm2

としたこのようなトラップを SiO2と AlGaN 層界面に 1times1014cm-2導入してあるこれは

界面の原子のほとんどがトラップとなっている計算であるSiO2AlGaN 界面には負の電荷

を 5times1013cm-2導入しトラップの半分が電荷中性となっているとしてある

55 シミュレーション結果

シミュレーションはソースドレイン間電圧を 01V としトラップのエネルギー準位を

伝導帯から 15eV のものから 25eV のものまで変化させながらそれぞれにおいて Vgが 0

~-8V までの Id-Vg特性をシミュレーションしたその結果を図 52 に示すまず開口部

にも金属ゲートを付けた通常の FET 構造の場合しきい値が-52V 程度でありgmが 13

ndash8 ndash6 ndash4 ndash2 00

50

100

Vg [V]

I d [μ

A]

ET=150eV

220ndash250eV

200eV

Metal Gate

図 52 シミュレーション結果

(Id-Vg特性)

30

times10-5S であったgmは

dm VdL

Wg 0microεε

= (51)

(μ移動度εAlGaN の比誘電率ε0誘電率dAlGaN の膜厚Wゲート幅Lゲート

長Vdドレイン電圧)

で表されるシミュレーション結果の gmは式(51)で計算される理論値と合致しており正確

なシミュレーションがなされていると思われる

シミュレーション結果よりトラップ準位が 15~20eV のものはドレイン電流を遮断でき

ていないが 22~25eV のものはドレイン電流を遮断できており実験結果とほぼ同じ特性が

得られたもう少し詳しく解析するためにチャネル中央(ソース電極からドレイン電極へ 5

μm の位置)の断面でのバンド図を図 53 に示すゲート電圧が 0V のときトラップ準位

が 20eV25eV のもの両方ともフェルミ準位が 0V 付近で一致しているつぎにゲート電圧

31

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4ndash5ndash4ndash3ndash2ndash1012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

(b) (a)

(c) (d)

5

図 53 シミュレーション結果(バンド図) (a) ET=20eV Vg=0V (b) ET=20eV Vg=-2V (c) ET=25eV Vg=0V (d) ET=25eV Vg=-2V

が-2V のときトラップ準位が 20eV のものはゲート電極直下部のフェルミ準位は 2V 高く

なっているが開口部のフェルミ準位は 0eV で変化していないそれに対してトラップ準位

が 25eV のものは開口部のフェルミ準位もゲート電極直下部のフェルミ準位と同じように

約 2V 高くなっているまたトラップ準位が 20eV のものでは X=0644μm の場所でス

パイク状にバンドが曲がっているこれはフェルミ準位がなだらかに 0~2V に変化してい

るのに対して X=0644μm で界面準位によるピンニングにより 10V だけ急峻に変化させ

られていることによって生じているつぎに同じ断面での電子濃度分布を図 54 に示す

図 54 よりゲート電圧が 0V のときはトラップ準位が 20eV25eV のもの両方とも

AlGaNGaN 界面に 1times1020cm 3の電子が全面に存在していることがわかるゲート電圧が-

図 54 キャリア分布(Y=50μm)(a) E =20eVVg=0V

(a) (b)

(d) (c)

T

(b) ET=20eV V =-6V g

(c) E =25eV V =0V T g

(d) E =25eV V =-6V T g

32

-6V のときトラップ準位が 20eV のものはゲート電極直下では電子が存在せず空乏化して

いるが開口部には電子が存在しているトラップ準位が 25eV のものは開口部も電子が空

乏化しているそのためトラップ準位が 20eV の場合ゲート電圧を-6V にしても開口部下

での電子が存在するためドレイン電流を遮断できないそれに対してトラップ準位が 25eV

の場合開口部下の電子も空乏化するためドレイン電流が遮断される

56 まとめ

以上のことよりトラップのエネルギー準位によって開口部の表面電位がゲート電極で制

御されたりされなかったりすることが理論的にあり得るがわかったまたトラップの影

響により実験で得られた結果が説明できることを証明できた

今回のシミュレーションでは電子トラップ型とホールトラップ型の特性の差がはっきり

と現れた結果になったしかし実際には電子トラップ型とホールトラップ型はデジタル

的に分けることはできずアナログ的なものであるため電子トラップ型とホールトラップ

型の中間のような性質を持つトラップも考えられるまたシミュレーションを行うにあ

たり仮定としてトラップ密度を 1times1014cm-2入れ捕獲断面積も 1times10-13cm2と小さい値を

用いているこれらのパラメータを変えることで今回の結果とは違った特性が得られる

そのためパラメータをどのように選び決定するかは非常に重要であり今後も検討が必要で

ある

33

第6章 本研究のまとめ

本研究ではオープンゲートFETを用いてAlGaNGaN HEMT構造結晶でのSiO2AlGaN

界面を評価した

第4章においてオープンゲート FET の Id-Vg特性より SiO2パッシベーションのないオー

プンゲート FET では開口部の AlGaN 層表面電位はゲート電極によって制御されなかった

がSiO2パッシベーションのあるオープンゲート FET では開口部の表面電位がゲート電極

で制御されたこのような現象の原因として SiO2AlGaN 界面にホールトラップ型の界面

準位が存在することで説明した

第5章ではデバイスシミュレーションを行い第 4 章で述べた説明が理論的に正しいか

確かめたシミュレーションの結果より電子トラップではオープンゲート FET の開口部の

表面電位はゲート電極で制御されずホールトラップでは開口部の表面電位はゲート電極

で制御されたことを確認しドレイン電流を遮断することができたこのことより第 4 章

での考察を理論的に証明できた

以上のことより SiO2AlGaN 界面にはホールトラップ型の界面準位が存在している可能

性を示唆したまたホールトラップ型の界面準位が存在するとトランジスタの OFF 耐圧

を向上させることができるので SiO2パッシベーション膜はトランジスタの高耐圧化に利用

できると思われる

一方第 4 章で得られた測定結果は SiO2パッシベーションが理想的な絶縁膜になってい

ない場合言い換えれば導電膜になっている場合でも同様な結果が得られる特にワイド

バンドギャップ半導体の場合深い準位にフェルミ準位がピンニングされると 1times1014Ωcm

以上という非常に高抵抗となり良質な SiO2膜でさえも導電膜として見えてしまうことが

明らかになったワイドバンドギャップ半導体でのパッシベーション膜はこれまでの半導

体における考え方では通用せず今後新しい考え方が必要になると思われる

34

付録1 デバイス作製プロセス

AlGaNGaN HEMT 構造結晶での基本的なデバイス作製プロセスをここで述べるデバ

イス作製の大まかな流れは図1のようになるまず個々の素子を電気的に分離を行うた

めに RIE(Reactive Ion Etching)法で結晶を削り落とし素子間分離を行うつぎにオーミ

ック電極を形成するため TiAl を EB 蒸着法で蒸着しアニールを行う続いてパッシベー

ション膜を堆積させ最後にショットキー電極として EB 蒸着法で NiAu を蒸着する

それぞれのプロセス工程での代表的なプロセス条件を表1に示す

ゲート電極形成

パッシベーション膜堆積

素子間分離

オーミック電極形成

図 1 プロセスフロー

35

表1 プロセス工程(手順と条件)

プロセス工程 プロセス手順条件

1 サンプル へき開

素子間分離プロセス

1 サンプルクリーニング アセトン煮沸3min

超音波洗浄(アセトン)3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

2 メサ用フォトリソグラフィー HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

3 ドライエッチング RIEガス BCl3 20SCCM

出力52W

エッチング時間25minutes

2

4 レジスト除去 アセトン煮沸超音波洗浄

(必要に応じて)リムーバ原液煮沸 3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

オーミック電極形成 3

1 サンプルクリーニング 21 と同じ

36

2 オーミック電極用フォトリソグラ

フィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ti=200ÅAl=2000Å

4 リフトオフ アセトン煮沸3min

超音波洗浄3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブロー

5 熱処理 電気炉650 10min N2雰囲気

パッシベーション膜堆積 4

1 サンプルクリーニング 21 と同じ

37

2 パッシベーション膜用フォトリソ

グラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

純水クリーニングリンス

窒素ブロー

3 パッシベーション膜堆積 EB 蒸着SiO2600Å

4 リフトオフ 34 と同じ

ショットキー電極形成

1 サンプルクリーニング 21 と同じ

2 ショットキー電極用フォトリソグ

ラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)5000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ni=500Å

抵抗加熱蒸着Au=500Å

5

4 リフトオフ 34 と同じ

38

付録2 C-V 特性およびキャリアプロファイル

C-V 測定には通常ショットキーダイオードが使われるショットキーダイオードの断面

図を図1に示すC-V 測定において測定対象の回路モデルはコンデンサと抵抗が並列にな

っている(図 2)そのためオーミック電極からショットキー電極直下までのアクセス抵抗は

誤差になるので電極間隔はできるだけ小さいほうが良い測定は印加した交流電圧信号と

電流の振幅位相差より容量成分と抵抗成分を測定しているAlGaNGaN HEMT 構造の

場合AlGaN 層が絶縁体の働きをするのでゼロバイアスでの容量は AlGaN 層の膜厚と電

極面積AlGaN 層の誘電率で決まる以下にゼロバイアスでの n-GaN と AlGaNGaN

HEMT 結晶での容量を示す

(ⅰ) n-GaN の場合

minus=

=

qkTV

qNt

tS

C

biD

GaNdepletion

depletion

GaN

0

0

2 εε

εε

ただし

(1)

(ⅱ) AlGaNGaN HEMT 構造の場合

AlGaN

AlGaN

tS

C 0εε= (2)

(C容量ε0真空の誘電率εGaNGaN の誘電率εAlGaNAlGaN の誘電率S電極面積

t t tdeple ion空乏層厚さ AlGaNAlGaN 層厚さq電子電荷NDドナー濃度Vbiビルトイン電

圧kボルツマン定数T温度)

Y G

39

C-V Meter ショットキー電極

オーミック電極

C

空乏層 アクセス抵抗

図 2 等価回路図 n型半導体

図 1 断面図

n-GaN の場合S=100times100μm2Vbi=10VND=1times1017cm-3のときt tideple on=100nm と

なり C=8pF 程度となる

C-V 測定を行うとショットキー電極直下部のキャリア濃度を求めることができるつぎ

にその原理を述べる

ドナー濃度を一定としウェハ面で深さ方向の 1 次元で解析をするとまずポアソンの

方程式より

εDqN

dyVd

minus=2

2

(3)

となる

式(3)を解くために境界条件を

VWVdydV

V

Wy

==

=

=

)(0

0)0(

(4)

とするこの条件で式(3)を解くと

yWqNyqNV DD

εε+minus= 2

2 (5)

となるよって空乏層幅 W は

minusminus=

qkTVV

qNW bi

D

ε2 (6)

となるこの空乏層の単位面積あたりの容量は

minusminus

==

qkTVV

qNW

C

bi

D

2

εε (7)

minusminus=

qkTVV

qNC biDε

212 (8)

となり1C2-V 特性の傾きからドナー濃度がわかる

つぎにドナー濃度が一定でない場合を考える微小領域では式(8)が成り立つとすると

40

DqNdVC

d

ε2

12

minus=

(9)

と書くことができるので 1C2を V で微分することよりドナー濃度がわかるまた空乏層

端は式(7)より W=εC なので微小領域の表面からの深さがわかるこの深さ情報とドナー

濃度情報よりキャリアプロファイルが作成できる

d(1C2)dV

1C2 ND[cm-3]

Depth[nm] Vg

図 3 1C2-Vg プロット図 図 4 キャリアプロファイル

41

付録 3 TLM 法とコンタクト抵抗

コンタクト抵抗を測定するにはクロスケルビン法や TLM(Transmission Line Model)法

が用いられるプロセス技術の確立していない GaN 系半導体ではプロセスが容易な TLM

法がよく用いられている

TLM 法の代表的はマスクパターンを図1に示すTLM 法では電極間隔を変化させなが

ら各電極間での抵抗値を調べることでシート抵抗(RS)とコンタクト抵抗(RC)が求められる

その原理を以下に示す

各電極間の等価回路モデルは図2のようになる電極間の抵抗は距離(L)に比例し幅(W)

に反比例するまたコンタクト抵抗は電極幅に反比例すると考えられるそのため測定

される抵抗(R)は

WR

WLR

R CS 2+= (1)

となる式1より L を x 軸R を y 軸にプロットするとy 軸切片が2RCW となり RCが

計算できるまた傾きから RSがわかる(図 3)

5μm 10μm 15μm 20μm 25μm 30μm

100μm

図1 TLM マスクパターン

切片=2RCW

傾き=RsW

測定値 線形近似

電極

RS RC RC

R

半導体基板 図 2 等価回路モデル

0 L

図 3 L-R プロット図

42

MOSFET 等の電子デバイスでは電流はウェハを横方向に流れるそのためコンタクト抵

抗は電極の幅にのみ依存すると考えているしかし物性的にはコンタクト抵抗は面積に

依存すると考える方が妥当であるそこでコンタクト抵抗が面積と電極幅にどのように影

[

0[V]一定としてい

る図 4 の微小区間の等価回路は図 5 のようになるこの等価回路より

響を受けるかを考える

電極のモデルを図 4 に示す電極は幅 W cm]とし電極の単位面積あたりの抵抗をρC[Ω

cm2]とするまた半導体のシート抵抗を RS[Ω]として電極の電位を V

)(xS IW

dxRdV = (2)

)(xVWdI =C dxρ

(3)

となる式変形すると

)(xS I

WR

dxdV

= (4)

)(xVWdI=

Cdx ρ (5)

式(4)をxで微分すると

ρc [Ωcm2]

Rs [Ω]

V0 [V] 電極 W [mm]

図 4 FET の電極モデル(2 次元)

半導体

43

dI

+x 方向

V(x)+dV ρc (Wdx) V(x)

Rs dxW I(x)-dI I(x)

図 5 微小区間での回路図

)(2

2

xS I

WR

dxVd= (4rsquo)

式(4rsquo)に式(5)を代入すると

)(2

2

xC

S VR

dxVd

ρ= (6)

γ2=Rsρcとすると xx BeAexV γγ += minus)( (7)

xrarr-infinで V(x)=0x=0 で V=V0より A=0B=V0 よって式(7)は xeVxV γ

0)( = (8)

となるまた I(x)については式(5)より

x

c

eVWdxdI γ

ρ 0= (9)

x

c

eVWxI γ

γρ 0)( = (10)

式(8)(10)より x=0 での抵抗 R は

WRR

W

WVWV

xIxVR

cs

c

sc

c

c

ρρ

ρ

γρ

γρ

==

===

0

0

)()(

(11)

44

となるよって電極の抵抗は W に反比例するそのため電極幅で規格化したものをコン

タクト抵抗とし

CSC RR ρ= [Ωmm] (12)

で定義するまた式(12)よりコンタクト抵抗はシート抵抗のルートに比例するのでシート抵

抗が大きいとコンタクト抵抗も悪く見える

45

付録 4 時間変化なしの場合の電子占有率(fT)の導出

トラップの電荷捕獲放出過程は伝導帯電子を捕獲する(e-capture)伝導帯に電子を放

出する(e-emit)価電子帯のホールを捕獲する(p-capture)価電子帯にホールを放出する

(p-emit)の 4 種類が考えられるそれぞれの反応速度は以下の 4 つの式で与えられる

(ⅰ) e-capture

)1( TnT fnC

dtdf

minus= (1)

(ⅱ) e-emit

TnT fe

dtdf

minus= (2)

(ⅲ) p-capture

TpT fpC

dtdf

minus= (3) (iv) ホール放出 (iii) ホール捕獲

(i) 電子捕獲 (ii) 電子放出

ホール

電子

トラップ

(ⅳ) p-emit

)1( TpT fe

dtdf

minus= (4)

(fTトラップの電子占有率t時刻n電子密度pホール密度Cn電子捕獲係数Cpホー

ル捕獲係数en電子放出係数epホール放出係数)

電子捕獲係数とホール捕獲係数はそれぞれ Cn=σnvthnCp=σpvthp(σn電子の捕獲断面積

σpホールの捕獲断面積vthn電子の熱平衡速度vthpホールの熱平衡速度)で表せるま

た熱平衡速度は 3kT2=m ve thn22=mpvthp22 である式 1~4 をまとめて整理すると

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (5)

となる

つぎに熱平衡状態(全てのフェルミ準位EFが一致)で時間変化がないときについて考え

るまずトラップの電子占有率はフェルミ分布となるとして

46

minus

+=

kTEE

fFT

T

exp1

1 (6)

(ETトラップ準位)

とする伝導帯での電子密度の時間変化はトラップによる電子の捕獲と放出の 2 通りなの

TnTTnT feNfCnNdtdn

+minusminus= )1( (7)

(NTトラップ密度)

となる時間変化なしとすると dndt=0 なので enについて整理すると

T

Tnn f

fnCe minus=

1 (8)

となるここで式(8)に式(6)を代入すると

minus

+

minus

+minus

minusminus=

kTEE

kTEE

CkT

EENe

FT

FT

nFC

Cn

exp1

1

exp1

11

exp (9)

nFTFC

Cn CkT

EEkT

EENe

minus

minusminus= expexp (10)

nnTC

Cn CnCkT

EENe 1exp =

minusminus= (11)

minusminus=

kTEE

Nn TCC exp1 (12)

となりenはトラップの準位と捕獲断面積で決まることがわかる同様にして

( TpTTpT feNfCpNdtdp

minusminus= 1 ) (13)

より

47

ppVT

VT

Tpp CpC

kTEE

Nf

fpCe 1exp1

=

minusminus=

minus= (14)

minus

=kT

EENp TV

V exp1 (15)

となる

以上のことを利用して式(5)を変形するまず式(5)に式(11)と式(14)を代入すると

( ) ( TpTpTnTnT fCpfpCfCnfnC

dtdf

minus+minusminusminus= 11 11 )

)

(16)

となる時間変化なし(dfTdt=0)として fTについて整理すると

( ) ( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (17)

となりトラップの電子占有率は電子密度ホール密度の関数になる

48

謝辞

本研究の遂行にあたって終始懇切なる御指導と御鞭撻を頂きました徳島大学工学部電

気電子工学科 大野泰夫 教授に心より感謝の意を表します

本研究を進めるにあたり適切な御指導と有益なご教示を賜りました徳島大学工学部電

気電子工学科 新谷義廣 教授並びに徳島大学工学部電気電子工学科 酒井士郎 教授に深

く感謝いたします

本研究を進めるにあたり御指導を賜りました徳島大学工学部電気電子工学科 富永喜久

雄 助教授ならびに徳島大学工学部電気電子工学科 講師 直井美貴先生西野克志先生助

手 江南先生に深く感謝します

本研究を進めるにあたり多大なご尽力を賜りました文部科学技官 稲岡武氏に深く感謝

いたします

本研究を進めるにあたり御指導を賜りました徳島大学サテライトベンチャービジネス

ラボラトリー ポストドクター 敖金平氏に深く感謝します

共に議論を重ねた研究員 西薗和博氏をはじめ大野研究室ならびに新谷研究室酒井研究

室サテライトベンチャービジネスラボラトリーナイトライドセミコンダクター株式会

社の皆様に心より感謝いたします

最後に本年度で定年退官される文部科学技官 近藤俊昭氏には研究室配属時より研究だ

けでなく将来設計においても有益なご教示を賜りました近藤技官は大変な情報通でおら

れ毎日午後 5 時以降に学生室に来られては昔の電気電子工学科や学生間の恋愛状況を熱

心に語られておりました研究の合間に近藤技官の話に耳を傾けながら一服するのが大野

研究室での日課でありましたここに近藤技官のこれまでのご活躍に敬意を表すると共に

本研究を進めるにあたり多大なご尽力を賜りましたことに深く感謝します

49

参考文献

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c

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[13] 西澤博 矢野仁之 後藤典夫 大野泰夫 表面準位を考慮した GaAs MESFET ゲート

ラグのシミュレーション 電子情報通信学会 ED 91-141 (1992)

51

著者のこれまでの研究発表

著論文

主著論文

1 菊田大悟 敖金平 大野泰夫 ldquoオープンゲート FET による AlGaNGaN HEMT 構造

の表面準位測定rdquo 信学技報 ED2002-210 (2002)

共著論文

1 Katsushi Nishino Daigo Kikuta Shiro Sakai ldquoBulk GaN growth by direct

synthesis methodrdquo Journal of Crystal Growth 237-239 pp922-925 (2002)

2 Jin-Ping Ao Daigo Kikuta Yasuo Ohno ldquoCopper-Gate AlGaNGaN HEMTs with

Low Gate Leakage Currentrdquo 信学技報 ED2002-211 (2002)

学術講演会発表 講演会名 発表年月日 題目 発表者

応用物理学

会学術講演

2002 年 9月 26 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

電子情報通

信学会 電子デバイス

研究会

2002 年 10月 10 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

52

  • プロセス手順条件
  • 素子間分離プロセス
Page 13: AlGaN/GaN HEMT 構造表面準位の電気的評価 に関する研究ohnolab.deca.jp/wp-content/lab_data/pdf_a/2003_D_Kikuta_doc.pdf · イスシミュレーションによる評価も行った。

とができる図 36 に相互コンダクタンスの周波数特性を示す図 36 より MIS 型におい

て 10~1kHz にかけてコンダクタンスが減少していることがわかるこのことより絶縁膜

容量に周波数依存性があることが確認できたまたgmの分散点より SiO2の抵抗率は 56

times109Ωcm であることがわかったこの値は AlGaN 層のフェルミ準位が伝導帯より 1eV

の場所にピンニングされているとした場合AlGaN の抵抗率が 6times1013Ωcm になることを

考えると小さいように思われる

つぎに電界効果移動度の測定結果を図 37 に示すサンプル A では移動度の最大値が

2400cm2Vs と良好な結果が得られた一方サンプル B では 400cm2Vs 程度しか得られな

12

ndash10 ndash5 010ndash6

10ndash5

10ndash4

10ndash3

10ndash2

10ndash1

0

50

100

Vg [V]

I d [A

]

Vd=01V

Vd=10V

Vd=10V

Vd=01V

Idgm

gm

[mSm

m]

ndash10 ndash5 010ndash6

10ndash5

10ndash4

10ndash3

10ndash2

10ndash1

0

50

100

Vg [V]

I d [A

]

Vd=01V

Vd=10V

Vd=10V

Vd=01V

Idgm

gm

[mSm

m]

ndash10 ndash5 010ndash6

10ndash5

10ndash4

10ndash3

10ndash2

10ndash1

0

50

100

Vg [V]

I d [A

]

Vd=01V

Vd=10V

Vd=10V

Vd=01V

Idgm

gm

[mSm

m]

ndash10 ndash5 010ndash6

10ndash5

10ndash4

10ndash3

10ndash2

10ndash1

0

50

100

Vg [V]

I d [A

]

Vd=01V

Vd=10V

Vd=10V

Vd=01V

Idgm

gm

[mSm

m]

(a) (b)

(c) (d)

図 35 Id-Vg特性 (a) サンプル A(MES 型) (b) サンプル A(MIS 型) (c) サンプル B(MES 型) (d) サンプル B(MIS 型)

102 104 1060

05

1

15

2

STDFET

MISFET

Lg=4μm Wg=50μmVd=1V Vg=ndash4V

g m [m

S]

Frequency [Hz]

図 36 相互コンダクタンスの 周波数分散

かったこのことからウェハ B は残留不純物や格子結晶欠陥等による電子の散乱が大き

いと思われ結晶性がよくないと推察される

C-V 測定の結果を図 38 に示すサンプル A では位相角が 60deg以上でありゲートリーク

が少なく正確な測定ができていると思われるサンプル B では位相角が 60degを下回ってお

り精度が若干落ちているこの C-V 測定結果からキャリアプロファイルを作成(付録 2 参

照)すると図 39 のようになるサンプル AB とも AlGaNGaN 界面に 1times1020cm-3程度の

電子が出ており界面から 200nm の深さでは 1times1016cm-3以下となっているこのことか

ら AlGaNGaN 界面でシート状のキャリアが存在していることがわかりまたノンドー

ndash8 ndash6 ndash4 ndash2 00

1000

2000

3000

Vg [V]

Mob

ility

[cm

2 Vs]

ndash8 ndash6 ndash4 ndash2 00

1000

2000

3000

Vg [V]

Mob

ility

[cm

2 Vs]

(b) (a)

図 37 電界効果移動度 (a) サンプル A (b) サンプル B

13

ndash10 ndash8 ndash6 ndash4 ndash2 00

20

40

60

80

100

ndash120

ndash60

0

60

120

Voltage [V]

Cap

acita

nce

[pF] Phase [degree]

ndash10 ndash8 ndash6 ndash4 ndash2 00

20

40

60

80

100

ndash120

ndash60

0

60

120

Voltage [V]

Cap

acita

nce

[pF] Phase [degree]

(b) (a)

図 38 C-V 測定結果 (a) サンプル A (b) サンプル B

プの GaN 層では高抵抗となっていることがわかる

最後にソースドレイン電極のコンタクト抵抗(RC)を TLM(Transmission Line Model)

法(付録 3 参照)で求めたその結果を図 310 に示す図 310 よりサンプル A ではシート抵

抗(RS)が 464Ωと移動度とキャリア密度から計算される予測値とほぼ合致していたま

たコンタクト抵抗は 138Ωmm と良好な値であったサンプル B においてもシート抵抗

が 262times103Ωと予測値と合致していたコンタクト抵抗は 352Ωmm と良くない値で

あった

0 200 400 6001014

1016

1018

1020

1022

Depth [nm]

Car

rier C

onc

[cm

ndash3]

0 200 400 6001014

1016

1018

1020

1022

Depth [nm]

Car

rier C

onc

[cm

ndash3]

(b) (a)

図 39 キャリアプロファイル (a) サンプル A (b) サンプル B

14

0 10 20 30 400

50

100

150

200Rs=464 [Ω]Rc=138[Ωmm]

R=RsWtimesL+2RcW

Length [μm]

Res

ista

nce

[Ω]

0 10 20 30 40

400

800

1200

1600Rs=262times103 [Ω]Rc=352 [Ωmm]

R=RsWtimesL+2RcW

Length [μm]R

esis

tanc

e [Ω

]

(b) (a) 0

図 310 TLM 測定結果 (a) サンプル A (b) サンプル B

15

第4章 オープンゲート FET を用いた表面準位の測定 41 はじめに

界面表面準位の測定にはXPS法やMISFETのC-V特性からTerman法を用いて界面表面

準位密度を見積もることが多い本研究で用いたオープンゲートFETは界面表面準位密度

を見積もることは困難であるが界面表面準位が電子トラップ型かホールトラップ型か

を容易に判別できる利点があるまたエネルギー準位がバンドのどのあたりにあるかも

ある程度検討をつけることができる本章ではオープンゲートFETによる界面表面準位の

測定について述べ電子トラップとホールトラップの性質についても考察する

42 オープンゲート FET の構造

測定に用いたオープンゲート FET の構造を図 41に示すオープンゲート FET は通常

の FET 構造でゲート電極のチャネル中央部を取り除いた構造になっているゲート長は

100μmチャネル幅 20μmオープンゲート部の幅は 14μm であるオープンゲート部

のチャネル伝導度はパッシベーション膜と半導体界面の界面電位を反映するそのため

チャネルの伝導度を測定することで界面電位が測定できることになる定量的な比較のた

めにゲート電極を除去していないスタンダード FET除去部に SiO2を堆積させたオープン

ゲート FETSiO2を堆積させていないオープンゲート FET の3種類を用意した

ゲート電極 SiO2パッシベーション

ゲート電極

2DEG

GaN 層

チャネル パッシベーション

(b) (a) ドレイン電極

ソース電極

図 41 オープンゲート FET の構造図 (a)平面図 (b)断面図

16

43 オープンゲート FET の I-V 特性

まずサンプル AB の Id-Vd特性を図 42 に示すチャネル部全面に金属ゲートのある通常

の MES 型の場合(図 42(a)(d))サンプル AB ともトランジスタとして機能していること

がわかるオープンゲート FET のパッシベーション膜なしの場合(図 42(b)(e))ゲート電

極直下部でのみドレイン電流を制御できるのでドレイン電流を遮断できないほ

型の特

性になっているそれに対してオープンゲート FET のパッシベーション膜ありの場合(図

42(c)(f))サンプル A ではまともなトランジスタの Id-Vd特性となりサンプル B でもパ

ッシベーション膜なしの場合に比べるとドレイン電流がより多く制御されていることがわ

かる

つぎにオープンゲート FET の Id-Vg特性を図 43 に示すまずサンプル A では全面ゲー

ト金属を付けてある通常 MES 型の場合理想的な Id-Vg 特性となっているオープンゲー

ト FET でパッシベーションとしての SiO2 なしの場合ドレイン電流はしきい値まではゲ

ート電極直下部の電流減少分があるのでドレイン電流は減少しているが開口部はゲート

電極で制御できずドレイン電流を遮断できていないそれに対して SiO2ありの場合開口

部の電位がゲート電極で制御されドレイン電流を遮断できているサンプル B でも通常

MES 型および SiO2なしのオープンゲート FET の場合サンプル A と同様な特性を示して

いるSiO2 ありのオープンゲート FET の場合サンプル A と違ってドレイン電流を遮断

できていないが SiO2なしに比べるとドレイン電流を減少分が多いこのことはゲート電極

の幅が変わっていると考えられるので gmよりゲート電極幅を見積もってみるFET の直線

領域における相互コンダクタンス(gm)は

LVWC

g dim

micro= (41)

(μ移動度Wゲート幅Ci絶縁膜容量Vdドレイン電圧Lゲート長)

で表されるそこで SiO2 なしのオープンゲート FET と SiO2 ありのオープンゲート FET

の相互コンダクタンスの比からゲート幅が見積もれる

mnp

mwpnpwp g

gWW = (42)

17

18

0 5 100

Vd [V]

0 5 100

1

2

I d [m

A]

Vd [V]

Vg 0 to ndash10V ndash1V step

0 5 10 50

1

2

I d [m

A]

Vd [V]

Vg 0 to ndash10V ndash1V step

0 5 10 150

Vd [V]

0 5 10 150

1

2

Vg 0 to ndash8V ndash1V step

I d [m

A]

Vd [V]

0 5 10 150

1

2Vg 0 to ndash8V ndash1V step

I d [m

A]

Vd [V]

15

1

2

I d [m

A]

Vg 0 to ndash10V ndash1V step

15

1

1

2Vg 0 to ndash8V ndash1V step

I d [m

A](d)

(e)

(f)

図 42 オープンゲート FET の Id-Vd特性 (a) サンプル A 通常 MES 型 (b) サンプル A パッシベーションなし (c) サンプル A パッシベーションあり (d) サンプル B 通常 MES 型 (e) サンプル B パッシベーションなし (f) サンプル B パッシベーションあり

(c)

(b)

(a)

(WwpSiO2ありのゲート幅WnpSiO2なしのゲート幅gmwpSiO2ありの相互コンダクタン

ndash10 ndash5 00

10

20

30

40

Vg [V]

I d [μ

A]

SiO2なし

SiO2あり

全面ゲート金属

Vds=01V

ndash15 ndash10 ndash5 00

10

20

30

40

Vg [V]

I d [μ

A]

SiO2なし

SiO2あり

全面ゲート金属

Vds=01V

(b) (a)

図 43 オープンゲート FET の Id-Vg特性 (a)サンプル A (b)サンプル B

スgmnpSiO2なしの相互コンダクタンス)

式(42)を用いて実際に計算してみると Wnp=6μmgmwp=106times10-6Sgmnp=50times10-7S と

すると Wwp=127μm となり6~7μm ほどゲート幅が大きくなっている

これらの結果よりサンプル AB とも開口部の表面電位が両側のゲート電極に制御されて

いることが示唆されているこのような現象が起こる原因として SiO2AlGaN 層界面にホ

ールトラップ型の界面準位が存在することで説明できる[12]

44 電子トラップとホールトラップ

本論文でいう電子トラップとホールトラップの定義について述べるまず電子トラッ

プとはトラップの帯電量が伝導帯の電子と交換速度が速いために伝導帯の電子の量つま

り電子の擬フェルミ準位によって決まるものをいう逆にホールトラップとはトラップの

帯電量が価電子帯のホールと交換速度が速いために価電子帯のホールの量つまりホー

ルの擬フェルミ準位によって決まるものをいう

一般に深い準位のモデルには Shockley-Read-Hall(SRH)統計が用いられるそれによる

とトラップの電子占有率 fTは以下のようになる

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (43)

(t時刻n電子濃度pホール濃度Cn電子捕獲係数Cpホール捕獲係数en電子放出係

数epホール放出係数)

19

式(43)において時間変化しないとすると dfTdt=0 となりfTについて整理すると

)()( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (44)

となる(付録 4 参照)

この fT が電子の擬フェルミ準位(Efn)とホールの擬フェルミ準位(Efp)に対してどのように

変化するのかシミュレーションしてみるシミュレーションするのは窒化ガリウムとして

各パラメータを表 41 のようにしたトラップの準位を価電子帯より 10~25eV のものま

で変化させたときの fTの変化を図 44(a)~(e)に示す

表 41 fTシミュレーションのパラメータ

パラメータ 値

禁制帯幅 (Eg) 342 [eV]

電子有効質量 (me) 0228

ホール有効質量 (mp) 06

伝導帯有効状態密度 (NC) 274times1018 [cm-3]

価電子帯有効状態密度 (NV) 117times1019 [cm-3]

電子捕獲断面積 (σe) 1times10-13 [cm2]

ホール捕獲断面積 (σp) 1times10-13 [cm2]

図 44(a)~(e)よりトラップ準位が 10~15eV までは fTが大部分でホールの擬フェルミ準

位によって決まっていることがわかるまた20~25eV まででは大部分で電子の擬フェ

ルミ準位によって決まっている172eV のものはトラップが中間的な性質を示している

本論文では電子の擬フェルミ準位でトラップの帯電量が決まるトラップを電子トラップ

ホールの擬フェルミ準位でトラップの帯電量が決まるトラップをホールトラップとしたが

実際にはトラップの準位が伝導帯に近い場合電子トラップとなり価電子帯に近い場合

ホールトラップになっていることがわかる

これらのことより電子トラップ(ET)は電子の擬フェルミ準位に従うのでトラップを含む

領域は n 型半導体に似た性質を示すようになりホールトラップ(HT)はホールの擬フェル

20

ET=20eV

5 1 15 2 25 3Efn [eV] 005

115

225

335

Efp [eV]0

02

04

06

08

1

fT

ET=172eV

0 05 1 15 2 25 3 35Efn [eV] 05

115

225

3

Efp [eV]0

02

04

06

08

1

fT

ET=15eV

0 05 1 15 2 25 3 35Efn [eV] 0

051

152

253

35

Efp [eV]0

02

04

06

08

1

fT

ET=10eV

05 1 15 2 25Efn [eV] 051

152

253

35

Efp [eV]0

02

04

06

08

1

fT

ET=25eV

01 15 2 25 3 35Efn [eV] 0

051

152

253

Efp [eV]0

02

04

06

08

1

fT

(d)

(b) (a)

(c)

(e) 図 44 fTシミュレーション

(a)ET=10eV (b)ET=15eV

(c)ET=172eV (d)ET=20eV

(e)ET=25eV EV EC

35

EC 05

EV

EC

0EV

3 35EC

0EV EC

EV EC

EV

EC EV

35

EC

0

EV

EC

EV 35EC

0 0EV

ミ準位に従うので p 型半導体に似た性質を示すようになるそこで n-ET-n 型半導体接合

n-HT-n 型半導体接合p-ET-p 型半導体接合p-HT-p 型半導体接合のバンド図を考えてみ

るまず n-ET-n 型半導体接合の場合電子トラップが n 型半導体に似た電位分布を示し電

子トラップを含む部分は傾斜を持った電位分布になる(図 45(a))n-HT-n 型半導体接合の

場合ホールトラップを含む部分は p 型半導体に似た電位分布となるので左側の接合が pn

接合の逆方向となり右側が順方向となるので印加した電圧のほとんどは左側に印加され

る(図 45(b))p-ET-p 型半導体接合の場合右側の接合が pn 接合の逆方向となるので印加

した電圧の大部分は右側の接合に印加される(図 45(c))p-HT-p 型半導体接合の場合ホー

21

(b) (a)

EC

EV

EF

EC

EV

EF EV

EF

EV

EF EC

HT 型

ET 型

ET 型 n 型

n 型

n 型 n 型

p 型 (d)

p 型 p 型

p 型 (c)

EC

HT 型

図 45 トラップを含む pn 接合のバンド図 (a)n-ET-n 型 (b)n-HT-n 型 (c)p-ET-p 型 (d)p-HT-p 型

ルトラップを含む部分は傾斜を持つようになる(図 45(d))

45 オープンゲート FET の I-V 特性の考察

実験結果より SiO2 ありのオープンゲート FET では開口部の電位を両側のゲート電極で

制御できドレイン電流を遮断することができた逆に SiO2 なしのオープンゲート FET

ではドレイン電流を遮断できなかったこのような現象について SiO2 と AlGaN 層の界面

のトラップで説明する

説明に先立ってショットキー電極を 2 つの種類に分類する1つはショットキー電極の

フェルミ準位が半導体のミッドギャップより伝導帯側にピンニングされ半導体表面で電

子が多くなっているものであり(図 46(a))もう一方はショットキー電極のフェルミ準位が

半導体のミッドギャップより価電子帯側にピンニングされ半導体表面でホールが多くな

っているものである(図 46(b))本論文では前者を N 型のショットキー電極後者を P 型

22

(b) (a)

06eV

EV

EF

EC ΦB=08eV

26eV

EV

EF EC

ΦB=08eV

図 46 ショットキー電極の分類 (a) N 型ショットキー電極 (b) P 型ショットキー電極

のショットキー電極と呼ぶ

前項で電子トラップを含む領域ではその部分は n 型半導体の電位分布を示しホールト

ラップを含む領域ではその部分は p 型半導体の電位分布を示すことを説明したその理論

をオープンゲート FET に用いる

オープンゲート FET の断面図(図 47)で2DEG の電位を 0V としショットキー電極に負

の電位を印加した状態でショットキー電極から AlGaN 層表面を通って 2DEG へのバン

ド図を図 48に示すバンド図はショットキー電極がN型の場合とP型の場合SiO2AlGaN

界面が電子トラップ(ET)の場合とホールトラップ(HT)の場合の組み合わせで 4 種類考えら

れるまずショットキー電極が N 型であり SiO2AlGaN 界面が電子トラップの場合(図

48(a))界面が電子トラップなのでその部分は n 型半導体と考えられるそのため電極部-

界面-2DEG は n-n-n 型半導体接合のため界面の電位は傾斜を持つショットキー電極が P

型であり界面が電子トラップ型の場合(図 48(b))p-n-n 型半導体接合と考えられるのでシ

ョットキー電極と界面が pn 接合の逆方向となり電位差はこの部分に集中しAlGaN 層の

表面の電位は 2DEG の電位とほぼ同じになるつぎにショットキー電極が N 型で界面がホ

ールトラップ型の場合(図 48(c))n-p-n 型半導体接合と考えられショットキー電極と界

面は pn 接合の順方向となるしたがってショットキー電極と界面には大きな電位差は生じ

23

(d)

(b)

(c)

(a)

GaN

AlGaN 界面

電極

GaN

AlGaN 界面 電極 Ec

Ef

Ev ショットキー電極

界面 ET型HT型

AlGaN

2DEG n型

図 47 オープンゲート FET の断面図

図 48 オープンゲート FET の電位分布 (a)N-E-n 型 (b)P-E-n 型 (c)N-H-n 型 (d)P-H-n型

ず電極に印加した電位は AlGaN 層と 2DEG の間に印加される最後にショットキー電極

が P 型で界面がホールトラップの場合(図 48(d))p-p-n 型半導体接合になるのでショット

キー電極と界面には大きな電位差が生じず電極に印加した電圧は界面と2DEG の間に印

加される

以上のことよりオープンゲート FET 断面図で電位分布を考えると図 49 のようになる

N-ET-n 型P-ET-n 型の場合開口部の電位はゲート電極で制御できないので開口部の電

位は2DEG の電位とほぼ同じになる(図 49(b))N-HT-n 型P-HT-n 型の場合開口部の

電位はゲートの電位と一致する(図 49(c))

これらのことよりオープンゲート FET の Id-Vg特性を考えると図 410 のようになると

思われるまずN-HT-n 型P-HT-n 型の場合界面の電位はゲート電極の電位と等しい

ので通常の FET と同様に電流は減少するP-ET-n 型の場合0~VTV まではゲート直下部

の電流減少分があるためドレイン電流は減少するがオープン部の界面の電位はゲート電極

の電位で制御できないのでドレイン電流は流れたままであるN-ET-n 型の場合界面での

抵抗とAlGaN層の抵抗の大小関係で特性が変化するので一概に2つの場合には分類できな

いこれらの分類は pn 接合の逆方向の抵抗は極めて高く半絶縁性部分よりも高いという

24

界面 E 型H 型

ショットキー電極 N 型P 型

AlGaN Id

N-H-n 型 N-E-n 型

P-E-n 型

0 VT

Ψfn

Vg

オープン部 ゲート ゲート

Ψs

Ψs (界面)

Ψfn (チャネル)

Vg

オープン部 ゲート ゲート

2DEG n 型

Vg

図 410 オープンゲート FET の Id-Vg 特性概念図

図 49 界面のバンド図 (a) オープンゲートFETの断面図

(b) N-E-n 型P-E-n 型 (c) N-H-n 型P-H-n 型

前提のため抵抗層の長さや GR センターの濃度が極端な値の場合は異なってしまう可能

性はある

測定結果(図 43)と概念図(図 410)を比較すると今回作製した SiO2ありの FET には3つ

の可能性があるN-HT-n 型P-HT-n 型かN-ET-n 型で AlGaN 層の抵抗が非常に高い場

合である今回の FET の AlGaN 層はアルミ組成 03 程度でそれほど高くなくまたゲー

トリーク電流も比較的大きいので前2者のいずれかになっていると思われるすなわち

界面準位はホールトラップ型である一方SiO2無しの場合は N-ET-n 型または P-ET-n 型

及び界面層の抵抗が AlGaN 層の抵抗より高いホールトラップ型の界面準位の場合も考え

られる界面準位による界面の電気伝導度とは界面に接した AlGaN 中のキャリアが伝導

を担うのでワイドバンドギャップの場合ピンニング準位によっては大きな抵抗になっ

てしまう場合もあり得る

SiO2 付きの場合構成は N-HT-n 型P-HT-n 型のいずれかであることが推定された

25

GaAs の場合はショットキー電極のバリア高が 08eV 程度有ればピンニング準位が充満帯

に近いのでP型になる[10]GaNの場合ではバリア高が08eV程度ではまだ伝導帯に近く

N型であると考えられるこれを調べるためにオープンゲート FET においてチャネル両側

端おいた2つのゲート電極に異なった電位を与えた場合について測定を行った

界面準位が HT 型の場合チャネルとの間は pn 接合逆バイアスと同じで AlGaN 層中に電

位勾配が形成される表面の2つのショットキー電極間に電位差を与えた場合にはショッ

トキー電極-界面-ショットキー電極が N-HT-N 型か P-HT-P 型の構成になるこれらの場合

の電位分布は図 411 に示すようになるN-HT-N 型の場合は界面準位部の電位は両ショット

キー電極の低い方の電圧になりP-HT-P 型の場合には両電極電位を線形につないだ斜めの

電位分布になる一方の電極に一定の負バイアス Vg2を与え他方の電極の電圧をゼロから

負の方向に変化させた場合N-HT-N 型では表面電位はVg1=Vg2までは低い電位のVg2にな

るためチャネル電流は変わらずVg2以下になるとVg1が制御するために減少する一方

P-HT-P 型の場合には表面電位はVg1の影響を半分受けチャネル電流はVg1Vg2の平均電

圧で制御された形となるその様子を図 412 に模式的に示した

実際にオープンゲート FET で測定した Id-Vg特性を図 413 に示す測定はソースドレイ

ン電極間に 01V 印加しゲートバイアスは片側(Vg2)を 0V-2V-4V-6V-8V と固

定し他方のゲートバイアス(Vg1)を 0V から負の方向へ掃引した掃引には1本あたり

約1時間をかけている概念図(図 412)と実測図(図 413)を比較すると SiO2ありのオ

ープンゲート FET は予想通り N-HT-N 型でショットキー電極がN型であることを示して

いる

ゲート1

ゲート2

界面

界面 ゲート1

ゲート2 (a) (b)

Ef

Ec

Ev

Ef Ev

Ec

図 411 オープンゲート FET の電位分布 (a)P-H-P 型 (b)N-H-N 型

26

ndash8 ndash6 ndash4 ndash2 00Vg1 [V]

ndash4Vndash6V

20

40Vg2=0V

ndash2V

Vd=01V破線理想的なホール

トラップの線

Vg1=Vg2

N-H-N 型

P-H-P 型

Id

I d [μ

A]

Vg1

図 412 両側ゲートに異なるバイアスを印

加した Id-Vg特性概念図 図 413 両側ゲートに異なるバイアスを

印加した Id-Vg 特性実測図

46 まとめ

今回オープンゲート FET を用いて AlGaNGaN HEMT 構造結晶の表面準位を評価し

たSiO2なしの場合ドレイン電流は制御できなかったSiO2ありの場合ドレイン電流

を制御できたまたSiO2ありのオープンゲート FET において 2 つのゲート電極に異なっ

た電位を印加した場合オープン部の電位は低い側の電位に支配されたこれらのことは

SiO2と AlGaN 界面にホールトラップ型の準位が存在することで説明できた

27

第5章 デバイスシミュレーションを用いた表面準位の考察

51 はじめに

第 4 章においてオープンゲート FET で開口部にホールトラップ型の表面準位が存在する

と開口部の電位がゲート電極で制御できることを推察した第 5 章ではこの推察の裏付け

としてデバイスシミュレータを用いて理論的に考察する

今回用いたデバイスシミュレータは ISE 社の DESSIS であるこのシミュレータではワ

イドバンドギャップ半導体のシミュレーションが行えるほか 3 次元のシミュレーションも

行うことができるオープンゲート FET ではドレイン電流をゲート電極と平行に流すため

3 次元のシミュレーションを行う必要がありその点で DESSIS は最適であった

52 デバイスシミュレーション

デバイスシミュレーションとは半導体デバイスの電気的特性を予測するツールである

主にデバイス構造の最適化などに用いられている結晶成長プロセス技術の成熟した Si

半導体ではイオン注入や拡散のシミュレーションができるプロセスシミュレーションから

LSI の回路シミュレーションまで一貫しておこなうことができるようになっている

デバイスシミュレーションは基本的にポアソン方程式とキャリア輸送方程式の2つを連

立して解いているまずコンタクトや界面での境界条件とキャリア分布でポアソン方程

式を解きデバイス内のポテンシャルを求めるその後各キャリアに対する輸送方程式を

このポテンシャルのもとで解くこの過程を繰り返すことで最終的な解を求めている

輸送方程式にはボルツマン輸送方程式が用いられているしかしボルツマン輸送方程

式は一般に複雑で解析的に解くことは不可能であるそこで様々な近似を行うことで解析

的に解けるようにしている近似法としては一般的にはドリフト拡散法が用いられている

この近似はキャリアの流れをドリフトと拡散で表しているこのモデルでほとんどのデバ

イスにおいてシミュレーションを行うことができるしかし今日の微細トランジスタや

GaAs などのシミュレーションにおいてはホットキャリア効果や速度オーバーシュートが

あり正確なシミュレーションを行うことができないこのような場合にはエネルギー保存

則を含めたエネルギー輸送モデル(緩和時間近似法ハイドロダイナミック法エネルギ

28

ーバランス法とほぼ同義)が使われるまた格子温度が問題になる場合には格子温度モ

デルなども取り入れられる

一方ボルツマン輸送方程式を直接シミュレーションしているものがモンテカルロ法で

あるモンテカルロ法は計算機上で与えられた条件のなかで実際にキャリアを自由に走行

させ各散乱に応じてキャリアを散乱させるその後再度キャリアを自由走行させる過程

を一定時間繰り返し最終的な解を得るこの方法はボルツマン輸送方程式を近似していな

いため近似による誤差はないが個々のキャリアについて計算を行うため膨大な時間を要す

るまたシミュレーションの精度はいかにキャリア輸送機構を計算機上に再現するかに

よって決まり高精度のシミュレーションはそれほど容易ではない

本研究ではホットキャリアや速度オーバーシュートなどの現象は起こらないと考えられ

るので最も一般的なドリフト拡散法でシミュレーションを行っている

53 シミュレーション構造

今回シミュレーションした構造を図 51 に示す結晶は AlGaNGaN HEMT 構造とし

AlGaN 層をアルミ組成比 020膜厚 30nm としGaN 層を膜厚 2μm としたAlGaNGaN

界面にはピエゾ効果による固定電荷として正の電荷を 1times1013cm-2導入したまた計算上

の収束性を上げるため AlGaNGaN 結晶ともアクセプタを計算結果に問題の出ない程度で

ある 1times1014cm-3導入してあるオープンゲート FET はチャネル長 10μmチャネル幅 5

μmゲート幅 06μmtimes2開口部幅 38μm とし開口部には SiO2を 60nm 堆積したも

のであるソースドレイン電極は直方体の側面の AlGaNGaN 界面に対向するような形

Y X

Z

Source

Gate

AlGaN

GaN

SiO2

図 51 シミュレーション構造

29

で付けてありオーミックになるように仕事関数を指定してあるゲート電極はショット

キー障壁高さが 1eV とした

54 トラップのモデル

一般に化合物半導体における界面表面準位は離散的とされているそこでシミュレー

ションの界面準位は単一の準位のものとしたトラップは電子を捕獲することで電荷中性

になるドナー型のものとホールを捕獲(電子を放出)することで電荷中性になるアクセプ

タ型のものに分類することができる今回はドナー型のトラップとしてあるまたトラッ

プの捕獲断面積は深い準位の場合原子のオーダーであるといわれているので 1times10-13cm2

としたこのようなトラップを SiO2と AlGaN 層界面に 1times1014cm-2導入してあるこれは

界面の原子のほとんどがトラップとなっている計算であるSiO2AlGaN 界面には負の電荷

を 5times1013cm-2導入しトラップの半分が電荷中性となっているとしてある

55 シミュレーション結果

シミュレーションはソースドレイン間電圧を 01V としトラップのエネルギー準位を

伝導帯から 15eV のものから 25eV のものまで変化させながらそれぞれにおいて Vgが 0

~-8V までの Id-Vg特性をシミュレーションしたその結果を図 52 に示すまず開口部

にも金属ゲートを付けた通常の FET 構造の場合しきい値が-52V 程度でありgmが 13

ndash8 ndash6 ndash4 ndash2 00

50

100

Vg [V]

I d [μ

A]

ET=150eV

220ndash250eV

200eV

Metal Gate

図 52 シミュレーション結果

(Id-Vg特性)

30

times10-5S であったgmは

dm VdL

Wg 0microεε

= (51)

(μ移動度εAlGaN の比誘電率ε0誘電率dAlGaN の膜厚Wゲート幅Lゲート

長Vdドレイン電圧)

で表されるシミュレーション結果の gmは式(51)で計算される理論値と合致しており正確

なシミュレーションがなされていると思われる

シミュレーション結果よりトラップ準位が 15~20eV のものはドレイン電流を遮断でき

ていないが 22~25eV のものはドレイン電流を遮断できており実験結果とほぼ同じ特性が

得られたもう少し詳しく解析するためにチャネル中央(ソース電極からドレイン電極へ 5

μm の位置)の断面でのバンド図を図 53 に示すゲート電圧が 0V のときトラップ準位

が 20eV25eV のもの両方ともフェルミ準位が 0V 付近で一致しているつぎにゲート電圧

31

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4ndash5ndash4ndash3ndash2ndash1012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

(b) (a)

(c) (d)

5

図 53 シミュレーション結果(バンド図) (a) ET=20eV Vg=0V (b) ET=20eV Vg=-2V (c) ET=25eV Vg=0V (d) ET=25eV Vg=-2V

が-2V のときトラップ準位が 20eV のものはゲート電極直下部のフェルミ準位は 2V 高く

なっているが開口部のフェルミ準位は 0eV で変化していないそれに対してトラップ準位

が 25eV のものは開口部のフェルミ準位もゲート電極直下部のフェルミ準位と同じように

約 2V 高くなっているまたトラップ準位が 20eV のものでは X=0644μm の場所でス

パイク状にバンドが曲がっているこれはフェルミ準位がなだらかに 0~2V に変化してい

るのに対して X=0644μm で界面準位によるピンニングにより 10V だけ急峻に変化させ

られていることによって生じているつぎに同じ断面での電子濃度分布を図 54 に示す

図 54 よりゲート電圧が 0V のときはトラップ準位が 20eV25eV のもの両方とも

AlGaNGaN 界面に 1times1020cm 3の電子が全面に存在していることがわかるゲート電圧が-

図 54 キャリア分布(Y=50μm)(a) E =20eVVg=0V

(a) (b)

(d) (c)

T

(b) ET=20eV V =-6V g

(c) E =25eV V =0V T g

(d) E =25eV V =-6V T g

32

-6V のときトラップ準位が 20eV のものはゲート電極直下では電子が存在せず空乏化して

いるが開口部には電子が存在しているトラップ準位が 25eV のものは開口部も電子が空

乏化しているそのためトラップ準位が 20eV の場合ゲート電圧を-6V にしても開口部下

での電子が存在するためドレイン電流を遮断できないそれに対してトラップ準位が 25eV

の場合開口部下の電子も空乏化するためドレイン電流が遮断される

56 まとめ

以上のことよりトラップのエネルギー準位によって開口部の表面電位がゲート電極で制

御されたりされなかったりすることが理論的にあり得るがわかったまたトラップの影

響により実験で得られた結果が説明できることを証明できた

今回のシミュレーションでは電子トラップ型とホールトラップ型の特性の差がはっきり

と現れた結果になったしかし実際には電子トラップ型とホールトラップ型はデジタル

的に分けることはできずアナログ的なものであるため電子トラップ型とホールトラップ

型の中間のような性質を持つトラップも考えられるまたシミュレーションを行うにあ

たり仮定としてトラップ密度を 1times1014cm-2入れ捕獲断面積も 1times10-13cm2と小さい値を

用いているこれらのパラメータを変えることで今回の結果とは違った特性が得られる

そのためパラメータをどのように選び決定するかは非常に重要であり今後も検討が必要で

ある

33

第6章 本研究のまとめ

本研究ではオープンゲートFETを用いてAlGaNGaN HEMT構造結晶でのSiO2AlGaN

界面を評価した

第4章においてオープンゲート FET の Id-Vg特性より SiO2パッシベーションのないオー

プンゲート FET では開口部の AlGaN 層表面電位はゲート電極によって制御されなかった

がSiO2パッシベーションのあるオープンゲート FET では開口部の表面電位がゲート電極

で制御されたこのような現象の原因として SiO2AlGaN 界面にホールトラップ型の界面

準位が存在することで説明した

第5章ではデバイスシミュレーションを行い第 4 章で述べた説明が理論的に正しいか

確かめたシミュレーションの結果より電子トラップではオープンゲート FET の開口部の

表面電位はゲート電極で制御されずホールトラップでは開口部の表面電位はゲート電極

で制御されたことを確認しドレイン電流を遮断することができたこのことより第 4 章

での考察を理論的に証明できた

以上のことより SiO2AlGaN 界面にはホールトラップ型の界面準位が存在している可能

性を示唆したまたホールトラップ型の界面準位が存在するとトランジスタの OFF 耐圧

を向上させることができるので SiO2パッシベーション膜はトランジスタの高耐圧化に利用

できると思われる

一方第 4 章で得られた測定結果は SiO2パッシベーションが理想的な絶縁膜になってい

ない場合言い換えれば導電膜になっている場合でも同様な結果が得られる特にワイド

バンドギャップ半導体の場合深い準位にフェルミ準位がピンニングされると 1times1014Ωcm

以上という非常に高抵抗となり良質な SiO2膜でさえも導電膜として見えてしまうことが

明らかになったワイドバンドギャップ半導体でのパッシベーション膜はこれまでの半導

体における考え方では通用せず今後新しい考え方が必要になると思われる

34

付録1 デバイス作製プロセス

AlGaNGaN HEMT 構造結晶での基本的なデバイス作製プロセスをここで述べるデバ

イス作製の大まかな流れは図1のようになるまず個々の素子を電気的に分離を行うた

めに RIE(Reactive Ion Etching)法で結晶を削り落とし素子間分離を行うつぎにオーミ

ック電極を形成するため TiAl を EB 蒸着法で蒸着しアニールを行う続いてパッシベー

ション膜を堆積させ最後にショットキー電極として EB 蒸着法で NiAu を蒸着する

それぞれのプロセス工程での代表的なプロセス条件を表1に示す

ゲート電極形成

パッシベーション膜堆積

素子間分離

オーミック電極形成

図 1 プロセスフロー

35

表1 プロセス工程(手順と条件)

プロセス工程 プロセス手順条件

1 サンプル へき開

素子間分離プロセス

1 サンプルクリーニング アセトン煮沸3min

超音波洗浄(アセトン)3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

2 メサ用フォトリソグラフィー HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

3 ドライエッチング RIEガス BCl3 20SCCM

出力52W

エッチング時間25minutes

2

4 レジスト除去 アセトン煮沸超音波洗浄

(必要に応じて)リムーバ原液煮沸 3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

オーミック電極形成 3

1 サンプルクリーニング 21 と同じ

36

2 オーミック電極用フォトリソグラ

フィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ti=200ÅAl=2000Å

4 リフトオフ アセトン煮沸3min

超音波洗浄3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブロー

5 熱処理 電気炉650 10min N2雰囲気

パッシベーション膜堆積 4

1 サンプルクリーニング 21 と同じ

37

2 パッシベーション膜用フォトリソ

グラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

純水クリーニングリンス

窒素ブロー

3 パッシベーション膜堆積 EB 蒸着SiO2600Å

4 リフトオフ 34 と同じ

ショットキー電極形成

1 サンプルクリーニング 21 と同じ

2 ショットキー電極用フォトリソグ

ラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)5000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ni=500Å

抵抗加熱蒸着Au=500Å

5

4 リフトオフ 34 と同じ

38

付録2 C-V 特性およびキャリアプロファイル

C-V 測定には通常ショットキーダイオードが使われるショットキーダイオードの断面

図を図1に示すC-V 測定において測定対象の回路モデルはコンデンサと抵抗が並列にな

っている(図 2)そのためオーミック電極からショットキー電極直下までのアクセス抵抗は

誤差になるので電極間隔はできるだけ小さいほうが良い測定は印加した交流電圧信号と

電流の振幅位相差より容量成分と抵抗成分を測定しているAlGaNGaN HEMT 構造の

場合AlGaN 層が絶縁体の働きをするのでゼロバイアスでの容量は AlGaN 層の膜厚と電

極面積AlGaN 層の誘電率で決まる以下にゼロバイアスでの n-GaN と AlGaNGaN

HEMT 結晶での容量を示す

(ⅰ) n-GaN の場合

minus=

=

qkTV

qNt

tS

C

biD

GaNdepletion

depletion

GaN

0

0

2 εε

εε

ただし

(1)

(ⅱ) AlGaNGaN HEMT 構造の場合

AlGaN

AlGaN

tS

C 0εε= (2)

(C容量ε0真空の誘電率εGaNGaN の誘電率εAlGaNAlGaN の誘電率S電極面積

t t tdeple ion空乏層厚さ AlGaNAlGaN 層厚さq電子電荷NDドナー濃度Vbiビルトイン電

圧kボルツマン定数T温度)

Y G

39

C-V Meter ショットキー電極

オーミック電極

C

空乏層 アクセス抵抗

図 2 等価回路図 n型半導体

図 1 断面図

n-GaN の場合S=100times100μm2Vbi=10VND=1times1017cm-3のときt tideple on=100nm と

なり C=8pF 程度となる

C-V 測定を行うとショットキー電極直下部のキャリア濃度を求めることができるつぎ

にその原理を述べる

ドナー濃度を一定としウェハ面で深さ方向の 1 次元で解析をするとまずポアソンの

方程式より

εDqN

dyVd

minus=2

2

(3)

となる

式(3)を解くために境界条件を

VWVdydV

V

Wy

==

=

=

)(0

0)0(

(4)

とするこの条件で式(3)を解くと

yWqNyqNV DD

εε+minus= 2

2 (5)

となるよって空乏層幅 W は

minusminus=

qkTVV

qNW bi

D

ε2 (6)

となるこの空乏層の単位面積あたりの容量は

minusminus

==

qkTVV

qNW

C

bi

D

2

εε (7)

minusminus=

qkTVV

qNC biDε

212 (8)

となり1C2-V 特性の傾きからドナー濃度がわかる

つぎにドナー濃度が一定でない場合を考える微小領域では式(8)が成り立つとすると

40

DqNdVC

d

ε2

12

minus=

(9)

と書くことができるので 1C2を V で微分することよりドナー濃度がわかるまた空乏層

端は式(7)より W=εC なので微小領域の表面からの深さがわかるこの深さ情報とドナー

濃度情報よりキャリアプロファイルが作成できる

d(1C2)dV

1C2 ND[cm-3]

Depth[nm] Vg

図 3 1C2-Vg プロット図 図 4 キャリアプロファイル

41

付録 3 TLM 法とコンタクト抵抗

コンタクト抵抗を測定するにはクロスケルビン法や TLM(Transmission Line Model)法

が用いられるプロセス技術の確立していない GaN 系半導体ではプロセスが容易な TLM

法がよく用いられている

TLM 法の代表的はマスクパターンを図1に示すTLM 法では電極間隔を変化させなが

ら各電極間での抵抗値を調べることでシート抵抗(RS)とコンタクト抵抗(RC)が求められる

その原理を以下に示す

各電極間の等価回路モデルは図2のようになる電極間の抵抗は距離(L)に比例し幅(W)

に反比例するまたコンタクト抵抗は電極幅に反比例すると考えられるそのため測定

される抵抗(R)は

WR

WLR

R CS 2+= (1)

となる式1より L を x 軸R を y 軸にプロットするとy 軸切片が2RCW となり RCが

計算できるまた傾きから RSがわかる(図 3)

5μm 10μm 15μm 20μm 25μm 30μm

100μm

図1 TLM マスクパターン

切片=2RCW

傾き=RsW

測定値 線形近似

電極

RS RC RC

R

半導体基板 図 2 等価回路モデル

0 L

図 3 L-R プロット図

42

MOSFET 等の電子デバイスでは電流はウェハを横方向に流れるそのためコンタクト抵

抗は電極の幅にのみ依存すると考えているしかし物性的にはコンタクト抵抗は面積に

依存すると考える方が妥当であるそこでコンタクト抵抗が面積と電極幅にどのように影

[

0[V]一定としてい

る図 4 の微小区間の等価回路は図 5 のようになるこの等価回路より

響を受けるかを考える

電極のモデルを図 4 に示す電極は幅 W cm]とし電極の単位面積あたりの抵抗をρC[Ω

cm2]とするまた半導体のシート抵抗を RS[Ω]として電極の電位を V

)(xS IW

dxRdV = (2)

)(xVWdI =C dxρ

(3)

となる式変形すると

)(xS I

WR

dxdV

= (4)

)(xVWdI=

Cdx ρ (5)

式(4)をxで微分すると

ρc [Ωcm2]

Rs [Ω]

V0 [V] 電極 W [mm]

図 4 FET の電極モデル(2 次元)

半導体

43

dI

+x 方向

V(x)+dV ρc (Wdx) V(x)

Rs dxW I(x)-dI I(x)

図 5 微小区間での回路図

)(2

2

xS I

WR

dxVd= (4rsquo)

式(4rsquo)に式(5)を代入すると

)(2

2

xC

S VR

dxVd

ρ= (6)

γ2=Rsρcとすると xx BeAexV γγ += minus)( (7)

xrarr-infinで V(x)=0x=0 で V=V0より A=0B=V0 よって式(7)は xeVxV γ

0)( = (8)

となるまた I(x)については式(5)より

x

c

eVWdxdI γ

ρ 0= (9)

x

c

eVWxI γ

γρ 0)( = (10)

式(8)(10)より x=0 での抵抗 R は

WRR

W

WVWV

xIxVR

cs

c

sc

c

c

ρρ

ρ

γρ

γρ

==

===

0

0

)()(

(11)

44

となるよって電極の抵抗は W に反比例するそのため電極幅で規格化したものをコン

タクト抵抗とし

CSC RR ρ= [Ωmm] (12)

で定義するまた式(12)よりコンタクト抵抗はシート抵抗のルートに比例するのでシート抵

抗が大きいとコンタクト抵抗も悪く見える

45

付録 4 時間変化なしの場合の電子占有率(fT)の導出

トラップの電荷捕獲放出過程は伝導帯電子を捕獲する(e-capture)伝導帯に電子を放

出する(e-emit)価電子帯のホールを捕獲する(p-capture)価電子帯にホールを放出する

(p-emit)の 4 種類が考えられるそれぞれの反応速度は以下の 4 つの式で与えられる

(ⅰ) e-capture

)1( TnT fnC

dtdf

minus= (1)

(ⅱ) e-emit

TnT fe

dtdf

minus= (2)

(ⅲ) p-capture

TpT fpC

dtdf

minus= (3) (iv) ホール放出 (iii) ホール捕獲

(i) 電子捕獲 (ii) 電子放出

ホール

電子

トラップ

(ⅳ) p-emit

)1( TpT fe

dtdf

minus= (4)

(fTトラップの電子占有率t時刻n電子密度pホール密度Cn電子捕獲係数Cpホー

ル捕獲係数en電子放出係数epホール放出係数)

電子捕獲係数とホール捕獲係数はそれぞれ Cn=σnvthnCp=σpvthp(σn電子の捕獲断面積

σpホールの捕獲断面積vthn電子の熱平衡速度vthpホールの熱平衡速度)で表せるま

た熱平衡速度は 3kT2=m ve thn22=mpvthp22 である式 1~4 をまとめて整理すると

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (5)

となる

つぎに熱平衡状態(全てのフェルミ準位EFが一致)で時間変化がないときについて考え

るまずトラップの電子占有率はフェルミ分布となるとして

46

minus

+=

kTEE

fFT

T

exp1

1 (6)

(ETトラップ準位)

とする伝導帯での電子密度の時間変化はトラップによる電子の捕獲と放出の 2 通りなの

TnTTnT feNfCnNdtdn

+minusminus= )1( (7)

(NTトラップ密度)

となる時間変化なしとすると dndt=0 なので enについて整理すると

T

Tnn f

fnCe minus=

1 (8)

となるここで式(8)に式(6)を代入すると

minus

+

minus

+minus

minusminus=

kTEE

kTEE

CkT

EENe

FT

FT

nFC

Cn

exp1

1

exp1

11

exp (9)

nFTFC

Cn CkT

EEkT

EENe

minus

minusminus= expexp (10)

nnTC

Cn CnCkT

EENe 1exp =

minusminus= (11)

minusminus=

kTEE

Nn TCC exp1 (12)

となりenはトラップの準位と捕獲断面積で決まることがわかる同様にして

( TpTTpT feNfCpNdtdp

minusminus= 1 ) (13)

より

47

ppVT

VT

Tpp CpC

kTEE

Nf

fpCe 1exp1

=

minusminus=

minus= (14)

minus

=kT

EENp TV

V exp1 (15)

となる

以上のことを利用して式(5)を変形するまず式(5)に式(11)と式(14)を代入すると

( ) ( TpTpTnTnT fCpfpCfCnfnC

dtdf

minus+minusminusminus= 11 11 )

)

(16)

となる時間変化なし(dfTdt=0)として fTについて整理すると

( ) ( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (17)

となりトラップの電子占有率は電子密度ホール密度の関数になる

48

謝辞

本研究の遂行にあたって終始懇切なる御指導と御鞭撻を頂きました徳島大学工学部電

気電子工学科 大野泰夫 教授に心より感謝の意を表します

本研究を進めるにあたり適切な御指導と有益なご教示を賜りました徳島大学工学部電

気電子工学科 新谷義廣 教授並びに徳島大学工学部電気電子工学科 酒井士郎 教授に深

く感謝いたします

本研究を進めるにあたり御指導を賜りました徳島大学工学部電気電子工学科 富永喜久

雄 助教授ならびに徳島大学工学部電気電子工学科 講師 直井美貴先生西野克志先生助

手 江南先生に深く感謝します

本研究を進めるにあたり多大なご尽力を賜りました文部科学技官 稲岡武氏に深く感謝

いたします

本研究を進めるにあたり御指導を賜りました徳島大学サテライトベンチャービジネス

ラボラトリー ポストドクター 敖金平氏に深く感謝します

共に議論を重ねた研究員 西薗和博氏をはじめ大野研究室ならびに新谷研究室酒井研究

室サテライトベンチャービジネスラボラトリーナイトライドセミコンダクター株式会

社の皆様に心より感謝いたします

最後に本年度で定年退官される文部科学技官 近藤俊昭氏には研究室配属時より研究だ

けでなく将来設計においても有益なご教示を賜りました近藤技官は大変な情報通でおら

れ毎日午後 5 時以降に学生室に来られては昔の電気電子工学科や学生間の恋愛状況を熱

心に語られておりました研究の合間に近藤技官の話に耳を傾けながら一服するのが大野

研究室での日課でありましたここに近藤技官のこれまでのご活躍に敬意を表すると共に

本研究を進めるにあたり多大なご尽力を賜りましたことに深く感謝します

49

参考文献

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ラグのシミュレーション 電子情報通信学会 ED 91-141 (1992)

51

著者のこれまでの研究発表

著論文

主著論文

1 菊田大悟 敖金平 大野泰夫 ldquoオープンゲート FET による AlGaNGaN HEMT 構造

の表面準位測定rdquo 信学技報 ED2002-210 (2002)

共著論文

1 Katsushi Nishino Daigo Kikuta Shiro Sakai ldquoBulk GaN growth by direct

synthesis methodrdquo Journal of Crystal Growth 237-239 pp922-925 (2002)

2 Jin-Ping Ao Daigo Kikuta Yasuo Ohno ldquoCopper-Gate AlGaNGaN HEMTs with

Low Gate Leakage Currentrdquo 信学技報 ED2002-211 (2002)

学術講演会発表 講演会名 発表年月日 題目 発表者

応用物理学

会学術講演

2002 年 9月 26 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

電子情報通

信学会 電子デバイス

研究会

2002 年 10月 10 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

52

  • プロセス手順条件
  • 素子間分離プロセス
Page 14: AlGaN/GaN HEMT 構造表面準位の電気的評価 に関する研究ohnolab.deca.jp/wp-content/lab_data/pdf_a/2003_D_Kikuta_doc.pdf · イスシミュレーションによる評価も行った。

102 104 1060

05

1

15

2

STDFET

MISFET

Lg=4μm Wg=50μmVd=1V Vg=ndash4V

g m [m

S]

Frequency [Hz]

図 36 相互コンダクタンスの 周波数分散

かったこのことからウェハ B は残留不純物や格子結晶欠陥等による電子の散乱が大き

いと思われ結晶性がよくないと推察される

C-V 測定の結果を図 38 に示すサンプル A では位相角が 60deg以上でありゲートリーク

が少なく正確な測定ができていると思われるサンプル B では位相角が 60degを下回ってお

り精度が若干落ちているこの C-V 測定結果からキャリアプロファイルを作成(付録 2 参

照)すると図 39 のようになるサンプル AB とも AlGaNGaN 界面に 1times1020cm-3程度の

電子が出ており界面から 200nm の深さでは 1times1016cm-3以下となっているこのことか

ら AlGaNGaN 界面でシート状のキャリアが存在していることがわかりまたノンドー

ndash8 ndash6 ndash4 ndash2 00

1000

2000

3000

Vg [V]

Mob

ility

[cm

2 Vs]

ndash8 ndash6 ndash4 ndash2 00

1000

2000

3000

Vg [V]

Mob

ility

[cm

2 Vs]

(b) (a)

図 37 電界効果移動度 (a) サンプル A (b) サンプル B

13

ndash10 ndash8 ndash6 ndash4 ndash2 00

20

40

60

80

100

ndash120

ndash60

0

60

120

Voltage [V]

Cap

acita

nce

[pF] Phase [degree]

ndash10 ndash8 ndash6 ndash4 ndash2 00

20

40

60

80

100

ndash120

ndash60

0

60

120

Voltage [V]

Cap

acita

nce

[pF] Phase [degree]

(b) (a)

図 38 C-V 測定結果 (a) サンプル A (b) サンプル B

プの GaN 層では高抵抗となっていることがわかる

最後にソースドレイン電極のコンタクト抵抗(RC)を TLM(Transmission Line Model)

法(付録 3 参照)で求めたその結果を図 310 に示す図 310 よりサンプル A ではシート抵

抗(RS)が 464Ωと移動度とキャリア密度から計算される予測値とほぼ合致していたま

たコンタクト抵抗は 138Ωmm と良好な値であったサンプル B においてもシート抵抗

が 262times103Ωと予測値と合致していたコンタクト抵抗は 352Ωmm と良くない値で

あった

0 200 400 6001014

1016

1018

1020

1022

Depth [nm]

Car

rier C

onc

[cm

ndash3]

0 200 400 6001014

1016

1018

1020

1022

Depth [nm]

Car

rier C

onc

[cm

ndash3]

(b) (a)

図 39 キャリアプロファイル (a) サンプル A (b) サンプル B

14

0 10 20 30 400

50

100

150

200Rs=464 [Ω]Rc=138[Ωmm]

R=RsWtimesL+2RcW

Length [μm]

Res

ista

nce

[Ω]

0 10 20 30 40

400

800

1200

1600Rs=262times103 [Ω]Rc=352 [Ωmm]

R=RsWtimesL+2RcW

Length [μm]R

esis

tanc

e [Ω

]

(b) (a) 0

図 310 TLM 測定結果 (a) サンプル A (b) サンプル B

15

第4章 オープンゲート FET を用いた表面準位の測定 41 はじめに

界面表面準位の測定にはXPS法やMISFETのC-V特性からTerman法を用いて界面表面

準位密度を見積もることが多い本研究で用いたオープンゲートFETは界面表面準位密度

を見積もることは困難であるが界面表面準位が電子トラップ型かホールトラップ型か

を容易に判別できる利点があるまたエネルギー準位がバンドのどのあたりにあるかも

ある程度検討をつけることができる本章ではオープンゲートFETによる界面表面準位の

測定について述べ電子トラップとホールトラップの性質についても考察する

42 オープンゲート FET の構造

測定に用いたオープンゲート FET の構造を図 41に示すオープンゲート FET は通常

の FET 構造でゲート電極のチャネル中央部を取り除いた構造になっているゲート長は

100μmチャネル幅 20μmオープンゲート部の幅は 14μm であるオープンゲート部

のチャネル伝導度はパッシベーション膜と半導体界面の界面電位を反映するそのため

チャネルの伝導度を測定することで界面電位が測定できることになる定量的な比較のた

めにゲート電極を除去していないスタンダード FET除去部に SiO2を堆積させたオープン

ゲート FETSiO2を堆積させていないオープンゲート FET の3種類を用意した

ゲート電極 SiO2パッシベーション

ゲート電極

2DEG

GaN 層

チャネル パッシベーション

(b) (a) ドレイン電極

ソース電極

図 41 オープンゲート FET の構造図 (a)平面図 (b)断面図

16

43 オープンゲート FET の I-V 特性

まずサンプル AB の Id-Vd特性を図 42 に示すチャネル部全面に金属ゲートのある通常

の MES 型の場合(図 42(a)(d))サンプル AB ともトランジスタとして機能していること

がわかるオープンゲート FET のパッシベーション膜なしの場合(図 42(b)(e))ゲート電

極直下部でのみドレイン電流を制御できるのでドレイン電流を遮断できないほ

型の特

性になっているそれに対してオープンゲート FET のパッシベーション膜ありの場合(図

42(c)(f))サンプル A ではまともなトランジスタの Id-Vd特性となりサンプル B でもパ

ッシベーション膜なしの場合に比べるとドレイン電流がより多く制御されていることがわ

かる

つぎにオープンゲート FET の Id-Vg特性を図 43 に示すまずサンプル A では全面ゲー

ト金属を付けてある通常 MES 型の場合理想的な Id-Vg 特性となっているオープンゲー

ト FET でパッシベーションとしての SiO2 なしの場合ドレイン電流はしきい値まではゲ

ート電極直下部の電流減少分があるのでドレイン電流は減少しているが開口部はゲート

電極で制御できずドレイン電流を遮断できていないそれに対して SiO2ありの場合開口

部の電位がゲート電極で制御されドレイン電流を遮断できているサンプル B でも通常

MES 型および SiO2なしのオープンゲート FET の場合サンプル A と同様な特性を示して

いるSiO2 ありのオープンゲート FET の場合サンプル A と違ってドレイン電流を遮断

できていないが SiO2なしに比べるとドレイン電流を減少分が多いこのことはゲート電極

の幅が変わっていると考えられるので gmよりゲート電極幅を見積もってみるFET の直線

領域における相互コンダクタンス(gm)は

LVWC

g dim

micro= (41)

(μ移動度Wゲート幅Ci絶縁膜容量Vdドレイン電圧Lゲート長)

で表されるそこで SiO2 なしのオープンゲート FET と SiO2 ありのオープンゲート FET

の相互コンダクタンスの比からゲート幅が見積もれる

mnp

mwpnpwp g

gWW = (42)

17

18

0 5 100

Vd [V]

0 5 100

1

2

I d [m

A]

Vd [V]

Vg 0 to ndash10V ndash1V step

0 5 10 50

1

2

I d [m

A]

Vd [V]

Vg 0 to ndash10V ndash1V step

0 5 10 150

Vd [V]

0 5 10 150

1

2

Vg 0 to ndash8V ndash1V step

I d [m

A]

Vd [V]

0 5 10 150

1

2Vg 0 to ndash8V ndash1V step

I d [m

A]

Vd [V]

15

1

2

I d [m

A]

Vg 0 to ndash10V ndash1V step

15

1

1

2Vg 0 to ndash8V ndash1V step

I d [m

A](d)

(e)

(f)

図 42 オープンゲート FET の Id-Vd特性 (a) サンプル A 通常 MES 型 (b) サンプル A パッシベーションなし (c) サンプル A パッシベーションあり (d) サンプル B 通常 MES 型 (e) サンプル B パッシベーションなし (f) サンプル B パッシベーションあり

(c)

(b)

(a)

(WwpSiO2ありのゲート幅WnpSiO2なしのゲート幅gmwpSiO2ありの相互コンダクタン

ndash10 ndash5 00

10

20

30

40

Vg [V]

I d [μ

A]

SiO2なし

SiO2あり

全面ゲート金属

Vds=01V

ndash15 ndash10 ndash5 00

10

20

30

40

Vg [V]

I d [μ

A]

SiO2なし

SiO2あり

全面ゲート金属

Vds=01V

(b) (a)

図 43 オープンゲート FET の Id-Vg特性 (a)サンプル A (b)サンプル B

スgmnpSiO2なしの相互コンダクタンス)

式(42)を用いて実際に計算してみると Wnp=6μmgmwp=106times10-6Sgmnp=50times10-7S と

すると Wwp=127μm となり6~7μm ほどゲート幅が大きくなっている

これらの結果よりサンプル AB とも開口部の表面電位が両側のゲート電極に制御されて

いることが示唆されているこのような現象が起こる原因として SiO2AlGaN 層界面にホ

ールトラップ型の界面準位が存在することで説明できる[12]

44 電子トラップとホールトラップ

本論文でいう電子トラップとホールトラップの定義について述べるまず電子トラッ

プとはトラップの帯電量が伝導帯の電子と交換速度が速いために伝導帯の電子の量つま

り電子の擬フェルミ準位によって決まるものをいう逆にホールトラップとはトラップの

帯電量が価電子帯のホールと交換速度が速いために価電子帯のホールの量つまりホー

ルの擬フェルミ準位によって決まるものをいう

一般に深い準位のモデルには Shockley-Read-Hall(SRH)統計が用いられるそれによる

とトラップの電子占有率 fTは以下のようになる

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (43)

(t時刻n電子濃度pホール濃度Cn電子捕獲係数Cpホール捕獲係数en電子放出係

数epホール放出係数)

19

式(43)において時間変化しないとすると dfTdt=0 となりfTについて整理すると

)()( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (44)

となる(付録 4 参照)

この fT が電子の擬フェルミ準位(Efn)とホールの擬フェルミ準位(Efp)に対してどのように

変化するのかシミュレーションしてみるシミュレーションするのは窒化ガリウムとして

各パラメータを表 41 のようにしたトラップの準位を価電子帯より 10~25eV のものま

で変化させたときの fTの変化を図 44(a)~(e)に示す

表 41 fTシミュレーションのパラメータ

パラメータ 値

禁制帯幅 (Eg) 342 [eV]

電子有効質量 (me) 0228

ホール有効質量 (mp) 06

伝導帯有効状態密度 (NC) 274times1018 [cm-3]

価電子帯有効状態密度 (NV) 117times1019 [cm-3]

電子捕獲断面積 (σe) 1times10-13 [cm2]

ホール捕獲断面積 (σp) 1times10-13 [cm2]

図 44(a)~(e)よりトラップ準位が 10~15eV までは fTが大部分でホールの擬フェルミ準

位によって決まっていることがわかるまた20~25eV まででは大部分で電子の擬フェ

ルミ準位によって決まっている172eV のものはトラップが中間的な性質を示している

本論文では電子の擬フェルミ準位でトラップの帯電量が決まるトラップを電子トラップ

ホールの擬フェルミ準位でトラップの帯電量が決まるトラップをホールトラップとしたが

実際にはトラップの準位が伝導帯に近い場合電子トラップとなり価電子帯に近い場合

ホールトラップになっていることがわかる

これらのことより電子トラップ(ET)は電子の擬フェルミ準位に従うのでトラップを含む

領域は n 型半導体に似た性質を示すようになりホールトラップ(HT)はホールの擬フェル

20

ET=20eV

5 1 15 2 25 3Efn [eV] 005

115

225

335

Efp [eV]0

02

04

06

08

1

fT

ET=172eV

0 05 1 15 2 25 3 35Efn [eV] 05

115

225

3

Efp [eV]0

02

04

06

08

1

fT

ET=15eV

0 05 1 15 2 25 3 35Efn [eV] 0

051

152

253

35

Efp [eV]0

02

04

06

08

1

fT

ET=10eV

05 1 15 2 25Efn [eV] 051

152

253

35

Efp [eV]0

02

04

06

08

1

fT

ET=25eV

01 15 2 25 3 35Efn [eV] 0

051

152

253

Efp [eV]0

02

04

06

08

1

fT

(d)

(b) (a)

(c)

(e) 図 44 fTシミュレーション

(a)ET=10eV (b)ET=15eV

(c)ET=172eV (d)ET=20eV

(e)ET=25eV EV EC

35

EC 05

EV

EC

0EV

3 35EC

0EV EC

EV EC

EV

EC EV

35

EC

0

EV

EC

EV 35EC

0 0EV

ミ準位に従うので p 型半導体に似た性質を示すようになるそこで n-ET-n 型半導体接合

n-HT-n 型半導体接合p-ET-p 型半導体接合p-HT-p 型半導体接合のバンド図を考えてみ

るまず n-ET-n 型半導体接合の場合電子トラップが n 型半導体に似た電位分布を示し電

子トラップを含む部分は傾斜を持った電位分布になる(図 45(a))n-HT-n 型半導体接合の

場合ホールトラップを含む部分は p 型半導体に似た電位分布となるので左側の接合が pn

接合の逆方向となり右側が順方向となるので印加した電圧のほとんどは左側に印加され

る(図 45(b))p-ET-p 型半導体接合の場合右側の接合が pn 接合の逆方向となるので印加

した電圧の大部分は右側の接合に印加される(図 45(c))p-HT-p 型半導体接合の場合ホー

21

(b) (a)

EC

EV

EF

EC

EV

EF EV

EF

EV

EF EC

HT 型

ET 型

ET 型 n 型

n 型

n 型 n 型

p 型 (d)

p 型 p 型

p 型 (c)

EC

HT 型

図 45 トラップを含む pn 接合のバンド図 (a)n-ET-n 型 (b)n-HT-n 型 (c)p-ET-p 型 (d)p-HT-p 型

ルトラップを含む部分は傾斜を持つようになる(図 45(d))

45 オープンゲート FET の I-V 特性の考察

実験結果より SiO2 ありのオープンゲート FET では開口部の電位を両側のゲート電極で

制御できドレイン電流を遮断することができた逆に SiO2 なしのオープンゲート FET

ではドレイン電流を遮断できなかったこのような現象について SiO2 と AlGaN 層の界面

のトラップで説明する

説明に先立ってショットキー電極を 2 つの種類に分類する1つはショットキー電極の

フェルミ準位が半導体のミッドギャップより伝導帯側にピンニングされ半導体表面で電

子が多くなっているものであり(図 46(a))もう一方はショットキー電極のフェルミ準位が

半導体のミッドギャップより価電子帯側にピンニングされ半導体表面でホールが多くな

っているものである(図 46(b))本論文では前者を N 型のショットキー電極後者を P 型

22

(b) (a)

06eV

EV

EF

EC ΦB=08eV

26eV

EV

EF EC

ΦB=08eV

図 46 ショットキー電極の分類 (a) N 型ショットキー電極 (b) P 型ショットキー電極

のショットキー電極と呼ぶ

前項で電子トラップを含む領域ではその部分は n 型半導体の電位分布を示しホールト

ラップを含む領域ではその部分は p 型半導体の電位分布を示すことを説明したその理論

をオープンゲート FET に用いる

オープンゲート FET の断面図(図 47)で2DEG の電位を 0V としショットキー電極に負

の電位を印加した状態でショットキー電極から AlGaN 層表面を通って 2DEG へのバン

ド図を図 48に示すバンド図はショットキー電極がN型の場合とP型の場合SiO2AlGaN

界面が電子トラップ(ET)の場合とホールトラップ(HT)の場合の組み合わせで 4 種類考えら

れるまずショットキー電極が N 型であり SiO2AlGaN 界面が電子トラップの場合(図

48(a))界面が電子トラップなのでその部分は n 型半導体と考えられるそのため電極部-

界面-2DEG は n-n-n 型半導体接合のため界面の電位は傾斜を持つショットキー電極が P

型であり界面が電子トラップ型の場合(図 48(b))p-n-n 型半導体接合と考えられるのでシ

ョットキー電極と界面が pn 接合の逆方向となり電位差はこの部分に集中しAlGaN 層の

表面の電位は 2DEG の電位とほぼ同じになるつぎにショットキー電極が N 型で界面がホ

ールトラップ型の場合(図 48(c))n-p-n 型半導体接合と考えられショットキー電極と界

面は pn 接合の順方向となるしたがってショットキー電極と界面には大きな電位差は生じ

23

(d)

(b)

(c)

(a)

GaN

AlGaN 界面

電極

GaN

AlGaN 界面 電極 Ec

Ef

Ev ショットキー電極

界面 ET型HT型

AlGaN

2DEG n型

図 47 オープンゲート FET の断面図

図 48 オープンゲート FET の電位分布 (a)N-E-n 型 (b)P-E-n 型 (c)N-H-n 型 (d)P-H-n型

ず電極に印加した電位は AlGaN 層と 2DEG の間に印加される最後にショットキー電極

が P 型で界面がホールトラップの場合(図 48(d))p-p-n 型半導体接合になるのでショット

キー電極と界面には大きな電位差が生じず電極に印加した電圧は界面と2DEG の間に印

加される

以上のことよりオープンゲート FET 断面図で電位分布を考えると図 49 のようになる

N-ET-n 型P-ET-n 型の場合開口部の電位はゲート電極で制御できないので開口部の電

位は2DEG の電位とほぼ同じになる(図 49(b))N-HT-n 型P-HT-n 型の場合開口部の

電位はゲートの電位と一致する(図 49(c))

これらのことよりオープンゲート FET の Id-Vg特性を考えると図 410 のようになると

思われるまずN-HT-n 型P-HT-n 型の場合界面の電位はゲート電極の電位と等しい

ので通常の FET と同様に電流は減少するP-ET-n 型の場合0~VTV まではゲート直下部

の電流減少分があるためドレイン電流は減少するがオープン部の界面の電位はゲート電極

の電位で制御できないのでドレイン電流は流れたままであるN-ET-n 型の場合界面での

抵抗とAlGaN層の抵抗の大小関係で特性が変化するので一概に2つの場合には分類できな

いこれらの分類は pn 接合の逆方向の抵抗は極めて高く半絶縁性部分よりも高いという

24

界面 E 型H 型

ショットキー電極 N 型P 型

AlGaN Id

N-H-n 型 N-E-n 型

P-E-n 型

0 VT

Ψfn

Vg

オープン部 ゲート ゲート

Ψs

Ψs (界面)

Ψfn (チャネル)

Vg

オープン部 ゲート ゲート

2DEG n 型

Vg

図 410 オープンゲート FET の Id-Vg 特性概念図

図 49 界面のバンド図 (a) オープンゲートFETの断面図

(b) N-E-n 型P-E-n 型 (c) N-H-n 型P-H-n 型

前提のため抵抗層の長さや GR センターの濃度が極端な値の場合は異なってしまう可能

性はある

測定結果(図 43)と概念図(図 410)を比較すると今回作製した SiO2ありの FET には3つ

の可能性があるN-HT-n 型P-HT-n 型かN-ET-n 型で AlGaN 層の抵抗が非常に高い場

合である今回の FET の AlGaN 層はアルミ組成 03 程度でそれほど高くなくまたゲー

トリーク電流も比較的大きいので前2者のいずれかになっていると思われるすなわち

界面準位はホールトラップ型である一方SiO2無しの場合は N-ET-n 型または P-ET-n 型

及び界面層の抵抗が AlGaN 層の抵抗より高いホールトラップ型の界面準位の場合も考え

られる界面準位による界面の電気伝導度とは界面に接した AlGaN 中のキャリアが伝導

を担うのでワイドバンドギャップの場合ピンニング準位によっては大きな抵抗になっ

てしまう場合もあり得る

SiO2 付きの場合構成は N-HT-n 型P-HT-n 型のいずれかであることが推定された

25

GaAs の場合はショットキー電極のバリア高が 08eV 程度有ればピンニング準位が充満帯

に近いのでP型になる[10]GaNの場合ではバリア高が08eV程度ではまだ伝導帯に近く

N型であると考えられるこれを調べるためにオープンゲート FET においてチャネル両側

端おいた2つのゲート電極に異なった電位を与えた場合について測定を行った

界面準位が HT 型の場合チャネルとの間は pn 接合逆バイアスと同じで AlGaN 層中に電

位勾配が形成される表面の2つのショットキー電極間に電位差を与えた場合にはショッ

トキー電極-界面-ショットキー電極が N-HT-N 型か P-HT-P 型の構成になるこれらの場合

の電位分布は図 411 に示すようになるN-HT-N 型の場合は界面準位部の電位は両ショット

キー電極の低い方の電圧になりP-HT-P 型の場合には両電極電位を線形につないだ斜めの

電位分布になる一方の電極に一定の負バイアス Vg2を与え他方の電極の電圧をゼロから

負の方向に変化させた場合N-HT-N 型では表面電位はVg1=Vg2までは低い電位のVg2にな

るためチャネル電流は変わらずVg2以下になるとVg1が制御するために減少する一方

P-HT-P 型の場合には表面電位はVg1の影響を半分受けチャネル電流はVg1Vg2の平均電

圧で制御された形となるその様子を図 412 に模式的に示した

実際にオープンゲート FET で測定した Id-Vg特性を図 413 に示す測定はソースドレイ

ン電極間に 01V 印加しゲートバイアスは片側(Vg2)を 0V-2V-4V-6V-8V と固

定し他方のゲートバイアス(Vg1)を 0V から負の方向へ掃引した掃引には1本あたり

約1時間をかけている概念図(図 412)と実測図(図 413)を比較すると SiO2ありのオ

ープンゲート FET は予想通り N-HT-N 型でショットキー電極がN型であることを示して

いる

ゲート1

ゲート2

界面

界面 ゲート1

ゲート2 (a) (b)

Ef

Ec

Ev

Ef Ev

Ec

図 411 オープンゲート FET の電位分布 (a)P-H-P 型 (b)N-H-N 型

26

ndash8 ndash6 ndash4 ndash2 00Vg1 [V]

ndash4Vndash6V

20

40Vg2=0V

ndash2V

Vd=01V破線理想的なホール

トラップの線

Vg1=Vg2

N-H-N 型

P-H-P 型

Id

I d [μ

A]

Vg1

図 412 両側ゲートに異なるバイアスを印

加した Id-Vg特性概念図 図 413 両側ゲートに異なるバイアスを

印加した Id-Vg 特性実測図

46 まとめ

今回オープンゲート FET を用いて AlGaNGaN HEMT 構造結晶の表面準位を評価し

たSiO2なしの場合ドレイン電流は制御できなかったSiO2ありの場合ドレイン電流

を制御できたまたSiO2ありのオープンゲート FET において 2 つのゲート電極に異なっ

た電位を印加した場合オープン部の電位は低い側の電位に支配されたこれらのことは

SiO2と AlGaN 界面にホールトラップ型の準位が存在することで説明できた

27

第5章 デバイスシミュレーションを用いた表面準位の考察

51 はじめに

第 4 章においてオープンゲート FET で開口部にホールトラップ型の表面準位が存在する

と開口部の電位がゲート電極で制御できることを推察した第 5 章ではこの推察の裏付け

としてデバイスシミュレータを用いて理論的に考察する

今回用いたデバイスシミュレータは ISE 社の DESSIS であるこのシミュレータではワ

イドバンドギャップ半導体のシミュレーションが行えるほか 3 次元のシミュレーションも

行うことができるオープンゲート FET ではドレイン電流をゲート電極と平行に流すため

3 次元のシミュレーションを行う必要がありその点で DESSIS は最適であった

52 デバイスシミュレーション

デバイスシミュレーションとは半導体デバイスの電気的特性を予測するツールである

主にデバイス構造の最適化などに用いられている結晶成長プロセス技術の成熟した Si

半導体ではイオン注入や拡散のシミュレーションができるプロセスシミュレーションから

LSI の回路シミュレーションまで一貫しておこなうことができるようになっている

デバイスシミュレーションは基本的にポアソン方程式とキャリア輸送方程式の2つを連

立して解いているまずコンタクトや界面での境界条件とキャリア分布でポアソン方程

式を解きデバイス内のポテンシャルを求めるその後各キャリアに対する輸送方程式を

このポテンシャルのもとで解くこの過程を繰り返すことで最終的な解を求めている

輸送方程式にはボルツマン輸送方程式が用いられているしかしボルツマン輸送方程

式は一般に複雑で解析的に解くことは不可能であるそこで様々な近似を行うことで解析

的に解けるようにしている近似法としては一般的にはドリフト拡散法が用いられている

この近似はキャリアの流れをドリフトと拡散で表しているこのモデルでほとんどのデバ

イスにおいてシミュレーションを行うことができるしかし今日の微細トランジスタや

GaAs などのシミュレーションにおいてはホットキャリア効果や速度オーバーシュートが

あり正確なシミュレーションを行うことができないこのような場合にはエネルギー保存

則を含めたエネルギー輸送モデル(緩和時間近似法ハイドロダイナミック法エネルギ

28

ーバランス法とほぼ同義)が使われるまた格子温度が問題になる場合には格子温度モ

デルなども取り入れられる

一方ボルツマン輸送方程式を直接シミュレーションしているものがモンテカルロ法で

あるモンテカルロ法は計算機上で与えられた条件のなかで実際にキャリアを自由に走行

させ各散乱に応じてキャリアを散乱させるその後再度キャリアを自由走行させる過程

を一定時間繰り返し最終的な解を得るこの方法はボルツマン輸送方程式を近似していな

いため近似による誤差はないが個々のキャリアについて計算を行うため膨大な時間を要す

るまたシミュレーションの精度はいかにキャリア輸送機構を計算機上に再現するかに

よって決まり高精度のシミュレーションはそれほど容易ではない

本研究ではホットキャリアや速度オーバーシュートなどの現象は起こらないと考えられ

るので最も一般的なドリフト拡散法でシミュレーションを行っている

53 シミュレーション構造

今回シミュレーションした構造を図 51 に示す結晶は AlGaNGaN HEMT 構造とし

AlGaN 層をアルミ組成比 020膜厚 30nm としGaN 層を膜厚 2μm としたAlGaNGaN

界面にはピエゾ効果による固定電荷として正の電荷を 1times1013cm-2導入したまた計算上

の収束性を上げるため AlGaNGaN 結晶ともアクセプタを計算結果に問題の出ない程度で

ある 1times1014cm-3導入してあるオープンゲート FET はチャネル長 10μmチャネル幅 5

μmゲート幅 06μmtimes2開口部幅 38μm とし開口部には SiO2を 60nm 堆積したも

のであるソースドレイン電極は直方体の側面の AlGaNGaN 界面に対向するような形

Y X

Z

Source

Gate

AlGaN

GaN

SiO2

図 51 シミュレーション構造

29

で付けてありオーミックになるように仕事関数を指定してあるゲート電極はショット

キー障壁高さが 1eV とした

54 トラップのモデル

一般に化合物半導体における界面表面準位は離散的とされているそこでシミュレー

ションの界面準位は単一の準位のものとしたトラップは電子を捕獲することで電荷中性

になるドナー型のものとホールを捕獲(電子を放出)することで電荷中性になるアクセプ

タ型のものに分類することができる今回はドナー型のトラップとしてあるまたトラッ

プの捕獲断面積は深い準位の場合原子のオーダーであるといわれているので 1times10-13cm2

としたこのようなトラップを SiO2と AlGaN 層界面に 1times1014cm-2導入してあるこれは

界面の原子のほとんどがトラップとなっている計算であるSiO2AlGaN 界面には負の電荷

を 5times1013cm-2導入しトラップの半分が電荷中性となっているとしてある

55 シミュレーション結果

シミュレーションはソースドレイン間電圧を 01V としトラップのエネルギー準位を

伝導帯から 15eV のものから 25eV のものまで変化させながらそれぞれにおいて Vgが 0

~-8V までの Id-Vg特性をシミュレーションしたその結果を図 52 に示すまず開口部

にも金属ゲートを付けた通常の FET 構造の場合しきい値が-52V 程度でありgmが 13

ndash8 ndash6 ndash4 ndash2 00

50

100

Vg [V]

I d [μ

A]

ET=150eV

220ndash250eV

200eV

Metal Gate

図 52 シミュレーション結果

(Id-Vg特性)

30

times10-5S であったgmは

dm VdL

Wg 0microεε

= (51)

(μ移動度εAlGaN の比誘電率ε0誘電率dAlGaN の膜厚Wゲート幅Lゲート

長Vdドレイン電圧)

で表されるシミュレーション結果の gmは式(51)で計算される理論値と合致しており正確

なシミュレーションがなされていると思われる

シミュレーション結果よりトラップ準位が 15~20eV のものはドレイン電流を遮断でき

ていないが 22~25eV のものはドレイン電流を遮断できており実験結果とほぼ同じ特性が

得られたもう少し詳しく解析するためにチャネル中央(ソース電極からドレイン電極へ 5

μm の位置)の断面でのバンド図を図 53 に示すゲート電圧が 0V のときトラップ準位

が 20eV25eV のもの両方ともフェルミ準位が 0V 付近で一致しているつぎにゲート電圧

31

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4ndash5ndash4ndash3ndash2ndash1012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

(b) (a)

(c) (d)

5

図 53 シミュレーション結果(バンド図) (a) ET=20eV Vg=0V (b) ET=20eV Vg=-2V (c) ET=25eV Vg=0V (d) ET=25eV Vg=-2V

が-2V のときトラップ準位が 20eV のものはゲート電極直下部のフェルミ準位は 2V 高く

なっているが開口部のフェルミ準位は 0eV で変化していないそれに対してトラップ準位

が 25eV のものは開口部のフェルミ準位もゲート電極直下部のフェルミ準位と同じように

約 2V 高くなっているまたトラップ準位が 20eV のものでは X=0644μm の場所でス

パイク状にバンドが曲がっているこれはフェルミ準位がなだらかに 0~2V に変化してい

るのに対して X=0644μm で界面準位によるピンニングにより 10V だけ急峻に変化させ

られていることによって生じているつぎに同じ断面での電子濃度分布を図 54 に示す

図 54 よりゲート電圧が 0V のときはトラップ準位が 20eV25eV のもの両方とも

AlGaNGaN 界面に 1times1020cm 3の電子が全面に存在していることがわかるゲート電圧が-

図 54 キャリア分布(Y=50μm)(a) E =20eVVg=0V

(a) (b)

(d) (c)

T

(b) ET=20eV V =-6V g

(c) E =25eV V =0V T g

(d) E =25eV V =-6V T g

32

-6V のときトラップ準位が 20eV のものはゲート電極直下では電子が存在せず空乏化して

いるが開口部には電子が存在しているトラップ準位が 25eV のものは開口部も電子が空

乏化しているそのためトラップ準位が 20eV の場合ゲート電圧を-6V にしても開口部下

での電子が存在するためドレイン電流を遮断できないそれに対してトラップ準位が 25eV

の場合開口部下の電子も空乏化するためドレイン電流が遮断される

56 まとめ

以上のことよりトラップのエネルギー準位によって開口部の表面電位がゲート電極で制

御されたりされなかったりすることが理論的にあり得るがわかったまたトラップの影

響により実験で得られた結果が説明できることを証明できた

今回のシミュレーションでは電子トラップ型とホールトラップ型の特性の差がはっきり

と現れた結果になったしかし実際には電子トラップ型とホールトラップ型はデジタル

的に分けることはできずアナログ的なものであるため電子トラップ型とホールトラップ

型の中間のような性質を持つトラップも考えられるまたシミュレーションを行うにあ

たり仮定としてトラップ密度を 1times1014cm-2入れ捕獲断面積も 1times10-13cm2と小さい値を

用いているこれらのパラメータを変えることで今回の結果とは違った特性が得られる

そのためパラメータをどのように選び決定するかは非常に重要であり今後も検討が必要で

ある

33

第6章 本研究のまとめ

本研究ではオープンゲートFETを用いてAlGaNGaN HEMT構造結晶でのSiO2AlGaN

界面を評価した

第4章においてオープンゲート FET の Id-Vg特性より SiO2パッシベーションのないオー

プンゲート FET では開口部の AlGaN 層表面電位はゲート電極によって制御されなかった

がSiO2パッシベーションのあるオープンゲート FET では開口部の表面電位がゲート電極

で制御されたこのような現象の原因として SiO2AlGaN 界面にホールトラップ型の界面

準位が存在することで説明した

第5章ではデバイスシミュレーションを行い第 4 章で述べた説明が理論的に正しいか

確かめたシミュレーションの結果より電子トラップではオープンゲート FET の開口部の

表面電位はゲート電極で制御されずホールトラップでは開口部の表面電位はゲート電極

で制御されたことを確認しドレイン電流を遮断することができたこのことより第 4 章

での考察を理論的に証明できた

以上のことより SiO2AlGaN 界面にはホールトラップ型の界面準位が存在している可能

性を示唆したまたホールトラップ型の界面準位が存在するとトランジスタの OFF 耐圧

を向上させることができるので SiO2パッシベーション膜はトランジスタの高耐圧化に利用

できると思われる

一方第 4 章で得られた測定結果は SiO2パッシベーションが理想的な絶縁膜になってい

ない場合言い換えれば導電膜になっている場合でも同様な結果が得られる特にワイド

バンドギャップ半導体の場合深い準位にフェルミ準位がピンニングされると 1times1014Ωcm

以上という非常に高抵抗となり良質な SiO2膜でさえも導電膜として見えてしまうことが

明らかになったワイドバンドギャップ半導体でのパッシベーション膜はこれまでの半導

体における考え方では通用せず今後新しい考え方が必要になると思われる

34

付録1 デバイス作製プロセス

AlGaNGaN HEMT 構造結晶での基本的なデバイス作製プロセスをここで述べるデバ

イス作製の大まかな流れは図1のようになるまず個々の素子を電気的に分離を行うた

めに RIE(Reactive Ion Etching)法で結晶を削り落とし素子間分離を行うつぎにオーミ

ック電極を形成するため TiAl を EB 蒸着法で蒸着しアニールを行う続いてパッシベー

ション膜を堆積させ最後にショットキー電極として EB 蒸着法で NiAu を蒸着する

それぞれのプロセス工程での代表的なプロセス条件を表1に示す

ゲート電極形成

パッシベーション膜堆積

素子間分離

オーミック電極形成

図 1 プロセスフロー

35

表1 プロセス工程(手順と条件)

プロセス工程 プロセス手順条件

1 サンプル へき開

素子間分離プロセス

1 サンプルクリーニング アセトン煮沸3min

超音波洗浄(アセトン)3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

2 メサ用フォトリソグラフィー HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

3 ドライエッチング RIEガス BCl3 20SCCM

出力52W

エッチング時間25minutes

2

4 レジスト除去 アセトン煮沸超音波洗浄

(必要に応じて)リムーバ原液煮沸 3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

オーミック電極形成 3

1 サンプルクリーニング 21 と同じ

36

2 オーミック電極用フォトリソグラ

フィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ti=200ÅAl=2000Å

4 リフトオフ アセトン煮沸3min

超音波洗浄3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブロー

5 熱処理 電気炉650 10min N2雰囲気

パッシベーション膜堆積 4

1 サンプルクリーニング 21 と同じ

37

2 パッシベーション膜用フォトリソ

グラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

純水クリーニングリンス

窒素ブロー

3 パッシベーション膜堆積 EB 蒸着SiO2600Å

4 リフトオフ 34 と同じ

ショットキー電極形成

1 サンプルクリーニング 21 と同じ

2 ショットキー電極用フォトリソグ

ラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)5000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ni=500Å

抵抗加熱蒸着Au=500Å

5

4 リフトオフ 34 と同じ

38

付録2 C-V 特性およびキャリアプロファイル

C-V 測定には通常ショットキーダイオードが使われるショットキーダイオードの断面

図を図1に示すC-V 測定において測定対象の回路モデルはコンデンサと抵抗が並列にな

っている(図 2)そのためオーミック電極からショットキー電極直下までのアクセス抵抗は

誤差になるので電極間隔はできるだけ小さいほうが良い測定は印加した交流電圧信号と

電流の振幅位相差より容量成分と抵抗成分を測定しているAlGaNGaN HEMT 構造の

場合AlGaN 層が絶縁体の働きをするのでゼロバイアスでの容量は AlGaN 層の膜厚と電

極面積AlGaN 層の誘電率で決まる以下にゼロバイアスでの n-GaN と AlGaNGaN

HEMT 結晶での容量を示す

(ⅰ) n-GaN の場合

minus=

=

qkTV

qNt

tS

C

biD

GaNdepletion

depletion

GaN

0

0

2 εε

εε

ただし

(1)

(ⅱ) AlGaNGaN HEMT 構造の場合

AlGaN

AlGaN

tS

C 0εε= (2)

(C容量ε0真空の誘電率εGaNGaN の誘電率εAlGaNAlGaN の誘電率S電極面積

t t tdeple ion空乏層厚さ AlGaNAlGaN 層厚さq電子電荷NDドナー濃度Vbiビルトイン電

圧kボルツマン定数T温度)

Y G

39

C-V Meter ショットキー電極

オーミック電極

C

空乏層 アクセス抵抗

図 2 等価回路図 n型半導体

図 1 断面図

n-GaN の場合S=100times100μm2Vbi=10VND=1times1017cm-3のときt tideple on=100nm と

なり C=8pF 程度となる

C-V 測定を行うとショットキー電極直下部のキャリア濃度を求めることができるつぎ

にその原理を述べる

ドナー濃度を一定としウェハ面で深さ方向の 1 次元で解析をするとまずポアソンの

方程式より

εDqN

dyVd

minus=2

2

(3)

となる

式(3)を解くために境界条件を

VWVdydV

V

Wy

==

=

=

)(0

0)0(

(4)

とするこの条件で式(3)を解くと

yWqNyqNV DD

εε+minus= 2

2 (5)

となるよって空乏層幅 W は

minusminus=

qkTVV

qNW bi

D

ε2 (6)

となるこの空乏層の単位面積あたりの容量は

minusminus

==

qkTVV

qNW

C

bi

D

2

εε (7)

minusminus=

qkTVV

qNC biDε

212 (8)

となり1C2-V 特性の傾きからドナー濃度がわかる

つぎにドナー濃度が一定でない場合を考える微小領域では式(8)が成り立つとすると

40

DqNdVC

d

ε2

12

minus=

(9)

と書くことができるので 1C2を V で微分することよりドナー濃度がわかるまた空乏層

端は式(7)より W=εC なので微小領域の表面からの深さがわかるこの深さ情報とドナー

濃度情報よりキャリアプロファイルが作成できる

d(1C2)dV

1C2 ND[cm-3]

Depth[nm] Vg

図 3 1C2-Vg プロット図 図 4 キャリアプロファイル

41

付録 3 TLM 法とコンタクト抵抗

コンタクト抵抗を測定するにはクロスケルビン法や TLM(Transmission Line Model)法

が用いられるプロセス技術の確立していない GaN 系半導体ではプロセスが容易な TLM

法がよく用いられている

TLM 法の代表的はマスクパターンを図1に示すTLM 法では電極間隔を変化させなが

ら各電極間での抵抗値を調べることでシート抵抗(RS)とコンタクト抵抗(RC)が求められる

その原理を以下に示す

各電極間の等価回路モデルは図2のようになる電極間の抵抗は距離(L)に比例し幅(W)

に反比例するまたコンタクト抵抗は電極幅に反比例すると考えられるそのため測定

される抵抗(R)は

WR

WLR

R CS 2+= (1)

となる式1より L を x 軸R を y 軸にプロットするとy 軸切片が2RCW となり RCが

計算できるまた傾きから RSがわかる(図 3)

5μm 10μm 15μm 20μm 25μm 30μm

100μm

図1 TLM マスクパターン

切片=2RCW

傾き=RsW

測定値 線形近似

電極

RS RC RC

R

半導体基板 図 2 等価回路モデル

0 L

図 3 L-R プロット図

42

MOSFET 等の電子デバイスでは電流はウェハを横方向に流れるそのためコンタクト抵

抗は電極の幅にのみ依存すると考えているしかし物性的にはコンタクト抵抗は面積に

依存すると考える方が妥当であるそこでコンタクト抵抗が面積と電極幅にどのように影

[

0[V]一定としてい

る図 4 の微小区間の等価回路は図 5 のようになるこの等価回路より

響を受けるかを考える

電極のモデルを図 4 に示す電極は幅 W cm]とし電極の単位面積あたりの抵抗をρC[Ω

cm2]とするまた半導体のシート抵抗を RS[Ω]として電極の電位を V

)(xS IW

dxRdV = (2)

)(xVWdI =C dxρ

(3)

となる式変形すると

)(xS I

WR

dxdV

= (4)

)(xVWdI=

Cdx ρ (5)

式(4)をxで微分すると

ρc [Ωcm2]

Rs [Ω]

V0 [V] 電極 W [mm]

図 4 FET の電極モデル(2 次元)

半導体

43

dI

+x 方向

V(x)+dV ρc (Wdx) V(x)

Rs dxW I(x)-dI I(x)

図 5 微小区間での回路図

)(2

2

xS I

WR

dxVd= (4rsquo)

式(4rsquo)に式(5)を代入すると

)(2

2

xC

S VR

dxVd

ρ= (6)

γ2=Rsρcとすると xx BeAexV γγ += minus)( (7)

xrarr-infinで V(x)=0x=0 で V=V0より A=0B=V0 よって式(7)は xeVxV γ

0)( = (8)

となるまた I(x)については式(5)より

x

c

eVWdxdI γ

ρ 0= (9)

x

c

eVWxI γ

γρ 0)( = (10)

式(8)(10)より x=0 での抵抗 R は

WRR

W

WVWV

xIxVR

cs

c

sc

c

c

ρρ

ρ

γρ

γρ

==

===

0

0

)()(

(11)

44

となるよって電極の抵抗は W に反比例するそのため電極幅で規格化したものをコン

タクト抵抗とし

CSC RR ρ= [Ωmm] (12)

で定義するまた式(12)よりコンタクト抵抗はシート抵抗のルートに比例するのでシート抵

抗が大きいとコンタクト抵抗も悪く見える

45

付録 4 時間変化なしの場合の電子占有率(fT)の導出

トラップの電荷捕獲放出過程は伝導帯電子を捕獲する(e-capture)伝導帯に電子を放

出する(e-emit)価電子帯のホールを捕獲する(p-capture)価電子帯にホールを放出する

(p-emit)の 4 種類が考えられるそれぞれの反応速度は以下の 4 つの式で与えられる

(ⅰ) e-capture

)1( TnT fnC

dtdf

minus= (1)

(ⅱ) e-emit

TnT fe

dtdf

minus= (2)

(ⅲ) p-capture

TpT fpC

dtdf

minus= (3) (iv) ホール放出 (iii) ホール捕獲

(i) 電子捕獲 (ii) 電子放出

ホール

電子

トラップ

(ⅳ) p-emit

)1( TpT fe

dtdf

minus= (4)

(fTトラップの電子占有率t時刻n電子密度pホール密度Cn電子捕獲係数Cpホー

ル捕獲係数en電子放出係数epホール放出係数)

電子捕獲係数とホール捕獲係数はそれぞれ Cn=σnvthnCp=σpvthp(σn電子の捕獲断面積

σpホールの捕獲断面積vthn電子の熱平衡速度vthpホールの熱平衡速度)で表せるま

た熱平衡速度は 3kT2=m ve thn22=mpvthp22 である式 1~4 をまとめて整理すると

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (5)

となる

つぎに熱平衡状態(全てのフェルミ準位EFが一致)で時間変化がないときについて考え

るまずトラップの電子占有率はフェルミ分布となるとして

46

minus

+=

kTEE

fFT

T

exp1

1 (6)

(ETトラップ準位)

とする伝導帯での電子密度の時間変化はトラップによる電子の捕獲と放出の 2 通りなの

TnTTnT feNfCnNdtdn

+minusminus= )1( (7)

(NTトラップ密度)

となる時間変化なしとすると dndt=0 なので enについて整理すると

T

Tnn f

fnCe minus=

1 (8)

となるここで式(8)に式(6)を代入すると

minus

+

minus

+minus

minusminus=

kTEE

kTEE

CkT

EENe

FT

FT

nFC

Cn

exp1

1

exp1

11

exp (9)

nFTFC

Cn CkT

EEkT

EENe

minus

minusminus= expexp (10)

nnTC

Cn CnCkT

EENe 1exp =

minusminus= (11)

minusminus=

kTEE

Nn TCC exp1 (12)

となりenはトラップの準位と捕獲断面積で決まることがわかる同様にして

( TpTTpT feNfCpNdtdp

minusminus= 1 ) (13)

より

47

ppVT

VT

Tpp CpC

kTEE

Nf

fpCe 1exp1

=

minusminus=

minus= (14)

minus

=kT

EENp TV

V exp1 (15)

となる

以上のことを利用して式(5)を変形するまず式(5)に式(11)と式(14)を代入すると

( ) ( TpTpTnTnT fCpfpCfCnfnC

dtdf

minus+minusminusminus= 11 11 )

)

(16)

となる時間変化なし(dfTdt=0)として fTについて整理すると

( ) ( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (17)

となりトラップの電子占有率は電子密度ホール密度の関数になる

48

謝辞

本研究の遂行にあたって終始懇切なる御指導と御鞭撻を頂きました徳島大学工学部電

気電子工学科 大野泰夫 教授に心より感謝の意を表します

本研究を進めるにあたり適切な御指導と有益なご教示を賜りました徳島大学工学部電

気電子工学科 新谷義廣 教授並びに徳島大学工学部電気電子工学科 酒井士郎 教授に深

く感謝いたします

本研究を進めるにあたり御指導を賜りました徳島大学工学部電気電子工学科 富永喜久

雄 助教授ならびに徳島大学工学部電気電子工学科 講師 直井美貴先生西野克志先生助

手 江南先生に深く感謝します

本研究を進めるにあたり多大なご尽力を賜りました文部科学技官 稲岡武氏に深く感謝

いたします

本研究を進めるにあたり御指導を賜りました徳島大学サテライトベンチャービジネス

ラボラトリー ポストドクター 敖金平氏に深く感謝します

共に議論を重ねた研究員 西薗和博氏をはじめ大野研究室ならびに新谷研究室酒井研究

室サテライトベンチャービジネスラボラトリーナイトライドセミコンダクター株式会

社の皆様に心より感謝いたします

最後に本年度で定年退官される文部科学技官 近藤俊昭氏には研究室配属時より研究だ

けでなく将来設計においても有益なご教示を賜りました近藤技官は大変な情報通でおら

れ毎日午後 5 時以降に学生室に来られては昔の電気電子工学科や学生間の恋愛状況を熱

心に語られておりました研究の合間に近藤技官の話に耳を傾けながら一服するのが大野

研究室での日課でありましたここに近藤技官のこれまでのご活躍に敬意を表すると共に

本研究を進めるにあたり多大なご尽力を賜りましたことに深く感謝します

49

参考文献

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ラグのシミュレーション 電子情報通信学会 ED 91-141 (1992)

51

著者のこれまでの研究発表

著論文

主著論文

1 菊田大悟 敖金平 大野泰夫 ldquoオープンゲート FET による AlGaNGaN HEMT 構造

の表面準位測定rdquo 信学技報 ED2002-210 (2002)

共著論文

1 Katsushi Nishino Daigo Kikuta Shiro Sakai ldquoBulk GaN growth by direct

synthesis methodrdquo Journal of Crystal Growth 237-239 pp922-925 (2002)

2 Jin-Ping Ao Daigo Kikuta Yasuo Ohno ldquoCopper-Gate AlGaNGaN HEMTs with

Low Gate Leakage Currentrdquo 信学技報 ED2002-211 (2002)

学術講演会発表 講演会名 発表年月日 題目 発表者

応用物理学

会学術講演

2002 年 9月 26 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

電子情報通

信学会 電子デバイス

研究会

2002 年 10月 10 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

52

  • プロセス手順条件
  • 素子間分離プロセス
Page 15: AlGaN/GaN HEMT 構造表面準位の電気的評価 に関する研究ohnolab.deca.jp/wp-content/lab_data/pdf_a/2003_D_Kikuta_doc.pdf · イスシミュレーションによる評価も行った。

ndash10 ndash8 ndash6 ndash4 ndash2 00

20

40

60

80

100

ndash120

ndash60

0

60

120

Voltage [V]

Cap

acita

nce

[pF] Phase [degree]

ndash10 ndash8 ndash6 ndash4 ndash2 00

20

40

60

80

100

ndash120

ndash60

0

60

120

Voltage [V]

Cap

acita

nce

[pF] Phase [degree]

(b) (a)

図 38 C-V 測定結果 (a) サンプル A (b) サンプル B

プの GaN 層では高抵抗となっていることがわかる

最後にソースドレイン電極のコンタクト抵抗(RC)を TLM(Transmission Line Model)

法(付録 3 参照)で求めたその結果を図 310 に示す図 310 よりサンプル A ではシート抵

抗(RS)が 464Ωと移動度とキャリア密度から計算される予測値とほぼ合致していたま

たコンタクト抵抗は 138Ωmm と良好な値であったサンプル B においてもシート抵抗

が 262times103Ωと予測値と合致していたコンタクト抵抗は 352Ωmm と良くない値で

あった

0 200 400 6001014

1016

1018

1020

1022

Depth [nm]

Car

rier C

onc

[cm

ndash3]

0 200 400 6001014

1016

1018

1020

1022

Depth [nm]

Car

rier C

onc

[cm

ndash3]

(b) (a)

図 39 キャリアプロファイル (a) サンプル A (b) サンプル B

14

0 10 20 30 400

50

100

150

200Rs=464 [Ω]Rc=138[Ωmm]

R=RsWtimesL+2RcW

Length [μm]

Res

ista

nce

[Ω]

0 10 20 30 40

400

800

1200

1600Rs=262times103 [Ω]Rc=352 [Ωmm]

R=RsWtimesL+2RcW

Length [μm]R

esis

tanc

e [Ω

]

(b) (a) 0

図 310 TLM 測定結果 (a) サンプル A (b) サンプル B

15

第4章 オープンゲート FET を用いた表面準位の測定 41 はじめに

界面表面準位の測定にはXPS法やMISFETのC-V特性からTerman法を用いて界面表面

準位密度を見積もることが多い本研究で用いたオープンゲートFETは界面表面準位密度

を見積もることは困難であるが界面表面準位が電子トラップ型かホールトラップ型か

を容易に判別できる利点があるまたエネルギー準位がバンドのどのあたりにあるかも

ある程度検討をつけることができる本章ではオープンゲートFETによる界面表面準位の

測定について述べ電子トラップとホールトラップの性質についても考察する

42 オープンゲート FET の構造

測定に用いたオープンゲート FET の構造を図 41に示すオープンゲート FET は通常

の FET 構造でゲート電極のチャネル中央部を取り除いた構造になっているゲート長は

100μmチャネル幅 20μmオープンゲート部の幅は 14μm であるオープンゲート部

のチャネル伝導度はパッシベーション膜と半導体界面の界面電位を反映するそのため

チャネルの伝導度を測定することで界面電位が測定できることになる定量的な比較のた

めにゲート電極を除去していないスタンダード FET除去部に SiO2を堆積させたオープン

ゲート FETSiO2を堆積させていないオープンゲート FET の3種類を用意した

ゲート電極 SiO2パッシベーション

ゲート電極

2DEG

GaN 層

チャネル パッシベーション

(b) (a) ドレイン電極

ソース電極

図 41 オープンゲート FET の構造図 (a)平面図 (b)断面図

16

43 オープンゲート FET の I-V 特性

まずサンプル AB の Id-Vd特性を図 42 に示すチャネル部全面に金属ゲートのある通常

の MES 型の場合(図 42(a)(d))サンプル AB ともトランジスタとして機能していること

がわかるオープンゲート FET のパッシベーション膜なしの場合(図 42(b)(e))ゲート電

極直下部でのみドレイン電流を制御できるのでドレイン電流を遮断できないほ

型の特

性になっているそれに対してオープンゲート FET のパッシベーション膜ありの場合(図

42(c)(f))サンプル A ではまともなトランジスタの Id-Vd特性となりサンプル B でもパ

ッシベーション膜なしの場合に比べるとドレイン電流がより多く制御されていることがわ

かる

つぎにオープンゲート FET の Id-Vg特性を図 43 に示すまずサンプル A では全面ゲー

ト金属を付けてある通常 MES 型の場合理想的な Id-Vg 特性となっているオープンゲー

ト FET でパッシベーションとしての SiO2 なしの場合ドレイン電流はしきい値まではゲ

ート電極直下部の電流減少分があるのでドレイン電流は減少しているが開口部はゲート

電極で制御できずドレイン電流を遮断できていないそれに対して SiO2ありの場合開口

部の電位がゲート電極で制御されドレイン電流を遮断できているサンプル B でも通常

MES 型および SiO2なしのオープンゲート FET の場合サンプル A と同様な特性を示して

いるSiO2 ありのオープンゲート FET の場合サンプル A と違ってドレイン電流を遮断

できていないが SiO2なしに比べるとドレイン電流を減少分が多いこのことはゲート電極

の幅が変わっていると考えられるので gmよりゲート電極幅を見積もってみるFET の直線

領域における相互コンダクタンス(gm)は

LVWC

g dim

micro= (41)

(μ移動度Wゲート幅Ci絶縁膜容量Vdドレイン電圧Lゲート長)

で表されるそこで SiO2 なしのオープンゲート FET と SiO2 ありのオープンゲート FET

の相互コンダクタンスの比からゲート幅が見積もれる

mnp

mwpnpwp g

gWW = (42)

17

18

0 5 100

Vd [V]

0 5 100

1

2

I d [m

A]

Vd [V]

Vg 0 to ndash10V ndash1V step

0 5 10 50

1

2

I d [m

A]

Vd [V]

Vg 0 to ndash10V ndash1V step

0 5 10 150

Vd [V]

0 5 10 150

1

2

Vg 0 to ndash8V ndash1V step

I d [m

A]

Vd [V]

0 5 10 150

1

2Vg 0 to ndash8V ndash1V step

I d [m

A]

Vd [V]

15

1

2

I d [m

A]

Vg 0 to ndash10V ndash1V step

15

1

1

2Vg 0 to ndash8V ndash1V step

I d [m

A](d)

(e)

(f)

図 42 オープンゲート FET の Id-Vd特性 (a) サンプル A 通常 MES 型 (b) サンプル A パッシベーションなし (c) サンプル A パッシベーションあり (d) サンプル B 通常 MES 型 (e) サンプル B パッシベーションなし (f) サンプル B パッシベーションあり

(c)

(b)

(a)

(WwpSiO2ありのゲート幅WnpSiO2なしのゲート幅gmwpSiO2ありの相互コンダクタン

ndash10 ndash5 00

10

20

30

40

Vg [V]

I d [μ

A]

SiO2なし

SiO2あり

全面ゲート金属

Vds=01V

ndash15 ndash10 ndash5 00

10

20

30

40

Vg [V]

I d [μ

A]

SiO2なし

SiO2あり

全面ゲート金属

Vds=01V

(b) (a)

図 43 オープンゲート FET の Id-Vg特性 (a)サンプル A (b)サンプル B

スgmnpSiO2なしの相互コンダクタンス)

式(42)を用いて実際に計算してみると Wnp=6μmgmwp=106times10-6Sgmnp=50times10-7S と

すると Wwp=127μm となり6~7μm ほどゲート幅が大きくなっている

これらの結果よりサンプル AB とも開口部の表面電位が両側のゲート電極に制御されて

いることが示唆されているこのような現象が起こる原因として SiO2AlGaN 層界面にホ

ールトラップ型の界面準位が存在することで説明できる[12]

44 電子トラップとホールトラップ

本論文でいう電子トラップとホールトラップの定義について述べるまず電子トラッ

プとはトラップの帯電量が伝導帯の電子と交換速度が速いために伝導帯の電子の量つま

り電子の擬フェルミ準位によって決まるものをいう逆にホールトラップとはトラップの

帯電量が価電子帯のホールと交換速度が速いために価電子帯のホールの量つまりホー

ルの擬フェルミ準位によって決まるものをいう

一般に深い準位のモデルには Shockley-Read-Hall(SRH)統計が用いられるそれによる

とトラップの電子占有率 fTは以下のようになる

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (43)

(t時刻n電子濃度pホール濃度Cn電子捕獲係数Cpホール捕獲係数en電子放出係

数epホール放出係数)

19

式(43)において時間変化しないとすると dfTdt=0 となりfTについて整理すると

)()( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (44)

となる(付録 4 参照)

この fT が電子の擬フェルミ準位(Efn)とホールの擬フェルミ準位(Efp)に対してどのように

変化するのかシミュレーションしてみるシミュレーションするのは窒化ガリウムとして

各パラメータを表 41 のようにしたトラップの準位を価電子帯より 10~25eV のものま

で変化させたときの fTの変化を図 44(a)~(e)に示す

表 41 fTシミュレーションのパラメータ

パラメータ 値

禁制帯幅 (Eg) 342 [eV]

電子有効質量 (me) 0228

ホール有効質量 (mp) 06

伝導帯有効状態密度 (NC) 274times1018 [cm-3]

価電子帯有効状態密度 (NV) 117times1019 [cm-3]

電子捕獲断面積 (σe) 1times10-13 [cm2]

ホール捕獲断面積 (σp) 1times10-13 [cm2]

図 44(a)~(e)よりトラップ準位が 10~15eV までは fTが大部分でホールの擬フェルミ準

位によって決まっていることがわかるまた20~25eV まででは大部分で電子の擬フェ

ルミ準位によって決まっている172eV のものはトラップが中間的な性質を示している

本論文では電子の擬フェルミ準位でトラップの帯電量が決まるトラップを電子トラップ

ホールの擬フェルミ準位でトラップの帯電量が決まるトラップをホールトラップとしたが

実際にはトラップの準位が伝導帯に近い場合電子トラップとなり価電子帯に近い場合

ホールトラップになっていることがわかる

これらのことより電子トラップ(ET)は電子の擬フェルミ準位に従うのでトラップを含む

領域は n 型半導体に似た性質を示すようになりホールトラップ(HT)はホールの擬フェル

20

ET=20eV

5 1 15 2 25 3Efn [eV] 005

115

225

335

Efp [eV]0

02

04

06

08

1

fT

ET=172eV

0 05 1 15 2 25 3 35Efn [eV] 05

115

225

3

Efp [eV]0

02

04

06

08

1

fT

ET=15eV

0 05 1 15 2 25 3 35Efn [eV] 0

051

152

253

35

Efp [eV]0

02

04

06

08

1

fT

ET=10eV

05 1 15 2 25Efn [eV] 051

152

253

35

Efp [eV]0

02

04

06

08

1

fT

ET=25eV

01 15 2 25 3 35Efn [eV] 0

051

152

253

Efp [eV]0

02

04

06

08

1

fT

(d)

(b) (a)

(c)

(e) 図 44 fTシミュレーション

(a)ET=10eV (b)ET=15eV

(c)ET=172eV (d)ET=20eV

(e)ET=25eV EV EC

35

EC 05

EV

EC

0EV

3 35EC

0EV EC

EV EC

EV

EC EV

35

EC

0

EV

EC

EV 35EC

0 0EV

ミ準位に従うので p 型半導体に似た性質を示すようになるそこで n-ET-n 型半導体接合

n-HT-n 型半導体接合p-ET-p 型半導体接合p-HT-p 型半導体接合のバンド図を考えてみ

るまず n-ET-n 型半導体接合の場合電子トラップが n 型半導体に似た電位分布を示し電

子トラップを含む部分は傾斜を持った電位分布になる(図 45(a))n-HT-n 型半導体接合の

場合ホールトラップを含む部分は p 型半導体に似た電位分布となるので左側の接合が pn

接合の逆方向となり右側が順方向となるので印加した電圧のほとんどは左側に印加され

る(図 45(b))p-ET-p 型半導体接合の場合右側の接合が pn 接合の逆方向となるので印加

した電圧の大部分は右側の接合に印加される(図 45(c))p-HT-p 型半導体接合の場合ホー

21

(b) (a)

EC

EV

EF

EC

EV

EF EV

EF

EV

EF EC

HT 型

ET 型

ET 型 n 型

n 型

n 型 n 型

p 型 (d)

p 型 p 型

p 型 (c)

EC

HT 型

図 45 トラップを含む pn 接合のバンド図 (a)n-ET-n 型 (b)n-HT-n 型 (c)p-ET-p 型 (d)p-HT-p 型

ルトラップを含む部分は傾斜を持つようになる(図 45(d))

45 オープンゲート FET の I-V 特性の考察

実験結果より SiO2 ありのオープンゲート FET では開口部の電位を両側のゲート電極で

制御できドレイン電流を遮断することができた逆に SiO2 なしのオープンゲート FET

ではドレイン電流を遮断できなかったこのような現象について SiO2 と AlGaN 層の界面

のトラップで説明する

説明に先立ってショットキー電極を 2 つの種類に分類する1つはショットキー電極の

フェルミ準位が半導体のミッドギャップより伝導帯側にピンニングされ半導体表面で電

子が多くなっているものであり(図 46(a))もう一方はショットキー電極のフェルミ準位が

半導体のミッドギャップより価電子帯側にピンニングされ半導体表面でホールが多くな

っているものである(図 46(b))本論文では前者を N 型のショットキー電極後者を P 型

22

(b) (a)

06eV

EV

EF

EC ΦB=08eV

26eV

EV

EF EC

ΦB=08eV

図 46 ショットキー電極の分類 (a) N 型ショットキー電極 (b) P 型ショットキー電極

のショットキー電極と呼ぶ

前項で電子トラップを含む領域ではその部分は n 型半導体の電位分布を示しホールト

ラップを含む領域ではその部分は p 型半導体の電位分布を示すことを説明したその理論

をオープンゲート FET に用いる

オープンゲート FET の断面図(図 47)で2DEG の電位を 0V としショットキー電極に負

の電位を印加した状態でショットキー電極から AlGaN 層表面を通って 2DEG へのバン

ド図を図 48に示すバンド図はショットキー電極がN型の場合とP型の場合SiO2AlGaN

界面が電子トラップ(ET)の場合とホールトラップ(HT)の場合の組み合わせで 4 種類考えら

れるまずショットキー電極が N 型であり SiO2AlGaN 界面が電子トラップの場合(図

48(a))界面が電子トラップなのでその部分は n 型半導体と考えられるそのため電極部-

界面-2DEG は n-n-n 型半導体接合のため界面の電位は傾斜を持つショットキー電極が P

型であり界面が電子トラップ型の場合(図 48(b))p-n-n 型半導体接合と考えられるのでシ

ョットキー電極と界面が pn 接合の逆方向となり電位差はこの部分に集中しAlGaN 層の

表面の電位は 2DEG の電位とほぼ同じになるつぎにショットキー電極が N 型で界面がホ

ールトラップ型の場合(図 48(c))n-p-n 型半導体接合と考えられショットキー電極と界

面は pn 接合の順方向となるしたがってショットキー電極と界面には大きな電位差は生じ

23

(d)

(b)

(c)

(a)

GaN

AlGaN 界面

電極

GaN

AlGaN 界面 電極 Ec

Ef

Ev ショットキー電極

界面 ET型HT型

AlGaN

2DEG n型

図 47 オープンゲート FET の断面図

図 48 オープンゲート FET の電位分布 (a)N-E-n 型 (b)P-E-n 型 (c)N-H-n 型 (d)P-H-n型

ず電極に印加した電位は AlGaN 層と 2DEG の間に印加される最後にショットキー電極

が P 型で界面がホールトラップの場合(図 48(d))p-p-n 型半導体接合になるのでショット

キー電極と界面には大きな電位差が生じず電極に印加した電圧は界面と2DEG の間に印

加される

以上のことよりオープンゲート FET 断面図で電位分布を考えると図 49 のようになる

N-ET-n 型P-ET-n 型の場合開口部の電位はゲート電極で制御できないので開口部の電

位は2DEG の電位とほぼ同じになる(図 49(b))N-HT-n 型P-HT-n 型の場合開口部の

電位はゲートの電位と一致する(図 49(c))

これらのことよりオープンゲート FET の Id-Vg特性を考えると図 410 のようになると

思われるまずN-HT-n 型P-HT-n 型の場合界面の電位はゲート電極の電位と等しい

ので通常の FET と同様に電流は減少するP-ET-n 型の場合0~VTV まではゲート直下部

の電流減少分があるためドレイン電流は減少するがオープン部の界面の電位はゲート電極

の電位で制御できないのでドレイン電流は流れたままであるN-ET-n 型の場合界面での

抵抗とAlGaN層の抵抗の大小関係で特性が変化するので一概に2つの場合には分類できな

いこれらの分類は pn 接合の逆方向の抵抗は極めて高く半絶縁性部分よりも高いという

24

界面 E 型H 型

ショットキー電極 N 型P 型

AlGaN Id

N-H-n 型 N-E-n 型

P-E-n 型

0 VT

Ψfn

Vg

オープン部 ゲート ゲート

Ψs

Ψs (界面)

Ψfn (チャネル)

Vg

オープン部 ゲート ゲート

2DEG n 型

Vg

図 410 オープンゲート FET の Id-Vg 特性概念図

図 49 界面のバンド図 (a) オープンゲートFETの断面図

(b) N-E-n 型P-E-n 型 (c) N-H-n 型P-H-n 型

前提のため抵抗層の長さや GR センターの濃度が極端な値の場合は異なってしまう可能

性はある

測定結果(図 43)と概念図(図 410)を比較すると今回作製した SiO2ありの FET には3つ

の可能性があるN-HT-n 型P-HT-n 型かN-ET-n 型で AlGaN 層の抵抗が非常に高い場

合である今回の FET の AlGaN 層はアルミ組成 03 程度でそれほど高くなくまたゲー

トリーク電流も比較的大きいので前2者のいずれかになっていると思われるすなわち

界面準位はホールトラップ型である一方SiO2無しの場合は N-ET-n 型または P-ET-n 型

及び界面層の抵抗が AlGaN 層の抵抗より高いホールトラップ型の界面準位の場合も考え

られる界面準位による界面の電気伝導度とは界面に接した AlGaN 中のキャリアが伝導

を担うのでワイドバンドギャップの場合ピンニング準位によっては大きな抵抗になっ

てしまう場合もあり得る

SiO2 付きの場合構成は N-HT-n 型P-HT-n 型のいずれかであることが推定された

25

GaAs の場合はショットキー電極のバリア高が 08eV 程度有ればピンニング準位が充満帯

に近いのでP型になる[10]GaNの場合ではバリア高が08eV程度ではまだ伝導帯に近く

N型であると考えられるこれを調べるためにオープンゲート FET においてチャネル両側

端おいた2つのゲート電極に異なった電位を与えた場合について測定を行った

界面準位が HT 型の場合チャネルとの間は pn 接合逆バイアスと同じで AlGaN 層中に電

位勾配が形成される表面の2つのショットキー電極間に電位差を与えた場合にはショッ

トキー電極-界面-ショットキー電極が N-HT-N 型か P-HT-P 型の構成になるこれらの場合

の電位分布は図 411 に示すようになるN-HT-N 型の場合は界面準位部の電位は両ショット

キー電極の低い方の電圧になりP-HT-P 型の場合には両電極電位を線形につないだ斜めの

電位分布になる一方の電極に一定の負バイアス Vg2を与え他方の電極の電圧をゼロから

負の方向に変化させた場合N-HT-N 型では表面電位はVg1=Vg2までは低い電位のVg2にな

るためチャネル電流は変わらずVg2以下になるとVg1が制御するために減少する一方

P-HT-P 型の場合には表面電位はVg1の影響を半分受けチャネル電流はVg1Vg2の平均電

圧で制御された形となるその様子を図 412 に模式的に示した

実際にオープンゲート FET で測定した Id-Vg特性を図 413 に示す測定はソースドレイ

ン電極間に 01V 印加しゲートバイアスは片側(Vg2)を 0V-2V-4V-6V-8V と固

定し他方のゲートバイアス(Vg1)を 0V から負の方向へ掃引した掃引には1本あたり

約1時間をかけている概念図(図 412)と実測図(図 413)を比較すると SiO2ありのオ

ープンゲート FET は予想通り N-HT-N 型でショットキー電極がN型であることを示して

いる

ゲート1

ゲート2

界面

界面 ゲート1

ゲート2 (a) (b)

Ef

Ec

Ev

Ef Ev

Ec

図 411 オープンゲート FET の電位分布 (a)P-H-P 型 (b)N-H-N 型

26

ndash8 ndash6 ndash4 ndash2 00Vg1 [V]

ndash4Vndash6V

20

40Vg2=0V

ndash2V

Vd=01V破線理想的なホール

トラップの線

Vg1=Vg2

N-H-N 型

P-H-P 型

Id

I d [μ

A]

Vg1

図 412 両側ゲートに異なるバイアスを印

加した Id-Vg特性概念図 図 413 両側ゲートに異なるバイアスを

印加した Id-Vg 特性実測図

46 まとめ

今回オープンゲート FET を用いて AlGaNGaN HEMT 構造結晶の表面準位を評価し

たSiO2なしの場合ドレイン電流は制御できなかったSiO2ありの場合ドレイン電流

を制御できたまたSiO2ありのオープンゲート FET において 2 つのゲート電極に異なっ

た電位を印加した場合オープン部の電位は低い側の電位に支配されたこれらのことは

SiO2と AlGaN 界面にホールトラップ型の準位が存在することで説明できた

27

第5章 デバイスシミュレーションを用いた表面準位の考察

51 はじめに

第 4 章においてオープンゲート FET で開口部にホールトラップ型の表面準位が存在する

と開口部の電位がゲート電極で制御できることを推察した第 5 章ではこの推察の裏付け

としてデバイスシミュレータを用いて理論的に考察する

今回用いたデバイスシミュレータは ISE 社の DESSIS であるこのシミュレータではワ

イドバンドギャップ半導体のシミュレーションが行えるほか 3 次元のシミュレーションも

行うことができるオープンゲート FET ではドレイン電流をゲート電極と平行に流すため

3 次元のシミュレーションを行う必要がありその点で DESSIS は最適であった

52 デバイスシミュレーション

デバイスシミュレーションとは半導体デバイスの電気的特性を予測するツールである

主にデバイス構造の最適化などに用いられている結晶成長プロセス技術の成熟した Si

半導体ではイオン注入や拡散のシミュレーションができるプロセスシミュレーションから

LSI の回路シミュレーションまで一貫しておこなうことができるようになっている

デバイスシミュレーションは基本的にポアソン方程式とキャリア輸送方程式の2つを連

立して解いているまずコンタクトや界面での境界条件とキャリア分布でポアソン方程

式を解きデバイス内のポテンシャルを求めるその後各キャリアに対する輸送方程式を

このポテンシャルのもとで解くこの過程を繰り返すことで最終的な解を求めている

輸送方程式にはボルツマン輸送方程式が用いられているしかしボルツマン輸送方程

式は一般に複雑で解析的に解くことは不可能であるそこで様々な近似を行うことで解析

的に解けるようにしている近似法としては一般的にはドリフト拡散法が用いられている

この近似はキャリアの流れをドリフトと拡散で表しているこのモデルでほとんどのデバ

イスにおいてシミュレーションを行うことができるしかし今日の微細トランジスタや

GaAs などのシミュレーションにおいてはホットキャリア効果や速度オーバーシュートが

あり正確なシミュレーションを行うことができないこのような場合にはエネルギー保存

則を含めたエネルギー輸送モデル(緩和時間近似法ハイドロダイナミック法エネルギ

28

ーバランス法とほぼ同義)が使われるまた格子温度が問題になる場合には格子温度モ

デルなども取り入れられる

一方ボルツマン輸送方程式を直接シミュレーションしているものがモンテカルロ法で

あるモンテカルロ法は計算機上で与えられた条件のなかで実際にキャリアを自由に走行

させ各散乱に応じてキャリアを散乱させるその後再度キャリアを自由走行させる過程

を一定時間繰り返し最終的な解を得るこの方法はボルツマン輸送方程式を近似していな

いため近似による誤差はないが個々のキャリアについて計算を行うため膨大な時間を要す

るまたシミュレーションの精度はいかにキャリア輸送機構を計算機上に再現するかに

よって決まり高精度のシミュレーションはそれほど容易ではない

本研究ではホットキャリアや速度オーバーシュートなどの現象は起こらないと考えられ

るので最も一般的なドリフト拡散法でシミュレーションを行っている

53 シミュレーション構造

今回シミュレーションした構造を図 51 に示す結晶は AlGaNGaN HEMT 構造とし

AlGaN 層をアルミ組成比 020膜厚 30nm としGaN 層を膜厚 2μm としたAlGaNGaN

界面にはピエゾ効果による固定電荷として正の電荷を 1times1013cm-2導入したまた計算上

の収束性を上げるため AlGaNGaN 結晶ともアクセプタを計算結果に問題の出ない程度で

ある 1times1014cm-3導入してあるオープンゲート FET はチャネル長 10μmチャネル幅 5

μmゲート幅 06μmtimes2開口部幅 38μm とし開口部には SiO2を 60nm 堆積したも

のであるソースドレイン電極は直方体の側面の AlGaNGaN 界面に対向するような形

Y X

Z

Source

Gate

AlGaN

GaN

SiO2

図 51 シミュレーション構造

29

で付けてありオーミックになるように仕事関数を指定してあるゲート電極はショット

キー障壁高さが 1eV とした

54 トラップのモデル

一般に化合物半導体における界面表面準位は離散的とされているそこでシミュレー

ションの界面準位は単一の準位のものとしたトラップは電子を捕獲することで電荷中性

になるドナー型のものとホールを捕獲(電子を放出)することで電荷中性になるアクセプ

タ型のものに分類することができる今回はドナー型のトラップとしてあるまたトラッ

プの捕獲断面積は深い準位の場合原子のオーダーであるといわれているので 1times10-13cm2

としたこのようなトラップを SiO2と AlGaN 層界面に 1times1014cm-2導入してあるこれは

界面の原子のほとんどがトラップとなっている計算であるSiO2AlGaN 界面には負の電荷

を 5times1013cm-2導入しトラップの半分が電荷中性となっているとしてある

55 シミュレーション結果

シミュレーションはソースドレイン間電圧を 01V としトラップのエネルギー準位を

伝導帯から 15eV のものから 25eV のものまで変化させながらそれぞれにおいて Vgが 0

~-8V までの Id-Vg特性をシミュレーションしたその結果を図 52 に示すまず開口部

にも金属ゲートを付けた通常の FET 構造の場合しきい値が-52V 程度でありgmが 13

ndash8 ndash6 ndash4 ndash2 00

50

100

Vg [V]

I d [μ

A]

ET=150eV

220ndash250eV

200eV

Metal Gate

図 52 シミュレーション結果

(Id-Vg特性)

30

times10-5S であったgmは

dm VdL

Wg 0microεε

= (51)

(μ移動度εAlGaN の比誘電率ε0誘電率dAlGaN の膜厚Wゲート幅Lゲート

長Vdドレイン電圧)

で表されるシミュレーション結果の gmは式(51)で計算される理論値と合致しており正確

なシミュレーションがなされていると思われる

シミュレーション結果よりトラップ準位が 15~20eV のものはドレイン電流を遮断でき

ていないが 22~25eV のものはドレイン電流を遮断できており実験結果とほぼ同じ特性が

得られたもう少し詳しく解析するためにチャネル中央(ソース電極からドレイン電極へ 5

μm の位置)の断面でのバンド図を図 53 に示すゲート電圧が 0V のときトラップ準位

が 20eV25eV のもの両方ともフェルミ準位が 0V 付近で一致しているつぎにゲート電圧

31

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4ndash5ndash4ndash3ndash2ndash1012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

(b) (a)

(c) (d)

5

図 53 シミュレーション結果(バンド図) (a) ET=20eV Vg=0V (b) ET=20eV Vg=-2V (c) ET=25eV Vg=0V (d) ET=25eV Vg=-2V

が-2V のときトラップ準位が 20eV のものはゲート電極直下部のフェルミ準位は 2V 高く

なっているが開口部のフェルミ準位は 0eV で変化していないそれに対してトラップ準位

が 25eV のものは開口部のフェルミ準位もゲート電極直下部のフェルミ準位と同じように

約 2V 高くなっているまたトラップ準位が 20eV のものでは X=0644μm の場所でス

パイク状にバンドが曲がっているこれはフェルミ準位がなだらかに 0~2V に変化してい

るのに対して X=0644μm で界面準位によるピンニングにより 10V だけ急峻に変化させ

られていることによって生じているつぎに同じ断面での電子濃度分布を図 54 に示す

図 54 よりゲート電圧が 0V のときはトラップ準位が 20eV25eV のもの両方とも

AlGaNGaN 界面に 1times1020cm 3の電子が全面に存在していることがわかるゲート電圧が-

図 54 キャリア分布(Y=50μm)(a) E =20eVVg=0V

(a) (b)

(d) (c)

T

(b) ET=20eV V =-6V g

(c) E =25eV V =0V T g

(d) E =25eV V =-6V T g

32

-6V のときトラップ準位が 20eV のものはゲート電極直下では電子が存在せず空乏化して

いるが開口部には電子が存在しているトラップ準位が 25eV のものは開口部も電子が空

乏化しているそのためトラップ準位が 20eV の場合ゲート電圧を-6V にしても開口部下

での電子が存在するためドレイン電流を遮断できないそれに対してトラップ準位が 25eV

の場合開口部下の電子も空乏化するためドレイン電流が遮断される

56 まとめ

以上のことよりトラップのエネルギー準位によって開口部の表面電位がゲート電極で制

御されたりされなかったりすることが理論的にあり得るがわかったまたトラップの影

響により実験で得られた結果が説明できることを証明できた

今回のシミュレーションでは電子トラップ型とホールトラップ型の特性の差がはっきり

と現れた結果になったしかし実際には電子トラップ型とホールトラップ型はデジタル

的に分けることはできずアナログ的なものであるため電子トラップ型とホールトラップ

型の中間のような性質を持つトラップも考えられるまたシミュレーションを行うにあ

たり仮定としてトラップ密度を 1times1014cm-2入れ捕獲断面積も 1times10-13cm2と小さい値を

用いているこれらのパラメータを変えることで今回の結果とは違った特性が得られる

そのためパラメータをどのように選び決定するかは非常に重要であり今後も検討が必要で

ある

33

第6章 本研究のまとめ

本研究ではオープンゲートFETを用いてAlGaNGaN HEMT構造結晶でのSiO2AlGaN

界面を評価した

第4章においてオープンゲート FET の Id-Vg特性より SiO2パッシベーションのないオー

プンゲート FET では開口部の AlGaN 層表面電位はゲート電極によって制御されなかった

がSiO2パッシベーションのあるオープンゲート FET では開口部の表面電位がゲート電極

で制御されたこのような現象の原因として SiO2AlGaN 界面にホールトラップ型の界面

準位が存在することで説明した

第5章ではデバイスシミュレーションを行い第 4 章で述べた説明が理論的に正しいか

確かめたシミュレーションの結果より電子トラップではオープンゲート FET の開口部の

表面電位はゲート電極で制御されずホールトラップでは開口部の表面電位はゲート電極

で制御されたことを確認しドレイン電流を遮断することができたこのことより第 4 章

での考察を理論的に証明できた

以上のことより SiO2AlGaN 界面にはホールトラップ型の界面準位が存在している可能

性を示唆したまたホールトラップ型の界面準位が存在するとトランジスタの OFF 耐圧

を向上させることができるので SiO2パッシベーション膜はトランジスタの高耐圧化に利用

できると思われる

一方第 4 章で得られた測定結果は SiO2パッシベーションが理想的な絶縁膜になってい

ない場合言い換えれば導電膜になっている場合でも同様な結果が得られる特にワイド

バンドギャップ半導体の場合深い準位にフェルミ準位がピンニングされると 1times1014Ωcm

以上という非常に高抵抗となり良質な SiO2膜でさえも導電膜として見えてしまうことが

明らかになったワイドバンドギャップ半導体でのパッシベーション膜はこれまでの半導

体における考え方では通用せず今後新しい考え方が必要になると思われる

34

付録1 デバイス作製プロセス

AlGaNGaN HEMT 構造結晶での基本的なデバイス作製プロセスをここで述べるデバ

イス作製の大まかな流れは図1のようになるまず個々の素子を電気的に分離を行うた

めに RIE(Reactive Ion Etching)法で結晶を削り落とし素子間分離を行うつぎにオーミ

ック電極を形成するため TiAl を EB 蒸着法で蒸着しアニールを行う続いてパッシベー

ション膜を堆積させ最後にショットキー電極として EB 蒸着法で NiAu を蒸着する

それぞれのプロセス工程での代表的なプロセス条件を表1に示す

ゲート電極形成

パッシベーション膜堆積

素子間分離

オーミック電極形成

図 1 プロセスフロー

35

表1 プロセス工程(手順と条件)

プロセス工程 プロセス手順条件

1 サンプル へき開

素子間分離プロセス

1 サンプルクリーニング アセトン煮沸3min

超音波洗浄(アセトン)3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

2 メサ用フォトリソグラフィー HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

3 ドライエッチング RIEガス BCl3 20SCCM

出力52W

エッチング時間25minutes

2

4 レジスト除去 アセトン煮沸超音波洗浄

(必要に応じて)リムーバ原液煮沸 3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

オーミック電極形成 3

1 サンプルクリーニング 21 と同じ

36

2 オーミック電極用フォトリソグラ

フィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ti=200ÅAl=2000Å

4 リフトオフ アセトン煮沸3min

超音波洗浄3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブロー

5 熱処理 電気炉650 10min N2雰囲気

パッシベーション膜堆積 4

1 サンプルクリーニング 21 と同じ

37

2 パッシベーション膜用フォトリソ

グラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

純水クリーニングリンス

窒素ブロー

3 パッシベーション膜堆積 EB 蒸着SiO2600Å

4 リフトオフ 34 と同じ

ショットキー電極形成

1 サンプルクリーニング 21 と同じ

2 ショットキー電極用フォトリソグ

ラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)5000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ni=500Å

抵抗加熱蒸着Au=500Å

5

4 リフトオフ 34 と同じ

38

付録2 C-V 特性およびキャリアプロファイル

C-V 測定には通常ショットキーダイオードが使われるショットキーダイオードの断面

図を図1に示すC-V 測定において測定対象の回路モデルはコンデンサと抵抗が並列にな

っている(図 2)そのためオーミック電極からショットキー電極直下までのアクセス抵抗は

誤差になるので電極間隔はできるだけ小さいほうが良い測定は印加した交流電圧信号と

電流の振幅位相差より容量成分と抵抗成分を測定しているAlGaNGaN HEMT 構造の

場合AlGaN 層が絶縁体の働きをするのでゼロバイアスでの容量は AlGaN 層の膜厚と電

極面積AlGaN 層の誘電率で決まる以下にゼロバイアスでの n-GaN と AlGaNGaN

HEMT 結晶での容量を示す

(ⅰ) n-GaN の場合

minus=

=

qkTV

qNt

tS

C

biD

GaNdepletion

depletion

GaN

0

0

2 εε

εε

ただし

(1)

(ⅱ) AlGaNGaN HEMT 構造の場合

AlGaN

AlGaN

tS

C 0εε= (2)

(C容量ε0真空の誘電率εGaNGaN の誘電率εAlGaNAlGaN の誘電率S電極面積

t t tdeple ion空乏層厚さ AlGaNAlGaN 層厚さq電子電荷NDドナー濃度Vbiビルトイン電

圧kボルツマン定数T温度)

Y G

39

C-V Meter ショットキー電極

オーミック電極

C

空乏層 アクセス抵抗

図 2 等価回路図 n型半導体

図 1 断面図

n-GaN の場合S=100times100μm2Vbi=10VND=1times1017cm-3のときt tideple on=100nm と

なり C=8pF 程度となる

C-V 測定を行うとショットキー電極直下部のキャリア濃度を求めることができるつぎ

にその原理を述べる

ドナー濃度を一定としウェハ面で深さ方向の 1 次元で解析をするとまずポアソンの

方程式より

εDqN

dyVd

minus=2

2

(3)

となる

式(3)を解くために境界条件を

VWVdydV

V

Wy

==

=

=

)(0

0)0(

(4)

とするこの条件で式(3)を解くと

yWqNyqNV DD

εε+minus= 2

2 (5)

となるよって空乏層幅 W は

minusminus=

qkTVV

qNW bi

D

ε2 (6)

となるこの空乏層の単位面積あたりの容量は

minusminus

==

qkTVV

qNW

C

bi

D

2

εε (7)

minusminus=

qkTVV

qNC biDε

212 (8)

となり1C2-V 特性の傾きからドナー濃度がわかる

つぎにドナー濃度が一定でない場合を考える微小領域では式(8)が成り立つとすると

40

DqNdVC

d

ε2

12

minus=

(9)

と書くことができるので 1C2を V で微分することよりドナー濃度がわかるまた空乏層

端は式(7)より W=εC なので微小領域の表面からの深さがわかるこの深さ情報とドナー

濃度情報よりキャリアプロファイルが作成できる

d(1C2)dV

1C2 ND[cm-3]

Depth[nm] Vg

図 3 1C2-Vg プロット図 図 4 キャリアプロファイル

41

付録 3 TLM 法とコンタクト抵抗

コンタクト抵抗を測定するにはクロスケルビン法や TLM(Transmission Line Model)法

が用いられるプロセス技術の確立していない GaN 系半導体ではプロセスが容易な TLM

法がよく用いられている

TLM 法の代表的はマスクパターンを図1に示すTLM 法では電極間隔を変化させなが

ら各電極間での抵抗値を調べることでシート抵抗(RS)とコンタクト抵抗(RC)が求められる

その原理を以下に示す

各電極間の等価回路モデルは図2のようになる電極間の抵抗は距離(L)に比例し幅(W)

に反比例するまたコンタクト抵抗は電極幅に反比例すると考えられるそのため測定

される抵抗(R)は

WR

WLR

R CS 2+= (1)

となる式1より L を x 軸R を y 軸にプロットするとy 軸切片が2RCW となり RCが

計算できるまた傾きから RSがわかる(図 3)

5μm 10μm 15μm 20μm 25μm 30μm

100μm

図1 TLM マスクパターン

切片=2RCW

傾き=RsW

測定値 線形近似

電極

RS RC RC

R

半導体基板 図 2 等価回路モデル

0 L

図 3 L-R プロット図

42

MOSFET 等の電子デバイスでは電流はウェハを横方向に流れるそのためコンタクト抵

抗は電極の幅にのみ依存すると考えているしかし物性的にはコンタクト抵抗は面積に

依存すると考える方が妥当であるそこでコンタクト抵抗が面積と電極幅にどのように影

[

0[V]一定としてい

る図 4 の微小区間の等価回路は図 5 のようになるこの等価回路より

響を受けるかを考える

電極のモデルを図 4 に示す電極は幅 W cm]とし電極の単位面積あたりの抵抗をρC[Ω

cm2]とするまた半導体のシート抵抗を RS[Ω]として電極の電位を V

)(xS IW

dxRdV = (2)

)(xVWdI =C dxρ

(3)

となる式変形すると

)(xS I

WR

dxdV

= (4)

)(xVWdI=

Cdx ρ (5)

式(4)をxで微分すると

ρc [Ωcm2]

Rs [Ω]

V0 [V] 電極 W [mm]

図 4 FET の電極モデル(2 次元)

半導体

43

dI

+x 方向

V(x)+dV ρc (Wdx) V(x)

Rs dxW I(x)-dI I(x)

図 5 微小区間での回路図

)(2

2

xS I

WR

dxVd= (4rsquo)

式(4rsquo)に式(5)を代入すると

)(2

2

xC

S VR

dxVd

ρ= (6)

γ2=Rsρcとすると xx BeAexV γγ += minus)( (7)

xrarr-infinで V(x)=0x=0 で V=V0より A=0B=V0 よって式(7)は xeVxV γ

0)( = (8)

となるまた I(x)については式(5)より

x

c

eVWdxdI γ

ρ 0= (9)

x

c

eVWxI γ

γρ 0)( = (10)

式(8)(10)より x=0 での抵抗 R は

WRR

W

WVWV

xIxVR

cs

c

sc

c

c

ρρ

ρ

γρ

γρ

==

===

0

0

)()(

(11)

44

となるよって電極の抵抗は W に反比例するそのため電極幅で規格化したものをコン

タクト抵抗とし

CSC RR ρ= [Ωmm] (12)

で定義するまた式(12)よりコンタクト抵抗はシート抵抗のルートに比例するのでシート抵

抗が大きいとコンタクト抵抗も悪く見える

45

付録 4 時間変化なしの場合の電子占有率(fT)の導出

トラップの電荷捕獲放出過程は伝導帯電子を捕獲する(e-capture)伝導帯に電子を放

出する(e-emit)価電子帯のホールを捕獲する(p-capture)価電子帯にホールを放出する

(p-emit)の 4 種類が考えられるそれぞれの反応速度は以下の 4 つの式で与えられる

(ⅰ) e-capture

)1( TnT fnC

dtdf

minus= (1)

(ⅱ) e-emit

TnT fe

dtdf

minus= (2)

(ⅲ) p-capture

TpT fpC

dtdf

minus= (3) (iv) ホール放出 (iii) ホール捕獲

(i) 電子捕獲 (ii) 電子放出

ホール

電子

トラップ

(ⅳ) p-emit

)1( TpT fe

dtdf

minus= (4)

(fTトラップの電子占有率t時刻n電子密度pホール密度Cn電子捕獲係数Cpホー

ル捕獲係数en電子放出係数epホール放出係数)

電子捕獲係数とホール捕獲係数はそれぞれ Cn=σnvthnCp=σpvthp(σn電子の捕獲断面積

σpホールの捕獲断面積vthn電子の熱平衡速度vthpホールの熱平衡速度)で表せるま

た熱平衡速度は 3kT2=m ve thn22=mpvthp22 である式 1~4 をまとめて整理すると

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (5)

となる

つぎに熱平衡状態(全てのフェルミ準位EFが一致)で時間変化がないときについて考え

るまずトラップの電子占有率はフェルミ分布となるとして

46

minus

+=

kTEE

fFT

T

exp1

1 (6)

(ETトラップ準位)

とする伝導帯での電子密度の時間変化はトラップによる電子の捕獲と放出の 2 通りなの

TnTTnT feNfCnNdtdn

+minusminus= )1( (7)

(NTトラップ密度)

となる時間変化なしとすると dndt=0 なので enについて整理すると

T

Tnn f

fnCe minus=

1 (8)

となるここで式(8)に式(6)を代入すると

minus

+

minus

+minus

minusminus=

kTEE

kTEE

CkT

EENe

FT

FT

nFC

Cn

exp1

1

exp1

11

exp (9)

nFTFC

Cn CkT

EEkT

EENe

minus

minusminus= expexp (10)

nnTC

Cn CnCkT

EENe 1exp =

minusminus= (11)

minusminus=

kTEE

Nn TCC exp1 (12)

となりenはトラップの準位と捕獲断面積で決まることがわかる同様にして

( TpTTpT feNfCpNdtdp

minusminus= 1 ) (13)

より

47

ppVT

VT

Tpp CpC

kTEE

Nf

fpCe 1exp1

=

minusminus=

minus= (14)

minus

=kT

EENp TV

V exp1 (15)

となる

以上のことを利用して式(5)を変形するまず式(5)に式(11)と式(14)を代入すると

( ) ( TpTpTnTnT fCpfpCfCnfnC

dtdf

minus+minusminusminus= 11 11 )

)

(16)

となる時間変化なし(dfTdt=0)として fTについて整理すると

( ) ( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (17)

となりトラップの電子占有率は電子密度ホール密度の関数になる

48

謝辞

本研究の遂行にあたって終始懇切なる御指導と御鞭撻を頂きました徳島大学工学部電

気電子工学科 大野泰夫 教授に心より感謝の意を表します

本研究を進めるにあたり適切な御指導と有益なご教示を賜りました徳島大学工学部電

気電子工学科 新谷義廣 教授並びに徳島大学工学部電気電子工学科 酒井士郎 教授に深

く感謝いたします

本研究を進めるにあたり御指導を賜りました徳島大学工学部電気電子工学科 富永喜久

雄 助教授ならびに徳島大学工学部電気電子工学科 講師 直井美貴先生西野克志先生助

手 江南先生に深く感謝します

本研究を進めるにあたり多大なご尽力を賜りました文部科学技官 稲岡武氏に深く感謝

いたします

本研究を進めるにあたり御指導を賜りました徳島大学サテライトベンチャービジネス

ラボラトリー ポストドクター 敖金平氏に深く感謝します

共に議論を重ねた研究員 西薗和博氏をはじめ大野研究室ならびに新谷研究室酒井研究

室サテライトベンチャービジネスラボラトリーナイトライドセミコンダクター株式会

社の皆様に心より感謝いたします

最後に本年度で定年退官される文部科学技官 近藤俊昭氏には研究室配属時より研究だ

けでなく将来設計においても有益なご教示を賜りました近藤技官は大変な情報通でおら

れ毎日午後 5 時以降に学生室に来られては昔の電気電子工学科や学生間の恋愛状況を熱

心に語られておりました研究の合間に近藤技官の話に耳を傾けながら一服するのが大野

研究室での日課でありましたここに近藤技官のこれまでのご活躍に敬意を表すると共に

本研究を進めるにあたり多大なご尽力を賜りましたことに深く感謝します

49

参考文献

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51

著者のこれまでの研究発表

著論文

主著論文

1 菊田大悟 敖金平 大野泰夫 ldquoオープンゲート FET による AlGaNGaN HEMT 構造

の表面準位測定rdquo 信学技報 ED2002-210 (2002)

共著論文

1 Katsushi Nishino Daigo Kikuta Shiro Sakai ldquoBulk GaN growth by direct

synthesis methodrdquo Journal of Crystal Growth 237-239 pp922-925 (2002)

2 Jin-Ping Ao Daigo Kikuta Yasuo Ohno ldquoCopper-Gate AlGaNGaN HEMTs with

Low Gate Leakage Currentrdquo 信学技報 ED2002-211 (2002)

学術講演会発表 講演会名 発表年月日 題目 発表者

応用物理学

会学術講演

2002 年 9月 26 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

電子情報通

信学会 電子デバイス

研究会

2002 年 10月 10 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

52

  • プロセス手順条件
  • 素子間分離プロセス
Page 16: AlGaN/GaN HEMT 構造表面準位の電気的評価 に関する研究ohnolab.deca.jp/wp-content/lab_data/pdf_a/2003_D_Kikuta_doc.pdf · イスシミュレーションによる評価も行った。

0 10 20 30 400

50

100

150

200Rs=464 [Ω]Rc=138[Ωmm]

R=RsWtimesL+2RcW

Length [μm]

Res

ista

nce

[Ω]

0 10 20 30 40

400

800

1200

1600Rs=262times103 [Ω]Rc=352 [Ωmm]

R=RsWtimesL+2RcW

Length [μm]R

esis

tanc

e [Ω

]

(b) (a) 0

図 310 TLM 測定結果 (a) サンプル A (b) サンプル B

15

第4章 オープンゲート FET を用いた表面準位の測定 41 はじめに

界面表面準位の測定にはXPS法やMISFETのC-V特性からTerman法を用いて界面表面

準位密度を見積もることが多い本研究で用いたオープンゲートFETは界面表面準位密度

を見積もることは困難であるが界面表面準位が電子トラップ型かホールトラップ型か

を容易に判別できる利点があるまたエネルギー準位がバンドのどのあたりにあるかも

ある程度検討をつけることができる本章ではオープンゲートFETによる界面表面準位の

測定について述べ電子トラップとホールトラップの性質についても考察する

42 オープンゲート FET の構造

測定に用いたオープンゲート FET の構造を図 41に示すオープンゲート FET は通常

の FET 構造でゲート電極のチャネル中央部を取り除いた構造になっているゲート長は

100μmチャネル幅 20μmオープンゲート部の幅は 14μm であるオープンゲート部

のチャネル伝導度はパッシベーション膜と半導体界面の界面電位を反映するそのため

チャネルの伝導度を測定することで界面電位が測定できることになる定量的な比較のた

めにゲート電極を除去していないスタンダード FET除去部に SiO2を堆積させたオープン

ゲート FETSiO2を堆積させていないオープンゲート FET の3種類を用意した

ゲート電極 SiO2パッシベーション

ゲート電極

2DEG

GaN 層

チャネル パッシベーション

(b) (a) ドレイン電極

ソース電極

図 41 オープンゲート FET の構造図 (a)平面図 (b)断面図

16

43 オープンゲート FET の I-V 特性

まずサンプル AB の Id-Vd特性を図 42 に示すチャネル部全面に金属ゲートのある通常

の MES 型の場合(図 42(a)(d))サンプル AB ともトランジスタとして機能していること

がわかるオープンゲート FET のパッシベーション膜なしの場合(図 42(b)(e))ゲート電

極直下部でのみドレイン電流を制御できるのでドレイン電流を遮断できないほ

型の特

性になっているそれに対してオープンゲート FET のパッシベーション膜ありの場合(図

42(c)(f))サンプル A ではまともなトランジスタの Id-Vd特性となりサンプル B でもパ

ッシベーション膜なしの場合に比べるとドレイン電流がより多く制御されていることがわ

かる

つぎにオープンゲート FET の Id-Vg特性を図 43 に示すまずサンプル A では全面ゲー

ト金属を付けてある通常 MES 型の場合理想的な Id-Vg 特性となっているオープンゲー

ト FET でパッシベーションとしての SiO2 なしの場合ドレイン電流はしきい値まではゲ

ート電極直下部の電流減少分があるのでドレイン電流は減少しているが開口部はゲート

電極で制御できずドレイン電流を遮断できていないそれに対して SiO2ありの場合開口

部の電位がゲート電極で制御されドレイン電流を遮断できているサンプル B でも通常

MES 型および SiO2なしのオープンゲート FET の場合サンプル A と同様な特性を示して

いるSiO2 ありのオープンゲート FET の場合サンプル A と違ってドレイン電流を遮断

できていないが SiO2なしに比べるとドレイン電流を減少分が多いこのことはゲート電極

の幅が変わっていると考えられるので gmよりゲート電極幅を見積もってみるFET の直線

領域における相互コンダクタンス(gm)は

LVWC

g dim

micro= (41)

(μ移動度Wゲート幅Ci絶縁膜容量Vdドレイン電圧Lゲート長)

で表されるそこで SiO2 なしのオープンゲート FET と SiO2 ありのオープンゲート FET

の相互コンダクタンスの比からゲート幅が見積もれる

mnp

mwpnpwp g

gWW = (42)

17

18

0 5 100

Vd [V]

0 5 100

1

2

I d [m

A]

Vd [V]

Vg 0 to ndash10V ndash1V step

0 5 10 50

1

2

I d [m

A]

Vd [V]

Vg 0 to ndash10V ndash1V step

0 5 10 150

Vd [V]

0 5 10 150

1

2

Vg 0 to ndash8V ndash1V step

I d [m

A]

Vd [V]

0 5 10 150

1

2Vg 0 to ndash8V ndash1V step

I d [m

A]

Vd [V]

15

1

2

I d [m

A]

Vg 0 to ndash10V ndash1V step

15

1

1

2Vg 0 to ndash8V ndash1V step

I d [m

A](d)

(e)

(f)

図 42 オープンゲート FET の Id-Vd特性 (a) サンプル A 通常 MES 型 (b) サンプル A パッシベーションなし (c) サンプル A パッシベーションあり (d) サンプル B 通常 MES 型 (e) サンプル B パッシベーションなし (f) サンプル B パッシベーションあり

(c)

(b)

(a)

(WwpSiO2ありのゲート幅WnpSiO2なしのゲート幅gmwpSiO2ありの相互コンダクタン

ndash10 ndash5 00

10

20

30

40

Vg [V]

I d [μ

A]

SiO2なし

SiO2あり

全面ゲート金属

Vds=01V

ndash15 ndash10 ndash5 00

10

20

30

40

Vg [V]

I d [μ

A]

SiO2なし

SiO2あり

全面ゲート金属

Vds=01V

(b) (a)

図 43 オープンゲート FET の Id-Vg特性 (a)サンプル A (b)サンプル B

スgmnpSiO2なしの相互コンダクタンス)

式(42)を用いて実際に計算してみると Wnp=6μmgmwp=106times10-6Sgmnp=50times10-7S と

すると Wwp=127μm となり6~7μm ほどゲート幅が大きくなっている

これらの結果よりサンプル AB とも開口部の表面電位が両側のゲート電極に制御されて

いることが示唆されているこのような現象が起こる原因として SiO2AlGaN 層界面にホ

ールトラップ型の界面準位が存在することで説明できる[12]

44 電子トラップとホールトラップ

本論文でいう電子トラップとホールトラップの定義について述べるまず電子トラッ

プとはトラップの帯電量が伝導帯の電子と交換速度が速いために伝導帯の電子の量つま

り電子の擬フェルミ準位によって決まるものをいう逆にホールトラップとはトラップの

帯電量が価電子帯のホールと交換速度が速いために価電子帯のホールの量つまりホー

ルの擬フェルミ準位によって決まるものをいう

一般に深い準位のモデルには Shockley-Read-Hall(SRH)統計が用いられるそれによる

とトラップの電子占有率 fTは以下のようになる

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (43)

(t時刻n電子濃度pホール濃度Cn電子捕獲係数Cpホール捕獲係数en電子放出係

数epホール放出係数)

19

式(43)において時間変化しないとすると dfTdt=0 となりfTについて整理すると

)()( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (44)

となる(付録 4 参照)

この fT が電子の擬フェルミ準位(Efn)とホールの擬フェルミ準位(Efp)に対してどのように

変化するのかシミュレーションしてみるシミュレーションするのは窒化ガリウムとして

各パラメータを表 41 のようにしたトラップの準位を価電子帯より 10~25eV のものま

で変化させたときの fTの変化を図 44(a)~(e)に示す

表 41 fTシミュレーションのパラメータ

パラメータ 値

禁制帯幅 (Eg) 342 [eV]

電子有効質量 (me) 0228

ホール有効質量 (mp) 06

伝導帯有効状態密度 (NC) 274times1018 [cm-3]

価電子帯有効状態密度 (NV) 117times1019 [cm-3]

電子捕獲断面積 (σe) 1times10-13 [cm2]

ホール捕獲断面積 (σp) 1times10-13 [cm2]

図 44(a)~(e)よりトラップ準位が 10~15eV までは fTが大部分でホールの擬フェルミ準

位によって決まっていることがわかるまた20~25eV まででは大部分で電子の擬フェ

ルミ準位によって決まっている172eV のものはトラップが中間的な性質を示している

本論文では電子の擬フェルミ準位でトラップの帯電量が決まるトラップを電子トラップ

ホールの擬フェルミ準位でトラップの帯電量が決まるトラップをホールトラップとしたが

実際にはトラップの準位が伝導帯に近い場合電子トラップとなり価電子帯に近い場合

ホールトラップになっていることがわかる

これらのことより電子トラップ(ET)は電子の擬フェルミ準位に従うのでトラップを含む

領域は n 型半導体に似た性質を示すようになりホールトラップ(HT)はホールの擬フェル

20

ET=20eV

5 1 15 2 25 3Efn [eV] 005

115

225

335

Efp [eV]0

02

04

06

08

1

fT

ET=172eV

0 05 1 15 2 25 3 35Efn [eV] 05

115

225

3

Efp [eV]0

02

04

06

08

1

fT

ET=15eV

0 05 1 15 2 25 3 35Efn [eV] 0

051

152

253

35

Efp [eV]0

02

04

06

08

1

fT

ET=10eV

05 1 15 2 25Efn [eV] 051

152

253

35

Efp [eV]0

02

04

06

08

1

fT

ET=25eV

01 15 2 25 3 35Efn [eV] 0

051

152

253

Efp [eV]0

02

04

06

08

1

fT

(d)

(b) (a)

(c)

(e) 図 44 fTシミュレーション

(a)ET=10eV (b)ET=15eV

(c)ET=172eV (d)ET=20eV

(e)ET=25eV EV EC

35

EC 05

EV

EC

0EV

3 35EC

0EV EC

EV EC

EV

EC EV

35

EC

0

EV

EC

EV 35EC

0 0EV

ミ準位に従うので p 型半導体に似た性質を示すようになるそこで n-ET-n 型半導体接合

n-HT-n 型半導体接合p-ET-p 型半導体接合p-HT-p 型半導体接合のバンド図を考えてみ

るまず n-ET-n 型半導体接合の場合電子トラップが n 型半導体に似た電位分布を示し電

子トラップを含む部分は傾斜を持った電位分布になる(図 45(a))n-HT-n 型半導体接合の

場合ホールトラップを含む部分は p 型半導体に似た電位分布となるので左側の接合が pn

接合の逆方向となり右側が順方向となるので印加した電圧のほとんどは左側に印加され

る(図 45(b))p-ET-p 型半導体接合の場合右側の接合が pn 接合の逆方向となるので印加

した電圧の大部分は右側の接合に印加される(図 45(c))p-HT-p 型半導体接合の場合ホー

21

(b) (a)

EC

EV

EF

EC

EV

EF EV

EF

EV

EF EC

HT 型

ET 型

ET 型 n 型

n 型

n 型 n 型

p 型 (d)

p 型 p 型

p 型 (c)

EC

HT 型

図 45 トラップを含む pn 接合のバンド図 (a)n-ET-n 型 (b)n-HT-n 型 (c)p-ET-p 型 (d)p-HT-p 型

ルトラップを含む部分は傾斜を持つようになる(図 45(d))

45 オープンゲート FET の I-V 特性の考察

実験結果より SiO2 ありのオープンゲート FET では開口部の電位を両側のゲート電極で

制御できドレイン電流を遮断することができた逆に SiO2 なしのオープンゲート FET

ではドレイン電流を遮断できなかったこのような現象について SiO2 と AlGaN 層の界面

のトラップで説明する

説明に先立ってショットキー電極を 2 つの種類に分類する1つはショットキー電極の

フェルミ準位が半導体のミッドギャップより伝導帯側にピンニングされ半導体表面で電

子が多くなっているものであり(図 46(a))もう一方はショットキー電極のフェルミ準位が

半導体のミッドギャップより価電子帯側にピンニングされ半導体表面でホールが多くな

っているものである(図 46(b))本論文では前者を N 型のショットキー電極後者を P 型

22

(b) (a)

06eV

EV

EF

EC ΦB=08eV

26eV

EV

EF EC

ΦB=08eV

図 46 ショットキー電極の分類 (a) N 型ショットキー電極 (b) P 型ショットキー電極

のショットキー電極と呼ぶ

前項で電子トラップを含む領域ではその部分は n 型半導体の電位分布を示しホールト

ラップを含む領域ではその部分は p 型半導体の電位分布を示すことを説明したその理論

をオープンゲート FET に用いる

オープンゲート FET の断面図(図 47)で2DEG の電位を 0V としショットキー電極に負

の電位を印加した状態でショットキー電極から AlGaN 層表面を通って 2DEG へのバン

ド図を図 48に示すバンド図はショットキー電極がN型の場合とP型の場合SiO2AlGaN

界面が電子トラップ(ET)の場合とホールトラップ(HT)の場合の組み合わせで 4 種類考えら

れるまずショットキー電極が N 型であり SiO2AlGaN 界面が電子トラップの場合(図

48(a))界面が電子トラップなのでその部分は n 型半導体と考えられるそのため電極部-

界面-2DEG は n-n-n 型半導体接合のため界面の電位は傾斜を持つショットキー電極が P

型であり界面が電子トラップ型の場合(図 48(b))p-n-n 型半導体接合と考えられるのでシ

ョットキー電極と界面が pn 接合の逆方向となり電位差はこの部分に集中しAlGaN 層の

表面の電位は 2DEG の電位とほぼ同じになるつぎにショットキー電極が N 型で界面がホ

ールトラップ型の場合(図 48(c))n-p-n 型半導体接合と考えられショットキー電極と界

面は pn 接合の順方向となるしたがってショットキー電極と界面には大きな電位差は生じ

23

(d)

(b)

(c)

(a)

GaN

AlGaN 界面

電極

GaN

AlGaN 界面 電極 Ec

Ef

Ev ショットキー電極

界面 ET型HT型

AlGaN

2DEG n型

図 47 オープンゲート FET の断面図

図 48 オープンゲート FET の電位分布 (a)N-E-n 型 (b)P-E-n 型 (c)N-H-n 型 (d)P-H-n型

ず電極に印加した電位は AlGaN 層と 2DEG の間に印加される最後にショットキー電極

が P 型で界面がホールトラップの場合(図 48(d))p-p-n 型半導体接合になるのでショット

キー電極と界面には大きな電位差が生じず電極に印加した電圧は界面と2DEG の間に印

加される

以上のことよりオープンゲート FET 断面図で電位分布を考えると図 49 のようになる

N-ET-n 型P-ET-n 型の場合開口部の電位はゲート電極で制御できないので開口部の電

位は2DEG の電位とほぼ同じになる(図 49(b))N-HT-n 型P-HT-n 型の場合開口部の

電位はゲートの電位と一致する(図 49(c))

これらのことよりオープンゲート FET の Id-Vg特性を考えると図 410 のようになると

思われるまずN-HT-n 型P-HT-n 型の場合界面の電位はゲート電極の電位と等しい

ので通常の FET と同様に電流は減少するP-ET-n 型の場合0~VTV まではゲート直下部

の電流減少分があるためドレイン電流は減少するがオープン部の界面の電位はゲート電極

の電位で制御できないのでドレイン電流は流れたままであるN-ET-n 型の場合界面での

抵抗とAlGaN層の抵抗の大小関係で特性が変化するので一概に2つの場合には分類できな

いこれらの分類は pn 接合の逆方向の抵抗は極めて高く半絶縁性部分よりも高いという

24

界面 E 型H 型

ショットキー電極 N 型P 型

AlGaN Id

N-H-n 型 N-E-n 型

P-E-n 型

0 VT

Ψfn

Vg

オープン部 ゲート ゲート

Ψs

Ψs (界面)

Ψfn (チャネル)

Vg

オープン部 ゲート ゲート

2DEG n 型

Vg

図 410 オープンゲート FET の Id-Vg 特性概念図

図 49 界面のバンド図 (a) オープンゲートFETの断面図

(b) N-E-n 型P-E-n 型 (c) N-H-n 型P-H-n 型

前提のため抵抗層の長さや GR センターの濃度が極端な値の場合は異なってしまう可能

性はある

測定結果(図 43)と概念図(図 410)を比較すると今回作製した SiO2ありの FET には3つ

の可能性があるN-HT-n 型P-HT-n 型かN-ET-n 型で AlGaN 層の抵抗が非常に高い場

合である今回の FET の AlGaN 層はアルミ組成 03 程度でそれほど高くなくまたゲー

トリーク電流も比較的大きいので前2者のいずれかになっていると思われるすなわち

界面準位はホールトラップ型である一方SiO2無しの場合は N-ET-n 型または P-ET-n 型

及び界面層の抵抗が AlGaN 層の抵抗より高いホールトラップ型の界面準位の場合も考え

られる界面準位による界面の電気伝導度とは界面に接した AlGaN 中のキャリアが伝導

を担うのでワイドバンドギャップの場合ピンニング準位によっては大きな抵抗になっ

てしまう場合もあり得る

SiO2 付きの場合構成は N-HT-n 型P-HT-n 型のいずれかであることが推定された

25

GaAs の場合はショットキー電極のバリア高が 08eV 程度有ればピンニング準位が充満帯

に近いのでP型になる[10]GaNの場合ではバリア高が08eV程度ではまだ伝導帯に近く

N型であると考えられるこれを調べるためにオープンゲート FET においてチャネル両側

端おいた2つのゲート電極に異なった電位を与えた場合について測定を行った

界面準位が HT 型の場合チャネルとの間は pn 接合逆バイアスと同じで AlGaN 層中に電

位勾配が形成される表面の2つのショットキー電極間に電位差を与えた場合にはショッ

トキー電極-界面-ショットキー電極が N-HT-N 型か P-HT-P 型の構成になるこれらの場合

の電位分布は図 411 に示すようになるN-HT-N 型の場合は界面準位部の電位は両ショット

キー電極の低い方の電圧になりP-HT-P 型の場合には両電極電位を線形につないだ斜めの

電位分布になる一方の電極に一定の負バイアス Vg2を与え他方の電極の電圧をゼロから

負の方向に変化させた場合N-HT-N 型では表面電位はVg1=Vg2までは低い電位のVg2にな

るためチャネル電流は変わらずVg2以下になるとVg1が制御するために減少する一方

P-HT-P 型の場合には表面電位はVg1の影響を半分受けチャネル電流はVg1Vg2の平均電

圧で制御された形となるその様子を図 412 に模式的に示した

実際にオープンゲート FET で測定した Id-Vg特性を図 413 に示す測定はソースドレイ

ン電極間に 01V 印加しゲートバイアスは片側(Vg2)を 0V-2V-4V-6V-8V と固

定し他方のゲートバイアス(Vg1)を 0V から負の方向へ掃引した掃引には1本あたり

約1時間をかけている概念図(図 412)と実測図(図 413)を比較すると SiO2ありのオ

ープンゲート FET は予想通り N-HT-N 型でショットキー電極がN型であることを示して

いる

ゲート1

ゲート2

界面

界面 ゲート1

ゲート2 (a) (b)

Ef

Ec

Ev

Ef Ev

Ec

図 411 オープンゲート FET の電位分布 (a)P-H-P 型 (b)N-H-N 型

26

ndash8 ndash6 ndash4 ndash2 00Vg1 [V]

ndash4Vndash6V

20

40Vg2=0V

ndash2V

Vd=01V破線理想的なホール

トラップの線

Vg1=Vg2

N-H-N 型

P-H-P 型

Id

I d [μ

A]

Vg1

図 412 両側ゲートに異なるバイアスを印

加した Id-Vg特性概念図 図 413 両側ゲートに異なるバイアスを

印加した Id-Vg 特性実測図

46 まとめ

今回オープンゲート FET を用いて AlGaNGaN HEMT 構造結晶の表面準位を評価し

たSiO2なしの場合ドレイン電流は制御できなかったSiO2ありの場合ドレイン電流

を制御できたまたSiO2ありのオープンゲート FET において 2 つのゲート電極に異なっ

た電位を印加した場合オープン部の電位は低い側の電位に支配されたこれらのことは

SiO2と AlGaN 界面にホールトラップ型の準位が存在することで説明できた

27

第5章 デバイスシミュレーションを用いた表面準位の考察

51 はじめに

第 4 章においてオープンゲート FET で開口部にホールトラップ型の表面準位が存在する

と開口部の電位がゲート電極で制御できることを推察した第 5 章ではこの推察の裏付け

としてデバイスシミュレータを用いて理論的に考察する

今回用いたデバイスシミュレータは ISE 社の DESSIS であるこのシミュレータではワ

イドバンドギャップ半導体のシミュレーションが行えるほか 3 次元のシミュレーションも

行うことができるオープンゲート FET ではドレイン電流をゲート電極と平行に流すため

3 次元のシミュレーションを行う必要がありその点で DESSIS は最適であった

52 デバイスシミュレーション

デバイスシミュレーションとは半導体デバイスの電気的特性を予測するツールである

主にデバイス構造の最適化などに用いられている結晶成長プロセス技術の成熟した Si

半導体ではイオン注入や拡散のシミュレーションができるプロセスシミュレーションから

LSI の回路シミュレーションまで一貫しておこなうことができるようになっている

デバイスシミュレーションは基本的にポアソン方程式とキャリア輸送方程式の2つを連

立して解いているまずコンタクトや界面での境界条件とキャリア分布でポアソン方程

式を解きデバイス内のポテンシャルを求めるその後各キャリアに対する輸送方程式を

このポテンシャルのもとで解くこの過程を繰り返すことで最終的な解を求めている

輸送方程式にはボルツマン輸送方程式が用いられているしかしボルツマン輸送方程

式は一般に複雑で解析的に解くことは不可能であるそこで様々な近似を行うことで解析

的に解けるようにしている近似法としては一般的にはドリフト拡散法が用いられている

この近似はキャリアの流れをドリフトと拡散で表しているこのモデルでほとんどのデバ

イスにおいてシミュレーションを行うことができるしかし今日の微細トランジスタや

GaAs などのシミュレーションにおいてはホットキャリア効果や速度オーバーシュートが

あり正確なシミュレーションを行うことができないこのような場合にはエネルギー保存

則を含めたエネルギー輸送モデル(緩和時間近似法ハイドロダイナミック法エネルギ

28

ーバランス法とほぼ同義)が使われるまた格子温度が問題になる場合には格子温度モ

デルなども取り入れられる

一方ボルツマン輸送方程式を直接シミュレーションしているものがモンテカルロ法で

あるモンテカルロ法は計算機上で与えられた条件のなかで実際にキャリアを自由に走行

させ各散乱に応じてキャリアを散乱させるその後再度キャリアを自由走行させる過程

を一定時間繰り返し最終的な解を得るこの方法はボルツマン輸送方程式を近似していな

いため近似による誤差はないが個々のキャリアについて計算を行うため膨大な時間を要す

るまたシミュレーションの精度はいかにキャリア輸送機構を計算機上に再現するかに

よって決まり高精度のシミュレーションはそれほど容易ではない

本研究ではホットキャリアや速度オーバーシュートなどの現象は起こらないと考えられ

るので最も一般的なドリフト拡散法でシミュレーションを行っている

53 シミュレーション構造

今回シミュレーションした構造を図 51 に示す結晶は AlGaNGaN HEMT 構造とし

AlGaN 層をアルミ組成比 020膜厚 30nm としGaN 層を膜厚 2μm としたAlGaNGaN

界面にはピエゾ効果による固定電荷として正の電荷を 1times1013cm-2導入したまた計算上

の収束性を上げるため AlGaNGaN 結晶ともアクセプタを計算結果に問題の出ない程度で

ある 1times1014cm-3導入してあるオープンゲート FET はチャネル長 10μmチャネル幅 5

μmゲート幅 06μmtimes2開口部幅 38μm とし開口部には SiO2を 60nm 堆積したも

のであるソースドレイン電極は直方体の側面の AlGaNGaN 界面に対向するような形

Y X

Z

Source

Gate

AlGaN

GaN

SiO2

図 51 シミュレーション構造

29

で付けてありオーミックになるように仕事関数を指定してあるゲート電極はショット

キー障壁高さが 1eV とした

54 トラップのモデル

一般に化合物半導体における界面表面準位は離散的とされているそこでシミュレー

ションの界面準位は単一の準位のものとしたトラップは電子を捕獲することで電荷中性

になるドナー型のものとホールを捕獲(電子を放出)することで電荷中性になるアクセプ

タ型のものに分類することができる今回はドナー型のトラップとしてあるまたトラッ

プの捕獲断面積は深い準位の場合原子のオーダーであるといわれているので 1times10-13cm2

としたこのようなトラップを SiO2と AlGaN 層界面に 1times1014cm-2導入してあるこれは

界面の原子のほとんどがトラップとなっている計算であるSiO2AlGaN 界面には負の電荷

を 5times1013cm-2導入しトラップの半分が電荷中性となっているとしてある

55 シミュレーション結果

シミュレーションはソースドレイン間電圧を 01V としトラップのエネルギー準位を

伝導帯から 15eV のものから 25eV のものまで変化させながらそれぞれにおいて Vgが 0

~-8V までの Id-Vg特性をシミュレーションしたその結果を図 52 に示すまず開口部

にも金属ゲートを付けた通常の FET 構造の場合しきい値が-52V 程度でありgmが 13

ndash8 ndash6 ndash4 ndash2 00

50

100

Vg [V]

I d [μ

A]

ET=150eV

220ndash250eV

200eV

Metal Gate

図 52 シミュレーション結果

(Id-Vg特性)

30

times10-5S であったgmは

dm VdL

Wg 0microεε

= (51)

(μ移動度εAlGaN の比誘電率ε0誘電率dAlGaN の膜厚Wゲート幅Lゲート

長Vdドレイン電圧)

で表されるシミュレーション結果の gmは式(51)で計算される理論値と合致しており正確

なシミュレーションがなされていると思われる

シミュレーション結果よりトラップ準位が 15~20eV のものはドレイン電流を遮断でき

ていないが 22~25eV のものはドレイン電流を遮断できており実験結果とほぼ同じ特性が

得られたもう少し詳しく解析するためにチャネル中央(ソース電極からドレイン電極へ 5

μm の位置)の断面でのバンド図を図 53 に示すゲート電圧が 0V のときトラップ準位

が 20eV25eV のもの両方ともフェルミ準位が 0V 付近で一致しているつぎにゲート電圧

31

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4ndash5ndash4ndash3ndash2ndash1012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

(b) (a)

(c) (d)

5

図 53 シミュレーション結果(バンド図) (a) ET=20eV Vg=0V (b) ET=20eV Vg=-2V (c) ET=25eV Vg=0V (d) ET=25eV Vg=-2V

が-2V のときトラップ準位が 20eV のものはゲート電極直下部のフェルミ準位は 2V 高く

なっているが開口部のフェルミ準位は 0eV で変化していないそれに対してトラップ準位

が 25eV のものは開口部のフェルミ準位もゲート電極直下部のフェルミ準位と同じように

約 2V 高くなっているまたトラップ準位が 20eV のものでは X=0644μm の場所でス

パイク状にバンドが曲がっているこれはフェルミ準位がなだらかに 0~2V に変化してい

るのに対して X=0644μm で界面準位によるピンニングにより 10V だけ急峻に変化させ

られていることによって生じているつぎに同じ断面での電子濃度分布を図 54 に示す

図 54 よりゲート電圧が 0V のときはトラップ準位が 20eV25eV のもの両方とも

AlGaNGaN 界面に 1times1020cm 3の電子が全面に存在していることがわかるゲート電圧が-

図 54 キャリア分布(Y=50μm)(a) E =20eVVg=0V

(a) (b)

(d) (c)

T

(b) ET=20eV V =-6V g

(c) E =25eV V =0V T g

(d) E =25eV V =-6V T g

32

-6V のときトラップ準位が 20eV のものはゲート電極直下では電子が存在せず空乏化して

いるが開口部には電子が存在しているトラップ準位が 25eV のものは開口部も電子が空

乏化しているそのためトラップ準位が 20eV の場合ゲート電圧を-6V にしても開口部下

での電子が存在するためドレイン電流を遮断できないそれに対してトラップ準位が 25eV

の場合開口部下の電子も空乏化するためドレイン電流が遮断される

56 まとめ

以上のことよりトラップのエネルギー準位によって開口部の表面電位がゲート電極で制

御されたりされなかったりすることが理論的にあり得るがわかったまたトラップの影

響により実験で得られた結果が説明できることを証明できた

今回のシミュレーションでは電子トラップ型とホールトラップ型の特性の差がはっきり

と現れた結果になったしかし実際には電子トラップ型とホールトラップ型はデジタル

的に分けることはできずアナログ的なものであるため電子トラップ型とホールトラップ

型の中間のような性質を持つトラップも考えられるまたシミュレーションを行うにあ

たり仮定としてトラップ密度を 1times1014cm-2入れ捕獲断面積も 1times10-13cm2と小さい値を

用いているこれらのパラメータを変えることで今回の結果とは違った特性が得られる

そのためパラメータをどのように選び決定するかは非常に重要であり今後も検討が必要で

ある

33

第6章 本研究のまとめ

本研究ではオープンゲートFETを用いてAlGaNGaN HEMT構造結晶でのSiO2AlGaN

界面を評価した

第4章においてオープンゲート FET の Id-Vg特性より SiO2パッシベーションのないオー

プンゲート FET では開口部の AlGaN 層表面電位はゲート電極によって制御されなかった

がSiO2パッシベーションのあるオープンゲート FET では開口部の表面電位がゲート電極

で制御されたこのような現象の原因として SiO2AlGaN 界面にホールトラップ型の界面

準位が存在することで説明した

第5章ではデバイスシミュレーションを行い第 4 章で述べた説明が理論的に正しいか

確かめたシミュレーションの結果より電子トラップではオープンゲート FET の開口部の

表面電位はゲート電極で制御されずホールトラップでは開口部の表面電位はゲート電極

で制御されたことを確認しドレイン電流を遮断することができたこのことより第 4 章

での考察を理論的に証明できた

以上のことより SiO2AlGaN 界面にはホールトラップ型の界面準位が存在している可能

性を示唆したまたホールトラップ型の界面準位が存在するとトランジスタの OFF 耐圧

を向上させることができるので SiO2パッシベーション膜はトランジスタの高耐圧化に利用

できると思われる

一方第 4 章で得られた測定結果は SiO2パッシベーションが理想的な絶縁膜になってい

ない場合言い換えれば導電膜になっている場合でも同様な結果が得られる特にワイド

バンドギャップ半導体の場合深い準位にフェルミ準位がピンニングされると 1times1014Ωcm

以上という非常に高抵抗となり良質な SiO2膜でさえも導電膜として見えてしまうことが

明らかになったワイドバンドギャップ半導体でのパッシベーション膜はこれまでの半導

体における考え方では通用せず今後新しい考え方が必要になると思われる

34

付録1 デバイス作製プロセス

AlGaNGaN HEMT 構造結晶での基本的なデバイス作製プロセスをここで述べるデバ

イス作製の大まかな流れは図1のようになるまず個々の素子を電気的に分離を行うた

めに RIE(Reactive Ion Etching)法で結晶を削り落とし素子間分離を行うつぎにオーミ

ック電極を形成するため TiAl を EB 蒸着法で蒸着しアニールを行う続いてパッシベー

ション膜を堆積させ最後にショットキー電極として EB 蒸着法で NiAu を蒸着する

それぞれのプロセス工程での代表的なプロセス条件を表1に示す

ゲート電極形成

パッシベーション膜堆積

素子間分離

オーミック電極形成

図 1 プロセスフロー

35

表1 プロセス工程(手順と条件)

プロセス工程 プロセス手順条件

1 サンプル へき開

素子間分離プロセス

1 サンプルクリーニング アセトン煮沸3min

超音波洗浄(アセトン)3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

2 メサ用フォトリソグラフィー HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

3 ドライエッチング RIEガス BCl3 20SCCM

出力52W

エッチング時間25minutes

2

4 レジスト除去 アセトン煮沸超音波洗浄

(必要に応じて)リムーバ原液煮沸 3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

オーミック電極形成 3

1 サンプルクリーニング 21 と同じ

36

2 オーミック電極用フォトリソグラ

フィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ti=200ÅAl=2000Å

4 リフトオフ アセトン煮沸3min

超音波洗浄3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブロー

5 熱処理 電気炉650 10min N2雰囲気

パッシベーション膜堆積 4

1 サンプルクリーニング 21 と同じ

37

2 パッシベーション膜用フォトリソ

グラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

純水クリーニングリンス

窒素ブロー

3 パッシベーション膜堆積 EB 蒸着SiO2600Å

4 リフトオフ 34 と同じ

ショットキー電極形成

1 サンプルクリーニング 21 と同じ

2 ショットキー電極用フォトリソグ

ラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)5000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ni=500Å

抵抗加熱蒸着Au=500Å

5

4 リフトオフ 34 と同じ

38

付録2 C-V 特性およびキャリアプロファイル

C-V 測定には通常ショットキーダイオードが使われるショットキーダイオードの断面

図を図1に示すC-V 測定において測定対象の回路モデルはコンデンサと抵抗が並列にな

っている(図 2)そのためオーミック電極からショットキー電極直下までのアクセス抵抗は

誤差になるので電極間隔はできるだけ小さいほうが良い測定は印加した交流電圧信号と

電流の振幅位相差より容量成分と抵抗成分を測定しているAlGaNGaN HEMT 構造の

場合AlGaN 層が絶縁体の働きをするのでゼロバイアスでの容量は AlGaN 層の膜厚と電

極面積AlGaN 層の誘電率で決まる以下にゼロバイアスでの n-GaN と AlGaNGaN

HEMT 結晶での容量を示す

(ⅰ) n-GaN の場合

minus=

=

qkTV

qNt

tS

C

biD

GaNdepletion

depletion

GaN

0

0

2 εε

εε

ただし

(1)

(ⅱ) AlGaNGaN HEMT 構造の場合

AlGaN

AlGaN

tS

C 0εε= (2)

(C容量ε0真空の誘電率εGaNGaN の誘電率εAlGaNAlGaN の誘電率S電極面積

t t tdeple ion空乏層厚さ AlGaNAlGaN 層厚さq電子電荷NDドナー濃度Vbiビルトイン電

圧kボルツマン定数T温度)

Y G

39

C-V Meter ショットキー電極

オーミック電極

C

空乏層 アクセス抵抗

図 2 等価回路図 n型半導体

図 1 断面図

n-GaN の場合S=100times100μm2Vbi=10VND=1times1017cm-3のときt tideple on=100nm と

なり C=8pF 程度となる

C-V 測定を行うとショットキー電極直下部のキャリア濃度を求めることができるつぎ

にその原理を述べる

ドナー濃度を一定としウェハ面で深さ方向の 1 次元で解析をするとまずポアソンの

方程式より

εDqN

dyVd

minus=2

2

(3)

となる

式(3)を解くために境界条件を

VWVdydV

V

Wy

==

=

=

)(0

0)0(

(4)

とするこの条件で式(3)を解くと

yWqNyqNV DD

εε+minus= 2

2 (5)

となるよって空乏層幅 W は

minusminus=

qkTVV

qNW bi

D

ε2 (6)

となるこの空乏層の単位面積あたりの容量は

minusminus

==

qkTVV

qNW

C

bi

D

2

εε (7)

minusminus=

qkTVV

qNC biDε

212 (8)

となり1C2-V 特性の傾きからドナー濃度がわかる

つぎにドナー濃度が一定でない場合を考える微小領域では式(8)が成り立つとすると

40

DqNdVC

d

ε2

12

minus=

(9)

と書くことができるので 1C2を V で微分することよりドナー濃度がわかるまた空乏層

端は式(7)より W=εC なので微小領域の表面からの深さがわかるこの深さ情報とドナー

濃度情報よりキャリアプロファイルが作成できる

d(1C2)dV

1C2 ND[cm-3]

Depth[nm] Vg

図 3 1C2-Vg プロット図 図 4 キャリアプロファイル

41

付録 3 TLM 法とコンタクト抵抗

コンタクト抵抗を測定するにはクロスケルビン法や TLM(Transmission Line Model)法

が用いられるプロセス技術の確立していない GaN 系半導体ではプロセスが容易な TLM

法がよく用いられている

TLM 法の代表的はマスクパターンを図1に示すTLM 法では電極間隔を変化させなが

ら各電極間での抵抗値を調べることでシート抵抗(RS)とコンタクト抵抗(RC)が求められる

その原理を以下に示す

各電極間の等価回路モデルは図2のようになる電極間の抵抗は距離(L)に比例し幅(W)

に反比例するまたコンタクト抵抗は電極幅に反比例すると考えられるそのため測定

される抵抗(R)は

WR

WLR

R CS 2+= (1)

となる式1より L を x 軸R を y 軸にプロットするとy 軸切片が2RCW となり RCが

計算できるまた傾きから RSがわかる(図 3)

5μm 10μm 15μm 20μm 25μm 30μm

100μm

図1 TLM マスクパターン

切片=2RCW

傾き=RsW

測定値 線形近似

電極

RS RC RC

R

半導体基板 図 2 等価回路モデル

0 L

図 3 L-R プロット図

42

MOSFET 等の電子デバイスでは電流はウェハを横方向に流れるそのためコンタクト抵

抗は電極の幅にのみ依存すると考えているしかし物性的にはコンタクト抵抗は面積に

依存すると考える方が妥当であるそこでコンタクト抵抗が面積と電極幅にどのように影

[

0[V]一定としてい

る図 4 の微小区間の等価回路は図 5 のようになるこの等価回路より

響を受けるかを考える

電極のモデルを図 4 に示す電極は幅 W cm]とし電極の単位面積あたりの抵抗をρC[Ω

cm2]とするまた半導体のシート抵抗を RS[Ω]として電極の電位を V

)(xS IW

dxRdV = (2)

)(xVWdI =C dxρ

(3)

となる式変形すると

)(xS I

WR

dxdV

= (4)

)(xVWdI=

Cdx ρ (5)

式(4)をxで微分すると

ρc [Ωcm2]

Rs [Ω]

V0 [V] 電極 W [mm]

図 4 FET の電極モデル(2 次元)

半導体

43

dI

+x 方向

V(x)+dV ρc (Wdx) V(x)

Rs dxW I(x)-dI I(x)

図 5 微小区間での回路図

)(2

2

xS I

WR

dxVd= (4rsquo)

式(4rsquo)に式(5)を代入すると

)(2

2

xC

S VR

dxVd

ρ= (6)

γ2=Rsρcとすると xx BeAexV γγ += minus)( (7)

xrarr-infinで V(x)=0x=0 で V=V0より A=0B=V0 よって式(7)は xeVxV γ

0)( = (8)

となるまた I(x)については式(5)より

x

c

eVWdxdI γ

ρ 0= (9)

x

c

eVWxI γ

γρ 0)( = (10)

式(8)(10)より x=0 での抵抗 R は

WRR

W

WVWV

xIxVR

cs

c

sc

c

c

ρρ

ρ

γρ

γρ

==

===

0

0

)()(

(11)

44

となるよって電極の抵抗は W に反比例するそのため電極幅で規格化したものをコン

タクト抵抗とし

CSC RR ρ= [Ωmm] (12)

で定義するまた式(12)よりコンタクト抵抗はシート抵抗のルートに比例するのでシート抵

抗が大きいとコンタクト抵抗も悪く見える

45

付録 4 時間変化なしの場合の電子占有率(fT)の導出

トラップの電荷捕獲放出過程は伝導帯電子を捕獲する(e-capture)伝導帯に電子を放

出する(e-emit)価電子帯のホールを捕獲する(p-capture)価電子帯にホールを放出する

(p-emit)の 4 種類が考えられるそれぞれの反応速度は以下の 4 つの式で与えられる

(ⅰ) e-capture

)1( TnT fnC

dtdf

minus= (1)

(ⅱ) e-emit

TnT fe

dtdf

minus= (2)

(ⅲ) p-capture

TpT fpC

dtdf

minus= (3) (iv) ホール放出 (iii) ホール捕獲

(i) 電子捕獲 (ii) 電子放出

ホール

電子

トラップ

(ⅳ) p-emit

)1( TpT fe

dtdf

minus= (4)

(fTトラップの電子占有率t時刻n電子密度pホール密度Cn電子捕獲係数Cpホー

ル捕獲係数en電子放出係数epホール放出係数)

電子捕獲係数とホール捕獲係数はそれぞれ Cn=σnvthnCp=σpvthp(σn電子の捕獲断面積

σpホールの捕獲断面積vthn電子の熱平衡速度vthpホールの熱平衡速度)で表せるま

た熱平衡速度は 3kT2=m ve thn22=mpvthp22 である式 1~4 をまとめて整理すると

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (5)

となる

つぎに熱平衡状態(全てのフェルミ準位EFが一致)で時間変化がないときについて考え

るまずトラップの電子占有率はフェルミ分布となるとして

46

minus

+=

kTEE

fFT

T

exp1

1 (6)

(ETトラップ準位)

とする伝導帯での電子密度の時間変化はトラップによる電子の捕獲と放出の 2 通りなの

TnTTnT feNfCnNdtdn

+minusminus= )1( (7)

(NTトラップ密度)

となる時間変化なしとすると dndt=0 なので enについて整理すると

T

Tnn f

fnCe minus=

1 (8)

となるここで式(8)に式(6)を代入すると

minus

+

minus

+minus

minusminus=

kTEE

kTEE

CkT

EENe

FT

FT

nFC

Cn

exp1

1

exp1

11

exp (9)

nFTFC

Cn CkT

EEkT

EENe

minus

minusminus= expexp (10)

nnTC

Cn CnCkT

EENe 1exp =

minusminus= (11)

minusminus=

kTEE

Nn TCC exp1 (12)

となりenはトラップの準位と捕獲断面積で決まることがわかる同様にして

( TpTTpT feNfCpNdtdp

minusminus= 1 ) (13)

より

47

ppVT

VT

Tpp CpC

kTEE

Nf

fpCe 1exp1

=

minusminus=

minus= (14)

minus

=kT

EENp TV

V exp1 (15)

となる

以上のことを利用して式(5)を変形するまず式(5)に式(11)と式(14)を代入すると

( ) ( TpTpTnTnT fCpfpCfCnfnC

dtdf

minus+minusminusminus= 11 11 )

)

(16)

となる時間変化なし(dfTdt=0)として fTについて整理すると

( ) ( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (17)

となりトラップの電子占有率は電子密度ホール密度の関数になる

48

謝辞

本研究の遂行にあたって終始懇切なる御指導と御鞭撻を頂きました徳島大学工学部電

気電子工学科 大野泰夫 教授に心より感謝の意を表します

本研究を進めるにあたり適切な御指導と有益なご教示を賜りました徳島大学工学部電

気電子工学科 新谷義廣 教授並びに徳島大学工学部電気電子工学科 酒井士郎 教授に深

く感謝いたします

本研究を進めるにあたり御指導を賜りました徳島大学工学部電気電子工学科 富永喜久

雄 助教授ならびに徳島大学工学部電気電子工学科 講師 直井美貴先生西野克志先生助

手 江南先生に深く感謝します

本研究を進めるにあたり多大なご尽力を賜りました文部科学技官 稲岡武氏に深く感謝

いたします

本研究を進めるにあたり御指導を賜りました徳島大学サテライトベンチャービジネス

ラボラトリー ポストドクター 敖金平氏に深く感謝します

共に議論を重ねた研究員 西薗和博氏をはじめ大野研究室ならびに新谷研究室酒井研究

室サテライトベンチャービジネスラボラトリーナイトライドセミコンダクター株式会

社の皆様に心より感謝いたします

最後に本年度で定年退官される文部科学技官 近藤俊昭氏には研究室配属時より研究だ

けでなく将来設計においても有益なご教示を賜りました近藤技官は大変な情報通でおら

れ毎日午後 5 時以降に学生室に来られては昔の電気電子工学科や学生間の恋愛状況を熱

心に語られておりました研究の合間に近藤技官の話に耳を傾けながら一服するのが大野

研究室での日課でありましたここに近藤技官のこれまでのご活躍に敬意を表すると共に

本研究を進めるにあたり多大なご尽力を賜りましたことに深く感謝します

49

参考文献

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ラグのシミュレーション 電子情報通信学会 ED 91-141 (1992)

51

著者のこれまでの研究発表

著論文

主著論文

1 菊田大悟 敖金平 大野泰夫 ldquoオープンゲート FET による AlGaNGaN HEMT 構造

の表面準位測定rdquo 信学技報 ED2002-210 (2002)

共著論文

1 Katsushi Nishino Daigo Kikuta Shiro Sakai ldquoBulk GaN growth by direct

synthesis methodrdquo Journal of Crystal Growth 237-239 pp922-925 (2002)

2 Jin-Ping Ao Daigo Kikuta Yasuo Ohno ldquoCopper-Gate AlGaNGaN HEMTs with

Low Gate Leakage Currentrdquo 信学技報 ED2002-211 (2002)

学術講演会発表 講演会名 発表年月日 題目 発表者

応用物理学

会学術講演

2002 年 9月 26 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

電子情報通

信学会 電子デバイス

研究会

2002 年 10月 10 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

52

  • プロセス手順条件
  • 素子間分離プロセス
Page 17: AlGaN/GaN HEMT 構造表面準位の電気的評価 に関する研究ohnolab.deca.jp/wp-content/lab_data/pdf_a/2003_D_Kikuta_doc.pdf · イスシミュレーションによる評価も行った。

第4章 オープンゲート FET を用いた表面準位の測定 41 はじめに

界面表面準位の測定にはXPS法やMISFETのC-V特性からTerman法を用いて界面表面

準位密度を見積もることが多い本研究で用いたオープンゲートFETは界面表面準位密度

を見積もることは困難であるが界面表面準位が電子トラップ型かホールトラップ型か

を容易に判別できる利点があるまたエネルギー準位がバンドのどのあたりにあるかも

ある程度検討をつけることができる本章ではオープンゲートFETによる界面表面準位の

測定について述べ電子トラップとホールトラップの性質についても考察する

42 オープンゲート FET の構造

測定に用いたオープンゲート FET の構造を図 41に示すオープンゲート FET は通常

の FET 構造でゲート電極のチャネル中央部を取り除いた構造になっているゲート長は

100μmチャネル幅 20μmオープンゲート部の幅は 14μm であるオープンゲート部

のチャネル伝導度はパッシベーション膜と半導体界面の界面電位を反映するそのため

チャネルの伝導度を測定することで界面電位が測定できることになる定量的な比較のた

めにゲート電極を除去していないスタンダード FET除去部に SiO2を堆積させたオープン

ゲート FETSiO2を堆積させていないオープンゲート FET の3種類を用意した

ゲート電極 SiO2パッシベーション

ゲート電極

2DEG

GaN 層

チャネル パッシベーション

(b) (a) ドレイン電極

ソース電極

図 41 オープンゲート FET の構造図 (a)平面図 (b)断面図

16

43 オープンゲート FET の I-V 特性

まずサンプル AB の Id-Vd特性を図 42 に示すチャネル部全面に金属ゲートのある通常

の MES 型の場合(図 42(a)(d))サンプル AB ともトランジスタとして機能していること

がわかるオープンゲート FET のパッシベーション膜なしの場合(図 42(b)(e))ゲート電

極直下部でのみドレイン電流を制御できるのでドレイン電流を遮断できないほ

型の特

性になっているそれに対してオープンゲート FET のパッシベーション膜ありの場合(図

42(c)(f))サンプル A ではまともなトランジスタの Id-Vd特性となりサンプル B でもパ

ッシベーション膜なしの場合に比べるとドレイン電流がより多く制御されていることがわ

かる

つぎにオープンゲート FET の Id-Vg特性を図 43 に示すまずサンプル A では全面ゲー

ト金属を付けてある通常 MES 型の場合理想的な Id-Vg 特性となっているオープンゲー

ト FET でパッシベーションとしての SiO2 なしの場合ドレイン電流はしきい値まではゲ

ート電極直下部の電流減少分があるのでドレイン電流は減少しているが開口部はゲート

電極で制御できずドレイン電流を遮断できていないそれに対して SiO2ありの場合開口

部の電位がゲート電極で制御されドレイン電流を遮断できているサンプル B でも通常

MES 型および SiO2なしのオープンゲート FET の場合サンプル A と同様な特性を示して

いるSiO2 ありのオープンゲート FET の場合サンプル A と違ってドレイン電流を遮断

できていないが SiO2なしに比べるとドレイン電流を減少分が多いこのことはゲート電極

の幅が変わっていると考えられるので gmよりゲート電極幅を見積もってみるFET の直線

領域における相互コンダクタンス(gm)は

LVWC

g dim

micro= (41)

(μ移動度Wゲート幅Ci絶縁膜容量Vdドレイン電圧Lゲート長)

で表されるそこで SiO2 なしのオープンゲート FET と SiO2 ありのオープンゲート FET

の相互コンダクタンスの比からゲート幅が見積もれる

mnp

mwpnpwp g

gWW = (42)

17

18

0 5 100

Vd [V]

0 5 100

1

2

I d [m

A]

Vd [V]

Vg 0 to ndash10V ndash1V step

0 5 10 50

1

2

I d [m

A]

Vd [V]

Vg 0 to ndash10V ndash1V step

0 5 10 150

Vd [V]

0 5 10 150

1

2

Vg 0 to ndash8V ndash1V step

I d [m

A]

Vd [V]

0 5 10 150

1

2Vg 0 to ndash8V ndash1V step

I d [m

A]

Vd [V]

15

1

2

I d [m

A]

Vg 0 to ndash10V ndash1V step

15

1

1

2Vg 0 to ndash8V ndash1V step

I d [m

A](d)

(e)

(f)

図 42 オープンゲート FET の Id-Vd特性 (a) サンプル A 通常 MES 型 (b) サンプル A パッシベーションなし (c) サンプル A パッシベーションあり (d) サンプル B 通常 MES 型 (e) サンプル B パッシベーションなし (f) サンプル B パッシベーションあり

(c)

(b)

(a)

(WwpSiO2ありのゲート幅WnpSiO2なしのゲート幅gmwpSiO2ありの相互コンダクタン

ndash10 ndash5 00

10

20

30

40

Vg [V]

I d [μ

A]

SiO2なし

SiO2あり

全面ゲート金属

Vds=01V

ndash15 ndash10 ndash5 00

10

20

30

40

Vg [V]

I d [μ

A]

SiO2なし

SiO2あり

全面ゲート金属

Vds=01V

(b) (a)

図 43 オープンゲート FET の Id-Vg特性 (a)サンプル A (b)サンプル B

スgmnpSiO2なしの相互コンダクタンス)

式(42)を用いて実際に計算してみると Wnp=6μmgmwp=106times10-6Sgmnp=50times10-7S と

すると Wwp=127μm となり6~7μm ほどゲート幅が大きくなっている

これらの結果よりサンプル AB とも開口部の表面電位が両側のゲート電極に制御されて

いることが示唆されているこのような現象が起こる原因として SiO2AlGaN 層界面にホ

ールトラップ型の界面準位が存在することで説明できる[12]

44 電子トラップとホールトラップ

本論文でいう電子トラップとホールトラップの定義について述べるまず電子トラッ

プとはトラップの帯電量が伝導帯の電子と交換速度が速いために伝導帯の電子の量つま

り電子の擬フェルミ準位によって決まるものをいう逆にホールトラップとはトラップの

帯電量が価電子帯のホールと交換速度が速いために価電子帯のホールの量つまりホー

ルの擬フェルミ準位によって決まるものをいう

一般に深い準位のモデルには Shockley-Read-Hall(SRH)統計が用いられるそれによる

とトラップの電子占有率 fTは以下のようになる

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (43)

(t時刻n電子濃度pホール濃度Cn電子捕獲係数Cpホール捕獲係数en電子放出係

数epホール放出係数)

19

式(43)において時間変化しないとすると dfTdt=0 となりfTについて整理すると

)()( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (44)

となる(付録 4 参照)

この fT が電子の擬フェルミ準位(Efn)とホールの擬フェルミ準位(Efp)に対してどのように

変化するのかシミュレーションしてみるシミュレーションするのは窒化ガリウムとして

各パラメータを表 41 のようにしたトラップの準位を価電子帯より 10~25eV のものま

で変化させたときの fTの変化を図 44(a)~(e)に示す

表 41 fTシミュレーションのパラメータ

パラメータ 値

禁制帯幅 (Eg) 342 [eV]

電子有効質量 (me) 0228

ホール有効質量 (mp) 06

伝導帯有効状態密度 (NC) 274times1018 [cm-3]

価電子帯有効状態密度 (NV) 117times1019 [cm-3]

電子捕獲断面積 (σe) 1times10-13 [cm2]

ホール捕獲断面積 (σp) 1times10-13 [cm2]

図 44(a)~(e)よりトラップ準位が 10~15eV までは fTが大部分でホールの擬フェルミ準

位によって決まっていることがわかるまた20~25eV まででは大部分で電子の擬フェ

ルミ準位によって決まっている172eV のものはトラップが中間的な性質を示している

本論文では電子の擬フェルミ準位でトラップの帯電量が決まるトラップを電子トラップ

ホールの擬フェルミ準位でトラップの帯電量が決まるトラップをホールトラップとしたが

実際にはトラップの準位が伝導帯に近い場合電子トラップとなり価電子帯に近い場合

ホールトラップになっていることがわかる

これらのことより電子トラップ(ET)は電子の擬フェルミ準位に従うのでトラップを含む

領域は n 型半導体に似た性質を示すようになりホールトラップ(HT)はホールの擬フェル

20

ET=20eV

5 1 15 2 25 3Efn [eV] 005

115

225

335

Efp [eV]0

02

04

06

08

1

fT

ET=172eV

0 05 1 15 2 25 3 35Efn [eV] 05

115

225

3

Efp [eV]0

02

04

06

08

1

fT

ET=15eV

0 05 1 15 2 25 3 35Efn [eV] 0

051

152

253

35

Efp [eV]0

02

04

06

08

1

fT

ET=10eV

05 1 15 2 25Efn [eV] 051

152

253

35

Efp [eV]0

02

04

06

08

1

fT

ET=25eV

01 15 2 25 3 35Efn [eV] 0

051

152

253

Efp [eV]0

02

04

06

08

1

fT

(d)

(b) (a)

(c)

(e) 図 44 fTシミュレーション

(a)ET=10eV (b)ET=15eV

(c)ET=172eV (d)ET=20eV

(e)ET=25eV EV EC

35

EC 05

EV

EC

0EV

3 35EC

0EV EC

EV EC

EV

EC EV

35

EC

0

EV

EC

EV 35EC

0 0EV

ミ準位に従うので p 型半導体に似た性質を示すようになるそこで n-ET-n 型半導体接合

n-HT-n 型半導体接合p-ET-p 型半導体接合p-HT-p 型半導体接合のバンド図を考えてみ

るまず n-ET-n 型半導体接合の場合電子トラップが n 型半導体に似た電位分布を示し電

子トラップを含む部分は傾斜を持った電位分布になる(図 45(a))n-HT-n 型半導体接合の

場合ホールトラップを含む部分は p 型半導体に似た電位分布となるので左側の接合が pn

接合の逆方向となり右側が順方向となるので印加した電圧のほとんどは左側に印加され

る(図 45(b))p-ET-p 型半導体接合の場合右側の接合が pn 接合の逆方向となるので印加

した電圧の大部分は右側の接合に印加される(図 45(c))p-HT-p 型半導体接合の場合ホー

21

(b) (a)

EC

EV

EF

EC

EV

EF EV

EF

EV

EF EC

HT 型

ET 型

ET 型 n 型

n 型

n 型 n 型

p 型 (d)

p 型 p 型

p 型 (c)

EC

HT 型

図 45 トラップを含む pn 接合のバンド図 (a)n-ET-n 型 (b)n-HT-n 型 (c)p-ET-p 型 (d)p-HT-p 型

ルトラップを含む部分は傾斜を持つようになる(図 45(d))

45 オープンゲート FET の I-V 特性の考察

実験結果より SiO2 ありのオープンゲート FET では開口部の電位を両側のゲート電極で

制御できドレイン電流を遮断することができた逆に SiO2 なしのオープンゲート FET

ではドレイン電流を遮断できなかったこのような現象について SiO2 と AlGaN 層の界面

のトラップで説明する

説明に先立ってショットキー電極を 2 つの種類に分類する1つはショットキー電極の

フェルミ準位が半導体のミッドギャップより伝導帯側にピンニングされ半導体表面で電

子が多くなっているものであり(図 46(a))もう一方はショットキー電極のフェルミ準位が

半導体のミッドギャップより価電子帯側にピンニングされ半導体表面でホールが多くな

っているものである(図 46(b))本論文では前者を N 型のショットキー電極後者を P 型

22

(b) (a)

06eV

EV

EF

EC ΦB=08eV

26eV

EV

EF EC

ΦB=08eV

図 46 ショットキー電極の分類 (a) N 型ショットキー電極 (b) P 型ショットキー電極

のショットキー電極と呼ぶ

前項で電子トラップを含む領域ではその部分は n 型半導体の電位分布を示しホールト

ラップを含む領域ではその部分は p 型半導体の電位分布を示すことを説明したその理論

をオープンゲート FET に用いる

オープンゲート FET の断面図(図 47)で2DEG の電位を 0V としショットキー電極に負

の電位を印加した状態でショットキー電極から AlGaN 層表面を通って 2DEG へのバン

ド図を図 48に示すバンド図はショットキー電極がN型の場合とP型の場合SiO2AlGaN

界面が電子トラップ(ET)の場合とホールトラップ(HT)の場合の組み合わせで 4 種類考えら

れるまずショットキー電極が N 型であり SiO2AlGaN 界面が電子トラップの場合(図

48(a))界面が電子トラップなのでその部分は n 型半導体と考えられるそのため電極部-

界面-2DEG は n-n-n 型半導体接合のため界面の電位は傾斜を持つショットキー電極が P

型であり界面が電子トラップ型の場合(図 48(b))p-n-n 型半導体接合と考えられるのでシ

ョットキー電極と界面が pn 接合の逆方向となり電位差はこの部分に集中しAlGaN 層の

表面の電位は 2DEG の電位とほぼ同じになるつぎにショットキー電極が N 型で界面がホ

ールトラップ型の場合(図 48(c))n-p-n 型半導体接合と考えられショットキー電極と界

面は pn 接合の順方向となるしたがってショットキー電極と界面には大きな電位差は生じ

23

(d)

(b)

(c)

(a)

GaN

AlGaN 界面

電極

GaN

AlGaN 界面 電極 Ec

Ef

Ev ショットキー電極

界面 ET型HT型

AlGaN

2DEG n型

図 47 オープンゲート FET の断面図

図 48 オープンゲート FET の電位分布 (a)N-E-n 型 (b)P-E-n 型 (c)N-H-n 型 (d)P-H-n型

ず電極に印加した電位は AlGaN 層と 2DEG の間に印加される最後にショットキー電極

が P 型で界面がホールトラップの場合(図 48(d))p-p-n 型半導体接合になるのでショット

キー電極と界面には大きな電位差が生じず電極に印加した電圧は界面と2DEG の間に印

加される

以上のことよりオープンゲート FET 断面図で電位分布を考えると図 49 のようになる

N-ET-n 型P-ET-n 型の場合開口部の電位はゲート電極で制御できないので開口部の電

位は2DEG の電位とほぼ同じになる(図 49(b))N-HT-n 型P-HT-n 型の場合開口部の

電位はゲートの電位と一致する(図 49(c))

これらのことよりオープンゲート FET の Id-Vg特性を考えると図 410 のようになると

思われるまずN-HT-n 型P-HT-n 型の場合界面の電位はゲート電極の電位と等しい

ので通常の FET と同様に電流は減少するP-ET-n 型の場合0~VTV まではゲート直下部

の電流減少分があるためドレイン電流は減少するがオープン部の界面の電位はゲート電極

の電位で制御できないのでドレイン電流は流れたままであるN-ET-n 型の場合界面での

抵抗とAlGaN層の抵抗の大小関係で特性が変化するので一概に2つの場合には分類できな

いこれらの分類は pn 接合の逆方向の抵抗は極めて高く半絶縁性部分よりも高いという

24

界面 E 型H 型

ショットキー電極 N 型P 型

AlGaN Id

N-H-n 型 N-E-n 型

P-E-n 型

0 VT

Ψfn

Vg

オープン部 ゲート ゲート

Ψs

Ψs (界面)

Ψfn (チャネル)

Vg

オープン部 ゲート ゲート

2DEG n 型

Vg

図 410 オープンゲート FET の Id-Vg 特性概念図

図 49 界面のバンド図 (a) オープンゲートFETの断面図

(b) N-E-n 型P-E-n 型 (c) N-H-n 型P-H-n 型

前提のため抵抗層の長さや GR センターの濃度が極端な値の場合は異なってしまう可能

性はある

測定結果(図 43)と概念図(図 410)を比較すると今回作製した SiO2ありの FET には3つ

の可能性があるN-HT-n 型P-HT-n 型かN-ET-n 型で AlGaN 層の抵抗が非常に高い場

合である今回の FET の AlGaN 層はアルミ組成 03 程度でそれほど高くなくまたゲー

トリーク電流も比較的大きいので前2者のいずれかになっていると思われるすなわち

界面準位はホールトラップ型である一方SiO2無しの場合は N-ET-n 型または P-ET-n 型

及び界面層の抵抗が AlGaN 層の抵抗より高いホールトラップ型の界面準位の場合も考え

られる界面準位による界面の電気伝導度とは界面に接した AlGaN 中のキャリアが伝導

を担うのでワイドバンドギャップの場合ピンニング準位によっては大きな抵抗になっ

てしまう場合もあり得る

SiO2 付きの場合構成は N-HT-n 型P-HT-n 型のいずれかであることが推定された

25

GaAs の場合はショットキー電極のバリア高が 08eV 程度有ればピンニング準位が充満帯

に近いのでP型になる[10]GaNの場合ではバリア高が08eV程度ではまだ伝導帯に近く

N型であると考えられるこれを調べるためにオープンゲート FET においてチャネル両側

端おいた2つのゲート電極に異なった電位を与えた場合について測定を行った

界面準位が HT 型の場合チャネルとの間は pn 接合逆バイアスと同じで AlGaN 層中に電

位勾配が形成される表面の2つのショットキー電極間に電位差を与えた場合にはショッ

トキー電極-界面-ショットキー電極が N-HT-N 型か P-HT-P 型の構成になるこれらの場合

の電位分布は図 411 に示すようになるN-HT-N 型の場合は界面準位部の電位は両ショット

キー電極の低い方の電圧になりP-HT-P 型の場合には両電極電位を線形につないだ斜めの

電位分布になる一方の電極に一定の負バイアス Vg2を与え他方の電極の電圧をゼロから

負の方向に変化させた場合N-HT-N 型では表面電位はVg1=Vg2までは低い電位のVg2にな

るためチャネル電流は変わらずVg2以下になるとVg1が制御するために減少する一方

P-HT-P 型の場合には表面電位はVg1の影響を半分受けチャネル電流はVg1Vg2の平均電

圧で制御された形となるその様子を図 412 に模式的に示した

実際にオープンゲート FET で測定した Id-Vg特性を図 413 に示す測定はソースドレイ

ン電極間に 01V 印加しゲートバイアスは片側(Vg2)を 0V-2V-4V-6V-8V と固

定し他方のゲートバイアス(Vg1)を 0V から負の方向へ掃引した掃引には1本あたり

約1時間をかけている概念図(図 412)と実測図(図 413)を比較すると SiO2ありのオ

ープンゲート FET は予想通り N-HT-N 型でショットキー電極がN型であることを示して

いる

ゲート1

ゲート2

界面

界面 ゲート1

ゲート2 (a) (b)

Ef

Ec

Ev

Ef Ev

Ec

図 411 オープンゲート FET の電位分布 (a)P-H-P 型 (b)N-H-N 型

26

ndash8 ndash6 ndash4 ndash2 00Vg1 [V]

ndash4Vndash6V

20

40Vg2=0V

ndash2V

Vd=01V破線理想的なホール

トラップの線

Vg1=Vg2

N-H-N 型

P-H-P 型

Id

I d [μ

A]

Vg1

図 412 両側ゲートに異なるバイアスを印

加した Id-Vg特性概念図 図 413 両側ゲートに異なるバイアスを

印加した Id-Vg 特性実測図

46 まとめ

今回オープンゲート FET を用いて AlGaNGaN HEMT 構造結晶の表面準位を評価し

たSiO2なしの場合ドレイン電流は制御できなかったSiO2ありの場合ドレイン電流

を制御できたまたSiO2ありのオープンゲート FET において 2 つのゲート電極に異なっ

た電位を印加した場合オープン部の電位は低い側の電位に支配されたこれらのことは

SiO2と AlGaN 界面にホールトラップ型の準位が存在することで説明できた

27

第5章 デバイスシミュレーションを用いた表面準位の考察

51 はじめに

第 4 章においてオープンゲート FET で開口部にホールトラップ型の表面準位が存在する

と開口部の電位がゲート電極で制御できることを推察した第 5 章ではこの推察の裏付け

としてデバイスシミュレータを用いて理論的に考察する

今回用いたデバイスシミュレータは ISE 社の DESSIS であるこのシミュレータではワ

イドバンドギャップ半導体のシミュレーションが行えるほか 3 次元のシミュレーションも

行うことができるオープンゲート FET ではドレイン電流をゲート電極と平行に流すため

3 次元のシミュレーションを行う必要がありその点で DESSIS は最適であった

52 デバイスシミュレーション

デバイスシミュレーションとは半導体デバイスの電気的特性を予測するツールである

主にデバイス構造の最適化などに用いられている結晶成長プロセス技術の成熟した Si

半導体ではイオン注入や拡散のシミュレーションができるプロセスシミュレーションから

LSI の回路シミュレーションまで一貫しておこなうことができるようになっている

デバイスシミュレーションは基本的にポアソン方程式とキャリア輸送方程式の2つを連

立して解いているまずコンタクトや界面での境界条件とキャリア分布でポアソン方程

式を解きデバイス内のポテンシャルを求めるその後各キャリアに対する輸送方程式を

このポテンシャルのもとで解くこの過程を繰り返すことで最終的な解を求めている

輸送方程式にはボルツマン輸送方程式が用いられているしかしボルツマン輸送方程

式は一般に複雑で解析的に解くことは不可能であるそこで様々な近似を行うことで解析

的に解けるようにしている近似法としては一般的にはドリフト拡散法が用いられている

この近似はキャリアの流れをドリフトと拡散で表しているこのモデルでほとんどのデバ

イスにおいてシミュレーションを行うことができるしかし今日の微細トランジスタや

GaAs などのシミュレーションにおいてはホットキャリア効果や速度オーバーシュートが

あり正確なシミュレーションを行うことができないこのような場合にはエネルギー保存

則を含めたエネルギー輸送モデル(緩和時間近似法ハイドロダイナミック法エネルギ

28

ーバランス法とほぼ同義)が使われるまた格子温度が問題になる場合には格子温度モ

デルなども取り入れられる

一方ボルツマン輸送方程式を直接シミュレーションしているものがモンテカルロ法で

あるモンテカルロ法は計算機上で与えられた条件のなかで実際にキャリアを自由に走行

させ各散乱に応じてキャリアを散乱させるその後再度キャリアを自由走行させる過程

を一定時間繰り返し最終的な解を得るこの方法はボルツマン輸送方程式を近似していな

いため近似による誤差はないが個々のキャリアについて計算を行うため膨大な時間を要す

るまたシミュレーションの精度はいかにキャリア輸送機構を計算機上に再現するかに

よって決まり高精度のシミュレーションはそれほど容易ではない

本研究ではホットキャリアや速度オーバーシュートなどの現象は起こらないと考えられ

るので最も一般的なドリフト拡散法でシミュレーションを行っている

53 シミュレーション構造

今回シミュレーションした構造を図 51 に示す結晶は AlGaNGaN HEMT 構造とし

AlGaN 層をアルミ組成比 020膜厚 30nm としGaN 層を膜厚 2μm としたAlGaNGaN

界面にはピエゾ効果による固定電荷として正の電荷を 1times1013cm-2導入したまた計算上

の収束性を上げるため AlGaNGaN 結晶ともアクセプタを計算結果に問題の出ない程度で

ある 1times1014cm-3導入してあるオープンゲート FET はチャネル長 10μmチャネル幅 5

μmゲート幅 06μmtimes2開口部幅 38μm とし開口部には SiO2を 60nm 堆積したも

のであるソースドレイン電極は直方体の側面の AlGaNGaN 界面に対向するような形

Y X

Z

Source

Gate

AlGaN

GaN

SiO2

図 51 シミュレーション構造

29

で付けてありオーミックになるように仕事関数を指定してあるゲート電極はショット

キー障壁高さが 1eV とした

54 トラップのモデル

一般に化合物半導体における界面表面準位は離散的とされているそこでシミュレー

ションの界面準位は単一の準位のものとしたトラップは電子を捕獲することで電荷中性

になるドナー型のものとホールを捕獲(電子を放出)することで電荷中性になるアクセプ

タ型のものに分類することができる今回はドナー型のトラップとしてあるまたトラッ

プの捕獲断面積は深い準位の場合原子のオーダーであるといわれているので 1times10-13cm2

としたこのようなトラップを SiO2と AlGaN 層界面に 1times1014cm-2導入してあるこれは

界面の原子のほとんどがトラップとなっている計算であるSiO2AlGaN 界面には負の電荷

を 5times1013cm-2導入しトラップの半分が電荷中性となっているとしてある

55 シミュレーション結果

シミュレーションはソースドレイン間電圧を 01V としトラップのエネルギー準位を

伝導帯から 15eV のものから 25eV のものまで変化させながらそれぞれにおいて Vgが 0

~-8V までの Id-Vg特性をシミュレーションしたその結果を図 52 に示すまず開口部

にも金属ゲートを付けた通常の FET 構造の場合しきい値が-52V 程度でありgmが 13

ndash8 ndash6 ndash4 ndash2 00

50

100

Vg [V]

I d [μ

A]

ET=150eV

220ndash250eV

200eV

Metal Gate

図 52 シミュレーション結果

(Id-Vg特性)

30

times10-5S であったgmは

dm VdL

Wg 0microεε

= (51)

(μ移動度εAlGaN の比誘電率ε0誘電率dAlGaN の膜厚Wゲート幅Lゲート

長Vdドレイン電圧)

で表されるシミュレーション結果の gmは式(51)で計算される理論値と合致しており正確

なシミュレーションがなされていると思われる

シミュレーション結果よりトラップ準位が 15~20eV のものはドレイン電流を遮断でき

ていないが 22~25eV のものはドレイン電流を遮断できており実験結果とほぼ同じ特性が

得られたもう少し詳しく解析するためにチャネル中央(ソース電極からドレイン電極へ 5

μm の位置)の断面でのバンド図を図 53 に示すゲート電圧が 0V のときトラップ準位

が 20eV25eV のもの両方ともフェルミ準位が 0V 付近で一致しているつぎにゲート電圧

31

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4ndash5ndash4ndash3ndash2ndash1012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

(b) (a)

(c) (d)

5

図 53 シミュレーション結果(バンド図) (a) ET=20eV Vg=0V (b) ET=20eV Vg=-2V (c) ET=25eV Vg=0V (d) ET=25eV Vg=-2V

が-2V のときトラップ準位が 20eV のものはゲート電極直下部のフェルミ準位は 2V 高く

なっているが開口部のフェルミ準位は 0eV で変化していないそれに対してトラップ準位

が 25eV のものは開口部のフェルミ準位もゲート電極直下部のフェルミ準位と同じように

約 2V 高くなっているまたトラップ準位が 20eV のものでは X=0644μm の場所でス

パイク状にバンドが曲がっているこれはフェルミ準位がなだらかに 0~2V に変化してい

るのに対して X=0644μm で界面準位によるピンニングにより 10V だけ急峻に変化させ

られていることによって生じているつぎに同じ断面での電子濃度分布を図 54 に示す

図 54 よりゲート電圧が 0V のときはトラップ準位が 20eV25eV のもの両方とも

AlGaNGaN 界面に 1times1020cm 3の電子が全面に存在していることがわかるゲート電圧が-

図 54 キャリア分布(Y=50μm)(a) E =20eVVg=0V

(a) (b)

(d) (c)

T

(b) ET=20eV V =-6V g

(c) E =25eV V =0V T g

(d) E =25eV V =-6V T g

32

-6V のときトラップ準位が 20eV のものはゲート電極直下では電子が存在せず空乏化して

いるが開口部には電子が存在しているトラップ準位が 25eV のものは開口部も電子が空

乏化しているそのためトラップ準位が 20eV の場合ゲート電圧を-6V にしても開口部下

での電子が存在するためドレイン電流を遮断できないそれに対してトラップ準位が 25eV

の場合開口部下の電子も空乏化するためドレイン電流が遮断される

56 まとめ

以上のことよりトラップのエネルギー準位によって開口部の表面電位がゲート電極で制

御されたりされなかったりすることが理論的にあり得るがわかったまたトラップの影

響により実験で得られた結果が説明できることを証明できた

今回のシミュレーションでは電子トラップ型とホールトラップ型の特性の差がはっきり

と現れた結果になったしかし実際には電子トラップ型とホールトラップ型はデジタル

的に分けることはできずアナログ的なものであるため電子トラップ型とホールトラップ

型の中間のような性質を持つトラップも考えられるまたシミュレーションを行うにあ

たり仮定としてトラップ密度を 1times1014cm-2入れ捕獲断面積も 1times10-13cm2と小さい値を

用いているこれらのパラメータを変えることで今回の結果とは違った特性が得られる

そのためパラメータをどのように選び決定するかは非常に重要であり今後も検討が必要で

ある

33

第6章 本研究のまとめ

本研究ではオープンゲートFETを用いてAlGaNGaN HEMT構造結晶でのSiO2AlGaN

界面を評価した

第4章においてオープンゲート FET の Id-Vg特性より SiO2パッシベーションのないオー

プンゲート FET では開口部の AlGaN 層表面電位はゲート電極によって制御されなかった

がSiO2パッシベーションのあるオープンゲート FET では開口部の表面電位がゲート電極

で制御されたこのような現象の原因として SiO2AlGaN 界面にホールトラップ型の界面

準位が存在することで説明した

第5章ではデバイスシミュレーションを行い第 4 章で述べた説明が理論的に正しいか

確かめたシミュレーションの結果より電子トラップではオープンゲート FET の開口部の

表面電位はゲート電極で制御されずホールトラップでは開口部の表面電位はゲート電極

で制御されたことを確認しドレイン電流を遮断することができたこのことより第 4 章

での考察を理論的に証明できた

以上のことより SiO2AlGaN 界面にはホールトラップ型の界面準位が存在している可能

性を示唆したまたホールトラップ型の界面準位が存在するとトランジスタの OFF 耐圧

を向上させることができるので SiO2パッシベーション膜はトランジスタの高耐圧化に利用

できると思われる

一方第 4 章で得られた測定結果は SiO2パッシベーションが理想的な絶縁膜になってい

ない場合言い換えれば導電膜になっている場合でも同様な結果が得られる特にワイド

バンドギャップ半導体の場合深い準位にフェルミ準位がピンニングされると 1times1014Ωcm

以上という非常に高抵抗となり良質な SiO2膜でさえも導電膜として見えてしまうことが

明らかになったワイドバンドギャップ半導体でのパッシベーション膜はこれまでの半導

体における考え方では通用せず今後新しい考え方が必要になると思われる

34

付録1 デバイス作製プロセス

AlGaNGaN HEMT 構造結晶での基本的なデバイス作製プロセスをここで述べるデバ

イス作製の大まかな流れは図1のようになるまず個々の素子を電気的に分離を行うた

めに RIE(Reactive Ion Etching)法で結晶を削り落とし素子間分離を行うつぎにオーミ

ック電極を形成するため TiAl を EB 蒸着法で蒸着しアニールを行う続いてパッシベー

ション膜を堆積させ最後にショットキー電極として EB 蒸着法で NiAu を蒸着する

それぞれのプロセス工程での代表的なプロセス条件を表1に示す

ゲート電極形成

パッシベーション膜堆積

素子間分離

オーミック電極形成

図 1 プロセスフロー

35

表1 プロセス工程(手順と条件)

プロセス工程 プロセス手順条件

1 サンプル へき開

素子間分離プロセス

1 サンプルクリーニング アセトン煮沸3min

超音波洗浄(アセトン)3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

2 メサ用フォトリソグラフィー HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

3 ドライエッチング RIEガス BCl3 20SCCM

出力52W

エッチング時間25minutes

2

4 レジスト除去 アセトン煮沸超音波洗浄

(必要に応じて)リムーバ原液煮沸 3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

オーミック電極形成 3

1 サンプルクリーニング 21 と同じ

36

2 オーミック電極用フォトリソグラ

フィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ti=200ÅAl=2000Å

4 リフトオフ アセトン煮沸3min

超音波洗浄3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブロー

5 熱処理 電気炉650 10min N2雰囲気

パッシベーション膜堆積 4

1 サンプルクリーニング 21 と同じ

37

2 パッシベーション膜用フォトリソ

グラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

純水クリーニングリンス

窒素ブロー

3 パッシベーション膜堆積 EB 蒸着SiO2600Å

4 リフトオフ 34 と同じ

ショットキー電極形成

1 サンプルクリーニング 21 と同じ

2 ショットキー電極用フォトリソグ

ラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)5000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ni=500Å

抵抗加熱蒸着Au=500Å

5

4 リフトオフ 34 と同じ

38

付録2 C-V 特性およびキャリアプロファイル

C-V 測定には通常ショットキーダイオードが使われるショットキーダイオードの断面

図を図1に示すC-V 測定において測定対象の回路モデルはコンデンサと抵抗が並列にな

っている(図 2)そのためオーミック電極からショットキー電極直下までのアクセス抵抗は

誤差になるので電極間隔はできるだけ小さいほうが良い測定は印加した交流電圧信号と

電流の振幅位相差より容量成分と抵抗成分を測定しているAlGaNGaN HEMT 構造の

場合AlGaN 層が絶縁体の働きをするのでゼロバイアスでの容量は AlGaN 層の膜厚と電

極面積AlGaN 層の誘電率で決まる以下にゼロバイアスでの n-GaN と AlGaNGaN

HEMT 結晶での容量を示す

(ⅰ) n-GaN の場合

minus=

=

qkTV

qNt

tS

C

biD

GaNdepletion

depletion

GaN

0

0

2 εε

εε

ただし

(1)

(ⅱ) AlGaNGaN HEMT 構造の場合

AlGaN

AlGaN

tS

C 0εε= (2)

(C容量ε0真空の誘電率εGaNGaN の誘電率εAlGaNAlGaN の誘電率S電極面積

t t tdeple ion空乏層厚さ AlGaNAlGaN 層厚さq電子電荷NDドナー濃度Vbiビルトイン電

圧kボルツマン定数T温度)

Y G

39

C-V Meter ショットキー電極

オーミック電極

C

空乏層 アクセス抵抗

図 2 等価回路図 n型半導体

図 1 断面図

n-GaN の場合S=100times100μm2Vbi=10VND=1times1017cm-3のときt tideple on=100nm と

なり C=8pF 程度となる

C-V 測定を行うとショットキー電極直下部のキャリア濃度を求めることができるつぎ

にその原理を述べる

ドナー濃度を一定としウェハ面で深さ方向の 1 次元で解析をするとまずポアソンの

方程式より

εDqN

dyVd

minus=2

2

(3)

となる

式(3)を解くために境界条件を

VWVdydV

V

Wy

==

=

=

)(0

0)0(

(4)

とするこの条件で式(3)を解くと

yWqNyqNV DD

εε+minus= 2

2 (5)

となるよって空乏層幅 W は

minusminus=

qkTVV

qNW bi

D

ε2 (6)

となるこの空乏層の単位面積あたりの容量は

minusminus

==

qkTVV

qNW

C

bi

D

2

εε (7)

minusminus=

qkTVV

qNC biDε

212 (8)

となり1C2-V 特性の傾きからドナー濃度がわかる

つぎにドナー濃度が一定でない場合を考える微小領域では式(8)が成り立つとすると

40

DqNdVC

d

ε2

12

minus=

(9)

と書くことができるので 1C2を V で微分することよりドナー濃度がわかるまた空乏層

端は式(7)より W=εC なので微小領域の表面からの深さがわかるこの深さ情報とドナー

濃度情報よりキャリアプロファイルが作成できる

d(1C2)dV

1C2 ND[cm-3]

Depth[nm] Vg

図 3 1C2-Vg プロット図 図 4 キャリアプロファイル

41

付録 3 TLM 法とコンタクト抵抗

コンタクト抵抗を測定するにはクロスケルビン法や TLM(Transmission Line Model)法

が用いられるプロセス技術の確立していない GaN 系半導体ではプロセスが容易な TLM

法がよく用いられている

TLM 法の代表的はマスクパターンを図1に示すTLM 法では電極間隔を変化させなが

ら各電極間での抵抗値を調べることでシート抵抗(RS)とコンタクト抵抗(RC)が求められる

その原理を以下に示す

各電極間の等価回路モデルは図2のようになる電極間の抵抗は距離(L)に比例し幅(W)

に反比例するまたコンタクト抵抗は電極幅に反比例すると考えられるそのため測定

される抵抗(R)は

WR

WLR

R CS 2+= (1)

となる式1より L を x 軸R を y 軸にプロットするとy 軸切片が2RCW となり RCが

計算できるまた傾きから RSがわかる(図 3)

5μm 10μm 15μm 20μm 25μm 30μm

100μm

図1 TLM マスクパターン

切片=2RCW

傾き=RsW

測定値 線形近似

電極

RS RC RC

R

半導体基板 図 2 等価回路モデル

0 L

図 3 L-R プロット図

42

MOSFET 等の電子デバイスでは電流はウェハを横方向に流れるそのためコンタクト抵

抗は電極の幅にのみ依存すると考えているしかし物性的にはコンタクト抵抗は面積に

依存すると考える方が妥当であるそこでコンタクト抵抗が面積と電極幅にどのように影

[

0[V]一定としてい

る図 4 の微小区間の等価回路は図 5 のようになるこの等価回路より

響を受けるかを考える

電極のモデルを図 4 に示す電極は幅 W cm]とし電極の単位面積あたりの抵抗をρC[Ω

cm2]とするまた半導体のシート抵抗を RS[Ω]として電極の電位を V

)(xS IW

dxRdV = (2)

)(xVWdI =C dxρ

(3)

となる式変形すると

)(xS I

WR

dxdV

= (4)

)(xVWdI=

Cdx ρ (5)

式(4)をxで微分すると

ρc [Ωcm2]

Rs [Ω]

V0 [V] 電極 W [mm]

図 4 FET の電極モデル(2 次元)

半導体

43

dI

+x 方向

V(x)+dV ρc (Wdx) V(x)

Rs dxW I(x)-dI I(x)

図 5 微小区間での回路図

)(2

2

xS I

WR

dxVd= (4rsquo)

式(4rsquo)に式(5)を代入すると

)(2

2

xC

S VR

dxVd

ρ= (6)

γ2=Rsρcとすると xx BeAexV γγ += minus)( (7)

xrarr-infinで V(x)=0x=0 で V=V0より A=0B=V0 よって式(7)は xeVxV γ

0)( = (8)

となるまた I(x)については式(5)より

x

c

eVWdxdI γ

ρ 0= (9)

x

c

eVWxI γ

γρ 0)( = (10)

式(8)(10)より x=0 での抵抗 R は

WRR

W

WVWV

xIxVR

cs

c

sc

c

c

ρρ

ρ

γρ

γρ

==

===

0

0

)()(

(11)

44

となるよって電極の抵抗は W に反比例するそのため電極幅で規格化したものをコン

タクト抵抗とし

CSC RR ρ= [Ωmm] (12)

で定義するまた式(12)よりコンタクト抵抗はシート抵抗のルートに比例するのでシート抵

抗が大きいとコンタクト抵抗も悪く見える

45

付録 4 時間変化なしの場合の電子占有率(fT)の導出

トラップの電荷捕獲放出過程は伝導帯電子を捕獲する(e-capture)伝導帯に電子を放

出する(e-emit)価電子帯のホールを捕獲する(p-capture)価電子帯にホールを放出する

(p-emit)の 4 種類が考えられるそれぞれの反応速度は以下の 4 つの式で与えられる

(ⅰ) e-capture

)1( TnT fnC

dtdf

minus= (1)

(ⅱ) e-emit

TnT fe

dtdf

minus= (2)

(ⅲ) p-capture

TpT fpC

dtdf

minus= (3) (iv) ホール放出 (iii) ホール捕獲

(i) 電子捕獲 (ii) 電子放出

ホール

電子

トラップ

(ⅳ) p-emit

)1( TpT fe

dtdf

minus= (4)

(fTトラップの電子占有率t時刻n電子密度pホール密度Cn電子捕獲係数Cpホー

ル捕獲係数en電子放出係数epホール放出係数)

電子捕獲係数とホール捕獲係数はそれぞれ Cn=σnvthnCp=σpvthp(σn電子の捕獲断面積

σpホールの捕獲断面積vthn電子の熱平衡速度vthpホールの熱平衡速度)で表せるま

た熱平衡速度は 3kT2=m ve thn22=mpvthp22 である式 1~4 をまとめて整理すると

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (5)

となる

つぎに熱平衡状態(全てのフェルミ準位EFが一致)で時間変化がないときについて考え

るまずトラップの電子占有率はフェルミ分布となるとして

46

minus

+=

kTEE

fFT

T

exp1

1 (6)

(ETトラップ準位)

とする伝導帯での電子密度の時間変化はトラップによる電子の捕獲と放出の 2 通りなの

TnTTnT feNfCnNdtdn

+minusminus= )1( (7)

(NTトラップ密度)

となる時間変化なしとすると dndt=0 なので enについて整理すると

T

Tnn f

fnCe minus=

1 (8)

となるここで式(8)に式(6)を代入すると

minus

+

minus

+minus

minusminus=

kTEE

kTEE

CkT

EENe

FT

FT

nFC

Cn

exp1

1

exp1

11

exp (9)

nFTFC

Cn CkT

EEkT

EENe

minus

minusminus= expexp (10)

nnTC

Cn CnCkT

EENe 1exp =

minusminus= (11)

minusminus=

kTEE

Nn TCC exp1 (12)

となりenはトラップの準位と捕獲断面積で決まることがわかる同様にして

( TpTTpT feNfCpNdtdp

minusminus= 1 ) (13)

より

47

ppVT

VT

Tpp CpC

kTEE

Nf

fpCe 1exp1

=

minusminus=

minus= (14)

minus

=kT

EENp TV

V exp1 (15)

となる

以上のことを利用して式(5)を変形するまず式(5)に式(11)と式(14)を代入すると

( ) ( TpTpTnTnT fCpfpCfCnfnC

dtdf

minus+minusminusminus= 11 11 )

)

(16)

となる時間変化なし(dfTdt=0)として fTについて整理すると

( ) ( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (17)

となりトラップの電子占有率は電子密度ホール密度の関数になる

48

謝辞

本研究の遂行にあたって終始懇切なる御指導と御鞭撻を頂きました徳島大学工学部電

気電子工学科 大野泰夫 教授に心より感謝の意を表します

本研究を進めるにあたり適切な御指導と有益なご教示を賜りました徳島大学工学部電

気電子工学科 新谷義廣 教授並びに徳島大学工学部電気電子工学科 酒井士郎 教授に深

く感謝いたします

本研究を進めるにあたり御指導を賜りました徳島大学工学部電気電子工学科 富永喜久

雄 助教授ならびに徳島大学工学部電気電子工学科 講師 直井美貴先生西野克志先生助

手 江南先生に深く感謝します

本研究を進めるにあたり多大なご尽力を賜りました文部科学技官 稲岡武氏に深く感謝

いたします

本研究を進めるにあたり御指導を賜りました徳島大学サテライトベンチャービジネス

ラボラトリー ポストドクター 敖金平氏に深く感謝します

共に議論を重ねた研究員 西薗和博氏をはじめ大野研究室ならびに新谷研究室酒井研究

室サテライトベンチャービジネスラボラトリーナイトライドセミコンダクター株式会

社の皆様に心より感謝いたします

最後に本年度で定年退官される文部科学技官 近藤俊昭氏には研究室配属時より研究だ

けでなく将来設計においても有益なご教示を賜りました近藤技官は大変な情報通でおら

れ毎日午後 5 時以降に学生室に来られては昔の電気電子工学科や学生間の恋愛状況を熱

心に語られておりました研究の合間に近藤技官の話に耳を傾けながら一服するのが大野

研究室での日課でありましたここに近藤技官のこれまでのご活躍に敬意を表すると共に

本研究を進めるにあたり多大なご尽力を賜りましたことに深く感謝します

49

参考文献

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ラグのシミュレーション 電子情報通信学会 ED 91-141 (1992)

51

著者のこれまでの研究発表

著論文

主著論文

1 菊田大悟 敖金平 大野泰夫 ldquoオープンゲート FET による AlGaNGaN HEMT 構造

の表面準位測定rdquo 信学技報 ED2002-210 (2002)

共著論文

1 Katsushi Nishino Daigo Kikuta Shiro Sakai ldquoBulk GaN growth by direct

synthesis methodrdquo Journal of Crystal Growth 237-239 pp922-925 (2002)

2 Jin-Ping Ao Daigo Kikuta Yasuo Ohno ldquoCopper-Gate AlGaNGaN HEMTs with

Low Gate Leakage Currentrdquo 信学技報 ED2002-211 (2002)

学術講演会発表 講演会名 発表年月日 題目 発表者

応用物理学

会学術講演

2002 年 9月 26 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

電子情報通

信学会 電子デバイス

研究会

2002 年 10月 10 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

52

  • プロセス手順条件
  • 素子間分離プロセス
Page 18: AlGaN/GaN HEMT 構造表面準位の電気的評価 に関する研究ohnolab.deca.jp/wp-content/lab_data/pdf_a/2003_D_Kikuta_doc.pdf · イスシミュレーションによる評価も行った。

43 オープンゲート FET の I-V 特性

まずサンプル AB の Id-Vd特性を図 42 に示すチャネル部全面に金属ゲートのある通常

の MES 型の場合(図 42(a)(d))サンプル AB ともトランジスタとして機能していること

がわかるオープンゲート FET のパッシベーション膜なしの場合(図 42(b)(e))ゲート電

極直下部でのみドレイン電流を制御できるのでドレイン電流を遮断できないほ

型の特

性になっているそれに対してオープンゲート FET のパッシベーション膜ありの場合(図

42(c)(f))サンプル A ではまともなトランジスタの Id-Vd特性となりサンプル B でもパ

ッシベーション膜なしの場合に比べるとドレイン電流がより多く制御されていることがわ

かる

つぎにオープンゲート FET の Id-Vg特性を図 43 に示すまずサンプル A では全面ゲー

ト金属を付けてある通常 MES 型の場合理想的な Id-Vg 特性となっているオープンゲー

ト FET でパッシベーションとしての SiO2 なしの場合ドレイン電流はしきい値まではゲ

ート電極直下部の電流減少分があるのでドレイン電流は減少しているが開口部はゲート

電極で制御できずドレイン電流を遮断できていないそれに対して SiO2ありの場合開口

部の電位がゲート電極で制御されドレイン電流を遮断できているサンプル B でも通常

MES 型および SiO2なしのオープンゲート FET の場合サンプル A と同様な特性を示して

いるSiO2 ありのオープンゲート FET の場合サンプル A と違ってドレイン電流を遮断

できていないが SiO2なしに比べるとドレイン電流を減少分が多いこのことはゲート電極

の幅が変わっていると考えられるので gmよりゲート電極幅を見積もってみるFET の直線

領域における相互コンダクタンス(gm)は

LVWC

g dim

micro= (41)

(μ移動度Wゲート幅Ci絶縁膜容量Vdドレイン電圧Lゲート長)

で表されるそこで SiO2 なしのオープンゲート FET と SiO2 ありのオープンゲート FET

の相互コンダクタンスの比からゲート幅が見積もれる

mnp

mwpnpwp g

gWW = (42)

17

18

0 5 100

Vd [V]

0 5 100

1

2

I d [m

A]

Vd [V]

Vg 0 to ndash10V ndash1V step

0 5 10 50

1

2

I d [m

A]

Vd [V]

Vg 0 to ndash10V ndash1V step

0 5 10 150

Vd [V]

0 5 10 150

1

2

Vg 0 to ndash8V ndash1V step

I d [m

A]

Vd [V]

0 5 10 150

1

2Vg 0 to ndash8V ndash1V step

I d [m

A]

Vd [V]

15

1

2

I d [m

A]

Vg 0 to ndash10V ndash1V step

15

1

1

2Vg 0 to ndash8V ndash1V step

I d [m

A](d)

(e)

(f)

図 42 オープンゲート FET の Id-Vd特性 (a) サンプル A 通常 MES 型 (b) サンプル A パッシベーションなし (c) サンプル A パッシベーションあり (d) サンプル B 通常 MES 型 (e) サンプル B パッシベーションなし (f) サンプル B パッシベーションあり

(c)

(b)

(a)

(WwpSiO2ありのゲート幅WnpSiO2なしのゲート幅gmwpSiO2ありの相互コンダクタン

ndash10 ndash5 00

10

20

30

40

Vg [V]

I d [μ

A]

SiO2なし

SiO2あり

全面ゲート金属

Vds=01V

ndash15 ndash10 ndash5 00

10

20

30

40

Vg [V]

I d [μ

A]

SiO2なし

SiO2あり

全面ゲート金属

Vds=01V

(b) (a)

図 43 オープンゲート FET の Id-Vg特性 (a)サンプル A (b)サンプル B

スgmnpSiO2なしの相互コンダクタンス)

式(42)を用いて実際に計算してみると Wnp=6μmgmwp=106times10-6Sgmnp=50times10-7S と

すると Wwp=127μm となり6~7μm ほどゲート幅が大きくなっている

これらの結果よりサンプル AB とも開口部の表面電位が両側のゲート電極に制御されて

いることが示唆されているこのような現象が起こる原因として SiO2AlGaN 層界面にホ

ールトラップ型の界面準位が存在することで説明できる[12]

44 電子トラップとホールトラップ

本論文でいう電子トラップとホールトラップの定義について述べるまず電子トラッ

プとはトラップの帯電量が伝導帯の電子と交換速度が速いために伝導帯の電子の量つま

り電子の擬フェルミ準位によって決まるものをいう逆にホールトラップとはトラップの

帯電量が価電子帯のホールと交換速度が速いために価電子帯のホールの量つまりホー

ルの擬フェルミ準位によって決まるものをいう

一般に深い準位のモデルには Shockley-Read-Hall(SRH)統計が用いられるそれによる

とトラップの電子占有率 fTは以下のようになる

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (43)

(t時刻n電子濃度pホール濃度Cn電子捕獲係数Cpホール捕獲係数en電子放出係

数epホール放出係数)

19

式(43)において時間変化しないとすると dfTdt=0 となりfTについて整理すると

)()( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (44)

となる(付録 4 参照)

この fT が電子の擬フェルミ準位(Efn)とホールの擬フェルミ準位(Efp)に対してどのように

変化するのかシミュレーションしてみるシミュレーションするのは窒化ガリウムとして

各パラメータを表 41 のようにしたトラップの準位を価電子帯より 10~25eV のものま

で変化させたときの fTの変化を図 44(a)~(e)に示す

表 41 fTシミュレーションのパラメータ

パラメータ 値

禁制帯幅 (Eg) 342 [eV]

電子有効質量 (me) 0228

ホール有効質量 (mp) 06

伝導帯有効状態密度 (NC) 274times1018 [cm-3]

価電子帯有効状態密度 (NV) 117times1019 [cm-3]

電子捕獲断面積 (σe) 1times10-13 [cm2]

ホール捕獲断面積 (σp) 1times10-13 [cm2]

図 44(a)~(e)よりトラップ準位が 10~15eV までは fTが大部分でホールの擬フェルミ準

位によって決まっていることがわかるまた20~25eV まででは大部分で電子の擬フェ

ルミ準位によって決まっている172eV のものはトラップが中間的な性質を示している

本論文では電子の擬フェルミ準位でトラップの帯電量が決まるトラップを電子トラップ

ホールの擬フェルミ準位でトラップの帯電量が決まるトラップをホールトラップとしたが

実際にはトラップの準位が伝導帯に近い場合電子トラップとなり価電子帯に近い場合

ホールトラップになっていることがわかる

これらのことより電子トラップ(ET)は電子の擬フェルミ準位に従うのでトラップを含む

領域は n 型半導体に似た性質を示すようになりホールトラップ(HT)はホールの擬フェル

20

ET=20eV

5 1 15 2 25 3Efn [eV] 005

115

225

335

Efp [eV]0

02

04

06

08

1

fT

ET=172eV

0 05 1 15 2 25 3 35Efn [eV] 05

115

225

3

Efp [eV]0

02

04

06

08

1

fT

ET=15eV

0 05 1 15 2 25 3 35Efn [eV] 0

051

152

253

35

Efp [eV]0

02

04

06

08

1

fT

ET=10eV

05 1 15 2 25Efn [eV] 051

152

253

35

Efp [eV]0

02

04

06

08

1

fT

ET=25eV

01 15 2 25 3 35Efn [eV] 0

051

152

253

Efp [eV]0

02

04

06

08

1

fT

(d)

(b) (a)

(c)

(e) 図 44 fTシミュレーション

(a)ET=10eV (b)ET=15eV

(c)ET=172eV (d)ET=20eV

(e)ET=25eV EV EC

35

EC 05

EV

EC

0EV

3 35EC

0EV EC

EV EC

EV

EC EV

35

EC

0

EV

EC

EV 35EC

0 0EV

ミ準位に従うので p 型半導体に似た性質を示すようになるそこで n-ET-n 型半導体接合

n-HT-n 型半導体接合p-ET-p 型半導体接合p-HT-p 型半導体接合のバンド図を考えてみ

るまず n-ET-n 型半導体接合の場合電子トラップが n 型半導体に似た電位分布を示し電

子トラップを含む部分は傾斜を持った電位分布になる(図 45(a))n-HT-n 型半導体接合の

場合ホールトラップを含む部分は p 型半導体に似た電位分布となるので左側の接合が pn

接合の逆方向となり右側が順方向となるので印加した電圧のほとんどは左側に印加され

る(図 45(b))p-ET-p 型半導体接合の場合右側の接合が pn 接合の逆方向となるので印加

した電圧の大部分は右側の接合に印加される(図 45(c))p-HT-p 型半導体接合の場合ホー

21

(b) (a)

EC

EV

EF

EC

EV

EF EV

EF

EV

EF EC

HT 型

ET 型

ET 型 n 型

n 型

n 型 n 型

p 型 (d)

p 型 p 型

p 型 (c)

EC

HT 型

図 45 トラップを含む pn 接合のバンド図 (a)n-ET-n 型 (b)n-HT-n 型 (c)p-ET-p 型 (d)p-HT-p 型

ルトラップを含む部分は傾斜を持つようになる(図 45(d))

45 オープンゲート FET の I-V 特性の考察

実験結果より SiO2 ありのオープンゲート FET では開口部の電位を両側のゲート電極で

制御できドレイン電流を遮断することができた逆に SiO2 なしのオープンゲート FET

ではドレイン電流を遮断できなかったこのような現象について SiO2 と AlGaN 層の界面

のトラップで説明する

説明に先立ってショットキー電極を 2 つの種類に分類する1つはショットキー電極の

フェルミ準位が半導体のミッドギャップより伝導帯側にピンニングされ半導体表面で電

子が多くなっているものであり(図 46(a))もう一方はショットキー電極のフェルミ準位が

半導体のミッドギャップより価電子帯側にピンニングされ半導体表面でホールが多くな

っているものである(図 46(b))本論文では前者を N 型のショットキー電極後者を P 型

22

(b) (a)

06eV

EV

EF

EC ΦB=08eV

26eV

EV

EF EC

ΦB=08eV

図 46 ショットキー電極の分類 (a) N 型ショットキー電極 (b) P 型ショットキー電極

のショットキー電極と呼ぶ

前項で電子トラップを含む領域ではその部分は n 型半導体の電位分布を示しホールト

ラップを含む領域ではその部分は p 型半導体の電位分布を示すことを説明したその理論

をオープンゲート FET に用いる

オープンゲート FET の断面図(図 47)で2DEG の電位を 0V としショットキー電極に負

の電位を印加した状態でショットキー電極から AlGaN 層表面を通って 2DEG へのバン

ド図を図 48に示すバンド図はショットキー電極がN型の場合とP型の場合SiO2AlGaN

界面が電子トラップ(ET)の場合とホールトラップ(HT)の場合の組み合わせで 4 種類考えら

れるまずショットキー電極が N 型であり SiO2AlGaN 界面が電子トラップの場合(図

48(a))界面が電子トラップなのでその部分は n 型半導体と考えられるそのため電極部-

界面-2DEG は n-n-n 型半導体接合のため界面の電位は傾斜を持つショットキー電極が P

型であり界面が電子トラップ型の場合(図 48(b))p-n-n 型半導体接合と考えられるのでシ

ョットキー電極と界面が pn 接合の逆方向となり電位差はこの部分に集中しAlGaN 層の

表面の電位は 2DEG の電位とほぼ同じになるつぎにショットキー電極が N 型で界面がホ

ールトラップ型の場合(図 48(c))n-p-n 型半導体接合と考えられショットキー電極と界

面は pn 接合の順方向となるしたがってショットキー電極と界面には大きな電位差は生じ

23

(d)

(b)

(c)

(a)

GaN

AlGaN 界面

電極

GaN

AlGaN 界面 電極 Ec

Ef

Ev ショットキー電極

界面 ET型HT型

AlGaN

2DEG n型

図 47 オープンゲート FET の断面図

図 48 オープンゲート FET の電位分布 (a)N-E-n 型 (b)P-E-n 型 (c)N-H-n 型 (d)P-H-n型

ず電極に印加した電位は AlGaN 層と 2DEG の間に印加される最後にショットキー電極

が P 型で界面がホールトラップの場合(図 48(d))p-p-n 型半導体接合になるのでショット

キー電極と界面には大きな電位差が生じず電極に印加した電圧は界面と2DEG の間に印

加される

以上のことよりオープンゲート FET 断面図で電位分布を考えると図 49 のようになる

N-ET-n 型P-ET-n 型の場合開口部の電位はゲート電極で制御できないので開口部の電

位は2DEG の電位とほぼ同じになる(図 49(b))N-HT-n 型P-HT-n 型の場合開口部の

電位はゲートの電位と一致する(図 49(c))

これらのことよりオープンゲート FET の Id-Vg特性を考えると図 410 のようになると

思われるまずN-HT-n 型P-HT-n 型の場合界面の電位はゲート電極の電位と等しい

ので通常の FET と同様に電流は減少するP-ET-n 型の場合0~VTV まではゲート直下部

の電流減少分があるためドレイン電流は減少するがオープン部の界面の電位はゲート電極

の電位で制御できないのでドレイン電流は流れたままであるN-ET-n 型の場合界面での

抵抗とAlGaN層の抵抗の大小関係で特性が変化するので一概に2つの場合には分類できな

いこれらの分類は pn 接合の逆方向の抵抗は極めて高く半絶縁性部分よりも高いという

24

界面 E 型H 型

ショットキー電極 N 型P 型

AlGaN Id

N-H-n 型 N-E-n 型

P-E-n 型

0 VT

Ψfn

Vg

オープン部 ゲート ゲート

Ψs

Ψs (界面)

Ψfn (チャネル)

Vg

オープン部 ゲート ゲート

2DEG n 型

Vg

図 410 オープンゲート FET の Id-Vg 特性概念図

図 49 界面のバンド図 (a) オープンゲートFETの断面図

(b) N-E-n 型P-E-n 型 (c) N-H-n 型P-H-n 型

前提のため抵抗層の長さや GR センターの濃度が極端な値の場合は異なってしまう可能

性はある

測定結果(図 43)と概念図(図 410)を比較すると今回作製した SiO2ありの FET には3つ

の可能性があるN-HT-n 型P-HT-n 型かN-ET-n 型で AlGaN 層の抵抗が非常に高い場

合である今回の FET の AlGaN 層はアルミ組成 03 程度でそれほど高くなくまたゲー

トリーク電流も比較的大きいので前2者のいずれかになっていると思われるすなわち

界面準位はホールトラップ型である一方SiO2無しの場合は N-ET-n 型または P-ET-n 型

及び界面層の抵抗が AlGaN 層の抵抗より高いホールトラップ型の界面準位の場合も考え

られる界面準位による界面の電気伝導度とは界面に接した AlGaN 中のキャリアが伝導

を担うのでワイドバンドギャップの場合ピンニング準位によっては大きな抵抗になっ

てしまう場合もあり得る

SiO2 付きの場合構成は N-HT-n 型P-HT-n 型のいずれかであることが推定された

25

GaAs の場合はショットキー電極のバリア高が 08eV 程度有ればピンニング準位が充満帯

に近いのでP型になる[10]GaNの場合ではバリア高が08eV程度ではまだ伝導帯に近く

N型であると考えられるこれを調べるためにオープンゲート FET においてチャネル両側

端おいた2つのゲート電極に異なった電位を与えた場合について測定を行った

界面準位が HT 型の場合チャネルとの間は pn 接合逆バイアスと同じで AlGaN 層中に電

位勾配が形成される表面の2つのショットキー電極間に電位差を与えた場合にはショッ

トキー電極-界面-ショットキー電極が N-HT-N 型か P-HT-P 型の構成になるこれらの場合

の電位分布は図 411 に示すようになるN-HT-N 型の場合は界面準位部の電位は両ショット

キー電極の低い方の電圧になりP-HT-P 型の場合には両電極電位を線形につないだ斜めの

電位分布になる一方の電極に一定の負バイアス Vg2を与え他方の電極の電圧をゼロから

負の方向に変化させた場合N-HT-N 型では表面電位はVg1=Vg2までは低い電位のVg2にな

るためチャネル電流は変わらずVg2以下になるとVg1が制御するために減少する一方

P-HT-P 型の場合には表面電位はVg1の影響を半分受けチャネル電流はVg1Vg2の平均電

圧で制御された形となるその様子を図 412 に模式的に示した

実際にオープンゲート FET で測定した Id-Vg特性を図 413 に示す測定はソースドレイ

ン電極間に 01V 印加しゲートバイアスは片側(Vg2)を 0V-2V-4V-6V-8V と固

定し他方のゲートバイアス(Vg1)を 0V から負の方向へ掃引した掃引には1本あたり

約1時間をかけている概念図(図 412)と実測図(図 413)を比較すると SiO2ありのオ

ープンゲート FET は予想通り N-HT-N 型でショットキー電極がN型であることを示して

いる

ゲート1

ゲート2

界面

界面 ゲート1

ゲート2 (a) (b)

Ef

Ec

Ev

Ef Ev

Ec

図 411 オープンゲート FET の電位分布 (a)P-H-P 型 (b)N-H-N 型

26

ndash8 ndash6 ndash4 ndash2 00Vg1 [V]

ndash4Vndash6V

20

40Vg2=0V

ndash2V

Vd=01V破線理想的なホール

トラップの線

Vg1=Vg2

N-H-N 型

P-H-P 型

Id

I d [μ

A]

Vg1

図 412 両側ゲートに異なるバイアスを印

加した Id-Vg特性概念図 図 413 両側ゲートに異なるバイアスを

印加した Id-Vg 特性実測図

46 まとめ

今回オープンゲート FET を用いて AlGaNGaN HEMT 構造結晶の表面準位を評価し

たSiO2なしの場合ドレイン電流は制御できなかったSiO2ありの場合ドレイン電流

を制御できたまたSiO2ありのオープンゲート FET において 2 つのゲート電極に異なっ

た電位を印加した場合オープン部の電位は低い側の電位に支配されたこれらのことは

SiO2と AlGaN 界面にホールトラップ型の準位が存在することで説明できた

27

第5章 デバイスシミュレーションを用いた表面準位の考察

51 はじめに

第 4 章においてオープンゲート FET で開口部にホールトラップ型の表面準位が存在する

と開口部の電位がゲート電極で制御できることを推察した第 5 章ではこの推察の裏付け

としてデバイスシミュレータを用いて理論的に考察する

今回用いたデバイスシミュレータは ISE 社の DESSIS であるこのシミュレータではワ

イドバンドギャップ半導体のシミュレーションが行えるほか 3 次元のシミュレーションも

行うことができるオープンゲート FET ではドレイン電流をゲート電極と平行に流すため

3 次元のシミュレーションを行う必要がありその点で DESSIS は最適であった

52 デバイスシミュレーション

デバイスシミュレーションとは半導体デバイスの電気的特性を予測するツールである

主にデバイス構造の最適化などに用いられている結晶成長プロセス技術の成熟した Si

半導体ではイオン注入や拡散のシミュレーションができるプロセスシミュレーションから

LSI の回路シミュレーションまで一貫しておこなうことができるようになっている

デバイスシミュレーションは基本的にポアソン方程式とキャリア輸送方程式の2つを連

立して解いているまずコンタクトや界面での境界条件とキャリア分布でポアソン方程

式を解きデバイス内のポテンシャルを求めるその後各キャリアに対する輸送方程式を

このポテンシャルのもとで解くこの過程を繰り返すことで最終的な解を求めている

輸送方程式にはボルツマン輸送方程式が用いられているしかしボルツマン輸送方程

式は一般に複雑で解析的に解くことは不可能であるそこで様々な近似を行うことで解析

的に解けるようにしている近似法としては一般的にはドリフト拡散法が用いられている

この近似はキャリアの流れをドリフトと拡散で表しているこのモデルでほとんどのデバ

イスにおいてシミュレーションを行うことができるしかし今日の微細トランジスタや

GaAs などのシミュレーションにおいてはホットキャリア効果や速度オーバーシュートが

あり正確なシミュレーションを行うことができないこのような場合にはエネルギー保存

則を含めたエネルギー輸送モデル(緩和時間近似法ハイドロダイナミック法エネルギ

28

ーバランス法とほぼ同義)が使われるまた格子温度が問題になる場合には格子温度モ

デルなども取り入れられる

一方ボルツマン輸送方程式を直接シミュレーションしているものがモンテカルロ法で

あるモンテカルロ法は計算機上で与えられた条件のなかで実際にキャリアを自由に走行

させ各散乱に応じてキャリアを散乱させるその後再度キャリアを自由走行させる過程

を一定時間繰り返し最終的な解を得るこの方法はボルツマン輸送方程式を近似していな

いため近似による誤差はないが個々のキャリアについて計算を行うため膨大な時間を要す

るまたシミュレーションの精度はいかにキャリア輸送機構を計算機上に再現するかに

よって決まり高精度のシミュレーションはそれほど容易ではない

本研究ではホットキャリアや速度オーバーシュートなどの現象は起こらないと考えられ

るので最も一般的なドリフト拡散法でシミュレーションを行っている

53 シミュレーション構造

今回シミュレーションした構造を図 51 に示す結晶は AlGaNGaN HEMT 構造とし

AlGaN 層をアルミ組成比 020膜厚 30nm としGaN 層を膜厚 2μm としたAlGaNGaN

界面にはピエゾ効果による固定電荷として正の電荷を 1times1013cm-2導入したまた計算上

の収束性を上げるため AlGaNGaN 結晶ともアクセプタを計算結果に問題の出ない程度で

ある 1times1014cm-3導入してあるオープンゲート FET はチャネル長 10μmチャネル幅 5

μmゲート幅 06μmtimes2開口部幅 38μm とし開口部には SiO2を 60nm 堆積したも

のであるソースドレイン電極は直方体の側面の AlGaNGaN 界面に対向するような形

Y X

Z

Source

Gate

AlGaN

GaN

SiO2

図 51 シミュレーション構造

29

で付けてありオーミックになるように仕事関数を指定してあるゲート電極はショット

キー障壁高さが 1eV とした

54 トラップのモデル

一般に化合物半導体における界面表面準位は離散的とされているそこでシミュレー

ションの界面準位は単一の準位のものとしたトラップは電子を捕獲することで電荷中性

になるドナー型のものとホールを捕獲(電子を放出)することで電荷中性になるアクセプ

タ型のものに分類することができる今回はドナー型のトラップとしてあるまたトラッ

プの捕獲断面積は深い準位の場合原子のオーダーであるといわれているので 1times10-13cm2

としたこのようなトラップを SiO2と AlGaN 層界面に 1times1014cm-2導入してあるこれは

界面の原子のほとんどがトラップとなっている計算であるSiO2AlGaN 界面には負の電荷

を 5times1013cm-2導入しトラップの半分が電荷中性となっているとしてある

55 シミュレーション結果

シミュレーションはソースドレイン間電圧を 01V としトラップのエネルギー準位を

伝導帯から 15eV のものから 25eV のものまで変化させながらそれぞれにおいて Vgが 0

~-8V までの Id-Vg特性をシミュレーションしたその結果を図 52 に示すまず開口部

にも金属ゲートを付けた通常の FET 構造の場合しきい値が-52V 程度でありgmが 13

ndash8 ndash6 ndash4 ndash2 00

50

100

Vg [V]

I d [μ

A]

ET=150eV

220ndash250eV

200eV

Metal Gate

図 52 シミュレーション結果

(Id-Vg特性)

30

times10-5S であったgmは

dm VdL

Wg 0microεε

= (51)

(μ移動度εAlGaN の比誘電率ε0誘電率dAlGaN の膜厚Wゲート幅Lゲート

長Vdドレイン電圧)

で表されるシミュレーション結果の gmは式(51)で計算される理論値と合致しており正確

なシミュレーションがなされていると思われる

シミュレーション結果よりトラップ準位が 15~20eV のものはドレイン電流を遮断でき

ていないが 22~25eV のものはドレイン電流を遮断できており実験結果とほぼ同じ特性が

得られたもう少し詳しく解析するためにチャネル中央(ソース電極からドレイン電極へ 5

μm の位置)の断面でのバンド図を図 53 に示すゲート電圧が 0V のときトラップ準位

が 20eV25eV のもの両方ともフェルミ準位が 0V 付近で一致しているつぎにゲート電圧

31

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4ndash5ndash4ndash3ndash2ndash1012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

(b) (a)

(c) (d)

5

図 53 シミュレーション結果(バンド図) (a) ET=20eV Vg=0V (b) ET=20eV Vg=-2V (c) ET=25eV Vg=0V (d) ET=25eV Vg=-2V

が-2V のときトラップ準位が 20eV のものはゲート電極直下部のフェルミ準位は 2V 高く

なっているが開口部のフェルミ準位は 0eV で変化していないそれに対してトラップ準位

が 25eV のものは開口部のフェルミ準位もゲート電極直下部のフェルミ準位と同じように

約 2V 高くなっているまたトラップ準位が 20eV のものでは X=0644μm の場所でス

パイク状にバンドが曲がっているこれはフェルミ準位がなだらかに 0~2V に変化してい

るのに対して X=0644μm で界面準位によるピンニングにより 10V だけ急峻に変化させ

られていることによって生じているつぎに同じ断面での電子濃度分布を図 54 に示す

図 54 よりゲート電圧が 0V のときはトラップ準位が 20eV25eV のもの両方とも

AlGaNGaN 界面に 1times1020cm 3の電子が全面に存在していることがわかるゲート電圧が-

図 54 キャリア分布(Y=50μm)(a) E =20eVVg=0V

(a) (b)

(d) (c)

T

(b) ET=20eV V =-6V g

(c) E =25eV V =0V T g

(d) E =25eV V =-6V T g

32

-6V のときトラップ準位が 20eV のものはゲート電極直下では電子が存在せず空乏化して

いるが開口部には電子が存在しているトラップ準位が 25eV のものは開口部も電子が空

乏化しているそのためトラップ準位が 20eV の場合ゲート電圧を-6V にしても開口部下

での電子が存在するためドレイン電流を遮断できないそれに対してトラップ準位が 25eV

の場合開口部下の電子も空乏化するためドレイン電流が遮断される

56 まとめ

以上のことよりトラップのエネルギー準位によって開口部の表面電位がゲート電極で制

御されたりされなかったりすることが理論的にあり得るがわかったまたトラップの影

響により実験で得られた結果が説明できることを証明できた

今回のシミュレーションでは電子トラップ型とホールトラップ型の特性の差がはっきり

と現れた結果になったしかし実際には電子トラップ型とホールトラップ型はデジタル

的に分けることはできずアナログ的なものであるため電子トラップ型とホールトラップ

型の中間のような性質を持つトラップも考えられるまたシミュレーションを行うにあ

たり仮定としてトラップ密度を 1times1014cm-2入れ捕獲断面積も 1times10-13cm2と小さい値を

用いているこれらのパラメータを変えることで今回の結果とは違った特性が得られる

そのためパラメータをどのように選び決定するかは非常に重要であり今後も検討が必要で

ある

33

第6章 本研究のまとめ

本研究ではオープンゲートFETを用いてAlGaNGaN HEMT構造結晶でのSiO2AlGaN

界面を評価した

第4章においてオープンゲート FET の Id-Vg特性より SiO2パッシベーションのないオー

プンゲート FET では開口部の AlGaN 層表面電位はゲート電極によって制御されなかった

がSiO2パッシベーションのあるオープンゲート FET では開口部の表面電位がゲート電極

で制御されたこのような現象の原因として SiO2AlGaN 界面にホールトラップ型の界面

準位が存在することで説明した

第5章ではデバイスシミュレーションを行い第 4 章で述べた説明が理論的に正しいか

確かめたシミュレーションの結果より電子トラップではオープンゲート FET の開口部の

表面電位はゲート電極で制御されずホールトラップでは開口部の表面電位はゲート電極

で制御されたことを確認しドレイン電流を遮断することができたこのことより第 4 章

での考察を理論的に証明できた

以上のことより SiO2AlGaN 界面にはホールトラップ型の界面準位が存在している可能

性を示唆したまたホールトラップ型の界面準位が存在するとトランジスタの OFF 耐圧

を向上させることができるので SiO2パッシベーション膜はトランジスタの高耐圧化に利用

できると思われる

一方第 4 章で得られた測定結果は SiO2パッシベーションが理想的な絶縁膜になってい

ない場合言い換えれば導電膜になっている場合でも同様な結果が得られる特にワイド

バンドギャップ半導体の場合深い準位にフェルミ準位がピンニングされると 1times1014Ωcm

以上という非常に高抵抗となり良質な SiO2膜でさえも導電膜として見えてしまうことが

明らかになったワイドバンドギャップ半導体でのパッシベーション膜はこれまでの半導

体における考え方では通用せず今後新しい考え方が必要になると思われる

34

付録1 デバイス作製プロセス

AlGaNGaN HEMT 構造結晶での基本的なデバイス作製プロセスをここで述べるデバ

イス作製の大まかな流れは図1のようになるまず個々の素子を電気的に分離を行うた

めに RIE(Reactive Ion Etching)法で結晶を削り落とし素子間分離を行うつぎにオーミ

ック電極を形成するため TiAl を EB 蒸着法で蒸着しアニールを行う続いてパッシベー

ション膜を堆積させ最後にショットキー電極として EB 蒸着法で NiAu を蒸着する

それぞれのプロセス工程での代表的なプロセス条件を表1に示す

ゲート電極形成

パッシベーション膜堆積

素子間分離

オーミック電極形成

図 1 プロセスフロー

35

表1 プロセス工程(手順と条件)

プロセス工程 プロセス手順条件

1 サンプル へき開

素子間分離プロセス

1 サンプルクリーニング アセトン煮沸3min

超音波洗浄(アセトン)3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

2 メサ用フォトリソグラフィー HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

3 ドライエッチング RIEガス BCl3 20SCCM

出力52W

エッチング時間25minutes

2

4 レジスト除去 アセトン煮沸超音波洗浄

(必要に応じて)リムーバ原液煮沸 3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

オーミック電極形成 3

1 サンプルクリーニング 21 と同じ

36

2 オーミック電極用フォトリソグラ

フィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ti=200ÅAl=2000Å

4 リフトオフ アセトン煮沸3min

超音波洗浄3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブロー

5 熱処理 電気炉650 10min N2雰囲気

パッシベーション膜堆積 4

1 サンプルクリーニング 21 と同じ

37

2 パッシベーション膜用フォトリソ

グラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

純水クリーニングリンス

窒素ブロー

3 パッシベーション膜堆積 EB 蒸着SiO2600Å

4 リフトオフ 34 と同じ

ショットキー電極形成

1 サンプルクリーニング 21 と同じ

2 ショットキー電極用フォトリソグ

ラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)5000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ni=500Å

抵抗加熱蒸着Au=500Å

5

4 リフトオフ 34 と同じ

38

付録2 C-V 特性およびキャリアプロファイル

C-V 測定には通常ショットキーダイオードが使われるショットキーダイオードの断面

図を図1に示すC-V 測定において測定対象の回路モデルはコンデンサと抵抗が並列にな

っている(図 2)そのためオーミック電極からショットキー電極直下までのアクセス抵抗は

誤差になるので電極間隔はできるだけ小さいほうが良い測定は印加した交流電圧信号と

電流の振幅位相差より容量成分と抵抗成分を測定しているAlGaNGaN HEMT 構造の

場合AlGaN 層が絶縁体の働きをするのでゼロバイアスでの容量は AlGaN 層の膜厚と電

極面積AlGaN 層の誘電率で決まる以下にゼロバイアスでの n-GaN と AlGaNGaN

HEMT 結晶での容量を示す

(ⅰ) n-GaN の場合

minus=

=

qkTV

qNt

tS

C

biD

GaNdepletion

depletion

GaN

0

0

2 εε

εε

ただし

(1)

(ⅱ) AlGaNGaN HEMT 構造の場合

AlGaN

AlGaN

tS

C 0εε= (2)

(C容量ε0真空の誘電率εGaNGaN の誘電率εAlGaNAlGaN の誘電率S電極面積

t t tdeple ion空乏層厚さ AlGaNAlGaN 層厚さq電子電荷NDドナー濃度Vbiビルトイン電

圧kボルツマン定数T温度)

Y G

39

C-V Meter ショットキー電極

オーミック電極

C

空乏層 アクセス抵抗

図 2 等価回路図 n型半導体

図 1 断面図

n-GaN の場合S=100times100μm2Vbi=10VND=1times1017cm-3のときt tideple on=100nm と

なり C=8pF 程度となる

C-V 測定を行うとショットキー電極直下部のキャリア濃度を求めることができるつぎ

にその原理を述べる

ドナー濃度を一定としウェハ面で深さ方向の 1 次元で解析をするとまずポアソンの

方程式より

εDqN

dyVd

minus=2

2

(3)

となる

式(3)を解くために境界条件を

VWVdydV

V

Wy

==

=

=

)(0

0)0(

(4)

とするこの条件で式(3)を解くと

yWqNyqNV DD

εε+minus= 2

2 (5)

となるよって空乏層幅 W は

minusminus=

qkTVV

qNW bi

D

ε2 (6)

となるこの空乏層の単位面積あたりの容量は

minusminus

==

qkTVV

qNW

C

bi

D

2

εε (7)

minusminus=

qkTVV

qNC biDε

212 (8)

となり1C2-V 特性の傾きからドナー濃度がわかる

つぎにドナー濃度が一定でない場合を考える微小領域では式(8)が成り立つとすると

40

DqNdVC

d

ε2

12

minus=

(9)

と書くことができるので 1C2を V で微分することよりドナー濃度がわかるまた空乏層

端は式(7)より W=εC なので微小領域の表面からの深さがわかるこの深さ情報とドナー

濃度情報よりキャリアプロファイルが作成できる

d(1C2)dV

1C2 ND[cm-3]

Depth[nm] Vg

図 3 1C2-Vg プロット図 図 4 キャリアプロファイル

41

付録 3 TLM 法とコンタクト抵抗

コンタクト抵抗を測定するにはクロスケルビン法や TLM(Transmission Line Model)法

が用いられるプロセス技術の確立していない GaN 系半導体ではプロセスが容易な TLM

法がよく用いられている

TLM 法の代表的はマスクパターンを図1に示すTLM 法では電極間隔を変化させなが

ら各電極間での抵抗値を調べることでシート抵抗(RS)とコンタクト抵抗(RC)が求められる

その原理を以下に示す

各電極間の等価回路モデルは図2のようになる電極間の抵抗は距離(L)に比例し幅(W)

に反比例するまたコンタクト抵抗は電極幅に反比例すると考えられるそのため測定

される抵抗(R)は

WR

WLR

R CS 2+= (1)

となる式1より L を x 軸R を y 軸にプロットするとy 軸切片が2RCW となり RCが

計算できるまた傾きから RSがわかる(図 3)

5μm 10μm 15μm 20μm 25μm 30μm

100μm

図1 TLM マスクパターン

切片=2RCW

傾き=RsW

測定値 線形近似

電極

RS RC RC

R

半導体基板 図 2 等価回路モデル

0 L

図 3 L-R プロット図

42

MOSFET 等の電子デバイスでは電流はウェハを横方向に流れるそのためコンタクト抵

抗は電極の幅にのみ依存すると考えているしかし物性的にはコンタクト抵抗は面積に

依存すると考える方が妥当であるそこでコンタクト抵抗が面積と電極幅にどのように影

[

0[V]一定としてい

る図 4 の微小区間の等価回路は図 5 のようになるこの等価回路より

響を受けるかを考える

電極のモデルを図 4 に示す電極は幅 W cm]とし電極の単位面積あたりの抵抗をρC[Ω

cm2]とするまた半導体のシート抵抗を RS[Ω]として電極の電位を V

)(xS IW

dxRdV = (2)

)(xVWdI =C dxρ

(3)

となる式変形すると

)(xS I

WR

dxdV

= (4)

)(xVWdI=

Cdx ρ (5)

式(4)をxで微分すると

ρc [Ωcm2]

Rs [Ω]

V0 [V] 電極 W [mm]

図 4 FET の電極モデル(2 次元)

半導体

43

dI

+x 方向

V(x)+dV ρc (Wdx) V(x)

Rs dxW I(x)-dI I(x)

図 5 微小区間での回路図

)(2

2

xS I

WR

dxVd= (4rsquo)

式(4rsquo)に式(5)を代入すると

)(2

2

xC

S VR

dxVd

ρ= (6)

γ2=Rsρcとすると xx BeAexV γγ += minus)( (7)

xrarr-infinで V(x)=0x=0 で V=V0より A=0B=V0 よって式(7)は xeVxV γ

0)( = (8)

となるまた I(x)については式(5)より

x

c

eVWdxdI γ

ρ 0= (9)

x

c

eVWxI γ

γρ 0)( = (10)

式(8)(10)より x=0 での抵抗 R は

WRR

W

WVWV

xIxVR

cs

c

sc

c

c

ρρ

ρ

γρ

γρ

==

===

0

0

)()(

(11)

44

となるよって電極の抵抗は W に反比例するそのため電極幅で規格化したものをコン

タクト抵抗とし

CSC RR ρ= [Ωmm] (12)

で定義するまた式(12)よりコンタクト抵抗はシート抵抗のルートに比例するのでシート抵

抗が大きいとコンタクト抵抗も悪く見える

45

付録 4 時間変化なしの場合の電子占有率(fT)の導出

トラップの電荷捕獲放出過程は伝導帯電子を捕獲する(e-capture)伝導帯に電子を放

出する(e-emit)価電子帯のホールを捕獲する(p-capture)価電子帯にホールを放出する

(p-emit)の 4 種類が考えられるそれぞれの反応速度は以下の 4 つの式で与えられる

(ⅰ) e-capture

)1( TnT fnC

dtdf

minus= (1)

(ⅱ) e-emit

TnT fe

dtdf

minus= (2)

(ⅲ) p-capture

TpT fpC

dtdf

minus= (3) (iv) ホール放出 (iii) ホール捕獲

(i) 電子捕獲 (ii) 電子放出

ホール

電子

トラップ

(ⅳ) p-emit

)1( TpT fe

dtdf

minus= (4)

(fTトラップの電子占有率t時刻n電子密度pホール密度Cn電子捕獲係数Cpホー

ル捕獲係数en電子放出係数epホール放出係数)

電子捕獲係数とホール捕獲係数はそれぞれ Cn=σnvthnCp=σpvthp(σn電子の捕獲断面積

σpホールの捕獲断面積vthn電子の熱平衡速度vthpホールの熱平衡速度)で表せるま

た熱平衡速度は 3kT2=m ve thn22=mpvthp22 である式 1~4 をまとめて整理すると

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (5)

となる

つぎに熱平衡状態(全てのフェルミ準位EFが一致)で時間変化がないときについて考え

るまずトラップの電子占有率はフェルミ分布となるとして

46

minus

+=

kTEE

fFT

T

exp1

1 (6)

(ETトラップ準位)

とする伝導帯での電子密度の時間変化はトラップによる電子の捕獲と放出の 2 通りなの

TnTTnT feNfCnNdtdn

+minusminus= )1( (7)

(NTトラップ密度)

となる時間変化なしとすると dndt=0 なので enについて整理すると

T

Tnn f

fnCe minus=

1 (8)

となるここで式(8)に式(6)を代入すると

minus

+

minus

+minus

minusminus=

kTEE

kTEE

CkT

EENe

FT

FT

nFC

Cn

exp1

1

exp1

11

exp (9)

nFTFC

Cn CkT

EEkT

EENe

minus

minusminus= expexp (10)

nnTC

Cn CnCkT

EENe 1exp =

minusminus= (11)

minusminus=

kTEE

Nn TCC exp1 (12)

となりenはトラップの準位と捕獲断面積で決まることがわかる同様にして

( TpTTpT feNfCpNdtdp

minusminus= 1 ) (13)

より

47

ppVT

VT

Tpp CpC

kTEE

Nf

fpCe 1exp1

=

minusminus=

minus= (14)

minus

=kT

EENp TV

V exp1 (15)

となる

以上のことを利用して式(5)を変形するまず式(5)に式(11)と式(14)を代入すると

( ) ( TpTpTnTnT fCpfpCfCnfnC

dtdf

minus+minusminusminus= 11 11 )

)

(16)

となる時間変化なし(dfTdt=0)として fTについて整理すると

( ) ( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (17)

となりトラップの電子占有率は電子密度ホール密度の関数になる

48

謝辞

本研究の遂行にあたって終始懇切なる御指導と御鞭撻を頂きました徳島大学工学部電

気電子工学科 大野泰夫 教授に心より感謝の意を表します

本研究を進めるにあたり適切な御指導と有益なご教示を賜りました徳島大学工学部電

気電子工学科 新谷義廣 教授並びに徳島大学工学部電気電子工学科 酒井士郎 教授に深

く感謝いたします

本研究を進めるにあたり御指導を賜りました徳島大学工学部電気電子工学科 富永喜久

雄 助教授ならびに徳島大学工学部電気電子工学科 講師 直井美貴先生西野克志先生助

手 江南先生に深く感謝します

本研究を進めるにあたり多大なご尽力を賜りました文部科学技官 稲岡武氏に深く感謝

いたします

本研究を進めるにあたり御指導を賜りました徳島大学サテライトベンチャービジネス

ラボラトリー ポストドクター 敖金平氏に深く感謝します

共に議論を重ねた研究員 西薗和博氏をはじめ大野研究室ならびに新谷研究室酒井研究

室サテライトベンチャービジネスラボラトリーナイトライドセミコンダクター株式会

社の皆様に心より感謝いたします

最後に本年度で定年退官される文部科学技官 近藤俊昭氏には研究室配属時より研究だ

けでなく将来設計においても有益なご教示を賜りました近藤技官は大変な情報通でおら

れ毎日午後 5 時以降に学生室に来られては昔の電気電子工学科や学生間の恋愛状況を熱

心に語られておりました研究の合間に近藤技官の話に耳を傾けながら一服するのが大野

研究室での日課でありましたここに近藤技官のこれまでのご活躍に敬意を表すると共に

本研究を進めるにあたり多大なご尽力を賜りましたことに深く感謝します

49

参考文献

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[13] 西澤博 矢野仁之 後藤典夫 大野泰夫 表面準位を考慮した GaAs MESFET ゲート

ラグのシミュレーション 電子情報通信学会 ED 91-141 (1992)

51

著者のこれまでの研究発表

著論文

主著論文

1 菊田大悟 敖金平 大野泰夫 ldquoオープンゲート FET による AlGaNGaN HEMT 構造

の表面準位測定rdquo 信学技報 ED2002-210 (2002)

共著論文

1 Katsushi Nishino Daigo Kikuta Shiro Sakai ldquoBulk GaN growth by direct

synthesis methodrdquo Journal of Crystal Growth 237-239 pp922-925 (2002)

2 Jin-Ping Ao Daigo Kikuta Yasuo Ohno ldquoCopper-Gate AlGaNGaN HEMTs with

Low Gate Leakage Currentrdquo 信学技報 ED2002-211 (2002)

学術講演会発表 講演会名 発表年月日 題目 発表者

応用物理学

会学術講演

2002 年 9月 26 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

電子情報通

信学会 電子デバイス

研究会

2002 年 10月 10 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

52

  • プロセス手順条件
  • 素子間分離プロセス
Page 19: AlGaN/GaN HEMT 構造表面準位の電気的評価 に関する研究ohnolab.deca.jp/wp-content/lab_data/pdf_a/2003_D_Kikuta_doc.pdf · イスシミュレーションによる評価も行った。

18

0 5 100

Vd [V]

0 5 100

1

2

I d [m

A]

Vd [V]

Vg 0 to ndash10V ndash1V step

0 5 10 50

1

2

I d [m

A]

Vd [V]

Vg 0 to ndash10V ndash1V step

0 5 10 150

Vd [V]

0 5 10 150

1

2

Vg 0 to ndash8V ndash1V step

I d [m

A]

Vd [V]

0 5 10 150

1

2Vg 0 to ndash8V ndash1V step

I d [m

A]

Vd [V]

15

1

2

I d [m

A]

Vg 0 to ndash10V ndash1V step

15

1

1

2Vg 0 to ndash8V ndash1V step

I d [m

A](d)

(e)

(f)

図 42 オープンゲート FET の Id-Vd特性 (a) サンプル A 通常 MES 型 (b) サンプル A パッシベーションなし (c) サンプル A パッシベーションあり (d) サンプル B 通常 MES 型 (e) サンプル B パッシベーションなし (f) サンプル B パッシベーションあり

(c)

(b)

(a)

(WwpSiO2ありのゲート幅WnpSiO2なしのゲート幅gmwpSiO2ありの相互コンダクタン

ndash10 ndash5 00

10

20

30

40

Vg [V]

I d [μ

A]

SiO2なし

SiO2あり

全面ゲート金属

Vds=01V

ndash15 ndash10 ndash5 00

10

20

30

40

Vg [V]

I d [μ

A]

SiO2なし

SiO2あり

全面ゲート金属

Vds=01V

(b) (a)

図 43 オープンゲート FET の Id-Vg特性 (a)サンプル A (b)サンプル B

スgmnpSiO2なしの相互コンダクタンス)

式(42)を用いて実際に計算してみると Wnp=6μmgmwp=106times10-6Sgmnp=50times10-7S と

すると Wwp=127μm となり6~7μm ほどゲート幅が大きくなっている

これらの結果よりサンプル AB とも開口部の表面電位が両側のゲート電極に制御されて

いることが示唆されているこのような現象が起こる原因として SiO2AlGaN 層界面にホ

ールトラップ型の界面準位が存在することで説明できる[12]

44 電子トラップとホールトラップ

本論文でいう電子トラップとホールトラップの定義について述べるまず電子トラッ

プとはトラップの帯電量が伝導帯の電子と交換速度が速いために伝導帯の電子の量つま

り電子の擬フェルミ準位によって決まるものをいう逆にホールトラップとはトラップの

帯電量が価電子帯のホールと交換速度が速いために価電子帯のホールの量つまりホー

ルの擬フェルミ準位によって決まるものをいう

一般に深い準位のモデルには Shockley-Read-Hall(SRH)統計が用いられるそれによる

とトラップの電子占有率 fTは以下のようになる

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (43)

(t時刻n電子濃度pホール濃度Cn電子捕獲係数Cpホール捕獲係数en電子放出係

数epホール放出係数)

19

式(43)において時間変化しないとすると dfTdt=0 となりfTについて整理すると

)()( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (44)

となる(付録 4 参照)

この fT が電子の擬フェルミ準位(Efn)とホールの擬フェルミ準位(Efp)に対してどのように

変化するのかシミュレーションしてみるシミュレーションするのは窒化ガリウムとして

各パラメータを表 41 のようにしたトラップの準位を価電子帯より 10~25eV のものま

で変化させたときの fTの変化を図 44(a)~(e)に示す

表 41 fTシミュレーションのパラメータ

パラメータ 値

禁制帯幅 (Eg) 342 [eV]

電子有効質量 (me) 0228

ホール有効質量 (mp) 06

伝導帯有効状態密度 (NC) 274times1018 [cm-3]

価電子帯有効状態密度 (NV) 117times1019 [cm-3]

電子捕獲断面積 (σe) 1times10-13 [cm2]

ホール捕獲断面積 (σp) 1times10-13 [cm2]

図 44(a)~(e)よりトラップ準位が 10~15eV までは fTが大部分でホールの擬フェルミ準

位によって決まっていることがわかるまた20~25eV まででは大部分で電子の擬フェ

ルミ準位によって決まっている172eV のものはトラップが中間的な性質を示している

本論文では電子の擬フェルミ準位でトラップの帯電量が決まるトラップを電子トラップ

ホールの擬フェルミ準位でトラップの帯電量が決まるトラップをホールトラップとしたが

実際にはトラップの準位が伝導帯に近い場合電子トラップとなり価電子帯に近い場合

ホールトラップになっていることがわかる

これらのことより電子トラップ(ET)は電子の擬フェルミ準位に従うのでトラップを含む

領域は n 型半導体に似た性質を示すようになりホールトラップ(HT)はホールの擬フェル

20

ET=20eV

5 1 15 2 25 3Efn [eV] 005

115

225

335

Efp [eV]0

02

04

06

08

1

fT

ET=172eV

0 05 1 15 2 25 3 35Efn [eV] 05

115

225

3

Efp [eV]0

02

04

06

08

1

fT

ET=15eV

0 05 1 15 2 25 3 35Efn [eV] 0

051

152

253

35

Efp [eV]0

02

04

06

08

1

fT

ET=10eV

05 1 15 2 25Efn [eV] 051

152

253

35

Efp [eV]0

02

04

06

08

1

fT

ET=25eV

01 15 2 25 3 35Efn [eV] 0

051

152

253

Efp [eV]0

02

04

06

08

1

fT

(d)

(b) (a)

(c)

(e) 図 44 fTシミュレーション

(a)ET=10eV (b)ET=15eV

(c)ET=172eV (d)ET=20eV

(e)ET=25eV EV EC

35

EC 05

EV

EC

0EV

3 35EC

0EV EC

EV EC

EV

EC EV

35

EC

0

EV

EC

EV 35EC

0 0EV

ミ準位に従うので p 型半導体に似た性質を示すようになるそこで n-ET-n 型半導体接合

n-HT-n 型半導体接合p-ET-p 型半導体接合p-HT-p 型半導体接合のバンド図を考えてみ

るまず n-ET-n 型半導体接合の場合電子トラップが n 型半導体に似た電位分布を示し電

子トラップを含む部分は傾斜を持った電位分布になる(図 45(a))n-HT-n 型半導体接合の

場合ホールトラップを含む部分は p 型半導体に似た電位分布となるので左側の接合が pn

接合の逆方向となり右側が順方向となるので印加した電圧のほとんどは左側に印加され

る(図 45(b))p-ET-p 型半導体接合の場合右側の接合が pn 接合の逆方向となるので印加

した電圧の大部分は右側の接合に印加される(図 45(c))p-HT-p 型半導体接合の場合ホー

21

(b) (a)

EC

EV

EF

EC

EV

EF EV

EF

EV

EF EC

HT 型

ET 型

ET 型 n 型

n 型

n 型 n 型

p 型 (d)

p 型 p 型

p 型 (c)

EC

HT 型

図 45 トラップを含む pn 接合のバンド図 (a)n-ET-n 型 (b)n-HT-n 型 (c)p-ET-p 型 (d)p-HT-p 型

ルトラップを含む部分は傾斜を持つようになる(図 45(d))

45 オープンゲート FET の I-V 特性の考察

実験結果より SiO2 ありのオープンゲート FET では開口部の電位を両側のゲート電極で

制御できドレイン電流を遮断することができた逆に SiO2 なしのオープンゲート FET

ではドレイン電流を遮断できなかったこのような現象について SiO2 と AlGaN 層の界面

のトラップで説明する

説明に先立ってショットキー電極を 2 つの種類に分類する1つはショットキー電極の

フェルミ準位が半導体のミッドギャップより伝導帯側にピンニングされ半導体表面で電

子が多くなっているものであり(図 46(a))もう一方はショットキー電極のフェルミ準位が

半導体のミッドギャップより価電子帯側にピンニングされ半導体表面でホールが多くな

っているものである(図 46(b))本論文では前者を N 型のショットキー電極後者を P 型

22

(b) (a)

06eV

EV

EF

EC ΦB=08eV

26eV

EV

EF EC

ΦB=08eV

図 46 ショットキー電極の分類 (a) N 型ショットキー電極 (b) P 型ショットキー電極

のショットキー電極と呼ぶ

前項で電子トラップを含む領域ではその部分は n 型半導体の電位分布を示しホールト

ラップを含む領域ではその部分は p 型半導体の電位分布を示すことを説明したその理論

をオープンゲート FET に用いる

オープンゲート FET の断面図(図 47)で2DEG の電位を 0V としショットキー電極に負

の電位を印加した状態でショットキー電極から AlGaN 層表面を通って 2DEG へのバン

ド図を図 48に示すバンド図はショットキー電極がN型の場合とP型の場合SiO2AlGaN

界面が電子トラップ(ET)の場合とホールトラップ(HT)の場合の組み合わせで 4 種類考えら

れるまずショットキー電極が N 型であり SiO2AlGaN 界面が電子トラップの場合(図

48(a))界面が電子トラップなのでその部分は n 型半導体と考えられるそのため電極部-

界面-2DEG は n-n-n 型半導体接合のため界面の電位は傾斜を持つショットキー電極が P

型であり界面が電子トラップ型の場合(図 48(b))p-n-n 型半導体接合と考えられるのでシ

ョットキー電極と界面が pn 接合の逆方向となり電位差はこの部分に集中しAlGaN 層の

表面の電位は 2DEG の電位とほぼ同じになるつぎにショットキー電極が N 型で界面がホ

ールトラップ型の場合(図 48(c))n-p-n 型半導体接合と考えられショットキー電極と界

面は pn 接合の順方向となるしたがってショットキー電極と界面には大きな電位差は生じ

23

(d)

(b)

(c)

(a)

GaN

AlGaN 界面

電極

GaN

AlGaN 界面 電極 Ec

Ef

Ev ショットキー電極

界面 ET型HT型

AlGaN

2DEG n型

図 47 オープンゲート FET の断面図

図 48 オープンゲート FET の電位分布 (a)N-E-n 型 (b)P-E-n 型 (c)N-H-n 型 (d)P-H-n型

ず電極に印加した電位は AlGaN 層と 2DEG の間に印加される最後にショットキー電極

が P 型で界面がホールトラップの場合(図 48(d))p-p-n 型半導体接合になるのでショット

キー電極と界面には大きな電位差が生じず電極に印加した電圧は界面と2DEG の間に印

加される

以上のことよりオープンゲート FET 断面図で電位分布を考えると図 49 のようになる

N-ET-n 型P-ET-n 型の場合開口部の電位はゲート電極で制御できないので開口部の電

位は2DEG の電位とほぼ同じになる(図 49(b))N-HT-n 型P-HT-n 型の場合開口部の

電位はゲートの電位と一致する(図 49(c))

これらのことよりオープンゲート FET の Id-Vg特性を考えると図 410 のようになると

思われるまずN-HT-n 型P-HT-n 型の場合界面の電位はゲート電極の電位と等しい

ので通常の FET と同様に電流は減少するP-ET-n 型の場合0~VTV まではゲート直下部

の電流減少分があるためドレイン電流は減少するがオープン部の界面の電位はゲート電極

の電位で制御できないのでドレイン電流は流れたままであるN-ET-n 型の場合界面での

抵抗とAlGaN層の抵抗の大小関係で特性が変化するので一概に2つの場合には分類できな

いこれらの分類は pn 接合の逆方向の抵抗は極めて高く半絶縁性部分よりも高いという

24

界面 E 型H 型

ショットキー電極 N 型P 型

AlGaN Id

N-H-n 型 N-E-n 型

P-E-n 型

0 VT

Ψfn

Vg

オープン部 ゲート ゲート

Ψs

Ψs (界面)

Ψfn (チャネル)

Vg

オープン部 ゲート ゲート

2DEG n 型

Vg

図 410 オープンゲート FET の Id-Vg 特性概念図

図 49 界面のバンド図 (a) オープンゲートFETの断面図

(b) N-E-n 型P-E-n 型 (c) N-H-n 型P-H-n 型

前提のため抵抗層の長さや GR センターの濃度が極端な値の場合は異なってしまう可能

性はある

測定結果(図 43)と概念図(図 410)を比較すると今回作製した SiO2ありの FET には3つ

の可能性があるN-HT-n 型P-HT-n 型かN-ET-n 型で AlGaN 層の抵抗が非常に高い場

合である今回の FET の AlGaN 層はアルミ組成 03 程度でそれほど高くなくまたゲー

トリーク電流も比較的大きいので前2者のいずれかになっていると思われるすなわち

界面準位はホールトラップ型である一方SiO2無しの場合は N-ET-n 型または P-ET-n 型

及び界面層の抵抗が AlGaN 層の抵抗より高いホールトラップ型の界面準位の場合も考え

られる界面準位による界面の電気伝導度とは界面に接した AlGaN 中のキャリアが伝導

を担うのでワイドバンドギャップの場合ピンニング準位によっては大きな抵抗になっ

てしまう場合もあり得る

SiO2 付きの場合構成は N-HT-n 型P-HT-n 型のいずれかであることが推定された

25

GaAs の場合はショットキー電極のバリア高が 08eV 程度有ればピンニング準位が充満帯

に近いのでP型になる[10]GaNの場合ではバリア高が08eV程度ではまだ伝導帯に近く

N型であると考えられるこれを調べるためにオープンゲート FET においてチャネル両側

端おいた2つのゲート電極に異なった電位を与えた場合について測定を行った

界面準位が HT 型の場合チャネルとの間は pn 接合逆バイアスと同じで AlGaN 層中に電

位勾配が形成される表面の2つのショットキー電極間に電位差を与えた場合にはショッ

トキー電極-界面-ショットキー電極が N-HT-N 型か P-HT-P 型の構成になるこれらの場合

の電位分布は図 411 に示すようになるN-HT-N 型の場合は界面準位部の電位は両ショット

キー電極の低い方の電圧になりP-HT-P 型の場合には両電極電位を線形につないだ斜めの

電位分布になる一方の電極に一定の負バイアス Vg2を与え他方の電極の電圧をゼロから

負の方向に変化させた場合N-HT-N 型では表面電位はVg1=Vg2までは低い電位のVg2にな

るためチャネル電流は変わらずVg2以下になるとVg1が制御するために減少する一方

P-HT-P 型の場合には表面電位はVg1の影響を半分受けチャネル電流はVg1Vg2の平均電

圧で制御された形となるその様子を図 412 に模式的に示した

実際にオープンゲート FET で測定した Id-Vg特性を図 413 に示す測定はソースドレイ

ン電極間に 01V 印加しゲートバイアスは片側(Vg2)を 0V-2V-4V-6V-8V と固

定し他方のゲートバイアス(Vg1)を 0V から負の方向へ掃引した掃引には1本あたり

約1時間をかけている概念図(図 412)と実測図(図 413)を比較すると SiO2ありのオ

ープンゲート FET は予想通り N-HT-N 型でショットキー電極がN型であることを示して

いる

ゲート1

ゲート2

界面

界面 ゲート1

ゲート2 (a) (b)

Ef

Ec

Ev

Ef Ev

Ec

図 411 オープンゲート FET の電位分布 (a)P-H-P 型 (b)N-H-N 型

26

ndash8 ndash6 ndash4 ndash2 00Vg1 [V]

ndash4Vndash6V

20

40Vg2=0V

ndash2V

Vd=01V破線理想的なホール

トラップの線

Vg1=Vg2

N-H-N 型

P-H-P 型

Id

I d [μ

A]

Vg1

図 412 両側ゲートに異なるバイアスを印

加した Id-Vg特性概念図 図 413 両側ゲートに異なるバイアスを

印加した Id-Vg 特性実測図

46 まとめ

今回オープンゲート FET を用いて AlGaNGaN HEMT 構造結晶の表面準位を評価し

たSiO2なしの場合ドレイン電流は制御できなかったSiO2ありの場合ドレイン電流

を制御できたまたSiO2ありのオープンゲート FET において 2 つのゲート電極に異なっ

た電位を印加した場合オープン部の電位は低い側の電位に支配されたこれらのことは

SiO2と AlGaN 界面にホールトラップ型の準位が存在することで説明できた

27

第5章 デバイスシミュレーションを用いた表面準位の考察

51 はじめに

第 4 章においてオープンゲート FET で開口部にホールトラップ型の表面準位が存在する

と開口部の電位がゲート電極で制御できることを推察した第 5 章ではこの推察の裏付け

としてデバイスシミュレータを用いて理論的に考察する

今回用いたデバイスシミュレータは ISE 社の DESSIS であるこのシミュレータではワ

イドバンドギャップ半導体のシミュレーションが行えるほか 3 次元のシミュレーションも

行うことができるオープンゲート FET ではドレイン電流をゲート電極と平行に流すため

3 次元のシミュレーションを行う必要がありその点で DESSIS は最適であった

52 デバイスシミュレーション

デバイスシミュレーションとは半導体デバイスの電気的特性を予測するツールである

主にデバイス構造の最適化などに用いられている結晶成長プロセス技術の成熟した Si

半導体ではイオン注入や拡散のシミュレーションができるプロセスシミュレーションから

LSI の回路シミュレーションまで一貫しておこなうことができるようになっている

デバイスシミュレーションは基本的にポアソン方程式とキャリア輸送方程式の2つを連

立して解いているまずコンタクトや界面での境界条件とキャリア分布でポアソン方程

式を解きデバイス内のポテンシャルを求めるその後各キャリアに対する輸送方程式を

このポテンシャルのもとで解くこの過程を繰り返すことで最終的な解を求めている

輸送方程式にはボルツマン輸送方程式が用いられているしかしボルツマン輸送方程

式は一般に複雑で解析的に解くことは不可能であるそこで様々な近似を行うことで解析

的に解けるようにしている近似法としては一般的にはドリフト拡散法が用いられている

この近似はキャリアの流れをドリフトと拡散で表しているこのモデルでほとんどのデバ

イスにおいてシミュレーションを行うことができるしかし今日の微細トランジスタや

GaAs などのシミュレーションにおいてはホットキャリア効果や速度オーバーシュートが

あり正確なシミュレーションを行うことができないこのような場合にはエネルギー保存

則を含めたエネルギー輸送モデル(緩和時間近似法ハイドロダイナミック法エネルギ

28

ーバランス法とほぼ同義)が使われるまた格子温度が問題になる場合には格子温度モ

デルなども取り入れられる

一方ボルツマン輸送方程式を直接シミュレーションしているものがモンテカルロ法で

あるモンテカルロ法は計算機上で与えられた条件のなかで実際にキャリアを自由に走行

させ各散乱に応じてキャリアを散乱させるその後再度キャリアを自由走行させる過程

を一定時間繰り返し最終的な解を得るこの方法はボルツマン輸送方程式を近似していな

いため近似による誤差はないが個々のキャリアについて計算を行うため膨大な時間を要す

るまたシミュレーションの精度はいかにキャリア輸送機構を計算機上に再現するかに

よって決まり高精度のシミュレーションはそれほど容易ではない

本研究ではホットキャリアや速度オーバーシュートなどの現象は起こらないと考えられ

るので最も一般的なドリフト拡散法でシミュレーションを行っている

53 シミュレーション構造

今回シミュレーションした構造を図 51 に示す結晶は AlGaNGaN HEMT 構造とし

AlGaN 層をアルミ組成比 020膜厚 30nm としGaN 層を膜厚 2μm としたAlGaNGaN

界面にはピエゾ効果による固定電荷として正の電荷を 1times1013cm-2導入したまた計算上

の収束性を上げるため AlGaNGaN 結晶ともアクセプタを計算結果に問題の出ない程度で

ある 1times1014cm-3導入してあるオープンゲート FET はチャネル長 10μmチャネル幅 5

μmゲート幅 06μmtimes2開口部幅 38μm とし開口部には SiO2を 60nm 堆積したも

のであるソースドレイン電極は直方体の側面の AlGaNGaN 界面に対向するような形

Y X

Z

Source

Gate

AlGaN

GaN

SiO2

図 51 シミュレーション構造

29

で付けてありオーミックになるように仕事関数を指定してあるゲート電極はショット

キー障壁高さが 1eV とした

54 トラップのモデル

一般に化合物半導体における界面表面準位は離散的とされているそこでシミュレー

ションの界面準位は単一の準位のものとしたトラップは電子を捕獲することで電荷中性

になるドナー型のものとホールを捕獲(電子を放出)することで電荷中性になるアクセプ

タ型のものに分類することができる今回はドナー型のトラップとしてあるまたトラッ

プの捕獲断面積は深い準位の場合原子のオーダーであるといわれているので 1times10-13cm2

としたこのようなトラップを SiO2と AlGaN 層界面に 1times1014cm-2導入してあるこれは

界面の原子のほとんどがトラップとなっている計算であるSiO2AlGaN 界面には負の電荷

を 5times1013cm-2導入しトラップの半分が電荷中性となっているとしてある

55 シミュレーション結果

シミュレーションはソースドレイン間電圧を 01V としトラップのエネルギー準位を

伝導帯から 15eV のものから 25eV のものまで変化させながらそれぞれにおいて Vgが 0

~-8V までの Id-Vg特性をシミュレーションしたその結果を図 52 に示すまず開口部

にも金属ゲートを付けた通常の FET 構造の場合しきい値が-52V 程度でありgmが 13

ndash8 ndash6 ndash4 ndash2 00

50

100

Vg [V]

I d [μ

A]

ET=150eV

220ndash250eV

200eV

Metal Gate

図 52 シミュレーション結果

(Id-Vg特性)

30

times10-5S であったgmは

dm VdL

Wg 0microεε

= (51)

(μ移動度εAlGaN の比誘電率ε0誘電率dAlGaN の膜厚Wゲート幅Lゲート

長Vdドレイン電圧)

で表されるシミュレーション結果の gmは式(51)で計算される理論値と合致しており正確

なシミュレーションがなされていると思われる

シミュレーション結果よりトラップ準位が 15~20eV のものはドレイン電流を遮断でき

ていないが 22~25eV のものはドレイン電流を遮断できており実験結果とほぼ同じ特性が

得られたもう少し詳しく解析するためにチャネル中央(ソース電極からドレイン電極へ 5

μm の位置)の断面でのバンド図を図 53 に示すゲート電圧が 0V のときトラップ準位

が 20eV25eV のもの両方ともフェルミ準位が 0V 付近で一致しているつぎにゲート電圧

31

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4ndash5ndash4ndash3ndash2ndash1012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

(b) (a)

(c) (d)

5

図 53 シミュレーション結果(バンド図) (a) ET=20eV Vg=0V (b) ET=20eV Vg=-2V (c) ET=25eV Vg=0V (d) ET=25eV Vg=-2V

が-2V のときトラップ準位が 20eV のものはゲート電極直下部のフェルミ準位は 2V 高く

なっているが開口部のフェルミ準位は 0eV で変化していないそれに対してトラップ準位

が 25eV のものは開口部のフェルミ準位もゲート電極直下部のフェルミ準位と同じように

約 2V 高くなっているまたトラップ準位が 20eV のものでは X=0644μm の場所でス

パイク状にバンドが曲がっているこれはフェルミ準位がなだらかに 0~2V に変化してい

るのに対して X=0644μm で界面準位によるピンニングにより 10V だけ急峻に変化させ

られていることによって生じているつぎに同じ断面での電子濃度分布を図 54 に示す

図 54 よりゲート電圧が 0V のときはトラップ準位が 20eV25eV のもの両方とも

AlGaNGaN 界面に 1times1020cm 3の電子が全面に存在していることがわかるゲート電圧が-

図 54 キャリア分布(Y=50μm)(a) E =20eVVg=0V

(a) (b)

(d) (c)

T

(b) ET=20eV V =-6V g

(c) E =25eV V =0V T g

(d) E =25eV V =-6V T g

32

-6V のときトラップ準位が 20eV のものはゲート電極直下では電子が存在せず空乏化して

いるが開口部には電子が存在しているトラップ準位が 25eV のものは開口部も電子が空

乏化しているそのためトラップ準位が 20eV の場合ゲート電圧を-6V にしても開口部下

での電子が存在するためドレイン電流を遮断できないそれに対してトラップ準位が 25eV

の場合開口部下の電子も空乏化するためドレイン電流が遮断される

56 まとめ

以上のことよりトラップのエネルギー準位によって開口部の表面電位がゲート電極で制

御されたりされなかったりすることが理論的にあり得るがわかったまたトラップの影

響により実験で得られた結果が説明できることを証明できた

今回のシミュレーションでは電子トラップ型とホールトラップ型の特性の差がはっきり

と現れた結果になったしかし実際には電子トラップ型とホールトラップ型はデジタル

的に分けることはできずアナログ的なものであるため電子トラップ型とホールトラップ

型の中間のような性質を持つトラップも考えられるまたシミュレーションを行うにあ

たり仮定としてトラップ密度を 1times1014cm-2入れ捕獲断面積も 1times10-13cm2と小さい値を

用いているこれらのパラメータを変えることで今回の結果とは違った特性が得られる

そのためパラメータをどのように選び決定するかは非常に重要であり今後も検討が必要で

ある

33

第6章 本研究のまとめ

本研究ではオープンゲートFETを用いてAlGaNGaN HEMT構造結晶でのSiO2AlGaN

界面を評価した

第4章においてオープンゲート FET の Id-Vg特性より SiO2パッシベーションのないオー

プンゲート FET では開口部の AlGaN 層表面電位はゲート電極によって制御されなかった

がSiO2パッシベーションのあるオープンゲート FET では開口部の表面電位がゲート電極

で制御されたこのような現象の原因として SiO2AlGaN 界面にホールトラップ型の界面

準位が存在することで説明した

第5章ではデバイスシミュレーションを行い第 4 章で述べた説明が理論的に正しいか

確かめたシミュレーションの結果より電子トラップではオープンゲート FET の開口部の

表面電位はゲート電極で制御されずホールトラップでは開口部の表面電位はゲート電極

で制御されたことを確認しドレイン電流を遮断することができたこのことより第 4 章

での考察を理論的に証明できた

以上のことより SiO2AlGaN 界面にはホールトラップ型の界面準位が存在している可能

性を示唆したまたホールトラップ型の界面準位が存在するとトランジスタの OFF 耐圧

を向上させることができるので SiO2パッシベーション膜はトランジスタの高耐圧化に利用

できると思われる

一方第 4 章で得られた測定結果は SiO2パッシベーションが理想的な絶縁膜になってい

ない場合言い換えれば導電膜になっている場合でも同様な結果が得られる特にワイド

バンドギャップ半導体の場合深い準位にフェルミ準位がピンニングされると 1times1014Ωcm

以上という非常に高抵抗となり良質な SiO2膜でさえも導電膜として見えてしまうことが

明らかになったワイドバンドギャップ半導体でのパッシベーション膜はこれまでの半導

体における考え方では通用せず今後新しい考え方が必要になると思われる

34

付録1 デバイス作製プロセス

AlGaNGaN HEMT 構造結晶での基本的なデバイス作製プロセスをここで述べるデバ

イス作製の大まかな流れは図1のようになるまず個々の素子を電気的に分離を行うた

めに RIE(Reactive Ion Etching)法で結晶を削り落とし素子間分離を行うつぎにオーミ

ック電極を形成するため TiAl を EB 蒸着法で蒸着しアニールを行う続いてパッシベー

ション膜を堆積させ最後にショットキー電極として EB 蒸着法で NiAu を蒸着する

それぞれのプロセス工程での代表的なプロセス条件を表1に示す

ゲート電極形成

パッシベーション膜堆積

素子間分離

オーミック電極形成

図 1 プロセスフロー

35

表1 プロセス工程(手順と条件)

プロセス工程 プロセス手順条件

1 サンプル へき開

素子間分離プロセス

1 サンプルクリーニング アセトン煮沸3min

超音波洗浄(アセトン)3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

2 メサ用フォトリソグラフィー HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

3 ドライエッチング RIEガス BCl3 20SCCM

出力52W

エッチング時間25minutes

2

4 レジスト除去 アセトン煮沸超音波洗浄

(必要に応じて)リムーバ原液煮沸 3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

オーミック電極形成 3

1 サンプルクリーニング 21 と同じ

36

2 オーミック電極用フォトリソグラ

フィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ti=200ÅAl=2000Å

4 リフトオフ アセトン煮沸3min

超音波洗浄3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブロー

5 熱処理 電気炉650 10min N2雰囲気

パッシベーション膜堆積 4

1 サンプルクリーニング 21 と同じ

37

2 パッシベーション膜用フォトリソ

グラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

純水クリーニングリンス

窒素ブロー

3 パッシベーション膜堆積 EB 蒸着SiO2600Å

4 リフトオフ 34 と同じ

ショットキー電極形成

1 サンプルクリーニング 21 と同じ

2 ショットキー電極用フォトリソグ

ラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)5000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ni=500Å

抵抗加熱蒸着Au=500Å

5

4 リフトオフ 34 と同じ

38

付録2 C-V 特性およびキャリアプロファイル

C-V 測定には通常ショットキーダイオードが使われるショットキーダイオードの断面

図を図1に示すC-V 測定において測定対象の回路モデルはコンデンサと抵抗が並列にな

っている(図 2)そのためオーミック電極からショットキー電極直下までのアクセス抵抗は

誤差になるので電極間隔はできるだけ小さいほうが良い測定は印加した交流電圧信号と

電流の振幅位相差より容量成分と抵抗成分を測定しているAlGaNGaN HEMT 構造の

場合AlGaN 層が絶縁体の働きをするのでゼロバイアスでの容量は AlGaN 層の膜厚と電

極面積AlGaN 層の誘電率で決まる以下にゼロバイアスでの n-GaN と AlGaNGaN

HEMT 結晶での容量を示す

(ⅰ) n-GaN の場合

minus=

=

qkTV

qNt

tS

C

biD

GaNdepletion

depletion

GaN

0

0

2 εε

εε

ただし

(1)

(ⅱ) AlGaNGaN HEMT 構造の場合

AlGaN

AlGaN

tS

C 0εε= (2)

(C容量ε0真空の誘電率εGaNGaN の誘電率εAlGaNAlGaN の誘電率S電極面積

t t tdeple ion空乏層厚さ AlGaNAlGaN 層厚さq電子電荷NDドナー濃度Vbiビルトイン電

圧kボルツマン定数T温度)

Y G

39

C-V Meter ショットキー電極

オーミック電極

C

空乏層 アクセス抵抗

図 2 等価回路図 n型半導体

図 1 断面図

n-GaN の場合S=100times100μm2Vbi=10VND=1times1017cm-3のときt tideple on=100nm と

なり C=8pF 程度となる

C-V 測定を行うとショットキー電極直下部のキャリア濃度を求めることができるつぎ

にその原理を述べる

ドナー濃度を一定としウェハ面で深さ方向の 1 次元で解析をするとまずポアソンの

方程式より

εDqN

dyVd

minus=2

2

(3)

となる

式(3)を解くために境界条件を

VWVdydV

V

Wy

==

=

=

)(0

0)0(

(4)

とするこの条件で式(3)を解くと

yWqNyqNV DD

εε+minus= 2

2 (5)

となるよって空乏層幅 W は

minusminus=

qkTVV

qNW bi

D

ε2 (6)

となるこの空乏層の単位面積あたりの容量は

minusminus

==

qkTVV

qNW

C

bi

D

2

εε (7)

minusminus=

qkTVV

qNC biDε

212 (8)

となり1C2-V 特性の傾きからドナー濃度がわかる

つぎにドナー濃度が一定でない場合を考える微小領域では式(8)が成り立つとすると

40

DqNdVC

d

ε2

12

minus=

(9)

と書くことができるので 1C2を V で微分することよりドナー濃度がわかるまた空乏層

端は式(7)より W=εC なので微小領域の表面からの深さがわかるこの深さ情報とドナー

濃度情報よりキャリアプロファイルが作成できる

d(1C2)dV

1C2 ND[cm-3]

Depth[nm] Vg

図 3 1C2-Vg プロット図 図 4 キャリアプロファイル

41

付録 3 TLM 法とコンタクト抵抗

コンタクト抵抗を測定するにはクロスケルビン法や TLM(Transmission Line Model)法

が用いられるプロセス技術の確立していない GaN 系半導体ではプロセスが容易な TLM

法がよく用いられている

TLM 法の代表的はマスクパターンを図1に示すTLM 法では電極間隔を変化させなが

ら各電極間での抵抗値を調べることでシート抵抗(RS)とコンタクト抵抗(RC)が求められる

その原理を以下に示す

各電極間の等価回路モデルは図2のようになる電極間の抵抗は距離(L)に比例し幅(W)

に反比例するまたコンタクト抵抗は電極幅に反比例すると考えられるそのため測定

される抵抗(R)は

WR

WLR

R CS 2+= (1)

となる式1より L を x 軸R を y 軸にプロットするとy 軸切片が2RCW となり RCが

計算できるまた傾きから RSがわかる(図 3)

5μm 10μm 15μm 20μm 25μm 30μm

100μm

図1 TLM マスクパターン

切片=2RCW

傾き=RsW

測定値 線形近似

電極

RS RC RC

R

半導体基板 図 2 等価回路モデル

0 L

図 3 L-R プロット図

42

MOSFET 等の電子デバイスでは電流はウェハを横方向に流れるそのためコンタクト抵

抗は電極の幅にのみ依存すると考えているしかし物性的にはコンタクト抵抗は面積に

依存すると考える方が妥当であるそこでコンタクト抵抗が面積と電極幅にどのように影

[

0[V]一定としてい

る図 4 の微小区間の等価回路は図 5 のようになるこの等価回路より

響を受けるかを考える

電極のモデルを図 4 に示す電極は幅 W cm]とし電極の単位面積あたりの抵抗をρC[Ω

cm2]とするまた半導体のシート抵抗を RS[Ω]として電極の電位を V

)(xS IW

dxRdV = (2)

)(xVWdI =C dxρ

(3)

となる式変形すると

)(xS I

WR

dxdV

= (4)

)(xVWdI=

Cdx ρ (5)

式(4)をxで微分すると

ρc [Ωcm2]

Rs [Ω]

V0 [V] 電極 W [mm]

図 4 FET の電極モデル(2 次元)

半導体

43

dI

+x 方向

V(x)+dV ρc (Wdx) V(x)

Rs dxW I(x)-dI I(x)

図 5 微小区間での回路図

)(2

2

xS I

WR

dxVd= (4rsquo)

式(4rsquo)に式(5)を代入すると

)(2

2

xC

S VR

dxVd

ρ= (6)

γ2=Rsρcとすると xx BeAexV γγ += minus)( (7)

xrarr-infinで V(x)=0x=0 で V=V0より A=0B=V0 よって式(7)は xeVxV γ

0)( = (8)

となるまた I(x)については式(5)より

x

c

eVWdxdI γ

ρ 0= (9)

x

c

eVWxI γ

γρ 0)( = (10)

式(8)(10)より x=0 での抵抗 R は

WRR

W

WVWV

xIxVR

cs

c

sc

c

c

ρρ

ρ

γρ

γρ

==

===

0

0

)()(

(11)

44

となるよって電極の抵抗は W に反比例するそのため電極幅で規格化したものをコン

タクト抵抗とし

CSC RR ρ= [Ωmm] (12)

で定義するまた式(12)よりコンタクト抵抗はシート抵抗のルートに比例するのでシート抵

抗が大きいとコンタクト抵抗も悪く見える

45

付録 4 時間変化なしの場合の電子占有率(fT)の導出

トラップの電荷捕獲放出過程は伝導帯電子を捕獲する(e-capture)伝導帯に電子を放

出する(e-emit)価電子帯のホールを捕獲する(p-capture)価電子帯にホールを放出する

(p-emit)の 4 種類が考えられるそれぞれの反応速度は以下の 4 つの式で与えられる

(ⅰ) e-capture

)1( TnT fnC

dtdf

minus= (1)

(ⅱ) e-emit

TnT fe

dtdf

minus= (2)

(ⅲ) p-capture

TpT fpC

dtdf

minus= (3) (iv) ホール放出 (iii) ホール捕獲

(i) 電子捕獲 (ii) 電子放出

ホール

電子

トラップ

(ⅳ) p-emit

)1( TpT fe

dtdf

minus= (4)

(fTトラップの電子占有率t時刻n電子密度pホール密度Cn電子捕獲係数Cpホー

ル捕獲係数en電子放出係数epホール放出係数)

電子捕獲係数とホール捕獲係数はそれぞれ Cn=σnvthnCp=σpvthp(σn電子の捕獲断面積

σpホールの捕獲断面積vthn電子の熱平衡速度vthpホールの熱平衡速度)で表せるま

た熱平衡速度は 3kT2=m ve thn22=mpvthp22 である式 1~4 をまとめて整理すると

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (5)

となる

つぎに熱平衡状態(全てのフェルミ準位EFが一致)で時間変化がないときについて考え

るまずトラップの電子占有率はフェルミ分布となるとして

46

minus

+=

kTEE

fFT

T

exp1

1 (6)

(ETトラップ準位)

とする伝導帯での電子密度の時間変化はトラップによる電子の捕獲と放出の 2 通りなの

TnTTnT feNfCnNdtdn

+minusminus= )1( (7)

(NTトラップ密度)

となる時間変化なしとすると dndt=0 なので enについて整理すると

T

Tnn f

fnCe minus=

1 (8)

となるここで式(8)に式(6)を代入すると

minus

+

minus

+minus

minusminus=

kTEE

kTEE

CkT

EENe

FT

FT

nFC

Cn

exp1

1

exp1

11

exp (9)

nFTFC

Cn CkT

EEkT

EENe

minus

minusminus= expexp (10)

nnTC

Cn CnCkT

EENe 1exp =

minusminus= (11)

minusminus=

kTEE

Nn TCC exp1 (12)

となりenはトラップの準位と捕獲断面積で決まることがわかる同様にして

( TpTTpT feNfCpNdtdp

minusminus= 1 ) (13)

より

47

ppVT

VT

Tpp CpC

kTEE

Nf

fpCe 1exp1

=

minusminus=

minus= (14)

minus

=kT

EENp TV

V exp1 (15)

となる

以上のことを利用して式(5)を変形するまず式(5)に式(11)と式(14)を代入すると

( ) ( TpTpTnTnT fCpfpCfCnfnC

dtdf

minus+minusminusminus= 11 11 )

)

(16)

となる時間変化なし(dfTdt=0)として fTについて整理すると

( ) ( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (17)

となりトラップの電子占有率は電子密度ホール密度の関数になる

48

謝辞

本研究の遂行にあたって終始懇切なる御指導と御鞭撻を頂きました徳島大学工学部電

気電子工学科 大野泰夫 教授に心より感謝の意を表します

本研究を進めるにあたり適切な御指導と有益なご教示を賜りました徳島大学工学部電

気電子工学科 新谷義廣 教授並びに徳島大学工学部電気電子工学科 酒井士郎 教授に深

く感謝いたします

本研究を進めるにあたり御指導を賜りました徳島大学工学部電気電子工学科 富永喜久

雄 助教授ならびに徳島大学工学部電気電子工学科 講師 直井美貴先生西野克志先生助

手 江南先生に深く感謝します

本研究を進めるにあたり多大なご尽力を賜りました文部科学技官 稲岡武氏に深く感謝

いたします

本研究を進めるにあたり御指導を賜りました徳島大学サテライトベンチャービジネス

ラボラトリー ポストドクター 敖金平氏に深く感謝します

共に議論を重ねた研究員 西薗和博氏をはじめ大野研究室ならびに新谷研究室酒井研究

室サテライトベンチャービジネスラボラトリーナイトライドセミコンダクター株式会

社の皆様に心より感謝いたします

最後に本年度で定年退官される文部科学技官 近藤俊昭氏には研究室配属時より研究だ

けでなく将来設計においても有益なご教示を賜りました近藤技官は大変な情報通でおら

れ毎日午後 5 時以降に学生室に来られては昔の電気電子工学科や学生間の恋愛状況を熱

心に語られておりました研究の合間に近藤技官の話に耳を傾けながら一服するのが大野

研究室での日課でありましたここに近藤技官のこれまでのご活躍に敬意を表すると共に

本研究を進めるにあたり多大なご尽力を賜りましたことに深く感謝します

49

参考文献

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[13] 西澤博 矢野仁之 後藤典夫 大野泰夫 表面準位を考慮した GaAs MESFET ゲート

ラグのシミュレーション 電子情報通信学会 ED 91-141 (1992)

51

著者のこれまでの研究発表

著論文

主著論文

1 菊田大悟 敖金平 大野泰夫 ldquoオープンゲート FET による AlGaNGaN HEMT 構造

の表面準位測定rdquo 信学技報 ED2002-210 (2002)

共著論文

1 Katsushi Nishino Daigo Kikuta Shiro Sakai ldquoBulk GaN growth by direct

synthesis methodrdquo Journal of Crystal Growth 237-239 pp922-925 (2002)

2 Jin-Ping Ao Daigo Kikuta Yasuo Ohno ldquoCopper-Gate AlGaNGaN HEMTs with

Low Gate Leakage Currentrdquo 信学技報 ED2002-211 (2002)

学術講演会発表 講演会名 発表年月日 題目 発表者

応用物理学

会学術講演

2002 年 9月 26 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

電子情報通

信学会 電子デバイス

研究会

2002 年 10月 10 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

52

  • プロセス手順条件
  • 素子間分離プロセス
Page 20: AlGaN/GaN HEMT 構造表面準位の電気的評価 に関する研究ohnolab.deca.jp/wp-content/lab_data/pdf_a/2003_D_Kikuta_doc.pdf · イスシミュレーションによる評価も行った。

ndash10 ndash5 00

10

20

30

40

Vg [V]

I d [μ

A]

SiO2なし

SiO2あり

全面ゲート金属

Vds=01V

ndash15 ndash10 ndash5 00

10

20

30

40

Vg [V]

I d [μ

A]

SiO2なし

SiO2あり

全面ゲート金属

Vds=01V

(b) (a)

図 43 オープンゲート FET の Id-Vg特性 (a)サンプル A (b)サンプル B

スgmnpSiO2なしの相互コンダクタンス)

式(42)を用いて実際に計算してみると Wnp=6μmgmwp=106times10-6Sgmnp=50times10-7S と

すると Wwp=127μm となり6~7μm ほどゲート幅が大きくなっている

これらの結果よりサンプル AB とも開口部の表面電位が両側のゲート電極に制御されて

いることが示唆されているこのような現象が起こる原因として SiO2AlGaN 層界面にホ

ールトラップ型の界面準位が存在することで説明できる[12]

44 電子トラップとホールトラップ

本論文でいう電子トラップとホールトラップの定義について述べるまず電子トラッ

プとはトラップの帯電量が伝導帯の電子と交換速度が速いために伝導帯の電子の量つま

り電子の擬フェルミ準位によって決まるものをいう逆にホールトラップとはトラップの

帯電量が価電子帯のホールと交換速度が速いために価電子帯のホールの量つまりホー

ルの擬フェルミ準位によって決まるものをいう

一般に深い準位のモデルには Shockley-Read-Hall(SRH)統計が用いられるそれによる

とトラップの電子占有率 fTは以下のようになる

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (43)

(t時刻n電子濃度pホール濃度Cn電子捕獲係数Cpホール捕獲係数en電子放出係

数epホール放出係数)

19

式(43)において時間変化しないとすると dfTdt=0 となりfTについて整理すると

)()( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (44)

となる(付録 4 参照)

この fT が電子の擬フェルミ準位(Efn)とホールの擬フェルミ準位(Efp)に対してどのように

変化するのかシミュレーションしてみるシミュレーションするのは窒化ガリウムとして

各パラメータを表 41 のようにしたトラップの準位を価電子帯より 10~25eV のものま

で変化させたときの fTの変化を図 44(a)~(e)に示す

表 41 fTシミュレーションのパラメータ

パラメータ 値

禁制帯幅 (Eg) 342 [eV]

電子有効質量 (me) 0228

ホール有効質量 (mp) 06

伝導帯有効状態密度 (NC) 274times1018 [cm-3]

価電子帯有効状態密度 (NV) 117times1019 [cm-3]

電子捕獲断面積 (σe) 1times10-13 [cm2]

ホール捕獲断面積 (σp) 1times10-13 [cm2]

図 44(a)~(e)よりトラップ準位が 10~15eV までは fTが大部分でホールの擬フェルミ準

位によって決まっていることがわかるまた20~25eV まででは大部分で電子の擬フェ

ルミ準位によって決まっている172eV のものはトラップが中間的な性質を示している

本論文では電子の擬フェルミ準位でトラップの帯電量が決まるトラップを電子トラップ

ホールの擬フェルミ準位でトラップの帯電量が決まるトラップをホールトラップとしたが

実際にはトラップの準位が伝導帯に近い場合電子トラップとなり価電子帯に近い場合

ホールトラップになっていることがわかる

これらのことより電子トラップ(ET)は電子の擬フェルミ準位に従うのでトラップを含む

領域は n 型半導体に似た性質を示すようになりホールトラップ(HT)はホールの擬フェル

20

ET=20eV

5 1 15 2 25 3Efn [eV] 005

115

225

335

Efp [eV]0

02

04

06

08

1

fT

ET=172eV

0 05 1 15 2 25 3 35Efn [eV] 05

115

225

3

Efp [eV]0

02

04

06

08

1

fT

ET=15eV

0 05 1 15 2 25 3 35Efn [eV] 0

051

152

253

35

Efp [eV]0

02

04

06

08

1

fT

ET=10eV

05 1 15 2 25Efn [eV] 051

152

253

35

Efp [eV]0

02

04

06

08

1

fT

ET=25eV

01 15 2 25 3 35Efn [eV] 0

051

152

253

Efp [eV]0

02

04

06

08

1

fT

(d)

(b) (a)

(c)

(e) 図 44 fTシミュレーション

(a)ET=10eV (b)ET=15eV

(c)ET=172eV (d)ET=20eV

(e)ET=25eV EV EC

35

EC 05

EV

EC

0EV

3 35EC

0EV EC

EV EC

EV

EC EV

35

EC

0

EV

EC

EV 35EC

0 0EV

ミ準位に従うので p 型半導体に似た性質を示すようになるそこで n-ET-n 型半導体接合

n-HT-n 型半導体接合p-ET-p 型半導体接合p-HT-p 型半導体接合のバンド図を考えてみ

るまず n-ET-n 型半導体接合の場合電子トラップが n 型半導体に似た電位分布を示し電

子トラップを含む部分は傾斜を持った電位分布になる(図 45(a))n-HT-n 型半導体接合の

場合ホールトラップを含む部分は p 型半導体に似た電位分布となるので左側の接合が pn

接合の逆方向となり右側が順方向となるので印加した電圧のほとんどは左側に印加され

る(図 45(b))p-ET-p 型半導体接合の場合右側の接合が pn 接合の逆方向となるので印加

した電圧の大部分は右側の接合に印加される(図 45(c))p-HT-p 型半導体接合の場合ホー

21

(b) (a)

EC

EV

EF

EC

EV

EF EV

EF

EV

EF EC

HT 型

ET 型

ET 型 n 型

n 型

n 型 n 型

p 型 (d)

p 型 p 型

p 型 (c)

EC

HT 型

図 45 トラップを含む pn 接合のバンド図 (a)n-ET-n 型 (b)n-HT-n 型 (c)p-ET-p 型 (d)p-HT-p 型

ルトラップを含む部分は傾斜を持つようになる(図 45(d))

45 オープンゲート FET の I-V 特性の考察

実験結果より SiO2 ありのオープンゲート FET では開口部の電位を両側のゲート電極で

制御できドレイン電流を遮断することができた逆に SiO2 なしのオープンゲート FET

ではドレイン電流を遮断できなかったこのような現象について SiO2 と AlGaN 層の界面

のトラップで説明する

説明に先立ってショットキー電極を 2 つの種類に分類する1つはショットキー電極の

フェルミ準位が半導体のミッドギャップより伝導帯側にピンニングされ半導体表面で電

子が多くなっているものであり(図 46(a))もう一方はショットキー電極のフェルミ準位が

半導体のミッドギャップより価電子帯側にピンニングされ半導体表面でホールが多くな

っているものである(図 46(b))本論文では前者を N 型のショットキー電極後者を P 型

22

(b) (a)

06eV

EV

EF

EC ΦB=08eV

26eV

EV

EF EC

ΦB=08eV

図 46 ショットキー電極の分類 (a) N 型ショットキー電極 (b) P 型ショットキー電極

のショットキー電極と呼ぶ

前項で電子トラップを含む領域ではその部分は n 型半導体の電位分布を示しホールト

ラップを含む領域ではその部分は p 型半導体の電位分布を示すことを説明したその理論

をオープンゲート FET に用いる

オープンゲート FET の断面図(図 47)で2DEG の電位を 0V としショットキー電極に負

の電位を印加した状態でショットキー電極から AlGaN 層表面を通って 2DEG へのバン

ド図を図 48に示すバンド図はショットキー電極がN型の場合とP型の場合SiO2AlGaN

界面が電子トラップ(ET)の場合とホールトラップ(HT)の場合の組み合わせで 4 種類考えら

れるまずショットキー電極が N 型であり SiO2AlGaN 界面が電子トラップの場合(図

48(a))界面が電子トラップなのでその部分は n 型半導体と考えられるそのため電極部-

界面-2DEG は n-n-n 型半導体接合のため界面の電位は傾斜を持つショットキー電極が P

型であり界面が電子トラップ型の場合(図 48(b))p-n-n 型半導体接合と考えられるのでシ

ョットキー電極と界面が pn 接合の逆方向となり電位差はこの部分に集中しAlGaN 層の

表面の電位は 2DEG の電位とほぼ同じになるつぎにショットキー電極が N 型で界面がホ

ールトラップ型の場合(図 48(c))n-p-n 型半導体接合と考えられショットキー電極と界

面は pn 接合の順方向となるしたがってショットキー電極と界面には大きな電位差は生じ

23

(d)

(b)

(c)

(a)

GaN

AlGaN 界面

電極

GaN

AlGaN 界面 電極 Ec

Ef

Ev ショットキー電極

界面 ET型HT型

AlGaN

2DEG n型

図 47 オープンゲート FET の断面図

図 48 オープンゲート FET の電位分布 (a)N-E-n 型 (b)P-E-n 型 (c)N-H-n 型 (d)P-H-n型

ず電極に印加した電位は AlGaN 層と 2DEG の間に印加される最後にショットキー電極

が P 型で界面がホールトラップの場合(図 48(d))p-p-n 型半導体接合になるのでショット

キー電極と界面には大きな電位差が生じず電極に印加した電圧は界面と2DEG の間に印

加される

以上のことよりオープンゲート FET 断面図で電位分布を考えると図 49 のようになる

N-ET-n 型P-ET-n 型の場合開口部の電位はゲート電極で制御できないので開口部の電

位は2DEG の電位とほぼ同じになる(図 49(b))N-HT-n 型P-HT-n 型の場合開口部の

電位はゲートの電位と一致する(図 49(c))

これらのことよりオープンゲート FET の Id-Vg特性を考えると図 410 のようになると

思われるまずN-HT-n 型P-HT-n 型の場合界面の電位はゲート電極の電位と等しい

ので通常の FET と同様に電流は減少するP-ET-n 型の場合0~VTV まではゲート直下部

の電流減少分があるためドレイン電流は減少するがオープン部の界面の電位はゲート電極

の電位で制御できないのでドレイン電流は流れたままであるN-ET-n 型の場合界面での

抵抗とAlGaN層の抵抗の大小関係で特性が変化するので一概に2つの場合には分類できな

いこれらの分類は pn 接合の逆方向の抵抗は極めて高く半絶縁性部分よりも高いという

24

界面 E 型H 型

ショットキー電極 N 型P 型

AlGaN Id

N-H-n 型 N-E-n 型

P-E-n 型

0 VT

Ψfn

Vg

オープン部 ゲート ゲート

Ψs

Ψs (界面)

Ψfn (チャネル)

Vg

オープン部 ゲート ゲート

2DEG n 型

Vg

図 410 オープンゲート FET の Id-Vg 特性概念図

図 49 界面のバンド図 (a) オープンゲートFETの断面図

(b) N-E-n 型P-E-n 型 (c) N-H-n 型P-H-n 型

前提のため抵抗層の長さや GR センターの濃度が極端な値の場合は異なってしまう可能

性はある

測定結果(図 43)と概念図(図 410)を比較すると今回作製した SiO2ありの FET には3つ

の可能性があるN-HT-n 型P-HT-n 型かN-ET-n 型で AlGaN 層の抵抗が非常に高い場

合である今回の FET の AlGaN 層はアルミ組成 03 程度でそれほど高くなくまたゲー

トリーク電流も比較的大きいので前2者のいずれかになっていると思われるすなわち

界面準位はホールトラップ型である一方SiO2無しの場合は N-ET-n 型または P-ET-n 型

及び界面層の抵抗が AlGaN 層の抵抗より高いホールトラップ型の界面準位の場合も考え

られる界面準位による界面の電気伝導度とは界面に接した AlGaN 中のキャリアが伝導

を担うのでワイドバンドギャップの場合ピンニング準位によっては大きな抵抗になっ

てしまう場合もあり得る

SiO2 付きの場合構成は N-HT-n 型P-HT-n 型のいずれかであることが推定された

25

GaAs の場合はショットキー電極のバリア高が 08eV 程度有ればピンニング準位が充満帯

に近いのでP型になる[10]GaNの場合ではバリア高が08eV程度ではまだ伝導帯に近く

N型であると考えられるこれを調べるためにオープンゲート FET においてチャネル両側

端おいた2つのゲート電極に異なった電位を与えた場合について測定を行った

界面準位が HT 型の場合チャネルとの間は pn 接合逆バイアスと同じで AlGaN 層中に電

位勾配が形成される表面の2つのショットキー電極間に電位差を与えた場合にはショッ

トキー電極-界面-ショットキー電極が N-HT-N 型か P-HT-P 型の構成になるこれらの場合

の電位分布は図 411 に示すようになるN-HT-N 型の場合は界面準位部の電位は両ショット

キー電極の低い方の電圧になりP-HT-P 型の場合には両電極電位を線形につないだ斜めの

電位分布になる一方の電極に一定の負バイアス Vg2を与え他方の電極の電圧をゼロから

負の方向に変化させた場合N-HT-N 型では表面電位はVg1=Vg2までは低い電位のVg2にな

るためチャネル電流は変わらずVg2以下になるとVg1が制御するために減少する一方

P-HT-P 型の場合には表面電位はVg1の影響を半分受けチャネル電流はVg1Vg2の平均電

圧で制御された形となるその様子を図 412 に模式的に示した

実際にオープンゲート FET で測定した Id-Vg特性を図 413 に示す測定はソースドレイ

ン電極間に 01V 印加しゲートバイアスは片側(Vg2)を 0V-2V-4V-6V-8V と固

定し他方のゲートバイアス(Vg1)を 0V から負の方向へ掃引した掃引には1本あたり

約1時間をかけている概念図(図 412)と実測図(図 413)を比較すると SiO2ありのオ

ープンゲート FET は予想通り N-HT-N 型でショットキー電極がN型であることを示して

いる

ゲート1

ゲート2

界面

界面 ゲート1

ゲート2 (a) (b)

Ef

Ec

Ev

Ef Ev

Ec

図 411 オープンゲート FET の電位分布 (a)P-H-P 型 (b)N-H-N 型

26

ndash8 ndash6 ndash4 ndash2 00Vg1 [V]

ndash4Vndash6V

20

40Vg2=0V

ndash2V

Vd=01V破線理想的なホール

トラップの線

Vg1=Vg2

N-H-N 型

P-H-P 型

Id

I d [μ

A]

Vg1

図 412 両側ゲートに異なるバイアスを印

加した Id-Vg特性概念図 図 413 両側ゲートに異なるバイアスを

印加した Id-Vg 特性実測図

46 まとめ

今回オープンゲート FET を用いて AlGaNGaN HEMT 構造結晶の表面準位を評価し

たSiO2なしの場合ドレイン電流は制御できなかったSiO2ありの場合ドレイン電流

を制御できたまたSiO2ありのオープンゲート FET において 2 つのゲート電極に異なっ

た電位を印加した場合オープン部の電位は低い側の電位に支配されたこれらのことは

SiO2と AlGaN 界面にホールトラップ型の準位が存在することで説明できた

27

第5章 デバイスシミュレーションを用いた表面準位の考察

51 はじめに

第 4 章においてオープンゲート FET で開口部にホールトラップ型の表面準位が存在する

と開口部の電位がゲート電極で制御できることを推察した第 5 章ではこの推察の裏付け

としてデバイスシミュレータを用いて理論的に考察する

今回用いたデバイスシミュレータは ISE 社の DESSIS であるこのシミュレータではワ

イドバンドギャップ半導体のシミュレーションが行えるほか 3 次元のシミュレーションも

行うことができるオープンゲート FET ではドレイン電流をゲート電極と平行に流すため

3 次元のシミュレーションを行う必要がありその点で DESSIS は最適であった

52 デバイスシミュレーション

デバイスシミュレーションとは半導体デバイスの電気的特性を予測するツールである

主にデバイス構造の最適化などに用いられている結晶成長プロセス技術の成熟した Si

半導体ではイオン注入や拡散のシミュレーションができるプロセスシミュレーションから

LSI の回路シミュレーションまで一貫しておこなうことができるようになっている

デバイスシミュレーションは基本的にポアソン方程式とキャリア輸送方程式の2つを連

立して解いているまずコンタクトや界面での境界条件とキャリア分布でポアソン方程

式を解きデバイス内のポテンシャルを求めるその後各キャリアに対する輸送方程式を

このポテンシャルのもとで解くこの過程を繰り返すことで最終的な解を求めている

輸送方程式にはボルツマン輸送方程式が用いられているしかしボルツマン輸送方程

式は一般に複雑で解析的に解くことは不可能であるそこで様々な近似を行うことで解析

的に解けるようにしている近似法としては一般的にはドリフト拡散法が用いられている

この近似はキャリアの流れをドリフトと拡散で表しているこのモデルでほとんどのデバ

イスにおいてシミュレーションを行うことができるしかし今日の微細トランジスタや

GaAs などのシミュレーションにおいてはホットキャリア効果や速度オーバーシュートが

あり正確なシミュレーションを行うことができないこのような場合にはエネルギー保存

則を含めたエネルギー輸送モデル(緩和時間近似法ハイドロダイナミック法エネルギ

28

ーバランス法とほぼ同義)が使われるまた格子温度が問題になる場合には格子温度モ

デルなども取り入れられる

一方ボルツマン輸送方程式を直接シミュレーションしているものがモンテカルロ法で

あるモンテカルロ法は計算機上で与えられた条件のなかで実際にキャリアを自由に走行

させ各散乱に応じてキャリアを散乱させるその後再度キャリアを自由走行させる過程

を一定時間繰り返し最終的な解を得るこの方法はボルツマン輸送方程式を近似していな

いため近似による誤差はないが個々のキャリアについて計算を行うため膨大な時間を要す

るまたシミュレーションの精度はいかにキャリア輸送機構を計算機上に再現するかに

よって決まり高精度のシミュレーションはそれほど容易ではない

本研究ではホットキャリアや速度オーバーシュートなどの現象は起こらないと考えられ

るので最も一般的なドリフト拡散法でシミュレーションを行っている

53 シミュレーション構造

今回シミュレーションした構造を図 51 に示す結晶は AlGaNGaN HEMT 構造とし

AlGaN 層をアルミ組成比 020膜厚 30nm としGaN 層を膜厚 2μm としたAlGaNGaN

界面にはピエゾ効果による固定電荷として正の電荷を 1times1013cm-2導入したまた計算上

の収束性を上げるため AlGaNGaN 結晶ともアクセプタを計算結果に問題の出ない程度で

ある 1times1014cm-3導入してあるオープンゲート FET はチャネル長 10μmチャネル幅 5

μmゲート幅 06μmtimes2開口部幅 38μm とし開口部には SiO2を 60nm 堆積したも

のであるソースドレイン電極は直方体の側面の AlGaNGaN 界面に対向するような形

Y X

Z

Source

Gate

AlGaN

GaN

SiO2

図 51 シミュレーション構造

29

で付けてありオーミックになるように仕事関数を指定してあるゲート電極はショット

キー障壁高さが 1eV とした

54 トラップのモデル

一般に化合物半導体における界面表面準位は離散的とされているそこでシミュレー

ションの界面準位は単一の準位のものとしたトラップは電子を捕獲することで電荷中性

になるドナー型のものとホールを捕獲(電子を放出)することで電荷中性になるアクセプ

タ型のものに分類することができる今回はドナー型のトラップとしてあるまたトラッ

プの捕獲断面積は深い準位の場合原子のオーダーであるといわれているので 1times10-13cm2

としたこのようなトラップを SiO2と AlGaN 層界面に 1times1014cm-2導入してあるこれは

界面の原子のほとんどがトラップとなっている計算であるSiO2AlGaN 界面には負の電荷

を 5times1013cm-2導入しトラップの半分が電荷中性となっているとしてある

55 シミュレーション結果

シミュレーションはソースドレイン間電圧を 01V としトラップのエネルギー準位を

伝導帯から 15eV のものから 25eV のものまで変化させながらそれぞれにおいて Vgが 0

~-8V までの Id-Vg特性をシミュレーションしたその結果を図 52 に示すまず開口部

にも金属ゲートを付けた通常の FET 構造の場合しきい値が-52V 程度でありgmが 13

ndash8 ndash6 ndash4 ndash2 00

50

100

Vg [V]

I d [μ

A]

ET=150eV

220ndash250eV

200eV

Metal Gate

図 52 シミュレーション結果

(Id-Vg特性)

30

times10-5S であったgmは

dm VdL

Wg 0microεε

= (51)

(μ移動度εAlGaN の比誘電率ε0誘電率dAlGaN の膜厚Wゲート幅Lゲート

長Vdドレイン電圧)

で表されるシミュレーション結果の gmは式(51)で計算される理論値と合致しており正確

なシミュレーションがなされていると思われる

シミュレーション結果よりトラップ準位が 15~20eV のものはドレイン電流を遮断でき

ていないが 22~25eV のものはドレイン電流を遮断できており実験結果とほぼ同じ特性が

得られたもう少し詳しく解析するためにチャネル中央(ソース電極からドレイン電極へ 5

μm の位置)の断面でのバンド図を図 53 に示すゲート電圧が 0V のときトラップ準位

が 20eV25eV のもの両方ともフェルミ準位が 0V 付近で一致しているつぎにゲート電圧

31

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4ndash5ndash4ndash3ndash2ndash1012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

(b) (a)

(c) (d)

5

図 53 シミュレーション結果(バンド図) (a) ET=20eV Vg=0V (b) ET=20eV Vg=-2V (c) ET=25eV Vg=0V (d) ET=25eV Vg=-2V

が-2V のときトラップ準位が 20eV のものはゲート電極直下部のフェルミ準位は 2V 高く

なっているが開口部のフェルミ準位は 0eV で変化していないそれに対してトラップ準位

が 25eV のものは開口部のフェルミ準位もゲート電極直下部のフェルミ準位と同じように

約 2V 高くなっているまたトラップ準位が 20eV のものでは X=0644μm の場所でス

パイク状にバンドが曲がっているこれはフェルミ準位がなだらかに 0~2V に変化してい

るのに対して X=0644μm で界面準位によるピンニングにより 10V だけ急峻に変化させ

られていることによって生じているつぎに同じ断面での電子濃度分布を図 54 に示す

図 54 よりゲート電圧が 0V のときはトラップ準位が 20eV25eV のもの両方とも

AlGaNGaN 界面に 1times1020cm 3の電子が全面に存在していることがわかるゲート電圧が-

図 54 キャリア分布(Y=50μm)(a) E =20eVVg=0V

(a) (b)

(d) (c)

T

(b) ET=20eV V =-6V g

(c) E =25eV V =0V T g

(d) E =25eV V =-6V T g

32

-6V のときトラップ準位が 20eV のものはゲート電極直下では電子が存在せず空乏化して

いるが開口部には電子が存在しているトラップ準位が 25eV のものは開口部も電子が空

乏化しているそのためトラップ準位が 20eV の場合ゲート電圧を-6V にしても開口部下

での電子が存在するためドレイン電流を遮断できないそれに対してトラップ準位が 25eV

の場合開口部下の電子も空乏化するためドレイン電流が遮断される

56 まとめ

以上のことよりトラップのエネルギー準位によって開口部の表面電位がゲート電極で制

御されたりされなかったりすることが理論的にあり得るがわかったまたトラップの影

響により実験で得られた結果が説明できることを証明できた

今回のシミュレーションでは電子トラップ型とホールトラップ型の特性の差がはっきり

と現れた結果になったしかし実際には電子トラップ型とホールトラップ型はデジタル

的に分けることはできずアナログ的なものであるため電子トラップ型とホールトラップ

型の中間のような性質を持つトラップも考えられるまたシミュレーションを行うにあ

たり仮定としてトラップ密度を 1times1014cm-2入れ捕獲断面積も 1times10-13cm2と小さい値を

用いているこれらのパラメータを変えることで今回の結果とは違った特性が得られる

そのためパラメータをどのように選び決定するかは非常に重要であり今後も検討が必要で

ある

33

第6章 本研究のまとめ

本研究ではオープンゲートFETを用いてAlGaNGaN HEMT構造結晶でのSiO2AlGaN

界面を評価した

第4章においてオープンゲート FET の Id-Vg特性より SiO2パッシベーションのないオー

プンゲート FET では開口部の AlGaN 層表面電位はゲート電極によって制御されなかった

がSiO2パッシベーションのあるオープンゲート FET では開口部の表面電位がゲート電極

で制御されたこのような現象の原因として SiO2AlGaN 界面にホールトラップ型の界面

準位が存在することで説明した

第5章ではデバイスシミュレーションを行い第 4 章で述べた説明が理論的に正しいか

確かめたシミュレーションの結果より電子トラップではオープンゲート FET の開口部の

表面電位はゲート電極で制御されずホールトラップでは開口部の表面電位はゲート電極

で制御されたことを確認しドレイン電流を遮断することができたこのことより第 4 章

での考察を理論的に証明できた

以上のことより SiO2AlGaN 界面にはホールトラップ型の界面準位が存在している可能

性を示唆したまたホールトラップ型の界面準位が存在するとトランジスタの OFF 耐圧

を向上させることができるので SiO2パッシベーション膜はトランジスタの高耐圧化に利用

できると思われる

一方第 4 章で得られた測定結果は SiO2パッシベーションが理想的な絶縁膜になってい

ない場合言い換えれば導電膜になっている場合でも同様な結果が得られる特にワイド

バンドギャップ半導体の場合深い準位にフェルミ準位がピンニングされると 1times1014Ωcm

以上という非常に高抵抗となり良質な SiO2膜でさえも導電膜として見えてしまうことが

明らかになったワイドバンドギャップ半導体でのパッシベーション膜はこれまでの半導

体における考え方では通用せず今後新しい考え方が必要になると思われる

34

付録1 デバイス作製プロセス

AlGaNGaN HEMT 構造結晶での基本的なデバイス作製プロセスをここで述べるデバ

イス作製の大まかな流れは図1のようになるまず個々の素子を電気的に分離を行うた

めに RIE(Reactive Ion Etching)法で結晶を削り落とし素子間分離を行うつぎにオーミ

ック電極を形成するため TiAl を EB 蒸着法で蒸着しアニールを行う続いてパッシベー

ション膜を堆積させ最後にショットキー電極として EB 蒸着法で NiAu を蒸着する

それぞれのプロセス工程での代表的なプロセス条件を表1に示す

ゲート電極形成

パッシベーション膜堆積

素子間分離

オーミック電極形成

図 1 プロセスフロー

35

表1 プロセス工程(手順と条件)

プロセス工程 プロセス手順条件

1 サンプル へき開

素子間分離プロセス

1 サンプルクリーニング アセトン煮沸3min

超音波洗浄(アセトン)3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

2 メサ用フォトリソグラフィー HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

3 ドライエッチング RIEガス BCl3 20SCCM

出力52W

エッチング時間25minutes

2

4 レジスト除去 アセトン煮沸超音波洗浄

(必要に応じて)リムーバ原液煮沸 3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

オーミック電極形成 3

1 サンプルクリーニング 21 と同じ

36

2 オーミック電極用フォトリソグラ

フィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ti=200ÅAl=2000Å

4 リフトオフ アセトン煮沸3min

超音波洗浄3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブロー

5 熱処理 電気炉650 10min N2雰囲気

パッシベーション膜堆積 4

1 サンプルクリーニング 21 と同じ

37

2 パッシベーション膜用フォトリソ

グラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

純水クリーニングリンス

窒素ブロー

3 パッシベーション膜堆積 EB 蒸着SiO2600Å

4 リフトオフ 34 と同じ

ショットキー電極形成

1 サンプルクリーニング 21 と同じ

2 ショットキー電極用フォトリソグ

ラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)5000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ni=500Å

抵抗加熱蒸着Au=500Å

5

4 リフトオフ 34 と同じ

38

付録2 C-V 特性およびキャリアプロファイル

C-V 測定には通常ショットキーダイオードが使われるショットキーダイオードの断面

図を図1に示すC-V 測定において測定対象の回路モデルはコンデンサと抵抗が並列にな

っている(図 2)そのためオーミック電極からショットキー電極直下までのアクセス抵抗は

誤差になるので電極間隔はできるだけ小さいほうが良い測定は印加した交流電圧信号と

電流の振幅位相差より容量成分と抵抗成分を測定しているAlGaNGaN HEMT 構造の

場合AlGaN 層が絶縁体の働きをするのでゼロバイアスでの容量は AlGaN 層の膜厚と電

極面積AlGaN 層の誘電率で決まる以下にゼロバイアスでの n-GaN と AlGaNGaN

HEMT 結晶での容量を示す

(ⅰ) n-GaN の場合

minus=

=

qkTV

qNt

tS

C

biD

GaNdepletion

depletion

GaN

0

0

2 εε

εε

ただし

(1)

(ⅱ) AlGaNGaN HEMT 構造の場合

AlGaN

AlGaN

tS

C 0εε= (2)

(C容量ε0真空の誘電率εGaNGaN の誘電率εAlGaNAlGaN の誘電率S電極面積

t t tdeple ion空乏層厚さ AlGaNAlGaN 層厚さq電子電荷NDドナー濃度Vbiビルトイン電

圧kボルツマン定数T温度)

Y G

39

C-V Meter ショットキー電極

オーミック電極

C

空乏層 アクセス抵抗

図 2 等価回路図 n型半導体

図 1 断面図

n-GaN の場合S=100times100μm2Vbi=10VND=1times1017cm-3のときt tideple on=100nm と

なり C=8pF 程度となる

C-V 測定を行うとショットキー電極直下部のキャリア濃度を求めることができるつぎ

にその原理を述べる

ドナー濃度を一定としウェハ面で深さ方向の 1 次元で解析をするとまずポアソンの

方程式より

εDqN

dyVd

minus=2

2

(3)

となる

式(3)を解くために境界条件を

VWVdydV

V

Wy

==

=

=

)(0

0)0(

(4)

とするこの条件で式(3)を解くと

yWqNyqNV DD

εε+minus= 2

2 (5)

となるよって空乏層幅 W は

minusminus=

qkTVV

qNW bi

D

ε2 (6)

となるこの空乏層の単位面積あたりの容量は

minusminus

==

qkTVV

qNW

C

bi

D

2

εε (7)

minusminus=

qkTVV

qNC biDε

212 (8)

となり1C2-V 特性の傾きからドナー濃度がわかる

つぎにドナー濃度が一定でない場合を考える微小領域では式(8)が成り立つとすると

40

DqNdVC

d

ε2

12

minus=

(9)

と書くことができるので 1C2を V で微分することよりドナー濃度がわかるまた空乏層

端は式(7)より W=εC なので微小領域の表面からの深さがわかるこの深さ情報とドナー

濃度情報よりキャリアプロファイルが作成できる

d(1C2)dV

1C2 ND[cm-3]

Depth[nm] Vg

図 3 1C2-Vg プロット図 図 4 キャリアプロファイル

41

付録 3 TLM 法とコンタクト抵抗

コンタクト抵抗を測定するにはクロスケルビン法や TLM(Transmission Line Model)法

が用いられるプロセス技術の確立していない GaN 系半導体ではプロセスが容易な TLM

法がよく用いられている

TLM 法の代表的はマスクパターンを図1に示すTLM 法では電極間隔を変化させなが

ら各電極間での抵抗値を調べることでシート抵抗(RS)とコンタクト抵抗(RC)が求められる

その原理を以下に示す

各電極間の等価回路モデルは図2のようになる電極間の抵抗は距離(L)に比例し幅(W)

に反比例するまたコンタクト抵抗は電極幅に反比例すると考えられるそのため測定

される抵抗(R)は

WR

WLR

R CS 2+= (1)

となる式1より L を x 軸R を y 軸にプロットするとy 軸切片が2RCW となり RCが

計算できるまた傾きから RSがわかる(図 3)

5μm 10μm 15μm 20μm 25μm 30μm

100μm

図1 TLM マスクパターン

切片=2RCW

傾き=RsW

測定値 線形近似

電極

RS RC RC

R

半導体基板 図 2 等価回路モデル

0 L

図 3 L-R プロット図

42

MOSFET 等の電子デバイスでは電流はウェハを横方向に流れるそのためコンタクト抵

抗は電極の幅にのみ依存すると考えているしかし物性的にはコンタクト抵抗は面積に

依存すると考える方が妥当であるそこでコンタクト抵抗が面積と電極幅にどのように影

[

0[V]一定としてい

る図 4 の微小区間の等価回路は図 5 のようになるこの等価回路より

響を受けるかを考える

電極のモデルを図 4 に示す電極は幅 W cm]とし電極の単位面積あたりの抵抗をρC[Ω

cm2]とするまた半導体のシート抵抗を RS[Ω]として電極の電位を V

)(xS IW

dxRdV = (2)

)(xVWdI =C dxρ

(3)

となる式変形すると

)(xS I

WR

dxdV

= (4)

)(xVWdI=

Cdx ρ (5)

式(4)をxで微分すると

ρc [Ωcm2]

Rs [Ω]

V0 [V] 電極 W [mm]

図 4 FET の電極モデル(2 次元)

半導体

43

dI

+x 方向

V(x)+dV ρc (Wdx) V(x)

Rs dxW I(x)-dI I(x)

図 5 微小区間での回路図

)(2

2

xS I

WR

dxVd= (4rsquo)

式(4rsquo)に式(5)を代入すると

)(2

2

xC

S VR

dxVd

ρ= (6)

γ2=Rsρcとすると xx BeAexV γγ += minus)( (7)

xrarr-infinで V(x)=0x=0 で V=V0より A=0B=V0 よって式(7)は xeVxV γ

0)( = (8)

となるまた I(x)については式(5)より

x

c

eVWdxdI γ

ρ 0= (9)

x

c

eVWxI γ

γρ 0)( = (10)

式(8)(10)より x=0 での抵抗 R は

WRR

W

WVWV

xIxVR

cs

c

sc

c

c

ρρ

ρ

γρ

γρ

==

===

0

0

)()(

(11)

44

となるよって電極の抵抗は W に反比例するそのため電極幅で規格化したものをコン

タクト抵抗とし

CSC RR ρ= [Ωmm] (12)

で定義するまた式(12)よりコンタクト抵抗はシート抵抗のルートに比例するのでシート抵

抗が大きいとコンタクト抵抗も悪く見える

45

付録 4 時間変化なしの場合の電子占有率(fT)の導出

トラップの電荷捕獲放出過程は伝導帯電子を捕獲する(e-capture)伝導帯に電子を放

出する(e-emit)価電子帯のホールを捕獲する(p-capture)価電子帯にホールを放出する

(p-emit)の 4 種類が考えられるそれぞれの反応速度は以下の 4 つの式で与えられる

(ⅰ) e-capture

)1( TnT fnC

dtdf

minus= (1)

(ⅱ) e-emit

TnT fe

dtdf

minus= (2)

(ⅲ) p-capture

TpT fpC

dtdf

minus= (3) (iv) ホール放出 (iii) ホール捕獲

(i) 電子捕獲 (ii) 電子放出

ホール

電子

トラップ

(ⅳ) p-emit

)1( TpT fe

dtdf

minus= (4)

(fTトラップの電子占有率t時刻n電子密度pホール密度Cn電子捕獲係数Cpホー

ル捕獲係数en電子放出係数epホール放出係数)

電子捕獲係数とホール捕獲係数はそれぞれ Cn=σnvthnCp=σpvthp(σn電子の捕獲断面積

σpホールの捕獲断面積vthn電子の熱平衡速度vthpホールの熱平衡速度)で表せるま

た熱平衡速度は 3kT2=m ve thn22=mpvthp22 である式 1~4 をまとめて整理すると

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (5)

となる

つぎに熱平衡状態(全てのフェルミ準位EFが一致)で時間変化がないときについて考え

るまずトラップの電子占有率はフェルミ分布となるとして

46

minus

+=

kTEE

fFT

T

exp1

1 (6)

(ETトラップ準位)

とする伝導帯での電子密度の時間変化はトラップによる電子の捕獲と放出の 2 通りなの

TnTTnT feNfCnNdtdn

+minusminus= )1( (7)

(NTトラップ密度)

となる時間変化なしとすると dndt=0 なので enについて整理すると

T

Tnn f

fnCe minus=

1 (8)

となるここで式(8)に式(6)を代入すると

minus

+

minus

+minus

minusminus=

kTEE

kTEE

CkT

EENe

FT

FT

nFC

Cn

exp1

1

exp1

11

exp (9)

nFTFC

Cn CkT

EEkT

EENe

minus

minusminus= expexp (10)

nnTC

Cn CnCkT

EENe 1exp =

minusminus= (11)

minusminus=

kTEE

Nn TCC exp1 (12)

となりenはトラップの準位と捕獲断面積で決まることがわかる同様にして

( TpTTpT feNfCpNdtdp

minusminus= 1 ) (13)

より

47

ppVT

VT

Tpp CpC

kTEE

Nf

fpCe 1exp1

=

minusminus=

minus= (14)

minus

=kT

EENp TV

V exp1 (15)

となる

以上のことを利用して式(5)を変形するまず式(5)に式(11)と式(14)を代入すると

( ) ( TpTpTnTnT fCpfpCfCnfnC

dtdf

minus+minusminusminus= 11 11 )

)

(16)

となる時間変化なし(dfTdt=0)として fTについて整理すると

( ) ( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (17)

となりトラップの電子占有率は電子密度ホール密度の関数になる

48

謝辞

本研究の遂行にあたって終始懇切なる御指導と御鞭撻を頂きました徳島大学工学部電

気電子工学科 大野泰夫 教授に心より感謝の意を表します

本研究を進めるにあたり適切な御指導と有益なご教示を賜りました徳島大学工学部電

気電子工学科 新谷義廣 教授並びに徳島大学工学部電気電子工学科 酒井士郎 教授に深

く感謝いたします

本研究を進めるにあたり御指導を賜りました徳島大学工学部電気電子工学科 富永喜久

雄 助教授ならびに徳島大学工学部電気電子工学科 講師 直井美貴先生西野克志先生助

手 江南先生に深く感謝します

本研究を進めるにあたり多大なご尽力を賜りました文部科学技官 稲岡武氏に深く感謝

いたします

本研究を進めるにあたり御指導を賜りました徳島大学サテライトベンチャービジネス

ラボラトリー ポストドクター 敖金平氏に深く感謝します

共に議論を重ねた研究員 西薗和博氏をはじめ大野研究室ならびに新谷研究室酒井研究

室サテライトベンチャービジネスラボラトリーナイトライドセミコンダクター株式会

社の皆様に心より感謝いたします

最後に本年度で定年退官される文部科学技官 近藤俊昭氏には研究室配属時より研究だ

けでなく将来設計においても有益なご教示を賜りました近藤技官は大変な情報通でおら

れ毎日午後 5 時以降に学生室に来られては昔の電気電子工学科や学生間の恋愛状況を熱

心に語られておりました研究の合間に近藤技官の話に耳を傾けながら一服するのが大野

研究室での日課でありましたここに近藤技官のこれまでのご活躍に敬意を表すると共に

本研究を進めるにあたり多大なご尽力を賜りましたことに深く感謝します

49

参考文献

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[13] 西澤博 矢野仁之 後藤典夫 大野泰夫 表面準位を考慮した GaAs MESFET ゲート

ラグのシミュレーション 電子情報通信学会 ED 91-141 (1992)

51

著者のこれまでの研究発表

著論文

主著論文

1 菊田大悟 敖金平 大野泰夫 ldquoオープンゲート FET による AlGaNGaN HEMT 構造

の表面準位測定rdquo 信学技報 ED2002-210 (2002)

共著論文

1 Katsushi Nishino Daigo Kikuta Shiro Sakai ldquoBulk GaN growth by direct

synthesis methodrdquo Journal of Crystal Growth 237-239 pp922-925 (2002)

2 Jin-Ping Ao Daigo Kikuta Yasuo Ohno ldquoCopper-Gate AlGaNGaN HEMTs with

Low Gate Leakage Currentrdquo 信学技報 ED2002-211 (2002)

学術講演会発表 講演会名 発表年月日 題目 発表者

応用物理学

会学術講演

2002 年 9月 26 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

電子情報通

信学会 電子デバイス

研究会

2002 年 10月 10 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

52

  • プロセス手順条件
  • 素子間分離プロセス
Page 21: AlGaN/GaN HEMT 構造表面準位の電気的評価 に関する研究ohnolab.deca.jp/wp-content/lab_data/pdf_a/2003_D_Kikuta_doc.pdf · イスシミュレーションによる評価も行った。

式(43)において時間変化しないとすると dfTdt=0 となりfTについて整理すると

)()( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (44)

となる(付録 4 参照)

この fT が電子の擬フェルミ準位(Efn)とホールの擬フェルミ準位(Efp)に対してどのように

変化するのかシミュレーションしてみるシミュレーションするのは窒化ガリウムとして

各パラメータを表 41 のようにしたトラップの準位を価電子帯より 10~25eV のものま

で変化させたときの fTの変化を図 44(a)~(e)に示す

表 41 fTシミュレーションのパラメータ

パラメータ 値

禁制帯幅 (Eg) 342 [eV]

電子有効質量 (me) 0228

ホール有効質量 (mp) 06

伝導帯有効状態密度 (NC) 274times1018 [cm-3]

価電子帯有効状態密度 (NV) 117times1019 [cm-3]

電子捕獲断面積 (σe) 1times10-13 [cm2]

ホール捕獲断面積 (σp) 1times10-13 [cm2]

図 44(a)~(e)よりトラップ準位が 10~15eV までは fTが大部分でホールの擬フェルミ準

位によって決まっていることがわかるまた20~25eV まででは大部分で電子の擬フェ

ルミ準位によって決まっている172eV のものはトラップが中間的な性質を示している

本論文では電子の擬フェルミ準位でトラップの帯電量が決まるトラップを電子トラップ

ホールの擬フェルミ準位でトラップの帯電量が決まるトラップをホールトラップとしたが

実際にはトラップの準位が伝導帯に近い場合電子トラップとなり価電子帯に近い場合

ホールトラップになっていることがわかる

これらのことより電子トラップ(ET)は電子の擬フェルミ準位に従うのでトラップを含む

領域は n 型半導体に似た性質を示すようになりホールトラップ(HT)はホールの擬フェル

20

ET=20eV

5 1 15 2 25 3Efn [eV] 005

115

225

335

Efp [eV]0

02

04

06

08

1

fT

ET=172eV

0 05 1 15 2 25 3 35Efn [eV] 05

115

225

3

Efp [eV]0

02

04

06

08

1

fT

ET=15eV

0 05 1 15 2 25 3 35Efn [eV] 0

051

152

253

35

Efp [eV]0

02

04

06

08

1

fT

ET=10eV

05 1 15 2 25Efn [eV] 051

152

253

35

Efp [eV]0

02

04

06

08

1

fT

ET=25eV

01 15 2 25 3 35Efn [eV] 0

051

152

253

Efp [eV]0

02

04

06

08

1

fT

(d)

(b) (a)

(c)

(e) 図 44 fTシミュレーション

(a)ET=10eV (b)ET=15eV

(c)ET=172eV (d)ET=20eV

(e)ET=25eV EV EC

35

EC 05

EV

EC

0EV

3 35EC

0EV EC

EV EC

EV

EC EV

35

EC

0

EV

EC

EV 35EC

0 0EV

ミ準位に従うので p 型半導体に似た性質を示すようになるそこで n-ET-n 型半導体接合

n-HT-n 型半導体接合p-ET-p 型半導体接合p-HT-p 型半導体接合のバンド図を考えてみ

るまず n-ET-n 型半導体接合の場合電子トラップが n 型半導体に似た電位分布を示し電

子トラップを含む部分は傾斜を持った電位分布になる(図 45(a))n-HT-n 型半導体接合の

場合ホールトラップを含む部分は p 型半導体に似た電位分布となるので左側の接合が pn

接合の逆方向となり右側が順方向となるので印加した電圧のほとんどは左側に印加され

る(図 45(b))p-ET-p 型半導体接合の場合右側の接合が pn 接合の逆方向となるので印加

した電圧の大部分は右側の接合に印加される(図 45(c))p-HT-p 型半導体接合の場合ホー

21

(b) (a)

EC

EV

EF

EC

EV

EF EV

EF

EV

EF EC

HT 型

ET 型

ET 型 n 型

n 型

n 型 n 型

p 型 (d)

p 型 p 型

p 型 (c)

EC

HT 型

図 45 トラップを含む pn 接合のバンド図 (a)n-ET-n 型 (b)n-HT-n 型 (c)p-ET-p 型 (d)p-HT-p 型

ルトラップを含む部分は傾斜を持つようになる(図 45(d))

45 オープンゲート FET の I-V 特性の考察

実験結果より SiO2 ありのオープンゲート FET では開口部の電位を両側のゲート電極で

制御できドレイン電流を遮断することができた逆に SiO2 なしのオープンゲート FET

ではドレイン電流を遮断できなかったこのような現象について SiO2 と AlGaN 層の界面

のトラップで説明する

説明に先立ってショットキー電極を 2 つの種類に分類する1つはショットキー電極の

フェルミ準位が半導体のミッドギャップより伝導帯側にピンニングされ半導体表面で電

子が多くなっているものであり(図 46(a))もう一方はショットキー電極のフェルミ準位が

半導体のミッドギャップより価電子帯側にピンニングされ半導体表面でホールが多くな

っているものである(図 46(b))本論文では前者を N 型のショットキー電極後者を P 型

22

(b) (a)

06eV

EV

EF

EC ΦB=08eV

26eV

EV

EF EC

ΦB=08eV

図 46 ショットキー電極の分類 (a) N 型ショットキー電極 (b) P 型ショットキー電極

のショットキー電極と呼ぶ

前項で電子トラップを含む領域ではその部分は n 型半導体の電位分布を示しホールト

ラップを含む領域ではその部分は p 型半導体の電位分布を示すことを説明したその理論

をオープンゲート FET に用いる

オープンゲート FET の断面図(図 47)で2DEG の電位を 0V としショットキー電極に負

の電位を印加した状態でショットキー電極から AlGaN 層表面を通って 2DEG へのバン

ド図を図 48に示すバンド図はショットキー電極がN型の場合とP型の場合SiO2AlGaN

界面が電子トラップ(ET)の場合とホールトラップ(HT)の場合の組み合わせで 4 種類考えら

れるまずショットキー電極が N 型であり SiO2AlGaN 界面が電子トラップの場合(図

48(a))界面が電子トラップなのでその部分は n 型半導体と考えられるそのため電極部-

界面-2DEG は n-n-n 型半導体接合のため界面の電位は傾斜を持つショットキー電極が P

型であり界面が電子トラップ型の場合(図 48(b))p-n-n 型半導体接合と考えられるのでシ

ョットキー電極と界面が pn 接合の逆方向となり電位差はこの部分に集中しAlGaN 層の

表面の電位は 2DEG の電位とほぼ同じになるつぎにショットキー電極が N 型で界面がホ

ールトラップ型の場合(図 48(c))n-p-n 型半導体接合と考えられショットキー電極と界

面は pn 接合の順方向となるしたがってショットキー電極と界面には大きな電位差は生じ

23

(d)

(b)

(c)

(a)

GaN

AlGaN 界面

電極

GaN

AlGaN 界面 電極 Ec

Ef

Ev ショットキー電極

界面 ET型HT型

AlGaN

2DEG n型

図 47 オープンゲート FET の断面図

図 48 オープンゲート FET の電位分布 (a)N-E-n 型 (b)P-E-n 型 (c)N-H-n 型 (d)P-H-n型

ず電極に印加した電位は AlGaN 層と 2DEG の間に印加される最後にショットキー電極

が P 型で界面がホールトラップの場合(図 48(d))p-p-n 型半導体接合になるのでショット

キー電極と界面には大きな電位差が生じず電極に印加した電圧は界面と2DEG の間に印

加される

以上のことよりオープンゲート FET 断面図で電位分布を考えると図 49 のようになる

N-ET-n 型P-ET-n 型の場合開口部の電位はゲート電極で制御できないので開口部の電

位は2DEG の電位とほぼ同じになる(図 49(b))N-HT-n 型P-HT-n 型の場合開口部の

電位はゲートの電位と一致する(図 49(c))

これらのことよりオープンゲート FET の Id-Vg特性を考えると図 410 のようになると

思われるまずN-HT-n 型P-HT-n 型の場合界面の電位はゲート電極の電位と等しい

ので通常の FET と同様に電流は減少するP-ET-n 型の場合0~VTV まではゲート直下部

の電流減少分があるためドレイン電流は減少するがオープン部の界面の電位はゲート電極

の電位で制御できないのでドレイン電流は流れたままであるN-ET-n 型の場合界面での

抵抗とAlGaN層の抵抗の大小関係で特性が変化するので一概に2つの場合には分類できな

いこれらの分類は pn 接合の逆方向の抵抗は極めて高く半絶縁性部分よりも高いという

24

界面 E 型H 型

ショットキー電極 N 型P 型

AlGaN Id

N-H-n 型 N-E-n 型

P-E-n 型

0 VT

Ψfn

Vg

オープン部 ゲート ゲート

Ψs

Ψs (界面)

Ψfn (チャネル)

Vg

オープン部 ゲート ゲート

2DEG n 型

Vg

図 410 オープンゲート FET の Id-Vg 特性概念図

図 49 界面のバンド図 (a) オープンゲートFETの断面図

(b) N-E-n 型P-E-n 型 (c) N-H-n 型P-H-n 型

前提のため抵抗層の長さや GR センターの濃度が極端な値の場合は異なってしまう可能

性はある

測定結果(図 43)と概念図(図 410)を比較すると今回作製した SiO2ありの FET には3つ

の可能性があるN-HT-n 型P-HT-n 型かN-ET-n 型で AlGaN 層の抵抗が非常に高い場

合である今回の FET の AlGaN 層はアルミ組成 03 程度でそれほど高くなくまたゲー

トリーク電流も比較的大きいので前2者のいずれかになっていると思われるすなわち

界面準位はホールトラップ型である一方SiO2無しの場合は N-ET-n 型または P-ET-n 型

及び界面層の抵抗が AlGaN 層の抵抗より高いホールトラップ型の界面準位の場合も考え

られる界面準位による界面の電気伝導度とは界面に接した AlGaN 中のキャリアが伝導

を担うのでワイドバンドギャップの場合ピンニング準位によっては大きな抵抗になっ

てしまう場合もあり得る

SiO2 付きの場合構成は N-HT-n 型P-HT-n 型のいずれかであることが推定された

25

GaAs の場合はショットキー電極のバリア高が 08eV 程度有ればピンニング準位が充満帯

に近いのでP型になる[10]GaNの場合ではバリア高が08eV程度ではまだ伝導帯に近く

N型であると考えられるこれを調べるためにオープンゲート FET においてチャネル両側

端おいた2つのゲート電極に異なった電位を与えた場合について測定を行った

界面準位が HT 型の場合チャネルとの間は pn 接合逆バイアスと同じで AlGaN 層中に電

位勾配が形成される表面の2つのショットキー電極間に電位差を与えた場合にはショッ

トキー電極-界面-ショットキー電極が N-HT-N 型か P-HT-P 型の構成になるこれらの場合

の電位分布は図 411 に示すようになるN-HT-N 型の場合は界面準位部の電位は両ショット

キー電極の低い方の電圧になりP-HT-P 型の場合には両電極電位を線形につないだ斜めの

電位分布になる一方の電極に一定の負バイアス Vg2を与え他方の電極の電圧をゼロから

負の方向に変化させた場合N-HT-N 型では表面電位はVg1=Vg2までは低い電位のVg2にな

るためチャネル電流は変わらずVg2以下になるとVg1が制御するために減少する一方

P-HT-P 型の場合には表面電位はVg1の影響を半分受けチャネル電流はVg1Vg2の平均電

圧で制御された形となるその様子を図 412 に模式的に示した

実際にオープンゲート FET で測定した Id-Vg特性を図 413 に示す測定はソースドレイ

ン電極間に 01V 印加しゲートバイアスは片側(Vg2)を 0V-2V-4V-6V-8V と固

定し他方のゲートバイアス(Vg1)を 0V から負の方向へ掃引した掃引には1本あたり

約1時間をかけている概念図(図 412)と実測図(図 413)を比較すると SiO2ありのオ

ープンゲート FET は予想通り N-HT-N 型でショットキー電極がN型であることを示して

いる

ゲート1

ゲート2

界面

界面 ゲート1

ゲート2 (a) (b)

Ef

Ec

Ev

Ef Ev

Ec

図 411 オープンゲート FET の電位分布 (a)P-H-P 型 (b)N-H-N 型

26

ndash8 ndash6 ndash4 ndash2 00Vg1 [V]

ndash4Vndash6V

20

40Vg2=0V

ndash2V

Vd=01V破線理想的なホール

トラップの線

Vg1=Vg2

N-H-N 型

P-H-P 型

Id

I d [μ

A]

Vg1

図 412 両側ゲートに異なるバイアスを印

加した Id-Vg特性概念図 図 413 両側ゲートに異なるバイアスを

印加した Id-Vg 特性実測図

46 まとめ

今回オープンゲート FET を用いて AlGaNGaN HEMT 構造結晶の表面準位を評価し

たSiO2なしの場合ドレイン電流は制御できなかったSiO2ありの場合ドレイン電流

を制御できたまたSiO2ありのオープンゲート FET において 2 つのゲート電極に異なっ

た電位を印加した場合オープン部の電位は低い側の電位に支配されたこれらのことは

SiO2と AlGaN 界面にホールトラップ型の準位が存在することで説明できた

27

第5章 デバイスシミュレーションを用いた表面準位の考察

51 はじめに

第 4 章においてオープンゲート FET で開口部にホールトラップ型の表面準位が存在する

と開口部の電位がゲート電極で制御できることを推察した第 5 章ではこの推察の裏付け

としてデバイスシミュレータを用いて理論的に考察する

今回用いたデバイスシミュレータは ISE 社の DESSIS であるこのシミュレータではワ

イドバンドギャップ半導体のシミュレーションが行えるほか 3 次元のシミュレーションも

行うことができるオープンゲート FET ではドレイン電流をゲート電極と平行に流すため

3 次元のシミュレーションを行う必要がありその点で DESSIS は最適であった

52 デバイスシミュレーション

デバイスシミュレーションとは半導体デバイスの電気的特性を予測するツールである

主にデバイス構造の最適化などに用いられている結晶成長プロセス技術の成熟した Si

半導体ではイオン注入や拡散のシミュレーションができるプロセスシミュレーションから

LSI の回路シミュレーションまで一貫しておこなうことができるようになっている

デバイスシミュレーションは基本的にポアソン方程式とキャリア輸送方程式の2つを連

立して解いているまずコンタクトや界面での境界条件とキャリア分布でポアソン方程

式を解きデバイス内のポテンシャルを求めるその後各キャリアに対する輸送方程式を

このポテンシャルのもとで解くこの過程を繰り返すことで最終的な解を求めている

輸送方程式にはボルツマン輸送方程式が用いられているしかしボルツマン輸送方程

式は一般に複雑で解析的に解くことは不可能であるそこで様々な近似を行うことで解析

的に解けるようにしている近似法としては一般的にはドリフト拡散法が用いられている

この近似はキャリアの流れをドリフトと拡散で表しているこのモデルでほとんどのデバ

イスにおいてシミュレーションを行うことができるしかし今日の微細トランジスタや

GaAs などのシミュレーションにおいてはホットキャリア効果や速度オーバーシュートが

あり正確なシミュレーションを行うことができないこのような場合にはエネルギー保存

則を含めたエネルギー輸送モデル(緩和時間近似法ハイドロダイナミック法エネルギ

28

ーバランス法とほぼ同義)が使われるまた格子温度が問題になる場合には格子温度モ

デルなども取り入れられる

一方ボルツマン輸送方程式を直接シミュレーションしているものがモンテカルロ法で

あるモンテカルロ法は計算機上で与えられた条件のなかで実際にキャリアを自由に走行

させ各散乱に応じてキャリアを散乱させるその後再度キャリアを自由走行させる過程

を一定時間繰り返し最終的な解を得るこの方法はボルツマン輸送方程式を近似していな

いため近似による誤差はないが個々のキャリアについて計算を行うため膨大な時間を要す

るまたシミュレーションの精度はいかにキャリア輸送機構を計算機上に再現するかに

よって決まり高精度のシミュレーションはそれほど容易ではない

本研究ではホットキャリアや速度オーバーシュートなどの現象は起こらないと考えられ

るので最も一般的なドリフト拡散法でシミュレーションを行っている

53 シミュレーション構造

今回シミュレーションした構造を図 51 に示す結晶は AlGaNGaN HEMT 構造とし

AlGaN 層をアルミ組成比 020膜厚 30nm としGaN 層を膜厚 2μm としたAlGaNGaN

界面にはピエゾ効果による固定電荷として正の電荷を 1times1013cm-2導入したまた計算上

の収束性を上げるため AlGaNGaN 結晶ともアクセプタを計算結果に問題の出ない程度で

ある 1times1014cm-3導入してあるオープンゲート FET はチャネル長 10μmチャネル幅 5

μmゲート幅 06μmtimes2開口部幅 38μm とし開口部には SiO2を 60nm 堆積したも

のであるソースドレイン電極は直方体の側面の AlGaNGaN 界面に対向するような形

Y X

Z

Source

Gate

AlGaN

GaN

SiO2

図 51 シミュレーション構造

29

で付けてありオーミックになるように仕事関数を指定してあるゲート電極はショット

キー障壁高さが 1eV とした

54 トラップのモデル

一般に化合物半導体における界面表面準位は離散的とされているそこでシミュレー

ションの界面準位は単一の準位のものとしたトラップは電子を捕獲することで電荷中性

になるドナー型のものとホールを捕獲(電子を放出)することで電荷中性になるアクセプ

タ型のものに分類することができる今回はドナー型のトラップとしてあるまたトラッ

プの捕獲断面積は深い準位の場合原子のオーダーであるといわれているので 1times10-13cm2

としたこのようなトラップを SiO2と AlGaN 層界面に 1times1014cm-2導入してあるこれは

界面の原子のほとんどがトラップとなっている計算であるSiO2AlGaN 界面には負の電荷

を 5times1013cm-2導入しトラップの半分が電荷中性となっているとしてある

55 シミュレーション結果

シミュレーションはソースドレイン間電圧を 01V としトラップのエネルギー準位を

伝導帯から 15eV のものから 25eV のものまで変化させながらそれぞれにおいて Vgが 0

~-8V までの Id-Vg特性をシミュレーションしたその結果を図 52 に示すまず開口部

にも金属ゲートを付けた通常の FET 構造の場合しきい値が-52V 程度でありgmが 13

ndash8 ndash6 ndash4 ndash2 00

50

100

Vg [V]

I d [μ

A]

ET=150eV

220ndash250eV

200eV

Metal Gate

図 52 シミュレーション結果

(Id-Vg特性)

30

times10-5S であったgmは

dm VdL

Wg 0microεε

= (51)

(μ移動度εAlGaN の比誘電率ε0誘電率dAlGaN の膜厚Wゲート幅Lゲート

長Vdドレイン電圧)

で表されるシミュレーション結果の gmは式(51)で計算される理論値と合致しており正確

なシミュレーションがなされていると思われる

シミュレーション結果よりトラップ準位が 15~20eV のものはドレイン電流を遮断でき

ていないが 22~25eV のものはドレイン電流を遮断できており実験結果とほぼ同じ特性が

得られたもう少し詳しく解析するためにチャネル中央(ソース電極からドレイン電極へ 5

μm の位置)の断面でのバンド図を図 53 に示すゲート電圧が 0V のときトラップ準位

が 20eV25eV のもの両方ともフェルミ準位が 0V 付近で一致しているつぎにゲート電圧

31

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4ndash5ndash4ndash3ndash2ndash1012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

(b) (a)

(c) (d)

5

図 53 シミュレーション結果(バンド図) (a) ET=20eV Vg=0V (b) ET=20eV Vg=-2V (c) ET=25eV Vg=0V (d) ET=25eV Vg=-2V

が-2V のときトラップ準位が 20eV のものはゲート電極直下部のフェルミ準位は 2V 高く

なっているが開口部のフェルミ準位は 0eV で変化していないそれに対してトラップ準位

が 25eV のものは開口部のフェルミ準位もゲート電極直下部のフェルミ準位と同じように

約 2V 高くなっているまたトラップ準位が 20eV のものでは X=0644μm の場所でス

パイク状にバンドが曲がっているこれはフェルミ準位がなだらかに 0~2V に変化してい

るのに対して X=0644μm で界面準位によるピンニングにより 10V だけ急峻に変化させ

られていることによって生じているつぎに同じ断面での電子濃度分布を図 54 に示す

図 54 よりゲート電圧が 0V のときはトラップ準位が 20eV25eV のもの両方とも

AlGaNGaN 界面に 1times1020cm 3の電子が全面に存在していることがわかるゲート電圧が-

図 54 キャリア分布(Y=50μm)(a) E =20eVVg=0V

(a) (b)

(d) (c)

T

(b) ET=20eV V =-6V g

(c) E =25eV V =0V T g

(d) E =25eV V =-6V T g

32

-6V のときトラップ準位が 20eV のものはゲート電極直下では電子が存在せず空乏化して

いるが開口部には電子が存在しているトラップ準位が 25eV のものは開口部も電子が空

乏化しているそのためトラップ準位が 20eV の場合ゲート電圧を-6V にしても開口部下

での電子が存在するためドレイン電流を遮断できないそれに対してトラップ準位が 25eV

の場合開口部下の電子も空乏化するためドレイン電流が遮断される

56 まとめ

以上のことよりトラップのエネルギー準位によって開口部の表面電位がゲート電極で制

御されたりされなかったりすることが理論的にあり得るがわかったまたトラップの影

響により実験で得られた結果が説明できることを証明できた

今回のシミュレーションでは電子トラップ型とホールトラップ型の特性の差がはっきり

と現れた結果になったしかし実際には電子トラップ型とホールトラップ型はデジタル

的に分けることはできずアナログ的なものであるため電子トラップ型とホールトラップ

型の中間のような性質を持つトラップも考えられるまたシミュレーションを行うにあ

たり仮定としてトラップ密度を 1times1014cm-2入れ捕獲断面積も 1times10-13cm2と小さい値を

用いているこれらのパラメータを変えることで今回の結果とは違った特性が得られる

そのためパラメータをどのように選び決定するかは非常に重要であり今後も検討が必要で

ある

33

第6章 本研究のまとめ

本研究ではオープンゲートFETを用いてAlGaNGaN HEMT構造結晶でのSiO2AlGaN

界面を評価した

第4章においてオープンゲート FET の Id-Vg特性より SiO2パッシベーションのないオー

プンゲート FET では開口部の AlGaN 層表面電位はゲート電極によって制御されなかった

がSiO2パッシベーションのあるオープンゲート FET では開口部の表面電位がゲート電極

で制御されたこのような現象の原因として SiO2AlGaN 界面にホールトラップ型の界面

準位が存在することで説明した

第5章ではデバイスシミュレーションを行い第 4 章で述べた説明が理論的に正しいか

確かめたシミュレーションの結果より電子トラップではオープンゲート FET の開口部の

表面電位はゲート電極で制御されずホールトラップでは開口部の表面電位はゲート電極

で制御されたことを確認しドレイン電流を遮断することができたこのことより第 4 章

での考察を理論的に証明できた

以上のことより SiO2AlGaN 界面にはホールトラップ型の界面準位が存在している可能

性を示唆したまたホールトラップ型の界面準位が存在するとトランジスタの OFF 耐圧

を向上させることができるので SiO2パッシベーション膜はトランジスタの高耐圧化に利用

できると思われる

一方第 4 章で得られた測定結果は SiO2パッシベーションが理想的な絶縁膜になってい

ない場合言い換えれば導電膜になっている場合でも同様な結果が得られる特にワイド

バンドギャップ半導体の場合深い準位にフェルミ準位がピンニングされると 1times1014Ωcm

以上という非常に高抵抗となり良質な SiO2膜でさえも導電膜として見えてしまうことが

明らかになったワイドバンドギャップ半導体でのパッシベーション膜はこれまでの半導

体における考え方では通用せず今後新しい考え方が必要になると思われる

34

付録1 デバイス作製プロセス

AlGaNGaN HEMT 構造結晶での基本的なデバイス作製プロセスをここで述べるデバ

イス作製の大まかな流れは図1のようになるまず個々の素子を電気的に分離を行うた

めに RIE(Reactive Ion Etching)法で結晶を削り落とし素子間分離を行うつぎにオーミ

ック電極を形成するため TiAl を EB 蒸着法で蒸着しアニールを行う続いてパッシベー

ション膜を堆積させ最後にショットキー電極として EB 蒸着法で NiAu を蒸着する

それぞれのプロセス工程での代表的なプロセス条件を表1に示す

ゲート電極形成

パッシベーション膜堆積

素子間分離

オーミック電極形成

図 1 プロセスフロー

35

表1 プロセス工程(手順と条件)

プロセス工程 プロセス手順条件

1 サンプル へき開

素子間分離プロセス

1 サンプルクリーニング アセトン煮沸3min

超音波洗浄(アセトン)3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

2 メサ用フォトリソグラフィー HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

3 ドライエッチング RIEガス BCl3 20SCCM

出力52W

エッチング時間25minutes

2

4 レジスト除去 アセトン煮沸超音波洗浄

(必要に応じて)リムーバ原液煮沸 3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

オーミック電極形成 3

1 サンプルクリーニング 21 と同じ

36

2 オーミック電極用フォトリソグラ

フィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ti=200ÅAl=2000Å

4 リフトオフ アセトン煮沸3min

超音波洗浄3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブロー

5 熱処理 電気炉650 10min N2雰囲気

パッシベーション膜堆積 4

1 サンプルクリーニング 21 と同じ

37

2 パッシベーション膜用フォトリソ

グラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

純水クリーニングリンス

窒素ブロー

3 パッシベーション膜堆積 EB 蒸着SiO2600Å

4 リフトオフ 34 と同じ

ショットキー電極形成

1 サンプルクリーニング 21 と同じ

2 ショットキー電極用フォトリソグ

ラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)5000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ni=500Å

抵抗加熱蒸着Au=500Å

5

4 リフトオフ 34 と同じ

38

付録2 C-V 特性およびキャリアプロファイル

C-V 測定には通常ショットキーダイオードが使われるショットキーダイオードの断面

図を図1に示すC-V 測定において測定対象の回路モデルはコンデンサと抵抗が並列にな

っている(図 2)そのためオーミック電極からショットキー電極直下までのアクセス抵抗は

誤差になるので電極間隔はできるだけ小さいほうが良い測定は印加した交流電圧信号と

電流の振幅位相差より容量成分と抵抗成分を測定しているAlGaNGaN HEMT 構造の

場合AlGaN 層が絶縁体の働きをするのでゼロバイアスでの容量は AlGaN 層の膜厚と電

極面積AlGaN 層の誘電率で決まる以下にゼロバイアスでの n-GaN と AlGaNGaN

HEMT 結晶での容量を示す

(ⅰ) n-GaN の場合

minus=

=

qkTV

qNt

tS

C

biD

GaNdepletion

depletion

GaN

0

0

2 εε

εε

ただし

(1)

(ⅱ) AlGaNGaN HEMT 構造の場合

AlGaN

AlGaN

tS

C 0εε= (2)

(C容量ε0真空の誘電率εGaNGaN の誘電率εAlGaNAlGaN の誘電率S電極面積

t t tdeple ion空乏層厚さ AlGaNAlGaN 層厚さq電子電荷NDドナー濃度Vbiビルトイン電

圧kボルツマン定数T温度)

Y G

39

C-V Meter ショットキー電極

オーミック電極

C

空乏層 アクセス抵抗

図 2 等価回路図 n型半導体

図 1 断面図

n-GaN の場合S=100times100μm2Vbi=10VND=1times1017cm-3のときt tideple on=100nm と

なり C=8pF 程度となる

C-V 測定を行うとショットキー電極直下部のキャリア濃度を求めることができるつぎ

にその原理を述べる

ドナー濃度を一定としウェハ面で深さ方向の 1 次元で解析をするとまずポアソンの

方程式より

εDqN

dyVd

minus=2

2

(3)

となる

式(3)を解くために境界条件を

VWVdydV

V

Wy

==

=

=

)(0

0)0(

(4)

とするこの条件で式(3)を解くと

yWqNyqNV DD

εε+minus= 2

2 (5)

となるよって空乏層幅 W は

minusminus=

qkTVV

qNW bi

D

ε2 (6)

となるこの空乏層の単位面積あたりの容量は

minusminus

==

qkTVV

qNW

C

bi

D

2

εε (7)

minusminus=

qkTVV

qNC biDε

212 (8)

となり1C2-V 特性の傾きからドナー濃度がわかる

つぎにドナー濃度が一定でない場合を考える微小領域では式(8)が成り立つとすると

40

DqNdVC

d

ε2

12

minus=

(9)

と書くことができるので 1C2を V で微分することよりドナー濃度がわかるまた空乏層

端は式(7)より W=εC なので微小領域の表面からの深さがわかるこの深さ情報とドナー

濃度情報よりキャリアプロファイルが作成できる

d(1C2)dV

1C2 ND[cm-3]

Depth[nm] Vg

図 3 1C2-Vg プロット図 図 4 キャリアプロファイル

41

付録 3 TLM 法とコンタクト抵抗

コンタクト抵抗を測定するにはクロスケルビン法や TLM(Transmission Line Model)法

が用いられるプロセス技術の確立していない GaN 系半導体ではプロセスが容易な TLM

法がよく用いられている

TLM 法の代表的はマスクパターンを図1に示すTLM 法では電極間隔を変化させなが

ら各電極間での抵抗値を調べることでシート抵抗(RS)とコンタクト抵抗(RC)が求められる

その原理を以下に示す

各電極間の等価回路モデルは図2のようになる電極間の抵抗は距離(L)に比例し幅(W)

に反比例するまたコンタクト抵抗は電極幅に反比例すると考えられるそのため測定

される抵抗(R)は

WR

WLR

R CS 2+= (1)

となる式1より L を x 軸R を y 軸にプロットするとy 軸切片が2RCW となり RCが

計算できるまた傾きから RSがわかる(図 3)

5μm 10μm 15μm 20μm 25μm 30μm

100μm

図1 TLM マスクパターン

切片=2RCW

傾き=RsW

測定値 線形近似

電極

RS RC RC

R

半導体基板 図 2 等価回路モデル

0 L

図 3 L-R プロット図

42

MOSFET 等の電子デバイスでは電流はウェハを横方向に流れるそのためコンタクト抵

抗は電極の幅にのみ依存すると考えているしかし物性的にはコンタクト抵抗は面積に

依存すると考える方が妥当であるそこでコンタクト抵抗が面積と電極幅にどのように影

[

0[V]一定としてい

る図 4 の微小区間の等価回路は図 5 のようになるこの等価回路より

響を受けるかを考える

電極のモデルを図 4 に示す電極は幅 W cm]とし電極の単位面積あたりの抵抗をρC[Ω

cm2]とするまた半導体のシート抵抗を RS[Ω]として電極の電位を V

)(xS IW

dxRdV = (2)

)(xVWdI =C dxρ

(3)

となる式変形すると

)(xS I

WR

dxdV

= (4)

)(xVWdI=

Cdx ρ (5)

式(4)をxで微分すると

ρc [Ωcm2]

Rs [Ω]

V0 [V] 電極 W [mm]

図 4 FET の電極モデル(2 次元)

半導体

43

dI

+x 方向

V(x)+dV ρc (Wdx) V(x)

Rs dxW I(x)-dI I(x)

図 5 微小区間での回路図

)(2

2

xS I

WR

dxVd= (4rsquo)

式(4rsquo)に式(5)を代入すると

)(2

2

xC

S VR

dxVd

ρ= (6)

γ2=Rsρcとすると xx BeAexV γγ += minus)( (7)

xrarr-infinで V(x)=0x=0 で V=V0より A=0B=V0 よって式(7)は xeVxV γ

0)( = (8)

となるまた I(x)については式(5)より

x

c

eVWdxdI γ

ρ 0= (9)

x

c

eVWxI γ

γρ 0)( = (10)

式(8)(10)より x=0 での抵抗 R は

WRR

W

WVWV

xIxVR

cs

c

sc

c

c

ρρ

ρ

γρ

γρ

==

===

0

0

)()(

(11)

44

となるよって電極の抵抗は W に反比例するそのため電極幅で規格化したものをコン

タクト抵抗とし

CSC RR ρ= [Ωmm] (12)

で定義するまた式(12)よりコンタクト抵抗はシート抵抗のルートに比例するのでシート抵

抗が大きいとコンタクト抵抗も悪く見える

45

付録 4 時間変化なしの場合の電子占有率(fT)の導出

トラップの電荷捕獲放出過程は伝導帯電子を捕獲する(e-capture)伝導帯に電子を放

出する(e-emit)価電子帯のホールを捕獲する(p-capture)価電子帯にホールを放出する

(p-emit)の 4 種類が考えられるそれぞれの反応速度は以下の 4 つの式で与えられる

(ⅰ) e-capture

)1( TnT fnC

dtdf

minus= (1)

(ⅱ) e-emit

TnT fe

dtdf

minus= (2)

(ⅲ) p-capture

TpT fpC

dtdf

minus= (3) (iv) ホール放出 (iii) ホール捕獲

(i) 電子捕獲 (ii) 電子放出

ホール

電子

トラップ

(ⅳ) p-emit

)1( TpT fe

dtdf

minus= (4)

(fTトラップの電子占有率t時刻n電子密度pホール密度Cn電子捕獲係数Cpホー

ル捕獲係数en電子放出係数epホール放出係数)

電子捕獲係数とホール捕獲係数はそれぞれ Cn=σnvthnCp=σpvthp(σn電子の捕獲断面積

σpホールの捕獲断面積vthn電子の熱平衡速度vthpホールの熱平衡速度)で表せるま

た熱平衡速度は 3kT2=m ve thn22=mpvthp22 である式 1~4 をまとめて整理すると

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (5)

となる

つぎに熱平衡状態(全てのフェルミ準位EFが一致)で時間変化がないときについて考え

るまずトラップの電子占有率はフェルミ分布となるとして

46

minus

+=

kTEE

fFT

T

exp1

1 (6)

(ETトラップ準位)

とする伝導帯での電子密度の時間変化はトラップによる電子の捕獲と放出の 2 通りなの

TnTTnT feNfCnNdtdn

+minusminus= )1( (7)

(NTトラップ密度)

となる時間変化なしとすると dndt=0 なので enについて整理すると

T

Tnn f

fnCe minus=

1 (8)

となるここで式(8)に式(6)を代入すると

minus

+

minus

+minus

minusminus=

kTEE

kTEE

CkT

EENe

FT

FT

nFC

Cn

exp1

1

exp1

11

exp (9)

nFTFC

Cn CkT

EEkT

EENe

minus

minusminus= expexp (10)

nnTC

Cn CnCkT

EENe 1exp =

minusminus= (11)

minusminus=

kTEE

Nn TCC exp1 (12)

となりenはトラップの準位と捕獲断面積で決まることがわかる同様にして

( TpTTpT feNfCpNdtdp

minusminus= 1 ) (13)

より

47

ppVT

VT

Tpp CpC

kTEE

Nf

fpCe 1exp1

=

minusminus=

minus= (14)

minus

=kT

EENp TV

V exp1 (15)

となる

以上のことを利用して式(5)を変形するまず式(5)に式(11)と式(14)を代入すると

( ) ( TpTpTnTnT fCpfpCfCnfnC

dtdf

minus+minusminusminus= 11 11 )

)

(16)

となる時間変化なし(dfTdt=0)として fTについて整理すると

( ) ( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (17)

となりトラップの電子占有率は電子密度ホール密度の関数になる

48

謝辞

本研究の遂行にあたって終始懇切なる御指導と御鞭撻を頂きました徳島大学工学部電

気電子工学科 大野泰夫 教授に心より感謝の意を表します

本研究を進めるにあたり適切な御指導と有益なご教示を賜りました徳島大学工学部電

気電子工学科 新谷義廣 教授並びに徳島大学工学部電気電子工学科 酒井士郎 教授に深

く感謝いたします

本研究を進めるにあたり御指導を賜りました徳島大学工学部電気電子工学科 富永喜久

雄 助教授ならびに徳島大学工学部電気電子工学科 講師 直井美貴先生西野克志先生助

手 江南先生に深く感謝します

本研究を進めるにあたり多大なご尽力を賜りました文部科学技官 稲岡武氏に深く感謝

いたします

本研究を進めるにあたり御指導を賜りました徳島大学サテライトベンチャービジネス

ラボラトリー ポストドクター 敖金平氏に深く感謝します

共に議論を重ねた研究員 西薗和博氏をはじめ大野研究室ならびに新谷研究室酒井研究

室サテライトベンチャービジネスラボラトリーナイトライドセミコンダクター株式会

社の皆様に心より感謝いたします

最後に本年度で定年退官される文部科学技官 近藤俊昭氏には研究室配属時より研究だ

けでなく将来設計においても有益なご教示を賜りました近藤技官は大変な情報通でおら

れ毎日午後 5 時以降に学生室に来られては昔の電気電子工学科や学生間の恋愛状況を熱

心に語られておりました研究の合間に近藤技官の話に耳を傾けながら一服するのが大野

研究室での日課でありましたここに近藤技官のこれまでのご活躍に敬意を表すると共に

本研究を進めるにあたり多大なご尽力を賜りましたことに深く感謝します

49

参考文献

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ラグのシミュレーション 電子情報通信学会 ED 91-141 (1992)

51

著者のこれまでの研究発表

著論文

主著論文

1 菊田大悟 敖金平 大野泰夫 ldquoオープンゲート FET による AlGaNGaN HEMT 構造

の表面準位測定rdquo 信学技報 ED2002-210 (2002)

共著論文

1 Katsushi Nishino Daigo Kikuta Shiro Sakai ldquoBulk GaN growth by direct

synthesis methodrdquo Journal of Crystal Growth 237-239 pp922-925 (2002)

2 Jin-Ping Ao Daigo Kikuta Yasuo Ohno ldquoCopper-Gate AlGaNGaN HEMTs with

Low Gate Leakage Currentrdquo 信学技報 ED2002-211 (2002)

学術講演会発表 講演会名 発表年月日 題目 発表者

応用物理学

会学術講演

2002 年 9月 26 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

電子情報通

信学会 電子デバイス

研究会

2002 年 10月 10 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

52

  • プロセス手順条件
  • 素子間分離プロセス
Page 22: AlGaN/GaN HEMT 構造表面準位の電気的評価 に関する研究ohnolab.deca.jp/wp-content/lab_data/pdf_a/2003_D_Kikuta_doc.pdf · イスシミュレーションによる評価も行った。

ET=20eV

5 1 15 2 25 3Efn [eV] 005

115

225

335

Efp [eV]0

02

04

06

08

1

fT

ET=172eV

0 05 1 15 2 25 3 35Efn [eV] 05

115

225

3

Efp [eV]0

02

04

06

08

1

fT

ET=15eV

0 05 1 15 2 25 3 35Efn [eV] 0

051

152

253

35

Efp [eV]0

02

04

06

08

1

fT

ET=10eV

05 1 15 2 25Efn [eV] 051

152

253

35

Efp [eV]0

02

04

06

08

1

fT

ET=25eV

01 15 2 25 3 35Efn [eV] 0

051

152

253

Efp [eV]0

02

04

06

08

1

fT

(d)

(b) (a)

(c)

(e) 図 44 fTシミュレーション

(a)ET=10eV (b)ET=15eV

(c)ET=172eV (d)ET=20eV

(e)ET=25eV EV EC

35

EC 05

EV

EC

0EV

3 35EC

0EV EC

EV EC

EV

EC EV

35

EC

0

EV

EC

EV 35EC

0 0EV

ミ準位に従うので p 型半導体に似た性質を示すようになるそこで n-ET-n 型半導体接合

n-HT-n 型半導体接合p-ET-p 型半導体接合p-HT-p 型半導体接合のバンド図を考えてみ

るまず n-ET-n 型半導体接合の場合電子トラップが n 型半導体に似た電位分布を示し電

子トラップを含む部分は傾斜を持った電位分布になる(図 45(a))n-HT-n 型半導体接合の

場合ホールトラップを含む部分は p 型半導体に似た電位分布となるので左側の接合が pn

接合の逆方向となり右側が順方向となるので印加した電圧のほとんどは左側に印加され

る(図 45(b))p-ET-p 型半導体接合の場合右側の接合が pn 接合の逆方向となるので印加

した電圧の大部分は右側の接合に印加される(図 45(c))p-HT-p 型半導体接合の場合ホー

21

(b) (a)

EC

EV

EF

EC

EV

EF EV

EF

EV

EF EC

HT 型

ET 型

ET 型 n 型

n 型

n 型 n 型

p 型 (d)

p 型 p 型

p 型 (c)

EC

HT 型

図 45 トラップを含む pn 接合のバンド図 (a)n-ET-n 型 (b)n-HT-n 型 (c)p-ET-p 型 (d)p-HT-p 型

ルトラップを含む部分は傾斜を持つようになる(図 45(d))

45 オープンゲート FET の I-V 特性の考察

実験結果より SiO2 ありのオープンゲート FET では開口部の電位を両側のゲート電極で

制御できドレイン電流を遮断することができた逆に SiO2 なしのオープンゲート FET

ではドレイン電流を遮断できなかったこのような現象について SiO2 と AlGaN 層の界面

のトラップで説明する

説明に先立ってショットキー電極を 2 つの種類に分類する1つはショットキー電極の

フェルミ準位が半導体のミッドギャップより伝導帯側にピンニングされ半導体表面で電

子が多くなっているものであり(図 46(a))もう一方はショットキー電極のフェルミ準位が

半導体のミッドギャップより価電子帯側にピンニングされ半導体表面でホールが多くな

っているものである(図 46(b))本論文では前者を N 型のショットキー電極後者を P 型

22

(b) (a)

06eV

EV

EF

EC ΦB=08eV

26eV

EV

EF EC

ΦB=08eV

図 46 ショットキー電極の分類 (a) N 型ショットキー電極 (b) P 型ショットキー電極

のショットキー電極と呼ぶ

前項で電子トラップを含む領域ではその部分は n 型半導体の電位分布を示しホールト

ラップを含む領域ではその部分は p 型半導体の電位分布を示すことを説明したその理論

をオープンゲート FET に用いる

オープンゲート FET の断面図(図 47)で2DEG の電位を 0V としショットキー電極に負

の電位を印加した状態でショットキー電極から AlGaN 層表面を通って 2DEG へのバン

ド図を図 48に示すバンド図はショットキー電極がN型の場合とP型の場合SiO2AlGaN

界面が電子トラップ(ET)の場合とホールトラップ(HT)の場合の組み合わせで 4 種類考えら

れるまずショットキー電極が N 型であり SiO2AlGaN 界面が電子トラップの場合(図

48(a))界面が電子トラップなのでその部分は n 型半導体と考えられるそのため電極部-

界面-2DEG は n-n-n 型半導体接合のため界面の電位は傾斜を持つショットキー電極が P

型であり界面が電子トラップ型の場合(図 48(b))p-n-n 型半導体接合と考えられるのでシ

ョットキー電極と界面が pn 接合の逆方向となり電位差はこの部分に集中しAlGaN 層の

表面の電位は 2DEG の電位とほぼ同じになるつぎにショットキー電極が N 型で界面がホ

ールトラップ型の場合(図 48(c))n-p-n 型半導体接合と考えられショットキー電極と界

面は pn 接合の順方向となるしたがってショットキー電極と界面には大きな電位差は生じ

23

(d)

(b)

(c)

(a)

GaN

AlGaN 界面

電極

GaN

AlGaN 界面 電極 Ec

Ef

Ev ショットキー電極

界面 ET型HT型

AlGaN

2DEG n型

図 47 オープンゲート FET の断面図

図 48 オープンゲート FET の電位分布 (a)N-E-n 型 (b)P-E-n 型 (c)N-H-n 型 (d)P-H-n型

ず電極に印加した電位は AlGaN 層と 2DEG の間に印加される最後にショットキー電極

が P 型で界面がホールトラップの場合(図 48(d))p-p-n 型半導体接合になるのでショット

キー電極と界面には大きな電位差が生じず電極に印加した電圧は界面と2DEG の間に印

加される

以上のことよりオープンゲート FET 断面図で電位分布を考えると図 49 のようになる

N-ET-n 型P-ET-n 型の場合開口部の電位はゲート電極で制御できないので開口部の電

位は2DEG の電位とほぼ同じになる(図 49(b))N-HT-n 型P-HT-n 型の場合開口部の

電位はゲートの電位と一致する(図 49(c))

これらのことよりオープンゲート FET の Id-Vg特性を考えると図 410 のようになると

思われるまずN-HT-n 型P-HT-n 型の場合界面の電位はゲート電極の電位と等しい

ので通常の FET と同様に電流は減少するP-ET-n 型の場合0~VTV まではゲート直下部

の電流減少分があるためドレイン電流は減少するがオープン部の界面の電位はゲート電極

の電位で制御できないのでドレイン電流は流れたままであるN-ET-n 型の場合界面での

抵抗とAlGaN層の抵抗の大小関係で特性が変化するので一概に2つの場合には分類できな

いこれらの分類は pn 接合の逆方向の抵抗は極めて高く半絶縁性部分よりも高いという

24

界面 E 型H 型

ショットキー電極 N 型P 型

AlGaN Id

N-H-n 型 N-E-n 型

P-E-n 型

0 VT

Ψfn

Vg

オープン部 ゲート ゲート

Ψs

Ψs (界面)

Ψfn (チャネル)

Vg

オープン部 ゲート ゲート

2DEG n 型

Vg

図 410 オープンゲート FET の Id-Vg 特性概念図

図 49 界面のバンド図 (a) オープンゲートFETの断面図

(b) N-E-n 型P-E-n 型 (c) N-H-n 型P-H-n 型

前提のため抵抗層の長さや GR センターの濃度が極端な値の場合は異なってしまう可能

性はある

測定結果(図 43)と概念図(図 410)を比較すると今回作製した SiO2ありの FET には3つ

の可能性があるN-HT-n 型P-HT-n 型かN-ET-n 型で AlGaN 層の抵抗が非常に高い場

合である今回の FET の AlGaN 層はアルミ組成 03 程度でそれほど高くなくまたゲー

トリーク電流も比較的大きいので前2者のいずれかになっていると思われるすなわち

界面準位はホールトラップ型である一方SiO2無しの場合は N-ET-n 型または P-ET-n 型

及び界面層の抵抗が AlGaN 層の抵抗より高いホールトラップ型の界面準位の場合も考え

られる界面準位による界面の電気伝導度とは界面に接した AlGaN 中のキャリアが伝導

を担うのでワイドバンドギャップの場合ピンニング準位によっては大きな抵抗になっ

てしまう場合もあり得る

SiO2 付きの場合構成は N-HT-n 型P-HT-n 型のいずれかであることが推定された

25

GaAs の場合はショットキー電極のバリア高が 08eV 程度有ればピンニング準位が充満帯

に近いのでP型になる[10]GaNの場合ではバリア高が08eV程度ではまだ伝導帯に近く

N型であると考えられるこれを調べるためにオープンゲート FET においてチャネル両側

端おいた2つのゲート電極に異なった電位を与えた場合について測定を行った

界面準位が HT 型の場合チャネルとの間は pn 接合逆バイアスと同じで AlGaN 層中に電

位勾配が形成される表面の2つのショットキー電極間に電位差を与えた場合にはショッ

トキー電極-界面-ショットキー電極が N-HT-N 型か P-HT-P 型の構成になるこれらの場合

の電位分布は図 411 に示すようになるN-HT-N 型の場合は界面準位部の電位は両ショット

キー電極の低い方の電圧になりP-HT-P 型の場合には両電極電位を線形につないだ斜めの

電位分布になる一方の電極に一定の負バイアス Vg2を与え他方の電極の電圧をゼロから

負の方向に変化させた場合N-HT-N 型では表面電位はVg1=Vg2までは低い電位のVg2にな

るためチャネル電流は変わらずVg2以下になるとVg1が制御するために減少する一方

P-HT-P 型の場合には表面電位はVg1の影響を半分受けチャネル電流はVg1Vg2の平均電

圧で制御された形となるその様子を図 412 に模式的に示した

実際にオープンゲート FET で測定した Id-Vg特性を図 413 に示す測定はソースドレイ

ン電極間に 01V 印加しゲートバイアスは片側(Vg2)を 0V-2V-4V-6V-8V と固

定し他方のゲートバイアス(Vg1)を 0V から負の方向へ掃引した掃引には1本あたり

約1時間をかけている概念図(図 412)と実測図(図 413)を比較すると SiO2ありのオ

ープンゲート FET は予想通り N-HT-N 型でショットキー電極がN型であることを示して

いる

ゲート1

ゲート2

界面

界面 ゲート1

ゲート2 (a) (b)

Ef

Ec

Ev

Ef Ev

Ec

図 411 オープンゲート FET の電位分布 (a)P-H-P 型 (b)N-H-N 型

26

ndash8 ndash6 ndash4 ndash2 00Vg1 [V]

ndash4Vndash6V

20

40Vg2=0V

ndash2V

Vd=01V破線理想的なホール

トラップの線

Vg1=Vg2

N-H-N 型

P-H-P 型

Id

I d [μ

A]

Vg1

図 412 両側ゲートに異なるバイアスを印

加した Id-Vg特性概念図 図 413 両側ゲートに異なるバイアスを

印加した Id-Vg 特性実測図

46 まとめ

今回オープンゲート FET を用いて AlGaNGaN HEMT 構造結晶の表面準位を評価し

たSiO2なしの場合ドレイン電流は制御できなかったSiO2ありの場合ドレイン電流

を制御できたまたSiO2ありのオープンゲート FET において 2 つのゲート電極に異なっ

た電位を印加した場合オープン部の電位は低い側の電位に支配されたこれらのことは

SiO2と AlGaN 界面にホールトラップ型の準位が存在することで説明できた

27

第5章 デバイスシミュレーションを用いた表面準位の考察

51 はじめに

第 4 章においてオープンゲート FET で開口部にホールトラップ型の表面準位が存在する

と開口部の電位がゲート電極で制御できることを推察した第 5 章ではこの推察の裏付け

としてデバイスシミュレータを用いて理論的に考察する

今回用いたデバイスシミュレータは ISE 社の DESSIS であるこのシミュレータではワ

イドバンドギャップ半導体のシミュレーションが行えるほか 3 次元のシミュレーションも

行うことができるオープンゲート FET ではドレイン電流をゲート電極と平行に流すため

3 次元のシミュレーションを行う必要がありその点で DESSIS は最適であった

52 デバイスシミュレーション

デバイスシミュレーションとは半導体デバイスの電気的特性を予測するツールである

主にデバイス構造の最適化などに用いられている結晶成長プロセス技術の成熟した Si

半導体ではイオン注入や拡散のシミュレーションができるプロセスシミュレーションから

LSI の回路シミュレーションまで一貫しておこなうことができるようになっている

デバイスシミュレーションは基本的にポアソン方程式とキャリア輸送方程式の2つを連

立して解いているまずコンタクトや界面での境界条件とキャリア分布でポアソン方程

式を解きデバイス内のポテンシャルを求めるその後各キャリアに対する輸送方程式を

このポテンシャルのもとで解くこの過程を繰り返すことで最終的な解を求めている

輸送方程式にはボルツマン輸送方程式が用いられているしかしボルツマン輸送方程

式は一般に複雑で解析的に解くことは不可能であるそこで様々な近似を行うことで解析

的に解けるようにしている近似法としては一般的にはドリフト拡散法が用いられている

この近似はキャリアの流れをドリフトと拡散で表しているこのモデルでほとんどのデバ

イスにおいてシミュレーションを行うことができるしかし今日の微細トランジスタや

GaAs などのシミュレーションにおいてはホットキャリア効果や速度オーバーシュートが

あり正確なシミュレーションを行うことができないこのような場合にはエネルギー保存

則を含めたエネルギー輸送モデル(緩和時間近似法ハイドロダイナミック法エネルギ

28

ーバランス法とほぼ同義)が使われるまた格子温度が問題になる場合には格子温度モ

デルなども取り入れられる

一方ボルツマン輸送方程式を直接シミュレーションしているものがモンテカルロ法で

あるモンテカルロ法は計算機上で与えられた条件のなかで実際にキャリアを自由に走行

させ各散乱に応じてキャリアを散乱させるその後再度キャリアを自由走行させる過程

を一定時間繰り返し最終的な解を得るこの方法はボルツマン輸送方程式を近似していな

いため近似による誤差はないが個々のキャリアについて計算を行うため膨大な時間を要す

るまたシミュレーションの精度はいかにキャリア輸送機構を計算機上に再現するかに

よって決まり高精度のシミュレーションはそれほど容易ではない

本研究ではホットキャリアや速度オーバーシュートなどの現象は起こらないと考えられ

るので最も一般的なドリフト拡散法でシミュレーションを行っている

53 シミュレーション構造

今回シミュレーションした構造を図 51 に示す結晶は AlGaNGaN HEMT 構造とし

AlGaN 層をアルミ組成比 020膜厚 30nm としGaN 層を膜厚 2μm としたAlGaNGaN

界面にはピエゾ効果による固定電荷として正の電荷を 1times1013cm-2導入したまた計算上

の収束性を上げるため AlGaNGaN 結晶ともアクセプタを計算結果に問題の出ない程度で

ある 1times1014cm-3導入してあるオープンゲート FET はチャネル長 10μmチャネル幅 5

μmゲート幅 06μmtimes2開口部幅 38μm とし開口部には SiO2を 60nm 堆積したも

のであるソースドレイン電極は直方体の側面の AlGaNGaN 界面に対向するような形

Y X

Z

Source

Gate

AlGaN

GaN

SiO2

図 51 シミュレーション構造

29

で付けてありオーミックになるように仕事関数を指定してあるゲート電極はショット

キー障壁高さが 1eV とした

54 トラップのモデル

一般に化合物半導体における界面表面準位は離散的とされているそこでシミュレー

ションの界面準位は単一の準位のものとしたトラップは電子を捕獲することで電荷中性

になるドナー型のものとホールを捕獲(電子を放出)することで電荷中性になるアクセプ

タ型のものに分類することができる今回はドナー型のトラップとしてあるまたトラッ

プの捕獲断面積は深い準位の場合原子のオーダーであるといわれているので 1times10-13cm2

としたこのようなトラップを SiO2と AlGaN 層界面に 1times1014cm-2導入してあるこれは

界面の原子のほとんどがトラップとなっている計算であるSiO2AlGaN 界面には負の電荷

を 5times1013cm-2導入しトラップの半分が電荷中性となっているとしてある

55 シミュレーション結果

シミュレーションはソースドレイン間電圧を 01V としトラップのエネルギー準位を

伝導帯から 15eV のものから 25eV のものまで変化させながらそれぞれにおいて Vgが 0

~-8V までの Id-Vg特性をシミュレーションしたその結果を図 52 に示すまず開口部

にも金属ゲートを付けた通常の FET 構造の場合しきい値が-52V 程度でありgmが 13

ndash8 ndash6 ndash4 ndash2 00

50

100

Vg [V]

I d [μ

A]

ET=150eV

220ndash250eV

200eV

Metal Gate

図 52 シミュレーション結果

(Id-Vg特性)

30

times10-5S であったgmは

dm VdL

Wg 0microεε

= (51)

(μ移動度εAlGaN の比誘電率ε0誘電率dAlGaN の膜厚Wゲート幅Lゲート

長Vdドレイン電圧)

で表されるシミュレーション結果の gmは式(51)で計算される理論値と合致しており正確

なシミュレーションがなされていると思われる

シミュレーション結果よりトラップ準位が 15~20eV のものはドレイン電流を遮断でき

ていないが 22~25eV のものはドレイン電流を遮断できており実験結果とほぼ同じ特性が

得られたもう少し詳しく解析するためにチャネル中央(ソース電極からドレイン電極へ 5

μm の位置)の断面でのバンド図を図 53 に示すゲート電圧が 0V のときトラップ準位

が 20eV25eV のもの両方ともフェルミ準位が 0V 付近で一致しているつぎにゲート電圧

31

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4ndash5ndash4ndash3ndash2ndash1012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

(b) (a)

(c) (d)

5

図 53 シミュレーション結果(バンド図) (a) ET=20eV Vg=0V (b) ET=20eV Vg=-2V (c) ET=25eV Vg=0V (d) ET=25eV Vg=-2V

が-2V のときトラップ準位が 20eV のものはゲート電極直下部のフェルミ準位は 2V 高く

なっているが開口部のフェルミ準位は 0eV で変化していないそれに対してトラップ準位

が 25eV のものは開口部のフェルミ準位もゲート電極直下部のフェルミ準位と同じように

約 2V 高くなっているまたトラップ準位が 20eV のものでは X=0644μm の場所でス

パイク状にバンドが曲がっているこれはフェルミ準位がなだらかに 0~2V に変化してい

るのに対して X=0644μm で界面準位によるピンニングにより 10V だけ急峻に変化させ

られていることによって生じているつぎに同じ断面での電子濃度分布を図 54 に示す

図 54 よりゲート電圧が 0V のときはトラップ準位が 20eV25eV のもの両方とも

AlGaNGaN 界面に 1times1020cm 3の電子が全面に存在していることがわかるゲート電圧が-

図 54 キャリア分布(Y=50μm)(a) E =20eVVg=0V

(a) (b)

(d) (c)

T

(b) ET=20eV V =-6V g

(c) E =25eV V =0V T g

(d) E =25eV V =-6V T g

32

-6V のときトラップ準位が 20eV のものはゲート電極直下では電子が存在せず空乏化して

いるが開口部には電子が存在しているトラップ準位が 25eV のものは開口部も電子が空

乏化しているそのためトラップ準位が 20eV の場合ゲート電圧を-6V にしても開口部下

での電子が存在するためドレイン電流を遮断できないそれに対してトラップ準位が 25eV

の場合開口部下の電子も空乏化するためドレイン電流が遮断される

56 まとめ

以上のことよりトラップのエネルギー準位によって開口部の表面電位がゲート電極で制

御されたりされなかったりすることが理論的にあり得るがわかったまたトラップの影

響により実験で得られた結果が説明できることを証明できた

今回のシミュレーションでは電子トラップ型とホールトラップ型の特性の差がはっきり

と現れた結果になったしかし実際には電子トラップ型とホールトラップ型はデジタル

的に分けることはできずアナログ的なものであるため電子トラップ型とホールトラップ

型の中間のような性質を持つトラップも考えられるまたシミュレーションを行うにあ

たり仮定としてトラップ密度を 1times1014cm-2入れ捕獲断面積も 1times10-13cm2と小さい値を

用いているこれらのパラメータを変えることで今回の結果とは違った特性が得られる

そのためパラメータをどのように選び決定するかは非常に重要であり今後も検討が必要で

ある

33

第6章 本研究のまとめ

本研究ではオープンゲートFETを用いてAlGaNGaN HEMT構造結晶でのSiO2AlGaN

界面を評価した

第4章においてオープンゲート FET の Id-Vg特性より SiO2パッシベーションのないオー

プンゲート FET では開口部の AlGaN 層表面電位はゲート電極によって制御されなかった

がSiO2パッシベーションのあるオープンゲート FET では開口部の表面電位がゲート電極

で制御されたこのような現象の原因として SiO2AlGaN 界面にホールトラップ型の界面

準位が存在することで説明した

第5章ではデバイスシミュレーションを行い第 4 章で述べた説明が理論的に正しいか

確かめたシミュレーションの結果より電子トラップではオープンゲート FET の開口部の

表面電位はゲート電極で制御されずホールトラップでは開口部の表面電位はゲート電極

で制御されたことを確認しドレイン電流を遮断することができたこのことより第 4 章

での考察を理論的に証明できた

以上のことより SiO2AlGaN 界面にはホールトラップ型の界面準位が存在している可能

性を示唆したまたホールトラップ型の界面準位が存在するとトランジスタの OFF 耐圧

を向上させることができるので SiO2パッシベーション膜はトランジスタの高耐圧化に利用

できると思われる

一方第 4 章で得られた測定結果は SiO2パッシベーションが理想的な絶縁膜になってい

ない場合言い換えれば導電膜になっている場合でも同様な結果が得られる特にワイド

バンドギャップ半導体の場合深い準位にフェルミ準位がピンニングされると 1times1014Ωcm

以上という非常に高抵抗となり良質な SiO2膜でさえも導電膜として見えてしまうことが

明らかになったワイドバンドギャップ半導体でのパッシベーション膜はこれまでの半導

体における考え方では通用せず今後新しい考え方が必要になると思われる

34

付録1 デバイス作製プロセス

AlGaNGaN HEMT 構造結晶での基本的なデバイス作製プロセスをここで述べるデバ

イス作製の大まかな流れは図1のようになるまず個々の素子を電気的に分離を行うた

めに RIE(Reactive Ion Etching)法で結晶を削り落とし素子間分離を行うつぎにオーミ

ック電極を形成するため TiAl を EB 蒸着法で蒸着しアニールを行う続いてパッシベー

ション膜を堆積させ最後にショットキー電極として EB 蒸着法で NiAu を蒸着する

それぞれのプロセス工程での代表的なプロセス条件を表1に示す

ゲート電極形成

パッシベーション膜堆積

素子間分離

オーミック電極形成

図 1 プロセスフロー

35

表1 プロセス工程(手順と条件)

プロセス工程 プロセス手順条件

1 サンプル へき開

素子間分離プロセス

1 サンプルクリーニング アセトン煮沸3min

超音波洗浄(アセトン)3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

2 メサ用フォトリソグラフィー HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

3 ドライエッチング RIEガス BCl3 20SCCM

出力52W

エッチング時間25minutes

2

4 レジスト除去 アセトン煮沸超音波洗浄

(必要に応じて)リムーバ原液煮沸 3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

オーミック電極形成 3

1 サンプルクリーニング 21 と同じ

36

2 オーミック電極用フォトリソグラ

フィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ti=200ÅAl=2000Å

4 リフトオフ アセトン煮沸3min

超音波洗浄3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブロー

5 熱処理 電気炉650 10min N2雰囲気

パッシベーション膜堆積 4

1 サンプルクリーニング 21 と同じ

37

2 パッシベーション膜用フォトリソ

グラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

純水クリーニングリンス

窒素ブロー

3 パッシベーション膜堆積 EB 蒸着SiO2600Å

4 リフトオフ 34 と同じ

ショットキー電極形成

1 サンプルクリーニング 21 と同じ

2 ショットキー電極用フォトリソグ

ラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)5000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ni=500Å

抵抗加熱蒸着Au=500Å

5

4 リフトオフ 34 と同じ

38

付録2 C-V 特性およびキャリアプロファイル

C-V 測定には通常ショットキーダイオードが使われるショットキーダイオードの断面

図を図1に示すC-V 測定において測定対象の回路モデルはコンデンサと抵抗が並列にな

っている(図 2)そのためオーミック電極からショットキー電極直下までのアクセス抵抗は

誤差になるので電極間隔はできるだけ小さいほうが良い測定は印加した交流電圧信号と

電流の振幅位相差より容量成分と抵抗成分を測定しているAlGaNGaN HEMT 構造の

場合AlGaN 層が絶縁体の働きをするのでゼロバイアスでの容量は AlGaN 層の膜厚と電

極面積AlGaN 層の誘電率で決まる以下にゼロバイアスでの n-GaN と AlGaNGaN

HEMT 結晶での容量を示す

(ⅰ) n-GaN の場合

minus=

=

qkTV

qNt

tS

C

biD

GaNdepletion

depletion

GaN

0

0

2 εε

εε

ただし

(1)

(ⅱ) AlGaNGaN HEMT 構造の場合

AlGaN

AlGaN

tS

C 0εε= (2)

(C容量ε0真空の誘電率εGaNGaN の誘電率εAlGaNAlGaN の誘電率S電極面積

t t tdeple ion空乏層厚さ AlGaNAlGaN 層厚さq電子電荷NDドナー濃度Vbiビルトイン電

圧kボルツマン定数T温度)

Y G

39

C-V Meter ショットキー電極

オーミック電極

C

空乏層 アクセス抵抗

図 2 等価回路図 n型半導体

図 1 断面図

n-GaN の場合S=100times100μm2Vbi=10VND=1times1017cm-3のときt tideple on=100nm と

なり C=8pF 程度となる

C-V 測定を行うとショットキー電極直下部のキャリア濃度を求めることができるつぎ

にその原理を述べる

ドナー濃度を一定としウェハ面で深さ方向の 1 次元で解析をするとまずポアソンの

方程式より

εDqN

dyVd

minus=2

2

(3)

となる

式(3)を解くために境界条件を

VWVdydV

V

Wy

==

=

=

)(0

0)0(

(4)

とするこの条件で式(3)を解くと

yWqNyqNV DD

εε+minus= 2

2 (5)

となるよって空乏層幅 W は

minusminus=

qkTVV

qNW bi

D

ε2 (6)

となるこの空乏層の単位面積あたりの容量は

minusminus

==

qkTVV

qNW

C

bi

D

2

εε (7)

minusminus=

qkTVV

qNC biDε

212 (8)

となり1C2-V 特性の傾きからドナー濃度がわかる

つぎにドナー濃度が一定でない場合を考える微小領域では式(8)が成り立つとすると

40

DqNdVC

d

ε2

12

minus=

(9)

と書くことができるので 1C2を V で微分することよりドナー濃度がわかるまた空乏層

端は式(7)より W=εC なので微小領域の表面からの深さがわかるこの深さ情報とドナー

濃度情報よりキャリアプロファイルが作成できる

d(1C2)dV

1C2 ND[cm-3]

Depth[nm] Vg

図 3 1C2-Vg プロット図 図 4 キャリアプロファイル

41

付録 3 TLM 法とコンタクト抵抗

コンタクト抵抗を測定するにはクロスケルビン法や TLM(Transmission Line Model)法

が用いられるプロセス技術の確立していない GaN 系半導体ではプロセスが容易な TLM

法がよく用いられている

TLM 法の代表的はマスクパターンを図1に示すTLM 法では電極間隔を変化させなが

ら各電極間での抵抗値を調べることでシート抵抗(RS)とコンタクト抵抗(RC)が求められる

その原理を以下に示す

各電極間の等価回路モデルは図2のようになる電極間の抵抗は距離(L)に比例し幅(W)

に反比例するまたコンタクト抵抗は電極幅に反比例すると考えられるそのため測定

される抵抗(R)は

WR

WLR

R CS 2+= (1)

となる式1より L を x 軸R を y 軸にプロットするとy 軸切片が2RCW となり RCが

計算できるまた傾きから RSがわかる(図 3)

5μm 10μm 15μm 20μm 25μm 30μm

100μm

図1 TLM マスクパターン

切片=2RCW

傾き=RsW

測定値 線形近似

電極

RS RC RC

R

半導体基板 図 2 等価回路モデル

0 L

図 3 L-R プロット図

42

MOSFET 等の電子デバイスでは電流はウェハを横方向に流れるそのためコンタクト抵

抗は電極の幅にのみ依存すると考えているしかし物性的にはコンタクト抵抗は面積に

依存すると考える方が妥当であるそこでコンタクト抵抗が面積と電極幅にどのように影

[

0[V]一定としてい

る図 4 の微小区間の等価回路は図 5 のようになるこの等価回路より

響を受けるかを考える

電極のモデルを図 4 に示す電極は幅 W cm]とし電極の単位面積あたりの抵抗をρC[Ω

cm2]とするまた半導体のシート抵抗を RS[Ω]として電極の電位を V

)(xS IW

dxRdV = (2)

)(xVWdI =C dxρ

(3)

となる式変形すると

)(xS I

WR

dxdV

= (4)

)(xVWdI=

Cdx ρ (5)

式(4)をxで微分すると

ρc [Ωcm2]

Rs [Ω]

V0 [V] 電極 W [mm]

図 4 FET の電極モデル(2 次元)

半導体

43

dI

+x 方向

V(x)+dV ρc (Wdx) V(x)

Rs dxW I(x)-dI I(x)

図 5 微小区間での回路図

)(2

2

xS I

WR

dxVd= (4rsquo)

式(4rsquo)に式(5)を代入すると

)(2

2

xC

S VR

dxVd

ρ= (6)

γ2=Rsρcとすると xx BeAexV γγ += minus)( (7)

xrarr-infinで V(x)=0x=0 で V=V0より A=0B=V0 よって式(7)は xeVxV γ

0)( = (8)

となるまた I(x)については式(5)より

x

c

eVWdxdI γ

ρ 0= (9)

x

c

eVWxI γ

γρ 0)( = (10)

式(8)(10)より x=0 での抵抗 R は

WRR

W

WVWV

xIxVR

cs

c

sc

c

c

ρρ

ρ

γρ

γρ

==

===

0

0

)()(

(11)

44

となるよって電極の抵抗は W に反比例するそのため電極幅で規格化したものをコン

タクト抵抗とし

CSC RR ρ= [Ωmm] (12)

で定義するまた式(12)よりコンタクト抵抗はシート抵抗のルートに比例するのでシート抵

抗が大きいとコンタクト抵抗も悪く見える

45

付録 4 時間変化なしの場合の電子占有率(fT)の導出

トラップの電荷捕獲放出過程は伝導帯電子を捕獲する(e-capture)伝導帯に電子を放

出する(e-emit)価電子帯のホールを捕獲する(p-capture)価電子帯にホールを放出する

(p-emit)の 4 種類が考えられるそれぞれの反応速度は以下の 4 つの式で与えられる

(ⅰ) e-capture

)1( TnT fnC

dtdf

minus= (1)

(ⅱ) e-emit

TnT fe

dtdf

minus= (2)

(ⅲ) p-capture

TpT fpC

dtdf

minus= (3) (iv) ホール放出 (iii) ホール捕獲

(i) 電子捕獲 (ii) 電子放出

ホール

電子

トラップ

(ⅳ) p-emit

)1( TpT fe

dtdf

minus= (4)

(fTトラップの電子占有率t時刻n電子密度pホール密度Cn電子捕獲係数Cpホー

ル捕獲係数en電子放出係数epホール放出係数)

電子捕獲係数とホール捕獲係数はそれぞれ Cn=σnvthnCp=σpvthp(σn電子の捕獲断面積

σpホールの捕獲断面積vthn電子の熱平衡速度vthpホールの熱平衡速度)で表せるま

た熱平衡速度は 3kT2=m ve thn22=mpvthp22 である式 1~4 をまとめて整理すると

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (5)

となる

つぎに熱平衡状態(全てのフェルミ準位EFが一致)で時間変化がないときについて考え

るまずトラップの電子占有率はフェルミ分布となるとして

46

minus

+=

kTEE

fFT

T

exp1

1 (6)

(ETトラップ準位)

とする伝導帯での電子密度の時間変化はトラップによる電子の捕獲と放出の 2 通りなの

TnTTnT feNfCnNdtdn

+minusminus= )1( (7)

(NTトラップ密度)

となる時間変化なしとすると dndt=0 なので enについて整理すると

T

Tnn f

fnCe minus=

1 (8)

となるここで式(8)に式(6)を代入すると

minus

+

minus

+minus

minusminus=

kTEE

kTEE

CkT

EENe

FT

FT

nFC

Cn

exp1

1

exp1

11

exp (9)

nFTFC

Cn CkT

EEkT

EENe

minus

minusminus= expexp (10)

nnTC

Cn CnCkT

EENe 1exp =

minusminus= (11)

minusminus=

kTEE

Nn TCC exp1 (12)

となりenはトラップの準位と捕獲断面積で決まることがわかる同様にして

( TpTTpT feNfCpNdtdp

minusminus= 1 ) (13)

より

47

ppVT

VT

Tpp CpC

kTEE

Nf

fpCe 1exp1

=

minusminus=

minus= (14)

minus

=kT

EENp TV

V exp1 (15)

となる

以上のことを利用して式(5)を変形するまず式(5)に式(11)と式(14)を代入すると

( ) ( TpTpTnTnT fCpfpCfCnfnC

dtdf

minus+minusminusminus= 11 11 )

)

(16)

となる時間変化なし(dfTdt=0)として fTについて整理すると

( ) ( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (17)

となりトラップの電子占有率は電子密度ホール密度の関数になる

48

謝辞

本研究の遂行にあたって終始懇切なる御指導と御鞭撻を頂きました徳島大学工学部電

気電子工学科 大野泰夫 教授に心より感謝の意を表します

本研究を進めるにあたり適切な御指導と有益なご教示を賜りました徳島大学工学部電

気電子工学科 新谷義廣 教授並びに徳島大学工学部電気電子工学科 酒井士郎 教授に深

く感謝いたします

本研究を進めるにあたり御指導を賜りました徳島大学工学部電気電子工学科 富永喜久

雄 助教授ならびに徳島大学工学部電気電子工学科 講師 直井美貴先生西野克志先生助

手 江南先生に深く感謝します

本研究を進めるにあたり多大なご尽力を賜りました文部科学技官 稲岡武氏に深く感謝

いたします

本研究を進めるにあたり御指導を賜りました徳島大学サテライトベンチャービジネス

ラボラトリー ポストドクター 敖金平氏に深く感謝します

共に議論を重ねた研究員 西薗和博氏をはじめ大野研究室ならびに新谷研究室酒井研究

室サテライトベンチャービジネスラボラトリーナイトライドセミコンダクター株式会

社の皆様に心より感謝いたします

最後に本年度で定年退官される文部科学技官 近藤俊昭氏には研究室配属時より研究だ

けでなく将来設計においても有益なご教示を賜りました近藤技官は大変な情報通でおら

れ毎日午後 5 時以降に学生室に来られては昔の電気電子工学科や学生間の恋愛状況を熱

心に語られておりました研究の合間に近藤技官の話に耳を傾けながら一服するのが大野

研究室での日課でありましたここに近藤技官のこれまでのご活躍に敬意を表すると共に

本研究を進めるにあたり多大なご尽力を賜りましたことに深く感謝します

49

参考文献

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[13] 西澤博 矢野仁之 後藤典夫 大野泰夫 表面準位を考慮した GaAs MESFET ゲート

ラグのシミュレーション 電子情報通信学会 ED 91-141 (1992)

51

著者のこれまでの研究発表

著論文

主著論文

1 菊田大悟 敖金平 大野泰夫 ldquoオープンゲート FET による AlGaNGaN HEMT 構造

の表面準位測定rdquo 信学技報 ED2002-210 (2002)

共著論文

1 Katsushi Nishino Daigo Kikuta Shiro Sakai ldquoBulk GaN growth by direct

synthesis methodrdquo Journal of Crystal Growth 237-239 pp922-925 (2002)

2 Jin-Ping Ao Daigo Kikuta Yasuo Ohno ldquoCopper-Gate AlGaNGaN HEMTs with

Low Gate Leakage Currentrdquo 信学技報 ED2002-211 (2002)

学術講演会発表 講演会名 発表年月日 題目 発表者

応用物理学

会学術講演

2002 年 9月 26 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

電子情報通

信学会 電子デバイス

研究会

2002 年 10月 10 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

52

  • プロセス手順条件
  • 素子間分離プロセス
Page 23: AlGaN/GaN HEMT 構造表面準位の電気的評価 に関する研究ohnolab.deca.jp/wp-content/lab_data/pdf_a/2003_D_Kikuta_doc.pdf · イスシミュレーションによる評価も行った。

(b) (a)

EC

EV

EF

EC

EV

EF EV

EF

EV

EF EC

HT 型

ET 型

ET 型 n 型

n 型

n 型 n 型

p 型 (d)

p 型 p 型

p 型 (c)

EC

HT 型

図 45 トラップを含む pn 接合のバンド図 (a)n-ET-n 型 (b)n-HT-n 型 (c)p-ET-p 型 (d)p-HT-p 型

ルトラップを含む部分は傾斜を持つようになる(図 45(d))

45 オープンゲート FET の I-V 特性の考察

実験結果より SiO2 ありのオープンゲート FET では開口部の電位を両側のゲート電極で

制御できドレイン電流を遮断することができた逆に SiO2 なしのオープンゲート FET

ではドレイン電流を遮断できなかったこのような現象について SiO2 と AlGaN 層の界面

のトラップで説明する

説明に先立ってショットキー電極を 2 つの種類に分類する1つはショットキー電極の

フェルミ準位が半導体のミッドギャップより伝導帯側にピンニングされ半導体表面で電

子が多くなっているものであり(図 46(a))もう一方はショットキー電極のフェルミ準位が

半導体のミッドギャップより価電子帯側にピンニングされ半導体表面でホールが多くな

っているものである(図 46(b))本論文では前者を N 型のショットキー電極後者を P 型

22

(b) (a)

06eV

EV

EF

EC ΦB=08eV

26eV

EV

EF EC

ΦB=08eV

図 46 ショットキー電極の分類 (a) N 型ショットキー電極 (b) P 型ショットキー電極

のショットキー電極と呼ぶ

前項で電子トラップを含む領域ではその部分は n 型半導体の電位分布を示しホールト

ラップを含む領域ではその部分は p 型半導体の電位分布を示すことを説明したその理論

をオープンゲート FET に用いる

オープンゲート FET の断面図(図 47)で2DEG の電位を 0V としショットキー電極に負

の電位を印加した状態でショットキー電極から AlGaN 層表面を通って 2DEG へのバン

ド図を図 48に示すバンド図はショットキー電極がN型の場合とP型の場合SiO2AlGaN

界面が電子トラップ(ET)の場合とホールトラップ(HT)の場合の組み合わせで 4 種類考えら

れるまずショットキー電極が N 型であり SiO2AlGaN 界面が電子トラップの場合(図

48(a))界面が電子トラップなのでその部分は n 型半導体と考えられるそのため電極部-

界面-2DEG は n-n-n 型半導体接合のため界面の電位は傾斜を持つショットキー電極が P

型であり界面が電子トラップ型の場合(図 48(b))p-n-n 型半導体接合と考えられるのでシ

ョットキー電極と界面が pn 接合の逆方向となり電位差はこの部分に集中しAlGaN 層の

表面の電位は 2DEG の電位とほぼ同じになるつぎにショットキー電極が N 型で界面がホ

ールトラップ型の場合(図 48(c))n-p-n 型半導体接合と考えられショットキー電極と界

面は pn 接合の順方向となるしたがってショットキー電極と界面には大きな電位差は生じ

23

(d)

(b)

(c)

(a)

GaN

AlGaN 界面

電極

GaN

AlGaN 界面 電極 Ec

Ef

Ev ショットキー電極

界面 ET型HT型

AlGaN

2DEG n型

図 47 オープンゲート FET の断面図

図 48 オープンゲート FET の電位分布 (a)N-E-n 型 (b)P-E-n 型 (c)N-H-n 型 (d)P-H-n型

ず電極に印加した電位は AlGaN 層と 2DEG の間に印加される最後にショットキー電極

が P 型で界面がホールトラップの場合(図 48(d))p-p-n 型半導体接合になるのでショット

キー電極と界面には大きな電位差が生じず電極に印加した電圧は界面と2DEG の間に印

加される

以上のことよりオープンゲート FET 断面図で電位分布を考えると図 49 のようになる

N-ET-n 型P-ET-n 型の場合開口部の電位はゲート電極で制御できないので開口部の電

位は2DEG の電位とほぼ同じになる(図 49(b))N-HT-n 型P-HT-n 型の場合開口部の

電位はゲートの電位と一致する(図 49(c))

これらのことよりオープンゲート FET の Id-Vg特性を考えると図 410 のようになると

思われるまずN-HT-n 型P-HT-n 型の場合界面の電位はゲート電極の電位と等しい

ので通常の FET と同様に電流は減少するP-ET-n 型の場合0~VTV まではゲート直下部

の電流減少分があるためドレイン電流は減少するがオープン部の界面の電位はゲート電極

の電位で制御できないのでドレイン電流は流れたままであるN-ET-n 型の場合界面での

抵抗とAlGaN層の抵抗の大小関係で特性が変化するので一概に2つの場合には分類できな

いこれらの分類は pn 接合の逆方向の抵抗は極めて高く半絶縁性部分よりも高いという

24

界面 E 型H 型

ショットキー電極 N 型P 型

AlGaN Id

N-H-n 型 N-E-n 型

P-E-n 型

0 VT

Ψfn

Vg

オープン部 ゲート ゲート

Ψs

Ψs (界面)

Ψfn (チャネル)

Vg

オープン部 ゲート ゲート

2DEG n 型

Vg

図 410 オープンゲート FET の Id-Vg 特性概念図

図 49 界面のバンド図 (a) オープンゲートFETの断面図

(b) N-E-n 型P-E-n 型 (c) N-H-n 型P-H-n 型

前提のため抵抗層の長さや GR センターの濃度が極端な値の場合は異なってしまう可能

性はある

測定結果(図 43)と概念図(図 410)を比較すると今回作製した SiO2ありの FET には3つ

の可能性があるN-HT-n 型P-HT-n 型かN-ET-n 型で AlGaN 層の抵抗が非常に高い場

合である今回の FET の AlGaN 層はアルミ組成 03 程度でそれほど高くなくまたゲー

トリーク電流も比較的大きいので前2者のいずれかになっていると思われるすなわち

界面準位はホールトラップ型である一方SiO2無しの場合は N-ET-n 型または P-ET-n 型

及び界面層の抵抗が AlGaN 層の抵抗より高いホールトラップ型の界面準位の場合も考え

られる界面準位による界面の電気伝導度とは界面に接した AlGaN 中のキャリアが伝導

を担うのでワイドバンドギャップの場合ピンニング準位によっては大きな抵抗になっ

てしまう場合もあり得る

SiO2 付きの場合構成は N-HT-n 型P-HT-n 型のいずれかであることが推定された

25

GaAs の場合はショットキー電極のバリア高が 08eV 程度有ればピンニング準位が充満帯

に近いのでP型になる[10]GaNの場合ではバリア高が08eV程度ではまだ伝導帯に近く

N型であると考えられるこれを調べるためにオープンゲート FET においてチャネル両側

端おいた2つのゲート電極に異なった電位を与えた場合について測定を行った

界面準位が HT 型の場合チャネルとの間は pn 接合逆バイアスと同じで AlGaN 層中に電

位勾配が形成される表面の2つのショットキー電極間に電位差を与えた場合にはショッ

トキー電極-界面-ショットキー電極が N-HT-N 型か P-HT-P 型の構成になるこれらの場合

の電位分布は図 411 に示すようになるN-HT-N 型の場合は界面準位部の電位は両ショット

キー電極の低い方の電圧になりP-HT-P 型の場合には両電極電位を線形につないだ斜めの

電位分布になる一方の電極に一定の負バイアス Vg2を与え他方の電極の電圧をゼロから

負の方向に変化させた場合N-HT-N 型では表面電位はVg1=Vg2までは低い電位のVg2にな

るためチャネル電流は変わらずVg2以下になるとVg1が制御するために減少する一方

P-HT-P 型の場合には表面電位はVg1の影響を半分受けチャネル電流はVg1Vg2の平均電

圧で制御された形となるその様子を図 412 に模式的に示した

実際にオープンゲート FET で測定した Id-Vg特性を図 413 に示す測定はソースドレイ

ン電極間に 01V 印加しゲートバイアスは片側(Vg2)を 0V-2V-4V-6V-8V と固

定し他方のゲートバイアス(Vg1)を 0V から負の方向へ掃引した掃引には1本あたり

約1時間をかけている概念図(図 412)と実測図(図 413)を比較すると SiO2ありのオ

ープンゲート FET は予想通り N-HT-N 型でショットキー電極がN型であることを示して

いる

ゲート1

ゲート2

界面

界面 ゲート1

ゲート2 (a) (b)

Ef

Ec

Ev

Ef Ev

Ec

図 411 オープンゲート FET の電位分布 (a)P-H-P 型 (b)N-H-N 型

26

ndash8 ndash6 ndash4 ndash2 00Vg1 [V]

ndash4Vndash6V

20

40Vg2=0V

ndash2V

Vd=01V破線理想的なホール

トラップの線

Vg1=Vg2

N-H-N 型

P-H-P 型

Id

I d [μ

A]

Vg1

図 412 両側ゲートに異なるバイアスを印

加した Id-Vg特性概念図 図 413 両側ゲートに異なるバイアスを

印加した Id-Vg 特性実測図

46 まとめ

今回オープンゲート FET を用いて AlGaNGaN HEMT 構造結晶の表面準位を評価し

たSiO2なしの場合ドレイン電流は制御できなかったSiO2ありの場合ドレイン電流

を制御できたまたSiO2ありのオープンゲート FET において 2 つのゲート電極に異なっ

た電位を印加した場合オープン部の電位は低い側の電位に支配されたこれらのことは

SiO2と AlGaN 界面にホールトラップ型の準位が存在することで説明できた

27

第5章 デバイスシミュレーションを用いた表面準位の考察

51 はじめに

第 4 章においてオープンゲート FET で開口部にホールトラップ型の表面準位が存在する

と開口部の電位がゲート電極で制御できることを推察した第 5 章ではこの推察の裏付け

としてデバイスシミュレータを用いて理論的に考察する

今回用いたデバイスシミュレータは ISE 社の DESSIS であるこのシミュレータではワ

イドバンドギャップ半導体のシミュレーションが行えるほか 3 次元のシミュレーションも

行うことができるオープンゲート FET ではドレイン電流をゲート電極と平行に流すため

3 次元のシミュレーションを行う必要がありその点で DESSIS は最適であった

52 デバイスシミュレーション

デバイスシミュレーションとは半導体デバイスの電気的特性を予測するツールである

主にデバイス構造の最適化などに用いられている結晶成長プロセス技術の成熟した Si

半導体ではイオン注入や拡散のシミュレーションができるプロセスシミュレーションから

LSI の回路シミュレーションまで一貫しておこなうことができるようになっている

デバイスシミュレーションは基本的にポアソン方程式とキャリア輸送方程式の2つを連

立して解いているまずコンタクトや界面での境界条件とキャリア分布でポアソン方程

式を解きデバイス内のポテンシャルを求めるその後各キャリアに対する輸送方程式を

このポテンシャルのもとで解くこの過程を繰り返すことで最終的な解を求めている

輸送方程式にはボルツマン輸送方程式が用いられているしかしボルツマン輸送方程

式は一般に複雑で解析的に解くことは不可能であるそこで様々な近似を行うことで解析

的に解けるようにしている近似法としては一般的にはドリフト拡散法が用いられている

この近似はキャリアの流れをドリフトと拡散で表しているこのモデルでほとんどのデバ

イスにおいてシミュレーションを行うことができるしかし今日の微細トランジスタや

GaAs などのシミュレーションにおいてはホットキャリア効果や速度オーバーシュートが

あり正確なシミュレーションを行うことができないこのような場合にはエネルギー保存

則を含めたエネルギー輸送モデル(緩和時間近似法ハイドロダイナミック法エネルギ

28

ーバランス法とほぼ同義)が使われるまた格子温度が問題になる場合には格子温度モ

デルなども取り入れられる

一方ボルツマン輸送方程式を直接シミュレーションしているものがモンテカルロ法で

あるモンテカルロ法は計算機上で与えられた条件のなかで実際にキャリアを自由に走行

させ各散乱に応じてキャリアを散乱させるその後再度キャリアを自由走行させる過程

を一定時間繰り返し最終的な解を得るこの方法はボルツマン輸送方程式を近似していな

いため近似による誤差はないが個々のキャリアについて計算を行うため膨大な時間を要す

るまたシミュレーションの精度はいかにキャリア輸送機構を計算機上に再現するかに

よって決まり高精度のシミュレーションはそれほど容易ではない

本研究ではホットキャリアや速度オーバーシュートなどの現象は起こらないと考えられ

るので最も一般的なドリフト拡散法でシミュレーションを行っている

53 シミュレーション構造

今回シミュレーションした構造を図 51 に示す結晶は AlGaNGaN HEMT 構造とし

AlGaN 層をアルミ組成比 020膜厚 30nm としGaN 層を膜厚 2μm としたAlGaNGaN

界面にはピエゾ効果による固定電荷として正の電荷を 1times1013cm-2導入したまた計算上

の収束性を上げるため AlGaNGaN 結晶ともアクセプタを計算結果に問題の出ない程度で

ある 1times1014cm-3導入してあるオープンゲート FET はチャネル長 10μmチャネル幅 5

μmゲート幅 06μmtimes2開口部幅 38μm とし開口部には SiO2を 60nm 堆積したも

のであるソースドレイン電極は直方体の側面の AlGaNGaN 界面に対向するような形

Y X

Z

Source

Gate

AlGaN

GaN

SiO2

図 51 シミュレーション構造

29

で付けてありオーミックになるように仕事関数を指定してあるゲート電極はショット

キー障壁高さが 1eV とした

54 トラップのモデル

一般に化合物半導体における界面表面準位は離散的とされているそこでシミュレー

ションの界面準位は単一の準位のものとしたトラップは電子を捕獲することで電荷中性

になるドナー型のものとホールを捕獲(電子を放出)することで電荷中性になるアクセプ

タ型のものに分類することができる今回はドナー型のトラップとしてあるまたトラッ

プの捕獲断面積は深い準位の場合原子のオーダーであるといわれているので 1times10-13cm2

としたこのようなトラップを SiO2と AlGaN 層界面に 1times1014cm-2導入してあるこれは

界面の原子のほとんどがトラップとなっている計算であるSiO2AlGaN 界面には負の電荷

を 5times1013cm-2導入しトラップの半分が電荷中性となっているとしてある

55 シミュレーション結果

シミュレーションはソースドレイン間電圧を 01V としトラップのエネルギー準位を

伝導帯から 15eV のものから 25eV のものまで変化させながらそれぞれにおいて Vgが 0

~-8V までの Id-Vg特性をシミュレーションしたその結果を図 52 に示すまず開口部

にも金属ゲートを付けた通常の FET 構造の場合しきい値が-52V 程度でありgmが 13

ndash8 ndash6 ndash4 ndash2 00

50

100

Vg [V]

I d [μ

A]

ET=150eV

220ndash250eV

200eV

Metal Gate

図 52 シミュレーション結果

(Id-Vg特性)

30

times10-5S であったgmは

dm VdL

Wg 0microεε

= (51)

(μ移動度εAlGaN の比誘電率ε0誘電率dAlGaN の膜厚Wゲート幅Lゲート

長Vdドレイン電圧)

で表されるシミュレーション結果の gmは式(51)で計算される理論値と合致しており正確

なシミュレーションがなされていると思われる

シミュレーション結果よりトラップ準位が 15~20eV のものはドレイン電流を遮断でき

ていないが 22~25eV のものはドレイン電流を遮断できており実験結果とほぼ同じ特性が

得られたもう少し詳しく解析するためにチャネル中央(ソース電極からドレイン電極へ 5

μm の位置)の断面でのバンド図を図 53 に示すゲート電圧が 0V のときトラップ準位

が 20eV25eV のもの両方ともフェルミ準位が 0V 付近で一致しているつぎにゲート電圧

31

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4ndash5ndash4ndash3ndash2ndash1012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

(b) (a)

(c) (d)

5

図 53 シミュレーション結果(バンド図) (a) ET=20eV Vg=0V (b) ET=20eV Vg=-2V (c) ET=25eV Vg=0V (d) ET=25eV Vg=-2V

が-2V のときトラップ準位が 20eV のものはゲート電極直下部のフェルミ準位は 2V 高く

なっているが開口部のフェルミ準位は 0eV で変化していないそれに対してトラップ準位

が 25eV のものは開口部のフェルミ準位もゲート電極直下部のフェルミ準位と同じように

約 2V 高くなっているまたトラップ準位が 20eV のものでは X=0644μm の場所でス

パイク状にバンドが曲がっているこれはフェルミ準位がなだらかに 0~2V に変化してい

るのに対して X=0644μm で界面準位によるピンニングにより 10V だけ急峻に変化させ

られていることによって生じているつぎに同じ断面での電子濃度分布を図 54 に示す

図 54 よりゲート電圧が 0V のときはトラップ準位が 20eV25eV のもの両方とも

AlGaNGaN 界面に 1times1020cm 3の電子が全面に存在していることがわかるゲート電圧が-

図 54 キャリア分布(Y=50μm)(a) E =20eVVg=0V

(a) (b)

(d) (c)

T

(b) ET=20eV V =-6V g

(c) E =25eV V =0V T g

(d) E =25eV V =-6V T g

32

-6V のときトラップ準位が 20eV のものはゲート電極直下では電子が存在せず空乏化して

いるが開口部には電子が存在しているトラップ準位が 25eV のものは開口部も電子が空

乏化しているそのためトラップ準位が 20eV の場合ゲート電圧を-6V にしても開口部下

での電子が存在するためドレイン電流を遮断できないそれに対してトラップ準位が 25eV

の場合開口部下の電子も空乏化するためドレイン電流が遮断される

56 まとめ

以上のことよりトラップのエネルギー準位によって開口部の表面電位がゲート電極で制

御されたりされなかったりすることが理論的にあり得るがわかったまたトラップの影

響により実験で得られた結果が説明できることを証明できた

今回のシミュレーションでは電子トラップ型とホールトラップ型の特性の差がはっきり

と現れた結果になったしかし実際には電子トラップ型とホールトラップ型はデジタル

的に分けることはできずアナログ的なものであるため電子トラップ型とホールトラップ

型の中間のような性質を持つトラップも考えられるまたシミュレーションを行うにあ

たり仮定としてトラップ密度を 1times1014cm-2入れ捕獲断面積も 1times10-13cm2と小さい値を

用いているこれらのパラメータを変えることで今回の結果とは違った特性が得られる

そのためパラメータをどのように選び決定するかは非常に重要であり今後も検討が必要で

ある

33

第6章 本研究のまとめ

本研究ではオープンゲートFETを用いてAlGaNGaN HEMT構造結晶でのSiO2AlGaN

界面を評価した

第4章においてオープンゲート FET の Id-Vg特性より SiO2パッシベーションのないオー

プンゲート FET では開口部の AlGaN 層表面電位はゲート電極によって制御されなかった

がSiO2パッシベーションのあるオープンゲート FET では開口部の表面電位がゲート電極

で制御されたこのような現象の原因として SiO2AlGaN 界面にホールトラップ型の界面

準位が存在することで説明した

第5章ではデバイスシミュレーションを行い第 4 章で述べた説明が理論的に正しいか

確かめたシミュレーションの結果より電子トラップではオープンゲート FET の開口部の

表面電位はゲート電極で制御されずホールトラップでは開口部の表面電位はゲート電極

で制御されたことを確認しドレイン電流を遮断することができたこのことより第 4 章

での考察を理論的に証明できた

以上のことより SiO2AlGaN 界面にはホールトラップ型の界面準位が存在している可能

性を示唆したまたホールトラップ型の界面準位が存在するとトランジスタの OFF 耐圧

を向上させることができるので SiO2パッシベーション膜はトランジスタの高耐圧化に利用

できると思われる

一方第 4 章で得られた測定結果は SiO2パッシベーションが理想的な絶縁膜になってい

ない場合言い換えれば導電膜になっている場合でも同様な結果が得られる特にワイド

バンドギャップ半導体の場合深い準位にフェルミ準位がピンニングされると 1times1014Ωcm

以上という非常に高抵抗となり良質な SiO2膜でさえも導電膜として見えてしまうことが

明らかになったワイドバンドギャップ半導体でのパッシベーション膜はこれまでの半導

体における考え方では通用せず今後新しい考え方が必要になると思われる

34

付録1 デバイス作製プロセス

AlGaNGaN HEMT 構造結晶での基本的なデバイス作製プロセスをここで述べるデバ

イス作製の大まかな流れは図1のようになるまず個々の素子を電気的に分離を行うた

めに RIE(Reactive Ion Etching)法で結晶を削り落とし素子間分離を行うつぎにオーミ

ック電極を形成するため TiAl を EB 蒸着法で蒸着しアニールを行う続いてパッシベー

ション膜を堆積させ最後にショットキー電極として EB 蒸着法で NiAu を蒸着する

それぞれのプロセス工程での代表的なプロセス条件を表1に示す

ゲート電極形成

パッシベーション膜堆積

素子間分離

オーミック電極形成

図 1 プロセスフロー

35

表1 プロセス工程(手順と条件)

プロセス工程 プロセス手順条件

1 サンプル へき開

素子間分離プロセス

1 サンプルクリーニング アセトン煮沸3min

超音波洗浄(アセトン)3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

2 メサ用フォトリソグラフィー HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

3 ドライエッチング RIEガス BCl3 20SCCM

出力52W

エッチング時間25minutes

2

4 レジスト除去 アセトン煮沸超音波洗浄

(必要に応じて)リムーバ原液煮沸 3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

オーミック電極形成 3

1 サンプルクリーニング 21 と同じ

36

2 オーミック電極用フォトリソグラ

フィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ti=200ÅAl=2000Å

4 リフトオフ アセトン煮沸3min

超音波洗浄3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブロー

5 熱処理 電気炉650 10min N2雰囲気

パッシベーション膜堆積 4

1 サンプルクリーニング 21 と同じ

37

2 パッシベーション膜用フォトリソ

グラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

純水クリーニングリンス

窒素ブロー

3 パッシベーション膜堆積 EB 蒸着SiO2600Å

4 リフトオフ 34 と同じ

ショットキー電極形成

1 サンプルクリーニング 21 と同じ

2 ショットキー電極用フォトリソグ

ラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)5000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ni=500Å

抵抗加熱蒸着Au=500Å

5

4 リフトオフ 34 と同じ

38

付録2 C-V 特性およびキャリアプロファイル

C-V 測定には通常ショットキーダイオードが使われるショットキーダイオードの断面

図を図1に示すC-V 測定において測定対象の回路モデルはコンデンサと抵抗が並列にな

っている(図 2)そのためオーミック電極からショットキー電極直下までのアクセス抵抗は

誤差になるので電極間隔はできるだけ小さいほうが良い測定は印加した交流電圧信号と

電流の振幅位相差より容量成分と抵抗成分を測定しているAlGaNGaN HEMT 構造の

場合AlGaN 層が絶縁体の働きをするのでゼロバイアスでの容量は AlGaN 層の膜厚と電

極面積AlGaN 層の誘電率で決まる以下にゼロバイアスでの n-GaN と AlGaNGaN

HEMT 結晶での容量を示す

(ⅰ) n-GaN の場合

minus=

=

qkTV

qNt

tS

C

biD

GaNdepletion

depletion

GaN

0

0

2 εε

εε

ただし

(1)

(ⅱ) AlGaNGaN HEMT 構造の場合

AlGaN

AlGaN

tS

C 0εε= (2)

(C容量ε0真空の誘電率εGaNGaN の誘電率εAlGaNAlGaN の誘電率S電極面積

t t tdeple ion空乏層厚さ AlGaNAlGaN 層厚さq電子電荷NDドナー濃度Vbiビルトイン電

圧kボルツマン定数T温度)

Y G

39

C-V Meter ショットキー電極

オーミック電極

C

空乏層 アクセス抵抗

図 2 等価回路図 n型半導体

図 1 断面図

n-GaN の場合S=100times100μm2Vbi=10VND=1times1017cm-3のときt tideple on=100nm と

なり C=8pF 程度となる

C-V 測定を行うとショットキー電極直下部のキャリア濃度を求めることができるつぎ

にその原理を述べる

ドナー濃度を一定としウェハ面で深さ方向の 1 次元で解析をするとまずポアソンの

方程式より

εDqN

dyVd

minus=2

2

(3)

となる

式(3)を解くために境界条件を

VWVdydV

V

Wy

==

=

=

)(0

0)0(

(4)

とするこの条件で式(3)を解くと

yWqNyqNV DD

εε+minus= 2

2 (5)

となるよって空乏層幅 W は

minusminus=

qkTVV

qNW bi

D

ε2 (6)

となるこの空乏層の単位面積あたりの容量は

minusminus

==

qkTVV

qNW

C

bi

D

2

εε (7)

minusminus=

qkTVV

qNC biDε

212 (8)

となり1C2-V 特性の傾きからドナー濃度がわかる

つぎにドナー濃度が一定でない場合を考える微小領域では式(8)が成り立つとすると

40

DqNdVC

d

ε2

12

minus=

(9)

と書くことができるので 1C2を V で微分することよりドナー濃度がわかるまた空乏層

端は式(7)より W=εC なので微小領域の表面からの深さがわかるこの深さ情報とドナー

濃度情報よりキャリアプロファイルが作成できる

d(1C2)dV

1C2 ND[cm-3]

Depth[nm] Vg

図 3 1C2-Vg プロット図 図 4 キャリアプロファイル

41

付録 3 TLM 法とコンタクト抵抗

コンタクト抵抗を測定するにはクロスケルビン法や TLM(Transmission Line Model)法

が用いられるプロセス技術の確立していない GaN 系半導体ではプロセスが容易な TLM

法がよく用いられている

TLM 法の代表的はマスクパターンを図1に示すTLM 法では電極間隔を変化させなが

ら各電極間での抵抗値を調べることでシート抵抗(RS)とコンタクト抵抗(RC)が求められる

その原理を以下に示す

各電極間の等価回路モデルは図2のようになる電極間の抵抗は距離(L)に比例し幅(W)

に反比例するまたコンタクト抵抗は電極幅に反比例すると考えられるそのため測定

される抵抗(R)は

WR

WLR

R CS 2+= (1)

となる式1より L を x 軸R を y 軸にプロットするとy 軸切片が2RCW となり RCが

計算できるまた傾きから RSがわかる(図 3)

5μm 10μm 15μm 20μm 25μm 30μm

100μm

図1 TLM マスクパターン

切片=2RCW

傾き=RsW

測定値 線形近似

電極

RS RC RC

R

半導体基板 図 2 等価回路モデル

0 L

図 3 L-R プロット図

42

MOSFET 等の電子デバイスでは電流はウェハを横方向に流れるそのためコンタクト抵

抗は電極の幅にのみ依存すると考えているしかし物性的にはコンタクト抵抗は面積に

依存すると考える方が妥当であるそこでコンタクト抵抗が面積と電極幅にどのように影

[

0[V]一定としてい

る図 4 の微小区間の等価回路は図 5 のようになるこの等価回路より

響を受けるかを考える

電極のモデルを図 4 に示す電極は幅 W cm]とし電極の単位面積あたりの抵抗をρC[Ω

cm2]とするまた半導体のシート抵抗を RS[Ω]として電極の電位を V

)(xS IW

dxRdV = (2)

)(xVWdI =C dxρ

(3)

となる式変形すると

)(xS I

WR

dxdV

= (4)

)(xVWdI=

Cdx ρ (5)

式(4)をxで微分すると

ρc [Ωcm2]

Rs [Ω]

V0 [V] 電極 W [mm]

図 4 FET の電極モデル(2 次元)

半導体

43

dI

+x 方向

V(x)+dV ρc (Wdx) V(x)

Rs dxW I(x)-dI I(x)

図 5 微小区間での回路図

)(2

2

xS I

WR

dxVd= (4rsquo)

式(4rsquo)に式(5)を代入すると

)(2

2

xC

S VR

dxVd

ρ= (6)

γ2=Rsρcとすると xx BeAexV γγ += minus)( (7)

xrarr-infinで V(x)=0x=0 で V=V0より A=0B=V0 よって式(7)は xeVxV γ

0)( = (8)

となるまた I(x)については式(5)より

x

c

eVWdxdI γ

ρ 0= (9)

x

c

eVWxI γ

γρ 0)( = (10)

式(8)(10)より x=0 での抵抗 R は

WRR

W

WVWV

xIxVR

cs

c

sc

c

c

ρρ

ρ

γρ

γρ

==

===

0

0

)()(

(11)

44

となるよって電極の抵抗は W に反比例するそのため電極幅で規格化したものをコン

タクト抵抗とし

CSC RR ρ= [Ωmm] (12)

で定義するまた式(12)よりコンタクト抵抗はシート抵抗のルートに比例するのでシート抵

抗が大きいとコンタクト抵抗も悪く見える

45

付録 4 時間変化なしの場合の電子占有率(fT)の導出

トラップの電荷捕獲放出過程は伝導帯電子を捕獲する(e-capture)伝導帯に電子を放

出する(e-emit)価電子帯のホールを捕獲する(p-capture)価電子帯にホールを放出する

(p-emit)の 4 種類が考えられるそれぞれの反応速度は以下の 4 つの式で与えられる

(ⅰ) e-capture

)1( TnT fnC

dtdf

minus= (1)

(ⅱ) e-emit

TnT fe

dtdf

minus= (2)

(ⅲ) p-capture

TpT fpC

dtdf

minus= (3) (iv) ホール放出 (iii) ホール捕獲

(i) 電子捕獲 (ii) 電子放出

ホール

電子

トラップ

(ⅳ) p-emit

)1( TpT fe

dtdf

minus= (4)

(fTトラップの電子占有率t時刻n電子密度pホール密度Cn電子捕獲係数Cpホー

ル捕獲係数en電子放出係数epホール放出係数)

電子捕獲係数とホール捕獲係数はそれぞれ Cn=σnvthnCp=σpvthp(σn電子の捕獲断面積

σpホールの捕獲断面積vthn電子の熱平衡速度vthpホールの熱平衡速度)で表せるま

た熱平衡速度は 3kT2=m ve thn22=mpvthp22 である式 1~4 をまとめて整理すると

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (5)

となる

つぎに熱平衡状態(全てのフェルミ準位EFが一致)で時間変化がないときについて考え

るまずトラップの電子占有率はフェルミ分布となるとして

46

minus

+=

kTEE

fFT

T

exp1

1 (6)

(ETトラップ準位)

とする伝導帯での電子密度の時間変化はトラップによる電子の捕獲と放出の 2 通りなの

TnTTnT feNfCnNdtdn

+minusminus= )1( (7)

(NTトラップ密度)

となる時間変化なしとすると dndt=0 なので enについて整理すると

T

Tnn f

fnCe minus=

1 (8)

となるここで式(8)に式(6)を代入すると

minus

+

minus

+minus

minusminus=

kTEE

kTEE

CkT

EENe

FT

FT

nFC

Cn

exp1

1

exp1

11

exp (9)

nFTFC

Cn CkT

EEkT

EENe

minus

minusminus= expexp (10)

nnTC

Cn CnCkT

EENe 1exp =

minusminus= (11)

minusminus=

kTEE

Nn TCC exp1 (12)

となりenはトラップの準位と捕獲断面積で決まることがわかる同様にして

( TpTTpT feNfCpNdtdp

minusminus= 1 ) (13)

より

47

ppVT

VT

Tpp CpC

kTEE

Nf

fpCe 1exp1

=

minusminus=

minus= (14)

minus

=kT

EENp TV

V exp1 (15)

となる

以上のことを利用して式(5)を変形するまず式(5)に式(11)と式(14)を代入すると

( ) ( TpTpTnTnT fCpfpCfCnfnC

dtdf

minus+minusminusminus= 11 11 )

)

(16)

となる時間変化なし(dfTdt=0)として fTについて整理すると

( ) ( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (17)

となりトラップの電子占有率は電子密度ホール密度の関数になる

48

謝辞

本研究の遂行にあたって終始懇切なる御指導と御鞭撻を頂きました徳島大学工学部電

気電子工学科 大野泰夫 教授に心より感謝の意を表します

本研究を進めるにあたり適切な御指導と有益なご教示を賜りました徳島大学工学部電

気電子工学科 新谷義廣 教授並びに徳島大学工学部電気電子工学科 酒井士郎 教授に深

く感謝いたします

本研究を進めるにあたり御指導を賜りました徳島大学工学部電気電子工学科 富永喜久

雄 助教授ならびに徳島大学工学部電気電子工学科 講師 直井美貴先生西野克志先生助

手 江南先生に深く感謝します

本研究を進めるにあたり多大なご尽力を賜りました文部科学技官 稲岡武氏に深く感謝

いたします

本研究を進めるにあたり御指導を賜りました徳島大学サテライトベンチャービジネス

ラボラトリー ポストドクター 敖金平氏に深く感謝します

共に議論を重ねた研究員 西薗和博氏をはじめ大野研究室ならびに新谷研究室酒井研究

室サテライトベンチャービジネスラボラトリーナイトライドセミコンダクター株式会

社の皆様に心より感謝いたします

最後に本年度で定年退官される文部科学技官 近藤俊昭氏には研究室配属時より研究だ

けでなく将来設計においても有益なご教示を賜りました近藤技官は大変な情報通でおら

れ毎日午後 5 時以降に学生室に来られては昔の電気電子工学科や学生間の恋愛状況を熱

心に語られておりました研究の合間に近藤技官の話に耳を傾けながら一服するのが大野

研究室での日課でありましたここに近藤技官のこれまでのご活躍に敬意を表すると共に

本研究を進めるにあたり多大なご尽力を賜りましたことに深く感謝します

49

参考文献

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ラグのシミュレーション 電子情報通信学会 ED 91-141 (1992)

51

著者のこれまでの研究発表

著論文

主著論文

1 菊田大悟 敖金平 大野泰夫 ldquoオープンゲート FET による AlGaNGaN HEMT 構造

の表面準位測定rdquo 信学技報 ED2002-210 (2002)

共著論文

1 Katsushi Nishino Daigo Kikuta Shiro Sakai ldquoBulk GaN growth by direct

synthesis methodrdquo Journal of Crystal Growth 237-239 pp922-925 (2002)

2 Jin-Ping Ao Daigo Kikuta Yasuo Ohno ldquoCopper-Gate AlGaNGaN HEMTs with

Low Gate Leakage Currentrdquo 信学技報 ED2002-211 (2002)

学術講演会発表 講演会名 発表年月日 題目 発表者

応用物理学

会学術講演

2002 年 9月 26 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

電子情報通

信学会 電子デバイス

研究会

2002 年 10月 10 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

52

  • プロセス手順条件
  • 素子間分離プロセス
Page 24: AlGaN/GaN HEMT 構造表面準位の電気的評価 に関する研究ohnolab.deca.jp/wp-content/lab_data/pdf_a/2003_D_Kikuta_doc.pdf · イスシミュレーションによる評価も行った。

(b) (a)

06eV

EV

EF

EC ΦB=08eV

26eV

EV

EF EC

ΦB=08eV

図 46 ショットキー電極の分類 (a) N 型ショットキー電極 (b) P 型ショットキー電極

のショットキー電極と呼ぶ

前項で電子トラップを含む領域ではその部分は n 型半導体の電位分布を示しホールト

ラップを含む領域ではその部分は p 型半導体の電位分布を示すことを説明したその理論

をオープンゲート FET に用いる

オープンゲート FET の断面図(図 47)で2DEG の電位を 0V としショットキー電極に負

の電位を印加した状態でショットキー電極から AlGaN 層表面を通って 2DEG へのバン

ド図を図 48に示すバンド図はショットキー電極がN型の場合とP型の場合SiO2AlGaN

界面が電子トラップ(ET)の場合とホールトラップ(HT)の場合の組み合わせで 4 種類考えら

れるまずショットキー電極が N 型であり SiO2AlGaN 界面が電子トラップの場合(図

48(a))界面が電子トラップなのでその部分は n 型半導体と考えられるそのため電極部-

界面-2DEG は n-n-n 型半導体接合のため界面の電位は傾斜を持つショットキー電極が P

型であり界面が電子トラップ型の場合(図 48(b))p-n-n 型半導体接合と考えられるのでシ

ョットキー電極と界面が pn 接合の逆方向となり電位差はこの部分に集中しAlGaN 層の

表面の電位は 2DEG の電位とほぼ同じになるつぎにショットキー電極が N 型で界面がホ

ールトラップ型の場合(図 48(c))n-p-n 型半導体接合と考えられショットキー電極と界

面は pn 接合の順方向となるしたがってショットキー電極と界面には大きな電位差は生じ

23

(d)

(b)

(c)

(a)

GaN

AlGaN 界面

電極

GaN

AlGaN 界面 電極 Ec

Ef

Ev ショットキー電極

界面 ET型HT型

AlGaN

2DEG n型

図 47 オープンゲート FET の断面図

図 48 オープンゲート FET の電位分布 (a)N-E-n 型 (b)P-E-n 型 (c)N-H-n 型 (d)P-H-n型

ず電極に印加した電位は AlGaN 層と 2DEG の間に印加される最後にショットキー電極

が P 型で界面がホールトラップの場合(図 48(d))p-p-n 型半導体接合になるのでショット

キー電極と界面には大きな電位差が生じず電極に印加した電圧は界面と2DEG の間に印

加される

以上のことよりオープンゲート FET 断面図で電位分布を考えると図 49 のようになる

N-ET-n 型P-ET-n 型の場合開口部の電位はゲート電極で制御できないので開口部の電

位は2DEG の電位とほぼ同じになる(図 49(b))N-HT-n 型P-HT-n 型の場合開口部の

電位はゲートの電位と一致する(図 49(c))

これらのことよりオープンゲート FET の Id-Vg特性を考えると図 410 のようになると

思われるまずN-HT-n 型P-HT-n 型の場合界面の電位はゲート電極の電位と等しい

ので通常の FET と同様に電流は減少するP-ET-n 型の場合0~VTV まではゲート直下部

の電流減少分があるためドレイン電流は減少するがオープン部の界面の電位はゲート電極

の電位で制御できないのでドレイン電流は流れたままであるN-ET-n 型の場合界面での

抵抗とAlGaN層の抵抗の大小関係で特性が変化するので一概に2つの場合には分類できな

いこれらの分類は pn 接合の逆方向の抵抗は極めて高く半絶縁性部分よりも高いという

24

界面 E 型H 型

ショットキー電極 N 型P 型

AlGaN Id

N-H-n 型 N-E-n 型

P-E-n 型

0 VT

Ψfn

Vg

オープン部 ゲート ゲート

Ψs

Ψs (界面)

Ψfn (チャネル)

Vg

オープン部 ゲート ゲート

2DEG n 型

Vg

図 410 オープンゲート FET の Id-Vg 特性概念図

図 49 界面のバンド図 (a) オープンゲートFETの断面図

(b) N-E-n 型P-E-n 型 (c) N-H-n 型P-H-n 型

前提のため抵抗層の長さや GR センターの濃度が極端な値の場合は異なってしまう可能

性はある

測定結果(図 43)と概念図(図 410)を比較すると今回作製した SiO2ありの FET には3つ

の可能性があるN-HT-n 型P-HT-n 型かN-ET-n 型で AlGaN 層の抵抗が非常に高い場

合である今回の FET の AlGaN 層はアルミ組成 03 程度でそれほど高くなくまたゲー

トリーク電流も比較的大きいので前2者のいずれかになっていると思われるすなわち

界面準位はホールトラップ型である一方SiO2無しの場合は N-ET-n 型または P-ET-n 型

及び界面層の抵抗が AlGaN 層の抵抗より高いホールトラップ型の界面準位の場合も考え

られる界面準位による界面の電気伝導度とは界面に接した AlGaN 中のキャリアが伝導

を担うのでワイドバンドギャップの場合ピンニング準位によっては大きな抵抗になっ

てしまう場合もあり得る

SiO2 付きの場合構成は N-HT-n 型P-HT-n 型のいずれかであることが推定された

25

GaAs の場合はショットキー電極のバリア高が 08eV 程度有ればピンニング準位が充満帯

に近いのでP型になる[10]GaNの場合ではバリア高が08eV程度ではまだ伝導帯に近く

N型であると考えられるこれを調べるためにオープンゲート FET においてチャネル両側

端おいた2つのゲート電極に異なった電位を与えた場合について測定を行った

界面準位が HT 型の場合チャネルとの間は pn 接合逆バイアスと同じで AlGaN 層中に電

位勾配が形成される表面の2つのショットキー電極間に電位差を与えた場合にはショッ

トキー電極-界面-ショットキー電極が N-HT-N 型か P-HT-P 型の構成になるこれらの場合

の電位分布は図 411 に示すようになるN-HT-N 型の場合は界面準位部の電位は両ショット

キー電極の低い方の電圧になりP-HT-P 型の場合には両電極電位を線形につないだ斜めの

電位分布になる一方の電極に一定の負バイアス Vg2を与え他方の電極の電圧をゼロから

負の方向に変化させた場合N-HT-N 型では表面電位はVg1=Vg2までは低い電位のVg2にな

るためチャネル電流は変わらずVg2以下になるとVg1が制御するために減少する一方

P-HT-P 型の場合には表面電位はVg1の影響を半分受けチャネル電流はVg1Vg2の平均電

圧で制御された形となるその様子を図 412 に模式的に示した

実際にオープンゲート FET で測定した Id-Vg特性を図 413 に示す測定はソースドレイ

ン電極間に 01V 印加しゲートバイアスは片側(Vg2)を 0V-2V-4V-6V-8V と固

定し他方のゲートバイアス(Vg1)を 0V から負の方向へ掃引した掃引には1本あたり

約1時間をかけている概念図(図 412)と実測図(図 413)を比較すると SiO2ありのオ

ープンゲート FET は予想通り N-HT-N 型でショットキー電極がN型であることを示して

いる

ゲート1

ゲート2

界面

界面 ゲート1

ゲート2 (a) (b)

Ef

Ec

Ev

Ef Ev

Ec

図 411 オープンゲート FET の電位分布 (a)P-H-P 型 (b)N-H-N 型

26

ndash8 ndash6 ndash4 ndash2 00Vg1 [V]

ndash4Vndash6V

20

40Vg2=0V

ndash2V

Vd=01V破線理想的なホール

トラップの線

Vg1=Vg2

N-H-N 型

P-H-P 型

Id

I d [μ

A]

Vg1

図 412 両側ゲートに異なるバイアスを印

加した Id-Vg特性概念図 図 413 両側ゲートに異なるバイアスを

印加した Id-Vg 特性実測図

46 まとめ

今回オープンゲート FET を用いて AlGaNGaN HEMT 構造結晶の表面準位を評価し

たSiO2なしの場合ドレイン電流は制御できなかったSiO2ありの場合ドレイン電流

を制御できたまたSiO2ありのオープンゲート FET において 2 つのゲート電極に異なっ

た電位を印加した場合オープン部の電位は低い側の電位に支配されたこれらのことは

SiO2と AlGaN 界面にホールトラップ型の準位が存在することで説明できた

27

第5章 デバイスシミュレーションを用いた表面準位の考察

51 はじめに

第 4 章においてオープンゲート FET で開口部にホールトラップ型の表面準位が存在する

と開口部の電位がゲート電極で制御できることを推察した第 5 章ではこの推察の裏付け

としてデバイスシミュレータを用いて理論的に考察する

今回用いたデバイスシミュレータは ISE 社の DESSIS であるこのシミュレータではワ

イドバンドギャップ半導体のシミュレーションが行えるほか 3 次元のシミュレーションも

行うことができるオープンゲート FET ではドレイン電流をゲート電極と平行に流すため

3 次元のシミュレーションを行う必要がありその点で DESSIS は最適であった

52 デバイスシミュレーション

デバイスシミュレーションとは半導体デバイスの電気的特性を予測するツールである

主にデバイス構造の最適化などに用いられている結晶成長プロセス技術の成熟した Si

半導体ではイオン注入や拡散のシミュレーションができるプロセスシミュレーションから

LSI の回路シミュレーションまで一貫しておこなうことができるようになっている

デバイスシミュレーションは基本的にポアソン方程式とキャリア輸送方程式の2つを連

立して解いているまずコンタクトや界面での境界条件とキャリア分布でポアソン方程

式を解きデバイス内のポテンシャルを求めるその後各キャリアに対する輸送方程式を

このポテンシャルのもとで解くこの過程を繰り返すことで最終的な解を求めている

輸送方程式にはボルツマン輸送方程式が用いられているしかしボルツマン輸送方程

式は一般に複雑で解析的に解くことは不可能であるそこで様々な近似を行うことで解析

的に解けるようにしている近似法としては一般的にはドリフト拡散法が用いられている

この近似はキャリアの流れをドリフトと拡散で表しているこのモデルでほとんどのデバ

イスにおいてシミュレーションを行うことができるしかし今日の微細トランジスタや

GaAs などのシミュレーションにおいてはホットキャリア効果や速度オーバーシュートが

あり正確なシミュレーションを行うことができないこのような場合にはエネルギー保存

則を含めたエネルギー輸送モデル(緩和時間近似法ハイドロダイナミック法エネルギ

28

ーバランス法とほぼ同義)が使われるまた格子温度が問題になる場合には格子温度モ

デルなども取り入れられる

一方ボルツマン輸送方程式を直接シミュレーションしているものがモンテカルロ法で

あるモンテカルロ法は計算機上で与えられた条件のなかで実際にキャリアを自由に走行

させ各散乱に応じてキャリアを散乱させるその後再度キャリアを自由走行させる過程

を一定時間繰り返し最終的な解を得るこの方法はボルツマン輸送方程式を近似していな

いため近似による誤差はないが個々のキャリアについて計算を行うため膨大な時間を要す

るまたシミュレーションの精度はいかにキャリア輸送機構を計算機上に再現するかに

よって決まり高精度のシミュレーションはそれほど容易ではない

本研究ではホットキャリアや速度オーバーシュートなどの現象は起こらないと考えられ

るので最も一般的なドリフト拡散法でシミュレーションを行っている

53 シミュレーション構造

今回シミュレーションした構造を図 51 に示す結晶は AlGaNGaN HEMT 構造とし

AlGaN 層をアルミ組成比 020膜厚 30nm としGaN 層を膜厚 2μm としたAlGaNGaN

界面にはピエゾ効果による固定電荷として正の電荷を 1times1013cm-2導入したまた計算上

の収束性を上げるため AlGaNGaN 結晶ともアクセプタを計算結果に問題の出ない程度で

ある 1times1014cm-3導入してあるオープンゲート FET はチャネル長 10μmチャネル幅 5

μmゲート幅 06μmtimes2開口部幅 38μm とし開口部には SiO2を 60nm 堆積したも

のであるソースドレイン電極は直方体の側面の AlGaNGaN 界面に対向するような形

Y X

Z

Source

Gate

AlGaN

GaN

SiO2

図 51 シミュレーション構造

29

で付けてありオーミックになるように仕事関数を指定してあるゲート電極はショット

キー障壁高さが 1eV とした

54 トラップのモデル

一般に化合物半導体における界面表面準位は離散的とされているそこでシミュレー

ションの界面準位は単一の準位のものとしたトラップは電子を捕獲することで電荷中性

になるドナー型のものとホールを捕獲(電子を放出)することで電荷中性になるアクセプ

タ型のものに分類することができる今回はドナー型のトラップとしてあるまたトラッ

プの捕獲断面積は深い準位の場合原子のオーダーであるといわれているので 1times10-13cm2

としたこのようなトラップを SiO2と AlGaN 層界面に 1times1014cm-2導入してあるこれは

界面の原子のほとんどがトラップとなっている計算であるSiO2AlGaN 界面には負の電荷

を 5times1013cm-2導入しトラップの半分が電荷中性となっているとしてある

55 シミュレーション結果

シミュレーションはソースドレイン間電圧を 01V としトラップのエネルギー準位を

伝導帯から 15eV のものから 25eV のものまで変化させながらそれぞれにおいて Vgが 0

~-8V までの Id-Vg特性をシミュレーションしたその結果を図 52 に示すまず開口部

にも金属ゲートを付けた通常の FET 構造の場合しきい値が-52V 程度でありgmが 13

ndash8 ndash6 ndash4 ndash2 00

50

100

Vg [V]

I d [μ

A]

ET=150eV

220ndash250eV

200eV

Metal Gate

図 52 シミュレーション結果

(Id-Vg特性)

30

times10-5S であったgmは

dm VdL

Wg 0microεε

= (51)

(μ移動度εAlGaN の比誘電率ε0誘電率dAlGaN の膜厚Wゲート幅Lゲート

長Vdドレイン電圧)

で表されるシミュレーション結果の gmは式(51)で計算される理論値と合致しており正確

なシミュレーションがなされていると思われる

シミュレーション結果よりトラップ準位が 15~20eV のものはドレイン電流を遮断でき

ていないが 22~25eV のものはドレイン電流を遮断できており実験結果とほぼ同じ特性が

得られたもう少し詳しく解析するためにチャネル中央(ソース電極からドレイン電極へ 5

μm の位置)の断面でのバンド図を図 53 に示すゲート電圧が 0V のときトラップ準位

が 20eV25eV のもの両方ともフェルミ準位が 0V 付近で一致しているつぎにゲート電圧

31

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4ndash5ndash4ndash3ndash2ndash1012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

(b) (a)

(c) (d)

5

図 53 シミュレーション結果(バンド図) (a) ET=20eV Vg=0V (b) ET=20eV Vg=-2V (c) ET=25eV Vg=0V (d) ET=25eV Vg=-2V

が-2V のときトラップ準位が 20eV のものはゲート電極直下部のフェルミ準位は 2V 高く

なっているが開口部のフェルミ準位は 0eV で変化していないそれに対してトラップ準位

が 25eV のものは開口部のフェルミ準位もゲート電極直下部のフェルミ準位と同じように

約 2V 高くなっているまたトラップ準位が 20eV のものでは X=0644μm の場所でス

パイク状にバンドが曲がっているこれはフェルミ準位がなだらかに 0~2V に変化してい

るのに対して X=0644μm で界面準位によるピンニングにより 10V だけ急峻に変化させ

られていることによって生じているつぎに同じ断面での電子濃度分布を図 54 に示す

図 54 よりゲート電圧が 0V のときはトラップ準位が 20eV25eV のもの両方とも

AlGaNGaN 界面に 1times1020cm 3の電子が全面に存在していることがわかるゲート電圧が-

図 54 キャリア分布(Y=50μm)(a) E =20eVVg=0V

(a) (b)

(d) (c)

T

(b) ET=20eV V =-6V g

(c) E =25eV V =0V T g

(d) E =25eV V =-6V T g

32

-6V のときトラップ準位が 20eV のものはゲート電極直下では電子が存在せず空乏化して

いるが開口部には電子が存在しているトラップ準位が 25eV のものは開口部も電子が空

乏化しているそのためトラップ準位が 20eV の場合ゲート電圧を-6V にしても開口部下

での電子が存在するためドレイン電流を遮断できないそれに対してトラップ準位が 25eV

の場合開口部下の電子も空乏化するためドレイン電流が遮断される

56 まとめ

以上のことよりトラップのエネルギー準位によって開口部の表面電位がゲート電極で制

御されたりされなかったりすることが理論的にあり得るがわかったまたトラップの影

響により実験で得られた結果が説明できることを証明できた

今回のシミュレーションでは電子トラップ型とホールトラップ型の特性の差がはっきり

と現れた結果になったしかし実際には電子トラップ型とホールトラップ型はデジタル

的に分けることはできずアナログ的なものであるため電子トラップ型とホールトラップ

型の中間のような性質を持つトラップも考えられるまたシミュレーションを行うにあ

たり仮定としてトラップ密度を 1times1014cm-2入れ捕獲断面積も 1times10-13cm2と小さい値を

用いているこれらのパラメータを変えることで今回の結果とは違った特性が得られる

そのためパラメータをどのように選び決定するかは非常に重要であり今後も検討が必要で

ある

33

第6章 本研究のまとめ

本研究ではオープンゲートFETを用いてAlGaNGaN HEMT構造結晶でのSiO2AlGaN

界面を評価した

第4章においてオープンゲート FET の Id-Vg特性より SiO2パッシベーションのないオー

プンゲート FET では開口部の AlGaN 層表面電位はゲート電極によって制御されなかった

がSiO2パッシベーションのあるオープンゲート FET では開口部の表面電位がゲート電極

で制御されたこのような現象の原因として SiO2AlGaN 界面にホールトラップ型の界面

準位が存在することで説明した

第5章ではデバイスシミュレーションを行い第 4 章で述べた説明が理論的に正しいか

確かめたシミュレーションの結果より電子トラップではオープンゲート FET の開口部の

表面電位はゲート電極で制御されずホールトラップでは開口部の表面電位はゲート電極

で制御されたことを確認しドレイン電流を遮断することができたこのことより第 4 章

での考察を理論的に証明できた

以上のことより SiO2AlGaN 界面にはホールトラップ型の界面準位が存在している可能

性を示唆したまたホールトラップ型の界面準位が存在するとトランジスタの OFF 耐圧

を向上させることができるので SiO2パッシベーション膜はトランジスタの高耐圧化に利用

できると思われる

一方第 4 章で得られた測定結果は SiO2パッシベーションが理想的な絶縁膜になってい

ない場合言い換えれば導電膜になっている場合でも同様な結果が得られる特にワイド

バンドギャップ半導体の場合深い準位にフェルミ準位がピンニングされると 1times1014Ωcm

以上という非常に高抵抗となり良質な SiO2膜でさえも導電膜として見えてしまうことが

明らかになったワイドバンドギャップ半導体でのパッシベーション膜はこれまでの半導

体における考え方では通用せず今後新しい考え方が必要になると思われる

34

付録1 デバイス作製プロセス

AlGaNGaN HEMT 構造結晶での基本的なデバイス作製プロセスをここで述べるデバ

イス作製の大まかな流れは図1のようになるまず個々の素子を電気的に分離を行うた

めに RIE(Reactive Ion Etching)法で結晶を削り落とし素子間分離を行うつぎにオーミ

ック電極を形成するため TiAl を EB 蒸着法で蒸着しアニールを行う続いてパッシベー

ション膜を堆積させ最後にショットキー電極として EB 蒸着法で NiAu を蒸着する

それぞれのプロセス工程での代表的なプロセス条件を表1に示す

ゲート電極形成

パッシベーション膜堆積

素子間分離

オーミック電極形成

図 1 プロセスフロー

35

表1 プロセス工程(手順と条件)

プロセス工程 プロセス手順条件

1 サンプル へき開

素子間分離プロセス

1 サンプルクリーニング アセトン煮沸3min

超音波洗浄(アセトン)3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

2 メサ用フォトリソグラフィー HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

3 ドライエッチング RIEガス BCl3 20SCCM

出力52W

エッチング時間25minutes

2

4 レジスト除去 アセトン煮沸超音波洗浄

(必要に応じて)リムーバ原液煮沸 3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

オーミック電極形成 3

1 サンプルクリーニング 21 と同じ

36

2 オーミック電極用フォトリソグラ

フィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ti=200ÅAl=2000Å

4 リフトオフ アセトン煮沸3min

超音波洗浄3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブロー

5 熱処理 電気炉650 10min N2雰囲気

パッシベーション膜堆積 4

1 サンプルクリーニング 21 と同じ

37

2 パッシベーション膜用フォトリソ

グラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

純水クリーニングリンス

窒素ブロー

3 パッシベーション膜堆積 EB 蒸着SiO2600Å

4 リフトオフ 34 と同じ

ショットキー電極形成

1 サンプルクリーニング 21 と同じ

2 ショットキー電極用フォトリソグ

ラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)5000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ni=500Å

抵抗加熱蒸着Au=500Å

5

4 リフトオフ 34 と同じ

38

付録2 C-V 特性およびキャリアプロファイル

C-V 測定には通常ショットキーダイオードが使われるショットキーダイオードの断面

図を図1に示すC-V 測定において測定対象の回路モデルはコンデンサと抵抗が並列にな

っている(図 2)そのためオーミック電極からショットキー電極直下までのアクセス抵抗は

誤差になるので電極間隔はできるだけ小さいほうが良い測定は印加した交流電圧信号と

電流の振幅位相差より容量成分と抵抗成分を測定しているAlGaNGaN HEMT 構造の

場合AlGaN 層が絶縁体の働きをするのでゼロバイアスでの容量は AlGaN 層の膜厚と電

極面積AlGaN 層の誘電率で決まる以下にゼロバイアスでの n-GaN と AlGaNGaN

HEMT 結晶での容量を示す

(ⅰ) n-GaN の場合

minus=

=

qkTV

qNt

tS

C

biD

GaNdepletion

depletion

GaN

0

0

2 εε

εε

ただし

(1)

(ⅱ) AlGaNGaN HEMT 構造の場合

AlGaN

AlGaN

tS

C 0εε= (2)

(C容量ε0真空の誘電率εGaNGaN の誘電率εAlGaNAlGaN の誘電率S電極面積

t t tdeple ion空乏層厚さ AlGaNAlGaN 層厚さq電子電荷NDドナー濃度Vbiビルトイン電

圧kボルツマン定数T温度)

Y G

39

C-V Meter ショットキー電極

オーミック電極

C

空乏層 アクセス抵抗

図 2 等価回路図 n型半導体

図 1 断面図

n-GaN の場合S=100times100μm2Vbi=10VND=1times1017cm-3のときt tideple on=100nm と

なり C=8pF 程度となる

C-V 測定を行うとショットキー電極直下部のキャリア濃度を求めることができるつぎ

にその原理を述べる

ドナー濃度を一定としウェハ面で深さ方向の 1 次元で解析をするとまずポアソンの

方程式より

εDqN

dyVd

minus=2

2

(3)

となる

式(3)を解くために境界条件を

VWVdydV

V

Wy

==

=

=

)(0

0)0(

(4)

とするこの条件で式(3)を解くと

yWqNyqNV DD

εε+minus= 2

2 (5)

となるよって空乏層幅 W は

minusminus=

qkTVV

qNW bi

D

ε2 (6)

となるこの空乏層の単位面積あたりの容量は

minusminus

==

qkTVV

qNW

C

bi

D

2

εε (7)

minusminus=

qkTVV

qNC biDε

212 (8)

となり1C2-V 特性の傾きからドナー濃度がわかる

つぎにドナー濃度が一定でない場合を考える微小領域では式(8)が成り立つとすると

40

DqNdVC

d

ε2

12

minus=

(9)

と書くことができるので 1C2を V で微分することよりドナー濃度がわかるまた空乏層

端は式(7)より W=εC なので微小領域の表面からの深さがわかるこの深さ情報とドナー

濃度情報よりキャリアプロファイルが作成できる

d(1C2)dV

1C2 ND[cm-3]

Depth[nm] Vg

図 3 1C2-Vg プロット図 図 4 キャリアプロファイル

41

付録 3 TLM 法とコンタクト抵抗

コンタクト抵抗を測定するにはクロスケルビン法や TLM(Transmission Line Model)法

が用いられるプロセス技術の確立していない GaN 系半導体ではプロセスが容易な TLM

法がよく用いられている

TLM 法の代表的はマスクパターンを図1に示すTLM 法では電極間隔を変化させなが

ら各電極間での抵抗値を調べることでシート抵抗(RS)とコンタクト抵抗(RC)が求められる

その原理を以下に示す

各電極間の等価回路モデルは図2のようになる電極間の抵抗は距離(L)に比例し幅(W)

に反比例するまたコンタクト抵抗は電極幅に反比例すると考えられるそのため測定

される抵抗(R)は

WR

WLR

R CS 2+= (1)

となる式1より L を x 軸R を y 軸にプロットするとy 軸切片が2RCW となり RCが

計算できるまた傾きから RSがわかる(図 3)

5μm 10μm 15μm 20μm 25μm 30μm

100μm

図1 TLM マスクパターン

切片=2RCW

傾き=RsW

測定値 線形近似

電極

RS RC RC

R

半導体基板 図 2 等価回路モデル

0 L

図 3 L-R プロット図

42

MOSFET 等の電子デバイスでは電流はウェハを横方向に流れるそのためコンタクト抵

抗は電極の幅にのみ依存すると考えているしかし物性的にはコンタクト抵抗は面積に

依存すると考える方が妥当であるそこでコンタクト抵抗が面積と電極幅にどのように影

[

0[V]一定としてい

る図 4 の微小区間の等価回路は図 5 のようになるこの等価回路より

響を受けるかを考える

電極のモデルを図 4 に示す電極は幅 W cm]とし電極の単位面積あたりの抵抗をρC[Ω

cm2]とするまた半導体のシート抵抗を RS[Ω]として電極の電位を V

)(xS IW

dxRdV = (2)

)(xVWdI =C dxρ

(3)

となる式変形すると

)(xS I

WR

dxdV

= (4)

)(xVWdI=

Cdx ρ (5)

式(4)をxで微分すると

ρc [Ωcm2]

Rs [Ω]

V0 [V] 電極 W [mm]

図 4 FET の電極モデル(2 次元)

半導体

43

dI

+x 方向

V(x)+dV ρc (Wdx) V(x)

Rs dxW I(x)-dI I(x)

図 5 微小区間での回路図

)(2

2

xS I

WR

dxVd= (4rsquo)

式(4rsquo)に式(5)を代入すると

)(2

2

xC

S VR

dxVd

ρ= (6)

γ2=Rsρcとすると xx BeAexV γγ += minus)( (7)

xrarr-infinで V(x)=0x=0 で V=V0より A=0B=V0 よって式(7)は xeVxV γ

0)( = (8)

となるまた I(x)については式(5)より

x

c

eVWdxdI γ

ρ 0= (9)

x

c

eVWxI γ

γρ 0)( = (10)

式(8)(10)より x=0 での抵抗 R は

WRR

W

WVWV

xIxVR

cs

c

sc

c

c

ρρ

ρ

γρ

γρ

==

===

0

0

)()(

(11)

44

となるよって電極の抵抗は W に反比例するそのため電極幅で規格化したものをコン

タクト抵抗とし

CSC RR ρ= [Ωmm] (12)

で定義するまた式(12)よりコンタクト抵抗はシート抵抗のルートに比例するのでシート抵

抗が大きいとコンタクト抵抗も悪く見える

45

付録 4 時間変化なしの場合の電子占有率(fT)の導出

トラップの電荷捕獲放出過程は伝導帯電子を捕獲する(e-capture)伝導帯に電子を放

出する(e-emit)価電子帯のホールを捕獲する(p-capture)価電子帯にホールを放出する

(p-emit)の 4 種類が考えられるそれぞれの反応速度は以下の 4 つの式で与えられる

(ⅰ) e-capture

)1( TnT fnC

dtdf

minus= (1)

(ⅱ) e-emit

TnT fe

dtdf

minus= (2)

(ⅲ) p-capture

TpT fpC

dtdf

minus= (3) (iv) ホール放出 (iii) ホール捕獲

(i) 電子捕獲 (ii) 電子放出

ホール

電子

トラップ

(ⅳ) p-emit

)1( TpT fe

dtdf

minus= (4)

(fTトラップの電子占有率t時刻n電子密度pホール密度Cn電子捕獲係数Cpホー

ル捕獲係数en電子放出係数epホール放出係数)

電子捕獲係数とホール捕獲係数はそれぞれ Cn=σnvthnCp=σpvthp(σn電子の捕獲断面積

σpホールの捕獲断面積vthn電子の熱平衡速度vthpホールの熱平衡速度)で表せるま

た熱平衡速度は 3kT2=m ve thn22=mpvthp22 である式 1~4 をまとめて整理すると

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (5)

となる

つぎに熱平衡状態(全てのフェルミ準位EFが一致)で時間変化がないときについて考え

るまずトラップの電子占有率はフェルミ分布となるとして

46

minus

+=

kTEE

fFT

T

exp1

1 (6)

(ETトラップ準位)

とする伝導帯での電子密度の時間変化はトラップによる電子の捕獲と放出の 2 通りなの

TnTTnT feNfCnNdtdn

+minusminus= )1( (7)

(NTトラップ密度)

となる時間変化なしとすると dndt=0 なので enについて整理すると

T

Tnn f

fnCe minus=

1 (8)

となるここで式(8)に式(6)を代入すると

minus

+

minus

+minus

minusminus=

kTEE

kTEE

CkT

EENe

FT

FT

nFC

Cn

exp1

1

exp1

11

exp (9)

nFTFC

Cn CkT

EEkT

EENe

minus

minusminus= expexp (10)

nnTC

Cn CnCkT

EENe 1exp =

minusminus= (11)

minusminus=

kTEE

Nn TCC exp1 (12)

となりenはトラップの準位と捕獲断面積で決まることがわかる同様にして

( TpTTpT feNfCpNdtdp

minusminus= 1 ) (13)

より

47

ppVT

VT

Tpp CpC

kTEE

Nf

fpCe 1exp1

=

minusminus=

minus= (14)

minus

=kT

EENp TV

V exp1 (15)

となる

以上のことを利用して式(5)を変形するまず式(5)に式(11)と式(14)を代入すると

( ) ( TpTpTnTnT fCpfpCfCnfnC

dtdf

minus+minusminusminus= 11 11 )

)

(16)

となる時間変化なし(dfTdt=0)として fTについて整理すると

( ) ( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (17)

となりトラップの電子占有率は電子密度ホール密度の関数になる

48

謝辞

本研究の遂行にあたって終始懇切なる御指導と御鞭撻を頂きました徳島大学工学部電

気電子工学科 大野泰夫 教授に心より感謝の意を表します

本研究を進めるにあたり適切な御指導と有益なご教示を賜りました徳島大学工学部電

気電子工学科 新谷義廣 教授並びに徳島大学工学部電気電子工学科 酒井士郎 教授に深

く感謝いたします

本研究を進めるにあたり御指導を賜りました徳島大学工学部電気電子工学科 富永喜久

雄 助教授ならびに徳島大学工学部電気電子工学科 講師 直井美貴先生西野克志先生助

手 江南先生に深く感謝します

本研究を進めるにあたり多大なご尽力を賜りました文部科学技官 稲岡武氏に深く感謝

いたします

本研究を進めるにあたり御指導を賜りました徳島大学サテライトベンチャービジネス

ラボラトリー ポストドクター 敖金平氏に深く感謝します

共に議論を重ねた研究員 西薗和博氏をはじめ大野研究室ならびに新谷研究室酒井研究

室サテライトベンチャービジネスラボラトリーナイトライドセミコンダクター株式会

社の皆様に心より感謝いたします

最後に本年度で定年退官される文部科学技官 近藤俊昭氏には研究室配属時より研究だ

けでなく将来設計においても有益なご教示を賜りました近藤技官は大変な情報通でおら

れ毎日午後 5 時以降に学生室に来られては昔の電気電子工学科や学生間の恋愛状況を熱

心に語られておりました研究の合間に近藤技官の話に耳を傾けながら一服するのが大野

研究室での日課でありましたここに近藤技官のこれまでのご活躍に敬意を表すると共に

本研究を進めるにあたり多大なご尽力を賜りましたことに深く感謝します

49

参考文献

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[13] 西澤博 矢野仁之 後藤典夫 大野泰夫 表面準位を考慮した GaAs MESFET ゲート

ラグのシミュレーション 電子情報通信学会 ED 91-141 (1992)

51

著者のこれまでの研究発表

著論文

主著論文

1 菊田大悟 敖金平 大野泰夫 ldquoオープンゲート FET による AlGaNGaN HEMT 構造

の表面準位測定rdquo 信学技報 ED2002-210 (2002)

共著論文

1 Katsushi Nishino Daigo Kikuta Shiro Sakai ldquoBulk GaN growth by direct

synthesis methodrdquo Journal of Crystal Growth 237-239 pp922-925 (2002)

2 Jin-Ping Ao Daigo Kikuta Yasuo Ohno ldquoCopper-Gate AlGaNGaN HEMTs with

Low Gate Leakage Currentrdquo 信学技報 ED2002-211 (2002)

学術講演会発表 講演会名 発表年月日 題目 発表者

応用物理学

会学術講演

2002 年 9月 26 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

電子情報通

信学会 電子デバイス

研究会

2002 年 10月 10 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

52

  • プロセス手順条件
  • 素子間分離プロセス
Page 25: AlGaN/GaN HEMT 構造表面準位の電気的評価 に関する研究ohnolab.deca.jp/wp-content/lab_data/pdf_a/2003_D_Kikuta_doc.pdf · イスシミュレーションによる評価も行った。

(d)

(b)

(c)

(a)

GaN

AlGaN 界面

電極

GaN

AlGaN 界面 電極 Ec

Ef

Ev ショットキー電極

界面 ET型HT型

AlGaN

2DEG n型

図 47 オープンゲート FET の断面図

図 48 オープンゲート FET の電位分布 (a)N-E-n 型 (b)P-E-n 型 (c)N-H-n 型 (d)P-H-n型

ず電極に印加した電位は AlGaN 層と 2DEG の間に印加される最後にショットキー電極

が P 型で界面がホールトラップの場合(図 48(d))p-p-n 型半導体接合になるのでショット

キー電極と界面には大きな電位差が生じず電極に印加した電圧は界面と2DEG の間に印

加される

以上のことよりオープンゲート FET 断面図で電位分布を考えると図 49 のようになる

N-ET-n 型P-ET-n 型の場合開口部の電位はゲート電極で制御できないので開口部の電

位は2DEG の電位とほぼ同じになる(図 49(b))N-HT-n 型P-HT-n 型の場合開口部の

電位はゲートの電位と一致する(図 49(c))

これらのことよりオープンゲート FET の Id-Vg特性を考えると図 410 のようになると

思われるまずN-HT-n 型P-HT-n 型の場合界面の電位はゲート電極の電位と等しい

ので通常の FET と同様に電流は減少するP-ET-n 型の場合0~VTV まではゲート直下部

の電流減少分があるためドレイン電流は減少するがオープン部の界面の電位はゲート電極

の電位で制御できないのでドレイン電流は流れたままであるN-ET-n 型の場合界面での

抵抗とAlGaN層の抵抗の大小関係で特性が変化するので一概に2つの場合には分類できな

いこれらの分類は pn 接合の逆方向の抵抗は極めて高く半絶縁性部分よりも高いという

24

界面 E 型H 型

ショットキー電極 N 型P 型

AlGaN Id

N-H-n 型 N-E-n 型

P-E-n 型

0 VT

Ψfn

Vg

オープン部 ゲート ゲート

Ψs

Ψs (界面)

Ψfn (チャネル)

Vg

オープン部 ゲート ゲート

2DEG n 型

Vg

図 410 オープンゲート FET の Id-Vg 特性概念図

図 49 界面のバンド図 (a) オープンゲートFETの断面図

(b) N-E-n 型P-E-n 型 (c) N-H-n 型P-H-n 型

前提のため抵抗層の長さや GR センターの濃度が極端な値の場合は異なってしまう可能

性はある

測定結果(図 43)と概念図(図 410)を比較すると今回作製した SiO2ありの FET には3つ

の可能性があるN-HT-n 型P-HT-n 型かN-ET-n 型で AlGaN 層の抵抗が非常に高い場

合である今回の FET の AlGaN 層はアルミ組成 03 程度でそれほど高くなくまたゲー

トリーク電流も比較的大きいので前2者のいずれかになっていると思われるすなわち

界面準位はホールトラップ型である一方SiO2無しの場合は N-ET-n 型または P-ET-n 型

及び界面層の抵抗が AlGaN 層の抵抗より高いホールトラップ型の界面準位の場合も考え

られる界面準位による界面の電気伝導度とは界面に接した AlGaN 中のキャリアが伝導

を担うのでワイドバンドギャップの場合ピンニング準位によっては大きな抵抗になっ

てしまう場合もあり得る

SiO2 付きの場合構成は N-HT-n 型P-HT-n 型のいずれかであることが推定された

25

GaAs の場合はショットキー電極のバリア高が 08eV 程度有ればピンニング準位が充満帯

に近いのでP型になる[10]GaNの場合ではバリア高が08eV程度ではまだ伝導帯に近く

N型であると考えられるこれを調べるためにオープンゲート FET においてチャネル両側

端おいた2つのゲート電極に異なった電位を与えた場合について測定を行った

界面準位が HT 型の場合チャネルとの間は pn 接合逆バイアスと同じで AlGaN 層中に電

位勾配が形成される表面の2つのショットキー電極間に電位差を与えた場合にはショッ

トキー電極-界面-ショットキー電極が N-HT-N 型か P-HT-P 型の構成になるこれらの場合

の電位分布は図 411 に示すようになるN-HT-N 型の場合は界面準位部の電位は両ショット

キー電極の低い方の電圧になりP-HT-P 型の場合には両電極電位を線形につないだ斜めの

電位分布になる一方の電極に一定の負バイアス Vg2を与え他方の電極の電圧をゼロから

負の方向に変化させた場合N-HT-N 型では表面電位はVg1=Vg2までは低い電位のVg2にな

るためチャネル電流は変わらずVg2以下になるとVg1が制御するために減少する一方

P-HT-P 型の場合には表面電位はVg1の影響を半分受けチャネル電流はVg1Vg2の平均電

圧で制御された形となるその様子を図 412 に模式的に示した

実際にオープンゲート FET で測定した Id-Vg特性を図 413 に示す測定はソースドレイ

ン電極間に 01V 印加しゲートバイアスは片側(Vg2)を 0V-2V-4V-6V-8V と固

定し他方のゲートバイアス(Vg1)を 0V から負の方向へ掃引した掃引には1本あたり

約1時間をかけている概念図(図 412)と実測図(図 413)を比較すると SiO2ありのオ

ープンゲート FET は予想通り N-HT-N 型でショットキー電極がN型であることを示して

いる

ゲート1

ゲート2

界面

界面 ゲート1

ゲート2 (a) (b)

Ef

Ec

Ev

Ef Ev

Ec

図 411 オープンゲート FET の電位分布 (a)P-H-P 型 (b)N-H-N 型

26

ndash8 ndash6 ndash4 ndash2 00Vg1 [V]

ndash4Vndash6V

20

40Vg2=0V

ndash2V

Vd=01V破線理想的なホール

トラップの線

Vg1=Vg2

N-H-N 型

P-H-P 型

Id

I d [μ

A]

Vg1

図 412 両側ゲートに異なるバイアスを印

加した Id-Vg特性概念図 図 413 両側ゲートに異なるバイアスを

印加した Id-Vg 特性実測図

46 まとめ

今回オープンゲート FET を用いて AlGaNGaN HEMT 構造結晶の表面準位を評価し

たSiO2なしの場合ドレイン電流は制御できなかったSiO2ありの場合ドレイン電流

を制御できたまたSiO2ありのオープンゲート FET において 2 つのゲート電極に異なっ

た電位を印加した場合オープン部の電位は低い側の電位に支配されたこれらのことは

SiO2と AlGaN 界面にホールトラップ型の準位が存在することで説明できた

27

第5章 デバイスシミュレーションを用いた表面準位の考察

51 はじめに

第 4 章においてオープンゲート FET で開口部にホールトラップ型の表面準位が存在する

と開口部の電位がゲート電極で制御できることを推察した第 5 章ではこの推察の裏付け

としてデバイスシミュレータを用いて理論的に考察する

今回用いたデバイスシミュレータは ISE 社の DESSIS であるこのシミュレータではワ

イドバンドギャップ半導体のシミュレーションが行えるほか 3 次元のシミュレーションも

行うことができるオープンゲート FET ではドレイン電流をゲート電極と平行に流すため

3 次元のシミュレーションを行う必要がありその点で DESSIS は最適であった

52 デバイスシミュレーション

デバイスシミュレーションとは半導体デバイスの電気的特性を予測するツールである

主にデバイス構造の最適化などに用いられている結晶成長プロセス技術の成熟した Si

半導体ではイオン注入や拡散のシミュレーションができるプロセスシミュレーションから

LSI の回路シミュレーションまで一貫しておこなうことができるようになっている

デバイスシミュレーションは基本的にポアソン方程式とキャリア輸送方程式の2つを連

立して解いているまずコンタクトや界面での境界条件とキャリア分布でポアソン方程

式を解きデバイス内のポテンシャルを求めるその後各キャリアに対する輸送方程式を

このポテンシャルのもとで解くこの過程を繰り返すことで最終的な解を求めている

輸送方程式にはボルツマン輸送方程式が用いられているしかしボルツマン輸送方程

式は一般に複雑で解析的に解くことは不可能であるそこで様々な近似を行うことで解析

的に解けるようにしている近似法としては一般的にはドリフト拡散法が用いられている

この近似はキャリアの流れをドリフトと拡散で表しているこのモデルでほとんどのデバ

イスにおいてシミュレーションを行うことができるしかし今日の微細トランジスタや

GaAs などのシミュレーションにおいてはホットキャリア効果や速度オーバーシュートが

あり正確なシミュレーションを行うことができないこのような場合にはエネルギー保存

則を含めたエネルギー輸送モデル(緩和時間近似法ハイドロダイナミック法エネルギ

28

ーバランス法とほぼ同義)が使われるまた格子温度が問題になる場合には格子温度モ

デルなども取り入れられる

一方ボルツマン輸送方程式を直接シミュレーションしているものがモンテカルロ法で

あるモンテカルロ法は計算機上で与えられた条件のなかで実際にキャリアを自由に走行

させ各散乱に応じてキャリアを散乱させるその後再度キャリアを自由走行させる過程

を一定時間繰り返し最終的な解を得るこの方法はボルツマン輸送方程式を近似していな

いため近似による誤差はないが個々のキャリアについて計算を行うため膨大な時間を要す

るまたシミュレーションの精度はいかにキャリア輸送機構を計算機上に再現するかに

よって決まり高精度のシミュレーションはそれほど容易ではない

本研究ではホットキャリアや速度オーバーシュートなどの現象は起こらないと考えられ

るので最も一般的なドリフト拡散法でシミュレーションを行っている

53 シミュレーション構造

今回シミュレーションした構造を図 51 に示す結晶は AlGaNGaN HEMT 構造とし

AlGaN 層をアルミ組成比 020膜厚 30nm としGaN 層を膜厚 2μm としたAlGaNGaN

界面にはピエゾ効果による固定電荷として正の電荷を 1times1013cm-2導入したまた計算上

の収束性を上げるため AlGaNGaN 結晶ともアクセプタを計算結果に問題の出ない程度で

ある 1times1014cm-3導入してあるオープンゲート FET はチャネル長 10μmチャネル幅 5

μmゲート幅 06μmtimes2開口部幅 38μm とし開口部には SiO2を 60nm 堆積したも

のであるソースドレイン電極は直方体の側面の AlGaNGaN 界面に対向するような形

Y X

Z

Source

Gate

AlGaN

GaN

SiO2

図 51 シミュレーション構造

29

で付けてありオーミックになるように仕事関数を指定してあるゲート電極はショット

キー障壁高さが 1eV とした

54 トラップのモデル

一般に化合物半導体における界面表面準位は離散的とされているそこでシミュレー

ションの界面準位は単一の準位のものとしたトラップは電子を捕獲することで電荷中性

になるドナー型のものとホールを捕獲(電子を放出)することで電荷中性になるアクセプ

タ型のものに分類することができる今回はドナー型のトラップとしてあるまたトラッ

プの捕獲断面積は深い準位の場合原子のオーダーであるといわれているので 1times10-13cm2

としたこのようなトラップを SiO2と AlGaN 層界面に 1times1014cm-2導入してあるこれは

界面の原子のほとんどがトラップとなっている計算であるSiO2AlGaN 界面には負の電荷

を 5times1013cm-2導入しトラップの半分が電荷中性となっているとしてある

55 シミュレーション結果

シミュレーションはソースドレイン間電圧を 01V としトラップのエネルギー準位を

伝導帯から 15eV のものから 25eV のものまで変化させながらそれぞれにおいて Vgが 0

~-8V までの Id-Vg特性をシミュレーションしたその結果を図 52 に示すまず開口部

にも金属ゲートを付けた通常の FET 構造の場合しきい値が-52V 程度でありgmが 13

ndash8 ndash6 ndash4 ndash2 00

50

100

Vg [V]

I d [μ

A]

ET=150eV

220ndash250eV

200eV

Metal Gate

図 52 シミュレーション結果

(Id-Vg特性)

30

times10-5S であったgmは

dm VdL

Wg 0microεε

= (51)

(μ移動度εAlGaN の比誘電率ε0誘電率dAlGaN の膜厚Wゲート幅Lゲート

長Vdドレイン電圧)

で表されるシミュレーション結果の gmは式(51)で計算される理論値と合致しており正確

なシミュレーションがなされていると思われる

シミュレーション結果よりトラップ準位が 15~20eV のものはドレイン電流を遮断でき

ていないが 22~25eV のものはドレイン電流を遮断できており実験結果とほぼ同じ特性が

得られたもう少し詳しく解析するためにチャネル中央(ソース電極からドレイン電極へ 5

μm の位置)の断面でのバンド図を図 53 に示すゲート電圧が 0V のときトラップ準位

が 20eV25eV のもの両方ともフェルミ準位が 0V 付近で一致しているつぎにゲート電圧

31

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4ndash5ndash4ndash3ndash2ndash1012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

(b) (a)

(c) (d)

5

図 53 シミュレーション結果(バンド図) (a) ET=20eV Vg=0V (b) ET=20eV Vg=-2V (c) ET=25eV Vg=0V (d) ET=25eV Vg=-2V

が-2V のときトラップ準位が 20eV のものはゲート電極直下部のフェルミ準位は 2V 高く

なっているが開口部のフェルミ準位は 0eV で変化していないそれに対してトラップ準位

が 25eV のものは開口部のフェルミ準位もゲート電極直下部のフェルミ準位と同じように

約 2V 高くなっているまたトラップ準位が 20eV のものでは X=0644μm の場所でス

パイク状にバンドが曲がっているこれはフェルミ準位がなだらかに 0~2V に変化してい

るのに対して X=0644μm で界面準位によるピンニングにより 10V だけ急峻に変化させ

られていることによって生じているつぎに同じ断面での電子濃度分布を図 54 に示す

図 54 よりゲート電圧が 0V のときはトラップ準位が 20eV25eV のもの両方とも

AlGaNGaN 界面に 1times1020cm 3の電子が全面に存在していることがわかるゲート電圧が-

図 54 キャリア分布(Y=50μm)(a) E =20eVVg=0V

(a) (b)

(d) (c)

T

(b) ET=20eV V =-6V g

(c) E =25eV V =0V T g

(d) E =25eV V =-6V T g

32

-6V のときトラップ準位が 20eV のものはゲート電極直下では電子が存在せず空乏化して

いるが開口部には電子が存在しているトラップ準位が 25eV のものは開口部も電子が空

乏化しているそのためトラップ準位が 20eV の場合ゲート電圧を-6V にしても開口部下

での電子が存在するためドレイン電流を遮断できないそれに対してトラップ準位が 25eV

の場合開口部下の電子も空乏化するためドレイン電流が遮断される

56 まとめ

以上のことよりトラップのエネルギー準位によって開口部の表面電位がゲート電極で制

御されたりされなかったりすることが理論的にあり得るがわかったまたトラップの影

響により実験で得られた結果が説明できることを証明できた

今回のシミュレーションでは電子トラップ型とホールトラップ型の特性の差がはっきり

と現れた結果になったしかし実際には電子トラップ型とホールトラップ型はデジタル

的に分けることはできずアナログ的なものであるため電子トラップ型とホールトラップ

型の中間のような性質を持つトラップも考えられるまたシミュレーションを行うにあ

たり仮定としてトラップ密度を 1times1014cm-2入れ捕獲断面積も 1times10-13cm2と小さい値を

用いているこれらのパラメータを変えることで今回の結果とは違った特性が得られる

そのためパラメータをどのように選び決定するかは非常に重要であり今後も検討が必要で

ある

33

第6章 本研究のまとめ

本研究ではオープンゲートFETを用いてAlGaNGaN HEMT構造結晶でのSiO2AlGaN

界面を評価した

第4章においてオープンゲート FET の Id-Vg特性より SiO2パッシベーションのないオー

プンゲート FET では開口部の AlGaN 層表面電位はゲート電極によって制御されなかった

がSiO2パッシベーションのあるオープンゲート FET では開口部の表面電位がゲート電極

で制御されたこのような現象の原因として SiO2AlGaN 界面にホールトラップ型の界面

準位が存在することで説明した

第5章ではデバイスシミュレーションを行い第 4 章で述べた説明が理論的に正しいか

確かめたシミュレーションの結果より電子トラップではオープンゲート FET の開口部の

表面電位はゲート電極で制御されずホールトラップでは開口部の表面電位はゲート電極

で制御されたことを確認しドレイン電流を遮断することができたこのことより第 4 章

での考察を理論的に証明できた

以上のことより SiO2AlGaN 界面にはホールトラップ型の界面準位が存在している可能

性を示唆したまたホールトラップ型の界面準位が存在するとトランジスタの OFF 耐圧

を向上させることができるので SiO2パッシベーション膜はトランジスタの高耐圧化に利用

できると思われる

一方第 4 章で得られた測定結果は SiO2パッシベーションが理想的な絶縁膜になってい

ない場合言い換えれば導電膜になっている場合でも同様な結果が得られる特にワイド

バンドギャップ半導体の場合深い準位にフェルミ準位がピンニングされると 1times1014Ωcm

以上という非常に高抵抗となり良質な SiO2膜でさえも導電膜として見えてしまうことが

明らかになったワイドバンドギャップ半導体でのパッシベーション膜はこれまでの半導

体における考え方では通用せず今後新しい考え方が必要になると思われる

34

付録1 デバイス作製プロセス

AlGaNGaN HEMT 構造結晶での基本的なデバイス作製プロセスをここで述べるデバ

イス作製の大まかな流れは図1のようになるまず個々の素子を電気的に分離を行うた

めに RIE(Reactive Ion Etching)法で結晶を削り落とし素子間分離を行うつぎにオーミ

ック電極を形成するため TiAl を EB 蒸着法で蒸着しアニールを行う続いてパッシベー

ション膜を堆積させ最後にショットキー電極として EB 蒸着法で NiAu を蒸着する

それぞれのプロセス工程での代表的なプロセス条件を表1に示す

ゲート電極形成

パッシベーション膜堆積

素子間分離

オーミック電極形成

図 1 プロセスフロー

35

表1 プロセス工程(手順と条件)

プロセス工程 プロセス手順条件

1 サンプル へき開

素子間分離プロセス

1 サンプルクリーニング アセトン煮沸3min

超音波洗浄(アセトン)3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

2 メサ用フォトリソグラフィー HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

3 ドライエッチング RIEガス BCl3 20SCCM

出力52W

エッチング時間25minutes

2

4 レジスト除去 アセトン煮沸超音波洗浄

(必要に応じて)リムーバ原液煮沸 3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

オーミック電極形成 3

1 サンプルクリーニング 21 と同じ

36

2 オーミック電極用フォトリソグラ

フィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ti=200ÅAl=2000Å

4 リフトオフ アセトン煮沸3min

超音波洗浄3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブロー

5 熱処理 電気炉650 10min N2雰囲気

パッシベーション膜堆積 4

1 サンプルクリーニング 21 と同じ

37

2 パッシベーション膜用フォトリソ

グラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

純水クリーニングリンス

窒素ブロー

3 パッシベーション膜堆積 EB 蒸着SiO2600Å

4 リフトオフ 34 と同じ

ショットキー電極形成

1 サンプルクリーニング 21 と同じ

2 ショットキー電極用フォトリソグ

ラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)5000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ni=500Å

抵抗加熱蒸着Au=500Å

5

4 リフトオフ 34 と同じ

38

付録2 C-V 特性およびキャリアプロファイル

C-V 測定には通常ショットキーダイオードが使われるショットキーダイオードの断面

図を図1に示すC-V 測定において測定対象の回路モデルはコンデンサと抵抗が並列にな

っている(図 2)そのためオーミック電極からショットキー電極直下までのアクセス抵抗は

誤差になるので電極間隔はできるだけ小さいほうが良い測定は印加した交流電圧信号と

電流の振幅位相差より容量成分と抵抗成分を測定しているAlGaNGaN HEMT 構造の

場合AlGaN 層が絶縁体の働きをするのでゼロバイアスでの容量は AlGaN 層の膜厚と電

極面積AlGaN 層の誘電率で決まる以下にゼロバイアスでの n-GaN と AlGaNGaN

HEMT 結晶での容量を示す

(ⅰ) n-GaN の場合

minus=

=

qkTV

qNt

tS

C

biD

GaNdepletion

depletion

GaN

0

0

2 εε

εε

ただし

(1)

(ⅱ) AlGaNGaN HEMT 構造の場合

AlGaN

AlGaN

tS

C 0εε= (2)

(C容量ε0真空の誘電率εGaNGaN の誘電率εAlGaNAlGaN の誘電率S電極面積

t t tdeple ion空乏層厚さ AlGaNAlGaN 層厚さq電子電荷NDドナー濃度Vbiビルトイン電

圧kボルツマン定数T温度)

Y G

39

C-V Meter ショットキー電極

オーミック電極

C

空乏層 アクセス抵抗

図 2 等価回路図 n型半導体

図 1 断面図

n-GaN の場合S=100times100μm2Vbi=10VND=1times1017cm-3のときt tideple on=100nm と

なり C=8pF 程度となる

C-V 測定を行うとショットキー電極直下部のキャリア濃度を求めることができるつぎ

にその原理を述べる

ドナー濃度を一定としウェハ面で深さ方向の 1 次元で解析をするとまずポアソンの

方程式より

εDqN

dyVd

minus=2

2

(3)

となる

式(3)を解くために境界条件を

VWVdydV

V

Wy

==

=

=

)(0

0)0(

(4)

とするこの条件で式(3)を解くと

yWqNyqNV DD

εε+minus= 2

2 (5)

となるよって空乏層幅 W は

minusminus=

qkTVV

qNW bi

D

ε2 (6)

となるこの空乏層の単位面積あたりの容量は

minusminus

==

qkTVV

qNW

C

bi

D

2

εε (7)

minusminus=

qkTVV

qNC biDε

212 (8)

となり1C2-V 特性の傾きからドナー濃度がわかる

つぎにドナー濃度が一定でない場合を考える微小領域では式(8)が成り立つとすると

40

DqNdVC

d

ε2

12

minus=

(9)

と書くことができるので 1C2を V で微分することよりドナー濃度がわかるまた空乏層

端は式(7)より W=εC なので微小領域の表面からの深さがわかるこの深さ情報とドナー

濃度情報よりキャリアプロファイルが作成できる

d(1C2)dV

1C2 ND[cm-3]

Depth[nm] Vg

図 3 1C2-Vg プロット図 図 4 キャリアプロファイル

41

付録 3 TLM 法とコンタクト抵抗

コンタクト抵抗を測定するにはクロスケルビン法や TLM(Transmission Line Model)法

が用いられるプロセス技術の確立していない GaN 系半導体ではプロセスが容易な TLM

法がよく用いられている

TLM 法の代表的はマスクパターンを図1に示すTLM 法では電極間隔を変化させなが

ら各電極間での抵抗値を調べることでシート抵抗(RS)とコンタクト抵抗(RC)が求められる

その原理を以下に示す

各電極間の等価回路モデルは図2のようになる電極間の抵抗は距離(L)に比例し幅(W)

に反比例するまたコンタクト抵抗は電極幅に反比例すると考えられるそのため測定

される抵抗(R)は

WR

WLR

R CS 2+= (1)

となる式1より L を x 軸R を y 軸にプロットするとy 軸切片が2RCW となり RCが

計算できるまた傾きから RSがわかる(図 3)

5μm 10μm 15μm 20μm 25μm 30μm

100μm

図1 TLM マスクパターン

切片=2RCW

傾き=RsW

測定値 線形近似

電極

RS RC RC

R

半導体基板 図 2 等価回路モデル

0 L

図 3 L-R プロット図

42

MOSFET 等の電子デバイスでは電流はウェハを横方向に流れるそのためコンタクト抵

抗は電極の幅にのみ依存すると考えているしかし物性的にはコンタクト抵抗は面積に

依存すると考える方が妥当であるそこでコンタクト抵抗が面積と電極幅にどのように影

[

0[V]一定としてい

る図 4 の微小区間の等価回路は図 5 のようになるこの等価回路より

響を受けるかを考える

電極のモデルを図 4 に示す電極は幅 W cm]とし電極の単位面積あたりの抵抗をρC[Ω

cm2]とするまた半導体のシート抵抗を RS[Ω]として電極の電位を V

)(xS IW

dxRdV = (2)

)(xVWdI =C dxρ

(3)

となる式変形すると

)(xS I

WR

dxdV

= (4)

)(xVWdI=

Cdx ρ (5)

式(4)をxで微分すると

ρc [Ωcm2]

Rs [Ω]

V0 [V] 電極 W [mm]

図 4 FET の電極モデル(2 次元)

半導体

43

dI

+x 方向

V(x)+dV ρc (Wdx) V(x)

Rs dxW I(x)-dI I(x)

図 5 微小区間での回路図

)(2

2

xS I

WR

dxVd= (4rsquo)

式(4rsquo)に式(5)を代入すると

)(2

2

xC

S VR

dxVd

ρ= (6)

γ2=Rsρcとすると xx BeAexV γγ += minus)( (7)

xrarr-infinで V(x)=0x=0 で V=V0より A=0B=V0 よって式(7)は xeVxV γ

0)( = (8)

となるまた I(x)については式(5)より

x

c

eVWdxdI γ

ρ 0= (9)

x

c

eVWxI γ

γρ 0)( = (10)

式(8)(10)より x=0 での抵抗 R は

WRR

W

WVWV

xIxVR

cs

c

sc

c

c

ρρ

ρ

γρ

γρ

==

===

0

0

)()(

(11)

44

となるよって電極の抵抗は W に反比例するそのため電極幅で規格化したものをコン

タクト抵抗とし

CSC RR ρ= [Ωmm] (12)

で定義するまた式(12)よりコンタクト抵抗はシート抵抗のルートに比例するのでシート抵

抗が大きいとコンタクト抵抗も悪く見える

45

付録 4 時間変化なしの場合の電子占有率(fT)の導出

トラップの電荷捕獲放出過程は伝導帯電子を捕獲する(e-capture)伝導帯に電子を放

出する(e-emit)価電子帯のホールを捕獲する(p-capture)価電子帯にホールを放出する

(p-emit)の 4 種類が考えられるそれぞれの反応速度は以下の 4 つの式で与えられる

(ⅰ) e-capture

)1( TnT fnC

dtdf

minus= (1)

(ⅱ) e-emit

TnT fe

dtdf

minus= (2)

(ⅲ) p-capture

TpT fpC

dtdf

minus= (3) (iv) ホール放出 (iii) ホール捕獲

(i) 電子捕獲 (ii) 電子放出

ホール

電子

トラップ

(ⅳ) p-emit

)1( TpT fe

dtdf

minus= (4)

(fTトラップの電子占有率t時刻n電子密度pホール密度Cn電子捕獲係数Cpホー

ル捕獲係数en電子放出係数epホール放出係数)

電子捕獲係数とホール捕獲係数はそれぞれ Cn=σnvthnCp=σpvthp(σn電子の捕獲断面積

σpホールの捕獲断面積vthn電子の熱平衡速度vthpホールの熱平衡速度)で表せるま

た熱平衡速度は 3kT2=m ve thn22=mpvthp22 である式 1~4 をまとめて整理すると

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (5)

となる

つぎに熱平衡状態(全てのフェルミ準位EFが一致)で時間変化がないときについて考え

るまずトラップの電子占有率はフェルミ分布となるとして

46

minus

+=

kTEE

fFT

T

exp1

1 (6)

(ETトラップ準位)

とする伝導帯での電子密度の時間変化はトラップによる電子の捕獲と放出の 2 通りなの

TnTTnT feNfCnNdtdn

+minusminus= )1( (7)

(NTトラップ密度)

となる時間変化なしとすると dndt=0 なので enについて整理すると

T

Tnn f

fnCe minus=

1 (8)

となるここで式(8)に式(6)を代入すると

minus

+

minus

+minus

minusminus=

kTEE

kTEE

CkT

EENe

FT

FT

nFC

Cn

exp1

1

exp1

11

exp (9)

nFTFC

Cn CkT

EEkT

EENe

minus

minusminus= expexp (10)

nnTC

Cn CnCkT

EENe 1exp =

minusminus= (11)

minusminus=

kTEE

Nn TCC exp1 (12)

となりenはトラップの準位と捕獲断面積で決まることがわかる同様にして

( TpTTpT feNfCpNdtdp

minusminus= 1 ) (13)

より

47

ppVT

VT

Tpp CpC

kTEE

Nf

fpCe 1exp1

=

minusminus=

minus= (14)

minus

=kT

EENp TV

V exp1 (15)

となる

以上のことを利用して式(5)を変形するまず式(5)に式(11)と式(14)を代入すると

( ) ( TpTpTnTnT fCpfpCfCnfnC

dtdf

minus+minusminusminus= 11 11 )

)

(16)

となる時間変化なし(dfTdt=0)として fTについて整理すると

( ) ( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (17)

となりトラップの電子占有率は電子密度ホール密度の関数になる

48

謝辞

本研究の遂行にあたって終始懇切なる御指導と御鞭撻を頂きました徳島大学工学部電

気電子工学科 大野泰夫 教授に心より感謝の意を表します

本研究を進めるにあたり適切な御指導と有益なご教示を賜りました徳島大学工学部電

気電子工学科 新谷義廣 教授並びに徳島大学工学部電気電子工学科 酒井士郎 教授に深

く感謝いたします

本研究を進めるにあたり御指導を賜りました徳島大学工学部電気電子工学科 富永喜久

雄 助教授ならびに徳島大学工学部電気電子工学科 講師 直井美貴先生西野克志先生助

手 江南先生に深く感謝します

本研究を進めるにあたり多大なご尽力を賜りました文部科学技官 稲岡武氏に深く感謝

いたします

本研究を進めるにあたり御指導を賜りました徳島大学サテライトベンチャービジネス

ラボラトリー ポストドクター 敖金平氏に深く感謝します

共に議論を重ねた研究員 西薗和博氏をはじめ大野研究室ならびに新谷研究室酒井研究

室サテライトベンチャービジネスラボラトリーナイトライドセミコンダクター株式会

社の皆様に心より感謝いたします

最後に本年度で定年退官される文部科学技官 近藤俊昭氏には研究室配属時より研究だ

けでなく将来設計においても有益なご教示を賜りました近藤技官は大変な情報通でおら

れ毎日午後 5 時以降に学生室に来られては昔の電気電子工学科や学生間の恋愛状況を熱

心に語られておりました研究の合間に近藤技官の話に耳を傾けながら一服するのが大野

研究室での日課でありましたここに近藤技官のこれまでのご活躍に敬意を表すると共に

本研究を進めるにあたり多大なご尽力を賜りましたことに深く感謝します

49

参考文献

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[13] 西澤博 矢野仁之 後藤典夫 大野泰夫 表面準位を考慮した GaAs MESFET ゲート

ラグのシミュレーション 電子情報通信学会 ED 91-141 (1992)

51

著者のこれまでの研究発表

著論文

主著論文

1 菊田大悟 敖金平 大野泰夫 ldquoオープンゲート FET による AlGaNGaN HEMT 構造

の表面準位測定rdquo 信学技報 ED2002-210 (2002)

共著論文

1 Katsushi Nishino Daigo Kikuta Shiro Sakai ldquoBulk GaN growth by direct

synthesis methodrdquo Journal of Crystal Growth 237-239 pp922-925 (2002)

2 Jin-Ping Ao Daigo Kikuta Yasuo Ohno ldquoCopper-Gate AlGaNGaN HEMTs with

Low Gate Leakage Currentrdquo 信学技報 ED2002-211 (2002)

学術講演会発表 講演会名 発表年月日 題目 発表者

応用物理学

会学術講演

2002 年 9月 26 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

電子情報通

信学会 電子デバイス

研究会

2002 年 10月 10 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

52

  • プロセス手順条件
  • 素子間分離プロセス
Page 26: AlGaN/GaN HEMT 構造表面準位の電気的評価 に関する研究ohnolab.deca.jp/wp-content/lab_data/pdf_a/2003_D_Kikuta_doc.pdf · イスシミュレーションによる評価も行った。

界面 E 型H 型

ショットキー電極 N 型P 型

AlGaN Id

N-H-n 型 N-E-n 型

P-E-n 型

0 VT

Ψfn

Vg

オープン部 ゲート ゲート

Ψs

Ψs (界面)

Ψfn (チャネル)

Vg

オープン部 ゲート ゲート

2DEG n 型

Vg

図 410 オープンゲート FET の Id-Vg 特性概念図

図 49 界面のバンド図 (a) オープンゲートFETの断面図

(b) N-E-n 型P-E-n 型 (c) N-H-n 型P-H-n 型

前提のため抵抗層の長さや GR センターの濃度が極端な値の場合は異なってしまう可能

性はある

測定結果(図 43)と概念図(図 410)を比較すると今回作製した SiO2ありの FET には3つ

の可能性があるN-HT-n 型P-HT-n 型かN-ET-n 型で AlGaN 層の抵抗が非常に高い場

合である今回の FET の AlGaN 層はアルミ組成 03 程度でそれほど高くなくまたゲー

トリーク電流も比較的大きいので前2者のいずれかになっていると思われるすなわち

界面準位はホールトラップ型である一方SiO2無しの場合は N-ET-n 型または P-ET-n 型

及び界面層の抵抗が AlGaN 層の抵抗より高いホールトラップ型の界面準位の場合も考え

られる界面準位による界面の電気伝導度とは界面に接した AlGaN 中のキャリアが伝導

を担うのでワイドバンドギャップの場合ピンニング準位によっては大きな抵抗になっ

てしまう場合もあり得る

SiO2 付きの場合構成は N-HT-n 型P-HT-n 型のいずれかであることが推定された

25

GaAs の場合はショットキー電極のバリア高が 08eV 程度有ればピンニング準位が充満帯

に近いのでP型になる[10]GaNの場合ではバリア高が08eV程度ではまだ伝導帯に近く

N型であると考えられるこれを調べるためにオープンゲート FET においてチャネル両側

端おいた2つのゲート電極に異なった電位を与えた場合について測定を行った

界面準位が HT 型の場合チャネルとの間は pn 接合逆バイアスと同じで AlGaN 層中に電

位勾配が形成される表面の2つのショットキー電極間に電位差を与えた場合にはショッ

トキー電極-界面-ショットキー電極が N-HT-N 型か P-HT-P 型の構成になるこれらの場合

の電位分布は図 411 に示すようになるN-HT-N 型の場合は界面準位部の電位は両ショット

キー電極の低い方の電圧になりP-HT-P 型の場合には両電極電位を線形につないだ斜めの

電位分布になる一方の電極に一定の負バイアス Vg2を与え他方の電極の電圧をゼロから

負の方向に変化させた場合N-HT-N 型では表面電位はVg1=Vg2までは低い電位のVg2にな

るためチャネル電流は変わらずVg2以下になるとVg1が制御するために減少する一方

P-HT-P 型の場合には表面電位はVg1の影響を半分受けチャネル電流はVg1Vg2の平均電

圧で制御された形となるその様子を図 412 に模式的に示した

実際にオープンゲート FET で測定した Id-Vg特性を図 413 に示す測定はソースドレイ

ン電極間に 01V 印加しゲートバイアスは片側(Vg2)を 0V-2V-4V-6V-8V と固

定し他方のゲートバイアス(Vg1)を 0V から負の方向へ掃引した掃引には1本あたり

約1時間をかけている概念図(図 412)と実測図(図 413)を比較すると SiO2ありのオ

ープンゲート FET は予想通り N-HT-N 型でショットキー電極がN型であることを示して

いる

ゲート1

ゲート2

界面

界面 ゲート1

ゲート2 (a) (b)

Ef

Ec

Ev

Ef Ev

Ec

図 411 オープンゲート FET の電位分布 (a)P-H-P 型 (b)N-H-N 型

26

ndash8 ndash6 ndash4 ndash2 00Vg1 [V]

ndash4Vndash6V

20

40Vg2=0V

ndash2V

Vd=01V破線理想的なホール

トラップの線

Vg1=Vg2

N-H-N 型

P-H-P 型

Id

I d [μ

A]

Vg1

図 412 両側ゲートに異なるバイアスを印

加した Id-Vg特性概念図 図 413 両側ゲートに異なるバイアスを

印加した Id-Vg 特性実測図

46 まとめ

今回オープンゲート FET を用いて AlGaNGaN HEMT 構造結晶の表面準位を評価し

たSiO2なしの場合ドレイン電流は制御できなかったSiO2ありの場合ドレイン電流

を制御できたまたSiO2ありのオープンゲート FET において 2 つのゲート電極に異なっ

た電位を印加した場合オープン部の電位は低い側の電位に支配されたこれらのことは

SiO2と AlGaN 界面にホールトラップ型の準位が存在することで説明できた

27

第5章 デバイスシミュレーションを用いた表面準位の考察

51 はじめに

第 4 章においてオープンゲート FET で開口部にホールトラップ型の表面準位が存在する

と開口部の電位がゲート電極で制御できることを推察した第 5 章ではこの推察の裏付け

としてデバイスシミュレータを用いて理論的に考察する

今回用いたデバイスシミュレータは ISE 社の DESSIS であるこのシミュレータではワ

イドバンドギャップ半導体のシミュレーションが行えるほか 3 次元のシミュレーションも

行うことができるオープンゲート FET ではドレイン電流をゲート電極と平行に流すため

3 次元のシミュレーションを行う必要がありその点で DESSIS は最適であった

52 デバイスシミュレーション

デバイスシミュレーションとは半導体デバイスの電気的特性を予測するツールである

主にデバイス構造の最適化などに用いられている結晶成長プロセス技術の成熟した Si

半導体ではイオン注入や拡散のシミュレーションができるプロセスシミュレーションから

LSI の回路シミュレーションまで一貫しておこなうことができるようになっている

デバイスシミュレーションは基本的にポアソン方程式とキャリア輸送方程式の2つを連

立して解いているまずコンタクトや界面での境界条件とキャリア分布でポアソン方程

式を解きデバイス内のポテンシャルを求めるその後各キャリアに対する輸送方程式を

このポテンシャルのもとで解くこの過程を繰り返すことで最終的な解を求めている

輸送方程式にはボルツマン輸送方程式が用いられているしかしボルツマン輸送方程

式は一般に複雑で解析的に解くことは不可能であるそこで様々な近似を行うことで解析

的に解けるようにしている近似法としては一般的にはドリフト拡散法が用いられている

この近似はキャリアの流れをドリフトと拡散で表しているこのモデルでほとんどのデバ

イスにおいてシミュレーションを行うことができるしかし今日の微細トランジスタや

GaAs などのシミュレーションにおいてはホットキャリア効果や速度オーバーシュートが

あり正確なシミュレーションを行うことができないこのような場合にはエネルギー保存

則を含めたエネルギー輸送モデル(緩和時間近似法ハイドロダイナミック法エネルギ

28

ーバランス法とほぼ同義)が使われるまた格子温度が問題になる場合には格子温度モ

デルなども取り入れられる

一方ボルツマン輸送方程式を直接シミュレーションしているものがモンテカルロ法で

あるモンテカルロ法は計算機上で与えられた条件のなかで実際にキャリアを自由に走行

させ各散乱に応じてキャリアを散乱させるその後再度キャリアを自由走行させる過程

を一定時間繰り返し最終的な解を得るこの方法はボルツマン輸送方程式を近似していな

いため近似による誤差はないが個々のキャリアについて計算を行うため膨大な時間を要す

るまたシミュレーションの精度はいかにキャリア輸送機構を計算機上に再現するかに

よって決まり高精度のシミュレーションはそれほど容易ではない

本研究ではホットキャリアや速度オーバーシュートなどの現象は起こらないと考えられ

るので最も一般的なドリフト拡散法でシミュレーションを行っている

53 シミュレーション構造

今回シミュレーションした構造を図 51 に示す結晶は AlGaNGaN HEMT 構造とし

AlGaN 層をアルミ組成比 020膜厚 30nm としGaN 層を膜厚 2μm としたAlGaNGaN

界面にはピエゾ効果による固定電荷として正の電荷を 1times1013cm-2導入したまた計算上

の収束性を上げるため AlGaNGaN 結晶ともアクセプタを計算結果に問題の出ない程度で

ある 1times1014cm-3導入してあるオープンゲート FET はチャネル長 10μmチャネル幅 5

μmゲート幅 06μmtimes2開口部幅 38μm とし開口部には SiO2を 60nm 堆積したも

のであるソースドレイン電極は直方体の側面の AlGaNGaN 界面に対向するような形

Y X

Z

Source

Gate

AlGaN

GaN

SiO2

図 51 シミュレーション構造

29

で付けてありオーミックになるように仕事関数を指定してあるゲート電極はショット

キー障壁高さが 1eV とした

54 トラップのモデル

一般に化合物半導体における界面表面準位は離散的とされているそこでシミュレー

ションの界面準位は単一の準位のものとしたトラップは電子を捕獲することで電荷中性

になるドナー型のものとホールを捕獲(電子を放出)することで電荷中性になるアクセプ

タ型のものに分類することができる今回はドナー型のトラップとしてあるまたトラッ

プの捕獲断面積は深い準位の場合原子のオーダーであるといわれているので 1times10-13cm2

としたこのようなトラップを SiO2と AlGaN 層界面に 1times1014cm-2導入してあるこれは

界面の原子のほとんどがトラップとなっている計算であるSiO2AlGaN 界面には負の電荷

を 5times1013cm-2導入しトラップの半分が電荷中性となっているとしてある

55 シミュレーション結果

シミュレーションはソースドレイン間電圧を 01V としトラップのエネルギー準位を

伝導帯から 15eV のものから 25eV のものまで変化させながらそれぞれにおいて Vgが 0

~-8V までの Id-Vg特性をシミュレーションしたその結果を図 52 に示すまず開口部

にも金属ゲートを付けた通常の FET 構造の場合しきい値が-52V 程度でありgmが 13

ndash8 ndash6 ndash4 ndash2 00

50

100

Vg [V]

I d [μ

A]

ET=150eV

220ndash250eV

200eV

Metal Gate

図 52 シミュレーション結果

(Id-Vg特性)

30

times10-5S であったgmは

dm VdL

Wg 0microεε

= (51)

(μ移動度εAlGaN の比誘電率ε0誘電率dAlGaN の膜厚Wゲート幅Lゲート

長Vdドレイン電圧)

で表されるシミュレーション結果の gmは式(51)で計算される理論値と合致しており正確

なシミュレーションがなされていると思われる

シミュレーション結果よりトラップ準位が 15~20eV のものはドレイン電流を遮断でき

ていないが 22~25eV のものはドレイン電流を遮断できており実験結果とほぼ同じ特性が

得られたもう少し詳しく解析するためにチャネル中央(ソース電極からドレイン電極へ 5

μm の位置)の断面でのバンド図を図 53 に示すゲート電圧が 0V のときトラップ準位

が 20eV25eV のもの両方ともフェルミ準位が 0V 付近で一致しているつぎにゲート電圧

31

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4ndash5ndash4ndash3ndash2ndash1012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

(b) (a)

(c) (d)

5

図 53 シミュレーション結果(バンド図) (a) ET=20eV Vg=0V (b) ET=20eV Vg=-2V (c) ET=25eV Vg=0V (d) ET=25eV Vg=-2V

が-2V のときトラップ準位が 20eV のものはゲート電極直下部のフェルミ準位は 2V 高く

なっているが開口部のフェルミ準位は 0eV で変化していないそれに対してトラップ準位

が 25eV のものは開口部のフェルミ準位もゲート電極直下部のフェルミ準位と同じように

約 2V 高くなっているまたトラップ準位が 20eV のものでは X=0644μm の場所でス

パイク状にバンドが曲がっているこれはフェルミ準位がなだらかに 0~2V に変化してい

るのに対して X=0644μm で界面準位によるピンニングにより 10V だけ急峻に変化させ

られていることによって生じているつぎに同じ断面での電子濃度分布を図 54 に示す

図 54 よりゲート電圧が 0V のときはトラップ準位が 20eV25eV のもの両方とも

AlGaNGaN 界面に 1times1020cm 3の電子が全面に存在していることがわかるゲート電圧が-

図 54 キャリア分布(Y=50μm)(a) E =20eVVg=0V

(a) (b)

(d) (c)

T

(b) ET=20eV V =-6V g

(c) E =25eV V =0V T g

(d) E =25eV V =-6V T g

32

-6V のときトラップ準位が 20eV のものはゲート電極直下では電子が存在せず空乏化して

いるが開口部には電子が存在しているトラップ準位が 25eV のものは開口部も電子が空

乏化しているそのためトラップ準位が 20eV の場合ゲート電圧を-6V にしても開口部下

での電子が存在するためドレイン電流を遮断できないそれに対してトラップ準位が 25eV

の場合開口部下の電子も空乏化するためドレイン電流が遮断される

56 まとめ

以上のことよりトラップのエネルギー準位によって開口部の表面電位がゲート電極で制

御されたりされなかったりすることが理論的にあり得るがわかったまたトラップの影

響により実験で得られた結果が説明できることを証明できた

今回のシミュレーションでは電子トラップ型とホールトラップ型の特性の差がはっきり

と現れた結果になったしかし実際には電子トラップ型とホールトラップ型はデジタル

的に分けることはできずアナログ的なものであるため電子トラップ型とホールトラップ

型の中間のような性質を持つトラップも考えられるまたシミュレーションを行うにあ

たり仮定としてトラップ密度を 1times1014cm-2入れ捕獲断面積も 1times10-13cm2と小さい値を

用いているこれらのパラメータを変えることで今回の結果とは違った特性が得られる

そのためパラメータをどのように選び決定するかは非常に重要であり今後も検討が必要で

ある

33

第6章 本研究のまとめ

本研究ではオープンゲートFETを用いてAlGaNGaN HEMT構造結晶でのSiO2AlGaN

界面を評価した

第4章においてオープンゲート FET の Id-Vg特性より SiO2パッシベーションのないオー

プンゲート FET では開口部の AlGaN 層表面電位はゲート電極によって制御されなかった

がSiO2パッシベーションのあるオープンゲート FET では開口部の表面電位がゲート電極

で制御されたこのような現象の原因として SiO2AlGaN 界面にホールトラップ型の界面

準位が存在することで説明した

第5章ではデバイスシミュレーションを行い第 4 章で述べた説明が理論的に正しいか

確かめたシミュレーションの結果より電子トラップではオープンゲート FET の開口部の

表面電位はゲート電極で制御されずホールトラップでは開口部の表面電位はゲート電極

で制御されたことを確認しドレイン電流を遮断することができたこのことより第 4 章

での考察を理論的に証明できた

以上のことより SiO2AlGaN 界面にはホールトラップ型の界面準位が存在している可能

性を示唆したまたホールトラップ型の界面準位が存在するとトランジスタの OFF 耐圧

を向上させることができるので SiO2パッシベーション膜はトランジスタの高耐圧化に利用

できると思われる

一方第 4 章で得られた測定結果は SiO2パッシベーションが理想的な絶縁膜になってい

ない場合言い換えれば導電膜になっている場合でも同様な結果が得られる特にワイド

バンドギャップ半導体の場合深い準位にフェルミ準位がピンニングされると 1times1014Ωcm

以上という非常に高抵抗となり良質な SiO2膜でさえも導電膜として見えてしまうことが

明らかになったワイドバンドギャップ半導体でのパッシベーション膜はこれまでの半導

体における考え方では通用せず今後新しい考え方が必要になると思われる

34

付録1 デバイス作製プロセス

AlGaNGaN HEMT 構造結晶での基本的なデバイス作製プロセスをここで述べるデバ

イス作製の大まかな流れは図1のようになるまず個々の素子を電気的に分離を行うた

めに RIE(Reactive Ion Etching)法で結晶を削り落とし素子間分離を行うつぎにオーミ

ック電極を形成するため TiAl を EB 蒸着法で蒸着しアニールを行う続いてパッシベー

ション膜を堆積させ最後にショットキー電極として EB 蒸着法で NiAu を蒸着する

それぞれのプロセス工程での代表的なプロセス条件を表1に示す

ゲート電極形成

パッシベーション膜堆積

素子間分離

オーミック電極形成

図 1 プロセスフロー

35

表1 プロセス工程(手順と条件)

プロセス工程 プロセス手順条件

1 サンプル へき開

素子間分離プロセス

1 サンプルクリーニング アセトン煮沸3min

超音波洗浄(アセトン)3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

2 メサ用フォトリソグラフィー HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

3 ドライエッチング RIEガス BCl3 20SCCM

出力52W

エッチング時間25minutes

2

4 レジスト除去 アセトン煮沸超音波洗浄

(必要に応じて)リムーバ原液煮沸 3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

オーミック電極形成 3

1 サンプルクリーニング 21 と同じ

36

2 オーミック電極用フォトリソグラ

フィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ti=200ÅAl=2000Å

4 リフトオフ アセトン煮沸3min

超音波洗浄3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブロー

5 熱処理 電気炉650 10min N2雰囲気

パッシベーション膜堆積 4

1 サンプルクリーニング 21 と同じ

37

2 パッシベーション膜用フォトリソ

グラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

純水クリーニングリンス

窒素ブロー

3 パッシベーション膜堆積 EB 蒸着SiO2600Å

4 リフトオフ 34 と同じ

ショットキー電極形成

1 サンプルクリーニング 21 と同じ

2 ショットキー電極用フォトリソグ

ラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)5000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ni=500Å

抵抗加熱蒸着Au=500Å

5

4 リフトオフ 34 と同じ

38

付録2 C-V 特性およびキャリアプロファイル

C-V 測定には通常ショットキーダイオードが使われるショットキーダイオードの断面

図を図1に示すC-V 測定において測定対象の回路モデルはコンデンサと抵抗が並列にな

っている(図 2)そのためオーミック電極からショットキー電極直下までのアクセス抵抗は

誤差になるので電極間隔はできるだけ小さいほうが良い測定は印加した交流電圧信号と

電流の振幅位相差より容量成分と抵抗成分を測定しているAlGaNGaN HEMT 構造の

場合AlGaN 層が絶縁体の働きをするのでゼロバイアスでの容量は AlGaN 層の膜厚と電

極面積AlGaN 層の誘電率で決まる以下にゼロバイアスでの n-GaN と AlGaNGaN

HEMT 結晶での容量を示す

(ⅰ) n-GaN の場合

minus=

=

qkTV

qNt

tS

C

biD

GaNdepletion

depletion

GaN

0

0

2 εε

εε

ただし

(1)

(ⅱ) AlGaNGaN HEMT 構造の場合

AlGaN

AlGaN

tS

C 0εε= (2)

(C容量ε0真空の誘電率εGaNGaN の誘電率εAlGaNAlGaN の誘電率S電極面積

t t tdeple ion空乏層厚さ AlGaNAlGaN 層厚さq電子電荷NDドナー濃度Vbiビルトイン電

圧kボルツマン定数T温度)

Y G

39

C-V Meter ショットキー電極

オーミック電極

C

空乏層 アクセス抵抗

図 2 等価回路図 n型半導体

図 1 断面図

n-GaN の場合S=100times100μm2Vbi=10VND=1times1017cm-3のときt tideple on=100nm と

なり C=8pF 程度となる

C-V 測定を行うとショットキー電極直下部のキャリア濃度を求めることができるつぎ

にその原理を述べる

ドナー濃度を一定としウェハ面で深さ方向の 1 次元で解析をするとまずポアソンの

方程式より

εDqN

dyVd

minus=2

2

(3)

となる

式(3)を解くために境界条件を

VWVdydV

V

Wy

==

=

=

)(0

0)0(

(4)

とするこの条件で式(3)を解くと

yWqNyqNV DD

εε+minus= 2

2 (5)

となるよって空乏層幅 W は

minusminus=

qkTVV

qNW bi

D

ε2 (6)

となるこの空乏層の単位面積あたりの容量は

minusminus

==

qkTVV

qNW

C

bi

D

2

εε (7)

minusminus=

qkTVV

qNC biDε

212 (8)

となり1C2-V 特性の傾きからドナー濃度がわかる

つぎにドナー濃度が一定でない場合を考える微小領域では式(8)が成り立つとすると

40

DqNdVC

d

ε2

12

minus=

(9)

と書くことができるので 1C2を V で微分することよりドナー濃度がわかるまた空乏層

端は式(7)より W=εC なので微小領域の表面からの深さがわかるこの深さ情報とドナー

濃度情報よりキャリアプロファイルが作成できる

d(1C2)dV

1C2 ND[cm-3]

Depth[nm] Vg

図 3 1C2-Vg プロット図 図 4 キャリアプロファイル

41

付録 3 TLM 法とコンタクト抵抗

コンタクト抵抗を測定するにはクロスケルビン法や TLM(Transmission Line Model)法

が用いられるプロセス技術の確立していない GaN 系半導体ではプロセスが容易な TLM

法がよく用いられている

TLM 法の代表的はマスクパターンを図1に示すTLM 法では電極間隔を変化させなが

ら各電極間での抵抗値を調べることでシート抵抗(RS)とコンタクト抵抗(RC)が求められる

その原理を以下に示す

各電極間の等価回路モデルは図2のようになる電極間の抵抗は距離(L)に比例し幅(W)

に反比例するまたコンタクト抵抗は電極幅に反比例すると考えられるそのため測定

される抵抗(R)は

WR

WLR

R CS 2+= (1)

となる式1より L を x 軸R を y 軸にプロットするとy 軸切片が2RCW となり RCが

計算できるまた傾きから RSがわかる(図 3)

5μm 10μm 15μm 20μm 25μm 30μm

100μm

図1 TLM マスクパターン

切片=2RCW

傾き=RsW

測定値 線形近似

電極

RS RC RC

R

半導体基板 図 2 等価回路モデル

0 L

図 3 L-R プロット図

42

MOSFET 等の電子デバイスでは電流はウェハを横方向に流れるそのためコンタクト抵

抗は電極の幅にのみ依存すると考えているしかし物性的にはコンタクト抵抗は面積に

依存すると考える方が妥当であるそこでコンタクト抵抗が面積と電極幅にどのように影

[

0[V]一定としてい

る図 4 の微小区間の等価回路は図 5 のようになるこの等価回路より

響を受けるかを考える

電極のモデルを図 4 に示す電極は幅 W cm]とし電極の単位面積あたりの抵抗をρC[Ω

cm2]とするまた半導体のシート抵抗を RS[Ω]として電極の電位を V

)(xS IW

dxRdV = (2)

)(xVWdI =C dxρ

(3)

となる式変形すると

)(xS I

WR

dxdV

= (4)

)(xVWdI=

Cdx ρ (5)

式(4)をxで微分すると

ρc [Ωcm2]

Rs [Ω]

V0 [V] 電極 W [mm]

図 4 FET の電極モデル(2 次元)

半導体

43

dI

+x 方向

V(x)+dV ρc (Wdx) V(x)

Rs dxW I(x)-dI I(x)

図 5 微小区間での回路図

)(2

2

xS I

WR

dxVd= (4rsquo)

式(4rsquo)に式(5)を代入すると

)(2

2

xC

S VR

dxVd

ρ= (6)

γ2=Rsρcとすると xx BeAexV γγ += minus)( (7)

xrarr-infinで V(x)=0x=0 で V=V0より A=0B=V0 よって式(7)は xeVxV γ

0)( = (8)

となるまた I(x)については式(5)より

x

c

eVWdxdI γ

ρ 0= (9)

x

c

eVWxI γ

γρ 0)( = (10)

式(8)(10)より x=0 での抵抗 R は

WRR

W

WVWV

xIxVR

cs

c

sc

c

c

ρρ

ρ

γρ

γρ

==

===

0

0

)()(

(11)

44

となるよって電極の抵抗は W に反比例するそのため電極幅で規格化したものをコン

タクト抵抗とし

CSC RR ρ= [Ωmm] (12)

で定義するまた式(12)よりコンタクト抵抗はシート抵抗のルートに比例するのでシート抵

抗が大きいとコンタクト抵抗も悪く見える

45

付録 4 時間変化なしの場合の電子占有率(fT)の導出

トラップの電荷捕獲放出過程は伝導帯電子を捕獲する(e-capture)伝導帯に電子を放

出する(e-emit)価電子帯のホールを捕獲する(p-capture)価電子帯にホールを放出する

(p-emit)の 4 種類が考えられるそれぞれの反応速度は以下の 4 つの式で与えられる

(ⅰ) e-capture

)1( TnT fnC

dtdf

minus= (1)

(ⅱ) e-emit

TnT fe

dtdf

minus= (2)

(ⅲ) p-capture

TpT fpC

dtdf

minus= (3) (iv) ホール放出 (iii) ホール捕獲

(i) 電子捕獲 (ii) 電子放出

ホール

電子

トラップ

(ⅳ) p-emit

)1( TpT fe

dtdf

minus= (4)

(fTトラップの電子占有率t時刻n電子密度pホール密度Cn電子捕獲係数Cpホー

ル捕獲係数en電子放出係数epホール放出係数)

電子捕獲係数とホール捕獲係数はそれぞれ Cn=σnvthnCp=σpvthp(σn電子の捕獲断面積

σpホールの捕獲断面積vthn電子の熱平衡速度vthpホールの熱平衡速度)で表せるま

た熱平衡速度は 3kT2=m ve thn22=mpvthp22 である式 1~4 をまとめて整理すると

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (5)

となる

つぎに熱平衡状態(全てのフェルミ準位EFが一致)で時間変化がないときについて考え

るまずトラップの電子占有率はフェルミ分布となるとして

46

minus

+=

kTEE

fFT

T

exp1

1 (6)

(ETトラップ準位)

とする伝導帯での電子密度の時間変化はトラップによる電子の捕獲と放出の 2 通りなの

TnTTnT feNfCnNdtdn

+minusminus= )1( (7)

(NTトラップ密度)

となる時間変化なしとすると dndt=0 なので enについて整理すると

T

Tnn f

fnCe minus=

1 (8)

となるここで式(8)に式(6)を代入すると

minus

+

minus

+minus

minusminus=

kTEE

kTEE

CkT

EENe

FT

FT

nFC

Cn

exp1

1

exp1

11

exp (9)

nFTFC

Cn CkT

EEkT

EENe

minus

minusminus= expexp (10)

nnTC

Cn CnCkT

EENe 1exp =

minusminus= (11)

minusminus=

kTEE

Nn TCC exp1 (12)

となりenはトラップの準位と捕獲断面積で決まることがわかる同様にして

( TpTTpT feNfCpNdtdp

minusminus= 1 ) (13)

より

47

ppVT

VT

Tpp CpC

kTEE

Nf

fpCe 1exp1

=

minusminus=

minus= (14)

minus

=kT

EENp TV

V exp1 (15)

となる

以上のことを利用して式(5)を変形するまず式(5)に式(11)と式(14)を代入すると

( ) ( TpTpTnTnT fCpfpCfCnfnC

dtdf

minus+minusminusminus= 11 11 )

)

(16)

となる時間変化なし(dfTdt=0)として fTについて整理すると

( ) ( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (17)

となりトラップの電子占有率は電子密度ホール密度の関数になる

48

謝辞

本研究の遂行にあたって終始懇切なる御指導と御鞭撻を頂きました徳島大学工学部電

気電子工学科 大野泰夫 教授に心より感謝の意を表します

本研究を進めるにあたり適切な御指導と有益なご教示を賜りました徳島大学工学部電

気電子工学科 新谷義廣 教授並びに徳島大学工学部電気電子工学科 酒井士郎 教授に深

く感謝いたします

本研究を進めるにあたり御指導を賜りました徳島大学工学部電気電子工学科 富永喜久

雄 助教授ならびに徳島大学工学部電気電子工学科 講師 直井美貴先生西野克志先生助

手 江南先生に深く感謝します

本研究を進めるにあたり多大なご尽力を賜りました文部科学技官 稲岡武氏に深く感謝

いたします

本研究を進めるにあたり御指導を賜りました徳島大学サテライトベンチャービジネス

ラボラトリー ポストドクター 敖金平氏に深く感謝します

共に議論を重ねた研究員 西薗和博氏をはじめ大野研究室ならびに新谷研究室酒井研究

室サテライトベンチャービジネスラボラトリーナイトライドセミコンダクター株式会

社の皆様に心より感謝いたします

最後に本年度で定年退官される文部科学技官 近藤俊昭氏には研究室配属時より研究だ

けでなく将来設計においても有益なご教示を賜りました近藤技官は大変な情報通でおら

れ毎日午後 5 時以降に学生室に来られては昔の電気電子工学科や学生間の恋愛状況を熱

心に語られておりました研究の合間に近藤技官の話に耳を傾けながら一服するのが大野

研究室での日課でありましたここに近藤技官のこれまでのご活躍に敬意を表すると共に

本研究を進めるにあたり多大なご尽力を賜りましたことに深く感謝します

49

参考文献

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[13] 西澤博 矢野仁之 後藤典夫 大野泰夫 表面準位を考慮した GaAs MESFET ゲート

ラグのシミュレーション 電子情報通信学会 ED 91-141 (1992)

51

著者のこれまでの研究発表

著論文

主著論文

1 菊田大悟 敖金平 大野泰夫 ldquoオープンゲート FET による AlGaNGaN HEMT 構造

の表面準位測定rdquo 信学技報 ED2002-210 (2002)

共著論文

1 Katsushi Nishino Daigo Kikuta Shiro Sakai ldquoBulk GaN growth by direct

synthesis methodrdquo Journal of Crystal Growth 237-239 pp922-925 (2002)

2 Jin-Ping Ao Daigo Kikuta Yasuo Ohno ldquoCopper-Gate AlGaNGaN HEMTs with

Low Gate Leakage Currentrdquo 信学技報 ED2002-211 (2002)

学術講演会発表 講演会名 発表年月日 題目 発表者

応用物理学

会学術講演

2002 年 9月 26 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

電子情報通

信学会 電子デバイス

研究会

2002 年 10月 10 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

52

  • プロセス手順条件
  • 素子間分離プロセス
Page 27: AlGaN/GaN HEMT 構造表面準位の電気的評価 に関する研究ohnolab.deca.jp/wp-content/lab_data/pdf_a/2003_D_Kikuta_doc.pdf · イスシミュレーションによる評価も行った。

GaAs の場合はショットキー電極のバリア高が 08eV 程度有ればピンニング準位が充満帯

に近いのでP型になる[10]GaNの場合ではバリア高が08eV程度ではまだ伝導帯に近く

N型であると考えられるこれを調べるためにオープンゲート FET においてチャネル両側

端おいた2つのゲート電極に異なった電位を与えた場合について測定を行った

界面準位が HT 型の場合チャネルとの間は pn 接合逆バイアスと同じで AlGaN 層中に電

位勾配が形成される表面の2つのショットキー電極間に電位差を与えた場合にはショッ

トキー電極-界面-ショットキー電極が N-HT-N 型か P-HT-P 型の構成になるこれらの場合

の電位分布は図 411 に示すようになるN-HT-N 型の場合は界面準位部の電位は両ショット

キー電極の低い方の電圧になりP-HT-P 型の場合には両電極電位を線形につないだ斜めの

電位分布になる一方の電極に一定の負バイアス Vg2を与え他方の電極の電圧をゼロから

負の方向に変化させた場合N-HT-N 型では表面電位はVg1=Vg2までは低い電位のVg2にな

るためチャネル電流は変わらずVg2以下になるとVg1が制御するために減少する一方

P-HT-P 型の場合には表面電位はVg1の影響を半分受けチャネル電流はVg1Vg2の平均電

圧で制御された形となるその様子を図 412 に模式的に示した

実際にオープンゲート FET で測定した Id-Vg特性を図 413 に示す測定はソースドレイ

ン電極間に 01V 印加しゲートバイアスは片側(Vg2)を 0V-2V-4V-6V-8V と固

定し他方のゲートバイアス(Vg1)を 0V から負の方向へ掃引した掃引には1本あたり

約1時間をかけている概念図(図 412)と実測図(図 413)を比較すると SiO2ありのオ

ープンゲート FET は予想通り N-HT-N 型でショットキー電極がN型であることを示して

いる

ゲート1

ゲート2

界面

界面 ゲート1

ゲート2 (a) (b)

Ef

Ec

Ev

Ef Ev

Ec

図 411 オープンゲート FET の電位分布 (a)P-H-P 型 (b)N-H-N 型

26

ndash8 ndash6 ndash4 ndash2 00Vg1 [V]

ndash4Vndash6V

20

40Vg2=0V

ndash2V

Vd=01V破線理想的なホール

トラップの線

Vg1=Vg2

N-H-N 型

P-H-P 型

Id

I d [μ

A]

Vg1

図 412 両側ゲートに異なるバイアスを印

加した Id-Vg特性概念図 図 413 両側ゲートに異なるバイアスを

印加した Id-Vg 特性実測図

46 まとめ

今回オープンゲート FET を用いて AlGaNGaN HEMT 構造結晶の表面準位を評価し

たSiO2なしの場合ドレイン電流は制御できなかったSiO2ありの場合ドレイン電流

を制御できたまたSiO2ありのオープンゲート FET において 2 つのゲート電極に異なっ

た電位を印加した場合オープン部の電位は低い側の電位に支配されたこれらのことは

SiO2と AlGaN 界面にホールトラップ型の準位が存在することで説明できた

27

第5章 デバイスシミュレーションを用いた表面準位の考察

51 はじめに

第 4 章においてオープンゲート FET で開口部にホールトラップ型の表面準位が存在する

と開口部の電位がゲート電極で制御できることを推察した第 5 章ではこの推察の裏付け

としてデバイスシミュレータを用いて理論的に考察する

今回用いたデバイスシミュレータは ISE 社の DESSIS であるこのシミュレータではワ

イドバンドギャップ半導体のシミュレーションが行えるほか 3 次元のシミュレーションも

行うことができるオープンゲート FET ではドレイン電流をゲート電極と平行に流すため

3 次元のシミュレーションを行う必要がありその点で DESSIS は最適であった

52 デバイスシミュレーション

デバイスシミュレーションとは半導体デバイスの電気的特性を予測するツールである

主にデバイス構造の最適化などに用いられている結晶成長プロセス技術の成熟した Si

半導体ではイオン注入や拡散のシミュレーションができるプロセスシミュレーションから

LSI の回路シミュレーションまで一貫しておこなうことができるようになっている

デバイスシミュレーションは基本的にポアソン方程式とキャリア輸送方程式の2つを連

立して解いているまずコンタクトや界面での境界条件とキャリア分布でポアソン方程

式を解きデバイス内のポテンシャルを求めるその後各キャリアに対する輸送方程式を

このポテンシャルのもとで解くこの過程を繰り返すことで最終的な解を求めている

輸送方程式にはボルツマン輸送方程式が用いられているしかしボルツマン輸送方程

式は一般に複雑で解析的に解くことは不可能であるそこで様々な近似を行うことで解析

的に解けるようにしている近似法としては一般的にはドリフト拡散法が用いられている

この近似はキャリアの流れをドリフトと拡散で表しているこのモデルでほとんどのデバ

イスにおいてシミュレーションを行うことができるしかし今日の微細トランジスタや

GaAs などのシミュレーションにおいてはホットキャリア効果や速度オーバーシュートが

あり正確なシミュレーションを行うことができないこのような場合にはエネルギー保存

則を含めたエネルギー輸送モデル(緩和時間近似法ハイドロダイナミック法エネルギ

28

ーバランス法とほぼ同義)が使われるまた格子温度が問題になる場合には格子温度モ

デルなども取り入れられる

一方ボルツマン輸送方程式を直接シミュレーションしているものがモンテカルロ法で

あるモンテカルロ法は計算機上で与えられた条件のなかで実際にキャリアを自由に走行

させ各散乱に応じてキャリアを散乱させるその後再度キャリアを自由走行させる過程

を一定時間繰り返し最終的な解を得るこの方法はボルツマン輸送方程式を近似していな

いため近似による誤差はないが個々のキャリアについて計算を行うため膨大な時間を要す

るまたシミュレーションの精度はいかにキャリア輸送機構を計算機上に再現するかに

よって決まり高精度のシミュレーションはそれほど容易ではない

本研究ではホットキャリアや速度オーバーシュートなどの現象は起こらないと考えられ

るので最も一般的なドリフト拡散法でシミュレーションを行っている

53 シミュレーション構造

今回シミュレーションした構造を図 51 に示す結晶は AlGaNGaN HEMT 構造とし

AlGaN 層をアルミ組成比 020膜厚 30nm としGaN 層を膜厚 2μm としたAlGaNGaN

界面にはピエゾ効果による固定電荷として正の電荷を 1times1013cm-2導入したまた計算上

の収束性を上げるため AlGaNGaN 結晶ともアクセプタを計算結果に問題の出ない程度で

ある 1times1014cm-3導入してあるオープンゲート FET はチャネル長 10μmチャネル幅 5

μmゲート幅 06μmtimes2開口部幅 38μm とし開口部には SiO2を 60nm 堆積したも

のであるソースドレイン電極は直方体の側面の AlGaNGaN 界面に対向するような形

Y X

Z

Source

Gate

AlGaN

GaN

SiO2

図 51 シミュレーション構造

29

で付けてありオーミックになるように仕事関数を指定してあるゲート電極はショット

キー障壁高さが 1eV とした

54 トラップのモデル

一般に化合物半導体における界面表面準位は離散的とされているそこでシミュレー

ションの界面準位は単一の準位のものとしたトラップは電子を捕獲することで電荷中性

になるドナー型のものとホールを捕獲(電子を放出)することで電荷中性になるアクセプ

タ型のものに分類することができる今回はドナー型のトラップとしてあるまたトラッ

プの捕獲断面積は深い準位の場合原子のオーダーであるといわれているので 1times10-13cm2

としたこのようなトラップを SiO2と AlGaN 層界面に 1times1014cm-2導入してあるこれは

界面の原子のほとんどがトラップとなっている計算であるSiO2AlGaN 界面には負の電荷

を 5times1013cm-2導入しトラップの半分が電荷中性となっているとしてある

55 シミュレーション結果

シミュレーションはソースドレイン間電圧を 01V としトラップのエネルギー準位を

伝導帯から 15eV のものから 25eV のものまで変化させながらそれぞれにおいて Vgが 0

~-8V までの Id-Vg特性をシミュレーションしたその結果を図 52 に示すまず開口部

にも金属ゲートを付けた通常の FET 構造の場合しきい値が-52V 程度でありgmが 13

ndash8 ndash6 ndash4 ndash2 00

50

100

Vg [V]

I d [μ

A]

ET=150eV

220ndash250eV

200eV

Metal Gate

図 52 シミュレーション結果

(Id-Vg特性)

30

times10-5S であったgmは

dm VdL

Wg 0microεε

= (51)

(μ移動度εAlGaN の比誘電率ε0誘電率dAlGaN の膜厚Wゲート幅Lゲート

長Vdドレイン電圧)

で表されるシミュレーション結果の gmは式(51)で計算される理論値と合致しており正確

なシミュレーションがなされていると思われる

シミュレーション結果よりトラップ準位が 15~20eV のものはドレイン電流を遮断でき

ていないが 22~25eV のものはドレイン電流を遮断できており実験結果とほぼ同じ特性が

得られたもう少し詳しく解析するためにチャネル中央(ソース電極からドレイン電極へ 5

μm の位置)の断面でのバンド図を図 53 に示すゲート電圧が 0V のときトラップ準位

が 20eV25eV のもの両方ともフェルミ準位が 0V 付近で一致しているつぎにゲート電圧

31

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4ndash5ndash4ndash3ndash2ndash1012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

(b) (a)

(c) (d)

5

図 53 シミュレーション結果(バンド図) (a) ET=20eV Vg=0V (b) ET=20eV Vg=-2V (c) ET=25eV Vg=0V (d) ET=25eV Vg=-2V

が-2V のときトラップ準位が 20eV のものはゲート電極直下部のフェルミ準位は 2V 高く

なっているが開口部のフェルミ準位は 0eV で変化していないそれに対してトラップ準位

が 25eV のものは開口部のフェルミ準位もゲート電極直下部のフェルミ準位と同じように

約 2V 高くなっているまたトラップ準位が 20eV のものでは X=0644μm の場所でス

パイク状にバンドが曲がっているこれはフェルミ準位がなだらかに 0~2V に変化してい

るのに対して X=0644μm で界面準位によるピンニングにより 10V だけ急峻に変化させ

られていることによって生じているつぎに同じ断面での電子濃度分布を図 54 に示す

図 54 よりゲート電圧が 0V のときはトラップ準位が 20eV25eV のもの両方とも

AlGaNGaN 界面に 1times1020cm 3の電子が全面に存在していることがわかるゲート電圧が-

図 54 キャリア分布(Y=50μm)(a) E =20eVVg=0V

(a) (b)

(d) (c)

T

(b) ET=20eV V =-6V g

(c) E =25eV V =0V T g

(d) E =25eV V =-6V T g

32

-6V のときトラップ準位が 20eV のものはゲート電極直下では電子が存在せず空乏化して

いるが開口部には電子が存在しているトラップ準位が 25eV のものは開口部も電子が空

乏化しているそのためトラップ準位が 20eV の場合ゲート電圧を-6V にしても開口部下

での電子が存在するためドレイン電流を遮断できないそれに対してトラップ準位が 25eV

の場合開口部下の電子も空乏化するためドレイン電流が遮断される

56 まとめ

以上のことよりトラップのエネルギー準位によって開口部の表面電位がゲート電極で制

御されたりされなかったりすることが理論的にあり得るがわかったまたトラップの影

響により実験で得られた結果が説明できることを証明できた

今回のシミュレーションでは電子トラップ型とホールトラップ型の特性の差がはっきり

と現れた結果になったしかし実際には電子トラップ型とホールトラップ型はデジタル

的に分けることはできずアナログ的なものであるため電子トラップ型とホールトラップ

型の中間のような性質を持つトラップも考えられるまたシミュレーションを行うにあ

たり仮定としてトラップ密度を 1times1014cm-2入れ捕獲断面積も 1times10-13cm2と小さい値を

用いているこれらのパラメータを変えることで今回の結果とは違った特性が得られる

そのためパラメータをどのように選び決定するかは非常に重要であり今後も検討が必要で

ある

33

第6章 本研究のまとめ

本研究ではオープンゲートFETを用いてAlGaNGaN HEMT構造結晶でのSiO2AlGaN

界面を評価した

第4章においてオープンゲート FET の Id-Vg特性より SiO2パッシベーションのないオー

プンゲート FET では開口部の AlGaN 層表面電位はゲート電極によって制御されなかった

がSiO2パッシベーションのあるオープンゲート FET では開口部の表面電位がゲート電極

で制御されたこのような現象の原因として SiO2AlGaN 界面にホールトラップ型の界面

準位が存在することで説明した

第5章ではデバイスシミュレーションを行い第 4 章で述べた説明が理論的に正しいか

確かめたシミュレーションの結果より電子トラップではオープンゲート FET の開口部の

表面電位はゲート電極で制御されずホールトラップでは開口部の表面電位はゲート電極

で制御されたことを確認しドレイン電流を遮断することができたこのことより第 4 章

での考察を理論的に証明できた

以上のことより SiO2AlGaN 界面にはホールトラップ型の界面準位が存在している可能

性を示唆したまたホールトラップ型の界面準位が存在するとトランジスタの OFF 耐圧

を向上させることができるので SiO2パッシベーション膜はトランジスタの高耐圧化に利用

できると思われる

一方第 4 章で得られた測定結果は SiO2パッシベーションが理想的な絶縁膜になってい

ない場合言い換えれば導電膜になっている場合でも同様な結果が得られる特にワイド

バンドギャップ半導体の場合深い準位にフェルミ準位がピンニングされると 1times1014Ωcm

以上という非常に高抵抗となり良質な SiO2膜でさえも導電膜として見えてしまうことが

明らかになったワイドバンドギャップ半導体でのパッシベーション膜はこれまでの半導

体における考え方では通用せず今後新しい考え方が必要になると思われる

34

付録1 デバイス作製プロセス

AlGaNGaN HEMT 構造結晶での基本的なデバイス作製プロセスをここで述べるデバ

イス作製の大まかな流れは図1のようになるまず個々の素子を電気的に分離を行うた

めに RIE(Reactive Ion Etching)法で結晶を削り落とし素子間分離を行うつぎにオーミ

ック電極を形成するため TiAl を EB 蒸着法で蒸着しアニールを行う続いてパッシベー

ション膜を堆積させ最後にショットキー電極として EB 蒸着法で NiAu を蒸着する

それぞれのプロセス工程での代表的なプロセス条件を表1に示す

ゲート電極形成

パッシベーション膜堆積

素子間分離

オーミック電極形成

図 1 プロセスフロー

35

表1 プロセス工程(手順と条件)

プロセス工程 プロセス手順条件

1 サンプル へき開

素子間分離プロセス

1 サンプルクリーニング アセトン煮沸3min

超音波洗浄(アセトン)3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

2 メサ用フォトリソグラフィー HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

3 ドライエッチング RIEガス BCl3 20SCCM

出力52W

エッチング時間25minutes

2

4 レジスト除去 アセトン煮沸超音波洗浄

(必要に応じて)リムーバ原液煮沸 3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

オーミック電極形成 3

1 サンプルクリーニング 21 と同じ

36

2 オーミック電極用フォトリソグラ

フィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ti=200ÅAl=2000Å

4 リフトオフ アセトン煮沸3min

超音波洗浄3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブロー

5 熱処理 電気炉650 10min N2雰囲気

パッシベーション膜堆積 4

1 サンプルクリーニング 21 と同じ

37

2 パッシベーション膜用フォトリソ

グラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

純水クリーニングリンス

窒素ブロー

3 パッシベーション膜堆積 EB 蒸着SiO2600Å

4 リフトオフ 34 と同じ

ショットキー電極形成

1 サンプルクリーニング 21 と同じ

2 ショットキー電極用フォトリソグ

ラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)5000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ni=500Å

抵抗加熱蒸着Au=500Å

5

4 リフトオフ 34 と同じ

38

付録2 C-V 特性およびキャリアプロファイル

C-V 測定には通常ショットキーダイオードが使われるショットキーダイオードの断面

図を図1に示すC-V 測定において測定対象の回路モデルはコンデンサと抵抗が並列にな

っている(図 2)そのためオーミック電極からショットキー電極直下までのアクセス抵抗は

誤差になるので電極間隔はできるだけ小さいほうが良い測定は印加した交流電圧信号と

電流の振幅位相差より容量成分と抵抗成分を測定しているAlGaNGaN HEMT 構造の

場合AlGaN 層が絶縁体の働きをするのでゼロバイアスでの容量は AlGaN 層の膜厚と電

極面積AlGaN 層の誘電率で決まる以下にゼロバイアスでの n-GaN と AlGaNGaN

HEMT 結晶での容量を示す

(ⅰ) n-GaN の場合

minus=

=

qkTV

qNt

tS

C

biD

GaNdepletion

depletion

GaN

0

0

2 εε

εε

ただし

(1)

(ⅱ) AlGaNGaN HEMT 構造の場合

AlGaN

AlGaN

tS

C 0εε= (2)

(C容量ε0真空の誘電率εGaNGaN の誘電率εAlGaNAlGaN の誘電率S電極面積

t t tdeple ion空乏層厚さ AlGaNAlGaN 層厚さq電子電荷NDドナー濃度Vbiビルトイン電

圧kボルツマン定数T温度)

Y G

39

C-V Meter ショットキー電極

オーミック電極

C

空乏層 アクセス抵抗

図 2 等価回路図 n型半導体

図 1 断面図

n-GaN の場合S=100times100μm2Vbi=10VND=1times1017cm-3のときt tideple on=100nm と

なり C=8pF 程度となる

C-V 測定を行うとショットキー電極直下部のキャリア濃度を求めることができるつぎ

にその原理を述べる

ドナー濃度を一定としウェハ面で深さ方向の 1 次元で解析をするとまずポアソンの

方程式より

εDqN

dyVd

minus=2

2

(3)

となる

式(3)を解くために境界条件を

VWVdydV

V

Wy

==

=

=

)(0

0)0(

(4)

とするこの条件で式(3)を解くと

yWqNyqNV DD

εε+minus= 2

2 (5)

となるよって空乏層幅 W は

minusminus=

qkTVV

qNW bi

D

ε2 (6)

となるこの空乏層の単位面積あたりの容量は

minusminus

==

qkTVV

qNW

C

bi

D

2

εε (7)

minusminus=

qkTVV

qNC biDε

212 (8)

となり1C2-V 特性の傾きからドナー濃度がわかる

つぎにドナー濃度が一定でない場合を考える微小領域では式(8)が成り立つとすると

40

DqNdVC

d

ε2

12

minus=

(9)

と書くことができるので 1C2を V で微分することよりドナー濃度がわかるまた空乏層

端は式(7)より W=εC なので微小領域の表面からの深さがわかるこの深さ情報とドナー

濃度情報よりキャリアプロファイルが作成できる

d(1C2)dV

1C2 ND[cm-3]

Depth[nm] Vg

図 3 1C2-Vg プロット図 図 4 キャリアプロファイル

41

付録 3 TLM 法とコンタクト抵抗

コンタクト抵抗を測定するにはクロスケルビン法や TLM(Transmission Line Model)法

が用いられるプロセス技術の確立していない GaN 系半導体ではプロセスが容易な TLM

法がよく用いられている

TLM 法の代表的はマスクパターンを図1に示すTLM 法では電極間隔を変化させなが

ら各電極間での抵抗値を調べることでシート抵抗(RS)とコンタクト抵抗(RC)が求められる

その原理を以下に示す

各電極間の等価回路モデルは図2のようになる電極間の抵抗は距離(L)に比例し幅(W)

に反比例するまたコンタクト抵抗は電極幅に反比例すると考えられるそのため測定

される抵抗(R)は

WR

WLR

R CS 2+= (1)

となる式1より L を x 軸R を y 軸にプロットするとy 軸切片が2RCW となり RCが

計算できるまた傾きから RSがわかる(図 3)

5μm 10μm 15μm 20μm 25μm 30μm

100μm

図1 TLM マスクパターン

切片=2RCW

傾き=RsW

測定値 線形近似

電極

RS RC RC

R

半導体基板 図 2 等価回路モデル

0 L

図 3 L-R プロット図

42

MOSFET 等の電子デバイスでは電流はウェハを横方向に流れるそのためコンタクト抵

抗は電極の幅にのみ依存すると考えているしかし物性的にはコンタクト抵抗は面積に

依存すると考える方が妥当であるそこでコンタクト抵抗が面積と電極幅にどのように影

[

0[V]一定としてい

る図 4 の微小区間の等価回路は図 5 のようになるこの等価回路より

響を受けるかを考える

電極のモデルを図 4 に示す電極は幅 W cm]とし電極の単位面積あたりの抵抗をρC[Ω

cm2]とするまた半導体のシート抵抗を RS[Ω]として電極の電位を V

)(xS IW

dxRdV = (2)

)(xVWdI =C dxρ

(3)

となる式変形すると

)(xS I

WR

dxdV

= (4)

)(xVWdI=

Cdx ρ (5)

式(4)をxで微分すると

ρc [Ωcm2]

Rs [Ω]

V0 [V] 電極 W [mm]

図 4 FET の電極モデル(2 次元)

半導体

43

dI

+x 方向

V(x)+dV ρc (Wdx) V(x)

Rs dxW I(x)-dI I(x)

図 5 微小区間での回路図

)(2

2

xS I

WR

dxVd= (4rsquo)

式(4rsquo)に式(5)を代入すると

)(2

2

xC

S VR

dxVd

ρ= (6)

γ2=Rsρcとすると xx BeAexV γγ += minus)( (7)

xrarr-infinで V(x)=0x=0 で V=V0より A=0B=V0 よって式(7)は xeVxV γ

0)( = (8)

となるまた I(x)については式(5)より

x

c

eVWdxdI γ

ρ 0= (9)

x

c

eVWxI γ

γρ 0)( = (10)

式(8)(10)より x=0 での抵抗 R は

WRR

W

WVWV

xIxVR

cs

c

sc

c

c

ρρ

ρ

γρ

γρ

==

===

0

0

)()(

(11)

44

となるよって電極の抵抗は W に反比例するそのため電極幅で規格化したものをコン

タクト抵抗とし

CSC RR ρ= [Ωmm] (12)

で定義するまた式(12)よりコンタクト抵抗はシート抵抗のルートに比例するのでシート抵

抗が大きいとコンタクト抵抗も悪く見える

45

付録 4 時間変化なしの場合の電子占有率(fT)の導出

トラップの電荷捕獲放出過程は伝導帯電子を捕獲する(e-capture)伝導帯に電子を放

出する(e-emit)価電子帯のホールを捕獲する(p-capture)価電子帯にホールを放出する

(p-emit)の 4 種類が考えられるそれぞれの反応速度は以下の 4 つの式で与えられる

(ⅰ) e-capture

)1( TnT fnC

dtdf

minus= (1)

(ⅱ) e-emit

TnT fe

dtdf

minus= (2)

(ⅲ) p-capture

TpT fpC

dtdf

minus= (3) (iv) ホール放出 (iii) ホール捕獲

(i) 電子捕獲 (ii) 電子放出

ホール

電子

トラップ

(ⅳ) p-emit

)1( TpT fe

dtdf

minus= (4)

(fTトラップの電子占有率t時刻n電子密度pホール密度Cn電子捕獲係数Cpホー

ル捕獲係数en電子放出係数epホール放出係数)

電子捕獲係数とホール捕獲係数はそれぞれ Cn=σnvthnCp=σpvthp(σn電子の捕獲断面積

σpホールの捕獲断面積vthn電子の熱平衡速度vthpホールの熱平衡速度)で表せるま

た熱平衡速度は 3kT2=m ve thn22=mpvthp22 である式 1~4 をまとめて整理すると

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (5)

となる

つぎに熱平衡状態(全てのフェルミ準位EFが一致)で時間変化がないときについて考え

るまずトラップの電子占有率はフェルミ分布となるとして

46

minus

+=

kTEE

fFT

T

exp1

1 (6)

(ETトラップ準位)

とする伝導帯での電子密度の時間変化はトラップによる電子の捕獲と放出の 2 通りなの

TnTTnT feNfCnNdtdn

+minusminus= )1( (7)

(NTトラップ密度)

となる時間変化なしとすると dndt=0 なので enについて整理すると

T

Tnn f

fnCe minus=

1 (8)

となるここで式(8)に式(6)を代入すると

minus

+

minus

+minus

minusminus=

kTEE

kTEE

CkT

EENe

FT

FT

nFC

Cn

exp1

1

exp1

11

exp (9)

nFTFC

Cn CkT

EEkT

EENe

minus

minusminus= expexp (10)

nnTC

Cn CnCkT

EENe 1exp =

minusminus= (11)

minusminus=

kTEE

Nn TCC exp1 (12)

となりenはトラップの準位と捕獲断面積で決まることがわかる同様にして

( TpTTpT feNfCpNdtdp

minusminus= 1 ) (13)

より

47

ppVT

VT

Tpp CpC

kTEE

Nf

fpCe 1exp1

=

minusminus=

minus= (14)

minus

=kT

EENp TV

V exp1 (15)

となる

以上のことを利用して式(5)を変形するまず式(5)に式(11)と式(14)を代入すると

( ) ( TpTpTnTnT fCpfpCfCnfnC

dtdf

minus+minusminusminus= 11 11 )

)

(16)

となる時間変化なし(dfTdt=0)として fTについて整理すると

( ) ( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (17)

となりトラップの電子占有率は電子密度ホール密度の関数になる

48

謝辞

本研究の遂行にあたって終始懇切なる御指導と御鞭撻を頂きました徳島大学工学部電

気電子工学科 大野泰夫 教授に心より感謝の意を表します

本研究を進めるにあたり適切な御指導と有益なご教示を賜りました徳島大学工学部電

気電子工学科 新谷義廣 教授並びに徳島大学工学部電気電子工学科 酒井士郎 教授に深

く感謝いたします

本研究を進めるにあたり御指導を賜りました徳島大学工学部電気電子工学科 富永喜久

雄 助教授ならびに徳島大学工学部電気電子工学科 講師 直井美貴先生西野克志先生助

手 江南先生に深く感謝します

本研究を進めるにあたり多大なご尽力を賜りました文部科学技官 稲岡武氏に深く感謝

いたします

本研究を進めるにあたり御指導を賜りました徳島大学サテライトベンチャービジネス

ラボラトリー ポストドクター 敖金平氏に深く感謝します

共に議論を重ねた研究員 西薗和博氏をはじめ大野研究室ならびに新谷研究室酒井研究

室サテライトベンチャービジネスラボラトリーナイトライドセミコンダクター株式会

社の皆様に心より感謝いたします

最後に本年度で定年退官される文部科学技官 近藤俊昭氏には研究室配属時より研究だ

けでなく将来設計においても有益なご教示を賜りました近藤技官は大変な情報通でおら

れ毎日午後 5 時以降に学生室に来られては昔の電気電子工学科や学生間の恋愛状況を熱

心に語られておりました研究の合間に近藤技官の話に耳を傾けながら一服するのが大野

研究室での日課でありましたここに近藤技官のこれまでのご活躍に敬意を表すると共に

本研究を進めるにあたり多大なご尽力を賜りましたことに深く感謝します

49

参考文献

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[13] 西澤博 矢野仁之 後藤典夫 大野泰夫 表面準位を考慮した GaAs MESFET ゲート

ラグのシミュレーション 電子情報通信学会 ED 91-141 (1992)

51

著者のこれまでの研究発表

著論文

主著論文

1 菊田大悟 敖金平 大野泰夫 ldquoオープンゲート FET による AlGaNGaN HEMT 構造

の表面準位測定rdquo 信学技報 ED2002-210 (2002)

共著論文

1 Katsushi Nishino Daigo Kikuta Shiro Sakai ldquoBulk GaN growth by direct

synthesis methodrdquo Journal of Crystal Growth 237-239 pp922-925 (2002)

2 Jin-Ping Ao Daigo Kikuta Yasuo Ohno ldquoCopper-Gate AlGaNGaN HEMTs with

Low Gate Leakage Currentrdquo 信学技報 ED2002-211 (2002)

学術講演会発表 講演会名 発表年月日 題目 発表者

応用物理学

会学術講演

2002 年 9月 26 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

電子情報通

信学会 電子デバイス

研究会

2002 年 10月 10 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

52

  • プロセス手順条件
  • 素子間分離プロセス
Page 28: AlGaN/GaN HEMT 構造表面準位の電気的評価 に関する研究ohnolab.deca.jp/wp-content/lab_data/pdf_a/2003_D_Kikuta_doc.pdf · イスシミュレーションによる評価も行った。

ndash8 ndash6 ndash4 ndash2 00Vg1 [V]

ndash4Vndash6V

20

40Vg2=0V

ndash2V

Vd=01V破線理想的なホール

トラップの線

Vg1=Vg2

N-H-N 型

P-H-P 型

Id

I d [μ

A]

Vg1

図 412 両側ゲートに異なるバイアスを印

加した Id-Vg特性概念図 図 413 両側ゲートに異なるバイアスを

印加した Id-Vg 特性実測図

46 まとめ

今回オープンゲート FET を用いて AlGaNGaN HEMT 構造結晶の表面準位を評価し

たSiO2なしの場合ドレイン電流は制御できなかったSiO2ありの場合ドレイン電流

を制御できたまたSiO2ありのオープンゲート FET において 2 つのゲート電極に異なっ

た電位を印加した場合オープン部の電位は低い側の電位に支配されたこれらのことは

SiO2と AlGaN 界面にホールトラップ型の準位が存在することで説明できた

27

第5章 デバイスシミュレーションを用いた表面準位の考察

51 はじめに

第 4 章においてオープンゲート FET で開口部にホールトラップ型の表面準位が存在する

と開口部の電位がゲート電極で制御できることを推察した第 5 章ではこの推察の裏付け

としてデバイスシミュレータを用いて理論的に考察する

今回用いたデバイスシミュレータは ISE 社の DESSIS であるこのシミュレータではワ

イドバンドギャップ半導体のシミュレーションが行えるほか 3 次元のシミュレーションも

行うことができるオープンゲート FET ではドレイン電流をゲート電極と平行に流すため

3 次元のシミュレーションを行う必要がありその点で DESSIS は最適であった

52 デバイスシミュレーション

デバイスシミュレーションとは半導体デバイスの電気的特性を予測するツールである

主にデバイス構造の最適化などに用いられている結晶成長プロセス技術の成熟した Si

半導体ではイオン注入や拡散のシミュレーションができるプロセスシミュレーションから

LSI の回路シミュレーションまで一貫しておこなうことができるようになっている

デバイスシミュレーションは基本的にポアソン方程式とキャリア輸送方程式の2つを連

立して解いているまずコンタクトや界面での境界条件とキャリア分布でポアソン方程

式を解きデバイス内のポテンシャルを求めるその後各キャリアに対する輸送方程式を

このポテンシャルのもとで解くこの過程を繰り返すことで最終的な解を求めている

輸送方程式にはボルツマン輸送方程式が用いられているしかしボルツマン輸送方程

式は一般に複雑で解析的に解くことは不可能であるそこで様々な近似を行うことで解析

的に解けるようにしている近似法としては一般的にはドリフト拡散法が用いられている

この近似はキャリアの流れをドリフトと拡散で表しているこのモデルでほとんどのデバ

イスにおいてシミュレーションを行うことができるしかし今日の微細トランジスタや

GaAs などのシミュレーションにおいてはホットキャリア効果や速度オーバーシュートが

あり正確なシミュレーションを行うことができないこのような場合にはエネルギー保存

則を含めたエネルギー輸送モデル(緩和時間近似法ハイドロダイナミック法エネルギ

28

ーバランス法とほぼ同義)が使われるまた格子温度が問題になる場合には格子温度モ

デルなども取り入れられる

一方ボルツマン輸送方程式を直接シミュレーションしているものがモンテカルロ法で

あるモンテカルロ法は計算機上で与えられた条件のなかで実際にキャリアを自由に走行

させ各散乱に応じてキャリアを散乱させるその後再度キャリアを自由走行させる過程

を一定時間繰り返し最終的な解を得るこの方法はボルツマン輸送方程式を近似していな

いため近似による誤差はないが個々のキャリアについて計算を行うため膨大な時間を要す

るまたシミュレーションの精度はいかにキャリア輸送機構を計算機上に再現するかに

よって決まり高精度のシミュレーションはそれほど容易ではない

本研究ではホットキャリアや速度オーバーシュートなどの現象は起こらないと考えられ

るので最も一般的なドリフト拡散法でシミュレーションを行っている

53 シミュレーション構造

今回シミュレーションした構造を図 51 に示す結晶は AlGaNGaN HEMT 構造とし

AlGaN 層をアルミ組成比 020膜厚 30nm としGaN 層を膜厚 2μm としたAlGaNGaN

界面にはピエゾ効果による固定電荷として正の電荷を 1times1013cm-2導入したまた計算上

の収束性を上げるため AlGaNGaN 結晶ともアクセプタを計算結果に問題の出ない程度で

ある 1times1014cm-3導入してあるオープンゲート FET はチャネル長 10μmチャネル幅 5

μmゲート幅 06μmtimes2開口部幅 38μm とし開口部には SiO2を 60nm 堆積したも

のであるソースドレイン電極は直方体の側面の AlGaNGaN 界面に対向するような形

Y X

Z

Source

Gate

AlGaN

GaN

SiO2

図 51 シミュレーション構造

29

で付けてありオーミックになるように仕事関数を指定してあるゲート電極はショット

キー障壁高さが 1eV とした

54 トラップのモデル

一般に化合物半導体における界面表面準位は離散的とされているそこでシミュレー

ションの界面準位は単一の準位のものとしたトラップは電子を捕獲することで電荷中性

になるドナー型のものとホールを捕獲(電子を放出)することで電荷中性になるアクセプ

タ型のものに分類することができる今回はドナー型のトラップとしてあるまたトラッ

プの捕獲断面積は深い準位の場合原子のオーダーであるといわれているので 1times10-13cm2

としたこのようなトラップを SiO2と AlGaN 層界面に 1times1014cm-2導入してあるこれは

界面の原子のほとんどがトラップとなっている計算であるSiO2AlGaN 界面には負の電荷

を 5times1013cm-2導入しトラップの半分が電荷中性となっているとしてある

55 シミュレーション結果

シミュレーションはソースドレイン間電圧を 01V としトラップのエネルギー準位を

伝導帯から 15eV のものから 25eV のものまで変化させながらそれぞれにおいて Vgが 0

~-8V までの Id-Vg特性をシミュレーションしたその結果を図 52 に示すまず開口部

にも金属ゲートを付けた通常の FET 構造の場合しきい値が-52V 程度でありgmが 13

ndash8 ndash6 ndash4 ndash2 00

50

100

Vg [V]

I d [μ

A]

ET=150eV

220ndash250eV

200eV

Metal Gate

図 52 シミュレーション結果

(Id-Vg特性)

30

times10-5S であったgmは

dm VdL

Wg 0microεε

= (51)

(μ移動度εAlGaN の比誘電率ε0誘電率dAlGaN の膜厚Wゲート幅Lゲート

長Vdドレイン電圧)

で表されるシミュレーション結果の gmは式(51)で計算される理論値と合致しており正確

なシミュレーションがなされていると思われる

シミュレーション結果よりトラップ準位が 15~20eV のものはドレイン電流を遮断でき

ていないが 22~25eV のものはドレイン電流を遮断できており実験結果とほぼ同じ特性が

得られたもう少し詳しく解析するためにチャネル中央(ソース電極からドレイン電極へ 5

μm の位置)の断面でのバンド図を図 53 に示すゲート電圧が 0V のときトラップ準位

が 20eV25eV のもの両方ともフェルミ準位が 0V 付近で一致しているつぎにゲート電圧

31

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4ndash5ndash4ndash3ndash2ndash1012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

(b) (a)

(c) (d)

5

図 53 シミュレーション結果(バンド図) (a) ET=20eV Vg=0V (b) ET=20eV Vg=-2V (c) ET=25eV Vg=0V (d) ET=25eV Vg=-2V

が-2V のときトラップ準位が 20eV のものはゲート電極直下部のフェルミ準位は 2V 高く

なっているが開口部のフェルミ準位は 0eV で変化していないそれに対してトラップ準位

が 25eV のものは開口部のフェルミ準位もゲート電極直下部のフェルミ準位と同じように

約 2V 高くなっているまたトラップ準位が 20eV のものでは X=0644μm の場所でス

パイク状にバンドが曲がっているこれはフェルミ準位がなだらかに 0~2V に変化してい

るのに対して X=0644μm で界面準位によるピンニングにより 10V だけ急峻に変化させ

られていることによって生じているつぎに同じ断面での電子濃度分布を図 54 に示す

図 54 よりゲート電圧が 0V のときはトラップ準位が 20eV25eV のもの両方とも

AlGaNGaN 界面に 1times1020cm 3の電子が全面に存在していることがわかるゲート電圧が-

図 54 キャリア分布(Y=50μm)(a) E =20eVVg=0V

(a) (b)

(d) (c)

T

(b) ET=20eV V =-6V g

(c) E =25eV V =0V T g

(d) E =25eV V =-6V T g

32

-6V のときトラップ準位が 20eV のものはゲート電極直下では電子が存在せず空乏化して

いるが開口部には電子が存在しているトラップ準位が 25eV のものは開口部も電子が空

乏化しているそのためトラップ準位が 20eV の場合ゲート電圧を-6V にしても開口部下

での電子が存在するためドレイン電流を遮断できないそれに対してトラップ準位が 25eV

の場合開口部下の電子も空乏化するためドレイン電流が遮断される

56 まとめ

以上のことよりトラップのエネルギー準位によって開口部の表面電位がゲート電極で制

御されたりされなかったりすることが理論的にあり得るがわかったまたトラップの影

響により実験で得られた結果が説明できることを証明できた

今回のシミュレーションでは電子トラップ型とホールトラップ型の特性の差がはっきり

と現れた結果になったしかし実際には電子トラップ型とホールトラップ型はデジタル

的に分けることはできずアナログ的なものであるため電子トラップ型とホールトラップ

型の中間のような性質を持つトラップも考えられるまたシミュレーションを行うにあ

たり仮定としてトラップ密度を 1times1014cm-2入れ捕獲断面積も 1times10-13cm2と小さい値を

用いているこれらのパラメータを変えることで今回の結果とは違った特性が得られる

そのためパラメータをどのように選び決定するかは非常に重要であり今後も検討が必要で

ある

33

第6章 本研究のまとめ

本研究ではオープンゲートFETを用いてAlGaNGaN HEMT構造結晶でのSiO2AlGaN

界面を評価した

第4章においてオープンゲート FET の Id-Vg特性より SiO2パッシベーションのないオー

プンゲート FET では開口部の AlGaN 層表面電位はゲート電極によって制御されなかった

がSiO2パッシベーションのあるオープンゲート FET では開口部の表面電位がゲート電極

で制御されたこのような現象の原因として SiO2AlGaN 界面にホールトラップ型の界面

準位が存在することで説明した

第5章ではデバイスシミュレーションを行い第 4 章で述べた説明が理論的に正しいか

確かめたシミュレーションの結果より電子トラップではオープンゲート FET の開口部の

表面電位はゲート電極で制御されずホールトラップでは開口部の表面電位はゲート電極

で制御されたことを確認しドレイン電流を遮断することができたこのことより第 4 章

での考察を理論的に証明できた

以上のことより SiO2AlGaN 界面にはホールトラップ型の界面準位が存在している可能

性を示唆したまたホールトラップ型の界面準位が存在するとトランジスタの OFF 耐圧

を向上させることができるので SiO2パッシベーション膜はトランジスタの高耐圧化に利用

できると思われる

一方第 4 章で得られた測定結果は SiO2パッシベーションが理想的な絶縁膜になってい

ない場合言い換えれば導電膜になっている場合でも同様な結果が得られる特にワイド

バンドギャップ半導体の場合深い準位にフェルミ準位がピンニングされると 1times1014Ωcm

以上という非常に高抵抗となり良質な SiO2膜でさえも導電膜として見えてしまうことが

明らかになったワイドバンドギャップ半導体でのパッシベーション膜はこれまでの半導

体における考え方では通用せず今後新しい考え方が必要になると思われる

34

付録1 デバイス作製プロセス

AlGaNGaN HEMT 構造結晶での基本的なデバイス作製プロセスをここで述べるデバ

イス作製の大まかな流れは図1のようになるまず個々の素子を電気的に分離を行うた

めに RIE(Reactive Ion Etching)法で結晶を削り落とし素子間分離を行うつぎにオーミ

ック電極を形成するため TiAl を EB 蒸着法で蒸着しアニールを行う続いてパッシベー

ション膜を堆積させ最後にショットキー電極として EB 蒸着法で NiAu を蒸着する

それぞれのプロセス工程での代表的なプロセス条件を表1に示す

ゲート電極形成

パッシベーション膜堆積

素子間分離

オーミック電極形成

図 1 プロセスフロー

35

表1 プロセス工程(手順と条件)

プロセス工程 プロセス手順条件

1 サンプル へき開

素子間分離プロセス

1 サンプルクリーニング アセトン煮沸3min

超音波洗浄(アセトン)3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

2 メサ用フォトリソグラフィー HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

3 ドライエッチング RIEガス BCl3 20SCCM

出力52W

エッチング時間25minutes

2

4 レジスト除去 アセトン煮沸超音波洗浄

(必要に応じて)リムーバ原液煮沸 3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

オーミック電極形成 3

1 サンプルクリーニング 21 と同じ

36

2 オーミック電極用フォトリソグラ

フィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ti=200ÅAl=2000Å

4 リフトオフ アセトン煮沸3min

超音波洗浄3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブロー

5 熱処理 電気炉650 10min N2雰囲気

パッシベーション膜堆積 4

1 サンプルクリーニング 21 と同じ

37

2 パッシベーション膜用フォトリソ

グラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

純水クリーニングリンス

窒素ブロー

3 パッシベーション膜堆積 EB 蒸着SiO2600Å

4 リフトオフ 34 と同じ

ショットキー電極形成

1 サンプルクリーニング 21 と同じ

2 ショットキー電極用フォトリソグ

ラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)5000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ni=500Å

抵抗加熱蒸着Au=500Å

5

4 リフトオフ 34 と同じ

38

付録2 C-V 特性およびキャリアプロファイル

C-V 測定には通常ショットキーダイオードが使われるショットキーダイオードの断面

図を図1に示すC-V 測定において測定対象の回路モデルはコンデンサと抵抗が並列にな

っている(図 2)そのためオーミック電極からショットキー電極直下までのアクセス抵抗は

誤差になるので電極間隔はできるだけ小さいほうが良い測定は印加した交流電圧信号と

電流の振幅位相差より容量成分と抵抗成分を測定しているAlGaNGaN HEMT 構造の

場合AlGaN 層が絶縁体の働きをするのでゼロバイアスでの容量は AlGaN 層の膜厚と電

極面積AlGaN 層の誘電率で決まる以下にゼロバイアスでの n-GaN と AlGaNGaN

HEMT 結晶での容量を示す

(ⅰ) n-GaN の場合

minus=

=

qkTV

qNt

tS

C

biD

GaNdepletion

depletion

GaN

0

0

2 εε

εε

ただし

(1)

(ⅱ) AlGaNGaN HEMT 構造の場合

AlGaN

AlGaN

tS

C 0εε= (2)

(C容量ε0真空の誘電率εGaNGaN の誘電率εAlGaNAlGaN の誘電率S電極面積

t t tdeple ion空乏層厚さ AlGaNAlGaN 層厚さq電子電荷NDドナー濃度Vbiビルトイン電

圧kボルツマン定数T温度)

Y G

39

C-V Meter ショットキー電極

オーミック電極

C

空乏層 アクセス抵抗

図 2 等価回路図 n型半導体

図 1 断面図

n-GaN の場合S=100times100μm2Vbi=10VND=1times1017cm-3のときt tideple on=100nm と

なり C=8pF 程度となる

C-V 測定を行うとショットキー電極直下部のキャリア濃度を求めることができるつぎ

にその原理を述べる

ドナー濃度を一定としウェハ面で深さ方向の 1 次元で解析をするとまずポアソンの

方程式より

εDqN

dyVd

minus=2

2

(3)

となる

式(3)を解くために境界条件を

VWVdydV

V

Wy

==

=

=

)(0

0)0(

(4)

とするこの条件で式(3)を解くと

yWqNyqNV DD

εε+minus= 2

2 (5)

となるよって空乏層幅 W は

minusminus=

qkTVV

qNW bi

D

ε2 (6)

となるこの空乏層の単位面積あたりの容量は

minusminus

==

qkTVV

qNW

C

bi

D

2

εε (7)

minusminus=

qkTVV

qNC biDε

212 (8)

となり1C2-V 特性の傾きからドナー濃度がわかる

つぎにドナー濃度が一定でない場合を考える微小領域では式(8)が成り立つとすると

40

DqNdVC

d

ε2

12

minus=

(9)

と書くことができるので 1C2を V で微分することよりドナー濃度がわかるまた空乏層

端は式(7)より W=εC なので微小領域の表面からの深さがわかるこの深さ情報とドナー

濃度情報よりキャリアプロファイルが作成できる

d(1C2)dV

1C2 ND[cm-3]

Depth[nm] Vg

図 3 1C2-Vg プロット図 図 4 キャリアプロファイル

41

付録 3 TLM 法とコンタクト抵抗

コンタクト抵抗を測定するにはクロスケルビン法や TLM(Transmission Line Model)法

が用いられるプロセス技術の確立していない GaN 系半導体ではプロセスが容易な TLM

法がよく用いられている

TLM 法の代表的はマスクパターンを図1に示すTLM 法では電極間隔を変化させなが

ら各電極間での抵抗値を調べることでシート抵抗(RS)とコンタクト抵抗(RC)が求められる

その原理を以下に示す

各電極間の等価回路モデルは図2のようになる電極間の抵抗は距離(L)に比例し幅(W)

に反比例するまたコンタクト抵抗は電極幅に反比例すると考えられるそのため測定

される抵抗(R)は

WR

WLR

R CS 2+= (1)

となる式1より L を x 軸R を y 軸にプロットするとy 軸切片が2RCW となり RCが

計算できるまた傾きから RSがわかる(図 3)

5μm 10μm 15μm 20μm 25μm 30μm

100μm

図1 TLM マスクパターン

切片=2RCW

傾き=RsW

測定値 線形近似

電極

RS RC RC

R

半導体基板 図 2 等価回路モデル

0 L

図 3 L-R プロット図

42

MOSFET 等の電子デバイスでは電流はウェハを横方向に流れるそのためコンタクト抵

抗は電極の幅にのみ依存すると考えているしかし物性的にはコンタクト抵抗は面積に

依存すると考える方が妥当であるそこでコンタクト抵抗が面積と電極幅にどのように影

[

0[V]一定としてい

る図 4 の微小区間の等価回路は図 5 のようになるこの等価回路より

響を受けるかを考える

電極のモデルを図 4 に示す電極は幅 W cm]とし電極の単位面積あたりの抵抗をρC[Ω

cm2]とするまた半導体のシート抵抗を RS[Ω]として電極の電位を V

)(xS IW

dxRdV = (2)

)(xVWdI =C dxρ

(3)

となる式変形すると

)(xS I

WR

dxdV

= (4)

)(xVWdI=

Cdx ρ (5)

式(4)をxで微分すると

ρc [Ωcm2]

Rs [Ω]

V0 [V] 電極 W [mm]

図 4 FET の電極モデル(2 次元)

半導体

43

dI

+x 方向

V(x)+dV ρc (Wdx) V(x)

Rs dxW I(x)-dI I(x)

図 5 微小区間での回路図

)(2

2

xS I

WR

dxVd= (4rsquo)

式(4rsquo)に式(5)を代入すると

)(2

2

xC

S VR

dxVd

ρ= (6)

γ2=Rsρcとすると xx BeAexV γγ += minus)( (7)

xrarr-infinで V(x)=0x=0 で V=V0より A=0B=V0 よって式(7)は xeVxV γ

0)( = (8)

となるまた I(x)については式(5)より

x

c

eVWdxdI γ

ρ 0= (9)

x

c

eVWxI γ

γρ 0)( = (10)

式(8)(10)より x=0 での抵抗 R は

WRR

W

WVWV

xIxVR

cs

c

sc

c

c

ρρ

ρ

γρ

γρ

==

===

0

0

)()(

(11)

44

となるよって電極の抵抗は W に反比例するそのため電極幅で規格化したものをコン

タクト抵抗とし

CSC RR ρ= [Ωmm] (12)

で定義するまた式(12)よりコンタクト抵抗はシート抵抗のルートに比例するのでシート抵

抗が大きいとコンタクト抵抗も悪く見える

45

付録 4 時間変化なしの場合の電子占有率(fT)の導出

トラップの電荷捕獲放出過程は伝導帯電子を捕獲する(e-capture)伝導帯に電子を放

出する(e-emit)価電子帯のホールを捕獲する(p-capture)価電子帯にホールを放出する

(p-emit)の 4 種類が考えられるそれぞれの反応速度は以下の 4 つの式で与えられる

(ⅰ) e-capture

)1( TnT fnC

dtdf

minus= (1)

(ⅱ) e-emit

TnT fe

dtdf

minus= (2)

(ⅲ) p-capture

TpT fpC

dtdf

minus= (3) (iv) ホール放出 (iii) ホール捕獲

(i) 電子捕獲 (ii) 電子放出

ホール

電子

トラップ

(ⅳ) p-emit

)1( TpT fe

dtdf

minus= (4)

(fTトラップの電子占有率t時刻n電子密度pホール密度Cn電子捕獲係数Cpホー

ル捕獲係数en電子放出係数epホール放出係数)

電子捕獲係数とホール捕獲係数はそれぞれ Cn=σnvthnCp=σpvthp(σn電子の捕獲断面積

σpホールの捕獲断面積vthn電子の熱平衡速度vthpホールの熱平衡速度)で表せるま

た熱平衡速度は 3kT2=m ve thn22=mpvthp22 である式 1~4 をまとめて整理すると

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (5)

となる

つぎに熱平衡状態(全てのフェルミ準位EFが一致)で時間変化がないときについて考え

るまずトラップの電子占有率はフェルミ分布となるとして

46

minus

+=

kTEE

fFT

T

exp1

1 (6)

(ETトラップ準位)

とする伝導帯での電子密度の時間変化はトラップによる電子の捕獲と放出の 2 通りなの

TnTTnT feNfCnNdtdn

+minusminus= )1( (7)

(NTトラップ密度)

となる時間変化なしとすると dndt=0 なので enについて整理すると

T

Tnn f

fnCe minus=

1 (8)

となるここで式(8)に式(6)を代入すると

minus

+

minus

+minus

minusminus=

kTEE

kTEE

CkT

EENe

FT

FT

nFC

Cn

exp1

1

exp1

11

exp (9)

nFTFC

Cn CkT

EEkT

EENe

minus

minusminus= expexp (10)

nnTC

Cn CnCkT

EENe 1exp =

minusminus= (11)

minusminus=

kTEE

Nn TCC exp1 (12)

となりenはトラップの準位と捕獲断面積で決まることがわかる同様にして

( TpTTpT feNfCpNdtdp

minusminus= 1 ) (13)

より

47

ppVT

VT

Tpp CpC

kTEE

Nf

fpCe 1exp1

=

minusminus=

minus= (14)

minus

=kT

EENp TV

V exp1 (15)

となる

以上のことを利用して式(5)を変形するまず式(5)に式(11)と式(14)を代入すると

( ) ( TpTpTnTnT fCpfpCfCnfnC

dtdf

minus+minusminusminus= 11 11 )

)

(16)

となる時間変化なし(dfTdt=0)として fTについて整理すると

( ) ( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (17)

となりトラップの電子占有率は電子密度ホール密度の関数になる

48

謝辞

本研究の遂行にあたって終始懇切なる御指導と御鞭撻を頂きました徳島大学工学部電

気電子工学科 大野泰夫 教授に心より感謝の意を表します

本研究を進めるにあたり適切な御指導と有益なご教示を賜りました徳島大学工学部電

気電子工学科 新谷義廣 教授並びに徳島大学工学部電気電子工学科 酒井士郎 教授に深

く感謝いたします

本研究を進めるにあたり御指導を賜りました徳島大学工学部電気電子工学科 富永喜久

雄 助教授ならびに徳島大学工学部電気電子工学科 講師 直井美貴先生西野克志先生助

手 江南先生に深く感謝します

本研究を進めるにあたり多大なご尽力を賜りました文部科学技官 稲岡武氏に深く感謝

いたします

本研究を進めるにあたり御指導を賜りました徳島大学サテライトベンチャービジネス

ラボラトリー ポストドクター 敖金平氏に深く感謝します

共に議論を重ねた研究員 西薗和博氏をはじめ大野研究室ならびに新谷研究室酒井研究

室サテライトベンチャービジネスラボラトリーナイトライドセミコンダクター株式会

社の皆様に心より感謝いたします

最後に本年度で定年退官される文部科学技官 近藤俊昭氏には研究室配属時より研究だ

けでなく将来設計においても有益なご教示を賜りました近藤技官は大変な情報通でおら

れ毎日午後 5 時以降に学生室に来られては昔の電気電子工学科や学生間の恋愛状況を熱

心に語られておりました研究の合間に近藤技官の話に耳を傾けながら一服するのが大野

研究室での日課でありましたここに近藤技官のこれまでのご活躍に敬意を表すると共に

本研究を進めるにあたり多大なご尽力を賜りましたことに深く感謝します

49

参考文献

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Voltage in Power GaAs MESFETs Based on Accurate Simulation Scheme 1998

IEEE International Ele tron Devices Mee ing (IEDM) Technical Dige t pp71-74

(1998)

c t s

[11] 奥村次徳 半導体評価技術 河東田隆(編) pp43-44 産業図書 1989

[12] Y Ohno P Francis M Nogome and Y Takahashi Surface-States Effects on GaAs

FET Electrical Performance IEEE Transactions on Electron Devices 46

p214-219 (1999)

[13] 西澤博 矢野仁之 後藤典夫 大野泰夫 表面準位を考慮した GaAs MESFET ゲート

ラグのシミュレーション 電子情報通信学会 ED 91-141 (1992)

51

著者のこれまでの研究発表

著論文

主著論文

1 菊田大悟 敖金平 大野泰夫 ldquoオープンゲート FET による AlGaNGaN HEMT 構造

の表面準位測定rdquo 信学技報 ED2002-210 (2002)

共著論文

1 Katsushi Nishino Daigo Kikuta Shiro Sakai ldquoBulk GaN growth by direct

synthesis methodrdquo Journal of Crystal Growth 237-239 pp922-925 (2002)

2 Jin-Ping Ao Daigo Kikuta Yasuo Ohno ldquoCopper-Gate AlGaNGaN HEMTs with

Low Gate Leakage Currentrdquo 信学技報 ED2002-211 (2002)

学術講演会発表 講演会名 発表年月日 題目 発表者

応用物理学

会学術講演

2002 年 9月 26 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

電子情報通

信学会 電子デバイス

研究会

2002 年 10月 10 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

52

  • プロセス手順条件
  • 素子間分離プロセス
Page 29: AlGaN/GaN HEMT 構造表面準位の電気的評価 に関する研究ohnolab.deca.jp/wp-content/lab_data/pdf_a/2003_D_Kikuta_doc.pdf · イスシミュレーションによる評価も行った。

第5章 デバイスシミュレーションを用いた表面準位の考察

51 はじめに

第 4 章においてオープンゲート FET で開口部にホールトラップ型の表面準位が存在する

と開口部の電位がゲート電極で制御できることを推察した第 5 章ではこの推察の裏付け

としてデバイスシミュレータを用いて理論的に考察する

今回用いたデバイスシミュレータは ISE 社の DESSIS であるこのシミュレータではワ

イドバンドギャップ半導体のシミュレーションが行えるほか 3 次元のシミュレーションも

行うことができるオープンゲート FET ではドレイン電流をゲート電極と平行に流すため

3 次元のシミュレーションを行う必要がありその点で DESSIS は最適であった

52 デバイスシミュレーション

デバイスシミュレーションとは半導体デバイスの電気的特性を予測するツールである

主にデバイス構造の最適化などに用いられている結晶成長プロセス技術の成熟した Si

半導体ではイオン注入や拡散のシミュレーションができるプロセスシミュレーションから

LSI の回路シミュレーションまで一貫しておこなうことができるようになっている

デバイスシミュレーションは基本的にポアソン方程式とキャリア輸送方程式の2つを連

立して解いているまずコンタクトや界面での境界条件とキャリア分布でポアソン方程

式を解きデバイス内のポテンシャルを求めるその後各キャリアに対する輸送方程式を

このポテンシャルのもとで解くこの過程を繰り返すことで最終的な解を求めている

輸送方程式にはボルツマン輸送方程式が用いられているしかしボルツマン輸送方程

式は一般に複雑で解析的に解くことは不可能であるそこで様々な近似を行うことで解析

的に解けるようにしている近似法としては一般的にはドリフト拡散法が用いられている

この近似はキャリアの流れをドリフトと拡散で表しているこのモデルでほとんどのデバ

イスにおいてシミュレーションを行うことができるしかし今日の微細トランジスタや

GaAs などのシミュレーションにおいてはホットキャリア効果や速度オーバーシュートが

あり正確なシミュレーションを行うことができないこのような場合にはエネルギー保存

則を含めたエネルギー輸送モデル(緩和時間近似法ハイドロダイナミック法エネルギ

28

ーバランス法とほぼ同義)が使われるまた格子温度が問題になる場合には格子温度モ

デルなども取り入れられる

一方ボルツマン輸送方程式を直接シミュレーションしているものがモンテカルロ法で

あるモンテカルロ法は計算機上で与えられた条件のなかで実際にキャリアを自由に走行

させ各散乱に応じてキャリアを散乱させるその後再度キャリアを自由走行させる過程

を一定時間繰り返し最終的な解を得るこの方法はボルツマン輸送方程式を近似していな

いため近似による誤差はないが個々のキャリアについて計算を行うため膨大な時間を要す

るまたシミュレーションの精度はいかにキャリア輸送機構を計算機上に再現するかに

よって決まり高精度のシミュレーションはそれほど容易ではない

本研究ではホットキャリアや速度オーバーシュートなどの現象は起こらないと考えられ

るので最も一般的なドリフト拡散法でシミュレーションを行っている

53 シミュレーション構造

今回シミュレーションした構造を図 51 に示す結晶は AlGaNGaN HEMT 構造とし

AlGaN 層をアルミ組成比 020膜厚 30nm としGaN 層を膜厚 2μm としたAlGaNGaN

界面にはピエゾ効果による固定電荷として正の電荷を 1times1013cm-2導入したまた計算上

の収束性を上げるため AlGaNGaN 結晶ともアクセプタを計算結果に問題の出ない程度で

ある 1times1014cm-3導入してあるオープンゲート FET はチャネル長 10μmチャネル幅 5

μmゲート幅 06μmtimes2開口部幅 38μm とし開口部には SiO2を 60nm 堆積したも

のであるソースドレイン電極は直方体の側面の AlGaNGaN 界面に対向するような形

Y X

Z

Source

Gate

AlGaN

GaN

SiO2

図 51 シミュレーション構造

29

で付けてありオーミックになるように仕事関数を指定してあるゲート電極はショット

キー障壁高さが 1eV とした

54 トラップのモデル

一般に化合物半導体における界面表面準位は離散的とされているそこでシミュレー

ションの界面準位は単一の準位のものとしたトラップは電子を捕獲することで電荷中性

になるドナー型のものとホールを捕獲(電子を放出)することで電荷中性になるアクセプ

タ型のものに分類することができる今回はドナー型のトラップとしてあるまたトラッ

プの捕獲断面積は深い準位の場合原子のオーダーであるといわれているので 1times10-13cm2

としたこのようなトラップを SiO2と AlGaN 層界面に 1times1014cm-2導入してあるこれは

界面の原子のほとんどがトラップとなっている計算であるSiO2AlGaN 界面には負の電荷

を 5times1013cm-2導入しトラップの半分が電荷中性となっているとしてある

55 シミュレーション結果

シミュレーションはソースドレイン間電圧を 01V としトラップのエネルギー準位を

伝導帯から 15eV のものから 25eV のものまで変化させながらそれぞれにおいて Vgが 0

~-8V までの Id-Vg特性をシミュレーションしたその結果を図 52 に示すまず開口部

にも金属ゲートを付けた通常の FET 構造の場合しきい値が-52V 程度でありgmが 13

ndash8 ndash6 ndash4 ndash2 00

50

100

Vg [V]

I d [μ

A]

ET=150eV

220ndash250eV

200eV

Metal Gate

図 52 シミュレーション結果

(Id-Vg特性)

30

times10-5S であったgmは

dm VdL

Wg 0microεε

= (51)

(μ移動度εAlGaN の比誘電率ε0誘電率dAlGaN の膜厚Wゲート幅Lゲート

長Vdドレイン電圧)

で表されるシミュレーション結果の gmは式(51)で計算される理論値と合致しており正確

なシミュレーションがなされていると思われる

シミュレーション結果よりトラップ準位が 15~20eV のものはドレイン電流を遮断でき

ていないが 22~25eV のものはドレイン電流を遮断できており実験結果とほぼ同じ特性が

得られたもう少し詳しく解析するためにチャネル中央(ソース電極からドレイン電極へ 5

μm の位置)の断面でのバンド図を図 53 に示すゲート電圧が 0V のときトラップ準位

が 20eV25eV のもの両方ともフェルミ準位が 0V 付近で一致しているつぎにゲート電圧

31

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4ndash5ndash4ndash3ndash2ndash1012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

(b) (a)

(c) (d)

5

図 53 シミュレーション結果(バンド図) (a) ET=20eV Vg=0V (b) ET=20eV Vg=-2V (c) ET=25eV Vg=0V (d) ET=25eV Vg=-2V

が-2V のときトラップ準位が 20eV のものはゲート電極直下部のフェルミ準位は 2V 高く

なっているが開口部のフェルミ準位は 0eV で変化していないそれに対してトラップ準位

が 25eV のものは開口部のフェルミ準位もゲート電極直下部のフェルミ準位と同じように

約 2V 高くなっているまたトラップ準位が 20eV のものでは X=0644μm の場所でス

パイク状にバンドが曲がっているこれはフェルミ準位がなだらかに 0~2V に変化してい

るのに対して X=0644μm で界面準位によるピンニングにより 10V だけ急峻に変化させ

られていることによって生じているつぎに同じ断面での電子濃度分布を図 54 に示す

図 54 よりゲート電圧が 0V のときはトラップ準位が 20eV25eV のもの両方とも

AlGaNGaN 界面に 1times1020cm 3の電子が全面に存在していることがわかるゲート電圧が-

図 54 キャリア分布(Y=50μm)(a) E =20eVVg=0V

(a) (b)

(d) (c)

T

(b) ET=20eV V =-6V g

(c) E =25eV V =0V T g

(d) E =25eV V =-6V T g

32

-6V のときトラップ準位が 20eV のものはゲート電極直下では電子が存在せず空乏化して

いるが開口部には電子が存在しているトラップ準位が 25eV のものは開口部も電子が空

乏化しているそのためトラップ準位が 20eV の場合ゲート電圧を-6V にしても開口部下

での電子が存在するためドレイン電流を遮断できないそれに対してトラップ準位が 25eV

の場合開口部下の電子も空乏化するためドレイン電流が遮断される

56 まとめ

以上のことよりトラップのエネルギー準位によって開口部の表面電位がゲート電極で制

御されたりされなかったりすることが理論的にあり得るがわかったまたトラップの影

響により実験で得られた結果が説明できることを証明できた

今回のシミュレーションでは電子トラップ型とホールトラップ型の特性の差がはっきり

と現れた結果になったしかし実際には電子トラップ型とホールトラップ型はデジタル

的に分けることはできずアナログ的なものであるため電子トラップ型とホールトラップ

型の中間のような性質を持つトラップも考えられるまたシミュレーションを行うにあ

たり仮定としてトラップ密度を 1times1014cm-2入れ捕獲断面積も 1times10-13cm2と小さい値を

用いているこれらのパラメータを変えることで今回の結果とは違った特性が得られる

そのためパラメータをどのように選び決定するかは非常に重要であり今後も検討が必要で

ある

33

第6章 本研究のまとめ

本研究ではオープンゲートFETを用いてAlGaNGaN HEMT構造結晶でのSiO2AlGaN

界面を評価した

第4章においてオープンゲート FET の Id-Vg特性より SiO2パッシベーションのないオー

プンゲート FET では開口部の AlGaN 層表面電位はゲート電極によって制御されなかった

がSiO2パッシベーションのあるオープンゲート FET では開口部の表面電位がゲート電極

で制御されたこのような現象の原因として SiO2AlGaN 界面にホールトラップ型の界面

準位が存在することで説明した

第5章ではデバイスシミュレーションを行い第 4 章で述べた説明が理論的に正しいか

確かめたシミュレーションの結果より電子トラップではオープンゲート FET の開口部の

表面電位はゲート電極で制御されずホールトラップでは開口部の表面電位はゲート電極

で制御されたことを確認しドレイン電流を遮断することができたこのことより第 4 章

での考察を理論的に証明できた

以上のことより SiO2AlGaN 界面にはホールトラップ型の界面準位が存在している可能

性を示唆したまたホールトラップ型の界面準位が存在するとトランジスタの OFF 耐圧

を向上させることができるので SiO2パッシベーション膜はトランジスタの高耐圧化に利用

できると思われる

一方第 4 章で得られた測定結果は SiO2パッシベーションが理想的な絶縁膜になってい

ない場合言い換えれば導電膜になっている場合でも同様な結果が得られる特にワイド

バンドギャップ半導体の場合深い準位にフェルミ準位がピンニングされると 1times1014Ωcm

以上という非常に高抵抗となり良質な SiO2膜でさえも導電膜として見えてしまうことが

明らかになったワイドバンドギャップ半導体でのパッシベーション膜はこれまでの半導

体における考え方では通用せず今後新しい考え方が必要になると思われる

34

付録1 デバイス作製プロセス

AlGaNGaN HEMT 構造結晶での基本的なデバイス作製プロセスをここで述べるデバ

イス作製の大まかな流れは図1のようになるまず個々の素子を電気的に分離を行うた

めに RIE(Reactive Ion Etching)法で結晶を削り落とし素子間分離を行うつぎにオーミ

ック電極を形成するため TiAl を EB 蒸着法で蒸着しアニールを行う続いてパッシベー

ション膜を堆積させ最後にショットキー電極として EB 蒸着法で NiAu を蒸着する

それぞれのプロセス工程での代表的なプロセス条件を表1に示す

ゲート電極形成

パッシベーション膜堆積

素子間分離

オーミック電極形成

図 1 プロセスフロー

35

表1 プロセス工程(手順と条件)

プロセス工程 プロセス手順条件

1 サンプル へき開

素子間分離プロセス

1 サンプルクリーニング アセトン煮沸3min

超音波洗浄(アセトン)3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

2 メサ用フォトリソグラフィー HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

3 ドライエッチング RIEガス BCl3 20SCCM

出力52W

エッチング時間25minutes

2

4 レジスト除去 アセトン煮沸超音波洗浄

(必要に応じて)リムーバ原液煮沸 3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

オーミック電極形成 3

1 サンプルクリーニング 21 と同じ

36

2 オーミック電極用フォトリソグラ

フィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ti=200ÅAl=2000Å

4 リフトオフ アセトン煮沸3min

超音波洗浄3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブロー

5 熱処理 電気炉650 10min N2雰囲気

パッシベーション膜堆積 4

1 サンプルクリーニング 21 と同じ

37

2 パッシベーション膜用フォトリソ

グラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

純水クリーニングリンス

窒素ブロー

3 パッシベーション膜堆積 EB 蒸着SiO2600Å

4 リフトオフ 34 と同じ

ショットキー電極形成

1 サンプルクリーニング 21 と同じ

2 ショットキー電極用フォトリソグ

ラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)5000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ni=500Å

抵抗加熱蒸着Au=500Å

5

4 リフトオフ 34 と同じ

38

付録2 C-V 特性およびキャリアプロファイル

C-V 測定には通常ショットキーダイオードが使われるショットキーダイオードの断面

図を図1に示すC-V 測定において測定対象の回路モデルはコンデンサと抵抗が並列にな

っている(図 2)そのためオーミック電極からショットキー電極直下までのアクセス抵抗は

誤差になるので電極間隔はできるだけ小さいほうが良い測定は印加した交流電圧信号と

電流の振幅位相差より容量成分と抵抗成分を測定しているAlGaNGaN HEMT 構造の

場合AlGaN 層が絶縁体の働きをするのでゼロバイアスでの容量は AlGaN 層の膜厚と電

極面積AlGaN 層の誘電率で決まる以下にゼロバイアスでの n-GaN と AlGaNGaN

HEMT 結晶での容量を示す

(ⅰ) n-GaN の場合

minus=

=

qkTV

qNt

tS

C

biD

GaNdepletion

depletion

GaN

0

0

2 εε

εε

ただし

(1)

(ⅱ) AlGaNGaN HEMT 構造の場合

AlGaN

AlGaN

tS

C 0εε= (2)

(C容量ε0真空の誘電率εGaNGaN の誘電率εAlGaNAlGaN の誘電率S電極面積

t t tdeple ion空乏層厚さ AlGaNAlGaN 層厚さq電子電荷NDドナー濃度Vbiビルトイン電

圧kボルツマン定数T温度)

Y G

39

C-V Meter ショットキー電極

オーミック電極

C

空乏層 アクセス抵抗

図 2 等価回路図 n型半導体

図 1 断面図

n-GaN の場合S=100times100μm2Vbi=10VND=1times1017cm-3のときt tideple on=100nm と

なり C=8pF 程度となる

C-V 測定を行うとショットキー電極直下部のキャリア濃度を求めることができるつぎ

にその原理を述べる

ドナー濃度を一定としウェハ面で深さ方向の 1 次元で解析をするとまずポアソンの

方程式より

εDqN

dyVd

minus=2

2

(3)

となる

式(3)を解くために境界条件を

VWVdydV

V

Wy

==

=

=

)(0

0)0(

(4)

とするこの条件で式(3)を解くと

yWqNyqNV DD

εε+minus= 2

2 (5)

となるよって空乏層幅 W は

minusminus=

qkTVV

qNW bi

D

ε2 (6)

となるこの空乏層の単位面積あたりの容量は

minusminus

==

qkTVV

qNW

C

bi

D

2

εε (7)

minusminus=

qkTVV

qNC biDε

212 (8)

となり1C2-V 特性の傾きからドナー濃度がわかる

つぎにドナー濃度が一定でない場合を考える微小領域では式(8)が成り立つとすると

40

DqNdVC

d

ε2

12

minus=

(9)

と書くことができるので 1C2を V で微分することよりドナー濃度がわかるまた空乏層

端は式(7)より W=εC なので微小領域の表面からの深さがわかるこの深さ情報とドナー

濃度情報よりキャリアプロファイルが作成できる

d(1C2)dV

1C2 ND[cm-3]

Depth[nm] Vg

図 3 1C2-Vg プロット図 図 4 キャリアプロファイル

41

付録 3 TLM 法とコンタクト抵抗

コンタクト抵抗を測定するにはクロスケルビン法や TLM(Transmission Line Model)法

が用いられるプロセス技術の確立していない GaN 系半導体ではプロセスが容易な TLM

法がよく用いられている

TLM 法の代表的はマスクパターンを図1に示すTLM 法では電極間隔を変化させなが

ら各電極間での抵抗値を調べることでシート抵抗(RS)とコンタクト抵抗(RC)が求められる

その原理を以下に示す

各電極間の等価回路モデルは図2のようになる電極間の抵抗は距離(L)に比例し幅(W)

に反比例するまたコンタクト抵抗は電極幅に反比例すると考えられるそのため測定

される抵抗(R)は

WR

WLR

R CS 2+= (1)

となる式1より L を x 軸R を y 軸にプロットするとy 軸切片が2RCW となり RCが

計算できるまた傾きから RSがわかる(図 3)

5μm 10μm 15μm 20μm 25μm 30μm

100μm

図1 TLM マスクパターン

切片=2RCW

傾き=RsW

測定値 線形近似

電極

RS RC RC

R

半導体基板 図 2 等価回路モデル

0 L

図 3 L-R プロット図

42

MOSFET 等の電子デバイスでは電流はウェハを横方向に流れるそのためコンタクト抵

抗は電極の幅にのみ依存すると考えているしかし物性的にはコンタクト抵抗は面積に

依存すると考える方が妥当であるそこでコンタクト抵抗が面積と電極幅にどのように影

[

0[V]一定としてい

る図 4 の微小区間の等価回路は図 5 のようになるこの等価回路より

響を受けるかを考える

電極のモデルを図 4 に示す電極は幅 W cm]とし電極の単位面積あたりの抵抗をρC[Ω

cm2]とするまた半導体のシート抵抗を RS[Ω]として電極の電位を V

)(xS IW

dxRdV = (2)

)(xVWdI =C dxρ

(3)

となる式変形すると

)(xS I

WR

dxdV

= (4)

)(xVWdI=

Cdx ρ (5)

式(4)をxで微分すると

ρc [Ωcm2]

Rs [Ω]

V0 [V] 電極 W [mm]

図 4 FET の電極モデル(2 次元)

半導体

43

dI

+x 方向

V(x)+dV ρc (Wdx) V(x)

Rs dxW I(x)-dI I(x)

図 5 微小区間での回路図

)(2

2

xS I

WR

dxVd= (4rsquo)

式(4rsquo)に式(5)を代入すると

)(2

2

xC

S VR

dxVd

ρ= (6)

γ2=Rsρcとすると xx BeAexV γγ += minus)( (7)

xrarr-infinで V(x)=0x=0 で V=V0より A=0B=V0 よって式(7)は xeVxV γ

0)( = (8)

となるまた I(x)については式(5)より

x

c

eVWdxdI γ

ρ 0= (9)

x

c

eVWxI γ

γρ 0)( = (10)

式(8)(10)より x=0 での抵抗 R は

WRR

W

WVWV

xIxVR

cs

c

sc

c

c

ρρ

ρ

γρ

γρ

==

===

0

0

)()(

(11)

44

となるよって電極の抵抗は W に反比例するそのため電極幅で規格化したものをコン

タクト抵抗とし

CSC RR ρ= [Ωmm] (12)

で定義するまた式(12)よりコンタクト抵抗はシート抵抗のルートに比例するのでシート抵

抗が大きいとコンタクト抵抗も悪く見える

45

付録 4 時間変化なしの場合の電子占有率(fT)の導出

トラップの電荷捕獲放出過程は伝導帯電子を捕獲する(e-capture)伝導帯に電子を放

出する(e-emit)価電子帯のホールを捕獲する(p-capture)価電子帯にホールを放出する

(p-emit)の 4 種類が考えられるそれぞれの反応速度は以下の 4 つの式で与えられる

(ⅰ) e-capture

)1( TnT fnC

dtdf

minus= (1)

(ⅱ) e-emit

TnT fe

dtdf

minus= (2)

(ⅲ) p-capture

TpT fpC

dtdf

minus= (3) (iv) ホール放出 (iii) ホール捕獲

(i) 電子捕獲 (ii) 電子放出

ホール

電子

トラップ

(ⅳ) p-emit

)1( TpT fe

dtdf

minus= (4)

(fTトラップの電子占有率t時刻n電子密度pホール密度Cn電子捕獲係数Cpホー

ル捕獲係数en電子放出係数epホール放出係数)

電子捕獲係数とホール捕獲係数はそれぞれ Cn=σnvthnCp=σpvthp(σn電子の捕獲断面積

σpホールの捕獲断面積vthn電子の熱平衡速度vthpホールの熱平衡速度)で表せるま

た熱平衡速度は 3kT2=m ve thn22=mpvthp22 である式 1~4 をまとめて整理すると

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (5)

となる

つぎに熱平衡状態(全てのフェルミ準位EFが一致)で時間変化がないときについて考え

るまずトラップの電子占有率はフェルミ分布となるとして

46

minus

+=

kTEE

fFT

T

exp1

1 (6)

(ETトラップ準位)

とする伝導帯での電子密度の時間変化はトラップによる電子の捕獲と放出の 2 通りなの

TnTTnT feNfCnNdtdn

+minusminus= )1( (7)

(NTトラップ密度)

となる時間変化なしとすると dndt=0 なので enについて整理すると

T

Tnn f

fnCe minus=

1 (8)

となるここで式(8)に式(6)を代入すると

minus

+

minus

+minus

minusminus=

kTEE

kTEE

CkT

EENe

FT

FT

nFC

Cn

exp1

1

exp1

11

exp (9)

nFTFC

Cn CkT

EEkT

EENe

minus

minusminus= expexp (10)

nnTC

Cn CnCkT

EENe 1exp =

minusminus= (11)

minusminus=

kTEE

Nn TCC exp1 (12)

となりenはトラップの準位と捕獲断面積で決まることがわかる同様にして

( TpTTpT feNfCpNdtdp

minusminus= 1 ) (13)

より

47

ppVT

VT

Tpp CpC

kTEE

Nf

fpCe 1exp1

=

minusminus=

minus= (14)

minus

=kT

EENp TV

V exp1 (15)

となる

以上のことを利用して式(5)を変形するまず式(5)に式(11)と式(14)を代入すると

( ) ( TpTpTnTnT fCpfpCfCnfnC

dtdf

minus+minusminusminus= 11 11 )

)

(16)

となる時間変化なし(dfTdt=0)として fTについて整理すると

( ) ( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (17)

となりトラップの電子占有率は電子密度ホール密度の関数になる

48

謝辞

本研究の遂行にあたって終始懇切なる御指導と御鞭撻を頂きました徳島大学工学部電

気電子工学科 大野泰夫 教授に心より感謝の意を表します

本研究を進めるにあたり適切な御指導と有益なご教示を賜りました徳島大学工学部電

気電子工学科 新谷義廣 教授並びに徳島大学工学部電気電子工学科 酒井士郎 教授に深

く感謝いたします

本研究を進めるにあたり御指導を賜りました徳島大学工学部電気電子工学科 富永喜久

雄 助教授ならびに徳島大学工学部電気電子工学科 講師 直井美貴先生西野克志先生助

手 江南先生に深く感謝します

本研究を進めるにあたり多大なご尽力を賜りました文部科学技官 稲岡武氏に深く感謝

いたします

本研究を進めるにあたり御指導を賜りました徳島大学サテライトベンチャービジネス

ラボラトリー ポストドクター 敖金平氏に深く感謝します

共に議論を重ねた研究員 西薗和博氏をはじめ大野研究室ならびに新谷研究室酒井研究

室サテライトベンチャービジネスラボラトリーナイトライドセミコンダクター株式会

社の皆様に心より感謝いたします

最後に本年度で定年退官される文部科学技官 近藤俊昭氏には研究室配属時より研究だ

けでなく将来設計においても有益なご教示を賜りました近藤技官は大変な情報通でおら

れ毎日午後 5 時以降に学生室に来られては昔の電気電子工学科や学生間の恋愛状況を熱

心に語られておりました研究の合間に近藤技官の話に耳を傾けながら一服するのが大野

研究室での日課でありましたここに近藤技官のこれまでのご活躍に敬意を表すると共に

本研究を進めるにあたり多大なご尽力を賜りましたことに深く感謝します

49

参考文献

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[13] 西澤博 矢野仁之 後藤典夫 大野泰夫 表面準位を考慮した GaAs MESFET ゲート

ラグのシミュレーション 電子情報通信学会 ED 91-141 (1992)

51

著者のこれまでの研究発表

著論文

主著論文

1 菊田大悟 敖金平 大野泰夫 ldquoオープンゲート FET による AlGaNGaN HEMT 構造

の表面準位測定rdquo 信学技報 ED2002-210 (2002)

共著論文

1 Katsushi Nishino Daigo Kikuta Shiro Sakai ldquoBulk GaN growth by direct

synthesis methodrdquo Journal of Crystal Growth 237-239 pp922-925 (2002)

2 Jin-Ping Ao Daigo Kikuta Yasuo Ohno ldquoCopper-Gate AlGaNGaN HEMTs with

Low Gate Leakage Currentrdquo 信学技報 ED2002-211 (2002)

学術講演会発表 講演会名 発表年月日 題目 発表者

応用物理学

会学術講演

2002 年 9月 26 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

電子情報通

信学会 電子デバイス

研究会

2002 年 10月 10 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

52

  • プロセス手順条件
  • 素子間分離プロセス
Page 30: AlGaN/GaN HEMT 構造表面準位の電気的評価 に関する研究ohnolab.deca.jp/wp-content/lab_data/pdf_a/2003_D_Kikuta_doc.pdf · イスシミュレーションによる評価も行った。

ーバランス法とほぼ同義)が使われるまた格子温度が問題になる場合には格子温度モ

デルなども取り入れられる

一方ボルツマン輸送方程式を直接シミュレーションしているものがモンテカルロ法で

あるモンテカルロ法は計算機上で与えられた条件のなかで実際にキャリアを自由に走行

させ各散乱に応じてキャリアを散乱させるその後再度キャリアを自由走行させる過程

を一定時間繰り返し最終的な解を得るこの方法はボルツマン輸送方程式を近似していな

いため近似による誤差はないが個々のキャリアについて計算を行うため膨大な時間を要す

るまたシミュレーションの精度はいかにキャリア輸送機構を計算機上に再現するかに

よって決まり高精度のシミュレーションはそれほど容易ではない

本研究ではホットキャリアや速度オーバーシュートなどの現象は起こらないと考えられ

るので最も一般的なドリフト拡散法でシミュレーションを行っている

53 シミュレーション構造

今回シミュレーションした構造を図 51 に示す結晶は AlGaNGaN HEMT 構造とし

AlGaN 層をアルミ組成比 020膜厚 30nm としGaN 層を膜厚 2μm としたAlGaNGaN

界面にはピエゾ効果による固定電荷として正の電荷を 1times1013cm-2導入したまた計算上

の収束性を上げるため AlGaNGaN 結晶ともアクセプタを計算結果に問題の出ない程度で

ある 1times1014cm-3導入してあるオープンゲート FET はチャネル長 10μmチャネル幅 5

μmゲート幅 06μmtimes2開口部幅 38μm とし開口部には SiO2を 60nm 堆積したも

のであるソースドレイン電極は直方体の側面の AlGaNGaN 界面に対向するような形

Y X

Z

Source

Gate

AlGaN

GaN

SiO2

図 51 シミュレーション構造

29

で付けてありオーミックになるように仕事関数を指定してあるゲート電極はショット

キー障壁高さが 1eV とした

54 トラップのモデル

一般に化合物半導体における界面表面準位は離散的とされているそこでシミュレー

ションの界面準位は単一の準位のものとしたトラップは電子を捕獲することで電荷中性

になるドナー型のものとホールを捕獲(電子を放出)することで電荷中性になるアクセプ

タ型のものに分類することができる今回はドナー型のトラップとしてあるまたトラッ

プの捕獲断面積は深い準位の場合原子のオーダーであるといわれているので 1times10-13cm2

としたこのようなトラップを SiO2と AlGaN 層界面に 1times1014cm-2導入してあるこれは

界面の原子のほとんどがトラップとなっている計算であるSiO2AlGaN 界面には負の電荷

を 5times1013cm-2導入しトラップの半分が電荷中性となっているとしてある

55 シミュレーション結果

シミュレーションはソースドレイン間電圧を 01V としトラップのエネルギー準位を

伝導帯から 15eV のものから 25eV のものまで変化させながらそれぞれにおいて Vgが 0

~-8V までの Id-Vg特性をシミュレーションしたその結果を図 52 に示すまず開口部

にも金属ゲートを付けた通常の FET 構造の場合しきい値が-52V 程度でありgmが 13

ndash8 ndash6 ndash4 ndash2 00

50

100

Vg [V]

I d [μ

A]

ET=150eV

220ndash250eV

200eV

Metal Gate

図 52 シミュレーション結果

(Id-Vg特性)

30

times10-5S であったgmは

dm VdL

Wg 0microεε

= (51)

(μ移動度εAlGaN の比誘電率ε0誘電率dAlGaN の膜厚Wゲート幅Lゲート

長Vdドレイン電圧)

で表されるシミュレーション結果の gmは式(51)で計算される理論値と合致しており正確

なシミュレーションがなされていると思われる

シミュレーション結果よりトラップ準位が 15~20eV のものはドレイン電流を遮断でき

ていないが 22~25eV のものはドレイン電流を遮断できており実験結果とほぼ同じ特性が

得られたもう少し詳しく解析するためにチャネル中央(ソース電極からドレイン電極へ 5

μm の位置)の断面でのバンド図を図 53 に示すゲート電圧が 0V のときトラップ準位

が 20eV25eV のもの両方ともフェルミ準位が 0V 付近で一致しているつぎにゲート電圧

31

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4ndash5ndash4ndash3ndash2ndash1012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

(b) (a)

(c) (d)

5

図 53 シミュレーション結果(バンド図) (a) ET=20eV Vg=0V (b) ET=20eV Vg=-2V (c) ET=25eV Vg=0V (d) ET=25eV Vg=-2V

が-2V のときトラップ準位が 20eV のものはゲート電極直下部のフェルミ準位は 2V 高く

なっているが開口部のフェルミ準位は 0eV で変化していないそれに対してトラップ準位

が 25eV のものは開口部のフェルミ準位もゲート電極直下部のフェルミ準位と同じように

約 2V 高くなっているまたトラップ準位が 20eV のものでは X=0644μm の場所でス

パイク状にバンドが曲がっているこれはフェルミ準位がなだらかに 0~2V に変化してい

るのに対して X=0644μm で界面準位によるピンニングにより 10V だけ急峻に変化させ

られていることによって生じているつぎに同じ断面での電子濃度分布を図 54 に示す

図 54 よりゲート電圧が 0V のときはトラップ準位が 20eV25eV のもの両方とも

AlGaNGaN 界面に 1times1020cm 3の電子が全面に存在していることがわかるゲート電圧が-

図 54 キャリア分布(Y=50μm)(a) E =20eVVg=0V

(a) (b)

(d) (c)

T

(b) ET=20eV V =-6V g

(c) E =25eV V =0V T g

(d) E =25eV V =-6V T g

32

-6V のときトラップ準位が 20eV のものはゲート電極直下では電子が存在せず空乏化して

いるが開口部には電子が存在しているトラップ準位が 25eV のものは開口部も電子が空

乏化しているそのためトラップ準位が 20eV の場合ゲート電圧を-6V にしても開口部下

での電子が存在するためドレイン電流を遮断できないそれに対してトラップ準位が 25eV

の場合開口部下の電子も空乏化するためドレイン電流が遮断される

56 まとめ

以上のことよりトラップのエネルギー準位によって開口部の表面電位がゲート電極で制

御されたりされなかったりすることが理論的にあり得るがわかったまたトラップの影

響により実験で得られた結果が説明できることを証明できた

今回のシミュレーションでは電子トラップ型とホールトラップ型の特性の差がはっきり

と現れた結果になったしかし実際には電子トラップ型とホールトラップ型はデジタル

的に分けることはできずアナログ的なものであるため電子トラップ型とホールトラップ

型の中間のような性質を持つトラップも考えられるまたシミュレーションを行うにあ

たり仮定としてトラップ密度を 1times1014cm-2入れ捕獲断面積も 1times10-13cm2と小さい値を

用いているこれらのパラメータを変えることで今回の結果とは違った特性が得られる

そのためパラメータをどのように選び決定するかは非常に重要であり今後も検討が必要で

ある

33

第6章 本研究のまとめ

本研究ではオープンゲートFETを用いてAlGaNGaN HEMT構造結晶でのSiO2AlGaN

界面を評価した

第4章においてオープンゲート FET の Id-Vg特性より SiO2パッシベーションのないオー

プンゲート FET では開口部の AlGaN 層表面電位はゲート電極によって制御されなかった

がSiO2パッシベーションのあるオープンゲート FET では開口部の表面電位がゲート電極

で制御されたこのような現象の原因として SiO2AlGaN 界面にホールトラップ型の界面

準位が存在することで説明した

第5章ではデバイスシミュレーションを行い第 4 章で述べた説明が理論的に正しいか

確かめたシミュレーションの結果より電子トラップではオープンゲート FET の開口部の

表面電位はゲート電極で制御されずホールトラップでは開口部の表面電位はゲート電極

で制御されたことを確認しドレイン電流を遮断することができたこのことより第 4 章

での考察を理論的に証明できた

以上のことより SiO2AlGaN 界面にはホールトラップ型の界面準位が存在している可能

性を示唆したまたホールトラップ型の界面準位が存在するとトランジスタの OFF 耐圧

を向上させることができるので SiO2パッシベーション膜はトランジスタの高耐圧化に利用

できると思われる

一方第 4 章で得られた測定結果は SiO2パッシベーションが理想的な絶縁膜になってい

ない場合言い換えれば導電膜になっている場合でも同様な結果が得られる特にワイド

バンドギャップ半導体の場合深い準位にフェルミ準位がピンニングされると 1times1014Ωcm

以上という非常に高抵抗となり良質な SiO2膜でさえも導電膜として見えてしまうことが

明らかになったワイドバンドギャップ半導体でのパッシベーション膜はこれまでの半導

体における考え方では通用せず今後新しい考え方が必要になると思われる

34

付録1 デバイス作製プロセス

AlGaNGaN HEMT 構造結晶での基本的なデバイス作製プロセスをここで述べるデバ

イス作製の大まかな流れは図1のようになるまず個々の素子を電気的に分離を行うた

めに RIE(Reactive Ion Etching)法で結晶を削り落とし素子間分離を行うつぎにオーミ

ック電極を形成するため TiAl を EB 蒸着法で蒸着しアニールを行う続いてパッシベー

ション膜を堆積させ最後にショットキー電極として EB 蒸着法で NiAu を蒸着する

それぞれのプロセス工程での代表的なプロセス条件を表1に示す

ゲート電極形成

パッシベーション膜堆積

素子間分離

オーミック電極形成

図 1 プロセスフロー

35

表1 プロセス工程(手順と条件)

プロセス工程 プロセス手順条件

1 サンプル へき開

素子間分離プロセス

1 サンプルクリーニング アセトン煮沸3min

超音波洗浄(アセトン)3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

2 メサ用フォトリソグラフィー HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

3 ドライエッチング RIEガス BCl3 20SCCM

出力52W

エッチング時間25minutes

2

4 レジスト除去 アセトン煮沸超音波洗浄

(必要に応じて)リムーバ原液煮沸 3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

オーミック電極形成 3

1 サンプルクリーニング 21 と同じ

36

2 オーミック電極用フォトリソグラ

フィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ti=200ÅAl=2000Å

4 リフトオフ アセトン煮沸3min

超音波洗浄3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブロー

5 熱処理 電気炉650 10min N2雰囲気

パッシベーション膜堆積 4

1 サンプルクリーニング 21 と同じ

37

2 パッシベーション膜用フォトリソ

グラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

純水クリーニングリンス

窒素ブロー

3 パッシベーション膜堆積 EB 蒸着SiO2600Å

4 リフトオフ 34 と同じ

ショットキー電極形成

1 サンプルクリーニング 21 と同じ

2 ショットキー電極用フォトリソグ

ラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)5000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ni=500Å

抵抗加熱蒸着Au=500Å

5

4 リフトオフ 34 と同じ

38

付録2 C-V 特性およびキャリアプロファイル

C-V 測定には通常ショットキーダイオードが使われるショットキーダイオードの断面

図を図1に示すC-V 測定において測定対象の回路モデルはコンデンサと抵抗が並列にな

っている(図 2)そのためオーミック電極からショットキー電極直下までのアクセス抵抗は

誤差になるので電極間隔はできるだけ小さいほうが良い測定は印加した交流電圧信号と

電流の振幅位相差より容量成分と抵抗成分を測定しているAlGaNGaN HEMT 構造の

場合AlGaN 層が絶縁体の働きをするのでゼロバイアスでの容量は AlGaN 層の膜厚と電

極面積AlGaN 層の誘電率で決まる以下にゼロバイアスでの n-GaN と AlGaNGaN

HEMT 結晶での容量を示す

(ⅰ) n-GaN の場合

minus=

=

qkTV

qNt

tS

C

biD

GaNdepletion

depletion

GaN

0

0

2 εε

εε

ただし

(1)

(ⅱ) AlGaNGaN HEMT 構造の場合

AlGaN

AlGaN

tS

C 0εε= (2)

(C容量ε0真空の誘電率εGaNGaN の誘電率εAlGaNAlGaN の誘電率S電極面積

t t tdeple ion空乏層厚さ AlGaNAlGaN 層厚さq電子電荷NDドナー濃度Vbiビルトイン電

圧kボルツマン定数T温度)

Y G

39

C-V Meter ショットキー電極

オーミック電極

C

空乏層 アクセス抵抗

図 2 等価回路図 n型半導体

図 1 断面図

n-GaN の場合S=100times100μm2Vbi=10VND=1times1017cm-3のときt tideple on=100nm と

なり C=8pF 程度となる

C-V 測定を行うとショットキー電極直下部のキャリア濃度を求めることができるつぎ

にその原理を述べる

ドナー濃度を一定としウェハ面で深さ方向の 1 次元で解析をするとまずポアソンの

方程式より

εDqN

dyVd

minus=2

2

(3)

となる

式(3)を解くために境界条件を

VWVdydV

V

Wy

==

=

=

)(0

0)0(

(4)

とするこの条件で式(3)を解くと

yWqNyqNV DD

εε+minus= 2

2 (5)

となるよって空乏層幅 W は

minusminus=

qkTVV

qNW bi

D

ε2 (6)

となるこの空乏層の単位面積あたりの容量は

minusminus

==

qkTVV

qNW

C

bi

D

2

εε (7)

minusminus=

qkTVV

qNC biDε

212 (8)

となり1C2-V 特性の傾きからドナー濃度がわかる

つぎにドナー濃度が一定でない場合を考える微小領域では式(8)が成り立つとすると

40

DqNdVC

d

ε2

12

minus=

(9)

と書くことができるので 1C2を V で微分することよりドナー濃度がわかるまた空乏層

端は式(7)より W=εC なので微小領域の表面からの深さがわかるこの深さ情報とドナー

濃度情報よりキャリアプロファイルが作成できる

d(1C2)dV

1C2 ND[cm-3]

Depth[nm] Vg

図 3 1C2-Vg プロット図 図 4 キャリアプロファイル

41

付録 3 TLM 法とコンタクト抵抗

コンタクト抵抗を測定するにはクロスケルビン法や TLM(Transmission Line Model)法

が用いられるプロセス技術の確立していない GaN 系半導体ではプロセスが容易な TLM

法がよく用いられている

TLM 法の代表的はマスクパターンを図1に示すTLM 法では電極間隔を変化させなが

ら各電極間での抵抗値を調べることでシート抵抗(RS)とコンタクト抵抗(RC)が求められる

その原理を以下に示す

各電極間の等価回路モデルは図2のようになる電極間の抵抗は距離(L)に比例し幅(W)

に反比例するまたコンタクト抵抗は電極幅に反比例すると考えられるそのため測定

される抵抗(R)は

WR

WLR

R CS 2+= (1)

となる式1より L を x 軸R を y 軸にプロットするとy 軸切片が2RCW となり RCが

計算できるまた傾きから RSがわかる(図 3)

5μm 10μm 15μm 20μm 25μm 30μm

100μm

図1 TLM マスクパターン

切片=2RCW

傾き=RsW

測定値 線形近似

電極

RS RC RC

R

半導体基板 図 2 等価回路モデル

0 L

図 3 L-R プロット図

42

MOSFET 等の電子デバイスでは電流はウェハを横方向に流れるそのためコンタクト抵

抗は電極の幅にのみ依存すると考えているしかし物性的にはコンタクト抵抗は面積に

依存すると考える方が妥当であるそこでコンタクト抵抗が面積と電極幅にどのように影

[

0[V]一定としてい

る図 4 の微小区間の等価回路は図 5 のようになるこの等価回路より

響を受けるかを考える

電極のモデルを図 4 に示す電極は幅 W cm]とし電極の単位面積あたりの抵抗をρC[Ω

cm2]とするまた半導体のシート抵抗を RS[Ω]として電極の電位を V

)(xS IW

dxRdV = (2)

)(xVWdI =C dxρ

(3)

となる式変形すると

)(xS I

WR

dxdV

= (4)

)(xVWdI=

Cdx ρ (5)

式(4)をxで微分すると

ρc [Ωcm2]

Rs [Ω]

V0 [V] 電極 W [mm]

図 4 FET の電極モデル(2 次元)

半導体

43

dI

+x 方向

V(x)+dV ρc (Wdx) V(x)

Rs dxW I(x)-dI I(x)

図 5 微小区間での回路図

)(2

2

xS I

WR

dxVd= (4rsquo)

式(4rsquo)に式(5)を代入すると

)(2

2

xC

S VR

dxVd

ρ= (6)

γ2=Rsρcとすると xx BeAexV γγ += minus)( (7)

xrarr-infinで V(x)=0x=0 で V=V0より A=0B=V0 よって式(7)は xeVxV γ

0)( = (8)

となるまた I(x)については式(5)より

x

c

eVWdxdI γ

ρ 0= (9)

x

c

eVWxI γ

γρ 0)( = (10)

式(8)(10)より x=0 での抵抗 R は

WRR

W

WVWV

xIxVR

cs

c

sc

c

c

ρρ

ρ

γρ

γρ

==

===

0

0

)()(

(11)

44

となるよって電極の抵抗は W に反比例するそのため電極幅で規格化したものをコン

タクト抵抗とし

CSC RR ρ= [Ωmm] (12)

で定義するまた式(12)よりコンタクト抵抗はシート抵抗のルートに比例するのでシート抵

抗が大きいとコンタクト抵抗も悪く見える

45

付録 4 時間変化なしの場合の電子占有率(fT)の導出

トラップの電荷捕獲放出過程は伝導帯電子を捕獲する(e-capture)伝導帯に電子を放

出する(e-emit)価電子帯のホールを捕獲する(p-capture)価電子帯にホールを放出する

(p-emit)の 4 種類が考えられるそれぞれの反応速度は以下の 4 つの式で与えられる

(ⅰ) e-capture

)1( TnT fnC

dtdf

minus= (1)

(ⅱ) e-emit

TnT fe

dtdf

minus= (2)

(ⅲ) p-capture

TpT fpC

dtdf

minus= (3) (iv) ホール放出 (iii) ホール捕獲

(i) 電子捕獲 (ii) 電子放出

ホール

電子

トラップ

(ⅳ) p-emit

)1( TpT fe

dtdf

minus= (4)

(fTトラップの電子占有率t時刻n電子密度pホール密度Cn電子捕獲係数Cpホー

ル捕獲係数en電子放出係数epホール放出係数)

電子捕獲係数とホール捕獲係数はそれぞれ Cn=σnvthnCp=σpvthp(σn電子の捕獲断面積

σpホールの捕獲断面積vthn電子の熱平衡速度vthpホールの熱平衡速度)で表せるま

た熱平衡速度は 3kT2=m ve thn22=mpvthp22 である式 1~4 をまとめて整理すると

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (5)

となる

つぎに熱平衡状態(全てのフェルミ準位EFが一致)で時間変化がないときについて考え

るまずトラップの電子占有率はフェルミ分布となるとして

46

minus

+=

kTEE

fFT

T

exp1

1 (6)

(ETトラップ準位)

とする伝導帯での電子密度の時間変化はトラップによる電子の捕獲と放出の 2 通りなの

TnTTnT feNfCnNdtdn

+minusminus= )1( (7)

(NTトラップ密度)

となる時間変化なしとすると dndt=0 なので enについて整理すると

T

Tnn f

fnCe minus=

1 (8)

となるここで式(8)に式(6)を代入すると

minus

+

minus

+minus

minusminus=

kTEE

kTEE

CkT

EENe

FT

FT

nFC

Cn

exp1

1

exp1

11

exp (9)

nFTFC

Cn CkT

EEkT

EENe

minus

minusminus= expexp (10)

nnTC

Cn CnCkT

EENe 1exp =

minusminus= (11)

minusminus=

kTEE

Nn TCC exp1 (12)

となりenはトラップの準位と捕獲断面積で決まることがわかる同様にして

( TpTTpT feNfCpNdtdp

minusminus= 1 ) (13)

より

47

ppVT

VT

Tpp CpC

kTEE

Nf

fpCe 1exp1

=

minusminus=

minus= (14)

minus

=kT

EENp TV

V exp1 (15)

となる

以上のことを利用して式(5)を変形するまず式(5)に式(11)と式(14)を代入すると

( ) ( TpTpTnTnT fCpfpCfCnfnC

dtdf

minus+minusminusminus= 11 11 )

)

(16)

となる時間変化なし(dfTdt=0)として fTについて整理すると

( ) ( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (17)

となりトラップの電子占有率は電子密度ホール密度の関数になる

48

謝辞

本研究の遂行にあたって終始懇切なる御指導と御鞭撻を頂きました徳島大学工学部電

気電子工学科 大野泰夫 教授に心より感謝の意を表します

本研究を進めるにあたり適切な御指導と有益なご教示を賜りました徳島大学工学部電

気電子工学科 新谷義廣 教授並びに徳島大学工学部電気電子工学科 酒井士郎 教授に深

く感謝いたします

本研究を進めるにあたり御指導を賜りました徳島大学工学部電気電子工学科 富永喜久

雄 助教授ならびに徳島大学工学部電気電子工学科 講師 直井美貴先生西野克志先生助

手 江南先生に深く感謝します

本研究を進めるにあたり多大なご尽力を賜りました文部科学技官 稲岡武氏に深く感謝

いたします

本研究を進めるにあたり御指導を賜りました徳島大学サテライトベンチャービジネス

ラボラトリー ポストドクター 敖金平氏に深く感謝します

共に議論を重ねた研究員 西薗和博氏をはじめ大野研究室ならびに新谷研究室酒井研究

室サテライトベンチャービジネスラボラトリーナイトライドセミコンダクター株式会

社の皆様に心より感謝いたします

最後に本年度で定年退官される文部科学技官 近藤俊昭氏には研究室配属時より研究だ

けでなく将来設計においても有益なご教示を賜りました近藤技官は大変な情報通でおら

れ毎日午後 5 時以降に学生室に来られては昔の電気電子工学科や学生間の恋愛状況を熱

心に語られておりました研究の合間に近藤技官の話に耳を傾けながら一服するのが大野

研究室での日課でありましたここに近藤技官のこれまでのご活躍に敬意を表すると共に

本研究を進めるにあたり多大なご尽力を賜りましたことに深く感謝します

49

参考文献

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[13] 西澤博 矢野仁之 後藤典夫 大野泰夫 表面準位を考慮した GaAs MESFET ゲート

ラグのシミュレーション 電子情報通信学会 ED 91-141 (1992)

51

著者のこれまでの研究発表

著論文

主著論文

1 菊田大悟 敖金平 大野泰夫 ldquoオープンゲート FET による AlGaNGaN HEMT 構造

の表面準位測定rdquo 信学技報 ED2002-210 (2002)

共著論文

1 Katsushi Nishino Daigo Kikuta Shiro Sakai ldquoBulk GaN growth by direct

synthesis methodrdquo Journal of Crystal Growth 237-239 pp922-925 (2002)

2 Jin-Ping Ao Daigo Kikuta Yasuo Ohno ldquoCopper-Gate AlGaNGaN HEMTs with

Low Gate Leakage Currentrdquo 信学技報 ED2002-211 (2002)

学術講演会発表 講演会名 発表年月日 題目 発表者

応用物理学

会学術講演

2002 年 9月 26 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

電子情報通

信学会 電子デバイス

研究会

2002 年 10月 10 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

52

  • プロセス手順条件
  • 素子間分離プロセス
Page 31: AlGaN/GaN HEMT 構造表面準位の電気的評価 に関する研究ohnolab.deca.jp/wp-content/lab_data/pdf_a/2003_D_Kikuta_doc.pdf · イスシミュレーションによる評価も行った。

で付けてありオーミックになるように仕事関数を指定してあるゲート電極はショット

キー障壁高さが 1eV とした

54 トラップのモデル

一般に化合物半導体における界面表面準位は離散的とされているそこでシミュレー

ションの界面準位は単一の準位のものとしたトラップは電子を捕獲することで電荷中性

になるドナー型のものとホールを捕獲(電子を放出)することで電荷中性になるアクセプ

タ型のものに分類することができる今回はドナー型のトラップとしてあるまたトラッ

プの捕獲断面積は深い準位の場合原子のオーダーであるといわれているので 1times10-13cm2

としたこのようなトラップを SiO2と AlGaN 層界面に 1times1014cm-2導入してあるこれは

界面の原子のほとんどがトラップとなっている計算であるSiO2AlGaN 界面には負の電荷

を 5times1013cm-2導入しトラップの半分が電荷中性となっているとしてある

55 シミュレーション結果

シミュレーションはソースドレイン間電圧を 01V としトラップのエネルギー準位を

伝導帯から 15eV のものから 25eV のものまで変化させながらそれぞれにおいて Vgが 0

~-8V までの Id-Vg特性をシミュレーションしたその結果を図 52 に示すまず開口部

にも金属ゲートを付けた通常の FET 構造の場合しきい値が-52V 程度でありgmが 13

ndash8 ndash6 ndash4 ndash2 00

50

100

Vg [V]

I d [μ

A]

ET=150eV

220ndash250eV

200eV

Metal Gate

図 52 シミュレーション結果

(Id-Vg特性)

30

times10-5S であったgmは

dm VdL

Wg 0microεε

= (51)

(μ移動度εAlGaN の比誘電率ε0誘電率dAlGaN の膜厚Wゲート幅Lゲート

長Vdドレイン電圧)

で表されるシミュレーション結果の gmは式(51)で計算される理論値と合致しており正確

なシミュレーションがなされていると思われる

シミュレーション結果よりトラップ準位が 15~20eV のものはドレイン電流を遮断でき

ていないが 22~25eV のものはドレイン電流を遮断できており実験結果とほぼ同じ特性が

得られたもう少し詳しく解析するためにチャネル中央(ソース電極からドレイン電極へ 5

μm の位置)の断面でのバンド図を図 53 に示すゲート電圧が 0V のときトラップ準位

が 20eV25eV のもの両方ともフェルミ準位が 0V 付近で一致しているつぎにゲート電圧

31

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4ndash5ndash4ndash3ndash2ndash1012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

(b) (a)

(c) (d)

5

図 53 シミュレーション結果(バンド図) (a) ET=20eV Vg=0V (b) ET=20eV Vg=-2V (c) ET=25eV Vg=0V (d) ET=25eV Vg=-2V

が-2V のときトラップ準位が 20eV のものはゲート電極直下部のフェルミ準位は 2V 高く

なっているが開口部のフェルミ準位は 0eV で変化していないそれに対してトラップ準位

が 25eV のものは開口部のフェルミ準位もゲート電極直下部のフェルミ準位と同じように

約 2V 高くなっているまたトラップ準位が 20eV のものでは X=0644μm の場所でス

パイク状にバンドが曲がっているこれはフェルミ準位がなだらかに 0~2V に変化してい

るのに対して X=0644μm で界面準位によるピンニングにより 10V だけ急峻に変化させ

られていることによって生じているつぎに同じ断面での電子濃度分布を図 54 に示す

図 54 よりゲート電圧が 0V のときはトラップ準位が 20eV25eV のもの両方とも

AlGaNGaN 界面に 1times1020cm 3の電子が全面に存在していることがわかるゲート電圧が-

図 54 キャリア分布(Y=50μm)(a) E =20eVVg=0V

(a) (b)

(d) (c)

T

(b) ET=20eV V =-6V g

(c) E =25eV V =0V T g

(d) E =25eV V =-6V T g

32

-6V のときトラップ準位が 20eV のものはゲート電極直下では電子が存在せず空乏化して

いるが開口部には電子が存在しているトラップ準位が 25eV のものは開口部も電子が空

乏化しているそのためトラップ準位が 20eV の場合ゲート電圧を-6V にしても開口部下

での電子が存在するためドレイン電流を遮断できないそれに対してトラップ準位が 25eV

の場合開口部下の電子も空乏化するためドレイン電流が遮断される

56 まとめ

以上のことよりトラップのエネルギー準位によって開口部の表面電位がゲート電極で制

御されたりされなかったりすることが理論的にあり得るがわかったまたトラップの影

響により実験で得られた結果が説明できることを証明できた

今回のシミュレーションでは電子トラップ型とホールトラップ型の特性の差がはっきり

と現れた結果になったしかし実際には電子トラップ型とホールトラップ型はデジタル

的に分けることはできずアナログ的なものであるため電子トラップ型とホールトラップ

型の中間のような性質を持つトラップも考えられるまたシミュレーションを行うにあ

たり仮定としてトラップ密度を 1times1014cm-2入れ捕獲断面積も 1times10-13cm2と小さい値を

用いているこれらのパラメータを変えることで今回の結果とは違った特性が得られる

そのためパラメータをどのように選び決定するかは非常に重要であり今後も検討が必要で

ある

33

第6章 本研究のまとめ

本研究ではオープンゲートFETを用いてAlGaNGaN HEMT構造結晶でのSiO2AlGaN

界面を評価した

第4章においてオープンゲート FET の Id-Vg特性より SiO2パッシベーションのないオー

プンゲート FET では開口部の AlGaN 層表面電位はゲート電極によって制御されなかった

がSiO2パッシベーションのあるオープンゲート FET では開口部の表面電位がゲート電極

で制御されたこのような現象の原因として SiO2AlGaN 界面にホールトラップ型の界面

準位が存在することで説明した

第5章ではデバイスシミュレーションを行い第 4 章で述べた説明が理論的に正しいか

確かめたシミュレーションの結果より電子トラップではオープンゲート FET の開口部の

表面電位はゲート電極で制御されずホールトラップでは開口部の表面電位はゲート電極

で制御されたことを確認しドレイン電流を遮断することができたこのことより第 4 章

での考察を理論的に証明できた

以上のことより SiO2AlGaN 界面にはホールトラップ型の界面準位が存在している可能

性を示唆したまたホールトラップ型の界面準位が存在するとトランジスタの OFF 耐圧

を向上させることができるので SiO2パッシベーション膜はトランジスタの高耐圧化に利用

できると思われる

一方第 4 章で得られた測定結果は SiO2パッシベーションが理想的な絶縁膜になってい

ない場合言い換えれば導電膜になっている場合でも同様な結果が得られる特にワイド

バンドギャップ半導体の場合深い準位にフェルミ準位がピンニングされると 1times1014Ωcm

以上という非常に高抵抗となり良質な SiO2膜でさえも導電膜として見えてしまうことが

明らかになったワイドバンドギャップ半導体でのパッシベーション膜はこれまでの半導

体における考え方では通用せず今後新しい考え方が必要になると思われる

34

付録1 デバイス作製プロセス

AlGaNGaN HEMT 構造結晶での基本的なデバイス作製プロセスをここで述べるデバ

イス作製の大まかな流れは図1のようになるまず個々の素子を電気的に分離を行うた

めに RIE(Reactive Ion Etching)法で結晶を削り落とし素子間分離を行うつぎにオーミ

ック電極を形成するため TiAl を EB 蒸着法で蒸着しアニールを行う続いてパッシベー

ション膜を堆積させ最後にショットキー電極として EB 蒸着法で NiAu を蒸着する

それぞれのプロセス工程での代表的なプロセス条件を表1に示す

ゲート電極形成

パッシベーション膜堆積

素子間分離

オーミック電極形成

図 1 プロセスフロー

35

表1 プロセス工程(手順と条件)

プロセス工程 プロセス手順条件

1 サンプル へき開

素子間分離プロセス

1 サンプルクリーニング アセトン煮沸3min

超音波洗浄(アセトン)3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

2 メサ用フォトリソグラフィー HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

3 ドライエッチング RIEガス BCl3 20SCCM

出力52W

エッチング時間25minutes

2

4 レジスト除去 アセトン煮沸超音波洗浄

(必要に応じて)リムーバ原液煮沸 3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

オーミック電極形成 3

1 サンプルクリーニング 21 と同じ

36

2 オーミック電極用フォトリソグラ

フィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ti=200ÅAl=2000Å

4 リフトオフ アセトン煮沸3min

超音波洗浄3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブロー

5 熱処理 電気炉650 10min N2雰囲気

パッシベーション膜堆積 4

1 サンプルクリーニング 21 と同じ

37

2 パッシベーション膜用フォトリソ

グラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

純水クリーニングリンス

窒素ブロー

3 パッシベーション膜堆積 EB 蒸着SiO2600Å

4 リフトオフ 34 と同じ

ショットキー電極形成

1 サンプルクリーニング 21 と同じ

2 ショットキー電極用フォトリソグ

ラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)5000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ni=500Å

抵抗加熱蒸着Au=500Å

5

4 リフトオフ 34 と同じ

38

付録2 C-V 特性およびキャリアプロファイル

C-V 測定には通常ショットキーダイオードが使われるショットキーダイオードの断面

図を図1に示すC-V 測定において測定対象の回路モデルはコンデンサと抵抗が並列にな

っている(図 2)そのためオーミック電極からショットキー電極直下までのアクセス抵抗は

誤差になるので電極間隔はできるだけ小さいほうが良い測定は印加した交流電圧信号と

電流の振幅位相差より容量成分と抵抗成分を測定しているAlGaNGaN HEMT 構造の

場合AlGaN 層が絶縁体の働きをするのでゼロバイアスでの容量は AlGaN 層の膜厚と電

極面積AlGaN 層の誘電率で決まる以下にゼロバイアスでの n-GaN と AlGaNGaN

HEMT 結晶での容量を示す

(ⅰ) n-GaN の場合

minus=

=

qkTV

qNt

tS

C

biD

GaNdepletion

depletion

GaN

0

0

2 εε

εε

ただし

(1)

(ⅱ) AlGaNGaN HEMT 構造の場合

AlGaN

AlGaN

tS

C 0εε= (2)

(C容量ε0真空の誘電率εGaNGaN の誘電率εAlGaNAlGaN の誘電率S電極面積

t t tdeple ion空乏層厚さ AlGaNAlGaN 層厚さq電子電荷NDドナー濃度Vbiビルトイン電

圧kボルツマン定数T温度)

Y G

39

C-V Meter ショットキー電極

オーミック電極

C

空乏層 アクセス抵抗

図 2 等価回路図 n型半導体

図 1 断面図

n-GaN の場合S=100times100μm2Vbi=10VND=1times1017cm-3のときt tideple on=100nm と

なり C=8pF 程度となる

C-V 測定を行うとショットキー電極直下部のキャリア濃度を求めることができるつぎ

にその原理を述べる

ドナー濃度を一定としウェハ面で深さ方向の 1 次元で解析をするとまずポアソンの

方程式より

εDqN

dyVd

minus=2

2

(3)

となる

式(3)を解くために境界条件を

VWVdydV

V

Wy

==

=

=

)(0

0)0(

(4)

とするこの条件で式(3)を解くと

yWqNyqNV DD

εε+minus= 2

2 (5)

となるよって空乏層幅 W は

minusminus=

qkTVV

qNW bi

D

ε2 (6)

となるこの空乏層の単位面積あたりの容量は

minusminus

==

qkTVV

qNW

C

bi

D

2

εε (7)

minusminus=

qkTVV

qNC biDε

212 (8)

となり1C2-V 特性の傾きからドナー濃度がわかる

つぎにドナー濃度が一定でない場合を考える微小領域では式(8)が成り立つとすると

40

DqNdVC

d

ε2

12

minus=

(9)

と書くことができるので 1C2を V で微分することよりドナー濃度がわかるまた空乏層

端は式(7)より W=εC なので微小領域の表面からの深さがわかるこの深さ情報とドナー

濃度情報よりキャリアプロファイルが作成できる

d(1C2)dV

1C2 ND[cm-3]

Depth[nm] Vg

図 3 1C2-Vg プロット図 図 4 キャリアプロファイル

41

付録 3 TLM 法とコンタクト抵抗

コンタクト抵抗を測定するにはクロスケルビン法や TLM(Transmission Line Model)法

が用いられるプロセス技術の確立していない GaN 系半導体ではプロセスが容易な TLM

法がよく用いられている

TLM 法の代表的はマスクパターンを図1に示すTLM 法では電極間隔を変化させなが

ら各電極間での抵抗値を調べることでシート抵抗(RS)とコンタクト抵抗(RC)が求められる

その原理を以下に示す

各電極間の等価回路モデルは図2のようになる電極間の抵抗は距離(L)に比例し幅(W)

に反比例するまたコンタクト抵抗は電極幅に反比例すると考えられるそのため測定

される抵抗(R)は

WR

WLR

R CS 2+= (1)

となる式1より L を x 軸R を y 軸にプロットするとy 軸切片が2RCW となり RCが

計算できるまた傾きから RSがわかる(図 3)

5μm 10μm 15μm 20μm 25μm 30μm

100μm

図1 TLM マスクパターン

切片=2RCW

傾き=RsW

測定値 線形近似

電極

RS RC RC

R

半導体基板 図 2 等価回路モデル

0 L

図 3 L-R プロット図

42

MOSFET 等の電子デバイスでは電流はウェハを横方向に流れるそのためコンタクト抵

抗は電極の幅にのみ依存すると考えているしかし物性的にはコンタクト抵抗は面積に

依存すると考える方が妥当であるそこでコンタクト抵抗が面積と電極幅にどのように影

[

0[V]一定としてい

る図 4 の微小区間の等価回路は図 5 のようになるこの等価回路より

響を受けるかを考える

電極のモデルを図 4 に示す電極は幅 W cm]とし電極の単位面積あたりの抵抗をρC[Ω

cm2]とするまた半導体のシート抵抗を RS[Ω]として電極の電位を V

)(xS IW

dxRdV = (2)

)(xVWdI =C dxρ

(3)

となる式変形すると

)(xS I

WR

dxdV

= (4)

)(xVWdI=

Cdx ρ (5)

式(4)をxで微分すると

ρc [Ωcm2]

Rs [Ω]

V0 [V] 電極 W [mm]

図 4 FET の電極モデル(2 次元)

半導体

43

dI

+x 方向

V(x)+dV ρc (Wdx) V(x)

Rs dxW I(x)-dI I(x)

図 5 微小区間での回路図

)(2

2

xS I

WR

dxVd= (4rsquo)

式(4rsquo)に式(5)を代入すると

)(2

2

xC

S VR

dxVd

ρ= (6)

γ2=Rsρcとすると xx BeAexV γγ += minus)( (7)

xrarr-infinで V(x)=0x=0 で V=V0より A=0B=V0 よって式(7)は xeVxV γ

0)( = (8)

となるまた I(x)については式(5)より

x

c

eVWdxdI γ

ρ 0= (9)

x

c

eVWxI γ

γρ 0)( = (10)

式(8)(10)より x=0 での抵抗 R は

WRR

W

WVWV

xIxVR

cs

c

sc

c

c

ρρ

ρ

γρ

γρ

==

===

0

0

)()(

(11)

44

となるよって電極の抵抗は W に反比例するそのため電極幅で規格化したものをコン

タクト抵抗とし

CSC RR ρ= [Ωmm] (12)

で定義するまた式(12)よりコンタクト抵抗はシート抵抗のルートに比例するのでシート抵

抗が大きいとコンタクト抵抗も悪く見える

45

付録 4 時間変化なしの場合の電子占有率(fT)の導出

トラップの電荷捕獲放出過程は伝導帯電子を捕獲する(e-capture)伝導帯に電子を放

出する(e-emit)価電子帯のホールを捕獲する(p-capture)価電子帯にホールを放出する

(p-emit)の 4 種類が考えられるそれぞれの反応速度は以下の 4 つの式で与えられる

(ⅰ) e-capture

)1( TnT fnC

dtdf

minus= (1)

(ⅱ) e-emit

TnT fe

dtdf

minus= (2)

(ⅲ) p-capture

TpT fpC

dtdf

minus= (3) (iv) ホール放出 (iii) ホール捕獲

(i) 電子捕獲 (ii) 電子放出

ホール

電子

トラップ

(ⅳ) p-emit

)1( TpT fe

dtdf

minus= (4)

(fTトラップの電子占有率t時刻n電子密度pホール密度Cn電子捕獲係数Cpホー

ル捕獲係数en電子放出係数epホール放出係数)

電子捕獲係数とホール捕獲係数はそれぞれ Cn=σnvthnCp=σpvthp(σn電子の捕獲断面積

σpホールの捕獲断面積vthn電子の熱平衡速度vthpホールの熱平衡速度)で表せるま

た熱平衡速度は 3kT2=m ve thn22=mpvthp22 である式 1~4 をまとめて整理すると

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (5)

となる

つぎに熱平衡状態(全てのフェルミ準位EFが一致)で時間変化がないときについて考え

るまずトラップの電子占有率はフェルミ分布となるとして

46

minus

+=

kTEE

fFT

T

exp1

1 (6)

(ETトラップ準位)

とする伝導帯での電子密度の時間変化はトラップによる電子の捕獲と放出の 2 通りなの

TnTTnT feNfCnNdtdn

+minusminus= )1( (7)

(NTトラップ密度)

となる時間変化なしとすると dndt=0 なので enについて整理すると

T

Tnn f

fnCe minus=

1 (8)

となるここで式(8)に式(6)を代入すると

minus

+

minus

+minus

minusminus=

kTEE

kTEE

CkT

EENe

FT

FT

nFC

Cn

exp1

1

exp1

11

exp (9)

nFTFC

Cn CkT

EEkT

EENe

minus

minusminus= expexp (10)

nnTC

Cn CnCkT

EENe 1exp =

minusminus= (11)

minusminus=

kTEE

Nn TCC exp1 (12)

となりenはトラップの準位と捕獲断面積で決まることがわかる同様にして

( TpTTpT feNfCpNdtdp

minusminus= 1 ) (13)

より

47

ppVT

VT

Tpp CpC

kTEE

Nf

fpCe 1exp1

=

minusminus=

minus= (14)

minus

=kT

EENp TV

V exp1 (15)

となる

以上のことを利用して式(5)を変形するまず式(5)に式(11)と式(14)を代入すると

( ) ( TpTpTnTnT fCpfpCfCnfnC

dtdf

minus+minusminusminus= 11 11 )

)

(16)

となる時間変化なし(dfTdt=0)として fTについて整理すると

( ) ( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (17)

となりトラップの電子占有率は電子密度ホール密度の関数になる

48

謝辞

本研究の遂行にあたって終始懇切なる御指導と御鞭撻を頂きました徳島大学工学部電

気電子工学科 大野泰夫 教授に心より感謝の意を表します

本研究を進めるにあたり適切な御指導と有益なご教示を賜りました徳島大学工学部電

気電子工学科 新谷義廣 教授並びに徳島大学工学部電気電子工学科 酒井士郎 教授に深

く感謝いたします

本研究を進めるにあたり御指導を賜りました徳島大学工学部電気電子工学科 富永喜久

雄 助教授ならびに徳島大学工学部電気電子工学科 講師 直井美貴先生西野克志先生助

手 江南先生に深く感謝します

本研究を進めるにあたり多大なご尽力を賜りました文部科学技官 稲岡武氏に深く感謝

いたします

本研究を進めるにあたり御指導を賜りました徳島大学サテライトベンチャービジネス

ラボラトリー ポストドクター 敖金平氏に深く感謝します

共に議論を重ねた研究員 西薗和博氏をはじめ大野研究室ならびに新谷研究室酒井研究

室サテライトベンチャービジネスラボラトリーナイトライドセミコンダクター株式会

社の皆様に心より感謝いたします

最後に本年度で定年退官される文部科学技官 近藤俊昭氏には研究室配属時より研究だ

けでなく将来設計においても有益なご教示を賜りました近藤技官は大変な情報通でおら

れ毎日午後 5 時以降に学生室に来られては昔の電気電子工学科や学生間の恋愛状況を熱

心に語られておりました研究の合間に近藤技官の話に耳を傾けながら一服するのが大野

研究室での日課でありましたここに近藤技官のこれまでのご活躍に敬意を表すると共に

本研究を進めるにあたり多大なご尽力を賜りましたことに深く感謝します

49

参考文献

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c

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[13] 西澤博 矢野仁之 後藤典夫 大野泰夫 表面準位を考慮した GaAs MESFET ゲート

ラグのシミュレーション 電子情報通信学会 ED 91-141 (1992)

51

著者のこれまでの研究発表

著論文

主著論文

1 菊田大悟 敖金平 大野泰夫 ldquoオープンゲート FET による AlGaNGaN HEMT 構造

の表面準位測定rdquo 信学技報 ED2002-210 (2002)

共著論文

1 Katsushi Nishino Daigo Kikuta Shiro Sakai ldquoBulk GaN growth by direct

synthesis methodrdquo Journal of Crystal Growth 237-239 pp922-925 (2002)

2 Jin-Ping Ao Daigo Kikuta Yasuo Ohno ldquoCopper-Gate AlGaNGaN HEMTs with

Low Gate Leakage Currentrdquo 信学技報 ED2002-211 (2002)

学術講演会発表 講演会名 発表年月日 題目 発表者

応用物理学

会学術講演

2002 年 9月 26 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

電子情報通

信学会 電子デバイス

研究会

2002 年 10月 10 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

52

  • プロセス手順条件
  • 素子間分離プロセス
Page 32: AlGaN/GaN HEMT 構造表面準位の電気的評価 に関する研究ohnolab.deca.jp/wp-content/lab_data/pdf_a/2003_D_Kikuta_doc.pdf · イスシミュレーションによる評価も行った。

times10-5S であったgmは

dm VdL

Wg 0microεε

= (51)

(μ移動度εAlGaN の比誘電率ε0誘電率dAlGaN の膜厚Wゲート幅Lゲート

長Vdドレイン電圧)

で表されるシミュレーション結果の gmは式(51)で計算される理論値と合致しており正確

なシミュレーションがなされていると思われる

シミュレーション結果よりトラップ準位が 15~20eV のものはドレイン電流を遮断でき

ていないが 22~25eV のものはドレイン電流を遮断できており実験結果とほぼ同じ特性が

得られたもう少し詳しく解析するためにチャネル中央(ソース電極からドレイン電極へ 5

μm の位置)の断面でのバンド図を図 53 に示すゲート電圧が 0V のときトラップ準位

が 20eV25eV のもの両方ともフェルミ準位が 0V 付近で一致しているつぎにゲート電圧

31

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4 5ndash5ndash4ndash3ndash2ndash1

012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

0 1 2 3 4ndash5ndash4ndash3ndash2ndash1012345

EC

EF

EV

Gate GateSiO2AlGaN

X [μm]

Ener

gy [e

V]

(b) (a)

(c) (d)

5

図 53 シミュレーション結果(バンド図) (a) ET=20eV Vg=0V (b) ET=20eV Vg=-2V (c) ET=25eV Vg=0V (d) ET=25eV Vg=-2V

が-2V のときトラップ準位が 20eV のものはゲート電極直下部のフェルミ準位は 2V 高く

なっているが開口部のフェルミ準位は 0eV で変化していないそれに対してトラップ準位

が 25eV のものは開口部のフェルミ準位もゲート電極直下部のフェルミ準位と同じように

約 2V 高くなっているまたトラップ準位が 20eV のものでは X=0644μm の場所でス

パイク状にバンドが曲がっているこれはフェルミ準位がなだらかに 0~2V に変化してい

るのに対して X=0644μm で界面準位によるピンニングにより 10V だけ急峻に変化させ

られていることによって生じているつぎに同じ断面での電子濃度分布を図 54 に示す

図 54 よりゲート電圧が 0V のときはトラップ準位が 20eV25eV のもの両方とも

AlGaNGaN 界面に 1times1020cm 3の電子が全面に存在していることがわかるゲート電圧が-

図 54 キャリア分布(Y=50μm)(a) E =20eVVg=0V

(a) (b)

(d) (c)

T

(b) ET=20eV V =-6V g

(c) E =25eV V =0V T g

(d) E =25eV V =-6V T g

32

-6V のときトラップ準位が 20eV のものはゲート電極直下では電子が存在せず空乏化して

いるが開口部には電子が存在しているトラップ準位が 25eV のものは開口部も電子が空

乏化しているそのためトラップ準位が 20eV の場合ゲート電圧を-6V にしても開口部下

での電子が存在するためドレイン電流を遮断できないそれに対してトラップ準位が 25eV

の場合開口部下の電子も空乏化するためドレイン電流が遮断される

56 まとめ

以上のことよりトラップのエネルギー準位によって開口部の表面電位がゲート電極で制

御されたりされなかったりすることが理論的にあり得るがわかったまたトラップの影

響により実験で得られた結果が説明できることを証明できた

今回のシミュレーションでは電子トラップ型とホールトラップ型の特性の差がはっきり

と現れた結果になったしかし実際には電子トラップ型とホールトラップ型はデジタル

的に分けることはできずアナログ的なものであるため電子トラップ型とホールトラップ

型の中間のような性質を持つトラップも考えられるまたシミュレーションを行うにあ

たり仮定としてトラップ密度を 1times1014cm-2入れ捕獲断面積も 1times10-13cm2と小さい値を

用いているこれらのパラメータを変えることで今回の結果とは違った特性が得られる

そのためパラメータをどのように選び決定するかは非常に重要であり今後も検討が必要で

ある

33

第6章 本研究のまとめ

本研究ではオープンゲートFETを用いてAlGaNGaN HEMT構造結晶でのSiO2AlGaN

界面を評価した

第4章においてオープンゲート FET の Id-Vg特性より SiO2パッシベーションのないオー

プンゲート FET では開口部の AlGaN 層表面電位はゲート電極によって制御されなかった

がSiO2パッシベーションのあるオープンゲート FET では開口部の表面電位がゲート電極

で制御されたこのような現象の原因として SiO2AlGaN 界面にホールトラップ型の界面

準位が存在することで説明した

第5章ではデバイスシミュレーションを行い第 4 章で述べた説明が理論的に正しいか

確かめたシミュレーションの結果より電子トラップではオープンゲート FET の開口部の

表面電位はゲート電極で制御されずホールトラップでは開口部の表面電位はゲート電極

で制御されたことを確認しドレイン電流を遮断することができたこのことより第 4 章

での考察を理論的に証明できた

以上のことより SiO2AlGaN 界面にはホールトラップ型の界面準位が存在している可能

性を示唆したまたホールトラップ型の界面準位が存在するとトランジスタの OFF 耐圧

を向上させることができるので SiO2パッシベーション膜はトランジスタの高耐圧化に利用

できると思われる

一方第 4 章で得られた測定結果は SiO2パッシベーションが理想的な絶縁膜になってい

ない場合言い換えれば導電膜になっている場合でも同様な結果が得られる特にワイド

バンドギャップ半導体の場合深い準位にフェルミ準位がピンニングされると 1times1014Ωcm

以上という非常に高抵抗となり良質な SiO2膜でさえも導電膜として見えてしまうことが

明らかになったワイドバンドギャップ半導体でのパッシベーション膜はこれまでの半導

体における考え方では通用せず今後新しい考え方が必要になると思われる

34

付録1 デバイス作製プロセス

AlGaNGaN HEMT 構造結晶での基本的なデバイス作製プロセスをここで述べるデバ

イス作製の大まかな流れは図1のようになるまず個々の素子を電気的に分離を行うた

めに RIE(Reactive Ion Etching)法で結晶を削り落とし素子間分離を行うつぎにオーミ

ック電極を形成するため TiAl を EB 蒸着法で蒸着しアニールを行う続いてパッシベー

ション膜を堆積させ最後にショットキー電極として EB 蒸着法で NiAu を蒸着する

それぞれのプロセス工程での代表的なプロセス条件を表1に示す

ゲート電極形成

パッシベーション膜堆積

素子間分離

オーミック電極形成

図 1 プロセスフロー

35

表1 プロセス工程(手順と条件)

プロセス工程 プロセス手順条件

1 サンプル へき開

素子間分離プロセス

1 サンプルクリーニング アセトン煮沸3min

超音波洗浄(アセトン)3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

2 メサ用フォトリソグラフィー HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

3 ドライエッチング RIEガス BCl3 20SCCM

出力52W

エッチング時間25minutes

2

4 レジスト除去 アセトン煮沸超音波洗浄

(必要に応じて)リムーバ原液煮沸 3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

オーミック電極形成 3

1 サンプルクリーニング 21 と同じ

36

2 オーミック電極用フォトリソグラ

フィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ti=200ÅAl=2000Å

4 リフトオフ アセトン煮沸3min

超音波洗浄3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブロー

5 熱処理 電気炉650 10min N2雰囲気

パッシベーション膜堆積 4

1 サンプルクリーニング 21 と同じ

37

2 パッシベーション膜用フォトリソ

グラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

純水クリーニングリンス

窒素ブロー

3 パッシベーション膜堆積 EB 蒸着SiO2600Å

4 リフトオフ 34 と同じ

ショットキー電極形成

1 サンプルクリーニング 21 と同じ

2 ショットキー電極用フォトリソグ

ラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)5000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ni=500Å

抵抗加熱蒸着Au=500Å

5

4 リフトオフ 34 と同じ

38

付録2 C-V 特性およびキャリアプロファイル

C-V 測定には通常ショットキーダイオードが使われるショットキーダイオードの断面

図を図1に示すC-V 測定において測定対象の回路モデルはコンデンサと抵抗が並列にな

っている(図 2)そのためオーミック電極からショットキー電極直下までのアクセス抵抗は

誤差になるので電極間隔はできるだけ小さいほうが良い測定は印加した交流電圧信号と

電流の振幅位相差より容量成分と抵抗成分を測定しているAlGaNGaN HEMT 構造の

場合AlGaN 層が絶縁体の働きをするのでゼロバイアスでの容量は AlGaN 層の膜厚と電

極面積AlGaN 層の誘電率で決まる以下にゼロバイアスでの n-GaN と AlGaNGaN

HEMT 結晶での容量を示す

(ⅰ) n-GaN の場合

minus=

=

qkTV

qNt

tS

C

biD

GaNdepletion

depletion

GaN

0

0

2 εε

εε

ただし

(1)

(ⅱ) AlGaNGaN HEMT 構造の場合

AlGaN

AlGaN

tS

C 0εε= (2)

(C容量ε0真空の誘電率εGaNGaN の誘電率εAlGaNAlGaN の誘電率S電極面積

t t tdeple ion空乏層厚さ AlGaNAlGaN 層厚さq電子電荷NDドナー濃度Vbiビルトイン電

圧kボルツマン定数T温度)

Y G

39

C-V Meter ショットキー電極

オーミック電極

C

空乏層 アクセス抵抗

図 2 等価回路図 n型半導体

図 1 断面図

n-GaN の場合S=100times100μm2Vbi=10VND=1times1017cm-3のときt tideple on=100nm と

なり C=8pF 程度となる

C-V 測定を行うとショットキー電極直下部のキャリア濃度を求めることができるつぎ

にその原理を述べる

ドナー濃度を一定としウェハ面で深さ方向の 1 次元で解析をするとまずポアソンの

方程式より

εDqN

dyVd

minus=2

2

(3)

となる

式(3)を解くために境界条件を

VWVdydV

V

Wy

==

=

=

)(0

0)0(

(4)

とするこの条件で式(3)を解くと

yWqNyqNV DD

εε+minus= 2

2 (5)

となるよって空乏層幅 W は

minusminus=

qkTVV

qNW bi

D

ε2 (6)

となるこの空乏層の単位面積あたりの容量は

minusminus

==

qkTVV

qNW

C

bi

D

2

εε (7)

minusminus=

qkTVV

qNC biDε

212 (8)

となり1C2-V 特性の傾きからドナー濃度がわかる

つぎにドナー濃度が一定でない場合を考える微小領域では式(8)が成り立つとすると

40

DqNdVC

d

ε2

12

minus=

(9)

と書くことができるので 1C2を V で微分することよりドナー濃度がわかるまた空乏層

端は式(7)より W=εC なので微小領域の表面からの深さがわかるこの深さ情報とドナー

濃度情報よりキャリアプロファイルが作成できる

d(1C2)dV

1C2 ND[cm-3]

Depth[nm] Vg

図 3 1C2-Vg プロット図 図 4 キャリアプロファイル

41

付録 3 TLM 法とコンタクト抵抗

コンタクト抵抗を測定するにはクロスケルビン法や TLM(Transmission Line Model)法

が用いられるプロセス技術の確立していない GaN 系半導体ではプロセスが容易な TLM

法がよく用いられている

TLM 法の代表的はマスクパターンを図1に示すTLM 法では電極間隔を変化させなが

ら各電極間での抵抗値を調べることでシート抵抗(RS)とコンタクト抵抗(RC)が求められる

その原理を以下に示す

各電極間の等価回路モデルは図2のようになる電極間の抵抗は距離(L)に比例し幅(W)

に反比例するまたコンタクト抵抗は電極幅に反比例すると考えられるそのため測定

される抵抗(R)は

WR

WLR

R CS 2+= (1)

となる式1より L を x 軸R を y 軸にプロットするとy 軸切片が2RCW となり RCが

計算できるまた傾きから RSがわかる(図 3)

5μm 10μm 15μm 20μm 25μm 30μm

100μm

図1 TLM マスクパターン

切片=2RCW

傾き=RsW

測定値 線形近似

電極

RS RC RC

R

半導体基板 図 2 等価回路モデル

0 L

図 3 L-R プロット図

42

MOSFET 等の電子デバイスでは電流はウェハを横方向に流れるそのためコンタクト抵

抗は電極の幅にのみ依存すると考えているしかし物性的にはコンタクト抵抗は面積に

依存すると考える方が妥当であるそこでコンタクト抵抗が面積と電極幅にどのように影

[

0[V]一定としてい

る図 4 の微小区間の等価回路は図 5 のようになるこの等価回路より

響を受けるかを考える

電極のモデルを図 4 に示す電極は幅 W cm]とし電極の単位面積あたりの抵抗をρC[Ω

cm2]とするまた半導体のシート抵抗を RS[Ω]として電極の電位を V

)(xS IW

dxRdV = (2)

)(xVWdI =C dxρ

(3)

となる式変形すると

)(xS I

WR

dxdV

= (4)

)(xVWdI=

Cdx ρ (5)

式(4)をxで微分すると

ρc [Ωcm2]

Rs [Ω]

V0 [V] 電極 W [mm]

図 4 FET の電極モデル(2 次元)

半導体

43

dI

+x 方向

V(x)+dV ρc (Wdx) V(x)

Rs dxW I(x)-dI I(x)

図 5 微小区間での回路図

)(2

2

xS I

WR

dxVd= (4rsquo)

式(4rsquo)に式(5)を代入すると

)(2

2

xC

S VR

dxVd

ρ= (6)

γ2=Rsρcとすると xx BeAexV γγ += minus)( (7)

xrarr-infinで V(x)=0x=0 で V=V0より A=0B=V0 よって式(7)は xeVxV γ

0)( = (8)

となるまた I(x)については式(5)より

x

c

eVWdxdI γ

ρ 0= (9)

x

c

eVWxI γ

γρ 0)( = (10)

式(8)(10)より x=0 での抵抗 R は

WRR

W

WVWV

xIxVR

cs

c

sc

c

c

ρρ

ρ

γρ

γρ

==

===

0

0

)()(

(11)

44

となるよって電極の抵抗は W に反比例するそのため電極幅で規格化したものをコン

タクト抵抗とし

CSC RR ρ= [Ωmm] (12)

で定義するまた式(12)よりコンタクト抵抗はシート抵抗のルートに比例するのでシート抵

抗が大きいとコンタクト抵抗も悪く見える

45

付録 4 時間変化なしの場合の電子占有率(fT)の導出

トラップの電荷捕獲放出過程は伝導帯電子を捕獲する(e-capture)伝導帯に電子を放

出する(e-emit)価電子帯のホールを捕獲する(p-capture)価電子帯にホールを放出する

(p-emit)の 4 種類が考えられるそれぞれの反応速度は以下の 4 つの式で与えられる

(ⅰ) e-capture

)1( TnT fnC

dtdf

minus= (1)

(ⅱ) e-emit

TnT fe

dtdf

minus= (2)

(ⅲ) p-capture

TpT fpC

dtdf

minus= (3) (iv) ホール放出 (iii) ホール捕獲

(i) 電子捕獲 (ii) 電子放出

ホール

電子

トラップ

(ⅳ) p-emit

)1( TpT fe

dtdf

minus= (4)

(fTトラップの電子占有率t時刻n電子密度pホール密度Cn電子捕獲係数Cpホー

ル捕獲係数en電子放出係数epホール放出係数)

電子捕獲係数とホール捕獲係数はそれぞれ Cn=σnvthnCp=σpvthp(σn電子の捕獲断面積

σpホールの捕獲断面積vthn電子の熱平衡速度vthpホールの熱平衡速度)で表せるま

た熱平衡速度は 3kT2=m ve thn22=mpvthp22 である式 1~4 をまとめて整理すると

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (5)

となる

つぎに熱平衡状態(全てのフェルミ準位EFが一致)で時間変化がないときについて考え

るまずトラップの電子占有率はフェルミ分布となるとして

46

minus

+=

kTEE

fFT

T

exp1

1 (6)

(ETトラップ準位)

とする伝導帯での電子密度の時間変化はトラップによる電子の捕獲と放出の 2 通りなの

TnTTnT feNfCnNdtdn

+minusminus= )1( (7)

(NTトラップ密度)

となる時間変化なしとすると dndt=0 なので enについて整理すると

T

Tnn f

fnCe minus=

1 (8)

となるここで式(8)に式(6)を代入すると

minus

+

minus

+minus

minusminus=

kTEE

kTEE

CkT

EENe

FT

FT

nFC

Cn

exp1

1

exp1

11

exp (9)

nFTFC

Cn CkT

EEkT

EENe

minus

minusminus= expexp (10)

nnTC

Cn CnCkT

EENe 1exp =

minusminus= (11)

minusminus=

kTEE

Nn TCC exp1 (12)

となりenはトラップの準位と捕獲断面積で決まることがわかる同様にして

( TpTTpT feNfCpNdtdp

minusminus= 1 ) (13)

より

47

ppVT

VT

Tpp CpC

kTEE

Nf

fpCe 1exp1

=

minusminus=

minus= (14)

minus

=kT

EENp TV

V exp1 (15)

となる

以上のことを利用して式(5)を変形するまず式(5)に式(11)と式(14)を代入すると

( ) ( TpTpTnTnT fCpfpCfCnfnC

dtdf

minus+minusminusminus= 11 11 )

)

(16)

となる時間変化なし(dfTdt=0)として fTについて整理すると

( ) ( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (17)

となりトラップの電子占有率は電子密度ホール密度の関数になる

48

謝辞

本研究の遂行にあたって終始懇切なる御指導と御鞭撻を頂きました徳島大学工学部電

気電子工学科 大野泰夫 教授に心より感謝の意を表します

本研究を進めるにあたり適切な御指導と有益なご教示を賜りました徳島大学工学部電

気電子工学科 新谷義廣 教授並びに徳島大学工学部電気電子工学科 酒井士郎 教授に深

く感謝いたします

本研究を進めるにあたり御指導を賜りました徳島大学工学部電気電子工学科 富永喜久

雄 助教授ならびに徳島大学工学部電気電子工学科 講師 直井美貴先生西野克志先生助

手 江南先生に深く感謝します

本研究を進めるにあたり多大なご尽力を賜りました文部科学技官 稲岡武氏に深く感謝

いたします

本研究を進めるにあたり御指導を賜りました徳島大学サテライトベンチャービジネス

ラボラトリー ポストドクター 敖金平氏に深く感謝します

共に議論を重ねた研究員 西薗和博氏をはじめ大野研究室ならびに新谷研究室酒井研究

室サテライトベンチャービジネスラボラトリーナイトライドセミコンダクター株式会

社の皆様に心より感謝いたします

最後に本年度で定年退官される文部科学技官 近藤俊昭氏には研究室配属時より研究だ

けでなく将来設計においても有益なご教示を賜りました近藤技官は大変な情報通でおら

れ毎日午後 5 時以降に学生室に来られては昔の電気電子工学科や学生間の恋愛状況を熱

心に語られておりました研究の合間に近藤技官の話に耳を傾けながら一服するのが大野

研究室での日課でありましたここに近藤技官のこれまでのご活躍に敬意を表すると共に

本研究を進めるにあたり多大なご尽力を賜りましたことに深く感謝します

49

参考文献

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[2] R H Dennard F H Gaensslen N H Yu V L Rideout E Bassou andA R

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c

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SAPPHIRE SUBSTRATE IEEE International Ele tron Devices Meeting (IEDM)

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Wickenden and R Henry Trapping Effects and Microwave Power Performance in

AlGaNGaN HEMTs IEEE Trans Ele tron Devices Vol 48 No 3 pp465-471

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[11] 奥村次徳 半導体評価技術 河東田隆(編) pp43-44 産業図書 1989

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[13] 西澤博 矢野仁之 後藤典夫 大野泰夫 表面準位を考慮した GaAs MESFET ゲート

ラグのシミュレーション 電子情報通信学会 ED 91-141 (1992)

51

著者のこれまでの研究発表

著論文

主著論文

1 菊田大悟 敖金平 大野泰夫 ldquoオープンゲート FET による AlGaNGaN HEMT 構造

の表面準位測定rdquo 信学技報 ED2002-210 (2002)

共著論文

1 Katsushi Nishino Daigo Kikuta Shiro Sakai ldquoBulk GaN growth by direct

synthesis methodrdquo Journal of Crystal Growth 237-239 pp922-925 (2002)

2 Jin-Ping Ao Daigo Kikuta Yasuo Ohno ldquoCopper-Gate AlGaNGaN HEMTs with

Low Gate Leakage Currentrdquo 信学技報 ED2002-211 (2002)

学術講演会発表 講演会名 発表年月日 題目 発表者

応用物理学

会学術講演

2002 年 9月 26 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

電子情報通

信学会 電子デバイス

研究会

2002 年 10月 10 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

52

  • プロセス手順条件
  • 素子間分離プロセス
Page 33: AlGaN/GaN HEMT 構造表面準位の電気的評価 に関する研究ohnolab.deca.jp/wp-content/lab_data/pdf_a/2003_D_Kikuta_doc.pdf · イスシミュレーションによる評価も行った。

が-2V のときトラップ準位が 20eV のものはゲート電極直下部のフェルミ準位は 2V 高く

なっているが開口部のフェルミ準位は 0eV で変化していないそれに対してトラップ準位

が 25eV のものは開口部のフェルミ準位もゲート電極直下部のフェルミ準位と同じように

約 2V 高くなっているまたトラップ準位が 20eV のものでは X=0644μm の場所でス

パイク状にバンドが曲がっているこれはフェルミ準位がなだらかに 0~2V に変化してい

るのに対して X=0644μm で界面準位によるピンニングにより 10V だけ急峻に変化させ

られていることによって生じているつぎに同じ断面での電子濃度分布を図 54 に示す

図 54 よりゲート電圧が 0V のときはトラップ準位が 20eV25eV のもの両方とも

AlGaNGaN 界面に 1times1020cm 3の電子が全面に存在していることがわかるゲート電圧が-

図 54 キャリア分布(Y=50μm)(a) E =20eVVg=0V

(a) (b)

(d) (c)

T

(b) ET=20eV V =-6V g

(c) E =25eV V =0V T g

(d) E =25eV V =-6V T g

32

-6V のときトラップ準位が 20eV のものはゲート電極直下では電子が存在せず空乏化して

いるが開口部には電子が存在しているトラップ準位が 25eV のものは開口部も電子が空

乏化しているそのためトラップ準位が 20eV の場合ゲート電圧を-6V にしても開口部下

での電子が存在するためドレイン電流を遮断できないそれに対してトラップ準位が 25eV

の場合開口部下の電子も空乏化するためドレイン電流が遮断される

56 まとめ

以上のことよりトラップのエネルギー準位によって開口部の表面電位がゲート電極で制

御されたりされなかったりすることが理論的にあり得るがわかったまたトラップの影

響により実験で得られた結果が説明できることを証明できた

今回のシミュレーションでは電子トラップ型とホールトラップ型の特性の差がはっきり

と現れた結果になったしかし実際には電子トラップ型とホールトラップ型はデジタル

的に分けることはできずアナログ的なものであるため電子トラップ型とホールトラップ

型の中間のような性質を持つトラップも考えられるまたシミュレーションを行うにあ

たり仮定としてトラップ密度を 1times1014cm-2入れ捕獲断面積も 1times10-13cm2と小さい値を

用いているこれらのパラメータを変えることで今回の結果とは違った特性が得られる

そのためパラメータをどのように選び決定するかは非常に重要であり今後も検討が必要で

ある

33

第6章 本研究のまとめ

本研究ではオープンゲートFETを用いてAlGaNGaN HEMT構造結晶でのSiO2AlGaN

界面を評価した

第4章においてオープンゲート FET の Id-Vg特性より SiO2パッシベーションのないオー

プンゲート FET では開口部の AlGaN 層表面電位はゲート電極によって制御されなかった

がSiO2パッシベーションのあるオープンゲート FET では開口部の表面電位がゲート電極

で制御されたこのような現象の原因として SiO2AlGaN 界面にホールトラップ型の界面

準位が存在することで説明した

第5章ではデバイスシミュレーションを行い第 4 章で述べた説明が理論的に正しいか

確かめたシミュレーションの結果より電子トラップではオープンゲート FET の開口部の

表面電位はゲート電極で制御されずホールトラップでは開口部の表面電位はゲート電極

で制御されたことを確認しドレイン電流を遮断することができたこのことより第 4 章

での考察を理論的に証明できた

以上のことより SiO2AlGaN 界面にはホールトラップ型の界面準位が存在している可能

性を示唆したまたホールトラップ型の界面準位が存在するとトランジスタの OFF 耐圧

を向上させることができるので SiO2パッシベーション膜はトランジスタの高耐圧化に利用

できると思われる

一方第 4 章で得られた測定結果は SiO2パッシベーションが理想的な絶縁膜になってい

ない場合言い換えれば導電膜になっている場合でも同様な結果が得られる特にワイド

バンドギャップ半導体の場合深い準位にフェルミ準位がピンニングされると 1times1014Ωcm

以上という非常に高抵抗となり良質な SiO2膜でさえも導電膜として見えてしまうことが

明らかになったワイドバンドギャップ半導体でのパッシベーション膜はこれまでの半導

体における考え方では通用せず今後新しい考え方が必要になると思われる

34

付録1 デバイス作製プロセス

AlGaNGaN HEMT 構造結晶での基本的なデバイス作製プロセスをここで述べるデバ

イス作製の大まかな流れは図1のようになるまず個々の素子を電気的に分離を行うた

めに RIE(Reactive Ion Etching)法で結晶を削り落とし素子間分離を行うつぎにオーミ

ック電極を形成するため TiAl を EB 蒸着法で蒸着しアニールを行う続いてパッシベー

ション膜を堆積させ最後にショットキー電極として EB 蒸着法で NiAu を蒸着する

それぞれのプロセス工程での代表的なプロセス条件を表1に示す

ゲート電極形成

パッシベーション膜堆積

素子間分離

オーミック電極形成

図 1 プロセスフロー

35

表1 プロセス工程(手順と条件)

プロセス工程 プロセス手順条件

1 サンプル へき開

素子間分離プロセス

1 サンプルクリーニング アセトン煮沸3min

超音波洗浄(アセトン)3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

2 メサ用フォトリソグラフィー HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

3 ドライエッチング RIEガス BCl3 20SCCM

出力52W

エッチング時間25minutes

2

4 レジスト除去 アセトン煮沸超音波洗浄

(必要に応じて)リムーバ原液煮沸 3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

オーミック電極形成 3

1 サンプルクリーニング 21 と同じ

36

2 オーミック電極用フォトリソグラ

フィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ti=200ÅAl=2000Å

4 リフトオフ アセトン煮沸3min

超音波洗浄3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブロー

5 熱処理 電気炉650 10min N2雰囲気

パッシベーション膜堆積 4

1 サンプルクリーニング 21 と同じ

37

2 パッシベーション膜用フォトリソ

グラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

純水クリーニングリンス

窒素ブロー

3 パッシベーション膜堆積 EB 蒸着SiO2600Å

4 リフトオフ 34 と同じ

ショットキー電極形成

1 サンプルクリーニング 21 と同じ

2 ショットキー電極用フォトリソグ

ラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)5000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ni=500Å

抵抗加熱蒸着Au=500Å

5

4 リフトオフ 34 と同じ

38

付録2 C-V 特性およびキャリアプロファイル

C-V 測定には通常ショットキーダイオードが使われるショットキーダイオードの断面

図を図1に示すC-V 測定において測定対象の回路モデルはコンデンサと抵抗が並列にな

っている(図 2)そのためオーミック電極からショットキー電極直下までのアクセス抵抗は

誤差になるので電極間隔はできるだけ小さいほうが良い測定は印加した交流電圧信号と

電流の振幅位相差より容量成分と抵抗成分を測定しているAlGaNGaN HEMT 構造の

場合AlGaN 層が絶縁体の働きをするのでゼロバイアスでの容量は AlGaN 層の膜厚と電

極面積AlGaN 層の誘電率で決まる以下にゼロバイアスでの n-GaN と AlGaNGaN

HEMT 結晶での容量を示す

(ⅰ) n-GaN の場合

minus=

=

qkTV

qNt

tS

C

biD

GaNdepletion

depletion

GaN

0

0

2 εε

εε

ただし

(1)

(ⅱ) AlGaNGaN HEMT 構造の場合

AlGaN

AlGaN

tS

C 0εε= (2)

(C容量ε0真空の誘電率εGaNGaN の誘電率εAlGaNAlGaN の誘電率S電極面積

t t tdeple ion空乏層厚さ AlGaNAlGaN 層厚さq電子電荷NDドナー濃度Vbiビルトイン電

圧kボルツマン定数T温度)

Y G

39

C-V Meter ショットキー電極

オーミック電極

C

空乏層 アクセス抵抗

図 2 等価回路図 n型半導体

図 1 断面図

n-GaN の場合S=100times100μm2Vbi=10VND=1times1017cm-3のときt tideple on=100nm と

なり C=8pF 程度となる

C-V 測定を行うとショットキー電極直下部のキャリア濃度を求めることができるつぎ

にその原理を述べる

ドナー濃度を一定としウェハ面で深さ方向の 1 次元で解析をするとまずポアソンの

方程式より

εDqN

dyVd

minus=2

2

(3)

となる

式(3)を解くために境界条件を

VWVdydV

V

Wy

==

=

=

)(0

0)0(

(4)

とするこの条件で式(3)を解くと

yWqNyqNV DD

εε+minus= 2

2 (5)

となるよって空乏層幅 W は

minusminus=

qkTVV

qNW bi

D

ε2 (6)

となるこの空乏層の単位面積あたりの容量は

minusminus

==

qkTVV

qNW

C

bi

D

2

εε (7)

minusminus=

qkTVV

qNC biDε

212 (8)

となり1C2-V 特性の傾きからドナー濃度がわかる

つぎにドナー濃度が一定でない場合を考える微小領域では式(8)が成り立つとすると

40

DqNdVC

d

ε2

12

minus=

(9)

と書くことができるので 1C2を V で微分することよりドナー濃度がわかるまた空乏層

端は式(7)より W=εC なので微小領域の表面からの深さがわかるこの深さ情報とドナー

濃度情報よりキャリアプロファイルが作成できる

d(1C2)dV

1C2 ND[cm-3]

Depth[nm] Vg

図 3 1C2-Vg プロット図 図 4 キャリアプロファイル

41

付録 3 TLM 法とコンタクト抵抗

コンタクト抵抗を測定するにはクロスケルビン法や TLM(Transmission Line Model)法

が用いられるプロセス技術の確立していない GaN 系半導体ではプロセスが容易な TLM

法がよく用いられている

TLM 法の代表的はマスクパターンを図1に示すTLM 法では電極間隔を変化させなが

ら各電極間での抵抗値を調べることでシート抵抗(RS)とコンタクト抵抗(RC)が求められる

その原理を以下に示す

各電極間の等価回路モデルは図2のようになる電極間の抵抗は距離(L)に比例し幅(W)

に反比例するまたコンタクト抵抗は電極幅に反比例すると考えられるそのため測定

される抵抗(R)は

WR

WLR

R CS 2+= (1)

となる式1より L を x 軸R を y 軸にプロットするとy 軸切片が2RCW となり RCが

計算できるまた傾きから RSがわかる(図 3)

5μm 10μm 15μm 20μm 25μm 30μm

100μm

図1 TLM マスクパターン

切片=2RCW

傾き=RsW

測定値 線形近似

電極

RS RC RC

R

半導体基板 図 2 等価回路モデル

0 L

図 3 L-R プロット図

42

MOSFET 等の電子デバイスでは電流はウェハを横方向に流れるそのためコンタクト抵

抗は電極の幅にのみ依存すると考えているしかし物性的にはコンタクト抵抗は面積に

依存すると考える方が妥当であるそこでコンタクト抵抗が面積と電極幅にどのように影

[

0[V]一定としてい

る図 4 の微小区間の等価回路は図 5 のようになるこの等価回路より

響を受けるかを考える

電極のモデルを図 4 に示す電極は幅 W cm]とし電極の単位面積あたりの抵抗をρC[Ω

cm2]とするまた半導体のシート抵抗を RS[Ω]として電極の電位を V

)(xS IW

dxRdV = (2)

)(xVWdI =C dxρ

(3)

となる式変形すると

)(xS I

WR

dxdV

= (4)

)(xVWdI=

Cdx ρ (5)

式(4)をxで微分すると

ρc [Ωcm2]

Rs [Ω]

V0 [V] 電極 W [mm]

図 4 FET の電極モデル(2 次元)

半導体

43

dI

+x 方向

V(x)+dV ρc (Wdx) V(x)

Rs dxW I(x)-dI I(x)

図 5 微小区間での回路図

)(2

2

xS I

WR

dxVd= (4rsquo)

式(4rsquo)に式(5)を代入すると

)(2

2

xC

S VR

dxVd

ρ= (6)

γ2=Rsρcとすると xx BeAexV γγ += minus)( (7)

xrarr-infinで V(x)=0x=0 で V=V0より A=0B=V0 よって式(7)は xeVxV γ

0)( = (8)

となるまた I(x)については式(5)より

x

c

eVWdxdI γ

ρ 0= (9)

x

c

eVWxI γ

γρ 0)( = (10)

式(8)(10)より x=0 での抵抗 R は

WRR

W

WVWV

xIxVR

cs

c

sc

c

c

ρρ

ρ

γρ

γρ

==

===

0

0

)()(

(11)

44

となるよって電極の抵抗は W に反比例するそのため電極幅で規格化したものをコン

タクト抵抗とし

CSC RR ρ= [Ωmm] (12)

で定義するまた式(12)よりコンタクト抵抗はシート抵抗のルートに比例するのでシート抵

抗が大きいとコンタクト抵抗も悪く見える

45

付録 4 時間変化なしの場合の電子占有率(fT)の導出

トラップの電荷捕獲放出過程は伝導帯電子を捕獲する(e-capture)伝導帯に電子を放

出する(e-emit)価電子帯のホールを捕獲する(p-capture)価電子帯にホールを放出する

(p-emit)の 4 種類が考えられるそれぞれの反応速度は以下の 4 つの式で与えられる

(ⅰ) e-capture

)1( TnT fnC

dtdf

minus= (1)

(ⅱ) e-emit

TnT fe

dtdf

minus= (2)

(ⅲ) p-capture

TpT fpC

dtdf

minus= (3) (iv) ホール放出 (iii) ホール捕獲

(i) 電子捕獲 (ii) 電子放出

ホール

電子

トラップ

(ⅳ) p-emit

)1( TpT fe

dtdf

minus= (4)

(fTトラップの電子占有率t時刻n電子密度pホール密度Cn電子捕獲係数Cpホー

ル捕獲係数en電子放出係数epホール放出係数)

電子捕獲係数とホール捕獲係数はそれぞれ Cn=σnvthnCp=σpvthp(σn電子の捕獲断面積

σpホールの捕獲断面積vthn電子の熱平衡速度vthpホールの熱平衡速度)で表せるま

た熱平衡速度は 3kT2=m ve thn22=mpvthp22 である式 1~4 をまとめて整理すると

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (5)

となる

つぎに熱平衡状態(全てのフェルミ準位EFが一致)で時間変化がないときについて考え

るまずトラップの電子占有率はフェルミ分布となるとして

46

minus

+=

kTEE

fFT

T

exp1

1 (6)

(ETトラップ準位)

とする伝導帯での電子密度の時間変化はトラップによる電子の捕獲と放出の 2 通りなの

TnTTnT feNfCnNdtdn

+minusminus= )1( (7)

(NTトラップ密度)

となる時間変化なしとすると dndt=0 なので enについて整理すると

T

Tnn f

fnCe minus=

1 (8)

となるここで式(8)に式(6)を代入すると

minus

+

minus

+minus

minusminus=

kTEE

kTEE

CkT

EENe

FT

FT

nFC

Cn

exp1

1

exp1

11

exp (9)

nFTFC

Cn CkT

EEkT

EENe

minus

minusminus= expexp (10)

nnTC

Cn CnCkT

EENe 1exp =

minusminus= (11)

minusminus=

kTEE

Nn TCC exp1 (12)

となりenはトラップの準位と捕獲断面積で決まることがわかる同様にして

( TpTTpT feNfCpNdtdp

minusminus= 1 ) (13)

より

47

ppVT

VT

Tpp CpC

kTEE

Nf

fpCe 1exp1

=

minusminus=

minus= (14)

minus

=kT

EENp TV

V exp1 (15)

となる

以上のことを利用して式(5)を変形するまず式(5)に式(11)と式(14)を代入すると

( ) ( TpTpTnTnT fCpfpCfCnfnC

dtdf

minus+minusminusminus= 11 11 )

)

(16)

となる時間変化なし(dfTdt=0)として fTについて整理すると

( ) ( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (17)

となりトラップの電子占有率は電子密度ホール密度の関数になる

48

謝辞

本研究の遂行にあたって終始懇切なる御指導と御鞭撻を頂きました徳島大学工学部電

気電子工学科 大野泰夫 教授に心より感謝の意を表します

本研究を進めるにあたり適切な御指導と有益なご教示を賜りました徳島大学工学部電

気電子工学科 新谷義廣 教授並びに徳島大学工学部電気電子工学科 酒井士郎 教授に深

く感謝いたします

本研究を進めるにあたり御指導を賜りました徳島大学工学部電気電子工学科 富永喜久

雄 助教授ならびに徳島大学工学部電気電子工学科 講師 直井美貴先生西野克志先生助

手 江南先生に深く感謝します

本研究を進めるにあたり多大なご尽力を賜りました文部科学技官 稲岡武氏に深く感謝

いたします

本研究を進めるにあたり御指導を賜りました徳島大学サテライトベンチャービジネス

ラボラトリー ポストドクター 敖金平氏に深く感謝します

共に議論を重ねた研究員 西薗和博氏をはじめ大野研究室ならびに新谷研究室酒井研究

室サテライトベンチャービジネスラボラトリーナイトライドセミコンダクター株式会

社の皆様に心より感謝いたします

最後に本年度で定年退官される文部科学技官 近藤俊昭氏には研究室配属時より研究だ

けでなく将来設計においても有益なご教示を賜りました近藤技官は大変な情報通でおら

れ毎日午後 5 時以降に学生室に来られては昔の電気電子工学科や学生間の恋愛状況を熱

心に語られておりました研究の合間に近藤技官の話に耳を傾けながら一服するのが大野

研究室での日課でありましたここに近藤技官のこれまでのご活躍に敬意を表すると共に

本研究を進めるにあたり多大なご尽力を賜りましたことに深く感謝します

49

参考文献

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Wiley-Interscience publication 1981

[2] R H Dennard F H Gaensslen N H Yu V L Rideout E Bassou andA R

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c

c

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第 7 号 (2000)

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Microwave performance of a 025 um gate AlGaNGaN heterostructure field effect

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Ilesanmi AdesidaAlGaNGaN HEMTs on SiC With fT of Over 120 GHz IEEE

Electron Device Letters Vol 23 No 8 pp455-457 Aug 2002

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Kuzuhara A 110-W AlGaNGaN HETEROJUNCTION FET ON THINNED

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Technical Digest pp1731-1734 (2001)

[8] M Asif Khan X Hu A Tarakji G Simin J Yang R Gaska and M SShur

AlGaNGaN metal-oxide-semiconductor heterostructure field-effect transistors on

SiC substrates Appl Phys Lett Vol 77 No 9 pp1339-1341 (2000)

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Wickenden and R Henry Trapping Effects and Microwave Power Performance in

AlGaNGaN HEMTs IEEE Trans Ele tron Devices Vol 48 No 3 pp465-471

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Voltage in Power GaAs MESFETs Based on Accurate Simulation Scheme 1998

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[11] 奥村次徳 半導体評価技術 河東田隆(編) pp43-44 産業図書 1989

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p214-219 (1999)

[13] 西澤博 矢野仁之 後藤典夫 大野泰夫 表面準位を考慮した GaAs MESFET ゲート

ラグのシミュレーション 電子情報通信学会 ED 91-141 (1992)

51

著者のこれまでの研究発表

著論文

主著論文

1 菊田大悟 敖金平 大野泰夫 ldquoオープンゲート FET による AlGaNGaN HEMT 構造

の表面準位測定rdquo 信学技報 ED2002-210 (2002)

共著論文

1 Katsushi Nishino Daigo Kikuta Shiro Sakai ldquoBulk GaN growth by direct

synthesis methodrdquo Journal of Crystal Growth 237-239 pp922-925 (2002)

2 Jin-Ping Ao Daigo Kikuta Yasuo Ohno ldquoCopper-Gate AlGaNGaN HEMTs with

Low Gate Leakage Currentrdquo 信学技報 ED2002-211 (2002)

学術講演会発表 講演会名 発表年月日 題目 発表者

応用物理学

会学術講演

2002 年 9月 26 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

電子情報通

信学会 電子デバイス

研究会

2002 年 10月 10 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

52

  • プロセス手順条件
  • 素子間分離プロセス
Page 34: AlGaN/GaN HEMT 構造表面準位の電気的評価 に関する研究ohnolab.deca.jp/wp-content/lab_data/pdf_a/2003_D_Kikuta_doc.pdf · イスシミュレーションによる評価も行った。

-6V のときトラップ準位が 20eV のものはゲート電極直下では電子が存在せず空乏化して

いるが開口部には電子が存在しているトラップ準位が 25eV のものは開口部も電子が空

乏化しているそのためトラップ準位が 20eV の場合ゲート電圧を-6V にしても開口部下

での電子が存在するためドレイン電流を遮断できないそれに対してトラップ準位が 25eV

の場合開口部下の電子も空乏化するためドレイン電流が遮断される

56 まとめ

以上のことよりトラップのエネルギー準位によって開口部の表面電位がゲート電極で制

御されたりされなかったりすることが理論的にあり得るがわかったまたトラップの影

響により実験で得られた結果が説明できることを証明できた

今回のシミュレーションでは電子トラップ型とホールトラップ型の特性の差がはっきり

と現れた結果になったしかし実際には電子トラップ型とホールトラップ型はデジタル

的に分けることはできずアナログ的なものであるため電子トラップ型とホールトラップ

型の中間のような性質を持つトラップも考えられるまたシミュレーションを行うにあ

たり仮定としてトラップ密度を 1times1014cm-2入れ捕獲断面積も 1times10-13cm2と小さい値を

用いているこれらのパラメータを変えることで今回の結果とは違った特性が得られる

そのためパラメータをどのように選び決定するかは非常に重要であり今後も検討が必要で

ある

33

第6章 本研究のまとめ

本研究ではオープンゲートFETを用いてAlGaNGaN HEMT構造結晶でのSiO2AlGaN

界面を評価した

第4章においてオープンゲート FET の Id-Vg特性より SiO2パッシベーションのないオー

プンゲート FET では開口部の AlGaN 層表面電位はゲート電極によって制御されなかった

がSiO2パッシベーションのあるオープンゲート FET では開口部の表面電位がゲート電極

で制御されたこのような現象の原因として SiO2AlGaN 界面にホールトラップ型の界面

準位が存在することで説明した

第5章ではデバイスシミュレーションを行い第 4 章で述べた説明が理論的に正しいか

確かめたシミュレーションの結果より電子トラップではオープンゲート FET の開口部の

表面電位はゲート電極で制御されずホールトラップでは開口部の表面電位はゲート電極

で制御されたことを確認しドレイン電流を遮断することができたこのことより第 4 章

での考察を理論的に証明できた

以上のことより SiO2AlGaN 界面にはホールトラップ型の界面準位が存在している可能

性を示唆したまたホールトラップ型の界面準位が存在するとトランジスタの OFF 耐圧

を向上させることができるので SiO2パッシベーション膜はトランジスタの高耐圧化に利用

できると思われる

一方第 4 章で得られた測定結果は SiO2パッシベーションが理想的な絶縁膜になってい

ない場合言い換えれば導電膜になっている場合でも同様な結果が得られる特にワイド

バンドギャップ半導体の場合深い準位にフェルミ準位がピンニングされると 1times1014Ωcm

以上という非常に高抵抗となり良質な SiO2膜でさえも導電膜として見えてしまうことが

明らかになったワイドバンドギャップ半導体でのパッシベーション膜はこれまでの半導

体における考え方では通用せず今後新しい考え方が必要になると思われる

34

付録1 デバイス作製プロセス

AlGaNGaN HEMT 構造結晶での基本的なデバイス作製プロセスをここで述べるデバ

イス作製の大まかな流れは図1のようになるまず個々の素子を電気的に分離を行うた

めに RIE(Reactive Ion Etching)法で結晶を削り落とし素子間分離を行うつぎにオーミ

ック電極を形成するため TiAl を EB 蒸着法で蒸着しアニールを行う続いてパッシベー

ション膜を堆積させ最後にショットキー電極として EB 蒸着法で NiAu を蒸着する

それぞれのプロセス工程での代表的なプロセス条件を表1に示す

ゲート電極形成

パッシベーション膜堆積

素子間分離

オーミック電極形成

図 1 プロセスフロー

35

表1 プロセス工程(手順と条件)

プロセス工程 プロセス手順条件

1 サンプル へき開

素子間分離プロセス

1 サンプルクリーニング アセトン煮沸3min

超音波洗浄(アセトン)3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

2 メサ用フォトリソグラフィー HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

3 ドライエッチング RIEガス BCl3 20SCCM

出力52W

エッチング時間25minutes

2

4 レジスト除去 アセトン煮沸超音波洗浄

(必要に応じて)リムーバ原液煮沸 3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

オーミック電極形成 3

1 サンプルクリーニング 21 と同じ

36

2 オーミック電極用フォトリソグラ

フィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ti=200ÅAl=2000Å

4 リフトオフ アセトン煮沸3min

超音波洗浄3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブロー

5 熱処理 電気炉650 10min N2雰囲気

パッシベーション膜堆積 4

1 サンプルクリーニング 21 と同じ

37

2 パッシベーション膜用フォトリソ

グラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

純水クリーニングリンス

窒素ブロー

3 パッシベーション膜堆積 EB 蒸着SiO2600Å

4 リフトオフ 34 と同じ

ショットキー電極形成

1 サンプルクリーニング 21 と同じ

2 ショットキー電極用フォトリソグ

ラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)5000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ni=500Å

抵抗加熱蒸着Au=500Å

5

4 リフトオフ 34 と同じ

38

付録2 C-V 特性およびキャリアプロファイル

C-V 測定には通常ショットキーダイオードが使われるショットキーダイオードの断面

図を図1に示すC-V 測定において測定対象の回路モデルはコンデンサと抵抗が並列にな

っている(図 2)そのためオーミック電極からショットキー電極直下までのアクセス抵抗は

誤差になるので電極間隔はできるだけ小さいほうが良い測定は印加した交流電圧信号と

電流の振幅位相差より容量成分と抵抗成分を測定しているAlGaNGaN HEMT 構造の

場合AlGaN 層が絶縁体の働きをするのでゼロバイアスでの容量は AlGaN 層の膜厚と電

極面積AlGaN 層の誘電率で決まる以下にゼロバイアスでの n-GaN と AlGaNGaN

HEMT 結晶での容量を示す

(ⅰ) n-GaN の場合

minus=

=

qkTV

qNt

tS

C

biD

GaNdepletion

depletion

GaN

0

0

2 εε

εε

ただし

(1)

(ⅱ) AlGaNGaN HEMT 構造の場合

AlGaN

AlGaN

tS

C 0εε= (2)

(C容量ε0真空の誘電率εGaNGaN の誘電率εAlGaNAlGaN の誘電率S電極面積

t t tdeple ion空乏層厚さ AlGaNAlGaN 層厚さq電子電荷NDドナー濃度Vbiビルトイン電

圧kボルツマン定数T温度)

Y G

39

C-V Meter ショットキー電極

オーミック電極

C

空乏層 アクセス抵抗

図 2 等価回路図 n型半導体

図 1 断面図

n-GaN の場合S=100times100μm2Vbi=10VND=1times1017cm-3のときt tideple on=100nm と

なり C=8pF 程度となる

C-V 測定を行うとショットキー電極直下部のキャリア濃度を求めることができるつぎ

にその原理を述べる

ドナー濃度を一定としウェハ面で深さ方向の 1 次元で解析をするとまずポアソンの

方程式より

εDqN

dyVd

minus=2

2

(3)

となる

式(3)を解くために境界条件を

VWVdydV

V

Wy

==

=

=

)(0

0)0(

(4)

とするこの条件で式(3)を解くと

yWqNyqNV DD

εε+minus= 2

2 (5)

となるよって空乏層幅 W は

minusminus=

qkTVV

qNW bi

D

ε2 (6)

となるこの空乏層の単位面積あたりの容量は

minusminus

==

qkTVV

qNW

C

bi

D

2

εε (7)

minusminus=

qkTVV

qNC biDε

212 (8)

となり1C2-V 特性の傾きからドナー濃度がわかる

つぎにドナー濃度が一定でない場合を考える微小領域では式(8)が成り立つとすると

40

DqNdVC

d

ε2

12

minus=

(9)

と書くことができるので 1C2を V で微分することよりドナー濃度がわかるまた空乏層

端は式(7)より W=εC なので微小領域の表面からの深さがわかるこの深さ情報とドナー

濃度情報よりキャリアプロファイルが作成できる

d(1C2)dV

1C2 ND[cm-3]

Depth[nm] Vg

図 3 1C2-Vg プロット図 図 4 キャリアプロファイル

41

付録 3 TLM 法とコンタクト抵抗

コンタクト抵抗を測定するにはクロスケルビン法や TLM(Transmission Line Model)法

が用いられるプロセス技術の確立していない GaN 系半導体ではプロセスが容易な TLM

法がよく用いられている

TLM 法の代表的はマスクパターンを図1に示すTLM 法では電極間隔を変化させなが

ら各電極間での抵抗値を調べることでシート抵抗(RS)とコンタクト抵抗(RC)が求められる

その原理を以下に示す

各電極間の等価回路モデルは図2のようになる電極間の抵抗は距離(L)に比例し幅(W)

に反比例するまたコンタクト抵抗は電極幅に反比例すると考えられるそのため測定

される抵抗(R)は

WR

WLR

R CS 2+= (1)

となる式1より L を x 軸R を y 軸にプロットするとy 軸切片が2RCW となり RCが

計算できるまた傾きから RSがわかる(図 3)

5μm 10μm 15μm 20μm 25μm 30μm

100μm

図1 TLM マスクパターン

切片=2RCW

傾き=RsW

測定値 線形近似

電極

RS RC RC

R

半導体基板 図 2 等価回路モデル

0 L

図 3 L-R プロット図

42

MOSFET 等の電子デバイスでは電流はウェハを横方向に流れるそのためコンタクト抵

抗は電極の幅にのみ依存すると考えているしかし物性的にはコンタクト抵抗は面積に

依存すると考える方が妥当であるそこでコンタクト抵抗が面積と電極幅にどのように影

[

0[V]一定としてい

る図 4 の微小区間の等価回路は図 5 のようになるこの等価回路より

響を受けるかを考える

電極のモデルを図 4 に示す電極は幅 W cm]とし電極の単位面積あたりの抵抗をρC[Ω

cm2]とするまた半導体のシート抵抗を RS[Ω]として電極の電位を V

)(xS IW

dxRdV = (2)

)(xVWdI =C dxρ

(3)

となる式変形すると

)(xS I

WR

dxdV

= (4)

)(xVWdI=

Cdx ρ (5)

式(4)をxで微分すると

ρc [Ωcm2]

Rs [Ω]

V0 [V] 電極 W [mm]

図 4 FET の電極モデル(2 次元)

半導体

43

dI

+x 方向

V(x)+dV ρc (Wdx) V(x)

Rs dxW I(x)-dI I(x)

図 5 微小区間での回路図

)(2

2

xS I

WR

dxVd= (4rsquo)

式(4rsquo)に式(5)を代入すると

)(2

2

xC

S VR

dxVd

ρ= (6)

γ2=Rsρcとすると xx BeAexV γγ += minus)( (7)

xrarr-infinで V(x)=0x=0 で V=V0より A=0B=V0 よって式(7)は xeVxV γ

0)( = (8)

となるまた I(x)については式(5)より

x

c

eVWdxdI γ

ρ 0= (9)

x

c

eVWxI γ

γρ 0)( = (10)

式(8)(10)より x=0 での抵抗 R は

WRR

W

WVWV

xIxVR

cs

c

sc

c

c

ρρ

ρ

γρ

γρ

==

===

0

0

)()(

(11)

44

となるよって電極の抵抗は W に反比例するそのため電極幅で規格化したものをコン

タクト抵抗とし

CSC RR ρ= [Ωmm] (12)

で定義するまた式(12)よりコンタクト抵抗はシート抵抗のルートに比例するのでシート抵

抗が大きいとコンタクト抵抗も悪く見える

45

付録 4 時間変化なしの場合の電子占有率(fT)の導出

トラップの電荷捕獲放出過程は伝導帯電子を捕獲する(e-capture)伝導帯に電子を放

出する(e-emit)価電子帯のホールを捕獲する(p-capture)価電子帯にホールを放出する

(p-emit)の 4 種類が考えられるそれぞれの反応速度は以下の 4 つの式で与えられる

(ⅰ) e-capture

)1( TnT fnC

dtdf

minus= (1)

(ⅱ) e-emit

TnT fe

dtdf

minus= (2)

(ⅲ) p-capture

TpT fpC

dtdf

minus= (3) (iv) ホール放出 (iii) ホール捕獲

(i) 電子捕獲 (ii) 電子放出

ホール

電子

トラップ

(ⅳ) p-emit

)1( TpT fe

dtdf

minus= (4)

(fTトラップの電子占有率t時刻n電子密度pホール密度Cn電子捕獲係数Cpホー

ル捕獲係数en電子放出係数epホール放出係数)

電子捕獲係数とホール捕獲係数はそれぞれ Cn=σnvthnCp=σpvthp(σn電子の捕獲断面積

σpホールの捕獲断面積vthn電子の熱平衡速度vthpホールの熱平衡速度)で表せるま

た熱平衡速度は 3kT2=m ve thn22=mpvthp22 である式 1~4 をまとめて整理すると

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (5)

となる

つぎに熱平衡状態(全てのフェルミ準位EFが一致)で時間変化がないときについて考え

るまずトラップの電子占有率はフェルミ分布となるとして

46

minus

+=

kTEE

fFT

T

exp1

1 (6)

(ETトラップ準位)

とする伝導帯での電子密度の時間変化はトラップによる電子の捕獲と放出の 2 通りなの

TnTTnT feNfCnNdtdn

+minusminus= )1( (7)

(NTトラップ密度)

となる時間変化なしとすると dndt=0 なので enについて整理すると

T

Tnn f

fnCe minus=

1 (8)

となるここで式(8)に式(6)を代入すると

minus

+

minus

+minus

minusminus=

kTEE

kTEE

CkT

EENe

FT

FT

nFC

Cn

exp1

1

exp1

11

exp (9)

nFTFC

Cn CkT

EEkT

EENe

minus

minusminus= expexp (10)

nnTC

Cn CnCkT

EENe 1exp =

minusminus= (11)

minusminus=

kTEE

Nn TCC exp1 (12)

となりenはトラップの準位と捕獲断面積で決まることがわかる同様にして

( TpTTpT feNfCpNdtdp

minusminus= 1 ) (13)

より

47

ppVT

VT

Tpp CpC

kTEE

Nf

fpCe 1exp1

=

minusminus=

minus= (14)

minus

=kT

EENp TV

V exp1 (15)

となる

以上のことを利用して式(5)を変形するまず式(5)に式(11)と式(14)を代入すると

( ) ( TpTpTnTnT fCpfpCfCnfnC

dtdf

minus+minusminusminus= 11 11 )

)

(16)

となる時間変化なし(dfTdt=0)として fTについて整理すると

( ) ( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (17)

となりトラップの電子占有率は電子密度ホール密度の関数になる

48

謝辞

本研究の遂行にあたって終始懇切なる御指導と御鞭撻を頂きました徳島大学工学部電

気電子工学科 大野泰夫 教授に心より感謝の意を表します

本研究を進めるにあたり適切な御指導と有益なご教示を賜りました徳島大学工学部電

気電子工学科 新谷義廣 教授並びに徳島大学工学部電気電子工学科 酒井士郎 教授に深

く感謝いたします

本研究を進めるにあたり御指導を賜りました徳島大学工学部電気電子工学科 富永喜久

雄 助教授ならびに徳島大学工学部電気電子工学科 講師 直井美貴先生西野克志先生助

手 江南先生に深く感謝します

本研究を進めるにあたり多大なご尽力を賜りました文部科学技官 稲岡武氏に深く感謝

いたします

本研究を進めるにあたり御指導を賜りました徳島大学サテライトベンチャービジネス

ラボラトリー ポストドクター 敖金平氏に深く感謝します

共に議論を重ねた研究員 西薗和博氏をはじめ大野研究室ならびに新谷研究室酒井研究

室サテライトベンチャービジネスラボラトリーナイトライドセミコンダクター株式会

社の皆様に心より感謝いたします

最後に本年度で定年退官される文部科学技官 近藤俊昭氏には研究室配属時より研究だ

けでなく将来設計においても有益なご教示を賜りました近藤技官は大変な情報通でおら

れ毎日午後 5 時以降に学生室に来られては昔の電気電子工学科や学生間の恋愛状況を熱

心に語られておりました研究の合間に近藤技官の話に耳を傾けながら一服するのが大野

研究室での日課でありましたここに近藤技官のこれまでのご活躍に敬意を表すると共に

本研究を進めるにあたり多大なご尽力を賜りましたことに深く感謝します

49

参考文献

[1] S M Sze Physics of Semiconductor Devices 2nd Edition pp133 A

Wiley-Interscience publication 1981

[2] R H Dennard F H Gaensslen N H Yu V L Rideout E Bassou andA R

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c

c

[3] 大野泰夫 葛原正明 rdquo高度情報通信社会と GaN 系高周波デバイスrdquo 応用物理 第 69 巻

第 7 号 (2000)

[4] M A Khan J N Kuznia A R Bhattarai and D T Olson Metal semicoductor field

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pp1786-1788 12 April 1993

[5] M A Khan J N Kuznia D T Olson W J Schaff J W Burm and M S Shur

Microwave performance of a 025 um gate AlGaNGaN heterostructure field effect

transistor Appl Phys Lett vol 65 no 9 pp1121-1123 29 Aug 1994

[6] V Kumar W Lu R Schwindt A Kuliev G Simin J Yang M Asif Khan and

Ilesanmi AdesidaAlGaNGaN HEMTs on SiC With fT of Over 120 GHz IEEE

Electron Device Letters Vol 23 No 8 pp455-457 Aug 2002

[7] Y Ando Y Okamoto H Miyamoto N Hayama T Nakayama K Kasahara M

Kuzuhara A 110-W AlGaNGaN HETEROJUNCTION FET ON THINNED

SAPPHIRE SUBSTRATE IEEE International Ele tron Devices Meeting (IEDM)

Technical Digest pp1731-1734 (2001)

[8] M Asif Khan X Hu A Tarakji G Simin J Yang R Gaska and M SShur

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[9] S Binari K Ikosssi J Roussos W Kruppa D Park H Dietrich DKoleske A

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50

(2001)

[10] K Kunihiro Y Takahashi and Y Ohno Improvement of Off-State Breakdown

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IEEE International Ele tron Devices Mee ing (IEDM) Technical Dige t pp71-74

(1998)

c t s

[11] 奥村次徳 半導体評価技術 河東田隆(編) pp43-44 産業図書 1989

[12] Y Ohno P Francis M Nogome and Y Takahashi Surface-States Effects on GaAs

FET Electrical Performance IEEE Transactions on Electron Devices 46

p214-219 (1999)

[13] 西澤博 矢野仁之 後藤典夫 大野泰夫 表面準位を考慮した GaAs MESFET ゲート

ラグのシミュレーション 電子情報通信学会 ED 91-141 (1992)

51

著者のこれまでの研究発表

著論文

主著論文

1 菊田大悟 敖金平 大野泰夫 ldquoオープンゲート FET による AlGaNGaN HEMT 構造

の表面準位測定rdquo 信学技報 ED2002-210 (2002)

共著論文

1 Katsushi Nishino Daigo Kikuta Shiro Sakai ldquoBulk GaN growth by direct

synthesis methodrdquo Journal of Crystal Growth 237-239 pp922-925 (2002)

2 Jin-Ping Ao Daigo Kikuta Yasuo Ohno ldquoCopper-Gate AlGaNGaN HEMTs with

Low Gate Leakage Currentrdquo 信学技報 ED2002-211 (2002)

学術講演会発表 講演会名 発表年月日 題目 発表者

応用物理学

会学術講演

2002 年 9月 26 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

電子情報通

信学会 電子デバイス

研究会

2002 年 10月 10 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

52

  • プロセス手順条件
  • 素子間分離プロセス
Page 35: AlGaN/GaN HEMT 構造表面準位の電気的評価 に関する研究ohnolab.deca.jp/wp-content/lab_data/pdf_a/2003_D_Kikuta_doc.pdf · イスシミュレーションによる評価も行った。

第6章 本研究のまとめ

本研究ではオープンゲートFETを用いてAlGaNGaN HEMT構造結晶でのSiO2AlGaN

界面を評価した

第4章においてオープンゲート FET の Id-Vg特性より SiO2パッシベーションのないオー

プンゲート FET では開口部の AlGaN 層表面電位はゲート電極によって制御されなかった

がSiO2パッシベーションのあるオープンゲート FET では開口部の表面電位がゲート電極

で制御されたこのような現象の原因として SiO2AlGaN 界面にホールトラップ型の界面

準位が存在することで説明した

第5章ではデバイスシミュレーションを行い第 4 章で述べた説明が理論的に正しいか

確かめたシミュレーションの結果より電子トラップではオープンゲート FET の開口部の

表面電位はゲート電極で制御されずホールトラップでは開口部の表面電位はゲート電極

で制御されたことを確認しドレイン電流を遮断することができたこのことより第 4 章

での考察を理論的に証明できた

以上のことより SiO2AlGaN 界面にはホールトラップ型の界面準位が存在している可能

性を示唆したまたホールトラップ型の界面準位が存在するとトランジスタの OFF 耐圧

を向上させることができるので SiO2パッシベーション膜はトランジスタの高耐圧化に利用

できると思われる

一方第 4 章で得られた測定結果は SiO2パッシベーションが理想的な絶縁膜になってい

ない場合言い換えれば導電膜になっている場合でも同様な結果が得られる特にワイド

バンドギャップ半導体の場合深い準位にフェルミ準位がピンニングされると 1times1014Ωcm

以上という非常に高抵抗となり良質な SiO2膜でさえも導電膜として見えてしまうことが

明らかになったワイドバンドギャップ半導体でのパッシベーション膜はこれまでの半導

体における考え方では通用せず今後新しい考え方が必要になると思われる

34

付録1 デバイス作製プロセス

AlGaNGaN HEMT 構造結晶での基本的なデバイス作製プロセスをここで述べるデバ

イス作製の大まかな流れは図1のようになるまず個々の素子を電気的に分離を行うた

めに RIE(Reactive Ion Etching)法で結晶を削り落とし素子間分離を行うつぎにオーミ

ック電極を形成するため TiAl を EB 蒸着法で蒸着しアニールを行う続いてパッシベー

ション膜を堆積させ最後にショットキー電極として EB 蒸着法で NiAu を蒸着する

それぞれのプロセス工程での代表的なプロセス条件を表1に示す

ゲート電極形成

パッシベーション膜堆積

素子間分離

オーミック電極形成

図 1 プロセスフロー

35

表1 プロセス工程(手順と条件)

プロセス工程 プロセス手順条件

1 サンプル へき開

素子間分離プロセス

1 サンプルクリーニング アセトン煮沸3min

超音波洗浄(アセトン)3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

2 メサ用フォトリソグラフィー HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

3 ドライエッチング RIEガス BCl3 20SCCM

出力52W

エッチング時間25minutes

2

4 レジスト除去 アセトン煮沸超音波洗浄

(必要に応じて)リムーバ原液煮沸 3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

オーミック電極形成 3

1 サンプルクリーニング 21 と同じ

36

2 オーミック電極用フォトリソグラ

フィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ti=200ÅAl=2000Å

4 リフトオフ アセトン煮沸3min

超音波洗浄3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブロー

5 熱処理 電気炉650 10min N2雰囲気

パッシベーション膜堆積 4

1 サンプルクリーニング 21 と同じ

37

2 パッシベーション膜用フォトリソ

グラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

純水クリーニングリンス

窒素ブロー

3 パッシベーション膜堆積 EB 蒸着SiO2600Å

4 リフトオフ 34 と同じ

ショットキー電極形成

1 サンプルクリーニング 21 と同じ

2 ショットキー電極用フォトリソグ

ラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)5000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ni=500Å

抵抗加熱蒸着Au=500Å

5

4 リフトオフ 34 と同じ

38

付録2 C-V 特性およびキャリアプロファイル

C-V 測定には通常ショットキーダイオードが使われるショットキーダイオードの断面

図を図1に示すC-V 測定において測定対象の回路モデルはコンデンサと抵抗が並列にな

っている(図 2)そのためオーミック電極からショットキー電極直下までのアクセス抵抗は

誤差になるので電極間隔はできるだけ小さいほうが良い測定は印加した交流電圧信号と

電流の振幅位相差より容量成分と抵抗成分を測定しているAlGaNGaN HEMT 構造の

場合AlGaN 層が絶縁体の働きをするのでゼロバイアスでの容量は AlGaN 層の膜厚と電

極面積AlGaN 層の誘電率で決まる以下にゼロバイアスでの n-GaN と AlGaNGaN

HEMT 結晶での容量を示す

(ⅰ) n-GaN の場合

minus=

=

qkTV

qNt

tS

C

biD

GaNdepletion

depletion

GaN

0

0

2 εε

εε

ただし

(1)

(ⅱ) AlGaNGaN HEMT 構造の場合

AlGaN

AlGaN

tS

C 0εε= (2)

(C容量ε0真空の誘電率εGaNGaN の誘電率εAlGaNAlGaN の誘電率S電極面積

t t tdeple ion空乏層厚さ AlGaNAlGaN 層厚さq電子電荷NDドナー濃度Vbiビルトイン電

圧kボルツマン定数T温度)

Y G

39

C-V Meter ショットキー電極

オーミック電極

C

空乏層 アクセス抵抗

図 2 等価回路図 n型半導体

図 1 断面図

n-GaN の場合S=100times100μm2Vbi=10VND=1times1017cm-3のときt tideple on=100nm と

なり C=8pF 程度となる

C-V 測定を行うとショットキー電極直下部のキャリア濃度を求めることができるつぎ

にその原理を述べる

ドナー濃度を一定としウェハ面で深さ方向の 1 次元で解析をするとまずポアソンの

方程式より

εDqN

dyVd

minus=2

2

(3)

となる

式(3)を解くために境界条件を

VWVdydV

V

Wy

==

=

=

)(0

0)0(

(4)

とするこの条件で式(3)を解くと

yWqNyqNV DD

εε+minus= 2

2 (5)

となるよって空乏層幅 W は

minusminus=

qkTVV

qNW bi

D

ε2 (6)

となるこの空乏層の単位面積あたりの容量は

minusminus

==

qkTVV

qNW

C

bi

D

2

εε (7)

minusminus=

qkTVV

qNC biDε

212 (8)

となり1C2-V 特性の傾きからドナー濃度がわかる

つぎにドナー濃度が一定でない場合を考える微小領域では式(8)が成り立つとすると

40

DqNdVC

d

ε2

12

minus=

(9)

と書くことができるので 1C2を V で微分することよりドナー濃度がわかるまた空乏層

端は式(7)より W=εC なので微小領域の表面からの深さがわかるこの深さ情報とドナー

濃度情報よりキャリアプロファイルが作成できる

d(1C2)dV

1C2 ND[cm-3]

Depth[nm] Vg

図 3 1C2-Vg プロット図 図 4 キャリアプロファイル

41

付録 3 TLM 法とコンタクト抵抗

コンタクト抵抗を測定するにはクロスケルビン法や TLM(Transmission Line Model)法

が用いられるプロセス技術の確立していない GaN 系半導体ではプロセスが容易な TLM

法がよく用いられている

TLM 法の代表的はマスクパターンを図1に示すTLM 法では電極間隔を変化させなが

ら各電極間での抵抗値を調べることでシート抵抗(RS)とコンタクト抵抗(RC)が求められる

その原理を以下に示す

各電極間の等価回路モデルは図2のようになる電極間の抵抗は距離(L)に比例し幅(W)

に反比例するまたコンタクト抵抗は電極幅に反比例すると考えられるそのため測定

される抵抗(R)は

WR

WLR

R CS 2+= (1)

となる式1より L を x 軸R を y 軸にプロットするとy 軸切片が2RCW となり RCが

計算できるまた傾きから RSがわかる(図 3)

5μm 10μm 15μm 20μm 25μm 30μm

100μm

図1 TLM マスクパターン

切片=2RCW

傾き=RsW

測定値 線形近似

電極

RS RC RC

R

半導体基板 図 2 等価回路モデル

0 L

図 3 L-R プロット図

42

MOSFET 等の電子デバイスでは電流はウェハを横方向に流れるそのためコンタクト抵

抗は電極の幅にのみ依存すると考えているしかし物性的にはコンタクト抵抗は面積に

依存すると考える方が妥当であるそこでコンタクト抵抗が面積と電極幅にどのように影

[

0[V]一定としてい

る図 4 の微小区間の等価回路は図 5 のようになるこの等価回路より

響を受けるかを考える

電極のモデルを図 4 に示す電極は幅 W cm]とし電極の単位面積あたりの抵抗をρC[Ω

cm2]とするまた半導体のシート抵抗を RS[Ω]として電極の電位を V

)(xS IW

dxRdV = (2)

)(xVWdI =C dxρ

(3)

となる式変形すると

)(xS I

WR

dxdV

= (4)

)(xVWdI=

Cdx ρ (5)

式(4)をxで微分すると

ρc [Ωcm2]

Rs [Ω]

V0 [V] 電極 W [mm]

図 4 FET の電極モデル(2 次元)

半導体

43

dI

+x 方向

V(x)+dV ρc (Wdx) V(x)

Rs dxW I(x)-dI I(x)

図 5 微小区間での回路図

)(2

2

xS I

WR

dxVd= (4rsquo)

式(4rsquo)に式(5)を代入すると

)(2

2

xC

S VR

dxVd

ρ= (6)

γ2=Rsρcとすると xx BeAexV γγ += minus)( (7)

xrarr-infinで V(x)=0x=0 で V=V0より A=0B=V0 よって式(7)は xeVxV γ

0)( = (8)

となるまた I(x)については式(5)より

x

c

eVWdxdI γ

ρ 0= (9)

x

c

eVWxI γ

γρ 0)( = (10)

式(8)(10)より x=0 での抵抗 R は

WRR

W

WVWV

xIxVR

cs

c

sc

c

c

ρρ

ρ

γρ

γρ

==

===

0

0

)()(

(11)

44

となるよって電極の抵抗は W に反比例するそのため電極幅で規格化したものをコン

タクト抵抗とし

CSC RR ρ= [Ωmm] (12)

で定義するまた式(12)よりコンタクト抵抗はシート抵抗のルートに比例するのでシート抵

抗が大きいとコンタクト抵抗も悪く見える

45

付録 4 時間変化なしの場合の電子占有率(fT)の導出

トラップの電荷捕獲放出過程は伝導帯電子を捕獲する(e-capture)伝導帯に電子を放

出する(e-emit)価電子帯のホールを捕獲する(p-capture)価電子帯にホールを放出する

(p-emit)の 4 種類が考えられるそれぞれの反応速度は以下の 4 つの式で与えられる

(ⅰ) e-capture

)1( TnT fnC

dtdf

minus= (1)

(ⅱ) e-emit

TnT fe

dtdf

minus= (2)

(ⅲ) p-capture

TpT fpC

dtdf

minus= (3) (iv) ホール放出 (iii) ホール捕獲

(i) 電子捕獲 (ii) 電子放出

ホール

電子

トラップ

(ⅳ) p-emit

)1( TpT fe

dtdf

minus= (4)

(fTトラップの電子占有率t時刻n電子密度pホール密度Cn電子捕獲係数Cpホー

ル捕獲係数en電子放出係数epホール放出係数)

電子捕獲係数とホール捕獲係数はそれぞれ Cn=σnvthnCp=σpvthp(σn電子の捕獲断面積

σpホールの捕獲断面積vthn電子の熱平衡速度vthpホールの熱平衡速度)で表せるま

た熱平衡速度は 3kT2=m ve thn22=mpvthp22 である式 1~4 をまとめて整理すると

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (5)

となる

つぎに熱平衡状態(全てのフェルミ準位EFが一致)で時間変化がないときについて考え

るまずトラップの電子占有率はフェルミ分布となるとして

46

minus

+=

kTEE

fFT

T

exp1

1 (6)

(ETトラップ準位)

とする伝導帯での電子密度の時間変化はトラップによる電子の捕獲と放出の 2 通りなの

TnTTnT feNfCnNdtdn

+minusminus= )1( (7)

(NTトラップ密度)

となる時間変化なしとすると dndt=0 なので enについて整理すると

T

Tnn f

fnCe minus=

1 (8)

となるここで式(8)に式(6)を代入すると

minus

+

minus

+minus

minusminus=

kTEE

kTEE

CkT

EENe

FT

FT

nFC

Cn

exp1

1

exp1

11

exp (9)

nFTFC

Cn CkT

EEkT

EENe

minus

minusminus= expexp (10)

nnTC

Cn CnCkT

EENe 1exp =

minusminus= (11)

minusminus=

kTEE

Nn TCC exp1 (12)

となりenはトラップの準位と捕獲断面積で決まることがわかる同様にして

( TpTTpT feNfCpNdtdp

minusminus= 1 ) (13)

より

47

ppVT

VT

Tpp CpC

kTEE

Nf

fpCe 1exp1

=

minusminus=

minus= (14)

minus

=kT

EENp TV

V exp1 (15)

となる

以上のことを利用して式(5)を変形するまず式(5)に式(11)と式(14)を代入すると

( ) ( TpTpTnTnT fCpfpCfCnfnC

dtdf

minus+minusminusminus= 11 11 )

)

(16)

となる時間変化なし(dfTdt=0)として fTについて整理すると

( ) ( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (17)

となりトラップの電子占有率は電子密度ホール密度の関数になる

48

謝辞

本研究の遂行にあたって終始懇切なる御指導と御鞭撻を頂きました徳島大学工学部電

気電子工学科 大野泰夫 教授に心より感謝の意を表します

本研究を進めるにあたり適切な御指導と有益なご教示を賜りました徳島大学工学部電

気電子工学科 新谷義廣 教授並びに徳島大学工学部電気電子工学科 酒井士郎 教授に深

く感謝いたします

本研究を進めるにあたり御指導を賜りました徳島大学工学部電気電子工学科 富永喜久

雄 助教授ならびに徳島大学工学部電気電子工学科 講師 直井美貴先生西野克志先生助

手 江南先生に深く感謝します

本研究を進めるにあたり多大なご尽力を賜りました文部科学技官 稲岡武氏に深く感謝

いたします

本研究を進めるにあたり御指導を賜りました徳島大学サテライトベンチャービジネス

ラボラトリー ポストドクター 敖金平氏に深く感謝します

共に議論を重ねた研究員 西薗和博氏をはじめ大野研究室ならびに新谷研究室酒井研究

室サテライトベンチャービジネスラボラトリーナイトライドセミコンダクター株式会

社の皆様に心より感謝いたします

最後に本年度で定年退官される文部科学技官 近藤俊昭氏には研究室配属時より研究だ

けでなく将来設計においても有益なご教示を賜りました近藤技官は大変な情報通でおら

れ毎日午後 5 時以降に学生室に来られては昔の電気電子工学科や学生間の恋愛状況を熱

心に語られておりました研究の合間に近藤技官の話に耳を傾けながら一服するのが大野

研究室での日課でありましたここに近藤技官のこれまでのご活躍に敬意を表すると共に

本研究を進めるにあたり多大なご尽力を賜りましたことに深く感謝します

49

参考文献

[1] S M Sze Physics of Semiconductor Devices 2nd Edition pp133 A

Wiley-Interscience publication 1981

[2] R H Dennard F H Gaensslen N H Yu V L Rideout E Bassou andA R

LeBlanc Design of ion-implanted MOSFETs with very small physicaldimension

IEEE JSolid-Sta e Circuits SC-9 pp256 (1974) t

c

c

[3] 大野泰夫 葛原正明 rdquo高度情報通信社会と GaN 系高周波デバイスrdquo 応用物理 第 69 巻

第 7 号 (2000)

[4] M A Khan J N Kuznia A R Bhattarai and D T Olson Metal semicoductor field

effect transistor based on single crystal GaN Appl Phys Lett Vol 62 No 15

pp1786-1788 12 April 1993

[5] M A Khan J N Kuznia D T Olson W J Schaff J W Burm and M S Shur

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Ilesanmi AdesidaAlGaNGaN HEMTs on SiC With fT of Over 120 GHz IEEE

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[7] Y Ando Y Okamoto H Miyamoto N Hayama T Nakayama K Kasahara M

Kuzuhara A 110-W AlGaNGaN HETEROJUNCTION FET ON THINNED

SAPPHIRE SUBSTRATE IEEE International Ele tron Devices Meeting (IEDM)

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[8] M Asif Khan X Hu A Tarakji G Simin J Yang R Gaska and M SShur

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50

(2001)

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(1998)

c t s

[11] 奥村次徳 半導体評価技術 河東田隆(編) pp43-44 産業図書 1989

[12] Y Ohno P Francis M Nogome and Y Takahashi Surface-States Effects on GaAs

FET Electrical Performance IEEE Transactions on Electron Devices 46

p214-219 (1999)

[13] 西澤博 矢野仁之 後藤典夫 大野泰夫 表面準位を考慮した GaAs MESFET ゲート

ラグのシミュレーション 電子情報通信学会 ED 91-141 (1992)

51

著者のこれまでの研究発表

著論文

主著論文

1 菊田大悟 敖金平 大野泰夫 ldquoオープンゲート FET による AlGaNGaN HEMT 構造

の表面準位測定rdquo 信学技報 ED2002-210 (2002)

共著論文

1 Katsushi Nishino Daigo Kikuta Shiro Sakai ldquoBulk GaN growth by direct

synthesis methodrdquo Journal of Crystal Growth 237-239 pp922-925 (2002)

2 Jin-Ping Ao Daigo Kikuta Yasuo Ohno ldquoCopper-Gate AlGaNGaN HEMTs with

Low Gate Leakage Currentrdquo 信学技報 ED2002-211 (2002)

学術講演会発表 講演会名 発表年月日 題目 発表者

応用物理学

会学術講演

2002 年 9月 26 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

電子情報通

信学会 電子デバイス

研究会

2002 年 10月 10 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

52

  • プロセス手順条件
  • 素子間分離プロセス
Page 36: AlGaN/GaN HEMT 構造表面準位の電気的評価 に関する研究ohnolab.deca.jp/wp-content/lab_data/pdf_a/2003_D_Kikuta_doc.pdf · イスシミュレーションによる評価も行った。

付録1 デバイス作製プロセス

AlGaNGaN HEMT 構造結晶での基本的なデバイス作製プロセスをここで述べるデバ

イス作製の大まかな流れは図1のようになるまず個々の素子を電気的に分離を行うた

めに RIE(Reactive Ion Etching)法で結晶を削り落とし素子間分離を行うつぎにオーミ

ック電極を形成するため TiAl を EB 蒸着法で蒸着しアニールを行う続いてパッシベー

ション膜を堆積させ最後にショットキー電極として EB 蒸着法で NiAu を蒸着する

それぞれのプロセス工程での代表的なプロセス条件を表1に示す

ゲート電極形成

パッシベーション膜堆積

素子間分離

オーミック電極形成

図 1 プロセスフロー

35

表1 プロセス工程(手順と条件)

プロセス工程 プロセス手順条件

1 サンプル へき開

素子間分離プロセス

1 サンプルクリーニング アセトン煮沸3min

超音波洗浄(アセトン)3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

2 メサ用フォトリソグラフィー HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

3 ドライエッチング RIEガス BCl3 20SCCM

出力52W

エッチング時間25minutes

2

4 レジスト除去 アセトン煮沸超音波洗浄

(必要に応じて)リムーバ原液煮沸 3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

オーミック電極形成 3

1 サンプルクリーニング 21 と同じ

36

2 オーミック電極用フォトリソグラ

フィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ti=200ÅAl=2000Å

4 リフトオフ アセトン煮沸3min

超音波洗浄3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブロー

5 熱処理 電気炉650 10min N2雰囲気

パッシベーション膜堆積 4

1 サンプルクリーニング 21 と同じ

37

2 パッシベーション膜用フォトリソ

グラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

純水クリーニングリンス

窒素ブロー

3 パッシベーション膜堆積 EB 蒸着SiO2600Å

4 リフトオフ 34 と同じ

ショットキー電極形成

1 サンプルクリーニング 21 と同じ

2 ショットキー電極用フォトリソグ

ラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)5000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ni=500Å

抵抗加熱蒸着Au=500Å

5

4 リフトオフ 34 と同じ

38

付録2 C-V 特性およびキャリアプロファイル

C-V 測定には通常ショットキーダイオードが使われるショットキーダイオードの断面

図を図1に示すC-V 測定において測定対象の回路モデルはコンデンサと抵抗が並列にな

っている(図 2)そのためオーミック電極からショットキー電極直下までのアクセス抵抗は

誤差になるので電極間隔はできるだけ小さいほうが良い測定は印加した交流電圧信号と

電流の振幅位相差より容量成分と抵抗成分を測定しているAlGaNGaN HEMT 構造の

場合AlGaN 層が絶縁体の働きをするのでゼロバイアスでの容量は AlGaN 層の膜厚と電

極面積AlGaN 層の誘電率で決まる以下にゼロバイアスでの n-GaN と AlGaNGaN

HEMT 結晶での容量を示す

(ⅰ) n-GaN の場合

minus=

=

qkTV

qNt

tS

C

biD

GaNdepletion

depletion

GaN

0

0

2 εε

εε

ただし

(1)

(ⅱ) AlGaNGaN HEMT 構造の場合

AlGaN

AlGaN

tS

C 0εε= (2)

(C容量ε0真空の誘電率εGaNGaN の誘電率εAlGaNAlGaN の誘電率S電極面積

t t tdeple ion空乏層厚さ AlGaNAlGaN 層厚さq電子電荷NDドナー濃度Vbiビルトイン電

圧kボルツマン定数T温度)

Y G

39

C-V Meter ショットキー電極

オーミック電極

C

空乏層 アクセス抵抗

図 2 等価回路図 n型半導体

図 1 断面図

n-GaN の場合S=100times100μm2Vbi=10VND=1times1017cm-3のときt tideple on=100nm と

なり C=8pF 程度となる

C-V 測定を行うとショットキー電極直下部のキャリア濃度を求めることができるつぎ

にその原理を述べる

ドナー濃度を一定としウェハ面で深さ方向の 1 次元で解析をするとまずポアソンの

方程式より

εDqN

dyVd

minus=2

2

(3)

となる

式(3)を解くために境界条件を

VWVdydV

V

Wy

==

=

=

)(0

0)0(

(4)

とするこの条件で式(3)を解くと

yWqNyqNV DD

εε+minus= 2

2 (5)

となるよって空乏層幅 W は

minusminus=

qkTVV

qNW bi

D

ε2 (6)

となるこの空乏層の単位面積あたりの容量は

minusminus

==

qkTVV

qNW

C

bi

D

2

εε (7)

minusminus=

qkTVV

qNC biDε

212 (8)

となり1C2-V 特性の傾きからドナー濃度がわかる

つぎにドナー濃度が一定でない場合を考える微小領域では式(8)が成り立つとすると

40

DqNdVC

d

ε2

12

minus=

(9)

と書くことができるので 1C2を V で微分することよりドナー濃度がわかるまた空乏層

端は式(7)より W=εC なので微小領域の表面からの深さがわかるこの深さ情報とドナー

濃度情報よりキャリアプロファイルが作成できる

d(1C2)dV

1C2 ND[cm-3]

Depth[nm] Vg

図 3 1C2-Vg プロット図 図 4 キャリアプロファイル

41

付録 3 TLM 法とコンタクト抵抗

コンタクト抵抗を測定するにはクロスケルビン法や TLM(Transmission Line Model)法

が用いられるプロセス技術の確立していない GaN 系半導体ではプロセスが容易な TLM

法がよく用いられている

TLM 法の代表的はマスクパターンを図1に示すTLM 法では電極間隔を変化させなが

ら各電極間での抵抗値を調べることでシート抵抗(RS)とコンタクト抵抗(RC)が求められる

その原理を以下に示す

各電極間の等価回路モデルは図2のようになる電極間の抵抗は距離(L)に比例し幅(W)

に反比例するまたコンタクト抵抗は電極幅に反比例すると考えられるそのため測定

される抵抗(R)は

WR

WLR

R CS 2+= (1)

となる式1より L を x 軸R を y 軸にプロットするとy 軸切片が2RCW となり RCが

計算できるまた傾きから RSがわかる(図 3)

5μm 10μm 15μm 20μm 25μm 30μm

100μm

図1 TLM マスクパターン

切片=2RCW

傾き=RsW

測定値 線形近似

電極

RS RC RC

R

半導体基板 図 2 等価回路モデル

0 L

図 3 L-R プロット図

42

MOSFET 等の電子デバイスでは電流はウェハを横方向に流れるそのためコンタクト抵

抗は電極の幅にのみ依存すると考えているしかし物性的にはコンタクト抵抗は面積に

依存すると考える方が妥当であるそこでコンタクト抵抗が面積と電極幅にどのように影

[

0[V]一定としてい

る図 4 の微小区間の等価回路は図 5 のようになるこの等価回路より

響を受けるかを考える

電極のモデルを図 4 に示す電極は幅 W cm]とし電極の単位面積あたりの抵抗をρC[Ω

cm2]とするまた半導体のシート抵抗を RS[Ω]として電極の電位を V

)(xS IW

dxRdV = (2)

)(xVWdI =C dxρ

(3)

となる式変形すると

)(xS I

WR

dxdV

= (4)

)(xVWdI=

Cdx ρ (5)

式(4)をxで微分すると

ρc [Ωcm2]

Rs [Ω]

V0 [V] 電極 W [mm]

図 4 FET の電極モデル(2 次元)

半導体

43

dI

+x 方向

V(x)+dV ρc (Wdx) V(x)

Rs dxW I(x)-dI I(x)

図 5 微小区間での回路図

)(2

2

xS I

WR

dxVd= (4rsquo)

式(4rsquo)に式(5)を代入すると

)(2

2

xC

S VR

dxVd

ρ= (6)

γ2=Rsρcとすると xx BeAexV γγ += minus)( (7)

xrarr-infinで V(x)=0x=0 で V=V0より A=0B=V0 よって式(7)は xeVxV γ

0)( = (8)

となるまた I(x)については式(5)より

x

c

eVWdxdI γ

ρ 0= (9)

x

c

eVWxI γ

γρ 0)( = (10)

式(8)(10)より x=0 での抵抗 R は

WRR

W

WVWV

xIxVR

cs

c

sc

c

c

ρρ

ρ

γρ

γρ

==

===

0

0

)()(

(11)

44

となるよって電極の抵抗は W に反比例するそのため電極幅で規格化したものをコン

タクト抵抗とし

CSC RR ρ= [Ωmm] (12)

で定義するまた式(12)よりコンタクト抵抗はシート抵抗のルートに比例するのでシート抵

抗が大きいとコンタクト抵抗も悪く見える

45

付録 4 時間変化なしの場合の電子占有率(fT)の導出

トラップの電荷捕獲放出過程は伝導帯電子を捕獲する(e-capture)伝導帯に電子を放

出する(e-emit)価電子帯のホールを捕獲する(p-capture)価電子帯にホールを放出する

(p-emit)の 4 種類が考えられるそれぞれの反応速度は以下の 4 つの式で与えられる

(ⅰ) e-capture

)1( TnT fnC

dtdf

minus= (1)

(ⅱ) e-emit

TnT fe

dtdf

minus= (2)

(ⅲ) p-capture

TpT fpC

dtdf

minus= (3) (iv) ホール放出 (iii) ホール捕獲

(i) 電子捕獲 (ii) 電子放出

ホール

電子

トラップ

(ⅳ) p-emit

)1( TpT fe

dtdf

minus= (4)

(fTトラップの電子占有率t時刻n電子密度pホール密度Cn電子捕獲係数Cpホー

ル捕獲係数en電子放出係数epホール放出係数)

電子捕獲係数とホール捕獲係数はそれぞれ Cn=σnvthnCp=σpvthp(σn電子の捕獲断面積

σpホールの捕獲断面積vthn電子の熱平衡速度vthpホールの熱平衡速度)で表せるま

た熱平衡速度は 3kT2=m ve thn22=mpvthp22 である式 1~4 をまとめて整理すると

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (5)

となる

つぎに熱平衡状態(全てのフェルミ準位EFが一致)で時間変化がないときについて考え

るまずトラップの電子占有率はフェルミ分布となるとして

46

minus

+=

kTEE

fFT

T

exp1

1 (6)

(ETトラップ準位)

とする伝導帯での電子密度の時間変化はトラップによる電子の捕獲と放出の 2 通りなの

TnTTnT feNfCnNdtdn

+minusminus= )1( (7)

(NTトラップ密度)

となる時間変化なしとすると dndt=0 なので enについて整理すると

T

Tnn f

fnCe minus=

1 (8)

となるここで式(8)に式(6)を代入すると

minus

+

minus

+minus

minusminus=

kTEE

kTEE

CkT

EENe

FT

FT

nFC

Cn

exp1

1

exp1

11

exp (9)

nFTFC

Cn CkT

EEkT

EENe

minus

minusminus= expexp (10)

nnTC

Cn CnCkT

EENe 1exp =

minusminus= (11)

minusminus=

kTEE

Nn TCC exp1 (12)

となりenはトラップの準位と捕獲断面積で決まることがわかる同様にして

( TpTTpT feNfCpNdtdp

minusminus= 1 ) (13)

より

47

ppVT

VT

Tpp CpC

kTEE

Nf

fpCe 1exp1

=

minusminus=

minus= (14)

minus

=kT

EENp TV

V exp1 (15)

となる

以上のことを利用して式(5)を変形するまず式(5)に式(11)と式(14)を代入すると

( ) ( TpTpTnTnT fCpfpCfCnfnC

dtdf

minus+minusminusminus= 11 11 )

)

(16)

となる時間変化なし(dfTdt=0)として fTについて整理すると

( ) ( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (17)

となりトラップの電子占有率は電子密度ホール密度の関数になる

48

謝辞

本研究の遂行にあたって終始懇切なる御指導と御鞭撻を頂きました徳島大学工学部電

気電子工学科 大野泰夫 教授に心より感謝の意を表します

本研究を進めるにあたり適切な御指導と有益なご教示を賜りました徳島大学工学部電

気電子工学科 新谷義廣 教授並びに徳島大学工学部電気電子工学科 酒井士郎 教授に深

く感謝いたします

本研究を進めるにあたり御指導を賜りました徳島大学工学部電気電子工学科 富永喜久

雄 助教授ならびに徳島大学工学部電気電子工学科 講師 直井美貴先生西野克志先生助

手 江南先生に深く感謝します

本研究を進めるにあたり多大なご尽力を賜りました文部科学技官 稲岡武氏に深く感謝

いたします

本研究を進めるにあたり御指導を賜りました徳島大学サテライトベンチャービジネス

ラボラトリー ポストドクター 敖金平氏に深く感謝します

共に議論を重ねた研究員 西薗和博氏をはじめ大野研究室ならびに新谷研究室酒井研究

室サテライトベンチャービジネスラボラトリーナイトライドセミコンダクター株式会

社の皆様に心より感謝いたします

最後に本年度で定年退官される文部科学技官 近藤俊昭氏には研究室配属時より研究だ

けでなく将来設計においても有益なご教示を賜りました近藤技官は大変な情報通でおら

れ毎日午後 5 時以降に学生室に来られては昔の電気電子工学科や学生間の恋愛状況を熱

心に語られておりました研究の合間に近藤技官の話に耳を傾けながら一服するのが大野

研究室での日課でありましたここに近藤技官のこれまでのご活躍に敬意を表すると共に

本研究を進めるにあたり多大なご尽力を賜りましたことに深く感謝します

49

参考文献

[1] S M Sze Physics of Semiconductor Devices 2nd Edition pp133 A

Wiley-Interscience publication 1981

[2] R H Dennard F H Gaensslen N H Yu V L Rideout E Bassou andA R

LeBlanc Design of ion-implanted MOSFETs with very small physicaldimension

IEEE JSolid-Sta e Circuits SC-9 pp256 (1974) t

c

c

[3] 大野泰夫 葛原正明 rdquo高度情報通信社会と GaN 系高周波デバイスrdquo 応用物理 第 69 巻

第 7 号 (2000)

[4] M A Khan J N Kuznia A R Bhattarai and D T Olson Metal semicoductor field

effect transistor based on single crystal GaN Appl Phys Lett Vol 62 No 15

pp1786-1788 12 April 1993

[5] M A Khan J N Kuznia D T Olson W J Schaff J W Burm and M S Shur

Microwave performance of a 025 um gate AlGaNGaN heterostructure field effect

transistor Appl Phys Lett vol 65 no 9 pp1121-1123 29 Aug 1994

[6] V Kumar W Lu R Schwindt A Kuliev G Simin J Yang M Asif Khan and

Ilesanmi AdesidaAlGaNGaN HEMTs on SiC With fT of Over 120 GHz IEEE

Electron Device Letters Vol 23 No 8 pp455-457 Aug 2002

[7] Y Ando Y Okamoto H Miyamoto N Hayama T Nakayama K Kasahara M

Kuzuhara A 110-W AlGaNGaN HETEROJUNCTION FET ON THINNED

SAPPHIRE SUBSTRATE IEEE International Ele tron Devices Meeting (IEDM)

Technical Digest pp1731-1734 (2001)

[8] M Asif Khan X Hu A Tarakji G Simin J Yang R Gaska and M SShur

AlGaNGaN metal-oxide-semiconductor heterostructure field-effect transistors on

SiC substrates Appl Phys Lett Vol 77 No 9 pp1339-1341 (2000)

[9] S Binari K Ikosssi J Roussos W Kruppa D Park H Dietrich DKoleske A

Wickenden and R Henry Trapping Effects and Microwave Power Performance in

AlGaNGaN HEMTs IEEE Trans Ele tron Devices Vol 48 No 3 pp465-471

50

(2001)

[10] K Kunihiro Y Takahashi and Y Ohno Improvement of Off-State Breakdown

Voltage in Power GaAs MESFETs Based on Accurate Simulation Scheme 1998

IEEE International Ele tron Devices Mee ing (IEDM) Technical Dige t pp71-74

(1998)

c t s

[11] 奥村次徳 半導体評価技術 河東田隆(編) pp43-44 産業図書 1989

[12] Y Ohno P Francis M Nogome and Y Takahashi Surface-States Effects on GaAs

FET Electrical Performance IEEE Transactions on Electron Devices 46

p214-219 (1999)

[13] 西澤博 矢野仁之 後藤典夫 大野泰夫 表面準位を考慮した GaAs MESFET ゲート

ラグのシミュレーション 電子情報通信学会 ED 91-141 (1992)

51

著者のこれまでの研究発表

著論文

主著論文

1 菊田大悟 敖金平 大野泰夫 ldquoオープンゲート FET による AlGaNGaN HEMT 構造

の表面準位測定rdquo 信学技報 ED2002-210 (2002)

共著論文

1 Katsushi Nishino Daigo Kikuta Shiro Sakai ldquoBulk GaN growth by direct

synthesis methodrdquo Journal of Crystal Growth 237-239 pp922-925 (2002)

2 Jin-Ping Ao Daigo Kikuta Yasuo Ohno ldquoCopper-Gate AlGaNGaN HEMTs with

Low Gate Leakage Currentrdquo 信学技報 ED2002-211 (2002)

学術講演会発表 講演会名 発表年月日 題目 発表者

応用物理学

会学術講演

2002 年 9月 26 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

電子情報通

信学会 電子デバイス

研究会

2002 年 10月 10 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

52

  • プロセス手順条件
  • 素子間分離プロセス
Page 37: AlGaN/GaN HEMT 構造表面準位の電気的評価 に関する研究ohnolab.deca.jp/wp-content/lab_data/pdf_a/2003_D_Kikuta_doc.pdf · イスシミュレーションによる評価も行った。

表1 プロセス工程(手順と条件)

プロセス工程 プロセス手順条件

1 サンプル へき開

素子間分離プロセス

1 サンプルクリーニング アセトン煮沸3min

超音波洗浄(アセトン)3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

2 メサ用フォトリソグラフィー HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

3 ドライエッチング RIEガス BCl3 20SCCM

出力52W

エッチング時間25minutes

2

4 レジスト除去 アセトン煮沸超音波洗浄

(必要に応じて)リムーバ原液煮沸 3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブローオーブンで乾燥

オーミック電極形成 3

1 サンプルクリーニング 21 と同じ

36

2 オーミック電極用フォトリソグラ

フィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ti=200ÅAl=2000Å

4 リフトオフ アセトン煮沸3min

超音波洗浄3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブロー

5 熱処理 電気炉650 10min N2雰囲気

パッシベーション膜堆積 4

1 サンプルクリーニング 21 と同じ

37

2 パッシベーション膜用フォトリソ

グラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

純水クリーニングリンス

窒素ブロー

3 パッシベーション膜堆積 EB 蒸着SiO2600Å

4 リフトオフ 34 と同じ

ショットキー電極形成

1 サンプルクリーニング 21 と同じ

2 ショットキー電極用フォトリソグ

ラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)5000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ni=500Å

抵抗加熱蒸着Au=500Å

5

4 リフトオフ 34 と同じ

38

付録2 C-V 特性およびキャリアプロファイル

C-V 測定には通常ショットキーダイオードが使われるショットキーダイオードの断面

図を図1に示すC-V 測定において測定対象の回路モデルはコンデンサと抵抗が並列にな

っている(図 2)そのためオーミック電極からショットキー電極直下までのアクセス抵抗は

誤差になるので電極間隔はできるだけ小さいほうが良い測定は印加した交流電圧信号と

電流の振幅位相差より容量成分と抵抗成分を測定しているAlGaNGaN HEMT 構造の

場合AlGaN 層が絶縁体の働きをするのでゼロバイアスでの容量は AlGaN 層の膜厚と電

極面積AlGaN 層の誘電率で決まる以下にゼロバイアスでの n-GaN と AlGaNGaN

HEMT 結晶での容量を示す

(ⅰ) n-GaN の場合

minus=

=

qkTV

qNt

tS

C

biD

GaNdepletion

depletion

GaN

0

0

2 εε

εε

ただし

(1)

(ⅱ) AlGaNGaN HEMT 構造の場合

AlGaN

AlGaN

tS

C 0εε= (2)

(C容量ε0真空の誘電率εGaNGaN の誘電率εAlGaNAlGaN の誘電率S電極面積

t t tdeple ion空乏層厚さ AlGaNAlGaN 層厚さq電子電荷NDドナー濃度Vbiビルトイン電

圧kボルツマン定数T温度)

Y G

39

C-V Meter ショットキー電極

オーミック電極

C

空乏層 アクセス抵抗

図 2 等価回路図 n型半導体

図 1 断面図

n-GaN の場合S=100times100μm2Vbi=10VND=1times1017cm-3のときt tideple on=100nm と

なり C=8pF 程度となる

C-V 測定を行うとショットキー電極直下部のキャリア濃度を求めることができるつぎ

にその原理を述べる

ドナー濃度を一定としウェハ面で深さ方向の 1 次元で解析をするとまずポアソンの

方程式より

εDqN

dyVd

minus=2

2

(3)

となる

式(3)を解くために境界条件を

VWVdydV

V

Wy

==

=

=

)(0

0)0(

(4)

とするこの条件で式(3)を解くと

yWqNyqNV DD

εε+minus= 2

2 (5)

となるよって空乏層幅 W は

minusminus=

qkTVV

qNW bi

D

ε2 (6)

となるこの空乏層の単位面積あたりの容量は

minusminus

==

qkTVV

qNW

C

bi

D

2

εε (7)

minusminus=

qkTVV

qNC biDε

212 (8)

となり1C2-V 特性の傾きからドナー濃度がわかる

つぎにドナー濃度が一定でない場合を考える微小領域では式(8)が成り立つとすると

40

DqNdVC

d

ε2

12

minus=

(9)

と書くことができるので 1C2を V で微分することよりドナー濃度がわかるまた空乏層

端は式(7)より W=εC なので微小領域の表面からの深さがわかるこの深さ情報とドナー

濃度情報よりキャリアプロファイルが作成できる

d(1C2)dV

1C2 ND[cm-3]

Depth[nm] Vg

図 3 1C2-Vg プロット図 図 4 キャリアプロファイル

41

付録 3 TLM 法とコンタクト抵抗

コンタクト抵抗を測定するにはクロスケルビン法や TLM(Transmission Line Model)法

が用いられるプロセス技術の確立していない GaN 系半導体ではプロセスが容易な TLM

法がよく用いられている

TLM 法の代表的はマスクパターンを図1に示すTLM 法では電極間隔を変化させなが

ら各電極間での抵抗値を調べることでシート抵抗(RS)とコンタクト抵抗(RC)が求められる

その原理を以下に示す

各電極間の等価回路モデルは図2のようになる電極間の抵抗は距離(L)に比例し幅(W)

に反比例するまたコンタクト抵抗は電極幅に反比例すると考えられるそのため測定

される抵抗(R)は

WR

WLR

R CS 2+= (1)

となる式1より L を x 軸R を y 軸にプロットするとy 軸切片が2RCW となり RCが

計算できるまた傾きから RSがわかる(図 3)

5μm 10μm 15μm 20μm 25μm 30μm

100μm

図1 TLM マスクパターン

切片=2RCW

傾き=RsW

測定値 線形近似

電極

RS RC RC

R

半導体基板 図 2 等価回路モデル

0 L

図 3 L-R プロット図

42

MOSFET 等の電子デバイスでは電流はウェハを横方向に流れるそのためコンタクト抵

抗は電極の幅にのみ依存すると考えているしかし物性的にはコンタクト抵抗は面積に

依存すると考える方が妥当であるそこでコンタクト抵抗が面積と電極幅にどのように影

[

0[V]一定としてい

る図 4 の微小区間の等価回路は図 5 のようになるこの等価回路より

響を受けるかを考える

電極のモデルを図 4 に示す電極は幅 W cm]とし電極の単位面積あたりの抵抗をρC[Ω

cm2]とするまた半導体のシート抵抗を RS[Ω]として電極の電位を V

)(xS IW

dxRdV = (2)

)(xVWdI =C dxρ

(3)

となる式変形すると

)(xS I

WR

dxdV

= (4)

)(xVWdI=

Cdx ρ (5)

式(4)をxで微分すると

ρc [Ωcm2]

Rs [Ω]

V0 [V] 電極 W [mm]

図 4 FET の電極モデル(2 次元)

半導体

43

dI

+x 方向

V(x)+dV ρc (Wdx) V(x)

Rs dxW I(x)-dI I(x)

図 5 微小区間での回路図

)(2

2

xS I

WR

dxVd= (4rsquo)

式(4rsquo)に式(5)を代入すると

)(2

2

xC

S VR

dxVd

ρ= (6)

γ2=Rsρcとすると xx BeAexV γγ += minus)( (7)

xrarr-infinで V(x)=0x=0 で V=V0より A=0B=V0 よって式(7)は xeVxV γ

0)( = (8)

となるまた I(x)については式(5)より

x

c

eVWdxdI γ

ρ 0= (9)

x

c

eVWxI γ

γρ 0)( = (10)

式(8)(10)より x=0 での抵抗 R は

WRR

W

WVWV

xIxVR

cs

c

sc

c

c

ρρ

ρ

γρ

γρ

==

===

0

0

)()(

(11)

44

となるよって電極の抵抗は W に反比例するそのため電極幅で規格化したものをコン

タクト抵抗とし

CSC RR ρ= [Ωmm] (12)

で定義するまた式(12)よりコンタクト抵抗はシート抵抗のルートに比例するのでシート抵

抗が大きいとコンタクト抵抗も悪く見える

45

付録 4 時間変化なしの場合の電子占有率(fT)の導出

トラップの電荷捕獲放出過程は伝導帯電子を捕獲する(e-capture)伝導帯に電子を放

出する(e-emit)価電子帯のホールを捕獲する(p-capture)価電子帯にホールを放出する

(p-emit)の 4 種類が考えられるそれぞれの反応速度は以下の 4 つの式で与えられる

(ⅰ) e-capture

)1( TnT fnC

dtdf

minus= (1)

(ⅱ) e-emit

TnT fe

dtdf

minus= (2)

(ⅲ) p-capture

TpT fpC

dtdf

minus= (3) (iv) ホール放出 (iii) ホール捕獲

(i) 電子捕獲 (ii) 電子放出

ホール

電子

トラップ

(ⅳ) p-emit

)1( TpT fe

dtdf

minus= (4)

(fTトラップの電子占有率t時刻n電子密度pホール密度Cn電子捕獲係数Cpホー

ル捕獲係数en電子放出係数epホール放出係数)

電子捕獲係数とホール捕獲係数はそれぞれ Cn=σnvthnCp=σpvthp(σn電子の捕獲断面積

σpホールの捕獲断面積vthn電子の熱平衡速度vthpホールの熱平衡速度)で表せるま

た熱平衡速度は 3kT2=m ve thn22=mpvthp22 である式 1~4 をまとめて整理すると

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (5)

となる

つぎに熱平衡状態(全てのフェルミ準位EFが一致)で時間変化がないときについて考え

るまずトラップの電子占有率はフェルミ分布となるとして

46

minus

+=

kTEE

fFT

T

exp1

1 (6)

(ETトラップ準位)

とする伝導帯での電子密度の時間変化はトラップによる電子の捕獲と放出の 2 通りなの

TnTTnT feNfCnNdtdn

+minusminus= )1( (7)

(NTトラップ密度)

となる時間変化なしとすると dndt=0 なので enについて整理すると

T

Tnn f

fnCe minus=

1 (8)

となるここで式(8)に式(6)を代入すると

minus

+

minus

+minus

minusminus=

kTEE

kTEE

CkT

EENe

FT

FT

nFC

Cn

exp1

1

exp1

11

exp (9)

nFTFC

Cn CkT

EEkT

EENe

minus

minusminus= expexp (10)

nnTC

Cn CnCkT

EENe 1exp =

minusminus= (11)

minusminus=

kTEE

Nn TCC exp1 (12)

となりenはトラップの準位と捕獲断面積で決まることがわかる同様にして

( TpTTpT feNfCpNdtdp

minusminus= 1 ) (13)

より

47

ppVT

VT

Tpp CpC

kTEE

Nf

fpCe 1exp1

=

minusminus=

minus= (14)

minus

=kT

EENp TV

V exp1 (15)

となる

以上のことを利用して式(5)を変形するまず式(5)に式(11)と式(14)を代入すると

( ) ( TpTpTnTnT fCpfpCfCnfnC

dtdf

minus+minusminusminus= 11 11 )

)

(16)

となる時間変化なし(dfTdt=0)として fTについて整理すると

( ) ( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (17)

となりトラップの電子占有率は電子密度ホール密度の関数になる

48

謝辞

本研究の遂行にあたって終始懇切なる御指導と御鞭撻を頂きました徳島大学工学部電

気電子工学科 大野泰夫 教授に心より感謝の意を表します

本研究を進めるにあたり適切な御指導と有益なご教示を賜りました徳島大学工学部電

気電子工学科 新谷義廣 教授並びに徳島大学工学部電気電子工学科 酒井士郎 教授に深

く感謝いたします

本研究を進めるにあたり御指導を賜りました徳島大学工学部電気電子工学科 富永喜久

雄 助教授ならびに徳島大学工学部電気電子工学科 講師 直井美貴先生西野克志先生助

手 江南先生に深く感謝します

本研究を進めるにあたり多大なご尽力を賜りました文部科学技官 稲岡武氏に深く感謝

いたします

本研究を進めるにあたり御指導を賜りました徳島大学サテライトベンチャービジネス

ラボラトリー ポストドクター 敖金平氏に深く感謝します

共に議論を重ねた研究員 西薗和博氏をはじめ大野研究室ならびに新谷研究室酒井研究

室サテライトベンチャービジネスラボラトリーナイトライドセミコンダクター株式会

社の皆様に心より感謝いたします

最後に本年度で定年退官される文部科学技官 近藤俊昭氏には研究室配属時より研究だ

けでなく将来設計においても有益なご教示を賜りました近藤技官は大変な情報通でおら

れ毎日午後 5 時以降に学生室に来られては昔の電気電子工学科や学生間の恋愛状況を熱

心に語られておりました研究の合間に近藤技官の話に耳を傾けながら一服するのが大野

研究室での日課でありましたここに近藤技官のこれまでのご活躍に敬意を表すると共に

本研究を進めるにあたり多大なご尽力を賜りましたことに深く感謝します

49

参考文献

[1] S M Sze Physics of Semiconductor Devices 2nd Edition pp133 A

Wiley-Interscience publication 1981

[2] R H Dennard F H Gaensslen N H Yu V L Rideout E Bassou andA R

LeBlanc Design of ion-implanted MOSFETs with very small physicaldimension

IEEE JSolid-Sta e Circuits SC-9 pp256 (1974) t

c

c

[3] 大野泰夫 葛原正明 rdquo高度情報通信社会と GaN 系高周波デバイスrdquo 応用物理 第 69 巻

第 7 号 (2000)

[4] M A Khan J N Kuznia A R Bhattarai and D T Olson Metal semicoductor field

effect transistor based on single crystal GaN Appl Phys Lett Vol 62 No 15

pp1786-1788 12 April 1993

[5] M A Khan J N Kuznia D T Olson W J Schaff J W Burm and M S Shur

Microwave performance of a 025 um gate AlGaNGaN heterostructure field effect

transistor Appl Phys Lett vol 65 no 9 pp1121-1123 29 Aug 1994

[6] V Kumar W Lu R Schwindt A Kuliev G Simin J Yang M Asif Khan and

Ilesanmi AdesidaAlGaNGaN HEMTs on SiC With fT of Over 120 GHz IEEE

Electron Device Letters Vol 23 No 8 pp455-457 Aug 2002

[7] Y Ando Y Okamoto H Miyamoto N Hayama T Nakayama K Kasahara M

Kuzuhara A 110-W AlGaNGaN HETEROJUNCTION FET ON THINNED

SAPPHIRE SUBSTRATE IEEE International Ele tron Devices Meeting (IEDM)

Technical Digest pp1731-1734 (2001)

[8] M Asif Khan X Hu A Tarakji G Simin J Yang R Gaska and M SShur

AlGaNGaN metal-oxide-semiconductor heterostructure field-effect transistors on

SiC substrates Appl Phys Lett Vol 77 No 9 pp1339-1341 (2000)

[9] S Binari K Ikosssi J Roussos W Kruppa D Park H Dietrich DKoleske A

Wickenden and R Henry Trapping Effects and Microwave Power Performance in

AlGaNGaN HEMTs IEEE Trans Ele tron Devices Vol 48 No 3 pp465-471

50

(2001)

[10] K Kunihiro Y Takahashi and Y Ohno Improvement of Off-State Breakdown

Voltage in Power GaAs MESFETs Based on Accurate Simulation Scheme 1998

IEEE International Ele tron Devices Mee ing (IEDM) Technical Dige t pp71-74

(1998)

c t s

[11] 奥村次徳 半導体評価技術 河東田隆(編) pp43-44 産業図書 1989

[12] Y Ohno P Francis M Nogome and Y Takahashi Surface-States Effects on GaAs

FET Electrical Performance IEEE Transactions on Electron Devices 46

p214-219 (1999)

[13] 西澤博 矢野仁之 後藤典夫 大野泰夫 表面準位を考慮した GaAs MESFET ゲート

ラグのシミュレーション 電子情報通信学会 ED 91-141 (1992)

51

著者のこれまでの研究発表

著論文

主著論文

1 菊田大悟 敖金平 大野泰夫 ldquoオープンゲート FET による AlGaNGaN HEMT 構造

の表面準位測定rdquo 信学技報 ED2002-210 (2002)

共著論文

1 Katsushi Nishino Daigo Kikuta Shiro Sakai ldquoBulk GaN growth by direct

synthesis methodrdquo Journal of Crystal Growth 237-239 pp922-925 (2002)

2 Jin-Ping Ao Daigo Kikuta Yasuo Ohno ldquoCopper-Gate AlGaNGaN HEMTs with

Low Gate Leakage Currentrdquo 信学技報 ED2002-211 (2002)

学術講演会発表 講演会名 発表年月日 題目 発表者

応用物理学

会学術講演

2002 年 9月 26 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

電子情報通

信学会 電子デバイス

研究会

2002 年 10月 10 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

52

  • プロセス手順条件
  • 素子間分離プロセス
Page 38: AlGaN/GaN HEMT 構造表面準位の電気的評価 に関する研究ohnolab.deca.jp/wp-content/lab_data/pdf_a/2003_D_Kikuta_doc.pdf · イスシミュレーションによる評価も行った。

2 オーミック電極用フォトリソグラ

フィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ti=200ÅAl=2000Å

4 リフトオフ アセトン煮沸3min

超音波洗浄3min

アセトンクリーニング

メタノールクリーニング

純水クリーニングリンス

窒素ブロー

5 熱処理 電気炉650 10min N2雰囲気

パッシベーション膜堆積 4

1 サンプルクリーニング 21 と同じ

37

2 パッシベーション膜用フォトリソ

グラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

純水クリーニングリンス

窒素ブロー

3 パッシベーション膜堆積 EB 蒸着SiO2600Å

4 リフトオフ 34 と同じ

ショットキー電極形成

1 サンプルクリーニング 21 と同じ

2 ショットキー電極用フォトリソグ

ラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)5000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ni=500Å

抵抗加熱蒸着Au=500Å

5

4 リフトオフ 34 と同じ

38

付録2 C-V 特性およびキャリアプロファイル

C-V 測定には通常ショットキーダイオードが使われるショットキーダイオードの断面

図を図1に示すC-V 測定において測定対象の回路モデルはコンデンサと抵抗が並列にな

っている(図 2)そのためオーミック電極からショットキー電極直下までのアクセス抵抗は

誤差になるので電極間隔はできるだけ小さいほうが良い測定は印加した交流電圧信号と

電流の振幅位相差より容量成分と抵抗成分を測定しているAlGaNGaN HEMT 構造の

場合AlGaN 層が絶縁体の働きをするのでゼロバイアスでの容量は AlGaN 層の膜厚と電

極面積AlGaN 層の誘電率で決まる以下にゼロバイアスでの n-GaN と AlGaNGaN

HEMT 結晶での容量を示す

(ⅰ) n-GaN の場合

minus=

=

qkTV

qNt

tS

C

biD

GaNdepletion

depletion

GaN

0

0

2 εε

εε

ただし

(1)

(ⅱ) AlGaNGaN HEMT 構造の場合

AlGaN

AlGaN

tS

C 0εε= (2)

(C容量ε0真空の誘電率εGaNGaN の誘電率εAlGaNAlGaN の誘電率S電極面積

t t tdeple ion空乏層厚さ AlGaNAlGaN 層厚さq電子電荷NDドナー濃度Vbiビルトイン電

圧kボルツマン定数T温度)

Y G

39

C-V Meter ショットキー電極

オーミック電極

C

空乏層 アクセス抵抗

図 2 等価回路図 n型半導体

図 1 断面図

n-GaN の場合S=100times100μm2Vbi=10VND=1times1017cm-3のときt tideple on=100nm と

なり C=8pF 程度となる

C-V 測定を行うとショットキー電極直下部のキャリア濃度を求めることができるつぎ

にその原理を述べる

ドナー濃度を一定としウェハ面で深さ方向の 1 次元で解析をするとまずポアソンの

方程式より

εDqN

dyVd

minus=2

2

(3)

となる

式(3)を解くために境界条件を

VWVdydV

V

Wy

==

=

=

)(0

0)0(

(4)

とするこの条件で式(3)を解くと

yWqNyqNV DD

εε+minus= 2

2 (5)

となるよって空乏層幅 W は

minusminus=

qkTVV

qNW bi

D

ε2 (6)

となるこの空乏層の単位面積あたりの容量は

minusminus

==

qkTVV

qNW

C

bi

D

2

εε (7)

minusminus=

qkTVV

qNC biDε

212 (8)

となり1C2-V 特性の傾きからドナー濃度がわかる

つぎにドナー濃度が一定でない場合を考える微小領域では式(8)が成り立つとすると

40

DqNdVC

d

ε2

12

minus=

(9)

と書くことができるので 1C2を V で微分することよりドナー濃度がわかるまた空乏層

端は式(7)より W=εC なので微小領域の表面からの深さがわかるこの深さ情報とドナー

濃度情報よりキャリアプロファイルが作成できる

d(1C2)dV

1C2 ND[cm-3]

Depth[nm] Vg

図 3 1C2-Vg プロット図 図 4 キャリアプロファイル

41

付録 3 TLM 法とコンタクト抵抗

コンタクト抵抗を測定するにはクロスケルビン法や TLM(Transmission Line Model)法

が用いられるプロセス技術の確立していない GaN 系半導体ではプロセスが容易な TLM

法がよく用いられている

TLM 法の代表的はマスクパターンを図1に示すTLM 法では電極間隔を変化させなが

ら各電極間での抵抗値を調べることでシート抵抗(RS)とコンタクト抵抗(RC)が求められる

その原理を以下に示す

各電極間の等価回路モデルは図2のようになる電極間の抵抗は距離(L)に比例し幅(W)

に反比例するまたコンタクト抵抗は電極幅に反比例すると考えられるそのため測定

される抵抗(R)は

WR

WLR

R CS 2+= (1)

となる式1より L を x 軸R を y 軸にプロットするとy 軸切片が2RCW となり RCが

計算できるまた傾きから RSがわかる(図 3)

5μm 10μm 15μm 20μm 25μm 30μm

100μm

図1 TLM マスクパターン

切片=2RCW

傾き=RsW

測定値 線形近似

電極

RS RC RC

R

半導体基板 図 2 等価回路モデル

0 L

図 3 L-R プロット図

42

MOSFET 等の電子デバイスでは電流はウェハを横方向に流れるそのためコンタクト抵

抗は電極の幅にのみ依存すると考えているしかし物性的にはコンタクト抵抗は面積に

依存すると考える方が妥当であるそこでコンタクト抵抗が面積と電極幅にどのように影

[

0[V]一定としてい

る図 4 の微小区間の等価回路は図 5 のようになるこの等価回路より

響を受けるかを考える

電極のモデルを図 4 に示す電極は幅 W cm]とし電極の単位面積あたりの抵抗をρC[Ω

cm2]とするまた半導体のシート抵抗を RS[Ω]として電極の電位を V

)(xS IW

dxRdV = (2)

)(xVWdI =C dxρ

(3)

となる式変形すると

)(xS I

WR

dxdV

= (4)

)(xVWdI=

Cdx ρ (5)

式(4)をxで微分すると

ρc [Ωcm2]

Rs [Ω]

V0 [V] 電極 W [mm]

図 4 FET の電極モデル(2 次元)

半導体

43

dI

+x 方向

V(x)+dV ρc (Wdx) V(x)

Rs dxW I(x)-dI I(x)

図 5 微小区間での回路図

)(2

2

xS I

WR

dxVd= (4rsquo)

式(4rsquo)に式(5)を代入すると

)(2

2

xC

S VR

dxVd

ρ= (6)

γ2=Rsρcとすると xx BeAexV γγ += minus)( (7)

xrarr-infinで V(x)=0x=0 で V=V0より A=0B=V0 よって式(7)は xeVxV γ

0)( = (8)

となるまた I(x)については式(5)より

x

c

eVWdxdI γ

ρ 0= (9)

x

c

eVWxI γ

γρ 0)( = (10)

式(8)(10)より x=0 での抵抗 R は

WRR

W

WVWV

xIxVR

cs

c

sc

c

c

ρρ

ρ

γρ

γρ

==

===

0

0

)()(

(11)

44

となるよって電極の抵抗は W に反比例するそのため電極幅で規格化したものをコン

タクト抵抗とし

CSC RR ρ= [Ωmm] (12)

で定義するまた式(12)よりコンタクト抵抗はシート抵抗のルートに比例するのでシート抵

抗が大きいとコンタクト抵抗も悪く見える

45

付録 4 時間変化なしの場合の電子占有率(fT)の導出

トラップの電荷捕獲放出過程は伝導帯電子を捕獲する(e-capture)伝導帯に電子を放

出する(e-emit)価電子帯のホールを捕獲する(p-capture)価電子帯にホールを放出する

(p-emit)の 4 種類が考えられるそれぞれの反応速度は以下の 4 つの式で与えられる

(ⅰ) e-capture

)1( TnT fnC

dtdf

minus= (1)

(ⅱ) e-emit

TnT fe

dtdf

minus= (2)

(ⅲ) p-capture

TpT fpC

dtdf

minus= (3) (iv) ホール放出 (iii) ホール捕獲

(i) 電子捕獲 (ii) 電子放出

ホール

電子

トラップ

(ⅳ) p-emit

)1( TpT fe

dtdf

minus= (4)

(fTトラップの電子占有率t時刻n電子密度pホール密度Cn電子捕獲係数Cpホー

ル捕獲係数en電子放出係数epホール放出係数)

電子捕獲係数とホール捕獲係数はそれぞれ Cn=σnvthnCp=σpvthp(σn電子の捕獲断面積

σpホールの捕獲断面積vthn電子の熱平衡速度vthpホールの熱平衡速度)で表せるま

た熱平衡速度は 3kT2=m ve thn22=mpvthp22 である式 1~4 をまとめて整理すると

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (5)

となる

つぎに熱平衡状態(全てのフェルミ準位EFが一致)で時間変化がないときについて考え

るまずトラップの電子占有率はフェルミ分布となるとして

46

minus

+=

kTEE

fFT

T

exp1

1 (6)

(ETトラップ準位)

とする伝導帯での電子密度の時間変化はトラップによる電子の捕獲と放出の 2 通りなの

TnTTnT feNfCnNdtdn

+minusminus= )1( (7)

(NTトラップ密度)

となる時間変化なしとすると dndt=0 なので enについて整理すると

T

Tnn f

fnCe minus=

1 (8)

となるここで式(8)に式(6)を代入すると

minus

+

minus

+minus

minusminus=

kTEE

kTEE

CkT

EENe

FT

FT

nFC

Cn

exp1

1

exp1

11

exp (9)

nFTFC

Cn CkT

EEkT

EENe

minus

minusminus= expexp (10)

nnTC

Cn CnCkT

EENe 1exp =

minusminus= (11)

minusminus=

kTEE

Nn TCC exp1 (12)

となりenはトラップの準位と捕獲断面積で決まることがわかる同様にして

( TpTTpT feNfCpNdtdp

minusminus= 1 ) (13)

より

47

ppVT

VT

Tpp CpC

kTEE

Nf

fpCe 1exp1

=

minusminus=

minus= (14)

minus

=kT

EENp TV

V exp1 (15)

となる

以上のことを利用して式(5)を変形するまず式(5)に式(11)と式(14)を代入すると

( ) ( TpTpTnTnT fCpfpCfCnfnC

dtdf

minus+minusminusminus= 11 11 )

)

(16)

となる時間変化なし(dfTdt=0)として fTについて整理すると

( ) ( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (17)

となりトラップの電子占有率は電子密度ホール密度の関数になる

48

謝辞

本研究の遂行にあたって終始懇切なる御指導と御鞭撻を頂きました徳島大学工学部電

気電子工学科 大野泰夫 教授に心より感謝の意を表します

本研究を進めるにあたり適切な御指導と有益なご教示を賜りました徳島大学工学部電

気電子工学科 新谷義廣 教授並びに徳島大学工学部電気電子工学科 酒井士郎 教授に深

く感謝いたします

本研究を進めるにあたり御指導を賜りました徳島大学工学部電気電子工学科 富永喜久

雄 助教授ならびに徳島大学工学部電気電子工学科 講師 直井美貴先生西野克志先生助

手 江南先生に深く感謝します

本研究を進めるにあたり多大なご尽力を賜りました文部科学技官 稲岡武氏に深く感謝

いたします

本研究を進めるにあたり御指導を賜りました徳島大学サテライトベンチャービジネス

ラボラトリー ポストドクター 敖金平氏に深く感謝します

共に議論を重ねた研究員 西薗和博氏をはじめ大野研究室ならびに新谷研究室酒井研究

室サテライトベンチャービジネスラボラトリーナイトライドセミコンダクター株式会

社の皆様に心より感謝いたします

最後に本年度で定年退官される文部科学技官 近藤俊昭氏には研究室配属時より研究だ

けでなく将来設計においても有益なご教示を賜りました近藤技官は大変な情報通でおら

れ毎日午後 5 時以降に学生室に来られては昔の電気電子工学科や学生間の恋愛状況を熱

心に語られておりました研究の合間に近藤技官の話に耳を傾けながら一服するのが大野

研究室での日課でありましたここに近藤技官のこれまでのご活躍に敬意を表すると共に

本研究を進めるにあたり多大なご尽力を賜りましたことに深く感謝します

49

参考文献

[1] S M Sze Physics of Semiconductor Devices 2nd Edition pp133 A

Wiley-Interscience publication 1981

[2] R H Dennard F H Gaensslen N H Yu V L Rideout E Bassou andA R

LeBlanc Design of ion-implanted MOSFETs with very small physicaldimension

IEEE JSolid-Sta e Circuits SC-9 pp256 (1974) t

c

c

[3] 大野泰夫 葛原正明 rdquo高度情報通信社会と GaN 系高周波デバイスrdquo 応用物理 第 69 巻

第 7 号 (2000)

[4] M A Khan J N Kuznia A R Bhattarai and D T Olson Metal semicoductor field

effect transistor based on single crystal GaN Appl Phys Lett Vol 62 No 15

pp1786-1788 12 April 1993

[5] M A Khan J N Kuznia D T Olson W J Schaff J W Burm and M S Shur

Microwave performance of a 025 um gate AlGaNGaN heterostructure field effect

transistor Appl Phys Lett vol 65 no 9 pp1121-1123 29 Aug 1994

[6] V Kumar W Lu R Schwindt A Kuliev G Simin J Yang M Asif Khan and

Ilesanmi AdesidaAlGaNGaN HEMTs on SiC With fT of Over 120 GHz IEEE

Electron Device Letters Vol 23 No 8 pp455-457 Aug 2002

[7] Y Ando Y Okamoto H Miyamoto N Hayama T Nakayama K Kasahara M

Kuzuhara A 110-W AlGaNGaN HETEROJUNCTION FET ON THINNED

SAPPHIRE SUBSTRATE IEEE International Ele tron Devices Meeting (IEDM)

Technical Digest pp1731-1734 (2001)

[8] M Asif Khan X Hu A Tarakji G Simin J Yang R Gaska and M SShur

AlGaNGaN metal-oxide-semiconductor heterostructure field-effect transistors on

SiC substrates Appl Phys Lett Vol 77 No 9 pp1339-1341 (2000)

[9] S Binari K Ikosssi J Roussos W Kruppa D Park H Dietrich DKoleske A

Wickenden and R Henry Trapping Effects and Microwave Power Performance in

AlGaNGaN HEMTs IEEE Trans Ele tron Devices Vol 48 No 3 pp465-471

50

(2001)

[10] K Kunihiro Y Takahashi and Y Ohno Improvement of Off-State Breakdown

Voltage in Power GaAs MESFETs Based on Accurate Simulation Scheme 1998

IEEE International Ele tron Devices Mee ing (IEDM) Technical Dige t pp71-74

(1998)

c t s

[11] 奥村次徳 半導体評価技術 河東田隆(編) pp43-44 産業図書 1989

[12] Y Ohno P Francis M Nogome and Y Takahashi Surface-States Effects on GaAs

FET Electrical Performance IEEE Transactions on Electron Devices 46

p214-219 (1999)

[13] 西澤博 矢野仁之 後藤典夫 大野泰夫 表面準位を考慮した GaAs MESFET ゲート

ラグのシミュレーション 電子情報通信学会 ED 91-141 (1992)

51

著者のこれまでの研究発表

著論文

主著論文

1 菊田大悟 敖金平 大野泰夫 ldquoオープンゲート FET による AlGaNGaN HEMT 構造

の表面準位測定rdquo 信学技報 ED2002-210 (2002)

共著論文

1 Katsushi Nishino Daigo Kikuta Shiro Sakai ldquoBulk GaN growth by direct

synthesis methodrdquo Journal of Crystal Growth 237-239 pp922-925 (2002)

2 Jin-Ping Ao Daigo Kikuta Yasuo Ohno ldquoCopper-Gate AlGaNGaN HEMTs with

Low Gate Leakage Currentrdquo 信学技報 ED2002-211 (2002)

学術講演会発表 講演会名 発表年月日 題目 発表者

応用物理学

会学術講演

2002 年 9月 26 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

電子情報通

信学会 電子デバイス

研究会

2002 年 10月 10 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

52

  • プロセス手順条件
  • 素子間分離プロセス
Page 39: AlGaN/GaN HEMT 構造表面準位の電気的評価 に関する研究ohnolab.deca.jp/wp-content/lab_data/pdf_a/2003_D_Kikuta_doc.pdf · イスシミュレーションによる評価も行った。

2 パッシベーション膜用フォトリソ

グラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)3000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

純水クリーニングリンス

窒素ブロー

3 パッシベーション膜堆積 EB 蒸着SiO2600Å

4 リフトオフ 34 と同じ

ショットキー電極形成

1 サンプルクリーニング 21 と同じ

2 ショットキー電極用フォトリソグ

ラフィー

HPR1183 フォトレジスト塗布スピンコータ

ー500rpm(5sec)5000rpm(15sec))

プレベークホットプレート(110 4min)

露光 15sec

現像 MIFH2O=13 60sec

ポストベークホットプレート(80 8min)

アッシング150W 40sec

酸化物除去HClH2O = 11 2min

純水クリーニングリンス

窒素ブロー

3 蒸着 EB 蒸着Ni=500Å

抵抗加熱蒸着Au=500Å

5

4 リフトオフ 34 と同じ

38

付録2 C-V 特性およびキャリアプロファイル

C-V 測定には通常ショットキーダイオードが使われるショットキーダイオードの断面

図を図1に示すC-V 測定において測定対象の回路モデルはコンデンサと抵抗が並列にな

っている(図 2)そのためオーミック電極からショットキー電極直下までのアクセス抵抗は

誤差になるので電極間隔はできるだけ小さいほうが良い測定は印加した交流電圧信号と

電流の振幅位相差より容量成分と抵抗成分を測定しているAlGaNGaN HEMT 構造の

場合AlGaN 層が絶縁体の働きをするのでゼロバイアスでの容量は AlGaN 層の膜厚と電

極面積AlGaN 層の誘電率で決まる以下にゼロバイアスでの n-GaN と AlGaNGaN

HEMT 結晶での容量を示す

(ⅰ) n-GaN の場合

minus=

=

qkTV

qNt

tS

C

biD

GaNdepletion

depletion

GaN

0

0

2 εε

εε

ただし

(1)

(ⅱ) AlGaNGaN HEMT 構造の場合

AlGaN

AlGaN

tS

C 0εε= (2)

(C容量ε0真空の誘電率εGaNGaN の誘電率εAlGaNAlGaN の誘電率S電極面積

t t tdeple ion空乏層厚さ AlGaNAlGaN 層厚さq電子電荷NDドナー濃度Vbiビルトイン電

圧kボルツマン定数T温度)

Y G

39

C-V Meter ショットキー電極

オーミック電極

C

空乏層 アクセス抵抗

図 2 等価回路図 n型半導体

図 1 断面図

n-GaN の場合S=100times100μm2Vbi=10VND=1times1017cm-3のときt tideple on=100nm と

なり C=8pF 程度となる

C-V 測定を行うとショットキー電極直下部のキャリア濃度を求めることができるつぎ

にその原理を述べる

ドナー濃度を一定としウェハ面で深さ方向の 1 次元で解析をするとまずポアソンの

方程式より

εDqN

dyVd

minus=2

2

(3)

となる

式(3)を解くために境界条件を

VWVdydV

V

Wy

==

=

=

)(0

0)0(

(4)

とするこの条件で式(3)を解くと

yWqNyqNV DD

εε+minus= 2

2 (5)

となるよって空乏層幅 W は

minusminus=

qkTVV

qNW bi

D

ε2 (6)

となるこの空乏層の単位面積あたりの容量は

minusminus

==

qkTVV

qNW

C

bi

D

2

εε (7)

minusminus=

qkTVV

qNC biDε

212 (8)

となり1C2-V 特性の傾きからドナー濃度がわかる

つぎにドナー濃度が一定でない場合を考える微小領域では式(8)が成り立つとすると

40

DqNdVC

d

ε2

12

minus=

(9)

と書くことができるので 1C2を V で微分することよりドナー濃度がわかるまた空乏層

端は式(7)より W=εC なので微小領域の表面からの深さがわかるこの深さ情報とドナー

濃度情報よりキャリアプロファイルが作成できる

d(1C2)dV

1C2 ND[cm-3]

Depth[nm] Vg

図 3 1C2-Vg プロット図 図 4 キャリアプロファイル

41

付録 3 TLM 法とコンタクト抵抗

コンタクト抵抗を測定するにはクロスケルビン法や TLM(Transmission Line Model)法

が用いられるプロセス技術の確立していない GaN 系半導体ではプロセスが容易な TLM

法がよく用いられている

TLM 法の代表的はマスクパターンを図1に示すTLM 法では電極間隔を変化させなが

ら各電極間での抵抗値を調べることでシート抵抗(RS)とコンタクト抵抗(RC)が求められる

その原理を以下に示す

各電極間の等価回路モデルは図2のようになる電極間の抵抗は距離(L)に比例し幅(W)

に反比例するまたコンタクト抵抗は電極幅に反比例すると考えられるそのため測定

される抵抗(R)は

WR

WLR

R CS 2+= (1)

となる式1より L を x 軸R を y 軸にプロットするとy 軸切片が2RCW となり RCが

計算できるまた傾きから RSがわかる(図 3)

5μm 10μm 15μm 20μm 25μm 30μm

100μm

図1 TLM マスクパターン

切片=2RCW

傾き=RsW

測定値 線形近似

電極

RS RC RC

R

半導体基板 図 2 等価回路モデル

0 L

図 3 L-R プロット図

42

MOSFET 等の電子デバイスでは電流はウェハを横方向に流れるそのためコンタクト抵

抗は電極の幅にのみ依存すると考えているしかし物性的にはコンタクト抵抗は面積に

依存すると考える方が妥当であるそこでコンタクト抵抗が面積と電極幅にどのように影

[

0[V]一定としてい

る図 4 の微小区間の等価回路は図 5 のようになるこの等価回路より

響を受けるかを考える

電極のモデルを図 4 に示す電極は幅 W cm]とし電極の単位面積あたりの抵抗をρC[Ω

cm2]とするまた半導体のシート抵抗を RS[Ω]として電極の電位を V

)(xS IW

dxRdV = (2)

)(xVWdI =C dxρ

(3)

となる式変形すると

)(xS I

WR

dxdV

= (4)

)(xVWdI=

Cdx ρ (5)

式(4)をxで微分すると

ρc [Ωcm2]

Rs [Ω]

V0 [V] 電極 W [mm]

図 4 FET の電極モデル(2 次元)

半導体

43

dI

+x 方向

V(x)+dV ρc (Wdx) V(x)

Rs dxW I(x)-dI I(x)

図 5 微小区間での回路図

)(2

2

xS I

WR

dxVd= (4rsquo)

式(4rsquo)に式(5)を代入すると

)(2

2

xC

S VR

dxVd

ρ= (6)

γ2=Rsρcとすると xx BeAexV γγ += minus)( (7)

xrarr-infinで V(x)=0x=0 で V=V0より A=0B=V0 よって式(7)は xeVxV γ

0)( = (8)

となるまた I(x)については式(5)より

x

c

eVWdxdI γ

ρ 0= (9)

x

c

eVWxI γ

γρ 0)( = (10)

式(8)(10)より x=0 での抵抗 R は

WRR

W

WVWV

xIxVR

cs

c

sc

c

c

ρρ

ρ

γρ

γρ

==

===

0

0

)()(

(11)

44

となるよって電極の抵抗は W に反比例するそのため電極幅で規格化したものをコン

タクト抵抗とし

CSC RR ρ= [Ωmm] (12)

で定義するまた式(12)よりコンタクト抵抗はシート抵抗のルートに比例するのでシート抵

抗が大きいとコンタクト抵抗も悪く見える

45

付録 4 時間変化なしの場合の電子占有率(fT)の導出

トラップの電荷捕獲放出過程は伝導帯電子を捕獲する(e-capture)伝導帯に電子を放

出する(e-emit)価電子帯のホールを捕獲する(p-capture)価電子帯にホールを放出する

(p-emit)の 4 種類が考えられるそれぞれの反応速度は以下の 4 つの式で与えられる

(ⅰ) e-capture

)1( TnT fnC

dtdf

minus= (1)

(ⅱ) e-emit

TnT fe

dtdf

minus= (2)

(ⅲ) p-capture

TpT fpC

dtdf

minus= (3) (iv) ホール放出 (iii) ホール捕獲

(i) 電子捕獲 (ii) 電子放出

ホール

電子

トラップ

(ⅳ) p-emit

)1( TpT fe

dtdf

minus= (4)

(fTトラップの電子占有率t時刻n電子密度pホール密度Cn電子捕獲係数Cpホー

ル捕獲係数en電子放出係数epホール放出係数)

電子捕獲係数とホール捕獲係数はそれぞれ Cn=σnvthnCp=σpvthp(σn電子の捕獲断面積

σpホールの捕獲断面積vthn電子の熱平衡速度vthpホールの熱平衡速度)で表せるま

た熱平衡速度は 3kT2=m ve thn22=mpvthp22 である式 1~4 をまとめて整理すると

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (5)

となる

つぎに熱平衡状態(全てのフェルミ準位EFが一致)で時間変化がないときについて考え

るまずトラップの電子占有率はフェルミ分布となるとして

46

minus

+=

kTEE

fFT

T

exp1

1 (6)

(ETトラップ準位)

とする伝導帯での電子密度の時間変化はトラップによる電子の捕獲と放出の 2 通りなの

TnTTnT feNfCnNdtdn

+minusminus= )1( (7)

(NTトラップ密度)

となる時間変化なしとすると dndt=0 なので enについて整理すると

T

Tnn f

fnCe minus=

1 (8)

となるここで式(8)に式(6)を代入すると

minus

+

minus

+minus

minusminus=

kTEE

kTEE

CkT

EENe

FT

FT

nFC

Cn

exp1

1

exp1

11

exp (9)

nFTFC

Cn CkT

EEkT

EENe

minus

minusminus= expexp (10)

nnTC

Cn CnCkT

EENe 1exp =

minusminus= (11)

minusminus=

kTEE

Nn TCC exp1 (12)

となりenはトラップの準位と捕獲断面積で決まることがわかる同様にして

( TpTTpT feNfCpNdtdp

minusminus= 1 ) (13)

より

47

ppVT

VT

Tpp CpC

kTEE

Nf

fpCe 1exp1

=

minusminus=

minus= (14)

minus

=kT

EENp TV

V exp1 (15)

となる

以上のことを利用して式(5)を変形するまず式(5)に式(11)と式(14)を代入すると

( ) ( TpTpTnTnT fCpfpCfCnfnC

dtdf

minus+minusminusminus= 11 11 )

)

(16)

となる時間変化なし(dfTdt=0)として fTについて整理すると

( ) ( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (17)

となりトラップの電子占有率は電子密度ホール密度の関数になる

48

謝辞

本研究の遂行にあたって終始懇切なる御指導と御鞭撻を頂きました徳島大学工学部電

気電子工学科 大野泰夫 教授に心より感謝の意を表します

本研究を進めるにあたり適切な御指導と有益なご教示を賜りました徳島大学工学部電

気電子工学科 新谷義廣 教授並びに徳島大学工学部電気電子工学科 酒井士郎 教授に深

く感謝いたします

本研究を進めるにあたり御指導を賜りました徳島大学工学部電気電子工学科 富永喜久

雄 助教授ならびに徳島大学工学部電気電子工学科 講師 直井美貴先生西野克志先生助

手 江南先生に深く感謝します

本研究を進めるにあたり多大なご尽力を賜りました文部科学技官 稲岡武氏に深く感謝

いたします

本研究を進めるにあたり御指導を賜りました徳島大学サテライトベンチャービジネス

ラボラトリー ポストドクター 敖金平氏に深く感謝します

共に議論を重ねた研究員 西薗和博氏をはじめ大野研究室ならびに新谷研究室酒井研究

室サテライトベンチャービジネスラボラトリーナイトライドセミコンダクター株式会

社の皆様に心より感謝いたします

最後に本年度で定年退官される文部科学技官 近藤俊昭氏には研究室配属時より研究だ

けでなく将来設計においても有益なご教示を賜りました近藤技官は大変な情報通でおら

れ毎日午後 5 時以降に学生室に来られては昔の電気電子工学科や学生間の恋愛状況を熱

心に語られておりました研究の合間に近藤技官の話に耳を傾けながら一服するのが大野

研究室での日課でありましたここに近藤技官のこれまでのご活躍に敬意を表すると共に

本研究を進めるにあたり多大なご尽力を賜りましたことに深く感謝します

49

参考文献

[1] S M Sze Physics of Semiconductor Devices 2nd Edition pp133 A

Wiley-Interscience publication 1981

[2] R H Dennard F H Gaensslen N H Yu V L Rideout E Bassou andA R

LeBlanc Design of ion-implanted MOSFETs with very small physicaldimension

IEEE JSolid-Sta e Circuits SC-9 pp256 (1974) t

c

c

[3] 大野泰夫 葛原正明 rdquo高度情報通信社会と GaN 系高周波デバイスrdquo 応用物理 第 69 巻

第 7 号 (2000)

[4] M A Khan J N Kuznia A R Bhattarai and D T Olson Metal semicoductor field

effect transistor based on single crystal GaN Appl Phys Lett Vol 62 No 15

pp1786-1788 12 April 1993

[5] M A Khan J N Kuznia D T Olson W J Schaff J W Burm and M S Shur

Microwave performance of a 025 um gate AlGaNGaN heterostructure field effect

transistor Appl Phys Lett vol 65 no 9 pp1121-1123 29 Aug 1994

[6] V Kumar W Lu R Schwindt A Kuliev G Simin J Yang M Asif Khan and

Ilesanmi AdesidaAlGaNGaN HEMTs on SiC With fT of Over 120 GHz IEEE

Electron Device Letters Vol 23 No 8 pp455-457 Aug 2002

[7] Y Ando Y Okamoto H Miyamoto N Hayama T Nakayama K Kasahara M

Kuzuhara A 110-W AlGaNGaN HETEROJUNCTION FET ON THINNED

SAPPHIRE SUBSTRATE IEEE International Ele tron Devices Meeting (IEDM)

Technical Digest pp1731-1734 (2001)

[8] M Asif Khan X Hu A Tarakji G Simin J Yang R Gaska and M SShur

AlGaNGaN metal-oxide-semiconductor heterostructure field-effect transistors on

SiC substrates Appl Phys Lett Vol 77 No 9 pp1339-1341 (2000)

[9] S Binari K Ikosssi J Roussos W Kruppa D Park H Dietrich DKoleske A

Wickenden and R Henry Trapping Effects and Microwave Power Performance in

AlGaNGaN HEMTs IEEE Trans Ele tron Devices Vol 48 No 3 pp465-471

50

(2001)

[10] K Kunihiro Y Takahashi and Y Ohno Improvement of Off-State Breakdown

Voltage in Power GaAs MESFETs Based on Accurate Simulation Scheme 1998

IEEE International Ele tron Devices Mee ing (IEDM) Technical Dige t pp71-74

(1998)

c t s

[11] 奥村次徳 半導体評価技術 河東田隆(編) pp43-44 産業図書 1989

[12] Y Ohno P Francis M Nogome and Y Takahashi Surface-States Effects on GaAs

FET Electrical Performance IEEE Transactions on Electron Devices 46

p214-219 (1999)

[13] 西澤博 矢野仁之 後藤典夫 大野泰夫 表面準位を考慮した GaAs MESFET ゲート

ラグのシミュレーション 電子情報通信学会 ED 91-141 (1992)

51

著者のこれまでの研究発表

著論文

主著論文

1 菊田大悟 敖金平 大野泰夫 ldquoオープンゲート FET による AlGaNGaN HEMT 構造

の表面準位測定rdquo 信学技報 ED2002-210 (2002)

共著論文

1 Katsushi Nishino Daigo Kikuta Shiro Sakai ldquoBulk GaN growth by direct

synthesis methodrdquo Journal of Crystal Growth 237-239 pp922-925 (2002)

2 Jin-Ping Ao Daigo Kikuta Yasuo Ohno ldquoCopper-Gate AlGaNGaN HEMTs with

Low Gate Leakage Currentrdquo 信学技報 ED2002-211 (2002)

学術講演会発表 講演会名 発表年月日 題目 発表者

応用物理学

会学術講演

2002 年 9月 26 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

電子情報通

信学会 電子デバイス

研究会

2002 年 10月 10 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

52

  • プロセス手順条件
  • 素子間分離プロセス
Page 40: AlGaN/GaN HEMT 構造表面準位の電気的評価 に関する研究ohnolab.deca.jp/wp-content/lab_data/pdf_a/2003_D_Kikuta_doc.pdf · イスシミュレーションによる評価も行った。

付録2 C-V 特性およびキャリアプロファイル

C-V 測定には通常ショットキーダイオードが使われるショットキーダイオードの断面

図を図1に示すC-V 測定において測定対象の回路モデルはコンデンサと抵抗が並列にな

っている(図 2)そのためオーミック電極からショットキー電極直下までのアクセス抵抗は

誤差になるので電極間隔はできるだけ小さいほうが良い測定は印加した交流電圧信号と

電流の振幅位相差より容量成分と抵抗成分を測定しているAlGaNGaN HEMT 構造の

場合AlGaN 層が絶縁体の働きをするのでゼロバイアスでの容量は AlGaN 層の膜厚と電

極面積AlGaN 層の誘電率で決まる以下にゼロバイアスでの n-GaN と AlGaNGaN

HEMT 結晶での容量を示す

(ⅰ) n-GaN の場合

minus=

=

qkTV

qNt

tS

C

biD

GaNdepletion

depletion

GaN

0

0

2 εε

εε

ただし

(1)

(ⅱ) AlGaNGaN HEMT 構造の場合

AlGaN

AlGaN

tS

C 0εε= (2)

(C容量ε0真空の誘電率εGaNGaN の誘電率εAlGaNAlGaN の誘電率S電極面積

t t tdeple ion空乏層厚さ AlGaNAlGaN 層厚さq電子電荷NDドナー濃度Vbiビルトイン電

圧kボルツマン定数T温度)

Y G

39

C-V Meter ショットキー電極

オーミック電極

C

空乏層 アクセス抵抗

図 2 等価回路図 n型半導体

図 1 断面図

n-GaN の場合S=100times100μm2Vbi=10VND=1times1017cm-3のときt tideple on=100nm と

なり C=8pF 程度となる

C-V 測定を行うとショットキー電極直下部のキャリア濃度を求めることができるつぎ

にその原理を述べる

ドナー濃度を一定としウェハ面で深さ方向の 1 次元で解析をするとまずポアソンの

方程式より

εDqN

dyVd

minus=2

2

(3)

となる

式(3)を解くために境界条件を

VWVdydV

V

Wy

==

=

=

)(0

0)0(

(4)

とするこの条件で式(3)を解くと

yWqNyqNV DD

εε+minus= 2

2 (5)

となるよって空乏層幅 W は

minusminus=

qkTVV

qNW bi

D

ε2 (6)

となるこの空乏層の単位面積あたりの容量は

minusminus

==

qkTVV

qNW

C

bi

D

2

εε (7)

minusminus=

qkTVV

qNC biDε

212 (8)

となり1C2-V 特性の傾きからドナー濃度がわかる

つぎにドナー濃度が一定でない場合を考える微小領域では式(8)が成り立つとすると

40

DqNdVC

d

ε2

12

minus=

(9)

と書くことができるので 1C2を V で微分することよりドナー濃度がわかるまた空乏層

端は式(7)より W=εC なので微小領域の表面からの深さがわかるこの深さ情報とドナー

濃度情報よりキャリアプロファイルが作成できる

d(1C2)dV

1C2 ND[cm-3]

Depth[nm] Vg

図 3 1C2-Vg プロット図 図 4 キャリアプロファイル

41

付録 3 TLM 法とコンタクト抵抗

コンタクト抵抗を測定するにはクロスケルビン法や TLM(Transmission Line Model)法

が用いられるプロセス技術の確立していない GaN 系半導体ではプロセスが容易な TLM

法がよく用いられている

TLM 法の代表的はマスクパターンを図1に示すTLM 法では電極間隔を変化させなが

ら各電極間での抵抗値を調べることでシート抵抗(RS)とコンタクト抵抗(RC)が求められる

その原理を以下に示す

各電極間の等価回路モデルは図2のようになる電極間の抵抗は距離(L)に比例し幅(W)

に反比例するまたコンタクト抵抗は電極幅に反比例すると考えられるそのため測定

される抵抗(R)は

WR

WLR

R CS 2+= (1)

となる式1より L を x 軸R を y 軸にプロットするとy 軸切片が2RCW となり RCが

計算できるまた傾きから RSがわかる(図 3)

5μm 10μm 15μm 20μm 25μm 30μm

100μm

図1 TLM マスクパターン

切片=2RCW

傾き=RsW

測定値 線形近似

電極

RS RC RC

R

半導体基板 図 2 等価回路モデル

0 L

図 3 L-R プロット図

42

MOSFET 等の電子デバイスでは電流はウェハを横方向に流れるそのためコンタクト抵

抗は電極の幅にのみ依存すると考えているしかし物性的にはコンタクト抵抗は面積に

依存すると考える方が妥当であるそこでコンタクト抵抗が面積と電極幅にどのように影

[

0[V]一定としてい

る図 4 の微小区間の等価回路は図 5 のようになるこの等価回路より

響を受けるかを考える

電極のモデルを図 4 に示す電極は幅 W cm]とし電極の単位面積あたりの抵抗をρC[Ω

cm2]とするまた半導体のシート抵抗を RS[Ω]として電極の電位を V

)(xS IW

dxRdV = (2)

)(xVWdI =C dxρ

(3)

となる式変形すると

)(xS I

WR

dxdV

= (4)

)(xVWdI=

Cdx ρ (5)

式(4)をxで微分すると

ρc [Ωcm2]

Rs [Ω]

V0 [V] 電極 W [mm]

図 4 FET の電極モデル(2 次元)

半導体

43

dI

+x 方向

V(x)+dV ρc (Wdx) V(x)

Rs dxW I(x)-dI I(x)

図 5 微小区間での回路図

)(2

2

xS I

WR

dxVd= (4rsquo)

式(4rsquo)に式(5)を代入すると

)(2

2

xC

S VR

dxVd

ρ= (6)

γ2=Rsρcとすると xx BeAexV γγ += minus)( (7)

xrarr-infinで V(x)=0x=0 で V=V0より A=0B=V0 よって式(7)は xeVxV γ

0)( = (8)

となるまた I(x)については式(5)より

x

c

eVWdxdI γ

ρ 0= (9)

x

c

eVWxI γ

γρ 0)( = (10)

式(8)(10)より x=0 での抵抗 R は

WRR

W

WVWV

xIxVR

cs

c

sc

c

c

ρρ

ρ

γρ

γρ

==

===

0

0

)()(

(11)

44

となるよって電極の抵抗は W に反比例するそのため電極幅で規格化したものをコン

タクト抵抗とし

CSC RR ρ= [Ωmm] (12)

で定義するまた式(12)よりコンタクト抵抗はシート抵抗のルートに比例するのでシート抵

抗が大きいとコンタクト抵抗も悪く見える

45

付録 4 時間変化なしの場合の電子占有率(fT)の導出

トラップの電荷捕獲放出過程は伝導帯電子を捕獲する(e-capture)伝導帯に電子を放

出する(e-emit)価電子帯のホールを捕獲する(p-capture)価電子帯にホールを放出する

(p-emit)の 4 種類が考えられるそれぞれの反応速度は以下の 4 つの式で与えられる

(ⅰ) e-capture

)1( TnT fnC

dtdf

minus= (1)

(ⅱ) e-emit

TnT fe

dtdf

minus= (2)

(ⅲ) p-capture

TpT fpC

dtdf

minus= (3) (iv) ホール放出 (iii) ホール捕獲

(i) 電子捕獲 (ii) 電子放出

ホール

電子

トラップ

(ⅳ) p-emit

)1( TpT fe

dtdf

minus= (4)

(fTトラップの電子占有率t時刻n電子密度pホール密度Cn電子捕獲係数Cpホー

ル捕獲係数en電子放出係数epホール放出係数)

電子捕獲係数とホール捕獲係数はそれぞれ Cn=σnvthnCp=σpvthp(σn電子の捕獲断面積

σpホールの捕獲断面積vthn電子の熱平衡速度vthpホールの熱平衡速度)で表せるま

た熱平衡速度は 3kT2=m ve thn22=mpvthp22 である式 1~4 をまとめて整理すると

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (5)

となる

つぎに熱平衡状態(全てのフェルミ準位EFが一致)で時間変化がないときについて考え

るまずトラップの電子占有率はフェルミ分布となるとして

46

minus

+=

kTEE

fFT

T

exp1

1 (6)

(ETトラップ準位)

とする伝導帯での電子密度の時間変化はトラップによる電子の捕獲と放出の 2 通りなの

TnTTnT feNfCnNdtdn

+minusminus= )1( (7)

(NTトラップ密度)

となる時間変化なしとすると dndt=0 なので enについて整理すると

T

Tnn f

fnCe minus=

1 (8)

となるここで式(8)に式(6)を代入すると

minus

+

minus

+minus

minusminus=

kTEE

kTEE

CkT

EENe

FT

FT

nFC

Cn

exp1

1

exp1

11

exp (9)

nFTFC

Cn CkT

EEkT

EENe

minus

minusminus= expexp (10)

nnTC

Cn CnCkT

EENe 1exp =

minusminus= (11)

minusminus=

kTEE

Nn TCC exp1 (12)

となりenはトラップの準位と捕獲断面積で決まることがわかる同様にして

( TpTTpT feNfCpNdtdp

minusminus= 1 ) (13)

より

47

ppVT

VT

Tpp CpC

kTEE

Nf

fpCe 1exp1

=

minusminus=

minus= (14)

minus

=kT

EENp TV

V exp1 (15)

となる

以上のことを利用して式(5)を変形するまず式(5)に式(11)と式(14)を代入すると

( ) ( TpTpTnTnT fCpfpCfCnfnC

dtdf

minus+minusminusminus= 11 11 )

)

(16)

となる時間変化なし(dfTdt=0)として fTについて整理すると

( ) ( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (17)

となりトラップの電子占有率は電子密度ホール密度の関数になる

48

謝辞

本研究の遂行にあたって終始懇切なる御指導と御鞭撻を頂きました徳島大学工学部電

気電子工学科 大野泰夫 教授に心より感謝の意を表します

本研究を進めるにあたり適切な御指導と有益なご教示を賜りました徳島大学工学部電

気電子工学科 新谷義廣 教授並びに徳島大学工学部電気電子工学科 酒井士郎 教授に深

く感謝いたします

本研究を進めるにあたり御指導を賜りました徳島大学工学部電気電子工学科 富永喜久

雄 助教授ならびに徳島大学工学部電気電子工学科 講師 直井美貴先生西野克志先生助

手 江南先生に深く感謝します

本研究を進めるにあたり多大なご尽力を賜りました文部科学技官 稲岡武氏に深く感謝

いたします

本研究を進めるにあたり御指導を賜りました徳島大学サテライトベンチャービジネス

ラボラトリー ポストドクター 敖金平氏に深く感謝します

共に議論を重ねた研究員 西薗和博氏をはじめ大野研究室ならびに新谷研究室酒井研究

室サテライトベンチャービジネスラボラトリーナイトライドセミコンダクター株式会

社の皆様に心より感謝いたします

最後に本年度で定年退官される文部科学技官 近藤俊昭氏には研究室配属時より研究だ

けでなく将来設計においても有益なご教示を賜りました近藤技官は大変な情報通でおら

れ毎日午後 5 時以降に学生室に来られては昔の電気電子工学科や学生間の恋愛状況を熱

心に語られておりました研究の合間に近藤技官の話に耳を傾けながら一服するのが大野

研究室での日課でありましたここに近藤技官のこれまでのご活躍に敬意を表すると共に

本研究を進めるにあたり多大なご尽力を賜りましたことに深く感謝します

49

参考文献

[1] S M Sze Physics of Semiconductor Devices 2nd Edition pp133 A

Wiley-Interscience publication 1981

[2] R H Dennard F H Gaensslen N H Yu V L Rideout E Bassou andA R

LeBlanc Design of ion-implanted MOSFETs with very small physicaldimension

IEEE JSolid-Sta e Circuits SC-9 pp256 (1974) t

c

c

[3] 大野泰夫 葛原正明 rdquo高度情報通信社会と GaN 系高周波デバイスrdquo 応用物理 第 69 巻

第 7 号 (2000)

[4] M A Khan J N Kuznia A R Bhattarai and D T Olson Metal semicoductor field

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pp1786-1788 12 April 1993

[5] M A Khan J N Kuznia D T Olson W J Schaff J W Burm and M S Shur

Microwave performance of a 025 um gate AlGaNGaN heterostructure field effect

transistor Appl Phys Lett vol 65 no 9 pp1121-1123 29 Aug 1994

[6] V Kumar W Lu R Schwindt A Kuliev G Simin J Yang M Asif Khan and

Ilesanmi AdesidaAlGaNGaN HEMTs on SiC With fT of Over 120 GHz IEEE

Electron Device Letters Vol 23 No 8 pp455-457 Aug 2002

[7] Y Ando Y Okamoto H Miyamoto N Hayama T Nakayama K Kasahara M

Kuzuhara A 110-W AlGaNGaN HETEROJUNCTION FET ON THINNED

SAPPHIRE SUBSTRATE IEEE International Ele tron Devices Meeting (IEDM)

Technical Digest pp1731-1734 (2001)

[8] M Asif Khan X Hu A Tarakji G Simin J Yang R Gaska and M SShur

AlGaNGaN metal-oxide-semiconductor heterostructure field-effect transistors on

SiC substrates Appl Phys Lett Vol 77 No 9 pp1339-1341 (2000)

[9] S Binari K Ikosssi J Roussos W Kruppa D Park H Dietrich DKoleske A

Wickenden and R Henry Trapping Effects and Microwave Power Performance in

AlGaNGaN HEMTs IEEE Trans Ele tron Devices Vol 48 No 3 pp465-471

50

(2001)

[10] K Kunihiro Y Takahashi and Y Ohno Improvement of Off-State Breakdown

Voltage in Power GaAs MESFETs Based on Accurate Simulation Scheme 1998

IEEE International Ele tron Devices Mee ing (IEDM) Technical Dige t pp71-74

(1998)

c t s

[11] 奥村次徳 半導体評価技術 河東田隆(編) pp43-44 産業図書 1989

[12] Y Ohno P Francis M Nogome and Y Takahashi Surface-States Effects on GaAs

FET Electrical Performance IEEE Transactions on Electron Devices 46

p214-219 (1999)

[13] 西澤博 矢野仁之 後藤典夫 大野泰夫 表面準位を考慮した GaAs MESFET ゲート

ラグのシミュレーション 電子情報通信学会 ED 91-141 (1992)

51

著者のこれまでの研究発表

著論文

主著論文

1 菊田大悟 敖金平 大野泰夫 ldquoオープンゲート FET による AlGaNGaN HEMT 構造

の表面準位測定rdquo 信学技報 ED2002-210 (2002)

共著論文

1 Katsushi Nishino Daigo Kikuta Shiro Sakai ldquoBulk GaN growth by direct

synthesis methodrdquo Journal of Crystal Growth 237-239 pp922-925 (2002)

2 Jin-Ping Ao Daigo Kikuta Yasuo Ohno ldquoCopper-Gate AlGaNGaN HEMTs with

Low Gate Leakage Currentrdquo 信学技報 ED2002-211 (2002)

学術講演会発表 講演会名 発表年月日 題目 発表者

応用物理学

会学術講演

2002 年 9月 26 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

電子情報通

信学会 電子デバイス

研究会

2002 年 10月 10 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

52

  • プロセス手順条件
  • 素子間分離プロセス
Page 41: AlGaN/GaN HEMT 構造表面準位の電気的評価 に関する研究ohnolab.deca.jp/wp-content/lab_data/pdf_a/2003_D_Kikuta_doc.pdf · イスシミュレーションによる評価も行った。

n-GaN の場合S=100times100μm2Vbi=10VND=1times1017cm-3のときt tideple on=100nm と

なり C=8pF 程度となる

C-V 測定を行うとショットキー電極直下部のキャリア濃度を求めることができるつぎ

にその原理を述べる

ドナー濃度を一定としウェハ面で深さ方向の 1 次元で解析をするとまずポアソンの

方程式より

εDqN

dyVd

minus=2

2

(3)

となる

式(3)を解くために境界条件を

VWVdydV

V

Wy

==

=

=

)(0

0)0(

(4)

とするこの条件で式(3)を解くと

yWqNyqNV DD

εε+minus= 2

2 (5)

となるよって空乏層幅 W は

minusminus=

qkTVV

qNW bi

D

ε2 (6)

となるこの空乏層の単位面積あたりの容量は

minusminus

==

qkTVV

qNW

C

bi

D

2

εε (7)

minusminus=

qkTVV

qNC biDε

212 (8)

となり1C2-V 特性の傾きからドナー濃度がわかる

つぎにドナー濃度が一定でない場合を考える微小領域では式(8)が成り立つとすると

40

DqNdVC

d

ε2

12

minus=

(9)

と書くことができるので 1C2を V で微分することよりドナー濃度がわかるまた空乏層

端は式(7)より W=εC なので微小領域の表面からの深さがわかるこの深さ情報とドナー

濃度情報よりキャリアプロファイルが作成できる

d(1C2)dV

1C2 ND[cm-3]

Depth[nm] Vg

図 3 1C2-Vg プロット図 図 4 キャリアプロファイル

41

付録 3 TLM 法とコンタクト抵抗

コンタクト抵抗を測定するにはクロスケルビン法や TLM(Transmission Line Model)法

が用いられるプロセス技術の確立していない GaN 系半導体ではプロセスが容易な TLM

法がよく用いられている

TLM 法の代表的はマスクパターンを図1に示すTLM 法では電極間隔を変化させなが

ら各電極間での抵抗値を調べることでシート抵抗(RS)とコンタクト抵抗(RC)が求められる

その原理を以下に示す

各電極間の等価回路モデルは図2のようになる電極間の抵抗は距離(L)に比例し幅(W)

に反比例するまたコンタクト抵抗は電極幅に反比例すると考えられるそのため測定

される抵抗(R)は

WR

WLR

R CS 2+= (1)

となる式1より L を x 軸R を y 軸にプロットするとy 軸切片が2RCW となり RCが

計算できるまた傾きから RSがわかる(図 3)

5μm 10μm 15μm 20μm 25μm 30μm

100μm

図1 TLM マスクパターン

切片=2RCW

傾き=RsW

測定値 線形近似

電極

RS RC RC

R

半導体基板 図 2 等価回路モデル

0 L

図 3 L-R プロット図

42

MOSFET 等の電子デバイスでは電流はウェハを横方向に流れるそのためコンタクト抵

抗は電極の幅にのみ依存すると考えているしかし物性的にはコンタクト抵抗は面積に

依存すると考える方が妥当であるそこでコンタクト抵抗が面積と電極幅にどのように影

[

0[V]一定としてい

る図 4 の微小区間の等価回路は図 5 のようになるこの等価回路より

響を受けるかを考える

電極のモデルを図 4 に示す電極は幅 W cm]とし電極の単位面積あたりの抵抗をρC[Ω

cm2]とするまた半導体のシート抵抗を RS[Ω]として電極の電位を V

)(xS IW

dxRdV = (2)

)(xVWdI =C dxρ

(3)

となる式変形すると

)(xS I

WR

dxdV

= (4)

)(xVWdI=

Cdx ρ (5)

式(4)をxで微分すると

ρc [Ωcm2]

Rs [Ω]

V0 [V] 電極 W [mm]

図 4 FET の電極モデル(2 次元)

半導体

43

dI

+x 方向

V(x)+dV ρc (Wdx) V(x)

Rs dxW I(x)-dI I(x)

図 5 微小区間での回路図

)(2

2

xS I

WR

dxVd= (4rsquo)

式(4rsquo)に式(5)を代入すると

)(2

2

xC

S VR

dxVd

ρ= (6)

γ2=Rsρcとすると xx BeAexV γγ += minus)( (7)

xrarr-infinで V(x)=0x=0 で V=V0より A=0B=V0 よって式(7)は xeVxV γ

0)( = (8)

となるまた I(x)については式(5)より

x

c

eVWdxdI γ

ρ 0= (9)

x

c

eVWxI γ

γρ 0)( = (10)

式(8)(10)より x=0 での抵抗 R は

WRR

W

WVWV

xIxVR

cs

c

sc

c

c

ρρ

ρ

γρ

γρ

==

===

0

0

)()(

(11)

44

となるよって電極の抵抗は W に反比例するそのため電極幅で規格化したものをコン

タクト抵抗とし

CSC RR ρ= [Ωmm] (12)

で定義するまた式(12)よりコンタクト抵抗はシート抵抗のルートに比例するのでシート抵

抗が大きいとコンタクト抵抗も悪く見える

45

付録 4 時間変化なしの場合の電子占有率(fT)の導出

トラップの電荷捕獲放出過程は伝導帯電子を捕獲する(e-capture)伝導帯に電子を放

出する(e-emit)価電子帯のホールを捕獲する(p-capture)価電子帯にホールを放出する

(p-emit)の 4 種類が考えられるそれぞれの反応速度は以下の 4 つの式で与えられる

(ⅰ) e-capture

)1( TnT fnC

dtdf

minus= (1)

(ⅱ) e-emit

TnT fe

dtdf

minus= (2)

(ⅲ) p-capture

TpT fpC

dtdf

minus= (3) (iv) ホール放出 (iii) ホール捕獲

(i) 電子捕獲 (ii) 電子放出

ホール

電子

トラップ

(ⅳ) p-emit

)1( TpT fe

dtdf

minus= (4)

(fTトラップの電子占有率t時刻n電子密度pホール密度Cn電子捕獲係数Cpホー

ル捕獲係数en電子放出係数epホール放出係数)

電子捕獲係数とホール捕獲係数はそれぞれ Cn=σnvthnCp=σpvthp(σn電子の捕獲断面積

σpホールの捕獲断面積vthn電子の熱平衡速度vthpホールの熱平衡速度)で表せるま

た熱平衡速度は 3kT2=m ve thn22=mpvthp22 である式 1~4 をまとめて整理すると

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (5)

となる

つぎに熱平衡状態(全てのフェルミ準位EFが一致)で時間変化がないときについて考え

るまずトラップの電子占有率はフェルミ分布となるとして

46

minus

+=

kTEE

fFT

T

exp1

1 (6)

(ETトラップ準位)

とする伝導帯での電子密度の時間変化はトラップによる電子の捕獲と放出の 2 通りなの

TnTTnT feNfCnNdtdn

+minusminus= )1( (7)

(NTトラップ密度)

となる時間変化なしとすると dndt=0 なので enについて整理すると

T

Tnn f

fnCe minus=

1 (8)

となるここで式(8)に式(6)を代入すると

minus

+

minus

+minus

minusminus=

kTEE

kTEE

CkT

EENe

FT

FT

nFC

Cn

exp1

1

exp1

11

exp (9)

nFTFC

Cn CkT

EEkT

EENe

minus

minusminus= expexp (10)

nnTC

Cn CnCkT

EENe 1exp =

minusminus= (11)

minusminus=

kTEE

Nn TCC exp1 (12)

となりenはトラップの準位と捕獲断面積で決まることがわかる同様にして

( TpTTpT feNfCpNdtdp

minusminus= 1 ) (13)

より

47

ppVT

VT

Tpp CpC

kTEE

Nf

fpCe 1exp1

=

minusminus=

minus= (14)

minus

=kT

EENp TV

V exp1 (15)

となる

以上のことを利用して式(5)を変形するまず式(5)に式(11)と式(14)を代入すると

( ) ( TpTpTnTnT fCpfpCfCnfnC

dtdf

minus+minusminusminus= 11 11 )

)

(16)

となる時間変化なし(dfTdt=0)として fTについて整理すると

( ) ( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (17)

となりトラップの電子占有率は電子密度ホール密度の関数になる

48

謝辞

本研究の遂行にあたって終始懇切なる御指導と御鞭撻を頂きました徳島大学工学部電

気電子工学科 大野泰夫 教授に心より感謝の意を表します

本研究を進めるにあたり適切な御指導と有益なご教示を賜りました徳島大学工学部電

気電子工学科 新谷義廣 教授並びに徳島大学工学部電気電子工学科 酒井士郎 教授に深

く感謝いたします

本研究を進めるにあたり御指導を賜りました徳島大学工学部電気電子工学科 富永喜久

雄 助教授ならびに徳島大学工学部電気電子工学科 講師 直井美貴先生西野克志先生助

手 江南先生に深く感謝します

本研究を進めるにあたり多大なご尽力を賜りました文部科学技官 稲岡武氏に深く感謝

いたします

本研究を進めるにあたり御指導を賜りました徳島大学サテライトベンチャービジネス

ラボラトリー ポストドクター 敖金平氏に深く感謝します

共に議論を重ねた研究員 西薗和博氏をはじめ大野研究室ならびに新谷研究室酒井研究

室サテライトベンチャービジネスラボラトリーナイトライドセミコンダクター株式会

社の皆様に心より感謝いたします

最後に本年度で定年退官される文部科学技官 近藤俊昭氏には研究室配属時より研究だ

けでなく将来設計においても有益なご教示を賜りました近藤技官は大変な情報通でおら

れ毎日午後 5 時以降に学生室に来られては昔の電気電子工学科や学生間の恋愛状況を熱

心に語られておりました研究の合間に近藤技官の話に耳を傾けながら一服するのが大野

研究室での日課でありましたここに近藤技官のこれまでのご活躍に敬意を表すると共に

本研究を進めるにあたり多大なご尽力を賜りましたことに深く感謝します

49

参考文献

[1] S M Sze Physics of Semiconductor Devices 2nd Edition pp133 A

Wiley-Interscience publication 1981

[2] R H Dennard F H Gaensslen N H Yu V L Rideout E Bassou andA R

LeBlanc Design of ion-implanted MOSFETs with very small physicaldimension

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c

c

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第 7 号 (2000)

[4] M A Khan J N Kuznia A R Bhattarai and D T Olson Metal semicoductor field

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pp1786-1788 12 April 1993

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Ilesanmi AdesidaAlGaNGaN HEMTs on SiC With fT of Over 120 GHz IEEE

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[7] Y Ando Y Okamoto H Miyamoto N Hayama T Nakayama K Kasahara M

Kuzuhara A 110-W AlGaNGaN HETEROJUNCTION FET ON THINNED

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[8] M Asif Khan X Hu A Tarakji G Simin J Yang R Gaska and M SShur

AlGaNGaN metal-oxide-semiconductor heterostructure field-effect transistors on

SiC substrates Appl Phys Lett Vol 77 No 9 pp1339-1341 (2000)

[9] S Binari K Ikosssi J Roussos W Kruppa D Park H Dietrich DKoleske A

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[10] K Kunihiro Y Takahashi and Y Ohno Improvement of Off-State Breakdown

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(1998)

c t s

[11] 奥村次徳 半導体評価技術 河東田隆(編) pp43-44 産業図書 1989

[12] Y Ohno P Francis M Nogome and Y Takahashi Surface-States Effects on GaAs

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p214-219 (1999)

[13] 西澤博 矢野仁之 後藤典夫 大野泰夫 表面準位を考慮した GaAs MESFET ゲート

ラグのシミュレーション 電子情報通信学会 ED 91-141 (1992)

51

著者のこれまでの研究発表

著論文

主著論文

1 菊田大悟 敖金平 大野泰夫 ldquoオープンゲート FET による AlGaNGaN HEMT 構造

の表面準位測定rdquo 信学技報 ED2002-210 (2002)

共著論文

1 Katsushi Nishino Daigo Kikuta Shiro Sakai ldquoBulk GaN growth by direct

synthesis methodrdquo Journal of Crystal Growth 237-239 pp922-925 (2002)

2 Jin-Ping Ao Daigo Kikuta Yasuo Ohno ldquoCopper-Gate AlGaNGaN HEMTs with

Low Gate Leakage Currentrdquo 信学技報 ED2002-211 (2002)

学術講演会発表 講演会名 発表年月日 題目 発表者

応用物理学

会学術講演

2002 年 9月 26 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

電子情報通

信学会 電子デバイス

研究会

2002 年 10月 10 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

52

  • プロセス手順条件
  • 素子間分離プロセス
Page 42: AlGaN/GaN HEMT 構造表面準位の電気的評価 に関する研究ohnolab.deca.jp/wp-content/lab_data/pdf_a/2003_D_Kikuta_doc.pdf · イスシミュレーションによる評価も行った。

DqNdVC

d

ε2

12

minus=

(9)

と書くことができるので 1C2を V で微分することよりドナー濃度がわかるまた空乏層

端は式(7)より W=εC なので微小領域の表面からの深さがわかるこの深さ情報とドナー

濃度情報よりキャリアプロファイルが作成できる

d(1C2)dV

1C2 ND[cm-3]

Depth[nm] Vg

図 3 1C2-Vg プロット図 図 4 キャリアプロファイル

41

付録 3 TLM 法とコンタクト抵抗

コンタクト抵抗を測定するにはクロスケルビン法や TLM(Transmission Line Model)法

が用いられるプロセス技術の確立していない GaN 系半導体ではプロセスが容易な TLM

法がよく用いられている

TLM 法の代表的はマスクパターンを図1に示すTLM 法では電極間隔を変化させなが

ら各電極間での抵抗値を調べることでシート抵抗(RS)とコンタクト抵抗(RC)が求められる

その原理を以下に示す

各電極間の等価回路モデルは図2のようになる電極間の抵抗は距離(L)に比例し幅(W)

に反比例するまたコンタクト抵抗は電極幅に反比例すると考えられるそのため測定

される抵抗(R)は

WR

WLR

R CS 2+= (1)

となる式1より L を x 軸R を y 軸にプロットするとy 軸切片が2RCW となり RCが

計算できるまた傾きから RSがわかる(図 3)

5μm 10μm 15μm 20μm 25μm 30μm

100μm

図1 TLM マスクパターン

切片=2RCW

傾き=RsW

測定値 線形近似

電極

RS RC RC

R

半導体基板 図 2 等価回路モデル

0 L

図 3 L-R プロット図

42

MOSFET 等の電子デバイスでは電流はウェハを横方向に流れるそのためコンタクト抵

抗は電極の幅にのみ依存すると考えているしかし物性的にはコンタクト抵抗は面積に

依存すると考える方が妥当であるそこでコンタクト抵抗が面積と電極幅にどのように影

[

0[V]一定としてい

る図 4 の微小区間の等価回路は図 5 のようになるこの等価回路より

響を受けるかを考える

電極のモデルを図 4 に示す電極は幅 W cm]とし電極の単位面積あたりの抵抗をρC[Ω

cm2]とするまた半導体のシート抵抗を RS[Ω]として電極の電位を V

)(xS IW

dxRdV = (2)

)(xVWdI =C dxρ

(3)

となる式変形すると

)(xS I

WR

dxdV

= (4)

)(xVWdI=

Cdx ρ (5)

式(4)をxで微分すると

ρc [Ωcm2]

Rs [Ω]

V0 [V] 電極 W [mm]

図 4 FET の電極モデル(2 次元)

半導体

43

dI

+x 方向

V(x)+dV ρc (Wdx) V(x)

Rs dxW I(x)-dI I(x)

図 5 微小区間での回路図

)(2

2

xS I

WR

dxVd= (4rsquo)

式(4rsquo)に式(5)を代入すると

)(2

2

xC

S VR

dxVd

ρ= (6)

γ2=Rsρcとすると xx BeAexV γγ += minus)( (7)

xrarr-infinで V(x)=0x=0 で V=V0より A=0B=V0 よって式(7)は xeVxV γ

0)( = (8)

となるまた I(x)については式(5)より

x

c

eVWdxdI γ

ρ 0= (9)

x

c

eVWxI γ

γρ 0)( = (10)

式(8)(10)より x=0 での抵抗 R は

WRR

W

WVWV

xIxVR

cs

c

sc

c

c

ρρ

ρ

γρ

γρ

==

===

0

0

)()(

(11)

44

となるよって電極の抵抗は W に反比例するそのため電極幅で規格化したものをコン

タクト抵抗とし

CSC RR ρ= [Ωmm] (12)

で定義するまた式(12)よりコンタクト抵抗はシート抵抗のルートに比例するのでシート抵

抗が大きいとコンタクト抵抗も悪く見える

45

付録 4 時間変化なしの場合の電子占有率(fT)の導出

トラップの電荷捕獲放出過程は伝導帯電子を捕獲する(e-capture)伝導帯に電子を放

出する(e-emit)価電子帯のホールを捕獲する(p-capture)価電子帯にホールを放出する

(p-emit)の 4 種類が考えられるそれぞれの反応速度は以下の 4 つの式で与えられる

(ⅰ) e-capture

)1( TnT fnC

dtdf

minus= (1)

(ⅱ) e-emit

TnT fe

dtdf

minus= (2)

(ⅲ) p-capture

TpT fpC

dtdf

minus= (3) (iv) ホール放出 (iii) ホール捕獲

(i) 電子捕獲 (ii) 電子放出

ホール

電子

トラップ

(ⅳ) p-emit

)1( TpT fe

dtdf

minus= (4)

(fTトラップの電子占有率t時刻n電子密度pホール密度Cn電子捕獲係数Cpホー

ル捕獲係数en電子放出係数epホール放出係数)

電子捕獲係数とホール捕獲係数はそれぞれ Cn=σnvthnCp=σpvthp(σn電子の捕獲断面積

σpホールの捕獲断面積vthn電子の熱平衡速度vthpホールの熱平衡速度)で表せるま

た熱平衡速度は 3kT2=m ve thn22=mpvthp22 である式 1~4 をまとめて整理すると

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (5)

となる

つぎに熱平衡状態(全てのフェルミ準位EFが一致)で時間変化がないときについて考え

るまずトラップの電子占有率はフェルミ分布となるとして

46

minus

+=

kTEE

fFT

T

exp1

1 (6)

(ETトラップ準位)

とする伝導帯での電子密度の時間変化はトラップによる電子の捕獲と放出の 2 通りなの

TnTTnT feNfCnNdtdn

+minusminus= )1( (7)

(NTトラップ密度)

となる時間変化なしとすると dndt=0 なので enについて整理すると

T

Tnn f

fnCe minus=

1 (8)

となるここで式(8)に式(6)を代入すると

minus

+

minus

+minus

minusminus=

kTEE

kTEE

CkT

EENe

FT

FT

nFC

Cn

exp1

1

exp1

11

exp (9)

nFTFC

Cn CkT

EEkT

EENe

minus

minusminus= expexp (10)

nnTC

Cn CnCkT

EENe 1exp =

minusminus= (11)

minusminus=

kTEE

Nn TCC exp1 (12)

となりenはトラップの準位と捕獲断面積で決まることがわかる同様にして

( TpTTpT feNfCpNdtdp

minusminus= 1 ) (13)

より

47

ppVT

VT

Tpp CpC

kTEE

Nf

fpCe 1exp1

=

minusminus=

minus= (14)

minus

=kT

EENp TV

V exp1 (15)

となる

以上のことを利用して式(5)を変形するまず式(5)に式(11)と式(14)を代入すると

( ) ( TpTpTnTnT fCpfpCfCnfnC

dtdf

minus+minusminusminus= 11 11 )

)

(16)

となる時間変化なし(dfTdt=0)として fTについて整理すると

( ) ( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (17)

となりトラップの電子占有率は電子密度ホール密度の関数になる

48

謝辞

本研究の遂行にあたって終始懇切なる御指導と御鞭撻を頂きました徳島大学工学部電

気電子工学科 大野泰夫 教授に心より感謝の意を表します

本研究を進めるにあたり適切な御指導と有益なご教示を賜りました徳島大学工学部電

気電子工学科 新谷義廣 教授並びに徳島大学工学部電気電子工学科 酒井士郎 教授に深

く感謝いたします

本研究を進めるにあたり御指導を賜りました徳島大学工学部電気電子工学科 富永喜久

雄 助教授ならびに徳島大学工学部電気電子工学科 講師 直井美貴先生西野克志先生助

手 江南先生に深く感謝します

本研究を進めるにあたり多大なご尽力を賜りました文部科学技官 稲岡武氏に深く感謝

いたします

本研究を進めるにあたり御指導を賜りました徳島大学サテライトベンチャービジネス

ラボラトリー ポストドクター 敖金平氏に深く感謝します

共に議論を重ねた研究員 西薗和博氏をはじめ大野研究室ならびに新谷研究室酒井研究

室サテライトベンチャービジネスラボラトリーナイトライドセミコンダクター株式会

社の皆様に心より感謝いたします

最後に本年度で定年退官される文部科学技官 近藤俊昭氏には研究室配属時より研究だ

けでなく将来設計においても有益なご教示を賜りました近藤技官は大変な情報通でおら

れ毎日午後 5 時以降に学生室に来られては昔の電気電子工学科や学生間の恋愛状況を熱

心に語られておりました研究の合間に近藤技官の話に耳を傾けながら一服するのが大野

研究室での日課でありましたここに近藤技官のこれまでのご活躍に敬意を表すると共に

本研究を進めるにあたり多大なご尽力を賜りましたことに深く感謝します

49

参考文献

[1] S M Sze Physics of Semiconductor Devices 2nd Edition pp133 A

Wiley-Interscience publication 1981

[2] R H Dennard F H Gaensslen N H Yu V L Rideout E Bassou andA R

LeBlanc Design of ion-implanted MOSFETs with very small physicaldimension

IEEE JSolid-Sta e Circuits SC-9 pp256 (1974) t

c

c

[3] 大野泰夫 葛原正明 rdquo高度情報通信社会と GaN 系高周波デバイスrdquo 応用物理 第 69 巻

第 7 号 (2000)

[4] M A Khan J N Kuznia A R Bhattarai and D T Olson Metal semicoductor field

effect transistor based on single crystal GaN Appl Phys Lett Vol 62 No 15

pp1786-1788 12 April 1993

[5] M A Khan J N Kuznia D T Olson W J Schaff J W Burm and M S Shur

Microwave performance of a 025 um gate AlGaNGaN heterostructure field effect

transistor Appl Phys Lett vol 65 no 9 pp1121-1123 29 Aug 1994

[6] V Kumar W Lu R Schwindt A Kuliev G Simin J Yang M Asif Khan and

Ilesanmi AdesidaAlGaNGaN HEMTs on SiC With fT of Over 120 GHz IEEE

Electron Device Letters Vol 23 No 8 pp455-457 Aug 2002

[7] Y Ando Y Okamoto H Miyamoto N Hayama T Nakayama K Kasahara M

Kuzuhara A 110-W AlGaNGaN HETEROJUNCTION FET ON THINNED

SAPPHIRE SUBSTRATE IEEE International Ele tron Devices Meeting (IEDM)

Technical Digest pp1731-1734 (2001)

[8] M Asif Khan X Hu A Tarakji G Simin J Yang R Gaska and M SShur

AlGaNGaN metal-oxide-semiconductor heterostructure field-effect transistors on

SiC substrates Appl Phys Lett Vol 77 No 9 pp1339-1341 (2000)

[9] S Binari K Ikosssi J Roussos W Kruppa D Park H Dietrich DKoleske A

Wickenden and R Henry Trapping Effects and Microwave Power Performance in

AlGaNGaN HEMTs IEEE Trans Ele tron Devices Vol 48 No 3 pp465-471

50

(2001)

[10] K Kunihiro Y Takahashi and Y Ohno Improvement of Off-State Breakdown

Voltage in Power GaAs MESFETs Based on Accurate Simulation Scheme 1998

IEEE International Ele tron Devices Mee ing (IEDM) Technical Dige t pp71-74

(1998)

c t s

[11] 奥村次徳 半導体評価技術 河東田隆(編) pp43-44 産業図書 1989

[12] Y Ohno P Francis M Nogome and Y Takahashi Surface-States Effects on GaAs

FET Electrical Performance IEEE Transactions on Electron Devices 46

p214-219 (1999)

[13] 西澤博 矢野仁之 後藤典夫 大野泰夫 表面準位を考慮した GaAs MESFET ゲート

ラグのシミュレーション 電子情報通信学会 ED 91-141 (1992)

51

著者のこれまでの研究発表

著論文

主著論文

1 菊田大悟 敖金平 大野泰夫 ldquoオープンゲート FET による AlGaNGaN HEMT 構造

の表面準位測定rdquo 信学技報 ED2002-210 (2002)

共著論文

1 Katsushi Nishino Daigo Kikuta Shiro Sakai ldquoBulk GaN growth by direct

synthesis methodrdquo Journal of Crystal Growth 237-239 pp922-925 (2002)

2 Jin-Ping Ao Daigo Kikuta Yasuo Ohno ldquoCopper-Gate AlGaNGaN HEMTs with

Low Gate Leakage Currentrdquo 信学技報 ED2002-211 (2002)

学術講演会発表 講演会名 発表年月日 題目 発表者

応用物理学

会学術講演

2002 年 9月 26 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

電子情報通

信学会 電子デバイス

研究会

2002 年 10月 10 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

52

  • プロセス手順条件
  • 素子間分離プロセス
Page 43: AlGaN/GaN HEMT 構造表面準位の電気的評価 に関する研究ohnolab.deca.jp/wp-content/lab_data/pdf_a/2003_D_Kikuta_doc.pdf · イスシミュレーションによる評価も行った。

付録 3 TLM 法とコンタクト抵抗

コンタクト抵抗を測定するにはクロスケルビン法や TLM(Transmission Line Model)法

が用いられるプロセス技術の確立していない GaN 系半導体ではプロセスが容易な TLM

法がよく用いられている

TLM 法の代表的はマスクパターンを図1に示すTLM 法では電極間隔を変化させなが

ら各電極間での抵抗値を調べることでシート抵抗(RS)とコンタクト抵抗(RC)が求められる

その原理を以下に示す

各電極間の等価回路モデルは図2のようになる電極間の抵抗は距離(L)に比例し幅(W)

に反比例するまたコンタクト抵抗は電極幅に反比例すると考えられるそのため測定

される抵抗(R)は

WR

WLR

R CS 2+= (1)

となる式1より L を x 軸R を y 軸にプロットするとy 軸切片が2RCW となり RCが

計算できるまた傾きから RSがわかる(図 3)

5μm 10μm 15μm 20μm 25μm 30μm

100μm

図1 TLM マスクパターン

切片=2RCW

傾き=RsW

測定値 線形近似

電極

RS RC RC

R

半導体基板 図 2 等価回路モデル

0 L

図 3 L-R プロット図

42

MOSFET 等の電子デバイスでは電流はウェハを横方向に流れるそのためコンタクト抵

抗は電極の幅にのみ依存すると考えているしかし物性的にはコンタクト抵抗は面積に

依存すると考える方が妥当であるそこでコンタクト抵抗が面積と電極幅にどのように影

[

0[V]一定としてい

る図 4 の微小区間の等価回路は図 5 のようになるこの等価回路より

響を受けるかを考える

電極のモデルを図 4 に示す電極は幅 W cm]とし電極の単位面積あたりの抵抗をρC[Ω

cm2]とするまた半導体のシート抵抗を RS[Ω]として電極の電位を V

)(xS IW

dxRdV = (2)

)(xVWdI =C dxρ

(3)

となる式変形すると

)(xS I

WR

dxdV

= (4)

)(xVWdI=

Cdx ρ (5)

式(4)をxで微分すると

ρc [Ωcm2]

Rs [Ω]

V0 [V] 電極 W [mm]

図 4 FET の電極モデル(2 次元)

半導体

43

dI

+x 方向

V(x)+dV ρc (Wdx) V(x)

Rs dxW I(x)-dI I(x)

図 5 微小区間での回路図

)(2

2

xS I

WR

dxVd= (4rsquo)

式(4rsquo)に式(5)を代入すると

)(2

2

xC

S VR

dxVd

ρ= (6)

γ2=Rsρcとすると xx BeAexV γγ += minus)( (7)

xrarr-infinで V(x)=0x=0 で V=V0より A=0B=V0 よって式(7)は xeVxV γ

0)( = (8)

となるまた I(x)については式(5)より

x

c

eVWdxdI γ

ρ 0= (9)

x

c

eVWxI γ

γρ 0)( = (10)

式(8)(10)より x=0 での抵抗 R は

WRR

W

WVWV

xIxVR

cs

c

sc

c

c

ρρ

ρ

γρ

γρ

==

===

0

0

)()(

(11)

44

となるよって電極の抵抗は W に反比例するそのため電極幅で規格化したものをコン

タクト抵抗とし

CSC RR ρ= [Ωmm] (12)

で定義するまた式(12)よりコンタクト抵抗はシート抵抗のルートに比例するのでシート抵

抗が大きいとコンタクト抵抗も悪く見える

45

付録 4 時間変化なしの場合の電子占有率(fT)の導出

トラップの電荷捕獲放出過程は伝導帯電子を捕獲する(e-capture)伝導帯に電子を放

出する(e-emit)価電子帯のホールを捕獲する(p-capture)価電子帯にホールを放出する

(p-emit)の 4 種類が考えられるそれぞれの反応速度は以下の 4 つの式で与えられる

(ⅰ) e-capture

)1( TnT fnC

dtdf

minus= (1)

(ⅱ) e-emit

TnT fe

dtdf

minus= (2)

(ⅲ) p-capture

TpT fpC

dtdf

minus= (3) (iv) ホール放出 (iii) ホール捕獲

(i) 電子捕獲 (ii) 電子放出

ホール

電子

トラップ

(ⅳ) p-emit

)1( TpT fe

dtdf

minus= (4)

(fTトラップの電子占有率t時刻n電子密度pホール密度Cn電子捕獲係数Cpホー

ル捕獲係数en電子放出係数epホール放出係数)

電子捕獲係数とホール捕獲係数はそれぞれ Cn=σnvthnCp=σpvthp(σn電子の捕獲断面積

σpホールの捕獲断面積vthn電子の熱平衡速度vthpホールの熱平衡速度)で表せるま

た熱平衡速度は 3kT2=m ve thn22=mpvthp22 である式 1~4 をまとめて整理すると

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (5)

となる

つぎに熱平衡状態(全てのフェルミ準位EFが一致)で時間変化がないときについて考え

るまずトラップの電子占有率はフェルミ分布となるとして

46

minus

+=

kTEE

fFT

T

exp1

1 (6)

(ETトラップ準位)

とする伝導帯での電子密度の時間変化はトラップによる電子の捕獲と放出の 2 通りなの

TnTTnT feNfCnNdtdn

+minusminus= )1( (7)

(NTトラップ密度)

となる時間変化なしとすると dndt=0 なので enについて整理すると

T

Tnn f

fnCe minus=

1 (8)

となるここで式(8)に式(6)を代入すると

minus

+

minus

+minus

minusminus=

kTEE

kTEE

CkT

EENe

FT

FT

nFC

Cn

exp1

1

exp1

11

exp (9)

nFTFC

Cn CkT

EEkT

EENe

minus

minusminus= expexp (10)

nnTC

Cn CnCkT

EENe 1exp =

minusminus= (11)

minusminus=

kTEE

Nn TCC exp1 (12)

となりenはトラップの準位と捕獲断面積で決まることがわかる同様にして

( TpTTpT feNfCpNdtdp

minusminus= 1 ) (13)

より

47

ppVT

VT

Tpp CpC

kTEE

Nf

fpCe 1exp1

=

minusminus=

minus= (14)

minus

=kT

EENp TV

V exp1 (15)

となる

以上のことを利用して式(5)を変形するまず式(5)に式(11)と式(14)を代入すると

( ) ( TpTpTnTnT fCpfpCfCnfnC

dtdf

minus+minusminusminus= 11 11 )

)

(16)

となる時間変化なし(dfTdt=0)として fTについて整理すると

( ) ( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (17)

となりトラップの電子占有率は電子密度ホール密度の関数になる

48

謝辞

本研究の遂行にあたって終始懇切なる御指導と御鞭撻を頂きました徳島大学工学部電

気電子工学科 大野泰夫 教授に心より感謝の意を表します

本研究を進めるにあたり適切な御指導と有益なご教示を賜りました徳島大学工学部電

気電子工学科 新谷義廣 教授並びに徳島大学工学部電気電子工学科 酒井士郎 教授に深

く感謝いたします

本研究を進めるにあたり御指導を賜りました徳島大学工学部電気電子工学科 富永喜久

雄 助教授ならびに徳島大学工学部電気電子工学科 講師 直井美貴先生西野克志先生助

手 江南先生に深く感謝します

本研究を進めるにあたり多大なご尽力を賜りました文部科学技官 稲岡武氏に深く感謝

いたします

本研究を進めるにあたり御指導を賜りました徳島大学サテライトベンチャービジネス

ラボラトリー ポストドクター 敖金平氏に深く感謝します

共に議論を重ねた研究員 西薗和博氏をはじめ大野研究室ならびに新谷研究室酒井研究

室サテライトベンチャービジネスラボラトリーナイトライドセミコンダクター株式会

社の皆様に心より感謝いたします

最後に本年度で定年退官される文部科学技官 近藤俊昭氏には研究室配属時より研究だ

けでなく将来設計においても有益なご教示を賜りました近藤技官は大変な情報通でおら

れ毎日午後 5 時以降に学生室に来られては昔の電気電子工学科や学生間の恋愛状況を熱

心に語られておりました研究の合間に近藤技官の話に耳を傾けながら一服するのが大野

研究室での日課でありましたここに近藤技官のこれまでのご活躍に敬意を表すると共に

本研究を進めるにあたり多大なご尽力を賜りましたことに深く感謝します

49

参考文献

[1] S M Sze Physics of Semiconductor Devices 2nd Edition pp133 A

Wiley-Interscience publication 1981

[2] R H Dennard F H Gaensslen N H Yu V L Rideout E Bassou andA R

LeBlanc Design of ion-implanted MOSFETs with very small physicaldimension

IEEE JSolid-Sta e Circuits SC-9 pp256 (1974) t

c

c

[3] 大野泰夫 葛原正明 rdquo高度情報通信社会と GaN 系高周波デバイスrdquo 応用物理 第 69 巻

第 7 号 (2000)

[4] M A Khan J N Kuznia A R Bhattarai and D T Olson Metal semicoductor field

effect transistor based on single crystal GaN Appl Phys Lett Vol 62 No 15

pp1786-1788 12 April 1993

[5] M A Khan J N Kuznia D T Olson W J Schaff J W Burm and M S Shur

Microwave performance of a 025 um gate AlGaNGaN heterostructure field effect

transistor Appl Phys Lett vol 65 no 9 pp1121-1123 29 Aug 1994

[6] V Kumar W Lu R Schwindt A Kuliev G Simin J Yang M Asif Khan and

Ilesanmi AdesidaAlGaNGaN HEMTs on SiC With fT of Over 120 GHz IEEE

Electron Device Letters Vol 23 No 8 pp455-457 Aug 2002

[7] Y Ando Y Okamoto H Miyamoto N Hayama T Nakayama K Kasahara M

Kuzuhara A 110-W AlGaNGaN HETEROJUNCTION FET ON THINNED

SAPPHIRE SUBSTRATE IEEE International Ele tron Devices Meeting (IEDM)

Technical Digest pp1731-1734 (2001)

[8] M Asif Khan X Hu A Tarakji G Simin J Yang R Gaska and M SShur

AlGaNGaN metal-oxide-semiconductor heterostructure field-effect transistors on

SiC substrates Appl Phys Lett Vol 77 No 9 pp1339-1341 (2000)

[9] S Binari K Ikosssi J Roussos W Kruppa D Park H Dietrich DKoleske A

Wickenden and R Henry Trapping Effects and Microwave Power Performance in

AlGaNGaN HEMTs IEEE Trans Ele tron Devices Vol 48 No 3 pp465-471

50

(2001)

[10] K Kunihiro Y Takahashi and Y Ohno Improvement of Off-State Breakdown

Voltage in Power GaAs MESFETs Based on Accurate Simulation Scheme 1998

IEEE International Ele tron Devices Mee ing (IEDM) Technical Dige t pp71-74

(1998)

c t s

[11] 奥村次徳 半導体評価技術 河東田隆(編) pp43-44 産業図書 1989

[12] Y Ohno P Francis M Nogome and Y Takahashi Surface-States Effects on GaAs

FET Electrical Performance IEEE Transactions on Electron Devices 46

p214-219 (1999)

[13] 西澤博 矢野仁之 後藤典夫 大野泰夫 表面準位を考慮した GaAs MESFET ゲート

ラグのシミュレーション 電子情報通信学会 ED 91-141 (1992)

51

著者のこれまでの研究発表

著論文

主著論文

1 菊田大悟 敖金平 大野泰夫 ldquoオープンゲート FET による AlGaNGaN HEMT 構造

の表面準位測定rdquo 信学技報 ED2002-210 (2002)

共著論文

1 Katsushi Nishino Daigo Kikuta Shiro Sakai ldquoBulk GaN growth by direct

synthesis methodrdquo Journal of Crystal Growth 237-239 pp922-925 (2002)

2 Jin-Ping Ao Daigo Kikuta Yasuo Ohno ldquoCopper-Gate AlGaNGaN HEMTs with

Low Gate Leakage Currentrdquo 信学技報 ED2002-211 (2002)

学術講演会発表 講演会名 発表年月日 題目 発表者

応用物理学

会学術講演

2002 年 9月 26 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

電子情報通

信学会 電子デバイス

研究会

2002 年 10月 10 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

52

  • プロセス手順条件
  • 素子間分離プロセス
Page 44: AlGaN/GaN HEMT 構造表面準位の電気的評価 に関する研究ohnolab.deca.jp/wp-content/lab_data/pdf_a/2003_D_Kikuta_doc.pdf · イスシミュレーションによる評価も行った。

MOSFET 等の電子デバイスでは電流はウェハを横方向に流れるそのためコンタクト抵

抗は電極の幅にのみ依存すると考えているしかし物性的にはコンタクト抵抗は面積に

依存すると考える方が妥当であるそこでコンタクト抵抗が面積と電極幅にどのように影

[

0[V]一定としてい

る図 4 の微小区間の等価回路は図 5 のようになるこの等価回路より

響を受けるかを考える

電極のモデルを図 4 に示す電極は幅 W cm]とし電極の単位面積あたりの抵抗をρC[Ω

cm2]とするまた半導体のシート抵抗を RS[Ω]として電極の電位を V

)(xS IW

dxRdV = (2)

)(xVWdI =C dxρ

(3)

となる式変形すると

)(xS I

WR

dxdV

= (4)

)(xVWdI=

Cdx ρ (5)

式(4)をxで微分すると

ρc [Ωcm2]

Rs [Ω]

V0 [V] 電極 W [mm]

図 4 FET の電極モデル(2 次元)

半導体

43

dI

+x 方向

V(x)+dV ρc (Wdx) V(x)

Rs dxW I(x)-dI I(x)

図 5 微小区間での回路図

)(2

2

xS I

WR

dxVd= (4rsquo)

式(4rsquo)に式(5)を代入すると

)(2

2

xC

S VR

dxVd

ρ= (6)

γ2=Rsρcとすると xx BeAexV γγ += minus)( (7)

xrarr-infinで V(x)=0x=0 で V=V0より A=0B=V0 よって式(7)は xeVxV γ

0)( = (8)

となるまた I(x)については式(5)より

x

c

eVWdxdI γ

ρ 0= (9)

x

c

eVWxI γ

γρ 0)( = (10)

式(8)(10)より x=0 での抵抗 R は

WRR

W

WVWV

xIxVR

cs

c

sc

c

c

ρρ

ρ

γρ

γρ

==

===

0

0

)()(

(11)

44

となるよって電極の抵抗は W に反比例するそのため電極幅で規格化したものをコン

タクト抵抗とし

CSC RR ρ= [Ωmm] (12)

で定義するまた式(12)よりコンタクト抵抗はシート抵抗のルートに比例するのでシート抵

抗が大きいとコンタクト抵抗も悪く見える

45

付録 4 時間変化なしの場合の電子占有率(fT)の導出

トラップの電荷捕獲放出過程は伝導帯電子を捕獲する(e-capture)伝導帯に電子を放

出する(e-emit)価電子帯のホールを捕獲する(p-capture)価電子帯にホールを放出する

(p-emit)の 4 種類が考えられるそれぞれの反応速度は以下の 4 つの式で与えられる

(ⅰ) e-capture

)1( TnT fnC

dtdf

minus= (1)

(ⅱ) e-emit

TnT fe

dtdf

minus= (2)

(ⅲ) p-capture

TpT fpC

dtdf

minus= (3) (iv) ホール放出 (iii) ホール捕獲

(i) 電子捕獲 (ii) 電子放出

ホール

電子

トラップ

(ⅳ) p-emit

)1( TpT fe

dtdf

minus= (4)

(fTトラップの電子占有率t時刻n電子密度pホール密度Cn電子捕獲係数Cpホー

ル捕獲係数en電子放出係数epホール放出係数)

電子捕獲係数とホール捕獲係数はそれぞれ Cn=σnvthnCp=σpvthp(σn電子の捕獲断面積

σpホールの捕獲断面積vthn電子の熱平衡速度vthpホールの熱平衡速度)で表せるま

た熱平衡速度は 3kT2=m ve thn22=mpvthp22 である式 1~4 をまとめて整理すると

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (5)

となる

つぎに熱平衡状態(全てのフェルミ準位EFが一致)で時間変化がないときについて考え

るまずトラップの電子占有率はフェルミ分布となるとして

46

minus

+=

kTEE

fFT

T

exp1

1 (6)

(ETトラップ準位)

とする伝導帯での電子密度の時間変化はトラップによる電子の捕獲と放出の 2 通りなの

TnTTnT feNfCnNdtdn

+minusminus= )1( (7)

(NTトラップ密度)

となる時間変化なしとすると dndt=0 なので enについて整理すると

T

Tnn f

fnCe minus=

1 (8)

となるここで式(8)に式(6)を代入すると

minus

+

minus

+minus

minusminus=

kTEE

kTEE

CkT

EENe

FT

FT

nFC

Cn

exp1

1

exp1

11

exp (9)

nFTFC

Cn CkT

EEkT

EENe

minus

minusminus= expexp (10)

nnTC

Cn CnCkT

EENe 1exp =

minusminus= (11)

minusminus=

kTEE

Nn TCC exp1 (12)

となりenはトラップの準位と捕獲断面積で決まることがわかる同様にして

( TpTTpT feNfCpNdtdp

minusminus= 1 ) (13)

より

47

ppVT

VT

Tpp CpC

kTEE

Nf

fpCe 1exp1

=

minusminus=

minus= (14)

minus

=kT

EENp TV

V exp1 (15)

となる

以上のことを利用して式(5)を変形するまず式(5)に式(11)と式(14)を代入すると

( ) ( TpTpTnTnT fCpfpCfCnfnC

dtdf

minus+minusminusminus= 11 11 )

)

(16)

となる時間変化なし(dfTdt=0)として fTについて整理すると

( ) ( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (17)

となりトラップの電子占有率は電子密度ホール密度の関数になる

48

謝辞

本研究の遂行にあたって終始懇切なる御指導と御鞭撻を頂きました徳島大学工学部電

気電子工学科 大野泰夫 教授に心より感謝の意を表します

本研究を進めるにあたり適切な御指導と有益なご教示を賜りました徳島大学工学部電

気電子工学科 新谷義廣 教授並びに徳島大学工学部電気電子工学科 酒井士郎 教授に深

く感謝いたします

本研究を進めるにあたり御指導を賜りました徳島大学工学部電気電子工学科 富永喜久

雄 助教授ならびに徳島大学工学部電気電子工学科 講師 直井美貴先生西野克志先生助

手 江南先生に深く感謝します

本研究を進めるにあたり多大なご尽力を賜りました文部科学技官 稲岡武氏に深く感謝

いたします

本研究を進めるにあたり御指導を賜りました徳島大学サテライトベンチャービジネス

ラボラトリー ポストドクター 敖金平氏に深く感謝します

共に議論を重ねた研究員 西薗和博氏をはじめ大野研究室ならびに新谷研究室酒井研究

室サテライトベンチャービジネスラボラトリーナイトライドセミコンダクター株式会

社の皆様に心より感謝いたします

最後に本年度で定年退官される文部科学技官 近藤俊昭氏には研究室配属時より研究だ

けでなく将来設計においても有益なご教示を賜りました近藤技官は大変な情報通でおら

れ毎日午後 5 時以降に学生室に来られては昔の電気電子工学科や学生間の恋愛状況を熱

心に語られておりました研究の合間に近藤技官の話に耳を傾けながら一服するのが大野

研究室での日課でありましたここに近藤技官のこれまでのご活躍に敬意を表すると共に

本研究を進めるにあたり多大なご尽力を賜りましたことに深く感謝します

49

参考文献

[1] S M Sze Physics of Semiconductor Devices 2nd Edition pp133 A

Wiley-Interscience publication 1981

[2] R H Dennard F H Gaensslen N H Yu V L Rideout E Bassou andA R

LeBlanc Design of ion-implanted MOSFETs with very small physicaldimension

IEEE JSolid-Sta e Circuits SC-9 pp256 (1974) t

c

c

[3] 大野泰夫 葛原正明 rdquo高度情報通信社会と GaN 系高周波デバイスrdquo 応用物理 第 69 巻

第 7 号 (2000)

[4] M A Khan J N Kuznia A R Bhattarai and D T Olson Metal semicoductor field

effect transistor based on single crystal GaN Appl Phys Lett Vol 62 No 15

pp1786-1788 12 April 1993

[5] M A Khan J N Kuznia D T Olson W J Schaff J W Burm and M S Shur

Microwave performance of a 025 um gate AlGaNGaN heterostructure field effect

transistor Appl Phys Lett vol 65 no 9 pp1121-1123 29 Aug 1994

[6] V Kumar W Lu R Schwindt A Kuliev G Simin J Yang M Asif Khan and

Ilesanmi AdesidaAlGaNGaN HEMTs on SiC With fT of Over 120 GHz IEEE

Electron Device Letters Vol 23 No 8 pp455-457 Aug 2002

[7] Y Ando Y Okamoto H Miyamoto N Hayama T Nakayama K Kasahara M

Kuzuhara A 110-W AlGaNGaN HETEROJUNCTION FET ON THINNED

SAPPHIRE SUBSTRATE IEEE International Ele tron Devices Meeting (IEDM)

Technical Digest pp1731-1734 (2001)

[8] M Asif Khan X Hu A Tarakji G Simin J Yang R Gaska and M SShur

AlGaNGaN metal-oxide-semiconductor heterostructure field-effect transistors on

SiC substrates Appl Phys Lett Vol 77 No 9 pp1339-1341 (2000)

[9] S Binari K Ikosssi J Roussos W Kruppa D Park H Dietrich DKoleske A

Wickenden and R Henry Trapping Effects and Microwave Power Performance in

AlGaNGaN HEMTs IEEE Trans Ele tron Devices Vol 48 No 3 pp465-471

50

(2001)

[10] K Kunihiro Y Takahashi and Y Ohno Improvement of Off-State Breakdown

Voltage in Power GaAs MESFETs Based on Accurate Simulation Scheme 1998

IEEE International Ele tron Devices Mee ing (IEDM) Technical Dige t pp71-74

(1998)

c t s

[11] 奥村次徳 半導体評価技術 河東田隆(編) pp43-44 産業図書 1989

[12] Y Ohno P Francis M Nogome and Y Takahashi Surface-States Effects on GaAs

FET Electrical Performance IEEE Transactions on Electron Devices 46

p214-219 (1999)

[13] 西澤博 矢野仁之 後藤典夫 大野泰夫 表面準位を考慮した GaAs MESFET ゲート

ラグのシミュレーション 電子情報通信学会 ED 91-141 (1992)

51

著者のこれまでの研究発表

著論文

主著論文

1 菊田大悟 敖金平 大野泰夫 ldquoオープンゲート FET による AlGaNGaN HEMT 構造

の表面準位測定rdquo 信学技報 ED2002-210 (2002)

共著論文

1 Katsushi Nishino Daigo Kikuta Shiro Sakai ldquoBulk GaN growth by direct

synthesis methodrdquo Journal of Crystal Growth 237-239 pp922-925 (2002)

2 Jin-Ping Ao Daigo Kikuta Yasuo Ohno ldquoCopper-Gate AlGaNGaN HEMTs with

Low Gate Leakage Currentrdquo 信学技報 ED2002-211 (2002)

学術講演会発表 講演会名 発表年月日 題目 発表者

応用物理学

会学術講演

2002 年 9月 26 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

電子情報通

信学会 電子デバイス

研究会

2002 年 10月 10 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

52

  • プロセス手順条件
  • 素子間分離プロセス
Page 45: AlGaN/GaN HEMT 構造表面準位の電気的評価 に関する研究ohnolab.deca.jp/wp-content/lab_data/pdf_a/2003_D_Kikuta_doc.pdf · イスシミュレーションによる評価も行った。

dI

+x 方向

V(x)+dV ρc (Wdx) V(x)

Rs dxW I(x)-dI I(x)

図 5 微小区間での回路図

)(2

2

xS I

WR

dxVd= (4rsquo)

式(4rsquo)に式(5)を代入すると

)(2

2

xC

S VR

dxVd

ρ= (6)

γ2=Rsρcとすると xx BeAexV γγ += minus)( (7)

xrarr-infinで V(x)=0x=0 で V=V0より A=0B=V0 よって式(7)は xeVxV γ

0)( = (8)

となるまた I(x)については式(5)より

x

c

eVWdxdI γ

ρ 0= (9)

x

c

eVWxI γ

γρ 0)( = (10)

式(8)(10)より x=0 での抵抗 R は

WRR

W

WVWV

xIxVR

cs

c

sc

c

c

ρρ

ρ

γρ

γρ

==

===

0

0

)()(

(11)

44

となるよって電極の抵抗は W に反比例するそのため電極幅で規格化したものをコン

タクト抵抗とし

CSC RR ρ= [Ωmm] (12)

で定義するまた式(12)よりコンタクト抵抗はシート抵抗のルートに比例するのでシート抵

抗が大きいとコンタクト抵抗も悪く見える

45

付録 4 時間変化なしの場合の電子占有率(fT)の導出

トラップの電荷捕獲放出過程は伝導帯電子を捕獲する(e-capture)伝導帯に電子を放

出する(e-emit)価電子帯のホールを捕獲する(p-capture)価電子帯にホールを放出する

(p-emit)の 4 種類が考えられるそれぞれの反応速度は以下の 4 つの式で与えられる

(ⅰ) e-capture

)1( TnT fnC

dtdf

minus= (1)

(ⅱ) e-emit

TnT fe

dtdf

minus= (2)

(ⅲ) p-capture

TpT fpC

dtdf

minus= (3) (iv) ホール放出 (iii) ホール捕獲

(i) 電子捕獲 (ii) 電子放出

ホール

電子

トラップ

(ⅳ) p-emit

)1( TpT fe

dtdf

minus= (4)

(fTトラップの電子占有率t時刻n電子密度pホール密度Cn電子捕獲係数Cpホー

ル捕獲係数en電子放出係数epホール放出係数)

電子捕獲係数とホール捕獲係数はそれぞれ Cn=σnvthnCp=σpvthp(σn電子の捕獲断面積

σpホールの捕獲断面積vthn電子の熱平衡速度vthpホールの熱平衡速度)で表せるま

た熱平衡速度は 3kT2=m ve thn22=mpvthp22 である式 1~4 をまとめて整理すると

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (5)

となる

つぎに熱平衡状態(全てのフェルミ準位EFが一致)で時間変化がないときについて考え

るまずトラップの電子占有率はフェルミ分布となるとして

46

minus

+=

kTEE

fFT

T

exp1

1 (6)

(ETトラップ準位)

とする伝導帯での電子密度の時間変化はトラップによる電子の捕獲と放出の 2 通りなの

TnTTnT feNfCnNdtdn

+minusminus= )1( (7)

(NTトラップ密度)

となる時間変化なしとすると dndt=0 なので enについて整理すると

T

Tnn f

fnCe minus=

1 (8)

となるここで式(8)に式(6)を代入すると

minus

+

minus

+minus

minusminus=

kTEE

kTEE

CkT

EENe

FT

FT

nFC

Cn

exp1

1

exp1

11

exp (9)

nFTFC

Cn CkT

EEkT

EENe

minus

minusminus= expexp (10)

nnTC

Cn CnCkT

EENe 1exp =

minusminus= (11)

minusminus=

kTEE

Nn TCC exp1 (12)

となりenはトラップの準位と捕獲断面積で決まることがわかる同様にして

( TpTTpT feNfCpNdtdp

minusminus= 1 ) (13)

より

47

ppVT

VT

Tpp CpC

kTEE

Nf

fpCe 1exp1

=

minusminus=

minus= (14)

minus

=kT

EENp TV

V exp1 (15)

となる

以上のことを利用して式(5)を変形するまず式(5)に式(11)と式(14)を代入すると

( ) ( TpTpTnTnT fCpfpCfCnfnC

dtdf

minus+minusminusminus= 11 11 )

)

(16)

となる時間変化なし(dfTdt=0)として fTについて整理すると

( ) ( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (17)

となりトラップの電子占有率は電子密度ホール密度の関数になる

48

謝辞

本研究の遂行にあたって終始懇切なる御指導と御鞭撻を頂きました徳島大学工学部電

気電子工学科 大野泰夫 教授に心より感謝の意を表します

本研究を進めるにあたり適切な御指導と有益なご教示を賜りました徳島大学工学部電

気電子工学科 新谷義廣 教授並びに徳島大学工学部電気電子工学科 酒井士郎 教授に深

く感謝いたします

本研究を進めるにあたり御指導を賜りました徳島大学工学部電気電子工学科 富永喜久

雄 助教授ならびに徳島大学工学部電気電子工学科 講師 直井美貴先生西野克志先生助

手 江南先生に深く感謝します

本研究を進めるにあたり多大なご尽力を賜りました文部科学技官 稲岡武氏に深く感謝

いたします

本研究を進めるにあたり御指導を賜りました徳島大学サテライトベンチャービジネス

ラボラトリー ポストドクター 敖金平氏に深く感謝します

共に議論を重ねた研究員 西薗和博氏をはじめ大野研究室ならびに新谷研究室酒井研究

室サテライトベンチャービジネスラボラトリーナイトライドセミコンダクター株式会

社の皆様に心より感謝いたします

最後に本年度で定年退官される文部科学技官 近藤俊昭氏には研究室配属時より研究だ

けでなく将来設計においても有益なご教示を賜りました近藤技官は大変な情報通でおら

れ毎日午後 5 時以降に学生室に来られては昔の電気電子工学科や学生間の恋愛状況を熱

心に語られておりました研究の合間に近藤技官の話に耳を傾けながら一服するのが大野

研究室での日課でありましたここに近藤技官のこれまでのご活躍に敬意を表すると共に

本研究を進めるにあたり多大なご尽力を賜りましたことに深く感謝します

49

参考文献

[1] S M Sze Physics of Semiconductor Devices 2nd Edition pp133 A

Wiley-Interscience publication 1981

[2] R H Dennard F H Gaensslen N H Yu V L Rideout E Bassou andA R

LeBlanc Design of ion-implanted MOSFETs with very small physicaldimension

IEEE JSolid-Sta e Circuits SC-9 pp256 (1974) t

c

c

[3] 大野泰夫 葛原正明 rdquo高度情報通信社会と GaN 系高周波デバイスrdquo 応用物理 第 69 巻

第 7 号 (2000)

[4] M A Khan J N Kuznia A R Bhattarai and D T Olson Metal semicoductor field

effect transistor based on single crystal GaN Appl Phys Lett Vol 62 No 15

pp1786-1788 12 April 1993

[5] M A Khan J N Kuznia D T Olson W J Schaff J W Burm and M S Shur

Microwave performance of a 025 um gate AlGaNGaN heterostructure field effect

transistor Appl Phys Lett vol 65 no 9 pp1121-1123 29 Aug 1994

[6] V Kumar W Lu R Schwindt A Kuliev G Simin J Yang M Asif Khan and

Ilesanmi AdesidaAlGaNGaN HEMTs on SiC With fT of Over 120 GHz IEEE

Electron Device Letters Vol 23 No 8 pp455-457 Aug 2002

[7] Y Ando Y Okamoto H Miyamoto N Hayama T Nakayama K Kasahara M

Kuzuhara A 110-W AlGaNGaN HETEROJUNCTION FET ON THINNED

SAPPHIRE SUBSTRATE IEEE International Ele tron Devices Meeting (IEDM)

Technical Digest pp1731-1734 (2001)

[8] M Asif Khan X Hu A Tarakji G Simin J Yang R Gaska and M SShur

AlGaNGaN metal-oxide-semiconductor heterostructure field-effect transistors on

SiC substrates Appl Phys Lett Vol 77 No 9 pp1339-1341 (2000)

[9] S Binari K Ikosssi J Roussos W Kruppa D Park H Dietrich DKoleske A

Wickenden and R Henry Trapping Effects and Microwave Power Performance in

AlGaNGaN HEMTs IEEE Trans Ele tron Devices Vol 48 No 3 pp465-471

50

(2001)

[10] K Kunihiro Y Takahashi and Y Ohno Improvement of Off-State Breakdown

Voltage in Power GaAs MESFETs Based on Accurate Simulation Scheme 1998

IEEE International Ele tron Devices Mee ing (IEDM) Technical Dige t pp71-74

(1998)

c t s

[11] 奥村次徳 半導体評価技術 河東田隆(編) pp43-44 産業図書 1989

[12] Y Ohno P Francis M Nogome and Y Takahashi Surface-States Effects on GaAs

FET Electrical Performance IEEE Transactions on Electron Devices 46

p214-219 (1999)

[13] 西澤博 矢野仁之 後藤典夫 大野泰夫 表面準位を考慮した GaAs MESFET ゲート

ラグのシミュレーション 電子情報通信学会 ED 91-141 (1992)

51

著者のこれまでの研究発表

著論文

主著論文

1 菊田大悟 敖金平 大野泰夫 ldquoオープンゲート FET による AlGaNGaN HEMT 構造

の表面準位測定rdquo 信学技報 ED2002-210 (2002)

共著論文

1 Katsushi Nishino Daigo Kikuta Shiro Sakai ldquoBulk GaN growth by direct

synthesis methodrdquo Journal of Crystal Growth 237-239 pp922-925 (2002)

2 Jin-Ping Ao Daigo Kikuta Yasuo Ohno ldquoCopper-Gate AlGaNGaN HEMTs with

Low Gate Leakage Currentrdquo 信学技報 ED2002-211 (2002)

学術講演会発表 講演会名 発表年月日 題目 発表者

応用物理学

会学術講演

2002 年 9月 26 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

電子情報通

信学会 電子デバイス

研究会

2002 年 10月 10 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

52

  • プロセス手順条件
  • 素子間分離プロセス
Page 46: AlGaN/GaN HEMT 構造表面準位の電気的評価 に関する研究ohnolab.deca.jp/wp-content/lab_data/pdf_a/2003_D_Kikuta_doc.pdf · イスシミュレーションによる評価も行った。

となるよって電極の抵抗は W に反比例するそのため電極幅で規格化したものをコン

タクト抵抗とし

CSC RR ρ= [Ωmm] (12)

で定義するまた式(12)よりコンタクト抵抗はシート抵抗のルートに比例するのでシート抵

抗が大きいとコンタクト抵抗も悪く見える

45

付録 4 時間変化なしの場合の電子占有率(fT)の導出

トラップの電荷捕獲放出過程は伝導帯電子を捕獲する(e-capture)伝導帯に電子を放

出する(e-emit)価電子帯のホールを捕獲する(p-capture)価電子帯にホールを放出する

(p-emit)の 4 種類が考えられるそれぞれの反応速度は以下の 4 つの式で与えられる

(ⅰ) e-capture

)1( TnT fnC

dtdf

minus= (1)

(ⅱ) e-emit

TnT fe

dtdf

minus= (2)

(ⅲ) p-capture

TpT fpC

dtdf

minus= (3) (iv) ホール放出 (iii) ホール捕獲

(i) 電子捕獲 (ii) 電子放出

ホール

電子

トラップ

(ⅳ) p-emit

)1( TpT fe

dtdf

minus= (4)

(fTトラップの電子占有率t時刻n電子密度pホール密度Cn電子捕獲係数Cpホー

ル捕獲係数en電子放出係数epホール放出係数)

電子捕獲係数とホール捕獲係数はそれぞれ Cn=σnvthnCp=σpvthp(σn電子の捕獲断面積

σpホールの捕獲断面積vthn電子の熱平衡速度vthpホールの熱平衡速度)で表せるま

た熱平衡速度は 3kT2=m ve thn22=mpvthp22 である式 1~4 をまとめて整理すると

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (5)

となる

つぎに熱平衡状態(全てのフェルミ準位EFが一致)で時間変化がないときについて考え

るまずトラップの電子占有率はフェルミ分布となるとして

46

minus

+=

kTEE

fFT

T

exp1

1 (6)

(ETトラップ準位)

とする伝導帯での電子密度の時間変化はトラップによる電子の捕獲と放出の 2 通りなの

TnTTnT feNfCnNdtdn

+minusminus= )1( (7)

(NTトラップ密度)

となる時間変化なしとすると dndt=0 なので enについて整理すると

T

Tnn f

fnCe minus=

1 (8)

となるここで式(8)に式(6)を代入すると

minus

+

minus

+minus

minusminus=

kTEE

kTEE

CkT

EENe

FT

FT

nFC

Cn

exp1

1

exp1

11

exp (9)

nFTFC

Cn CkT

EEkT

EENe

minus

minusminus= expexp (10)

nnTC

Cn CnCkT

EENe 1exp =

minusminus= (11)

minusminus=

kTEE

Nn TCC exp1 (12)

となりenはトラップの準位と捕獲断面積で決まることがわかる同様にして

( TpTTpT feNfCpNdtdp

minusminus= 1 ) (13)

より

47

ppVT

VT

Tpp CpC

kTEE

Nf

fpCe 1exp1

=

minusminus=

minus= (14)

minus

=kT

EENp TV

V exp1 (15)

となる

以上のことを利用して式(5)を変形するまず式(5)に式(11)と式(14)を代入すると

( ) ( TpTpTnTnT fCpfpCfCnfnC

dtdf

minus+minusminusminus= 11 11 )

)

(16)

となる時間変化なし(dfTdt=0)として fTについて整理すると

( ) ( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (17)

となりトラップの電子占有率は電子密度ホール密度の関数になる

48

謝辞

本研究の遂行にあたって終始懇切なる御指導と御鞭撻を頂きました徳島大学工学部電

気電子工学科 大野泰夫 教授に心より感謝の意を表します

本研究を進めるにあたり適切な御指導と有益なご教示を賜りました徳島大学工学部電

気電子工学科 新谷義廣 教授並びに徳島大学工学部電気電子工学科 酒井士郎 教授に深

く感謝いたします

本研究を進めるにあたり御指導を賜りました徳島大学工学部電気電子工学科 富永喜久

雄 助教授ならびに徳島大学工学部電気電子工学科 講師 直井美貴先生西野克志先生助

手 江南先生に深く感謝します

本研究を進めるにあたり多大なご尽力を賜りました文部科学技官 稲岡武氏に深く感謝

いたします

本研究を進めるにあたり御指導を賜りました徳島大学サテライトベンチャービジネス

ラボラトリー ポストドクター 敖金平氏に深く感謝します

共に議論を重ねた研究員 西薗和博氏をはじめ大野研究室ならびに新谷研究室酒井研究

室サテライトベンチャービジネスラボラトリーナイトライドセミコンダクター株式会

社の皆様に心より感謝いたします

最後に本年度で定年退官される文部科学技官 近藤俊昭氏には研究室配属時より研究だ

けでなく将来設計においても有益なご教示を賜りました近藤技官は大変な情報通でおら

れ毎日午後 5 時以降に学生室に来られては昔の電気電子工学科や学生間の恋愛状況を熱

心に語られておりました研究の合間に近藤技官の話に耳を傾けながら一服するのが大野

研究室での日課でありましたここに近藤技官のこれまでのご活躍に敬意を表すると共に

本研究を進めるにあたり多大なご尽力を賜りましたことに深く感謝します

49

参考文献

[1] S M Sze Physics of Semiconductor Devices 2nd Edition pp133 A

Wiley-Interscience publication 1981

[2] R H Dennard F H Gaensslen N H Yu V L Rideout E Bassou andA R

LeBlanc Design of ion-implanted MOSFETs with very small physicaldimension

IEEE JSolid-Sta e Circuits SC-9 pp256 (1974) t

c

c

[3] 大野泰夫 葛原正明 rdquo高度情報通信社会と GaN 系高周波デバイスrdquo 応用物理 第 69 巻

第 7 号 (2000)

[4] M A Khan J N Kuznia A R Bhattarai and D T Olson Metal semicoductor field

effect transistor based on single crystal GaN Appl Phys Lett Vol 62 No 15

pp1786-1788 12 April 1993

[5] M A Khan J N Kuznia D T Olson W J Schaff J W Burm and M S Shur

Microwave performance of a 025 um gate AlGaNGaN heterostructure field effect

transistor Appl Phys Lett vol 65 no 9 pp1121-1123 29 Aug 1994

[6] V Kumar W Lu R Schwindt A Kuliev G Simin J Yang M Asif Khan and

Ilesanmi AdesidaAlGaNGaN HEMTs on SiC With fT of Over 120 GHz IEEE

Electron Device Letters Vol 23 No 8 pp455-457 Aug 2002

[7] Y Ando Y Okamoto H Miyamoto N Hayama T Nakayama K Kasahara M

Kuzuhara A 110-W AlGaNGaN HETEROJUNCTION FET ON THINNED

SAPPHIRE SUBSTRATE IEEE International Ele tron Devices Meeting (IEDM)

Technical Digest pp1731-1734 (2001)

[8] M Asif Khan X Hu A Tarakji G Simin J Yang R Gaska and M SShur

AlGaNGaN metal-oxide-semiconductor heterostructure field-effect transistors on

SiC substrates Appl Phys Lett Vol 77 No 9 pp1339-1341 (2000)

[9] S Binari K Ikosssi J Roussos W Kruppa D Park H Dietrich DKoleske A

Wickenden and R Henry Trapping Effects and Microwave Power Performance in

AlGaNGaN HEMTs IEEE Trans Ele tron Devices Vol 48 No 3 pp465-471

50

(2001)

[10] K Kunihiro Y Takahashi and Y Ohno Improvement of Off-State Breakdown

Voltage in Power GaAs MESFETs Based on Accurate Simulation Scheme 1998

IEEE International Ele tron Devices Mee ing (IEDM) Technical Dige t pp71-74

(1998)

c t s

[11] 奥村次徳 半導体評価技術 河東田隆(編) pp43-44 産業図書 1989

[12] Y Ohno P Francis M Nogome and Y Takahashi Surface-States Effects on GaAs

FET Electrical Performance IEEE Transactions on Electron Devices 46

p214-219 (1999)

[13] 西澤博 矢野仁之 後藤典夫 大野泰夫 表面準位を考慮した GaAs MESFET ゲート

ラグのシミュレーション 電子情報通信学会 ED 91-141 (1992)

51

著者のこれまでの研究発表

著論文

主著論文

1 菊田大悟 敖金平 大野泰夫 ldquoオープンゲート FET による AlGaNGaN HEMT 構造

の表面準位測定rdquo 信学技報 ED2002-210 (2002)

共著論文

1 Katsushi Nishino Daigo Kikuta Shiro Sakai ldquoBulk GaN growth by direct

synthesis methodrdquo Journal of Crystal Growth 237-239 pp922-925 (2002)

2 Jin-Ping Ao Daigo Kikuta Yasuo Ohno ldquoCopper-Gate AlGaNGaN HEMTs with

Low Gate Leakage Currentrdquo 信学技報 ED2002-211 (2002)

学術講演会発表 講演会名 発表年月日 題目 発表者

応用物理学

会学術講演

2002 年 9月 26 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

電子情報通

信学会 電子デバイス

研究会

2002 年 10月 10 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

52

  • プロセス手順条件
  • 素子間分離プロセス
Page 47: AlGaN/GaN HEMT 構造表面準位の電気的評価 に関する研究ohnolab.deca.jp/wp-content/lab_data/pdf_a/2003_D_Kikuta_doc.pdf · イスシミュレーションによる評価も行った。

付録 4 時間変化なしの場合の電子占有率(fT)の導出

トラップの電荷捕獲放出過程は伝導帯電子を捕獲する(e-capture)伝導帯に電子を放

出する(e-emit)価電子帯のホールを捕獲する(p-capture)価電子帯にホールを放出する

(p-emit)の 4 種類が考えられるそれぞれの反応速度は以下の 4 つの式で与えられる

(ⅰ) e-capture

)1( TnT fnC

dtdf

minus= (1)

(ⅱ) e-emit

TnT fe

dtdf

minus= (2)

(ⅲ) p-capture

TpT fpC

dtdf

minus= (3) (iv) ホール放出 (iii) ホール捕獲

(i) 電子捕獲 (ii) 電子放出

ホール

電子

トラップ

(ⅳ) p-emit

)1( TpT fe

dtdf

minus= (4)

(fTトラップの電子占有率t時刻n電子密度pホール密度Cn電子捕獲係数Cpホー

ル捕獲係数en電子放出係数epホール放出係数)

電子捕獲係数とホール捕獲係数はそれぞれ Cn=σnvthnCp=σpvthp(σn電子の捕獲断面積

σpホールの捕獲断面積vthn電子の熱平衡速度vthpホールの熱平衡速度)で表せるま

た熱平衡速度は 3kT2=m ve thn22=mpvthp22 である式 1~4 をまとめて整理すると

)1()1( TpTpTnTnT fefpCfefnC

dtdf

minus+minusminusminus= (5)

となる

つぎに熱平衡状態(全てのフェルミ準位EFが一致)で時間変化がないときについて考え

るまずトラップの電子占有率はフェルミ分布となるとして

46

minus

+=

kTEE

fFT

T

exp1

1 (6)

(ETトラップ準位)

とする伝導帯での電子密度の時間変化はトラップによる電子の捕獲と放出の 2 通りなの

TnTTnT feNfCnNdtdn

+minusminus= )1( (7)

(NTトラップ密度)

となる時間変化なしとすると dndt=0 なので enについて整理すると

T

Tnn f

fnCe minus=

1 (8)

となるここで式(8)に式(6)を代入すると

minus

+

minus

+minus

minusminus=

kTEE

kTEE

CkT

EENe

FT

FT

nFC

Cn

exp1

1

exp1

11

exp (9)

nFTFC

Cn CkT

EEkT

EENe

minus

minusminus= expexp (10)

nnTC

Cn CnCkT

EENe 1exp =

minusminus= (11)

minusminus=

kTEE

Nn TCC exp1 (12)

となりenはトラップの準位と捕獲断面積で決まることがわかる同様にして

( TpTTpT feNfCpNdtdp

minusminus= 1 ) (13)

より

47

ppVT

VT

Tpp CpC

kTEE

Nf

fpCe 1exp1

=

minusminus=

minus= (14)

minus

=kT

EENp TV

V exp1 (15)

となる

以上のことを利用して式(5)を変形するまず式(5)に式(11)と式(14)を代入すると

( ) ( TpTpTnTnT fCpfpCfCnfnC

dtdf

minus+minusminusminus= 11 11 )

)

(16)

となる時間変化なし(dfTdt=0)として fTについて整理すると

( ) ( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (17)

となりトラップの電子占有率は電子密度ホール密度の関数になる

48

謝辞

本研究の遂行にあたって終始懇切なる御指導と御鞭撻を頂きました徳島大学工学部電

気電子工学科 大野泰夫 教授に心より感謝の意を表します

本研究を進めるにあたり適切な御指導と有益なご教示を賜りました徳島大学工学部電

気電子工学科 新谷義廣 教授並びに徳島大学工学部電気電子工学科 酒井士郎 教授に深

く感謝いたします

本研究を進めるにあたり御指導を賜りました徳島大学工学部電気電子工学科 富永喜久

雄 助教授ならびに徳島大学工学部電気電子工学科 講師 直井美貴先生西野克志先生助

手 江南先生に深く感謝します

本研究を進めるにあたり多大なご尽力を賜りました文部科学技官 稲岡武氏に深く感謝

いたします

本研究を進めるにあたり御指導を賜りました徳島大学サテライトベンチャービジネス

ラボラトリー ポストドクター 敖金平氏に深く感謝します

共に議論を重ねた研究員 西薗和博氏をはじめ大野研究室ならびに新谷研究室酒井研究

室サテライトベンチャービジネスラボラトリーナイトライドセミコンダクター株式会

社の皆様に心より感謝いたします

最後に本年度で定年退官される文部科学技官 近藤俊昭氏には研究室配属時より研究だ

けでなく将来設計においても有益なご教示を賜りました近藤技官は大変な情報通でおら

れ毎日午後 5 時以降に学生室に来られては昔の電気電子工学科や学生間の恋愛状況を熱

心に語られておりました研究の合間に近藤技官の話に耳を傾けながら一服するのが大野

研究室での日課でありましたここに近藤技官のこれまでのご活躍に敬意を表すると共に

本研究を進めるにあたり多大なご尽力を賜りましたことに深く感謝します

49

参考文献

[1] S M Sze Physics of Semiconductor Devices 2nd Edition pp133 A

Wiley-Interscience publication 1981

[2] R H Dennard F H Gaensslen N H Yu V L Rideout E Bassou andA R

LeBlanc Design of ion-implanted MOSFETs with very small physicaldimension

IEEE JSolid-Sta e Circuits SC-9 pp256 (1974) t

c

c

[3] 大野泰夫 葛原正明 rdquo高度情報通信社会と GaN 系高周波デバイスrdquo 応用物理 第 69 巻

第 7 号 (2000)

[4] M A Khan J N Kuznia A R Bhattarai and D T Olson Metal semicoductor field

effect transistor based on single crystal GaN Appl Phys Lett Vol 62 No 15

pp1786-1788 12 April 1993

[5] M A Khan J N Kuznia D T Olson W J Schaff J W Burm and M S Shur

Microwave performance of a 025 um gate AlGaNGaN heterostructure field effect

transistor Appl Phys Lett vol 65 no 9 pp1121-1123 29 Aug 1994

[6] V Kumar W Lu R Schwindt A Kuliev G Simin J Yang M Asif Khan and

Ilesanmi AdesidaAlGaNGaN HEMTs on SiC With fT of Over 120 GHz IEEE

Electron Device Letters Vol 23 No 8 pp455-457 Aug 2002

[7] Y Ando Y Okamoto H Miyamoto N Hayama T Nakayama K Kasahara M

Kuzuhara A 110-W AlGaNGaN HETEROJUNCTION FET ON THINNED

SAPPHIRE SUBSTRATE IEEE International Ele tron Devices Meeting (IEDM)

Technical Digest pp1731-1734 (2001)

[8] M Asif Khan X Hu A Tarakji G Simin J Yang R Gaska and M SShur

AlGaNGaN metal-oxide-semiconductor heterostructure field-effect transistors on

SiC substrates Appl Phys Lett Vol 77 No 9 pp1339-1341 (2000)

[9] S Binari K Ikosssi J Roussos W Kruppa D Park H Dietrich DKoleske A

Wickenden and R Henry Trapping Effects and Microwave Power Performance in

AlGaNGaN HEMTs IEEE Trans Ele tron Devices Vol 48 No 3 pp465-471

50

(2001)

[10] K Kunihiro Y Takahashi and Y Ohno Improvement of Off-State Breakdown

Voltage in Power GaAs MESFETs Based on Accurate Simulation Scheme 1998

IEEE International Ele tron Devices Mee ing (IEDM) Technical Dige t pp71-74

(1998)

c t s

[11] 奥村次徳 半導体評価技術 河東田隆(編) pp43-44 産業図書 1989

[12] Y Ohno P Francis M Nogome and Y Takahashi Surface-States Effects on GaAs

FET Electrical Performance IEEE Transactions on Electron Devices 46

p214-219 (1999)

[13] 西澤博 矢野仁之 後藤典夫 大野泰夫 表面準位を考慮した GaAs MESFET ゲート

ラグのシミュレーション 電子情報通信学会 ED 91-141 (1992)

51

著者のこれまでの研究発表

著論文

主著論文

1 菊田大悟 敖金平 大野泰夫 ldquoオープンゲート FET による AlGaNGaN HEMT 構造

の表面準位測定rdquo 信学技報 ED2002-210 (2002)

共著論文

1 Katsushi Nishino Daigo Kikuta Shiro Sakai ldquoBulk GaN growth by direct

synthesis methodrdquo Journal of Crystal Growth 237-239 pp922-925 (2002)

2 Jin-Ping Ao Daigo Kikuta Yasuo Ohno ldquoCopper-Gate AlGaNGaN HEMTs with

Low Gate Leakage Currentrdquo 信学技報 ED2002-211 (2002)

学術講演会発表 講演会名 発表年月日 題目 発表者

応用物理学

会学術講演

2002 年 9月 26 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

電子情報通

信学会 電子デバイス

研究会

2002 年 10月 10 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

52

  • プロセス手順条件
  • 素子間分離プロセス
Page 48: AlGaN/GaN HEMT 構造表面準位の電気的評価 に関する研究ohnolab.deca.jp/wp-content/lab_data/pdf_a/2003_D_Kikuta_doc.pdf · イスシミュレーションによる評価も行った。

minus

+=

kTEE

fFT

T

exp1

1 (6)

(ETトラップ準位)

とする伝導帯での電子密度の時間変化はトラップによる電子の捕獲と放出の 2 通りなの

TnTTnT feNfCnNdtdn

+minusminus= )1( (7)

(NTトラップ密度)

となる時間変化なしとすると dndt=0 なので enについて整理すると

T

Tnn f

fnCe minus=

1 (8)

となるここで式(8)に式(6)を代入すると

minus

+

minus

+minus

minusminus=

kTEE

kTEE

CkT

EENe

FT

FT

nFC

Cn

exp1

1

exp1

11

exp (9)

nFTFC

Cn CkT

EEkT

EENe

minus

minusminus= expexp (10)

nnTC

Cn CnCkT

EENe 1exp =

minusminus= (11)

minusminus=

kTEE

Nn TCC exp1 (12)

となりenはトラップの準位と捕獲断面積で決まることがわかる同様にして

( TpTTpT feNfCpNdtdp

minusminus= 1 ) (13)

より

47

ppVT

VT

Tpp CpC

kTEE

Nf

fpCe 1exp1

=

minusminus=

minus= (14)

minus

=kT

EENp TV

V exp1 (15)

となる

以上のことを利用して式(5)を変形するまず式(5)に式(11)と式(14)を代入すると

( ) ( TpTpTnTnT fCpfpCfCnfnC

dtdf

minus+minusminusminus= 11 11 )

)

(16)

となる時間変化なし(dfTdt=0)として fTについて整理すると

( ) ( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (17)

となりトラップの電子占有率は電子密度ホール密度の関数になる

48

謝辞

本研究の遂行にあたって終始懇切なる御指導と御鞭撻を頂きました徳島大学工学部電

気電子工学科 大野泰夫 教授に心より感謝の意を表します

本研究を進めるにあたり適切な御指導と有益なご教示を賜りました徳島大学工学部電

気電子工学科 新谷義廣 教授並びに徳島大学工学部電気電子工学科 酒井士郎 教授に深

く感謝いたします

本研究を進めるにあたり御指導を賜りました徳島大学工学部電気電子工学科 富永喜久

雄 助教授ならびに徳島大学工学部電気電子工学科 講師 直井美貴先生西野克志先生助

手 江南先生に深く感謝します

本研究を進めるにあたり多大なご尽力を賜りました文部科学技官 稲岡武氏に深く感謝

いたします

本研究を進めるにあたり御指導を賜りました徳島大学サテライトベンチャービジネス

ラボラトリー ポストドクター 敖金平氏に深く感謝します

共に議論を重ねた研究員 西薗和博氏をはじめ大野研究室ならびに新谷研究室酒井研究

室サテライトベンチャービジネスラボラトリーナイトライドセミコンダクター株式会

社の皆様に心より感謝いたします

最後に本年度で定年退官される文部科学技官 近藤俊昭氏には研究室配属時より研究だ

けでなく将来設計においても有益なご教示を賜りました近藤技官は大変な情報通でおら

れ毎日午後 5 時以降に学生室に来られては昔の電気電子工学科や学生間の恋愛状況を熱

心に語られておりました研究の合間に近藤技官の話に耳を傾けながら一服するのが大野

研究室での日課でありましたここに近藤技官のこれまでのご活躍に敬意を表すると共に

本研究を進めるにあたり多大なご尽力を賜りましたことに深く感謝します

49

参考文献

[1] S M Sze Physics of Semiconductor Devices 2nd Edition pp133 A

Wiley-Interscience publication 1981

[2] R H Dennard F H Gaensslen N H Yu V L Rideout E Bassou andA R

LeBlanc Design of ion-implanted MOSFETs with very small physicaldimension

IEEE JSolid-Sta e Circuits SC-9 pp256 (1974) t

c

c

[3] 大野泰夫 葛原正明 rdquo高度情報通信社会と GaN 系高周波デバイスrdquo 応用物理 第 69 巻

第 7 号 (2000)

[4] M A Khan J N Kuznia A R Bhattarai and D T Olson Metal semicoductor field

effect transistor based on single crystal GaN Appl Phys Lett Vol 62 No 15

pp1786-1788 12 April 1993

[5] M A Khan J N Kuznia D T Olson W J Schaff J W Burm and M S Shur

Microwave performance of a 025 um gate AlGaNGaN heterostructure field effect

transistor Appl Phys Lett vol 65 no 9 pp1121-1123 29 Aug 1994

[6] V Kumar W Lu R Schwindt A Kuliev G Simin J Yang M Asif Khan and

Ilesanmi AdesidaAlGaNGaN HEMTs on SiC With fT of Over 120 GHz IEEE

Electron Device Letters Vol 23 No 8 pp455-457 Aug 2002

[7] Y Ando Y Okamoto H Miyamoto N Hayama T Nakayama K Kasahara M

Kuzuhara A 110-W AlGaNGaN HETEROJUNCTION FET ON THINNED

SAPPHIRE SUBSTRATE IEEE International Ele tron Devices Meeting (IEDM)

Technical Digest pp1731-1734 (2001)

[8] M Asif Khan X Hu A Tarakji G Simin J Yang R Gaska and M SShur

AlGaNGaN metal-oxide-semiconductor heterostructure field-effect transistors on

SiC substrates Appl Phys Lett Vol 77 No 9 pp1339-1341 (2000)

[9] S Binari K Ikosssi J Roussos W Kruppa D Park H Dietrich DKoleske A

Wickenden and R Henry Trapping Effects and Microwave Power Performance in

AlGaNGaN HEMTs IEEE Trans Ele tron Devices Vol 48 No 3 pp465-471

50

(2001)

[10] K Kunihiro Y Takahashi and Y Ohno Improvement of Off-State Breakdown

Voltage in Power GaAs MESFETs Based on Accurate Simulation Scheme 1998

IEEE International Ele tron Devices Mee ing (IEDM) Technical Dige t pp71-74

(1998)

c t s

[11] 奥村次徳 半導体評価技術 河東田隆(編) pp43-44 産業図書 1989

[12] Y Ohno P Francis M Nogome and Y Takahashi Surface-States Effects on GaAs

FET Electrical Performance IEEE Transactions on Electron Devices 46

p214-219 (1999)

[13] 西澤博 矢野仁之 後藤典夫 大野泰夫 表面準位を考慮した GaAs MESFET ゲート

ラグのシミュレーション 電子情報通信学会 ED 91-141 (1992)

51

著者のこれまでの研究発表

著論文

主著論文

1 菊田大悟 敖金平 大野泰夫 ldquoオープンゲート FET による AlGaNGaN HEMT 構造

の表面準位測定rdquo 信学技報 ED2002-210 (2002)

共著論文

1 Katsushi Nishino Daigo Kikuta Shiro Sakai ldquoBulk GaN growth by direct

synthesis methodrdquo Journal of Crystal Growth 237-239 pp922-925 (2002)

2 Jin-Ping Ao Daigo Kikuta Yasuo Ohno ldquoCopper-Gate AlGaNGaN HEMTs with

Low Gate Leakage Currentrdquo 信学技報 ED2002-211 (2002)

学術講演会発表 講演会名 発表年月日 題目 発表者

応用物理学

会学術講演

2002 年 9月 26 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

電子情報通

信学会 電子デバイス

研究会

2002 年 10月 10 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

52

  • プロセス手順条件
  • 素子間分離プロセス
Page 49: AlGaN/GaN HEMT 構造表面準位の電気的評価 に関する研究ohnolab.deca.jp/wp-content/lab_data/pdf_a/2003_D_Kikuta_doc.pdf · イスシミュレーションによる評価も行った。

ppVT

VT

Tpp CpC

kTEE

Nf

fpCe 1exp1

=

minusminus=

minus= (14)

minus

=kT

EENp TV

V exp1 (15)

となる

以上のことを利用して式(5)を変形するまず式(5)に式(11)と式(14)を代入すると

( ) ( TpTpTnTnT fCpfpCfCnfnC

dtdf

minus+minusminusminus= 11 11 )

)

(16)

となる時間変化なし(dfTdt=0)として fTについて整理すると

( ) ( 11

1

ppCnnCCpnC

fpn

pnT +++

+= (17)

となりトラップの電子占有率は電子密度ホール密度の関数になる

48

謝辞

本研究の遂行にあたって終始懇切なる御指導と御鞭撻を頂きました徳島大学工学部電

気電子工学科 大野泰夫 教授に心より感謝の意を表します

本研究を進めるにあたり適切な御指導と有益なご教示を賜りました徳島大学工学部電

気電子工学科 新谷義廣 教授並びに徳島大学工学部電気電子工学科 酒井士郎 教授に深

く感謝いたします

本研究を進めるにあたり御指導を賜りました徳島大学工学部電気電子工学科 富永喜久

雄 助教授ならびに徳島大学工学部電気電子工学科 講師 直井美貴先生西野克志先生助

手 江南先生に深く感謝します

本研究を進めるにあたり多大なご尽力を賜りました文部科学技官 稲岡武氏に深く感謝

いたします

本研究を進めるにあたり御指導を賜りました徳島大学サテライトベンチャービジネス

ラボラトリー ポストドクター 敖金平氏に深く感謝します

共に議論を重ねた研究員 西薗和博氏をはじめ大野研究室ならびに新谷研究室酒井研究

室サテライトベンチャービジネスラボラトリーナイトライドセミコンダクター株式会

社の皆様に心より感謝いたします

最後に本年度で定年退官される文部科学技官 近藤俊昭氏には研究室配属時より研究だ

けでなく将来設計においても有益なご教示を賜りました近藤技官は大変な情報通でおら

れ毎日午後 5 時以降に学生室に来られては昔の電気電子工学科や学生間の恋愛状況を熱

心に語られておりました研究の合間に近藤技官の話に耳を傾けながら一服するのが大野

研究室での日課でありましたここに近藤技官のこれまでのご活躍に敬意を表すると共に

本研究を進めるにあたり多大なご尽力を賜りましたことに深く感謝します

49

参考文献

[1] S M Sze Physics of Semiconductor Devices 2nd Edition pp133 A

Wiley-Interscience publication 1981

[2] R H Dennard F H Gaensslen N H Yu V L Rideout E Bassou andA R

LeBlanc Design of ion-implanted MOSFETs with very small physicaldimension

IEEE JSolid-Sta e Circuits SC-9 pp256 (1974) t

c

c

[3] 大野泰夫 葛原正明 rdquo高度情報通信社会と GaN 系高周波デバイスrdquo 応用物理 第 69 巻

第 7 号 (2000)

[4] M A Khan J N Kuznia A R Bhattarai and D T Olson Metal semicoductor field

effect transistor based on single crystal GaN Appl Phys Lett Vol 62 No 15

pp1786-1788 12 April 1993

[5] M A Khan J N Kuznia D T Olson W J Schaff J W Burm and M S Shur

Microwave performance of a 025 um gate AlGaNGaN heterostructure field effect

transistor Appl Phys Lett vol 65 no 9 pp1121-1123 29 Aug 1994

[6] V Kumar W Lu R Schwindt A Kuliev G Simin J Yang M Asif Khan and

Ilesanmi AdesidaAlGaNGaN HEMTs on SiC With fT of Over 120 GHz IEEE

Electron Device Letters Vol 23 No 8 pp455-457 Aug 2002

[7] Y Ando Y Okamoto H Miyamoto N Hayama T Nakayama K Kasahara M

Kuzuhara A 110-W AlGaNGaN HETEROJUNCTION FET ON THINNED

SAPPHIRE SUBSTRATE IEEE International Ele tron Devices Meeting (IEDM)

Technical Digest pp1731-1734 (2001)

[8] M Asif Khan X Hu A Tarakji G Simin J Yang R Gaska and M SShur

AlGaNGaN metal-oxide-semiconductor heterostructure field-effect transistors on

SiC substrates Appl Phys Lett Vol 77 No 9 pp1339-1341 (2000)

[9] S Binari K Ikosssi J Roussos W Kruppa D Park H Dietrich DKoleske A

Wickenden and R Henry Trapping Effects and Microwave Power Performance in

AlGaNGaN HEMTs IEEE Trans Ele tron Devices Vol 48 No 3 pp465-471

50

(2001)

[10] K Kunihiro Y Takahashi and Y Ohno Improvement of Off-State Breakdown

Voltage in Power GaAs MESFETs Based on Accurate Simulation Scheme 1998

IEEE International Ele tron Devices Mee ing (IEDM) Technical Dige t pp71-74

(1998)

c t s

[11] 奥村次徳 半導体評価技術 河東田隆(編) pp43-44 産業図書 1989

[12] Y Ohno P Francis M Nogome and Y Takahashi Surface-States Effects on GaAs

FET Electrical Performance IEEE Transactions on Electron Devices 46

p214-219 (1999)

[13] 西澤博 矢野仁之 後藤典夫 大野泰夫 表面準位を考慮した GaAs MESFET ゲート

ラグのシミュレーション 電子情報通信学会 ED 91-141 (1992)

51

著者のこれまでの研究発表

著論文

主著論文

1 菊田大悟 敖金平 大野泰夫 ldquoオープンゲート FET による AlGaNGaN HEMT 構造

の表面準位測定rdquo 信学技報 ED2002-210 (2002)

共著論文

1 Katsushi Nishino Daigo Kikuta Shiro Sakai ldquoBulk GaN growth by direct

synthesis methodrdquo Journal of Crystal Growth 237-239 pp922-925 (2002)

2 Jin-Ping Ao Daigo Kikuta Yasuo Ohno ldquoCopper-Gate AlGaNGaN HEMTs with

Low Gate Leakage Currentrdquo 信学技報 ED2002-211 (2002)

学術講演会発表 講演会名 発表年月日 題目 発表者

応用物理学

会学術講演

2002 年 9月 26 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

電子情報通

信学会 電子デバイス

研究会

2002 年 10月 10 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

52

  • プロセス手順条件
  • 素子間分離プロセス
Page 50: AlGaN/GaN HEMT 構造表面準位の電気的評価 に関する研究ohnolab.deca.jp/wp-content/lab_data/pdf_a/2003_D_Kikuta_doc.pdf · イスシミュレーションによる評価も行った。

謝辞

本研究の遂行にあたって終始懇切なる御指導と御鞭撻を頂きました徳島大学工学部電

気電子工学科 大野泰夫 教授に心より感謝の意を表します

本研究を進めるにあたり適切な御指導と有益なご教示を賜りました徳島大学工学部電

気電子工学科 新谷義廣 教授並びに徳島大学工学部電気電子工学科 酒井士郎 教授に深

く感謝いたします

本研究を進めるにあたり御指導を賜りました徳島大学工学部電気電子工学科 富永喜久

雄 助教授ならびに徳島大学工学部電気電子工学科 講師 直井美貴先生西野克志先生助

手 江南先生に深く感謝します

本研究を進めるにあたり多大なご尽力を賜りました文部科学技官 稲岡武氏に深く感謝

いたします

本研究を進めるにあたり御指導を賜りました徳島大学サテライトベンチャービジネス

ラボラトリー ポストドクター 敖金平氏に深く感謝します

共に議論を重ねた研究員 西薗和博氏をはじめ大野研究室ならびに新谷研究室酒井研究

室サテライトベンチャービジネスラボラトリーナイトライドセミコンダクター株式会

社の皆様に心より感謝いたします

最後に本年度で定年退官される文部科学技官 近藤俊昭氏には研究室配属時より研究だ

けでなく将来設計においても有益なご教示を賜りました近藤技官は大変な情報通でおら

れ毎日午後 5 時以降に学生室に来られては昔の電気電子工学科や学生間の恋愛状況を熱

心に語られておりました研究の合間に近藤技官の話に耳を傾けながら一服するのが大野

研究室での日課でありましたここに近藤技官のこれまでのご活躍に敬意を表すると共に

本研究を進めるにあたり多大なご尽力を賜りましたことに深く感謝します

49

参考文献

[1] S M Sze Physics of Semiconductor Devices 2nd Edition pp133 A

Wiley-Interscience publication 1981

[2] R H Dennard F H Gaensslen N H Yu V L Rideout E Bassou andA R

LeBlanc Design of ion-implanted MOSFETs with very small physicaldimension

IEEE JSolid-Sta e Circuits SC-9 pp256 (1974) t

c

c

[3] 大野泰夫 葛原正明 rdquo高度情報通信社会と GaN 系高周波デバイスrdquo 応用物理 第 69 巻

第 7 号 (2000)

[4] M A Khan J N Kuznia A R Bhattarai and D T Olson Metal semicoductor field

effect transistor based on single crystal GaN Appl Phys Lett Vol 62 No 15

pp1786-1788 12 April 1993

[5] M A Khan J N Kuznia D T Olson W J Schaff J W Burm and M S Shur

Microwave performance of a 025 um gate AlGaNGaN heterostructure field effect

transistor Appl Phys Lett vol 65 no 9 pp1121-1123 29 Aug 1994

[6] V Kumar W Lu R Schwindt A Kuliev G Simin J Yang M Asif Khan and

Ilesanmi AdesidaAlGaNGaN HEMTs on SiC With fT of Over 120 GHz IEEE

Electron Device Letters Vol 23 No 8 pp455-457 Aug 2002

[7] Y Ando Y Okamoto H Miyamoto N Hayama T Nakayama K Kasahara M

Kuzuhara A 110-W AlGaNGaN HETEROJUNCTION FET ON THINNED

SAPPHIRE SUBSTRATE IEEE International Ele tron Devices Meeting (IEDM)

Technical Digest pp1731-1734 (2001)

[8] M Asif Khan X Hu A Tarakji G Simin J Yang R Gaska and M SShur

AlGaNGaN metal-oxide-semiconductor heterostructure field-effect transistors on

SiC substrates Appl Phys Lett Vol 77 No 9 pp1339-1341 (2000)

[9] S Binari K Ikosssi J Roussos W Kruppa D Park H Dietrich DKoleske A

Wickenden and R Henry Trapping Effects and Microwave Power Performance in

AlGaNGaN HEMTs IEEE Trans Ele tron Devices Vol 48 No 3 pp465-471

50

(2001)

[10] K Kunihiro Y Takahashi and Y Ohno Improvement of Off-State Breakdown

Voltage in Power GaAs MESFETs Based on Accurate Simulation Scheme 1998

IEEE International Ele tron Devices Mee ing (IEDM) Technical Dige t pp71-74

(1998)

c t s

[11] 奥村次徳 半導体評価技術 河東田隆(編) pp43-44 産業図書 1989

[12] Y Ohno P Francis M Nogome and Y Takahashi Surface-States Effects on GaAs

FET Electrical Performance IEEE Transactions on Electron Devices 46

p214-219 (1999)

[13] 西澤博 矢野仁之 後藤典夫 大野泰夫 表面準位を考慮した GaAs MESFET ゲート

ラグのシミュレーション 電子情報通信学会 ED 91-141 (1992)

51

著者のこれまでの研究発表

著論文

主著論文

1 菊田大悟 敖金平 大野泰夫 ldquoオープンゲート FET による AlGaNGaN HEMT 構造

の表面準位測定rdquo 信学技報 ED2002-210 (2002)

共著論文

1 Katsushi Nishino Daigo Kikuta Shiro Sakai ldquoBulk GaN growth by direct

synthesis methodrdquo Journal of Crystal Growth 237-239 pp922-925 (2002)

2 Jin-Ping Ao Daigo Kikuta Yasuo Ohno ldquoCopper-Gate AlGaNGaN HEMTs with

Low Gate Leakage Currentrdquo 信学技報 ED2002-211 (2002)

学術講演会発表 講演会名 発表年月日 題目 発表者

応用物理学

会学術講演

2002 年 9月 26 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

電子情報通

信学会 電子デバイス

研究会

2002 年 10月 10 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

52

  • プロセス手順条件
  • 素子間分離プロセス
Page 51: AlGaN/GaN HEMT 構造表面準位の電気的評価 に関する研究ohnolab.deca.jp/wp-content/lab_data/pdf_a/2003_D_Kikuta_doc.pdf · イスシミュレーションによる評価も行った。

参考文献

[1] S M Sze Physics of Semiconductor Devices 2nd Edition pp133 A

Wiley-Interscience publication 1981

[2] R H Dennard F H Gaensslen N H Yu V L Rideout E Bassou andA R

LeBlanc Design of ion-implanted MOSFETs with very small physicaldimension

IEEE JSolid-Sta e Circuits SC-9 pp256 (1974) t

c

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[3] 大野泰夫 葛原正明 rdquo高度情報通信社会と GaN 系高周波デバイスrdquo 応用物理 第 69 巻

第 7 号 (2000)

[4] M A Khan J N Kuznia A R Bhattarai and D T Olson Metal semicoductor field

effect transistor based on single crystal GaN Appl Phys Lett Vol 62 No 15

pp1786-1788 12 April 1993

[5] M A Khan J N Kuznia D T Olson W J Schaff J W Burm and M S Shur

Microwave performance of a 025 um gate AlGaNGaN heterostructure field effect

transistor Appl Phys Lett vol 65 no 9 pp1121-1123 29 Aug 1994

[6] V Kumar W Lu R Schwindt A Kuliev G Simin J Yang M Asif Khan and

Ilesanmi AdesidaAlGaNGaN HEMTs on SiC With fT of Over 120 GHz IEEE

Electron Device Letters Vol 23 No 8 pp455-457 Aug 2002

[7] Y Ando Y Okamoto H Miyamoto N Hayama T Nakayama K Kasahara M

Kuzuhara A 110-W AlGaNGaN HETEROJUNCTION FET ON THINNED

SAPPHIRE SUBSTRATE IEEE International Ele tron Devices Meeting (IEDM)

Technical Digest pp1731-1734 (2001)

[8] M Asif Khan X Hu A Tarakji G Simin J Yang R Gaska and M SShur

AlGaNGaN metal-oxide-semiconductor heterostructure field-effect transistors on

SiC substrates Appl Phys Lett Vol 77 No 9 pp1339-1341 (2000)

[9] S Binari K Ikosssi J Roussos W Kruppa D Park H Dietrich DKoleske A

Wickenden and R Henry Trapping Effects and Microwave Power Performance in

AlGaNGaN HEMTs IEEE Trans Ele tron Devices Vol 48 No 3 pp465-471

50

(2001)

[10] K Kunihiro Y Takahashi and Y Ohno Improvement of Off-State Breakdown

Voltage in Power GaAs MESFETs Based on Accurate Simulation Scheme 1998

IEEE International Ele tron Devices Mee ing (IEDM) Technical Dige t pp71-74

(1998)

c t s

[11] 奥村次徳 半導体評価技術 河東田隆(編) pp43-44 産業図書 1989

[12] Y Ohno P Francis M Nogome and Y Takahashi Surface-States Effects on GaAs

FET Electrical Performance IEEE Transactions on Electron Devices 46

p214-219 (1999)

[13] 西澤博 矢野仁之 後藤典夫 大野泰夫 表面準位を考慮した GaAs MESFET ゲート

ラグのシミュレーション 電子情報通信学会 ED 91-141 (1992)

51

著者のこれまでの研究発表

著論文

主著論文

1 菊田大悟 敖金平 大野泰夫 ldquoオープンゲート FET による AlGaNGaN HEMT 構造

の表面準位測定rdquo 信学技報 ED2002-210 (2002)

共著論文

1 Katsushi Nishino Daigo Kikuta Shiro Sakai ldquoBulk GaN growth by direct

synthesis methodrdquo Journal of Crystal Growth 237-239 pp922-925 (2002)

2 Jin-Ping Ao Daigo Kikuta Yasuo Ohno ldquoCopper-Gate AlGaNGaN HEMTs with

Low Gate Leakage Currentrdquo 信学技報 ED2002-211 (2002)

学術講演会発表 講演会名 発表年月日 題目 発表者

応用物理学

会学術講演

2002 年 9月 26 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

電子情報通

信学会 電子デバイス

研究会

2002 年 10月 10 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

52

  • プロセス手順条件
  • 素子間分離プロセス
Page 52: AlGaN/GaN HEMT 構造表面準位の電気的評価 に関する研究ohnolab.deca.jp/wp-content/lab_data/pdf_a/2003_D_Kikuta_doc.pdf · イスシミュレーションによる評価も行った。

(2001)

[10] K Kunihiro Y Takahashi and Y Ohno Improvement of Off-State Breakdown

Voltage in Power GaAs MESFETs Based on Accurate Simulation Scheme 1998

IEEE International Ele tron Devices Mee ing (IEDM) Technical Dige t pp71-74

(1998)

c t s

[11] 奥村次徳 半導体評価技術 河東田隆(編) pp43-44 産業図書 1989

[12] Y Ohno P Francis M Nogome and Y Takahashi Surface-States Effects on GaAs

FET Electrical Performance IEEE Transactions on Electron Devices 46

p214-219 (1999)

[13] 西澤博 矢野仁之 後藤典夫 大野泰夫 表面準位を考慮した GaAs MESFET ゲート

ラグのシミュレーション 電子情報通信学会 ED 91-141 (1992)

51

著者のこれまでの研究発表

著論文

主著論文

1 菊田大悟 敖金平 大野泰夫 ldquoオープンゲート FET による AlGaNGaN HEMT 構造

の表面準位測定rdquo 信学技報 ED2002-210 (2002)

共著論文

1 Katsushi Nishino Daigo Kikuta Shiro Sakai ldquoBulk GaN growth by direct

synthesis methodrdquo Journal of Crystal Growth 237-239 pp922-925 (2002)

2 Jin-Ping Ao Daigo Kikuta Yasuo Ohno ldquoCopper-Gate AlGaNGaN HEMTs with

Low Gate Leakage Currentrdquo 信学技報 ED2002-211 (2002)

学術講演会発表 講演会名 発表年月日 題目 発表者

応用物理学

会学術講演

2002 年 9月 26 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

電子情報通

信学会 電子デバイス

研究会

2002 年 10月 10 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

52

  • プロセス手順条件
  • 素子間分離プロセス
Page 53: AlGaN/GaN HEMT 構造表面準位の電気的評価 に関する研究ohnolab.deca.jp/wp-content/lab_data/pdf_a/2003_D_Kikuta_doc.pdf · イスシミュレーションによる評価も行った。

著者のこれまでの研究発表

著論文

主著論文

1 菊田大悟 敖金平 大野泰夫 ldquoオープンゲート FET による AlGaNGaN HEMT 構造

の表面準位測定rdquo 信学技報 ED2002-210 (2002)

共著論文

1 Katsushi Nishino Daigo Kikuta Shiro Sakai ldquoBulk GaN growth by direct

synthesis methodrdquo Journal of Crystal Growth 237-239 pp922-925 (2002)

2 Jin-Ping Ao Daigo Kikuta Yasuo Ohno ldquoCopper-Gate AlGaNGaN HEMTs with

Low Gate Leakage Currentrdquo 信学技報 ED2002-211 (2002)

学術講演会発表 講演会名 発表年月日 題目 発表者

応用物理学

会学術講演

2002 年 9月 26 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

電子情報通

信学会 電子デバイス

研究会

2002 年 10月 10 日

オープンゲート FET によ

る AlGaNGaN HEMT 構

造の表面準位測定

菊田 大悟 敖 金平 大野 泰夫

52

  • プロセス手順条件
  • 素子間分離プロセス