8-wide per cycle power - University of...

23

Transcript of 8-wide per cycle power - University of...

Page 1: 8-wide per cycle power - University of Michigantnm.engin.umich.edu/wp-content/uploads/sites/353/... · access latency N-1 access transaction cycles N access data transaction cycles

������� �

���������� � ����� �� ���� �����

���� �������

��� ���� �� �� ����� ������ �� ��

��� �������� � ��������� ��� �����

�������������������� ����� ���

��� �������

��� �������� � ��������� �������

���������� �������� ���

�������� ��� ����� ����� ��� �� ������������ � ������ � � ����� ���������� �� ����� ����� ��� �� ��� �� ������� �� �� ���� � ��������� �� ������������� ������ � ����� ����� � ��� ��� ������ � ������ ������ � �� ���� � ����� �������� � �� ��� ����� ������������ ��� �� �� ����� ��� ����� �� ������������� ������ � �������� �������� �������� � �� ��� ���� ���� �� ������� ������� ����� ������ ���� �� �� ���� �� ��� ������ �� � �� ����� ��� ����� ���� ��� ����� ���� � �� ��� �������� � ������� �� ��� ������ ��� � ���� ����������� � ��� ����� �� ������ ��� �� ����� � � ����� �������� �������� ���� ����� ������

���� �� ����� �������� ����� �������� �����������������

�� ����������

����� ��������� � ������ ��������� ��������� �� ������ �������������� ������� �� ��� ������ �� �������� ������������ ������ ����� � � ������ ������ ���������� ��� ��� �� �� ��� �� �� ������ �� �� ����� � ������� �� � � ������ �� ������ ����� �� ���������� �������� ���� �� � ������ ��� �� � � ����� ���������������� ���� ��� ���������� ���� ���!������ �� ��� ��"�� ��������� �� �#�� �� ������ ������ �� ���� ���������� �� ���

trev
Typewritten Text
(Eds.) R. Melhem, R. Graybill. Kluwer Academic Publishers. Power Aware Computing. 2001.
Page 2: 8-wide per cycle power - University of Michigantnm.engin.umich.edu/wp-content/uploads/sites/353/... · access latency N-1 access transaction cycles N access data transaction cycles

������ ��������� ��� ������� � � ������ ��������� $����� �������������� ������%� !����� �� ���������� ����� �� &����� �� ��� �� ���� ���������� �� ��� �� �� ��������� ��������������� �� ���� ��������� ���� �� � ���� ������ �� � ������ ���������� �� ��� ���� ����� �� ������� � � ���������

' � �������� �� ���� �� (���������) ������ ��������� ��!������ � ���� ��������� �� ���� � � � ��� ���� � ��������� ��������� � � ������ *��� ���������� ������ ��� ������ ������ �� ������������� �� ������ � � ������ �#������� �� ��� ����� ���������� ' � ����� �������� ����� �� �� ������ ����� ��������� �� � �� �� �� ��� ������ ���� ��������� ' �� � ���� ���� �� � � ��� ��� ��� ������ ��������� �+� ,� -�� � ����� �������� ������ � � �� ���������� �� ���� ����� �� � � ��������� ' � ��� �� � ��� ����������� �� ����� � � ���� �� ��������� �� �� � �� ������ �����"������� ��������� ����������������� ������ ���� ���������� �� �� ��������� �������� ��� ����� ' � ���� �� �������� ����� ����������� ���� � ������� ������ �� ��� ��������� ��� �� � ������������ ��� �� ������ ��� ������ ' �� ������ � � ���� �� �������� � ��������� ����� ������ �� ��� ���� ��� �������� �� ������� .�� ���� ���������� �� �������� �� ������ � � ��������� �� � � ���������� ��������� ������� '� ������� �������� �� ������ ��� �� ������ ��� ����� ��!����� �� ������ �� ������� �� � � ����� ���������/������ �� � ����� �� ��������� �� � � ����� �� ���� �� � �������� �������� 0 � � ���� ������ � � �� ��!����� �� ����� ���������� ' � � ������ ��� �� �������� ���� �������� �� �� �� ����� ����� �� ���� � � �������� �� � � ���� �������� �� ������������ ��� ������ ������� � � ���������

' � ������� �� � �� � ������ �� ���� ���� � � ������� � � ��� ���� ������� �� ��������� ��� �� � � ������ ���� ��������� �������������� � � 1��2�� �������� �+� �� � � 3��� �������� �,�� 4�������� ��������� ��� �� � � ������ ���� �5�� �� � ��� ���� ��������������� ���� ��� .�/1 ���� �� �� ������� �� ����� ' ��� �������������� �� � 6����� ����� �������� �� �#�����7 �8 � �������������� ��� ��� ���� ���� �9 +8 � �������� �� ���9 �� ,8 �� ���� �� ���� ����� -����� ������ 1����� � � ��� ������ ���� �������������&����� �������� ' � ������ � � �� �� �#��� �� ������ ��� ���� � � � � �:; ������ �� �,�� ' �� �� ��� ��������� ��� � ���������� ����� $������� �� �� ������ �� � � ������ ������ ��������������� � ���� ������� � � ������ ��������� ' � ������� �� 4����� ���� �� � � � � ��� ������ ��� ���� ���*������ ����� �� ������� ' �1��2�� ����� �������� � � �������� �� ��� �� � � ���� ���� ���������� ������� ��� �� ����� �� ���������� �� � � �������� ' � 3���

Page 3: 8-wide per cycle power - University of Michigantnm.engin.umich.edu/wp-content/uploads/sites/353/... · access latency N-1 access transaction cycles N access data transaction cycles

���������� � �� ���� ����� ����� ���� ������� �

8-wide per cycle power

0

0.1

0.2

0.3

0.4

0.5

0.6

0.7

0.8

0.9

mk88sim-gated m88ksim-inorder mk88sim-halfwidth lisp-gated lisp-inorder lisp-halfwidth

benchmark-mechanism

no

rmal

ized

per

cycl

ep

ow

er

cai_per_cycle wattch_per_cycle

������ ���� !������"� ��� ����� ����� �������� ����� ��� #$��� �������������$����� ��� ����� ��� ��� ��� ��� ��� %&' �������� ������� �� (����� )*+�

������ �� � � �� �� ��� ���� ��� � �� ���� ���������� ' �� ������ �������� � � ����� �� � ��� ����������� �� ����� �� ������������� �� �� �������� �� ������� ��� � ���

' � �������� �� � �� �� �� �����"�� � �������� ' � ��#� �������������� � � ���� ������� ��!����� ��� ���� ��� ������� .������ ,��������� �#������ ����� ��������� � � ������ ����� �� ����� ���� ��� �� ������� .������ - ��������� � � ��!��������� ������ �� ������������� �� ������ ������ ���� ������� .������ 5 ��������� � � �������� ����������� ��� ���� ��������� .������ < �������� � � ���� ��������� ���� �������� ��� !���������

�� ���� ������

' ��� �� � ��� ��������� � � ����� � � ������� ��������������� ���� ���������� �� 1=>.� ��� ������7

� ? ��� �� @ ��� ������ @ � ���� A���8

��� ���� � �� � ������ �� ���� ������ ����� ��� ������ ��������� ��� ��� ��� ���

����

Page 4: 8-wide per cycle power - University of Michigantnm.engin.umich.edu/wp-content/uploads/sites/353/... · access latency N-1 access transaction cycles N access data transaction cycles

' � ���� �������� �� �� � � � ���� ������� �� ������� � � ������� ���� ���������� ����� �� � � � ����� �� ���� ����� ��� � ������� ��� �� � � ����� �� �� ���� �� �� ��������� �� � ����!����� �� � � ������� �� � � ������� � � � � ������� �� � � ������ � � ������� � A���� ���� �� ��� ����� ����� ���� 8� � � ����������� ���� �� � � ��� ������� �� �� � � �!��� �� � � ����������� � � ' � ������ ���� ������ � � ���� �#����� ��� �� � �� ����������� �������� ������� � � ����������� � � *��� ������� � � ����� ������ �� ������ � �� � � ����� �� 1=>. ����� ��� ����� ���' � � ��� ���� ������� � � ���� ���� ��� �� �� �� ������� � � �������� ��������� �� � � ���� �� � � ����

' � ���� ��� ����� �� �� ����� � ������� ���� ������ � ���� �������� ������ �� � � � � �������� ���!����� �� � � ���� �� � ��������� �� �������� � � �� �� ���� �� ��&����� �� �������� �������� �� �������� ���� �� � � ������ �� ���� �� � ��� � ��� ��� ���������� �� ���� &����� �� ������� �� � � ����� � � �� �� �� ������� �� "���� �� � � ��� �� ������ �&� B������������ � �� ��� ������� �� �� ������ � � ������� ����� ����� ' �� �� ����� ���� ���� � � �#������� �� ����� �������� �� �� �������� �� ��� ����� �� ���� �� ������� � � � �������� ��� � � ���� ��� ����� �� �� ������� � � ������ �� ���� � � � �������� �������� ��!����� ��� � � � ��� ����� ' � ��������� ����������� ����� ����� ���� ��������� ���� �������� ���� � � ������� ����������� � ��� ����� ��� �� ����� �� �������

�� ����� ���� ���������� ���� ��� ��� ������� � �� � � ������ ��� � �� � ����� �� �������� �� ������� .����� ����� ������ � � ���� �� ������ ���� ������� ���� ���������� �����������' �� ��� � ���� ������ �� �<�� $������� ����� ���� ����� �� ��� ������� ������ � �� �� ���� �� �C�� �� � �� ��� � � ��������������� �� ��������� �D= ������������ �� ������� �� ������� �� ����������� �� ��� �� �������� � � ����� ������� ����� ' �������� � �� ���� ������ ��&������ ������� � � ������ ���� �� ��&������������������ ������ � � �&��� �� ������� �� �� ����� ��� � ��� ������&���� �� � �� � ������ �� ������ ������ �� �������� � ��� �� ����� �� ���� ������� � � �� ������� ������ ����������� ' � ���� ��� ����� '������� ������� �� � ��� ������ � �� �� �#���������� ��� �� ���� ���� �� ����� ' � ������ �� ������ ����� . �� ���� �� ���� ���������� �� ������ �� ��������� �&���� � � �������� �� ������� ����������� ' � �&��� ����� �� (��E��) ������ /!������ ��� �� �� ���� �� ������� � ���� �� ������� (��E��) �������� ������� ���� �� A���8 �� ��������� .����� �� ���� � ��� �&�����

Page 5: 8-wide per cycle power - University of Michigantnm.engin.umich.edu/wp-content/uploads/sites/353/... · access latency N-1 access transaction cycles N access data transaction cycles

���������� � �� ���� ����� ����� ���� ������� �

�� ������ ����

�� �� �� ������ � � ���������� �������� ��� ������� � � �������� �� ��� � ������ ���� ��������� ���� �� ����� ���������' � �� �� ������� ��������� ����� ������ ���������� ��� � ���������������� �������� ���� �� �������� ��� �� ������� ������������ � ���� ������ �� �E> �� �� ���� � � ������ ������� �� ����������

����� ��� �� ������� �������� ����� ���� ��������� �+� ,� -� ������ ������ �� ������� ��������������������� ����������� � ������ ���� ��������� ����� ��� �� ���� ���� �� � � ����� �������������� �� ��������� ' �� � � ������� �� �� ���� �� �������� ���������� ���� �� � � �� ���� �� � � ����� ��������� 4������ � � ������������� �� � � ������������� �� �������� �� ��������� � � ���������� � � ���� �������

�� �,�� F��� � �� �� �����"�� ������� ������� ���� ������ ��� ������������� �� ������� ��������� �������� ���� �� 1�1'� �6� �� �������� � � ���� ���������� �� ��������� � ������� �������� ���� ���� �+�� 1� �� �� ���������� ���� ������� ����� �� ������� ������������� �� �� ������� �������� ���� ���� �� �������� ����������� ��� �� �-�� G�H� ��� �� �� �� ��� ���������� ��� ��������������������� �� �������� ���������������� ����� ���� ��������� ��� ���!��� ' � ���� ������ ��� � ��� ���� � ���� ���������� � ��� ������� A2B'�8 �I�� ' �� ��� ���������� � � ���� ��������� �� � � �E>� �� �#����� ������ ����

�� � ��� ��������� � ��� �� �� ��������� ��� � ���� �� ���� ��� ���� ������������ ��������� �� ��:� �� ����� � � ���� ���������� �� ������� �������� ���� �� �� �� �������� �� � � ���� �� � ������������ ���� �� ��� 4����� ��+ � ��� ���� ��������� ���������������� ��� � 6���� �2B �� � 6���� ��������� � �::=$" ����� � �'.=1 :�+5� 2/J� ������� .������ J����� 1������� �� ������������ ' ��� ����������� ���� ��� � ��� �� ��+�� �� �� �� ���� � �� � ������� �� ���� ��������� �� !���� ��������� ��� ��&����� ����������� ���������� �� � ���� �������� �������������� �� � � ������������� �� ������� �������� ���� ��

��� ��� ��� �� � � ������ ��� ��� ������� ���� ��������� ������� �������� � � �#����� ������� � �� ������ �������� �������������� �� ���� ����� � � �E> �� �� � � ������������� ������� ��������� ���� �&�� � ������� ������ 4��� ������� � � ������ ��� �������� ���� ��������� ����� �� � � ���� ������������ ������ ������� ������������ 0 � � ������� ����� � � ������������ � � ���� ��' �� �� ��������� ���� � �� �� ������ �� ��!����� ���� ������ �� � �

Page 6: 8-wide per cycle power - University of Michigantnm.engin.umich.edu/wp-content/uploads/sites/353/... · access latency N-1 access transaction cycles N access data transaction cycles

Po

wer

(mW

)

1-Bit 4-Bit 8-Bit 15-Bit

0.96

1.19

1.5

0.76

Hamming Distance

Po

wer

(mW

)

1-Bit 4-Bit 8-Bit 15-Bit

Hamming Distance

2.00

2.59

3.07

0.96

������ ���� ����� ������� �������� ��� � %&& ,-" #$��� �./ � #$��� �����$������ ���� ������������������ ����� ����� ��� � �� � ��� �0,� &�12�� .34�������� ��� �������� ���� ���� �� � ���������� ����� � ������ ���� ���� -���� � ��� �� ������ �� ������� � ��� �� ��� �����

����� �� ��������� $������� ������������ �� �������� � ���� ������������� ����������� �� ���� �����������

1������ � ��� �� ������ �� ��������� �� ������� ����� ������������� ���� ��������� ����� � � ����� ������ ��� � ��� ����������� � � ��#� ������� �� ���� ����� ������� ��� ��������� �������������� �� � � � � ��������� �� �� ���������

�� ��������� � ���� �������� ��� ���� ���������

��� !������ ������� ���� ��� ���������

�� �� �� ������ ����� ��������� ������ � ��� ���� ���� ������������ ��� �� � � ����� ������� 3� ���� �� �� ���� �� � � ������������������ �� � � ���������� �� ������ ���� ���������� 3� ���� ���������� � � �#���� �� � �� ��������� �� ����������� ���������� ��,�� ���������� ��������� �������� � � �� ������ ���� �� ����� � � ����� ��� � � ������ ���� ���������� .����.��� �������� ��������� �������� ������� ������� ���� �� �� ������� ����������� ����� �� ���� �������� ���� ������� �� ����� �� �� � �� �� ���� ������� ���� ������ ������ �� ���� �� �������� �������� /#���� ��� �� ������� ������� �������� ���� ����� �� � � ������ �� �� �� '2F��� ���� �������� �������� ' ��� �� �������� ��� � ��� ������

Page 7: 8-wide per cycle power - University of Michigantnm.engin.umich.edu/wp-content/uploads/sites/353/... · access latency N-1 access transaction cycles N access data transaction cycles

���������� � �� ���� ����� ����� ���� �������

���� ����� �������� �� ������� � � �#������� ����� �� ������������� ' ��&��� �� �������� �� �� "��� �� ��*����� �� � � ����� ���������' �� ����� ������ �� ����� �#������� �� �������� ��� ��� ������ ����� � � ������� ��������� �� �������� ' � �������� �#������ � ������������� �� ������ � ��� ������� �� � � �������� �������� ��� ����� ������ �� � � ����� ����� �� ������������ ����������� �� ����������� � � ��������� ���� ���� ��������� � � �������� � � ����� �� �������� ���� � � �#������� �� ��� ����������� �������

' ��� �� �� �������� �� � � �������� �� ������������ �� �� �������� � � ������ ������ ����� ���� � � ����� ����� �� ������� �� ��������� �������� ���� �� 4�� �������� � � ���� ���� ���� �� ������������� ���� � � �������� ��� ������ ��������� ��� ���� ��������2� ����������� �� �� ' � �� � �� ������� �� ����� ��� �� � � ��������� �� � � ������������ �� ������ � �� � �� �� �� ������ ���������� ���� �� �� � ���� ��������� 3 �� � �� ������� ���� ����� ���������� ���� �� � � �� � ���� ���� �� �������� ����� �� ��*������ �� � ������� �� ����������

'� ��������� � � �&���� �� ��������� �� ������ ������ �������� ��.����.��� ������ ������ ����� ���� ������ ���� .����.���� �� � � � ������� ������ ����� ����� �� ������� � � ����� �������� � � ��!������ �� ���� �� ' � ������ �� ���������� ���� � ������� �� � � ������ ����� � � ������ �� � � ��!������ �� ���� ���� � �� �� �� ��� � � ������� ������ ����� ����� �� �������� �� ������������������ ������� � � ������ ����� ��������� ������ ���������� ������� �� � � ��!������ �� ���� � �� ���������� ����E�� � ������� ������ � � �������� ������ �������� �� � � ������ ������������ �� � � ������ �� � � ��!������ �� ���� � � � ��� �� 4�������,�

3�� ���� � � ������ ���������� �� �� �� ��� ���� � � �������� � � ������ ������� ������ ��� � �������� �� �� ������ ' ���� ��� � ��������� �� ������ ���� ��������� 0 � �� ������� � � � ��������� ������ �� � � ��������� ������� ����� ����������� � � ����� ������� �� � � � ����������� �� � � ��������� ������'� ������� � ��� �� ���� ��� ���� ��� ������ �� ���������� ������� A������� � ���� � �#�����8 �� ����� ������ ��� �� ������� ������ � �� ��� ����� �� �� �������� �� ������ � � �������� ������ �� ��� ������� ' �� �� �� ������� �� ��� ����� ��������� � � ��������� �� � � ������� �������� ���� � � � ����� � � ����������� ��� ��������� ������� �� �� �� ������ �� ���� �� ��� � ������ �� �� � � ������� ����� ������� � � ������� �������� ���� ��� �� � � �#����� �E> ����� �� �� ��������� ������ �� ����� �������� � � ����� ��� ���� ���� ���������

Page 8: 8-wide per cycle power - University of Michigantnm.engin.umich.edu/wp-content/uploads/sites/353/... · access latency N-1 access transaction cycles N access data transaction cycles

!

mem_access call

access latency

N access data transaction cyclesN-1 access transaction cycles

blk0 blk1 blk2 blk3blk5 blk6 blk7data bus

N access addr transaction cyclesN-1 access transaction cycles

addr0 addr1 addr2 addr3addr bus addr6 addr7

latency = mem_access(addr = addr0, blk_size = 4, &data);

������ ���� � �5����� �� ������ ���� 6 ���� ������������ �� �������� ����������� ��� �������� ��������� ��� ���� � �� �5��� �� ���� � ��� ����� ����� �� � ���� ������������ ��� �� ���� ���� � ��� ���������

�� ������� � � ������ ��������� �� ����� ��������� �� �� ����� � �������� �� �� ��������� �� � � ������� �� �#����� ����� �������� ������� �������� ���� � ��� � �������� ������ �� ��� ���������� ������ ������

��� ���� ��������� ���"�������

4����� ��- � ��� ������ ��� ������� ��� ���� ��������� ����������� ����� ��������� 4����� ����� ��� ������ ������� ������ �� ���� �� �������� 0 � � ���� ������� �������� ����

�� � �#��� ��������� >� �� ������ � � �� ������ ������� � ����� �������� � ��� ��� ������� �� ������� �� ��E����� ��� ��� ��������� ����� �� � � ��������������� ������� �� �������� � �������� �������� ����������� ����� ������� ���!������ �� ������������� ����� ��� �� ������� �������� ���� � ���� �� ���������� ������

.������ �� ���� �� ��������� ���� ������ ��� ������� ������������ � ���� �� � � ������� �� ���������� ������ ������� 4�� �#���� � ���� �� � � ������������� �� �� �������� � ������������ � ���� ������ ���� ���� ����� �� �� ����� ��� �������� ' � ��&��������� ��!���� ��&����� ������� �� ���� ������� 3� �� ������� �������� ���� ������ �6� �-�� ������� ������ ��5� �<�� �� �� ���������� �� ���� ������������ ��� ��!��� ��+� �C� �6� �I� +:� +�� ++� +,��

Page 9: 8-wide per cycle power - University of Michigantnm.engin.umich.edu/wp-content/uploads/sites/353/... · access latency N-1 access transaction cycles N access data transaction cycles

���������� � �� ���� ����� ����� ���� ������� "

u-architectural blockcircuit models

µ-architecturalspecifications

circuit designstyles

access / transitionstatistics

µ-architecturesimulations

analytic / LUTpower models

µ- processorpower estimations

technologyparameters & lib

������ ���� � ������������������ ����� �������� �����������

' ��� ������ ���� ���� �� �������� ����� =������� ��� ��!��� ���� ����������� ���� �� �� .������ 5�,�

4������ � � ���� �������� �������� � � ���� ��������� �� �� ������� �������� ���� �� �������� � � �#������� ��������� ���� ������ � � ����� ���������

#� ��$��������� � ���%����� $�������������

' � ���� ��������� �� �� ������� �������� ���� �������� ��� ��� ���������7

� ' � ����� ��� ���� �� � � ��� �������� � �� �� ����������������� �� � � ������ �� "���������� ���������� �� �������� ������ ' � ������ �� ���������� �� ��� A"���������� �� �������"���8 �� �� ������"�� �� ��������� � � $����� �������������� ���������� ��� ������ �� � � ���� ' � ������ �� "���������� ���������� �� �� � �� ������ �� ������

+ ' � ���� ��������� �� � � ������� �������� ���� ����� ��� � ����� ��� �� ��� ������ � �� �� ��#������ ��������� ��

Page 10: 8-wide per cycle power - University of Michigantnm.engin.umich.edu/wp-content/uploads/sites/353/... · access latency N-1 access transaction cycles N access data transaction cycles

�#

� � ������ �� ���������� �� ����� A"���������� �� �������"���8�� ������ ' � ���� ��������� �� ������ !���� ������ �� �� ��� �� ������� �������� ���� � �� �� �� � ������"�� �� 2B' ����#�� �� $����� �������� ' � 2B' ����� �� �������� ����� �!����� �� ����������

, ' � �� �� ���� ���� � � ������������� ����� ������� �� ����� ��� ��� �� �� ������� � � �� ��#������ ��������� ��� � �� �� � � ������ �� � � ���������� �� � � ������� ��������� ���� � ' � ��� ���� �� �� ������ ���������� � ���� ��������� � ��� ��� ������� �������� 3� �� �������� ������� ����������� ��� ���� ��������� � � �� ���� ���� �� � � �������� �������� ���� ���� �� ����� � �������� ������� ��������� 2B'� ����#�� �� � � $����� �������� ��� � � �� �� � ����� �� ����� ������ ' �� �� �������� ��� � � ����� ��� ���������� ���� � � ���� �� � � �������� 0 � � ����� ��� �������������� � � $����� ��������� �� ��������� ������� � � 2B'������� �� �������� �&������ ' ��� �� ������ �� ����� ������� ��!��� ��� � ��� ��� ��+� �C� �6� �I� +:� +�� ++� +,��

' ��� �� ���� �� �������� � �������� ������� � � ����� ���������� � � ���� �������� �� ������� � � ������ ����� ��� ����������

#�� ��$����������� �� �"� ���� ������ ���������"������� &��� ������

4����� ��5 � ��� ������� �� ��������� ��� � � �� �������� ������������� � � ���� ����� *�#���� ���� ������� �� � � ���� ���������� .����.����

' � ������� ������� �� � � �� ��������� ������� ������� ����������� 0 ������ �� ������ ���� ���� ������� � ������� ����!������ �� �����#��� ���������� ��� � � � ������ �� ������������������ �� �� �� � � ������� �������� ���� �

' � ��� �� ������ ��� ����� �������� &���� � � ���� ���������� ����������� �� � � ���� ������������ �� ������� ��������� ���� ���������������� ������� ���� ������� �� ����� ��� �� � � � �� 4���#���� +�5G ��� � �� ������ �� � � ������� ����� �� ,�,G �� � ��E> ��� ' �������� � � �� ��������� ��� �� ������� ������������ � ���� ������ ���� ������ ����������� �� �������� ���� ���� ����� � �� ����� ������� �� ������� � ������� �������� ���� ��� �� ��������� ���� � � � �� �� �� ����� � ��&����� ���!�������� ����� ' ��� �� ����� � ���������� ������� ���!����� ��� �� ��������� ���� � ���� � ���� ������� 4��� ������� � � �����#���� ����������� �� ������� � � ������ �� � � ���������� �� � � ����

Page 11: 8-wide per cycle power - University of Michigantnm.engin.umich.edu/wp-content/uploads/sites/353/... · access latency N-1 access transaction cycles N access data transaction cycles

���������� � �� ���� ����� ����� ���� ������� ��

u-arch block

circuit parameters

bus stream buffers

bus transaction cycles

power model

out bus stream buffer

in bus stream buffer

operating frequency

dynamic/static

supply voltage

complexity

tran cycle periods

start/end cycles

leakage power

switching power

internal power

������ �� � 7� ���� ��� �������� ��� � ������������������ ������

���������� �� �� ����� �� �� ������� ��� ��������� � � ���� ������������

� ������� �������� ���� �� ������� � ���� ��� ���� �� ������ ����� A� � ������� ����� ������� � � ���� �8� ��� 4����� <� ' ����� �� ����� ����� �� ���������� �� � � �������� � �������&��� �� ����� �� ����� $����� ������� ���������� ���� �������� ��� ����������� �� � � ��� �� ���� � �� � �2B�� � ��� ��&������� ���� �� ��� ����� ��� ��� �������� �� �E> ����� � �� ������ �� �� ��� ����� A����� 4����� ��-8� ' ��� ��&��� �� ����� ��� � �������� �������� �� � � ����� ��������� �� ����� �� ������� � ����� �� �� ���� � �� ����� ��� �� ���� �� $����� ���������+�� � ����� ������� $������� � � ���������� �� � � �� ������������� ��� ����� �� �� $����� ������� ��� ���� ' � ��������� ������ �� ����� ��������� ������ � � ��� �� �� �� ������ ������������ ��!��� �++� +,��

�� ����� �� ���"� $����� ������� �� "���������� ��������� �������� �� �� �� �� � � ������� ��� ����� ������ $������� � ���

Page 12: 8-wide per cycle power - University of Michigantnm.engin.umich.edu/wp-content/uploads/sites/353/... · access latency N-1 access transaction cycles N access data transaction cycles

��

microarchitecturalblock

VDD

COL

out bus

CIL

in bus

������ ��!� ��� ������������������ ����� ����

�� ��&����� ���� �� ��� ����� �� �������� 0 ��� ���� � ������ ��������� �� �� �������� 4�� �������� ���������� ��� ������ ������ ���� ����� � � ����� ������ �� � � ������� �������� ���� ������ ��&����� ���� �� � � ���� � ��� ������������� ��� � � �� �� � � �� ������� ���� � �� �� �� ��� ������ �� �� ���� � � ��������������� ��� �� �� �� �������� ' �� ���� ������� ��������� �� ��������� �� ���� �� ������ �#������� ������� *�� ��� �� �� �� ��������� � � ���� ���������� ��� �� � ��� ���� �� ��� ������� ��� �� ������!���� � � �� �� �� ������ � � ��� ��� � �� �� �������"� � � ����������� � ��� �� 4����� ��C�

4������ ������� �������� ���� � �� �� ��������� ���� ���� �������� ���� � �� ������� � � ��������� �� � � ������ �� � � �������������� 4�� �������� �� � �� �� ������ � ��� ������� ��������� ���� � �� ���� ���� ��������� �� ����� �� ����� �������������� �������� �� ����� �������� � �� �� �� ����� � ������������ ����� ���� �� �������� ��&����� ���� ������ �� �� ���� � ���4����� ��6�

#�� ���� �������� ��� $���� �����������������

�� ����� �� ��� � � ��� ������ ��� �� ���� �� ���� �� ��������� �������� �� ��� �� ������� � � ����� ���������� ��� �� �������� �������� ���� ���� � � ����� ��������� ' � ������� ������ �� � ���� ������ �� �������� �� � � ������� �������� ���� �� ��� ����

Page 13: 8-wide per cycle power - University of Michigantnm.engin.umich.edu/wp-content/uploads/sites/353/... · access latency N-1 access transaction cycles N access data transaction cycles

���������� � �� ���� ����� ����� ���� ������� ��

blk0 blk1 blk2blk4 blk4

from Nth transactionfrom N-1th transaction

blk3

keep/high impedancebus mode

blk0 blk1 blk2 blk4

from Nth transaction

pull-up/pull-downbus mode

bus switching activity

bus stream buffer

0xffff/0x0000

bus switching activity

bus stream buffer

������ ��"� 8� ����� � ���� ���$��������

���� ����� 4�� �#���� ���� �� ������ �� ������ ���� �����!���� ��&����� ��� ����� ��� ���������� � �� �� ���� �� ������� ��� � ���������� �� �� � �����

4��� ������� � ��������� ������� � � ����� �������� ����� ��������� � ������ �� ���� �� ������� �������� ���� �� ������ ����� ��� �� ���� ������ �� "�� ���������� �� ����� � � ������������� �� � � ������� �������� ��������� � � �� ����� ���� ������������� 4����� ��I ���������� �� ����� ���������� � ���� �� ��������� ��������� ����� � � ��� �� ������� ��������� �� � � ����

#�� ���� �������� '�"��(��

' � ��������� �� � � ���� ��������� �� !���� ����� ������� ���� ��� � � �� ������� �� � � ������� �������� ���� �� � � ���� ������ � � �&������ ������� �� � � ���� � �� � �� ������� ������ �#���� �� ���� ����� �� �� �� ������ � � �&������ ���������� ������ ������� ������� �������� ���� �� � � ������� ����� � �������� � ��� �� � � ���� ���� � � ���� ����"�� � ���

Page 14: 8-wide per cycle power - University of Michigantnm.engin.umich.edu/wp-content/uploads/sites/353/... · access latency N-1 access transaction cycles N access data transaction cycles

��

cache

CDL

data bus

CAL

address bus

CAL

address bus

dataarray

decoder

CWL

wordlines

tagarray

CTL

tag bus

CDL

data bus

cache

(a) Flat modeling

(b) Hierarchical modeling

������ ��#� -����������� ����� � �� ������������������ ������

Page 15: 8-wide per cycle power - University of Michigantnm.engin.umich.edu/wp-content/uploads/sites/353/... · access latency N-1 access transaction cycles N access data transaction cycles

���������� � �� ���� ����� ����� ���� ������� ��

mem_access call

Nth access addr transaction cycles(N-1)th access transaction cycles

data0 data1 data2 data3data bus data6 data7

latency = mem_access(addr = addr0, blk_size = 4, &data);

data0 data1 data2 data3current data busstream buffer

data7

previous data busstream buffer

access latency

mem_access_dbus_if(blk_size = 4, &data, sim_cycle = M, latency);

data6

data0 data1 data2 data3current data busstream buffer

previous data busstream buffer

data7

activate bus cycle

data1 data2 data3current data busstream buffer

previous data busstream buffer

data0

activate bus cycle

activate bus cycle

Mth sim cycle

sim cycle

M-1

M

M+2

������ ��$� � ������� ������ ��� �������� � ��� ����� �������� ��������� � ��������� �� �� ��� ����� ������

����� ���� ����� � � ������������� �� ������ ��������� ���� � ��������� �� ��� '2F�� �������� ����� ������� ��&�������� ' ��� ������� �� � � ���� �� �� � ��� ������������ �� �������������� �� ������������� �� �� � �� � -:; ��-�� =��������� ���������� ���������� �� ��� ��� 0 � .D�= ���� ���� ��� �������E�������� ������� ������ �������� ����� ������� �� ��� ��� �������� ��� 4����� ���:�

' � ���� ���������� �� ���� ������ ���� � �� �� ��������!���� �������� �� ����� �� � ����� ���� ��������� ������ .�� ������ ������� ������ � � ����� ���� ���� �������� �� � � �������� �� � � ��������� �� � � ������� � ������ ������ ���� ��������� 3� �� ��� � ��� �������� �� ����� �������� �� � � ������ ������ ����������� '�� �#���� �� 1�1'� �6� �� � � ��������!������ ������ �� ��-�� F�� 1�1'� �� � � ����� �� ��-� ������� � ����� ������� �� �� ���� �� � � �������

Page 16: 8-wide per cycle power - University of Michigantnm.engin.umich.edu/wp-content/uploads/sites/353/... · access latency N-1 access transaction cycles N access data transaction cycles

��

row

dec

od

er

wo

rdlin

ed

rive

r

SRAM array

precharge circuitry

sense amp

column decoder word line

bit line bit Line

cell height

cell width

Precharge

Q1 Q2

Qpa Qpb

Qp

Cbit

Cword

������ ���%� ,����� ���������

3� ��������� � � ��� �� ����� 1�1'�� ' � ���� ����� ��� �������� �� ��� ���� ������ ���������� �� A��+8 �������� �� � � ���� ����������� � �� �� � � ���� ������� �� ���������� �� �� ���� �� 4����� ���:�

������ ? ����� � A�����@ � ��8 @ �����

@ ������A��+8

.�������� � � ���� ����� ��� ������� �� ���� ���� � ��� �� A��,8 ��������� �� � � ���� ���� ������� ����� �� � � ��� ��������� � � �� ���� � �� ��

�������� ? ����� � A+ � �����@ �����8 A��,8

' �������� � � ���� ��������� �� � � .D�= ��� �� �� ������������ A��-8� �� � � ���� ��������� �� � � ��� ���� �������� � ���� ������ ������ �� ��� ������ � � ������ ����� �� � � ��� ���� �� ���� � �� � ���� ���� �������

���������� ? � � A����� � ������ � ��������� @�������� � ���

�8 A��-8

Page 17: 8-wide per cycle power - University of Michigantnm.engin.umich.edu/wp-content/uploads/sites/353/... · access latency N-1 access transaction cycles N access data transaction cycles

���������� � �� ���� ����� ����� ���� ������� �

�� �������� � ��� �� ��� ���� �� � � ��� ����� ���� �� � � ���������� �� >�� �� ������������ ��� ���� ���������� �� � � �� �� �� ������������ ��� ���� ���������� ' � ��� ����� ������� ���� �� � � ���� �� � ������� ���������� ' � ���� ��������� �� � � ������������ ��� ���������� ��������� �� ���������� �� � � �� ������� �� � � ������ ���������� � � ������� �� �� ��� ���� �� ����������� ��������� �� � ��������� �� � � .D�= ������

�� ��� �� � � ������������ ��� ����� ��� ���� ��������� �� � � ��� ����������� �� � � ����� ��� ���� � � ������ ' �� �� �� �� ������ ������ �� ������� �� � � ��� �����

����� �������� ��������� � � ��� ������� ��������2B�� � ������� ����������� �������� ����� ���� ��� ��� ���� �� ��� ��������� ��� �� ���� ������ ��������� �� �� ��� ������ �������� ������� � � ���� ��������� ������ � � �&������ ����� ��� �������� �� �����# �������� �� � � ���� ���� ��!������� �� �� �������������� ��� � � �������� �� � � ��� �

4����� ���� ��������� � � *�� ��� � � ������� �������� ���� �������������� /�� ��� �� ������ ���� ��� �������� ������� �����-����� 6����� �� �<���� ���� �� ���������� �� ��������� �#������ ��������� �� ������� ����������� ���� ������ ��� � � ��� ���������� ����� � $J2� ������ ������� �� ���� ���"�� �+:�� .�������� ������ � � ����� ���� ��������� ��� �� ������� $������������ �� ����� ���� ������ �� ���� ��!������ � � �� � ���� $����� �������� 4������ �� �� �#������ � � ������� ��� ��������������� ��� ��!��� ��C� �� ����� � � ���� ����� ��� ,+���� ��<-���� ���� ��� ���������

' �� ���� �������� ��� ������� � ������ ������� ���� �� ����������� ��� ��!��� ���� �� ������ ���� ���������� 4����� �� ���������� � � �&��� �� � � ��� ������ ������� �������� �� � � ������������� ������ �� ������ � � ���� ���������� �� � � �������� ��� � � ���� �������� �� � � ��� ������ ��������

.������ ����� � � ��� ��������� �� ���� ������ ����������� �� ������ � � ���� ����� ������������ ���� �� ����� ��������������� ��� ��!��� ' � ��������� � �� �� ������� �� �� ��������������� ��������� ��� ��!��� ��� ��� ������ ��� �������

' ���� � � $����� ������� ���� ���� ��������� �� ����� ���� �� � � ������� �������� ��������� �� ��� ����� � � � ��� �� � �����E����� ����� �������� �� � � ���� � A� � ��� ������8 ������ ��������� ����

Page 18: 8-wide per cycle power - University of Michigantnm.engin.umich.edu/wp-content/uploads/sites/353/... · access latency N-1 access transaction cycles N access data transaction cycles

�!

measure powerfor small bit-width

circuits

re-use existingdatapath circuits

generate sampledatapath circuits

extraplolatemeasurements

constructtarget bit-widthpower models

������ ����� ����� ���� �� ������� 9�� ��� ������������������ ����� �������� �

����� ������ ����� ��� �������������� � ' ��� �� ���#�� �� �� ������� �� � � ���� ������ ��� � � ���� �� � � ���������� ���� ��� �������� $������� � ��� �� ���� ������� ������ ������ D���%� ���� ��5� �<�� � �� ���� �� ������� ��� � ��������� ��������� � � ������ �� � � ���� ����� ��� � ���� ' ��� ����� ��������� �� ���������� ���� �� ������ �#������ ��������

��������������� ���������� ����� �� ���������� � � � ������� ��������� ������ ����� ��� �� �� ������� ��� ����� �� ���� *���������� ��� ������� �� �� �������� ��7

���� ? ���� � ��� � ����� @ + � A���� @ ���8 � ������� A��58

�� A��58 ���� �� � � ��������������� ������� �� � � ������� ���� ������� ����� ������� � � ������� �������� ���� �� ���� �� � � ���������������� ����� � ��� �� � � ���� �� � � ��������������� ����� ������� � � ������� �� ���� ��� �� ������� �� � � ������� �� ��������� �� � � ��������������� ����� ' � �������� ������������ ����

Page 19: 8-wide per cycle power - University of Michigantnm.engin.umich.edu/wp-content/uploads/sites/353/... · access latency N-1 access transaction cycles N access data transaction cycles

���������� � �� ���� ����� ����� ���� ������� �"

���� ��� � � ������������ ������� �� �H�� ������� �������� ���� �� ������� �� � � �� ��������� �������� ��� �� ������� ������������ � ' �� �� �������� ��� � � ��������� ��������� �� � � ���������� ��������� ������� ������� ���� � � ����� ��������� �� ������� � ����� ��������� �� � � ������������ ���� ��� A��<8�

���� ? ��������� � � � ���� � ���� A��<8

����� ����� �� �������� ���� ��������� �� �+-� � � ������������� �� � � ���� ������������ ������ �� �� ���������� ��� -:;�� � � ���� ���� ��������� �� �� ��������� ������������� ��������� � � � � ��"� �� � � ���� ���!����� ������� � � ������� �� � ����� ��������� �� � � ���� ������������ ������ �� �������� �������� ����������

' ��� �� ������ ���� ������������ ������� ' � ���� ������ �� � �$����� �� � � ������ $������ ' � ����� �� � � ���� ���� �������� ������ �� ���������� �� � � ������������� ���� ����� �� ������� � ����� � � ���� ������ �� � � ���� ������� �� �������� � � ���� ������ ������������� ���� � � ������ � � �� � ������� ������ �� � � ������ � ���� ' � ���� ��� ������� ��� � � ���� ������������ ���� �������� ��� ���������7 ���� ���� ������� ����� ����� �� ������ ���� ������� ��5�7

������ ? ������� @ �������� @ ����� ��� A��C8

�� A��C8 ������� �� �������� �� � � ��������������� ������� �� ���� ���� �� ����� ����!������� � � ���� �� ���� �� � � �������� � � �����"�� �� � � ������ �� � � ������ �� � � ���� ������������ ����� � �� �� ���� �� �������� �� � � ����� ���� � �� �� � � ��� ��"�� ��� A��68�� 4����� ���+7

������� ? ����!������ ����� �"������ �

+��� ��

+��!��!�A��68

' � �&������ ����� ��� ������� �� � � ���� ������������ ���� ���#$$�������� � � ����� ��� ������� �� � � � �� �� � � ��������� �������� � ���� ������� ' �� �� �� ���������� ��7

���#$$ ? ������ �

��

�� ��������%��@ �

�A��I8

� ��� ������%�� �� � � ����� ���� ���� ��� � � ���� ������� 4���A��C8�A��68� �� A��I8 � � ���� ���� ��������� �� $����� ���� ������������� ������ �� �� ���������� �� ����� �� ���#$$ � �������7

Page 20: 8-wide per cycle power - University of Michigantnm.engin.umich.edu/wp-content/uploads/sites/353/... · access latency N-1 access transaction cycles N access data transaction cycles

�#

1

2 2

33

3 3

4444

44445

5

5

5

5

5

5

5

5

5

5

5

5

5

5

5

d

D

Ntree

������ ����� � �5����� �� - ����� ��������� �������

��� ? ��� � ���#$$ � ���� A���:8

)� �������� ��� *��� ����

=������ �������� ����� ����� �� ������� ��� ���� ��������� ������� � � ���� ������ �� �� ������������� �������� ��������� � ���������� �� �#���� ��� ��� ���� �����"���� ��� ��!���� �� ��������� �� ����� � � ������ ���� ��������� ����� �� �������� ����� � � � �� �� ��� ��������� �� � � � � ����� � ����� � �� ��������������� ������ ������ ������&�� �� � �� �� �� ���� � � �������������� �� ����� � � ����� ���������� �� � �� ��������� ' �� �� ���������� ��� � � ���������� � � �� ������� �� ����� ���������� 3������ ������� ��� ������� ��� ���������� ���� �� � � ������ ������ � � ����������

.����� ������� !�������� ������ ' � ���� �� �� ��� � � ������������ ����� ���������� 3� �� ���������� ��������� ��������� � �� ���� ��������� �������� �� �� �� .����.��� �� �� ���

Page 21: 8-wide per cycle power - University of Michigantnm.engin.umich.edu/wp-content/uploads/sites/353/... · access latency N-1 access transaction cycles N access data transaction cycles

��

������ ���� ����� �� ���� +#� ' � ������ !������� �� �� ��� ������ �� ������� �� ��� ������ ��� �������� ' �� ��!����� ���������� ����� �#������ � �� �� ������ ��� ������ ��� �

��������������

' �� �&��� � ���� �������� �� � � J������ ������� D����� ���H��� ������ AJ�D��8 �� ��� 4���� D����� 2������� ������������ K�� 4,,<�5�::�1��<C6� ' � B�.� L��������� �� �� ���"���� �������� �� ���������� ������� ��� ����������� ������ ������ �������� �� ������ � �������� � ������

' � ����� �� ����������� �������� ����� �� � ��� �� � � �� ����� � ���� ��� �� ���������� � ���������� ����������� � � ����������� �� ������������� ��� �� �#������ �� ������� �� � � J������������� D����� ���H���� ������ AJ�D��8� � � ��� 4���� D����� 2�������� �� � � B�.� L����������

+��������

��� '����� =����� (�����7 � 4�����1��� ��� �������� J����� 1����������) �/// 1������� G�� ,-� K�� -� ���� +::��

�+� L� 1�� �� 1� $� 2��� (��� �������� 2���� �����E����������>����"���� �� J����� ����� /���������) 1��� 1 �� '�������� ���H������� ��� =�1D> ,+� K������� �III�

�,� J� F��� �� G� '����� �� =� =�������� (3��� 7 � 4������ ������ ���������2���� ����� ������� �� >����"������) ������������� +C� ����������� .������� �� 1������ ��� ��������� =�+:::�

�-� K� G�H� ��� ��� =� M�������� =� N� ������ $� .� M��� �� 3� O��(/������J����� ��������� $������.������ >����"����� B����� .����������) ����������� �� +C� ����������� .������� ��1������ ��� ��������� =� +:::�

�5� .� L ���� �� J� L������� (� 1������� �� '�� ��� ������������� =�����) ����� ���� 1������ .������ 3�� � � �� ����H������� ��� �.�2>.��P� K������� +:::�

�<� '� =� 1����� =� �� $��� � �� M� K� =���"��� (D������� .��� 2������ /&������ '��� .����� �� .������� �����������) ������������� ����������� 1��������� �� 1������ J������ >������ �II<

�C� �� .�� � �� �� �� 1 ��� ���� (N����'�� � � 3�� F���'��� ��� .������ /����� ���������) ����������� �� ,6� J����� ���������� 1���������� N��� +::�

Page 22: 8-wide per cycle power - University of Michigantnm.engin.umich.edu/wp-content/uploads/sites/353/... · access latency N-1 access transaction cycles N access data transaction cycles

��

�6� .� 3������ �� K� N���� (�� /� ���� ������ �� 1���� '���=���� ��� >��1 � 1� ���) 3������ D����� 2������� '�� ����D���� I,E5� N��� �II-

�I� $� =� �� D� =� >����� �� =� N� ������ (/����� 1 ������"����� ���� �� 1����������) ����������� �� ,,�� J����� ���������1���������� N��� �II<

��:� �� /� 2���� �� N� =� D���� (���������.�������� ��� ������������� ��������) �/// '�������� �� 1�J �� ��������� 1�������� .������� G��� �5� K�� <� N��� �II<

���� �� /� 2���� �� N� =� D���� (��� �������� ����� �������7' � J�� F�� '�� =�� ���) �/// '�������� �� G2.� .�������G��� ,� K�� +� N��� �II5

��+� L� N�� ���� 2� M����� /� .� ����� �� 3� K���� (� K�� ��������"��� ����� =����=���� ��� J�� 1���������) ������������� J����� ��������� �� '��� �� /���� 1��������� �III

��,� J� F������ �� '� =� ������� (' � .����.��� '��� .��� �������+�:�) �1= .�L�D1$ 1������ ��� �������� K���� G��� +5� K�� ,�N��� �IIC

��-� =� F� M����� �� M� L ���� (�������� /����� J��������=������� 2�������� 1� ��� ����������� �� ����������� .������� ��2�� ����� /���������� �� J������ ������� �IIC

��5� F� L��� ���� �� M� D���� (=������� =������������ ������������) M����� ������� ������ ���� �I66

��<� F ����� (1�������� ����������������� �� �� ���� ��� G2.��) �������� 3������ �I6I

��C� �� F�������� 2� F������ �� L� J� =�� ���� (D�������������� D'2����� =��������) �1= '�������� �� J����� ��������� �� /���������� .������� G��� 5� K�� ,� N��� +:::

��6� 2� F������ �� F�������� /� =���� =� �������� �� =� .������(D�������������� D'2 ����� =����� ��� 1�����������) ������������� � � �:� L���� 2 �� .������� �� G2.�� =�� +:::

��I� .� ' �� ���� L� ' ���������� �� =�� ��� �� 1� L������ (�������� J� � ������ ��� ��� D'�2���� ����� ����������) �//����������� �� 1������� �� J����� '�� ��!���� G��� �-C� K�� -�N��� +:::

�+:� �� F�������� D� 1������� �� /� =���� �� =� �������� (���������"�� D'2 ����� =����� ��� 1���������� .��� =�����) ������������ �� ����������� 1��������� �� 1������������ J������ K�������� �III

Page 23: 8-wide per cycle power - University of Michigantnm.engin.umich.edu/wp-content/uploads/sites/353/... · access latency N-1 access transaction cycles N access data transaction cycles

��

�+�� =� =� M ��� � �� =� �� /������ (/&������ 1������ =����=������� ��� ��� ���������2���� ����� /���������) ����������� ��� � 6� L��� 2 �� .������� �� G2.�� �II6

�++� 1� Q ����� M� D��� �� /� M� 1 ���� (/�������� �� ����� J��������� B���� K���� ����� =����������� ��� ��!���) �/// '��������� �� 1�J �� ��������� 1������� �� .������� G��� �I� K�� ���K������� +:::

�+,� .� L��� 4� K� KH�� (����� =������� ��� $�� �2���� ����� /����������) �/// '�������� �� G2.� .������� G��� 6� K�� �� 4�������� +:::

�+-� �� /� L������ �� 3� N� F�� ���� �� ��� ($�� ���������� =������������� J������) �/// N����� �� .�����.��� 1�������� G��� ,,� K��5� =� �II6