8. メモリIPの実装とパラメータ化 - Intel...8‒4...

EMI_DG_008-5.0

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外部メモリ・インタフェース・ハンドブックVolume 2：デザイン・ガイドライン2012 年 6月

6? 2012?EMI_DG_008-5.0

8. メモリ IP の実装とパラメータ化

この章では、アルテラの IP コアを使い始めやすいために、Altera® IP コアのデザイ

ン・フローの概要について説明します。アルテラの IP ライブラリは、Quartus® II のインストール・プロセスの一部としてインストールされます。ライブラリからどの

ようなアルテラのコアでも選択可能でパラメータ化することができます。アルテラ

では、多種多様なアプリケーションをサポートして、IP コアをカスタマイズできる

統合パラメータ・エディタを提供します。パラメータ値およびオプションのポート

の選択の設定により、パラメータ・エディタを案内します。以下のセクションでは、

一般的なデザイン・フローおよびアルテラの IP コアの使用について説明します。

インストールおよびライセンスアルテラの IP ライブラリは、Quartus II ソフトウェアとともに配布されます。また、

アルテラのウェブサイト（www.altera.co.jp）からダウンロードすることもできます。

図 8–1 に、メモリ IP 付きのメモリ・コントローラをインストールした後のディレク

トリ構造を示します。この場合、<path> が Quartus II ソフトウェアのインストール・

ディレクトリです。Windows でのデフォルトのインストール・ディレクトリは、

c:\altera\<version> です。Linux では、/opt/altera<version> です。

図8‒1. ディレクトリ構造

<path>

ddr_high_perfContains the DDR SDRAM Controller with ALTMEMPHY IP files.

commonContains shared components.

Installation directory.

ipContains the Altera IP Library and third-party IP cores.

alteraContains the Altera IP Library.

ddr2_high_perfContains the DDR2 SDRAM Controller with ALTMEMPHY IP files.

ddr3_high_perfContains the DDR3 SDRAM Controller with ALTMEMPHY IP files.

alt_mem_ifContains the DDR2 or DDR3 SDRAM Controller with UniPHY IP files.

RRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and e U.S. Patent and Trademark Office and in other countries. All other words and logos identified as

e holders as described at www.altera.com/common/legal.html. Altera warrants performance of its with Altera's standard warranty, but reserves the right to make changes to any products and ibility or liability arising out of the application or use of any information, product, or service tera. Altera customers are advised to obtain the latest version of device specifications before relying oducts or services.

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http://www.altera.com/support/devices/reliability/certifications/rel-certifications.html

http://www.altera.com/support/devices/reliability/certifications/rel-certifications.html

8‒2 第 8 章：メモリ IP の実装とパラメータ化インストールおよびライセンス

機能および性能に満足するまで、シミュレーションとハードウェアにおいて IP コア

を評価できます。一部の IP コアが、デザインを生産にデザインをしたいときには、

IP コアのライセンスを購入する必要があります。アルテラの IP コアのライセンス購

入後は、アルテラ・ウェブサイト（アルテラ・ライセンス）ページからライセン

ス・ファイルを要求して、コンピュータにインストールできます。詳しくは、「アルテラ・ソフトウェアのインストールおよびライセンスのマニュアル」を参照してく

ださい。

無償評価版アルテラの OpenCore Plus 評価機能は、DDR、DDR2、および DDR3 SDRAM HPC にのみ

適用されます。OpenCore Plus 評価機能により、以下の処理を実行することができま

す。

■ 作成したシステム内のメガファンクション（アルテラ MegaCore® ファンクション

または AMPPSM メガファンクション）の動作をシミュレーションする。

■ デザインの機能を検証したり、サイズやスピードを迅速かつ簡単に評価したりす

る。

■ MegaCore ファンクションを含むデザインに対し、デバイス・プログラミング・

ファイルを生成する（実行時間に制限のあり）。

■ デバイスをプログラムし、デザインを実機上で検証する。

メガファンクションを製品に組み込む場合にのみ、ライセンスを購入していただく

必要があります。

OpenCore Plus タイム・アウト動作OpenCore Plus ハードウェア評価機能は、以下の 2 種類の動作モードでメガファンク

ションの実機評価をサポートします。

■ Untethered（アンテザード）— デザインは限定時間のみ実行されます。

■ Tethered（テザード）— ボードとホスト・コンピュータ間に接続が必要です。デ

ザイン内のすべてのメガファンクションが Tethered モードをサポートしている場

合、デバイスはより長時間または無制限に動作できます。

最も限定的な評価時間に達すると、デバイス内のすべてのメガファンクションが同

時にタイム・アウトします。デザイン内に複数のメガファンクションがある場合、

特定のメガファンクションのタイムアウト動作は、他のメガファンクションのタイ

ム・アウト動作によってマスクされることがあります。

1 MegaCore ファンクションの場合、アンテザード・タイム・アウトは 1 時間、テザー

ド・タイム・アウト値は無制限です。

ハードウェア評価期限経過後にデザインは動作を停止し、local_ready出力が Lowになります。

外部メモリ・インタフェース・ハンドブック 2012 年 6月 Altera CorporationVolume 2：デザイン・ガイドライン

https://www.altera.com/servlets/myaltera/signin?l=ja

http://www.altera.co.jp/literature/manual/quartus_install_j.pdf

http://www.altera.co.jp/literature/manual/quartus_install_j.pdf

第 8 章：メモリ IP の実装とパラメータ化 8‒3デザイン・フロー

デザイン・フロー以下のいずれかのフローを使用して、ALTMEMPHY IP または UniPHY IP 付きのメモ

リ・コントローラを実装することができます。

■ MegaWizard™ Plug-In Manager フロー

■ SOPC Builder フロー

■ Qsys フロー

図 8–2 に、使用可能なフローを使用して Quartus II ソフトウェアのシステムを構築す

るためのステージを示します。

MegaWizard Plug-In Manager フローは、以下の利点を提供します。

■ IP コア・バリアントをパラメータ化して、既存のデザインにインスタンス化可能

■ 一部の IP コアでは、このフローは完全なデザイン例とテストベンチが生成されま

す。

図8‒2. デザイン・フロー(1)

図 8‒2 の注：(1) アルテラの IP コアは、 Qsys および SOPC Builder のデザイン・フローをサポートする場合と、サポート

しない場合があります。

Select Design Flow

Specify Parameters

Qsys orSOPC Builder

Flow

MegaWizardFlow

Complete SOPC Builder System

Specify Parameters

IP Complete

Add Constraintsand Compile Design

Perform Functional Simulation

Debug Design

Does Simulation Give

Expected Results?

Yes

Optional

2012 年 6月 Altera Corporation 外部メモリ・インタフェース・ハンドブックVolume 2：デザイン・ガイドライン

8‒4 第 8 章：メモリ IP の実装とパラメータ化MegaWizard Plug-In Manager フロー

SOPC Builder フローは、以下の利点を提供します。

■ シミュレーション環境が生成可能。

■ アルテラ提供のカスタム・コンポーネントを組み込むことが可能。

■ Avalon® Memory-Mapped（Avalon-MM）インタフェースを使用することが可能。

SOPC Builder と比較した時 Qsys フローは、以下の利点を提供します。

■ 階層デザインの視覚化を提供。

■ 提供エレメントおよびパイプラインのインタコネクトにより、性能を向上。

■ Quartus II ソフトウェアとの緊密インテグレーションを提供

MegaWizard Plug-In Manager フローMegaWizard Plug-In Manager フローでは、ALTMEMPHY IP または UniPHY IP 付きのメモ

リ・コントローラをカスタマイズし、手動でデザインに組み込むことができます。

パラメータの指定MegaWizard Plug-In Manager フローを使用して、パラメータを指定するには、以下の

ステップに従います。

1. File メニューから New Project Wizard を選択して、Quartus II プロジェクトを作成し

ます。

2. Quartus II ソフトウェアでは、Tools メニューから MegaWizard Plug-in Manager を起

動し、MegaWizard Plug-In Manager インタフェースのプロンプトに従ってカスタム

IP コア・バリエーションを作成または編集します。

3. External Memory フォルダの Installed Plug-Ins リストからメモリ IP 付きのメモリ・

コントローラを選択します。

4. Parameter Settings タブのすべてのページでパラメータを指定します。

f パラメータについて詳しくは、 8–38 ページの「ALTMEMPHY IP 付きのメモ

リ・コントローラのパラメータ化」および 8–57 ページの「UniPHY IP 付き

のメモリ・コントローラのパラメータ化」を参照してください。

1 UniPHY IP コアは、特定のアプリケーション用のプリセットのパラメータを

提供します。プリセットのパラメータを使用する場合、矢印をクリックし

て Presets のリストを展開します。そして、希望のプリセットを選択し、

Apply をクリックします。独自のプリセットを追加および変更することが

できます。独自のカスタム・プリセットを作成、変更、または削除するに

は、Presets リストの New、Update、または Delete をクリックします。

5. IP コアはシミュレーション・モデルを提供する場合、ウィザードで適切なオプ

ションを指定してシミュレーション・モデルを生成します。


第 8 章：メモリ IP の実装とパラメータ化 8‒5MegaWizard Plug-In Manager フロー

1 アルテラの IP は、シミュレーション固有の IP 機能シミュレーション・モデ

ルと暗号化された RTL モデルを含むシミュレーション・モデル、およびプ

レーン・テキスト RTL モデルの様々なをサポートします。これらはすべて

サイクル精度のモデルです。このモデルにより、業界標準の VHDL または

Verilog HDL シミュレータを使用した IP コア・インスタンスの高速機能シ

ミュレーションが可能になります。一部のコアでは、プレーン・テキスト

RTL モデルのみが生成され、そのモデルをシミュレートすることができま

す。

f アルテラ IP コアの機能シミュレーション・モデルについて詳しくは、「Quartus II ハンドブック volume 3」の「Simulating Altera Designs」の章を参

照してください。

c これらのシミュレーション・モデルは、シミュレーションの目的にのみ使

用し、合成やその他の目的には使用しないでください。

6. これらのモデルを合成に使用すると、機能しないデザインが作成されます。この

ステップでは、ALTMEMPHY IP 付きのメモリ・コントローラに適用されます。パ

ラメータ・エディタは、EDA と Summary タブが含まれている場合は、次の手順

に従ってください。

a. 一部サード・パーティ合成ツールでは、詳細なロジックは含まず IP コアの構

造のみを含むネットリストを使用して、IP コアを含むデザインの性能を最適

化することができます。合成ツールおよび IP コアがこの機能をサポートして

いる場合は、Generate netlist をオンにします。

1 VHDL シミュレーション・モデルをターゲットにする場合も、MegaWizard Plug-In Manager は QuartusII 合成用に <variation_name>_alt_mem_phy.v を生成

します。このファイルをシミュレーションに使用しないでください。シ

ミュレーションには、代わりに <variation_name>.vho を使用します。

ALTMEMPHY メガファンクションはファンクション・シミュレーションの

みをサポートします。ALTMEMPHY メガファンクションを使用する時にタ

イミングやゲート・レベルを実行することはできません。

b. 使用可能な場合、Summary タブで、生成するファイルを選択します。グレイ

のチェックマークは、自動的に生成されるファイルを示します。その他の

ファイルはすべてオプションです。

1 ファイルの選択は、IP コアのサポートされている場合は、コアを生成した

後に、生成レポート（<variation name>.html）がプロジェクト・ディレクト

リに表示されます。このファイルには、生成されたファイルに関する情報

が含まれています。

7. 「Finish」ボタンをクリックして、パラメータ・エディタには、IP コアのトップ・

レベルの HDL コード、およびシミュレーションのためのファイルを含むシミュ

レーション・ディレクトリが生成されます。

1 メッセージ・ウィンドウに表示されるすべてのパラメータ化のエラーが修

正されるまで、「Finish」ボタンは使用できない場合があります。


http://www.altera.com/literature/hb/qts/qts_QII53025.pdf

8‒6 第 8 章：メモリ IP の実装とパラメータ化MegaWizard Plug-In Manager フロー

8. .qip ファイルを現行 Quartus II プロジェクトに追加するよう促される場合、Yes を

クリックします。また、Automatically add Quartus II IP Files to all projects をオンに

することもできます。

9. このステップでは、ALTMEMPHY IP 付きのメモリ・コントローラに適用されます。

高性能コントローラ（HPC または HPC II）に対して UniPHY IP を使用している場

合、<variation name>_example_top.v または .vhd ファイルがプロジェクトのトッ

プ・レベル・デザイン・ファイルになるように設定します。

a. File メニューの Open をクリックします。

b. <variation name>_example_top を表示して、Open をクリックします。

c. Project メニューの Set as Top-Level Entity をクリックします。

これにより、カスタム IP コアのインスタンスをデザインに組み込み、シミュレー

ション、およびコンパイルを実行することができます。IP コア・インスタンスをデ

ザインに統合する時に適切なピン・アサインメントを行う必要があります。シミュ

レーションやハードウェアにデザインをマップする準備ができていない間は、トッ

プ・レベルの信号に特定のピン・アサインメントの作成を避けるために、仮想ピン

を作成することができます。

一部の IP コアでは、生成のプロセスは完全なデザイン例を作成します。ハードウェ

ア・テスト用のデザイン例は、<variation_name>_example_design/example_project/ ディレクトリにに置かれています。RTL シミュレーション用のデザイン例は、

<variation_name>_example_design/simulation/ ディレクトリにに置かれています。

1 Quartus II ソフトウェア、特に仮想ピンのことおよび MegaWizard Plug-In Manager につい

て詳しくは、「Quartus II Help」を参照してください。

デザインの制約メモリ IP MegaCore ファンクションを生成した後、Quartus II TimeQuest タイミング・

アナライザを使用してタイミング制約を設定し、タイミング解析を実行する必要が

あります。MegaCore ファンクションを生成する時に、MegaWizard Plug-In Manager は<variation_name>.sdc の Synopsis Design Constraint File (.sdc)、および <variation_name>_pin_assignments.tcl のピン・アサインメント・スクリプトも生成し

ます。.sdc および <variation name>_pin_assignments.tcl のスクリプトの両方は複数の

インスタンスをサポートします。スクリプトは、コアのすべてのインスタンスに対

して繰り返し処理をし、それらのすべてに同じ制約を適用します。タイミング制約

は外部デバイス・データシートから得られ、許容値はボード・レイアウトから得ら

れます。

タイミング制約および解析について詳しくは、「メモリ IP のタイミングの解析」の

章を参照してください。

ピンおよびDQグループ・アサインメントを追加スクリプトの <variation_name>_pin_assignments.tcl は、メモリ IP の I/O 規格および入

力 / 出力終端を設定します。また、このスクリプトは Quartus II Fitter が DQピン・グ

ループを正しく配置できるようにするために、それらのグループを関連付けます。

ピン・アサインメント・スクリプトは、デザインに PLL 基準クロックを作成しませ

ん。MegaCore バリエーションが発生させるサンプル・ドライバおよびテストベンチ

の両方に関する信号にデザインのためにデザインを作成して、ピン・アサインメン

トを供給する必要があります。


http://www.altera.co.jp/literature/hb/external-memory/emi_debug_timing_j.pdf

http://quartushelp.altera.com/current/master.htm#mergedProjects/quartus/gl_quartus_welcome.htm

第 8 章：メモリ IP の実装とパラメータ化 8‒7MegaWizard Plug-In Manager フロー

デザイン例への入力と出力終端、I/O 規格、および DQ グループ・アサインメントを

追加するには、<variation_name>_pin_assignments.tcl を実行します。ピン・アサイン

メント・スクリプトを実行するには、次の手順に従います。

1. Processing メニューの Start をポイントして、Start Analysis and Synthesis をクリッ

クします。

2. Tools メニューの Tcl Scripts をクリックします。

3. pin_assignments.tcl ファイルを指定して、Run をクリックします。

1 PLL 入力基準クロック・ピンは、メモリ・インタフェース I/O と同じ I/O 規格がない場

合、不適合な I/O 規格を同じ I/O バンクに配置されませんので、「no-fit」になること

があります。

1 以前のQuartus IIバージョンからメモリ IPをアップグレードする場合は、次の手順に従

います。

■ UniPHY IP に対しては、最新の Quartus II リビジョンで pin_assignments.tcl を再実行

します。

■ ALTMEMPHY IP に対しては、すべてのメモリではない I/O アサインメント・ロケー

ションを削除し、pin_assignments.tcl スクリプトを実行します。

デザインのコンパイルデザインの制約を行った後、タイミングが満たされているかどうかを確認するため

に、Quartus II ソフトウェアでそのデザインをコンパイルしタイミング・レポートを

生成します。

デザインをコンパイルするには、Processing メニューの Start Compilation をクリック

します。

トップ・レベル・ファイルをコンパイルした後に、RTL シミュレーションを実行す

るか、またはハードウェアのトップ・レベル・ファイルについて確認するように

ターゲットとするアルテラのデバイスにプログラムできます。

f メモリ IP のシミュレーションについて詳しくは、「メモリ IP のシミュレーション」の章を参照してください。


http://www.altera.co.jp/literature/hb/external-memory/emi_debug_verify_j.pdf

8‒8 第 8 章：メモリ IP の実装とパラメータ化SOPC Builder フロー

SOPC Builder フローカスタマイズされた IP コアを含むシステムを構築するため、SOPC Builder を使用す

ることができます。SOPC Builder は他のコンポーネントを簡単に追加し、システムを

迅速に構築することができます。SOPC Builder は自動的にすべての指定されたコン

ポーネントとの相互接続を含む HDL ファイルを生成します。SOPC Builder は変更でき

るデフォルトの接続を定義します。HDL ファイルは、アルテラ・デバイスをプログ

ラミングするための出力ファイルを生成する Quartus II ソフトウェアでコンパイルす

るようになります。

図 8–3 に、SOPC Builder システムの例のブロック図を示します。

f システム・インタコネクト・ファブリックについて詳しくは、「SOPC Builder User Guide」の「System Interconnect Fabric for Memory-Mapped Interfaces」および「System Interconnect Fabric for Streaming Interfaces」の章および「Avalon Interface Specifications」を参照してください。

f SOPC Builder および Quartus II ソフトウェアについて詳しくは、「SOPC Builder User Guide」の「SOPC Builder Features and Building Systems with SOPC Builder」の項および

「Quartus II Help」を参照してください。

パラメータの指定SOPC Builder フローを使用して IP コアのパラメータを指定するには、以下の手順に

従います。

1. File メニューの New Project Wizard を使用して、新規の Quartus II プロジェクトを

作成します。

2. Tools メニューの SOPC Builder をクリックします。

3. 新しいシステムの場合、システム名と言語を指定します。

4. System Contents タブでは、IP コアの名前をダブル・クリックして、システムに追

加します。関連するパラメータ・エディタが表示されます。

図8‒3. SOPC Builder システム

System Interconnect Fabric

Peripheral 1

SOPC Builder System

Altera IP CoreInstance

Peripheral 2 Peripheral 3


http://www.altera.com/literature/manual/mnl_avalon_spec.pdf

http://www.altera.com/literature/ug/ug_sopc_builder.pdf




第 8 章：メモリ IP の実装とパラメータ化 8‒9SOPC Builder フロー

5. パラメータ・エディタで必要なパラメータを指定します。これらのパラメータに

ついて詳しくは、 8–38 ページの「ALTMEMPHY IP 付きのメモリ・コントローラの

パラメータ化」および 8–57 ページの「UniPHY IP 付きのメモリ・コントローラの

パラメータ化」を参照してください。

1 いくつかの IP コアは、特定のアプリケーション用のプリセットのパラメー

タを提供します。プリセットのパラメータを使用する場合、矢印をクリッ

クして Presets のリストを展開します。そして、希望のプリセットを選択

し、「Apply」をクリックします。プリセットの設定を変更するには、テキ

スト・エディタでの<installation directory>/ip/altera/alt_mem_if/alt_mem_if_interfaces/alt_mem_if_<memory_protocol>_emif/alt_mem_if_<memory_protocol>_mem_model.qprs を編集します。

1 これらのコアをパラメータ化する時に、Controller Settings タブの Generate SOPC Builder compatible resets をオンにすることも必要です。

6. Finish をクリックして、IP コアのインスタンスを完了し、システムに追加しま

す。

メッセージ・ウィンドウに表示されるすべてのパラメータ化のエラーが修正される

まで、「Finish」ボタンは使用できない場合があります。

SOPC Builder システムの完了SOPC Builder システムを終了するには、以下のステップに従います。

1. 必要な追加コンポーネントを追加して、パラメータを設定します。一部の IP コ

アは、完全な SOPC Builder システムのデザイン例が含まれています。

2. System Contents タブの接続パネルを使用してコンポーネントを接続します。

3. デフォルトでは、クロック名は表示されません。System Contents タブでは、

Module Name のカラム内にクロック名、および Clock カラム内にクロックを表示

するには、Filters をクリックして Filters のダイログ・ボックスが表示されます。

そして、Filter リストの All をクリックします。

4. Generate をクリックして、システムを生成します。 SOPC Builder はシステムを生成

し、Quartus II コンパイラ内で IP コアまたはシステムを処理するのに必要なアサ

インメントおよび情報が含まれる <system name>.qip を生成します。

5. Quartus II ソフトウェアでは、Add/Remove Files in Project をクリックして、プロ

ジェクトに .qip を追加します。

6. Quartus II ソフトウェアでデザインをコンパイルします。


8‒10 第 8 章：メモリ IP の実装とパラメータ化Qsys システム統合ツールのデザイン・フロー

Qsys システム統合ツールのデザイン・フローQsys システム統合ツールは、カスタマイズされた IP コアを含むシステムを構築する

ために使用することができます。他のコンポーネントを簡単に追加して、Qsys シス

テムを迅速に作成することができます。Qsys は自動的にすべての指定されたコン

ポーネントとの相互接続を含む HDL ファイルを生成します。Qsys では、接続を指定

します。HDL ファイルは、そのまま Quartus II ソフトウェアでコンパイルする準備が

でき、アルテラ・デバイスをプログラミングするための出力ファイルを生成します。 Qsys は、システムを構成する IP コア用の Verilog HDL シミュレーション・モデルを生

成します。

図 8–4 に、Qsys システムの例の上位レベルブロック図を示します。

f Qsys システムのインタコネクトについて詳しくは、「Quartus II ハンドブック volume 1」の「Qsys インタコネクト」の章、および「Avalon Interface Specifications」を参照して

ください。

f Qsys ツールおよび Quartus II ソフトウェアについて詳しくは、「Quartus II ハンドブック volume 1」の「System Design with Qsys」の項および「Quartus II Help」を参照してくだ

さい。

パラメータの指定Qsys フローを使用して IP コアのパラメータを指定するには、以下の手順に従いま

す。

1. File メニューの New Project Wizard を使用して、新規の Quartus II プロジェクトを

作成します。

2. Tools メニューの Qsys をクリックします。

3. Component Library ウィンドウでは、IP コアの名前をダブル・クリックして、シス

テムに追加します。関連するパラメータ・エディタが表示されます。

図8‒4. Qsys システムの例

DDR3SDRAM

Ethernet Subsystem

Ethernet

Embedded Cntl

PCI ExpressSubsystem

Qsys SystemPCIe to Ethernet Bridge

PCIe

CSRMemMstr

MemSlave

PHYCntl

MemMstr

CSR

DDR3 SDRAM

Controller


http://www.altera.co.jp/literature/hb/qts/qsys_section.pdf

http://www.altera.co.jp/literature/hb/qts/qsys_interconnect_j.pdf

http://www.altera.com/literature/manual/mnl_avalon_spec.pdf

第 8 章：メモリ IP の実装とパラメータ化 8‒11Qsys システム統合ツールのデザイン・フロー

f Qsys ツールのすべてのタブでは、必要なパラメータを指定します。これら

のパラメータについて詳しくは、 8–38 ページの「ALTMEMPHY IP 付きのメ

モリ・コントローラのパラメータ化」および 8–57 ページの「UniPHY IP 付

きのメモリ・コントローラのパラメータ化」を参照してください。

1 デザインは外部メモリ・インタフェース IP コアが含まれている場合、これ

らのコアをパラメータ化する時に、Controller Settings タブの Generate power-of-2 bus widths for SOPC Builder をオンにする必要があります。

1 いくつかの IP コアは、特定のアプリケーション用のプリセットのパラメー

タを提供します。プリセットのパラメータを使用する場合、矢印をクリッ

クして Presets のリストを展開します。そして、希望のプリセットを選択

し、「Apply」をクリックします。プリセットの設定を変更するには、テキ

スト・エディタでの<installation directory>/ip/altera/alt_mem_if/alt_mem_if/alt_mem_if_interfaces<memory_protocol>_emif/alt_mem_if_<memory_protocol>_mem_model.qprs ファイルを編集します。

4. Finish をクリックして、 IP コアのインスタンスを完了し、それをシステムに追加

します。

1 メッセージ・ウィンドウに表示されるすべてのパラメータ化のエラーが修

正されるまで、「Finish」ボタンは使用できない場合があります。

Qsys システムの完了Qsys システムを終了するには、以下のステップに従います。

1. 必要な追加コンポーネントを追加して、パラメータを設定します。

2. System Contents タブの接続パネルを使用してコンポーネントを接続します。

3. Export カラムでは、トップ・レベルの Qsys システム・ポート存在する必要がある

すべての接続の名前を入力します。

4. Qsys システムをシミュレーションする場合、Generation タブで、すべてのエクス

ポートされたインタフェースに接続されている BFM とテスト・ベンチを作成する

ために、Create testbench Qsys system to Standard, BFMs for standard Avalon interfacesを選択してください。また、BFM だけのクロックの駆動とリセット・インタ

フェースのテスト・ベンチを作成するために、 Simple、 BFMs for clocks and resetsを選択します。

5. 同時にテスト・ベンチの Qsys システム用のシミュレーション・モデルを生成す

るには、Verilog または VHDL に Create testbench simulation model を設定します。

そのシミュレーション・モデルを生成する前に、生成されたテスト・ベンチ・シ

ステムを表示または変更するには、None のオプションに設定します。

6. システムは、Quartus II プロジェクトの一部でなく、合成レジスタ転送言語（RTL）または上位レベルのハードウェア記述言語（HDL）ファイルを生成する場合は、

Create HDL design files for synthesis をオンにします。

7. Generate をクリックして、システムを生成します。 Qsys はシステムを生成し、

Quartus II コンパイラ内で IP コアまたはシステムを処理するのに必要なアサイン

メントおよび情報が含まれる <system name>.qip を生成します。


8‒12 第 8 章：メモリ IP の実装とパラメータ化Qsys および SOPC Builder のインタフェース

8. Quartus II ソフトウェアでは、 Add/Remove Files in Project をクリックしてプロジェ

クトに .qip を追加します。

9. Quartus II ソフトウェアでプロジェクトをコンパイルします。

1 memory および oct はトップ・レベル RTL ファイルにエクスポートされていることを確

認すには、System Contents タブの「Export」カラムにこれらのインタフェースの名前

を変更したり、削除したりしないように注意してください。

Qsys および SOPC Builder のインタフェース表 8–1 および表 8–2 には、Qsys および SOPC Builder での各インタフェースに使用可

能な UniPHY 信号付きの DDR2 および DDR3 SDRAM を示します。また、これらのイン

タフェースを接続する方法についての説明とガイダンスを提供します。

表8‒1. UniPHY インタフェース付きの DDR2 SDRAM コントローラ ( その１ )

インタフェースの信号インタフェース・タイプ説明 / 接続する方法

pll_ref_clk インタフェース

pll_ref_clk クロック入力 PLL 基準クロック入力。

global_reset インタフェース

global_reset_n リセット入力PLL および PHY のすべてのロジックの非同期グローバル・リセット。

soft_reset インタフェース

soft_reset_n リセット入力非同期リセット入力。PHY が使用する PLL でなく、PHY をリセットします。

afi_reset インタフェース

afi_reset_n リセット出力（PLL マスタ / 共用なし）

インタフェースが PLL マスタまたは共用なしのモードである場合、このインタフェースは AFI インタフェースの非同期リセット出力になります。 PLL がロックを失う時、または PHY がリセットされる時に、コントローラはこのインタフェースをアサートします。

afi_reset_in インタフェース

afi_reset_n リセット入力（PLL スレーブ）

インタフェースが PLL スレーブ・モードである場合、このインタフェースでは、PLL マスタ・モードで同じ構成されたメモリ・インタフェースのafi_reset出力に接続する必要があるリセット入力です。

afi_clk インタフェース

afi_clk クロック出力（PLL マスタ / 共用なし）

この AFI インタフェース・クロックは、メモリ・インタフェースのパラメータ化に基づいて、フル・レートまたはハーフ・レートのメモリ・クロック周波数にすることができます。

インタフェースが PLL マスタまたは共用なしのモードである場合、このインタフェースはクロック出力になります。


第 8 章：メモリ IP の実装とパラメータ化 8‒13Qsys および SOPC Builder のインタフェース

afi_clk_in インタフェース

afi_clk クロック入力（PLL スレーブ）


インタフェースが PLL スレーブ・モードである場合、この afi_clk 入力は、PLL マスタ・モードで同じ構成されたメモリ・インタフェースのafi_clk出力に接続する必要があります。

afi_half_clk インタフェース

afi_half_clk クロック出力（PLL マスタ / 共用なし）

AFI ハーフ・クロックは、afi_clk の周波数の半分です。


afi_half_clk_in インタフェース

afi_half_clk クロック入力（PLL スレーブ）


インタフェースが PLL スレーブ・モードである場合、このクロック入力は、PLL マスタ・モードで同じ構成されたメモリ・インタフェースのafi_half_clk出力に接続する必要があります。

memory インタフェース

mem_a

コンジットPHY およびメモリ・デバイス間のインタフェース信号。

mem_ba

mem_ck

mem_ck_n

mem_cke

mem_cs_n

mem_dm

mem_ras_n

mem_cas_n

mem_we_n

mem_dq

mem_dqs

mem_dqs_n

mem_odt

mem_ac_parity

mem_err_out_n

mem_parity_error_n

表8‒1. UniPHY インタフェース付きの DDR2 SDRAM コントローラ ( その２ )




avl インタフェース

avl_ready

Avalon-MM スレーブメモリ・インタフェースおよびユーザー・ロジック間の Avalon-MM インタフェース信号。

avl_burst_begin

avl_addr

avl_rdata_valid

avl_rdata

avl_wdata

avl_be

avl_read_req

avl_write_req

avl_size

status インタフェース

local_init_done

コンジットメモリ・インタフェースのステータス信号。local_cal_success

local_cal_fail

oct インタフェース

rup (Stratix® III/IV, Arria® II GZ)

コンジット rup/rdn または rzqin の OCT 基準抵抗ピン。rdn (Stratix III/IV, Arria II GZ)

rzq (Stratix V)

local_powerdown インタフェース

local_powerdn_ack コンジットこのコントローラのパワーダウン・インタフェースは、Enable Auto Powerdown をオンにする時にのみイネーブルされます。

pll_sharing インタフェース

pll_mem_clk

コンジット

PLL マスタを PLL スレーブに接続するための PLL共用のインタフェース信号です。このインタフェースは、PLL sharing mode をマスタまたはスレーブに設定する時にイネーブルされます。

pll_write_clk

pll_addr_cmd_clk

pll_locked

pll_avl_clk

pll_config_clk

pll_hr_clk

pll_p2c_read_clk

pll_c2p_write_clk

pll_dr_clk

dll_sharing インタフェース

dll_delayctrl コンジット

DLL マスタを DLL スレーブに接続するための DLL共用インタフェースです。このインタフェースは、 DLL sharing mode をマスタまたはスレーブに設定する時にイネーブルされます。

表8‒1. UniPHY インタフェース付きの DDR2 SDRAM コントローラ ( その３ )




oct_sharing インタフェース

seriesterminationcontrol

コンジット

OCT マスタを OCT スレーブに接続するための OCT共用インタフェースです。このインタフェースは、 OCT sharing mode をマスタまたはスレーブに設定する時にイネーブルされます。

parallelterminationcontrol

hcx_dll_reconfig インタフェース

dll_offset_ctrl_addnsub

コンジット

この DLL リコンフィギュレーション・インタフェースは、 HardCopy Compatibility Mode をオンにする時にイネーブルされます。

DLL リコンフィギュレーションをイネーブルにするには、ユーザーが作成したカスタム・ロジックにこのインタフェースを接続することができます。

dll_offset_ctrl_offset

dll_offset_ctrl_addnsub (1)

dll_offset_ctrl_offset (1)

dll_offset_ctrl_offsetctrlout (1)

dll_offset_ctrl_b_offsetctrlout (1)

hcx_pll_reconfig インタフェース

configupdate

コンジット

この PLL リコンフィギュレーション・インタフェースは、 HardCopy Compatibility Mode をオンにする時にイネーブルされます。

PLL リコンフィギュレーションをイネーブルにするには、ユーザーが作成したカスタム・ロジックにこのインタフェースを接続することができます。

phasecounterselect

phasestep

phaseupdown

scanclk

scanclkena

scandata

phasedone

scandataout

scandone

hcx_rom_reconfig インタフェース

hc_rom_config_clock

コンジット

この ROM ローダ・インタフェースは、HardCopy Compatibility Mode をオンにする時にイネーブルされます。

シーケンサ ROM の負荷を制御するために、ユーザーが作成したカスタム・ロジックにこのインタフェースを接続することができます。

hc_rom_conig_datain

hc_rom_config_rom_data_ready

hc_rom_config_init

hc_rom_config_init_busy

hc_rom_config_rom_rden

hc_rom_config_rom_address

autoprecharge_req インタフェース

local_autopch_req コンジット

カスタム・コントロール・ブロックに接続するためのプリチャージ・インタフェースです。このインタフェースは、Auto-precharge Control をオンにする時にイネーブルされます。

user_refresh インタフェース

local_refresh_req

コンジット

カスタム・コントロール・ブロックに接続するためのユーザー・リフレッシュ・インタフェースです。このインタフェースは、User Auto-Refresh Control をオンにする時にイネーブルされます。

local_refresh_chip

local_refresh_ack

表8‒1. UniPHY インタフェース付きの DDR2 SDRAM コントローラ ( その４ )




self_refresh インタフェース

local_self_rfsh_req

コンジット

カスタム・コントロール・ブロックに接続するためのセルフ・リフレッシュ・インタフェースです。このインタフェースは、Self-refresh Control をオンにする時にイネーブルされます。

local_self_rfsh_chip

local_self_rfsh_ack

ecc_interrupt インタフェース

ecc_interrupt コンジット

カスタム・コントロール・ブロックに接続するための ECC 割り込み信号です。このインタフェースは、Error Detection and Correction Logic をオンにする時にイネーブルされます。

csr インタフェース

csr_write_req

Avalon-MM スレーブ

Avalon_MM マスタに接続するためのメモリ・インタフェース用のコンフィギュレーションおよびステータス・レジスタ信号です。このインタフェースは、Configuration and Status Register をオンにする時にイネーブルされます。

csr_read_req

csr_waitrequest

csr_addr

csr_be

csr_wdata

csr_rdata

csr_rdata_valid

表8‒1 の注：(1) 信号は、DLL マスタ・モードでのみ使用できます。

表8‒1. UniPHY インタフェース付きの DDR2 SDRAM コントローラ ( その５ )


表8‒2. UniPHY インタフェース付きの DDR3 SDRAM コントローラ ( その１ )

インタフェースでの信号インタフェース・タイプ説明 / 接続する方法




global_reset_n リセット入力PLL および PHY のすべてのロジックの非同期グローバル・リセット。





インタフェースが PLL マスタまたは共用なしのモードである場合、このインタフェースは AFI インタフェースの非同期リセット出力になります。PLL がロックを失う時、または PHY がリセットされる時に、コントローラはこのインタフェースをアサートします。





インタフェースが PLL スレーブ・モードである場合、このインタフェースでは、PLL マスタ・モードで同じ構成されたメモリ・インタフェースのafi_reset 出力に接続する必要があるリセット入力です。








インタフェースが PLL スレーブ・モードである場合、このクロック入力は、PLL マスタ・モードで同じ構成されたメモリ・インタフェースのafi_clk 出力に接続する必要があります。








インタフェースが PLL スレーブ・モードである場合、この afi_half_clk 入力は、PLL マスタ・モードで同じ構成されたメモリ・インタフェースの afi_half_clk 出力に接続する必要があります。

表8‒2. UniPHY インタフェース付きの DDR3 SDRAM コントローラ ( その２ )





mem_a


mem_ba

mem_ck

mem_ck_n

mem_cke

mem_cs_n

mem_dm

mem_ras_n

mem_cas_n

mem_we_n

mem_dq

mem_dqs

mem_dqs_n

mem_odt

mem_reset_n

mem_ac_parity

mem_err_out_n

mem_parity_error_n


avl_ready


avl_burst_begin

avl_addr

avl_rdata_valid

avl_rdata

avl_wdata

avl_be

avl_read_req

avl_write_req

avl_size


local_init_done


local_cal_fail


rup (Stratix III/IV, Arria II GZ)

コンジット rup/rdnまたは rzqin の OCT 基準抵抗ピン。rdn (Stratix III/IV, Arria II GZ)

rzq (Stratix V)

表8‒2. UniPHY インタフェース付きの DDR3 SDRAM コントローラ ( その３ )




local_powerdown インタフェース

local_powerdn_ack コンジットこのコントローラのパワーダウン・インタフェースは、Enable Auto Power Down をオンにする時にのみイネーブルされます。


pll_mem_clk

コンジット


pll_write_clk

pll_addr_cmd_clk

pll_locked

pll_avl_clk

pll_config_clk

pll_hr_clk

pll_p2c_read_clk

pll_c2p_write_clk

pll_dr_clk






コンジット





コンジット








表8‒2. UniPHY インタフェース付きの DDR3 SDRAM コントローラ ( その４ )





configupdate

コンジット



phasecounterselect

phasestep

phaseupdown

scanclk

scanclkena

scandata

phasedone

scandataout

scandone


hc_rom_config_clock

コンジット


シーケンサ ROM の負荷を制御するためにユーザーが作成したカスタム・ロジックにこのインタフェースを接続することができます。

hc_rom_conig_datain


hc_rom_config_init




autoprecharge_req インタフェース

local_autopch_req コンジット

カスタム・コントロール・ブロックの接続用のプリチャージ・インタフェースです。このインタフェースは、Auto-precharge Control をオンにする時にイネーブルされます。


local_refresh_req

コンジット

カスタム・コントロール・ブロックに接続するためのユーザー・リフレッシュ・インタフェースです。このインタフェースは、User Auto-Refresh Control をオンにする時にイネーブルされます。

local_refresh_chip

local_refresh_ack

self_refresh インタフェース

local_self_rfsh_req

コンジット

カスタム・コントロール・ブロックに接続するためのセルフ・リフレッシュ・インタフェースです。このインタフェースは、Self-refresh Controlをオンにする時にイネーブルされます。

local_self_rfsh_chip

local_self_rfsh_ack

ecc_interrupt インタフェース

ecc_interrupt コンジット

カスタム・コントロール・ブロックに接続するための ECC 割り込み信号です。このインタフェースは、Error Detection and Correction Logic をオンにする時にイネーブルされます。

表8‒2. UniPHY インタフェース付きの DDR3 SDRAM コントローラ ( その５ )




表 8–3 に、 Qsys および SOPC Builderでの各インタフェースに使用可能な QDR IIおよび

QDR II+ SRAM 信号を示します。また、これらのインタフェースを接続する方法につ

いての説明とガイダンスを提供します。

csr インタフェース

csr_write_req

Avalon-MM スレーブ

Avalon_MM マスタに接続するためのメモリ・インタフェース用のコンフィギュレーションおよびステータス・レジスタ信号です。このインタフェースは、Configuration and Status Register をオンにする時にイネーブルされます。

csr_read_req

csr_waitrequest

csr_addr

csr_be

csr_wdata

csr_rdata

csr_rdata_valid


表8‒2. UniPHY インタフェース付きの DDR3 SDRAM コントローラ ( その６ )


表8‒3. UniPHY インタフェース付きのQDR II および QDR II+ SRAMコントローラ ( その１ )





global_reset_n リセット入力PLL および PHY のすべてのロジックのアクティブLow グローバル・リセット。


















インタフェースが PLL スレーブ・モードである場合、このクロック入力は、PLL マスタ・モードで同じ構成されたメモリ・インタフェースのafi_clk 出力に接続する必要があります。








インタフェースが PLL スレーブ・モードである場合、この afi_half_clk 入力は、PLL マスタ・モードで同じ構成されたメモリ・インタフェースの afi_half_clk 出力に接続する必要があります。

表8‒3. UniPHY インタフェース付きのQDR II および QDR II+ SRAMコントローラ ( その２ )





mem_a


mem_cqn

mem_bws_n

mem_cq

mem_d

mem_k

mem_k_n

mem_q

mem_wps_n

mem_rps_n

mem_doff_n

avl_r インタフェース

avl_r_read_req


avl_r_ready

avl_r_addr

avl_r_size

avl_r_rdata_valid

avl_r_rdata

avl_w インタフェース

avl_w_write_req

Avalon-MM スレーブライト・リクエストにおけるメモリ・インタフェースおよびユーザー・ロジック間の Avalon-MM インタフェース信号。

avl_w_ready

avl_w_addr

avl_w_size

avl_w_wdata

avl_w_be


local_init_done


local_cal_fail


rup (Stratix III/IV, Arria II GZ, Arria II GX)

コンジット rup/rdn または rzqin の OCT 基準抵抗ピン。rdn (Stratix III/IV, Arria II GZ, Arria II GX)

rzq (Stratix V)

表8‒3. UniPHY インタフェース付きのQDR II および QDR II+ SRAMコントローラ ( その３ )





pll_mem_clk

コンジット


pll_write_clk

pll_addr_cmd_clk

pll_locked

pll_avl_clk

pll_config_clk

pll_hr_clk

pll_p2c_read_clk

pll_c2p_write_clk

pll_dr_clk





seriesterminationcontrol(Stratix III/IV/V, Arria II GZ)

コンジット


parallelterminationcontrol (Stratix III/IV/V, Arria II GZ)

terminationcontrol (Arria II GX)

hcx_dll_reconfig


コンジット








hcx_pll_reconfig

configupdate

コンジット



phasecounterselect

phasestep

phaseupdown

scanclk

scanclkena

scandata

phasedone

scandataout

scandone

表8‒3. UniPHY インタフェース付きのQDR II および QDR II+ SRAMコントローラ ( その４ )




表 8–4 に、 Qsys および SOPC Builder での各インタフェースに使用可能な RLDRAM II 信号を示します。また、これらのインタフェースの接続方法についての説明とガイダ

ンスを提供します。

hcx_rom_reconfig

hc_rom_config_clock

コンジット



hc_rom_config_datain


hc_rom_config_init





表8‒3. UniPHY インタフェース付きのQDR II および QDR II+ SRAMコントローラ ( その５ )


表8‒4. UniPHY インタフェース付きの RLDRAM II コントローラ ( その１ )

インタフェース名インタフェース・タイプ説明




global_reset_n リセット入力PLL および PHY のすべてのロジックのアクティブLow グローバル・リセット。




afi_reset_n リセット出力（PLL マスタ/ 共用なし）








afi_clk クロック出力（PLL マスタ/ 共用なし）






インタフェースが PLL スレーブ・モードである場合、この afi_clk入力は、PLL マスタ・モードで同じ構成されたメモリ・インタフェースのafi_clk 出力に接続する必要があります。


afi_half_clk クロック出力（PLL マスタ/ 共用なし）






インタフェースが PLL スレーブ・モードである場合、この afi_half_clk入力は、PLL マスタ・モードで同じ構成されたメモリ・インタフェースの afi_half_clk 出力に接続する必要があります。

表8‒4. UniPHY インタフェース付きの RLDRAM II コントローラ ( その２ )





mem_a


mem_ba

mem_ck

mem_ck_n

mem_cs_n

mem_dk

mem_dk_n

mem_dm

mem_dq

mem_qk

mem_qk_n

mem_ref_n

mem_we_n


avl_size

Avalom-MM スレーブメモリ・インタフェースおよびユーザー・ロジック間の Avalon-MM インタフェース信号。

avl_wdata

avl_rdata_valid

avl_rdata

avl_ready

avl_write_req

avl_read_req

avl_addr


local_init_done


local_cal_fail


rup (Stratix III/IV, Arria II GZ)

コンジット rup/rdn または rzqinの OCT 基準抵抗ピン。 rdn (Stratix III/IV, Arria II GZ)

rzq (Stratix V)

表8‒4. UniPHY インタフェース付きの RLDRAM II コントローラ ( その３ )





pll_mem_clk

コンジット


pll_write_clk

pll_addr_cmd_clk

pll_locked

pll_avl_clk

pll_config_clk

pll_hr_clk

pll_p2c_read_clk

pll_c2p_write_clk

pll_dr_clk






コンジット





コンジット







dll_offset_ctrl_b_offsetctrlout (1

)


configupdate

コンジット



phasecounterselect

phasestep

phaseupdown

scanclk

scanclkena

scandata

phasedone

scandataout

scandone

表8‒4. UniPHY インタフェース付きの RLDRAM II コントローラ ( その４ )



第 8 章：メモリ IP の実装とパラメータ化 8‒29生成されるファイル

生成されるファイルIP 生成フローが完了した後、プロジェクト・ディレクトリに生成されたファイルが

作成されます。IP をパラメータ化と生成するために使用するツールに応じて、作成

されたディレクトリ構造は多少異なります。

1 PLLパラメタは生成時に <variation_name>_parameters.tclで静的に定義されます。PLLパラメータを変更するとき、タイミング制約およびタイミング・レポートを確実にす

るために、このファイルに PLL パラメータへのそれらの変化を適用してください。


hc_rom_config_clock

コンジット



hc_rom_config_datain


hc_rom_config_init



hc_rom_config_rom_adress

parity_error_interrupt インタフェース

parity_error コンジット

カスタム・コントロール・ブロックに接続するためのパリティ・エラー割り込みのコンジットです。このインタフェースは、Enable Error Detection Parity をオンにする時にイネーブルされます。


ref_req

コンジット

カスタム・コントロール・ブロックに接続するためのユーザー・リフレッシュ・インタフェースです。このインタフェースは、Enable User Refreshをオンにする時にイネーブルされます。

ref_ba

ref_ack

reserved インタフェース

reserved コンジットNios® II ベースのシーケンサを選択すると、特定のピン・コンフィギュレーションに必要なインタフェースを予約されます。


表8‒4. UniPHY インタフェース付きの RLDRAM II コントローラ ( その５ )



8‒30 第 8 章：メモリ IP の実装とパラメータ化生成されるファイル

次の項では、ALTMEMPHY および UniPHY IP の生成されるファイルを示します。

ALTMEMPHY IP 付きのメモリ・コントローラの生成されるファイル表 8–5 に、MegaWizard Plug-In Manager を使用して ALTMEMPHY 生成ファイルとキー・

ファイルを示します。

表8‒5. ALTMEMPHY の生成されるファイル ( その１ )

ファイル名説明

alt_mem_phy_defines.vインタフェースで使用される定数が含まれています。このファイルは、MegaWizard Plug-In Manager で選択した言語にかかわらず、Verilog HDL 形式にあります。

<variation_name>.ppf ALTMEMPHY バリエーションの Pin Planner ファイルです。

<variation_name>.qipこのメガファンクションに関連つけるファイルを含めて、ALTMEMPHY バリエーションの Quartus II IP ファイルです。

<variation_name>.v/.vhdALTMEMPHY バリエーションのトップ・レベル・ファイルであり、MegaWizard Plug-In Manager で選択した言語に応じて生成されます。

<variation_name>.vho VHDL 用の機能シミュレーション・モデルが含まれています。

<variation_name>_alt_mem_phy_seq_wrapper.vo/.vhoシミュレーション用のラッパー・ファイルです。これは、シーケンサ・ファイルを呼び出し、MegaWizard Plug-In Manager で選択した言語に応じて作成されます。

<variation_name>.html メガファンクションで作成されたトップ・レベル・ファイルと使用されたポートを示します。

<variation_name>_alt_mem_phy_seq_wrapper.v/.vhd コンパイル用のラッパー・ファイルです。これは、シーケンサ・ファイルを呼び出し、MegaWizard Plug-In Manager で選択した言語に応じて作成されます。

<variation_name>_alt_mem_phy_seq.vhd

キャリブレーション中に使用されるシーケンサが含まれています。このファイルは、MegaWizard Plug-In Managerで選択した言語にかかわらず、Verilog HDL 形式にあります。

<variation_name>_alt_mem_phy.v

シーケンサを除き、ALTMEMPHY バリエーションのすべてのモジュールが含まれています。このファイルは、MegaWizard Plug-In Manager で選択した言語にかかわらず、常に Verilog HDL 言語にあります。 The <variation_name>_alt_mem_phy_seq.vhd には、DDR3 SDRAM シーケンサが含まれています。

<variation name>_alt_mem_phy_pll_<device>.ppf この XML ファイルは、Quartus II Pin Planner に対するMegaCore ピン属性を記述しています。

<variation_name>_alt_mem_phy_pll.v/.vhdALTMEMPHY バリエーション用の PLL メガファンクション・ファイルです。このファイルは、 MegaWizard Plug-In Manager で選択した言語に応じて生成されます。

<variation_name>_alt_mem_phy_delay.vhdシミュレーションの遅延モジュールが含まれています。このファイルは、 MegaWizard Plug-In Manager 出力ファイルで VHDL の言語として選択した場合のみ生成されます。

<variation_name>_alt_mem_phy_dq_dqs.vhd or .vDQ/DQS I/O Atom インタコネクトとインスタンスが含まれている生成されたファイルです。Arria II GX デバイスをターゲットする時にのみ生成されます。



<variation_name>_alt_mem_phy_dq_dqs_clearbox.txt

この指定ファイルは、クリア・ボックスを使用して<variation_name>_alt_mem_phy_dq_dqs ファイルを生成します。Arria II GX デバイスをターゲットする時にのみ生成されます。

<variation_name>_alt_mem_phy_pll.qip

ALTMEMPHY バリエーションで使用される PLL のQuartus II IP ファイルです。このファイルは、このメガファンクションに関連付けるファイルが含まれています。

<variation_name>_alt_mem_phy_pll_bb.v/.cmpALTMEMPHY バリエーションで使用される PLL のブラック・ボックス・ファイルです。一般的に、このファイルは使用されていません。

<variation_name>_alt_mem_phy_reconfig.qip

PLL リコンフィギュレーション・ブロックの Quartus II IPファイルです。Arria GX、HardCopy® II、Stratix II、およびStratix II GX デバイスをターゲットする時のみ生成されます。

<variation_name>_alt_mem_phy_reconfig.v/.vhdPLL リコンフィギュレーション・ブロック・モジュールです。Arria GX、HardCopy II、Stratix II、および Stratix II GXデバイスをターゲットする時のみ生成されます。

<variation_name>_alt_mem_phy_reconfig_bb.v/cmp

PLL リコンフィギュレーション・ブロックのブラック・ボックス・ファイルです。Arria GX、HardCopy II、Stratix II、および Stratix II GX デバイスをターゲットする時のみ生成されます。

<variation_name>_bb.v/.cmpALTMEMPHY バリエーションのブラック・ボックス・ファイルであり、Verilog HDL または VHDL 言語のいずれかを使用するによって異なります。

<variation_name>_ddr_pins.tcl<variation_name>_ddr_timing.sdc および<variation_name>_report_timing.tcl ファイルで使用されている手順が含まれています。

<variation_name>_pin_assignments.tcl

ALTMEMPHY の I/O 規格、ドライブ強度、出力イネーブル・グループ、DQ/DQS グループ、および終端アサインメントが含まれています。トップ・レベル・デザインのピン名がデフォルト・ピン名またはプリフィック・バージョンと一致しない場合、このファイルのアサインメントを編集してください。

<variation_name>_ddr_timing.sdc ALTMEMPHY バリエーションのタイミング制約が含まれています。

<variation_name>_report_timing.tcl コンパイル時に ALTMEMPHY バリエーションのタイミングを報告するスクリプトです。

表8‒5. ALTMEMPHY の生成されるファイル ( その２ )




表 8–6 に、 <variation_name>_alt_mem_phy.v/.vhd ファイルでインスタンス化されるモ

ジュールを示します。特定の ALTMEMPHY バリエーションは、指定されたメモリ規格

に応じて、モジュールのいずれかを使用するまたは使用しない場合があります。

表 8–7 に、プロジェクト・ディレクトリにある HPC II によって生成された追加の

ファイルを示します。

表8‒6. <variation_name>_alt_mem_phy.v ファイルのモジュール

モジュール名使用方法説明<variation_name>_alt_mem_phy_addr_cmd

すべての ALTMEMPHY バリエーション

アドレスとコマンド構造を生成します。

<variation_name>_alt_mem_phy_clk_reset


PLL、DLL、およびリセット・ロジックをインスタンス化します。

<variation_name>_alt_mem_phy_dp_io


DQ、DQS、DM、および QVLD I/O ピンを生成します。

<variation_name>_alt_mem_phy_mimic

DDR2/DDR SDRAM ALTMEMPHYバリエーション

DDR および DDR2 SDRAM PHY IP の VT トラッキング・メカニズムを作成します。

<variation_name>_alt_mem_phy_oct_delay

ダイナミック OCT がイネーブルされる時の DDR2/DDR SDRAM ALTMEMPHY バリエーション

OCT 信号の適切な遅延と期間を生成します。

<variation_name>_alt_mem_phy_postamble


DDR および DDR2 SDRAM PHY IP のポストアンブル・イネーブルとディセーブルの手法を生成します。

<variation_name>_alt_mem_phy_read_dp

すべての ALTMEMPHY バリエーション（Stratix III またはStratix IV デバイスの未使用）

リード・パス FIFO バッファを介して I/O からリード・データを受け取り、再同期クロックから PHY クロックに移行します。

<variation_name>_alt_mem_phy_read_dp_group

DDR2/DDR SDRAM ALTMEMPHYバリエーション（Stratix III および Stratix IV デバイスのみ）

<variation_name>_alt_mem_phy_read_dp あたりの DQS グループ・バージョン

<variation_name>_alt_mem_phy_rdata_valid


シーケンサとコントローラへのリード・データ有効信号を生成します。

<variation_name>_alt_mem_phy_seq_wrapper

ALTMEMPHY バリエーションDDR および DDR2 SDRAM のシーケンサを生成します。

<variation_name>_alt_mem_phy_write_dp

ALTMEMPHY バリエーションデータの逆多重化はハーフ・レートからフル・レート DDR データに生成します。

<variation_name>_alt_mem_phy_write_dp_fr


<variation_name>_alt_mem_phy_write_dp のフル・レート・バージョンです。

表8‒7. 生成されたコントローラのファイル ( その１ )


alt_mem_ddrx_addr_cmd.v メモリ・アドレスおよびコマンド信号に内部プロトコルに関連する信号をデコードします。

alt_mem_ddrx_addr_cmd_wrap.v alt_mem_ddrx_addr_cmd.v ファイルをインスタンス化するラッパー。

alt_mem_ddrx_ddr2_odt_gen.v DDR2 メモリ・インタフェース用の On-Die Termination（ODT）コントロール信号を生成します。

alt_mem_ddrx_ddr3_odt_gen.v DDR3 メモリ・インタフェースの ODT コントロール信号を生成します。



alt_mem_ddrx_odt_gen.valt_mem_ddrx_ddr2_odt_gen.v および alt_mem_ddrx_ddr3_odt_gen.v をインスタンス化するラッパーです。また、このファイルは ODT のアドレス指定手法も制御します。

alt_mem_ddrx_rdwr_data_tmg.v メモリ・データ信号に内部データ・バーストに関連する信号をデコードします。

alt_mem_ddrx_arbiter.v 特定手法に応じて実行コマンドを決定するロジックが含まれています。

alt_mem_ddrx_burst_gen.v 内部 DRAM に考慮したコマンドを AFI 信号に変換します。

alt_mem_ddrx_cmd_gen.v ユーザー・リクエストを DRAM に考慮したコマンドに変換します。

alt_mem_ddrx_csr.v コンフィギュレーション・レジスタが含まれています。

alt_mem_ddrx_buffer.v ローカル・データ用のバッファが含まれています。

alt_mem_ddrx_buffer_manager.v バッファの割り当てを管理します。

alt_mem_ddrx_burst_tracking.v ローカル・バースト・コマンドあたりに受信したデータを管理します。

alt_mem_ddrx_dataid_manager.v バッファに格納されるデータに関連付ける ID を管理します。

alt_mem_ddrx_fifo.vリンクを作成するために、ローカル・データを格納するための FIFOバッファが含まれています。また、このファイルは、リード・アドレスとエラー・アドレスを格納するために rdata_path に使用されます。

alt_mem_ddrx_list.v 内部的に格納されたデータに関連付ける DRAM コマンドを管理します。 alt_mem_ddrx_rdata_path.v リード・データ・パス・ロジックが含まれています。

alt_mem_ddrx_wdata_path.v ライト・データ・パス・ロジックが含まれています。

alt_mem_ddrx_define.v RTL ファイルで使用されるコモン・パラメータを定義します。

alt_mem_ddrx_ecc_decoder.v ECC デコーダ・ロジックの適切な幅をインスタンス化します。

alt_mem_ddrx_ecc_decoder_32_syn.v ECC デコーダの合成可能な 32 ビット・バージョンが含まれています。

alt_mem_ddrx_ecc_decoder_64_syn.v ECC デコーダの合成可能な 64 ビット・バージョンが含まれています。

alt_mem_ddrx_ecc_encoder.v ECC エンコーダ・ロジックの適切な幅をインスタンス化します。

alt_mem_ddrx_ecc_encoder_32_syn.v ECC デコーダの合成可能な 32 ビット・バージョンが含まれています。

alt_mem_ddrx_ecc_encoder_64_syn.v ECC デコーダの合成可能な 64 ビット・バージョンが含まれています。

alt_mem_ddrx_ecc_encoder_decoder_wrapper.v すべての ECC ロジックをインスタンス化するラッパーです。

alt_mem_ddrx_input_if.v ローカル入力インタフェース・ロジックが含まれています。

alt_mem_ddrx_mm_st_converter.v Avalon-MM インタフェース用のサポート・ロジックが含まれています。

alt_mem_ddrx_rank_timer.v ランク・タイミングに関連付けるタイマーが含まれています。

alt_mem_ddrx_sideband.v ユーザー・コントロール・リフレッシュとプリチャージ信号用のサポートするロジックが含まれています。

alt_mem_ddrx_tbp.v コマンド・キューやリオーダリング機能の関連つけるロジックが含まれています。

alt_mem_ddrx_timing_param.v 非ランク・タイミングに関連つけるタイマー・ロジックが含まれています。

alt_mem_ddrx_controller_st_top.v すべてのサブモジュールとコンフィギュレーション・レジスタをインスタンス化するラッパーです。

alt_mem_ddrx_controller_top.v Avalon-MM インタフェースと共にメモリ・コントローラが含まれているラッパーです。

alt_mem_ddrx_controller.v すべてのサブモジュールをインスタンス化するラッパーです。

表8‒7. 生成されたコントローラのファイル ( その２ )




UniPHY IP 付きのメモリ・コントローラ用に生成されるファイル表 8–8 に、MegaWizard Plug-In Manager、SOPC Builder、および Qsys で作成された生成

されるディレクトリ構造とキー・ファイルを示します。

表8‒8. 生成されるディレクトリ構造とキー・ファイル ( その１ )

ディレクトリファイル名説明

MegaWizard Plug-In Manager

合成

ファイル

<working_dir>/ <variation_name>.qip

合成ファイルセット内に生成されたすべてのファイルを指するQuartus II IP ファイル。Quartus IIプロジェクトにこのファイルを含みます。

<working_dir>/ <variation_name>.v または<variation_name>.vhd

トップ・レベルのラッパー合成ファイル。

.v は IEEE 暗号化 Verilog。

.vhd は生成された VHDL。

<working_dir>/<variation_name>/ <variation_name>_0002.v UniPHY トップ・レベル・ラッパー。

<working_dir>/<variation_name>/ *.v、*.sv、*.tcl、*.sdc、*.ppf

合成用の RTL および制約ファイル。

<working_dir>/<variation_name>/ <variation_name>_p0_pin_assignments.tcl

合成後に実行されるピン制約のスクリプト。

シミュレーション・ファイル

<working_dir>/<variation_name>_sim/ <variation_name>.v

Verilog および VHDL の両方のトップ・レベル・ラッパーのシミュレーション・ファイル。

<working_dir>/<variation_name>_sim/<subcomponent_module>/

*.v、*.sv、*.vhd、*.vho、hex、*.mif

シミュレーション用の RTL および制約ファイル。

.v および .sv ファイルは、IEEE 暗号化 Verilog。

.vhd および .vho は生成されたVHDL。



MegaWizard Plug-In Manager̶Example Design Fileset

合成ファイル

<variation_name>_example_design/example_project/

<variation_name>_example.qip

合成可能なプロジェクト内に生成されたすべてのファイルを指するQuartus II IP ファイル。


<variation_name>_example.qpf

合成フロー用の Quartus II プロジェクト。


<variation_name>_example.qsf

合成フロー用の Quartus II プロジェクト。

<variation_name>_example_design/example_project/<variation_name>_example/

<variation_name>_example.v トップ・レベル・ラッパー。

<variation_name>_example_design/example_project/<variation_name>_example/submodules/

*.v、*.sv、*.tcl、*.sdc、*.ppf RTL および制約ファイル。

<variation_name>_example_design/example_project/<variation_name>_example/submodules/

<variation_name>_example_if0_p0_pin_assignments.tcl

合成後に実行されるピン制約スクリプト。

_if0 および _p0 はインスタンス名です。詳細は、8–37 ページの表 8–9 を参照してください。

表8‒8. 生成されるディレクトリ構造とキー・ファイル ( その２ )




シミュレーション・ファイル

<variation_name>_example_design/simulation/

generate_sim_verilog_example_design.tcl

Verilog シミュレーションのデザイン例を生成するためにこのファイルを実行します。

<variation_name>_example_design/simulation/

generate_sim_vhdl_example_design.tcl

VHDL シミュレーションのデザイン例を生成するためにこのファイルを実行します。

<variation_name>_example_design/simulation/ README.txt

シミュレーションのデザイン例を生成し、実行する方法についてのテキスト・ファイル。

<variation_name>_example_design/simulation/verilog/mentor run.do

生成される Verilog のデザイン例をシミュレートするためのModelSim スクリプト。

<variation_name>_example_design/simulation/vhdl/mentor run.do

生成される VHDL のデザイン例をシミュレートするためのModelSim スクリプト。

<variation_name>_example_design/simulation/verilog/<variation_name>_sim/

<variation_name>_example_sim.v

Verilog のトップ・レベル・ラッパー（テストベンチ）。

<variation_name>_example_design/simulation/vhdl/<variation_name>_sim/

<variation_name>_example_sim.vhd

VHDL のトップ・レベル・ラッパー（テストベンチ）。

<variation_name>_example_design/simulation/<variation_name>_sim/verilog/ submodules/

*.v、*.sv、*.hex、*.mif Verilog の RTL および ROM データ。

<variation_name>_example_design/simulation/<variation_name>_sim/vhdl/ submodules/

*.vhd、*.vho、*.hex、*.mif VHDL の RTL および ROM データ。

SOPC Builder

<working_dir>/ <system_name>.qipSOPC Builder プロジェクト内に生成されたすべてのファイルを指する Quartus II IP ファイル。

<working_dir>/ <system_name>.v システムのトップ・レベル RTL。<working_dir>/ <module_name>.v モジュールのラッパー RTL。

<working_dir>/<module_name>/ *.v、*.sv、*.tcl、 *.sdc、*.ppf

各システム・モジュールの TL のサブディレクトリと制約。

Qsys

<working_dir>/<system_name>/synthesis/ <system_name>.qip合成ファイル・セット内に生成されたすべてのファイルを指するQuartus II IP ファイル。

<working_dir>/<system_name>/synthesis/ <system_name>.v 合成用のシステム・トップ・レベル RTL。

表8‒8. 生成されるディレクトリ構造とキー・ファイル ( その３ )




表 8–9 には、メモリ・インタフェース IP 内でサブモジュール・ファイルのプリ

フィックスまたはインスタンス名を示します。これらのインスタンスは、ユニック

な合成やシミュレーション・ファイル名を形成するために連結されます。

<working_dir>/<system_name>/simulation/ <system_name>.v または<variation_name>.vhd

シミュレーション用のシステム・トップ・レベル RTL。

.v ファイルは IEEE 暗号化 Verilog。

.vhd は生成された VHDL。<working_dir>/<system_name>/synthesis/submodules/ *.v, *.sv, *.tcl, *.sdc, *.ppf 合成用の RTL と制約ファイル。

<working_dir>/<system_name>/simulation/submodules/ *.v, *.sv, *.hex, *.mif シミュレーション用の RTL と

ROM データ。

表8‒8. 生成されるディレクトリ構造とキー・ファイル ( その４ )


表8‒9. サブモジュール・ファイルのプリフィックス

プリフィックス説明_c0 コントローラを指定します。

_d0 ドライバやトラフィック・ジェネレータを指定します。

_dll0 DLL を指定します。

_e0 デザイン例を指定します。

_if0 メモリ・インタフェースを指定します。

_m0 AFI マルチプレクサを指定します。

_oct0 OCT を指定します。

_p0 PHY を指定します。

_pll0 PLL を指定します。

_s0 シーケンサを指定します。

_t0 トラフィック・ジェネレータのステータス・チェッカを指定します。


8‒38 第 8 章：メモリ IP の実装とパラメータ化ALTMEMPHY IP 付きのメモリ・コントローラのパラメータ化

ALTMEMPHY IP 付きのメモリ・コントローラのパラメータ化この項では、ALTMEMPHY IP 付きの DDR、DDR2、および DDR3 SDRAM メモリ・コン

トローラに設定できるパラメータについて説明します。

ALTMEMPHY パラメータ・エディタの Parameter Settings ページでは、次の設定をパラ

メータ化することができます。

■ メモリ設定

■ PHY 設定

■ ボード設定

MegaWizard Plug-In Manager の下部にあるテキスト・ウィンドウは、サポートされて

いないことを何かを作成しようとする場合、メモリ・インタフェース、警告、およ

びエラーに関する情報が表示されます。このウィンドウに表示されるすべてののエ

ラーを修正するまで、「Finish」ボタンはディセーブルになります。

以下の項では、Parameter Settings ページの 4 つのタブについて詳細に説明します。

メモリ設定メモリ・メーカーのデータシートからメモリ・パラメータを適用するためにこのタ

ブを使用します。

表 8–10 に、ALTMEMPHY parameter editor の Memory Settings ページで使用可能な

General Settings について説明します。

表8‒10. General Settings ( その１ )

パラメータ名説明

Device family

デバイス・ファミリをターゲットします（例えば、Arria II GX）。ここで選択したデバイス・ファミリは、パラメータ・エディタの 2a ページに選択したデバイス・ファミリと一致する必要があります。デバイス・ファミリの選択について詳しくは、「外部メモリ・インタフェース・ハンドブック」の「FPGA デバイスの選択」の章の「デバイス・ファミリの選択」の項を参照してください。

Speed grade デバイスの特定のスピード・グレードを選択します（例えば、 Arria II GX デバイス・ファミリに対しては、2、3、または 4）。

PLL reference clock frequency

外部入力クロックから PLL へのクロック周波数を決定します。周波数はラウンド数（例：166.667 MHz または 100 MHz）でない場合、ファンクション・シミュレーションや PLL ロックの問題を回避するために、小数点 3 ポイントを使用することを確認します。

Memory clock frequency

メモリ・インタフェース・クロック周波数を決定します。メモリ・デバイスが達成可能な最大周波数より低い周波数で動作している場合、メモリ・デバイスによって達成可能な最大周波数よりも実際の動作周波数を入力することを確認します。また、周波数はラウンド数

（例：333.333 MHz または 400 MHz）でない場合、機能シミュレーションや PLL ロックの問題を回避するために、小数点 3 ポイントを使用することを確認します。

Controller data rate

メモリ・コントローラのデータ・レートを選択します。コントローラは、メモリ・インタフェース周波数（フル・レート）またはメモリ・インタフェース周波数の 1/2（ハーフ・レート）に等しい周波数を設定します。フル・レートのオプションは、DDR3 SDRAM デバイスでは使用できません。

Enable half rate bridge

このオプションは、HPC II フル・レート・コントローラでのみ使用できます。

ローカル側はメモリ・クロック・スピードの半分で実行するうちに、メモリ・フル・クロック・ドメイン内にコントローラを維持するためにオンにして、そのレイテンシを低減することができます。


http://www.altera.co.jp/literature/hb/external-memory/emi_intro_specs_select_device_j.pdf

第 8 章：メモリ IP の実装とパラメータ化 8‒39ALTMEMPHY IP 付きのメモリ・コントローラのパラメータ化

1 パフォーマンスの改善を使用して HardCopy デバイスへの移行をターゲットとする場

合、ALTMEMPHY IP は、PLL および PHY シーケンサの設定が一致することを確認する

ために中のスピード・グレードをターゲットにする必要があります。デザインのコ

ンパイルは、より速いスピード・グレードで実行することができます。

「Memory Preset」リストの表示表 8–11 は、表示される Memory Presets をフィルタするのに使用できるオプションを

説明します。このオプションのセットは、DDR3 SDRAM のデータ・パスを作成する

ことを確認するために使用します。

Memory Presets使用している実際のメモリ・デバイスにもっとも近い、またはと同じである Memory Presets リストでデバイスを選択します。次に、Preset Editor ダイアログ・ボックス

で、次の設定をパラメータするには、Modify Parameters ボタンをクリックします。

■ Memory Attributes（メモリ属性）— これらの設定は、DQ、DQ ストローブ（DQS）、アドレス、およびメモリ・クロック・ピンのシステムの数を決定します。

■ メモリ初期化オプション — これらの設定は、初期化プロセスの一部としてメモ

リ・モード・レジスタに格納されます。

■ メモリ・タイミング・パラメータ — これらは、PHY を作成し、時間制約するパラ

メータです。

1 使用しているデバイスは Memory Presets に記載されているにもかかわらず、いくつか

のパラメータはメモリ・デバイス・データシートで更新される場合があるため、

Preset Editor ダイアログ・ボックスの設定は、正確であることを確認してください。

Local interface clock frequency メモリ・クロック周波数とコントローラのデータ・レートに依存する値です。

Local interface width メモリ・クロック周波数とコントローラのデータ・レートに依存する値です。

表8‒10. General Settings ( その２ )

パラメータ名説明

表8‒11.「Memory Presets」リストの表示

パラメータ名説明Memory type 表示するメモリの種類をフィルタすることができます（例 : DDR3 SDRAM）。

Memory vendor

ベンダ別にメモリの種類をフィルタすることができます。JEDEC もオプションの 1 つで、JEDEC 規格を選択できます。選択したベンダがリストされていない場合は、DDR3 SDRAM インタフェースの JEDEC を選択することができます。次に、選択したデバイスに類似した仕様を持つデバイスを選択し、各パラメータの値を確認します。デバイス仕様に一致するように、各パラメータの値を変更します。

Memory format フォーマット別にメモリの種類をフィルタすることができます（例：ディスクリート・デバイスまたは DIMM パッケージ）。

Maximum frequency 最大動作周波数別にメモリの種類をフィルタすることができます。



システムを反映するには、白い背景でパラメータを変更することができます。また、

デバイス・パラメータを使用するデバイスに一致するように、グレー背景でパラ

メータを変更することができます。灰色の背景でのこれらのパラメータは、選択さ

れたメモリ・デバイスの特性であり、それらを変更すると、新しいカスタム・メモ

リ・プリセットを作成します。Save As （ページの左下にある）をクリックし、新し

い設定を <quartus_install_dir>\quartus\common\ip\altera\altmemphy\lib\ ディレクトリに

保存する場合、同じバージョンのソフトウェアで作成した他の Quartus II プロジェク

トでは、この新しいメモリ・プリセットを使用することができます。

Save をクリックすると、新しいメモリ・プリセットは Memory Settings タブの

Memory Presets リストの下部に表示されます。

1 デフォルト・ディレクトリ以外のディレクトリに新しい設定を保存する場合は、

Memory Settings タブの Load Preset をクリックして、Memory Presets に設定をロード

します。

Advanced オプションでは、FPGA でキャリブレーションされたメモリ仕様のパーセン

テージを示します。パーセント値は、プロセスのばらつきに基づいて、アルテラが

推定されます。

DDR およびDDR2 SDRAMのプリセット・エディタ設定表 8–12 ～表 8–14 は、メモリ属性、初期化オプション、およびタイミング・パラ

メータで使用可能な DDR2 SDRAM パラメータについて説明します。DDR SDRAM は、

同じパラメータを持っていますが、それらの値の範囲は DDR2 SDRAM とは異なりま

す。

表8‒12. DDR2 SDRAM の属性設定 ( その１ )

パラメータ名範囲 (1) 単位説明

Output clock pairs from FPGA 1 ～ 6 ペア

FPGA からメモリにドライブされる差動クロック・ペアの数を定義します。複数のデバイスとインタフェースする際に、クロック・ペア数が多くなるほど、各出力の負荷が減少します。メモリ・クロック・ピンは、差動シグナリングのために、Arria II GX、Stratix III、および Stratix IV デバイスの信号スプリッタ機能を使用します。

Total Memory chip selects

1、2、4、または 8 ビット

メモリ・インタフェースでのチップ・セレクト数を設定します。チップ・セレクト数はメモリの深さを定義します。ローカル側のバイナリはチップ・セレクト・アドレスをエンコードするように、示された範囲に制限されます。範囲が仕様を満たしていない場合には、次の高い数値にこの値を設定することができます。しかし、ALTMEMPHY メガファンクションの最大アドレス・スペースは任意の実際メモリ・アドレスにマップされません。ALTMEMPHY メガファンクションは、複数のチップ・セレクトで動作し、すべてのチップ・セレクト mem_cs_n 信号に対してキャリブレーションします。

Memory interface DQ width 4 ～ 288 ビット

メモリ・インタフェースの DQ ピンの総数を定義します。複数のデバイスとインタフェースする場合、各デバイスの DQ ピン数とデバイスの数を掛けます。GUI は 288 ビットの DQ 幅を選択することができても、インタフェース・データ幅はデバイス上のピン数によって制限されます。最高のパフォーマンスを得るには、全体のインタフェースをデバイスの一方側に配置します。



Memory vendor

JEDEC、Micron、

Qimonda、Samsung、

Hynix、Elpida、

Nanya、など

— サポートされるすべてのメモリ規格のメモリ・ベンダの名前を示します。

Memory format

ディスクリート・デバイス、バッファ

なしDIMM、レジスタDIMM

—デバイスまたはモジュールとのインタフェースするかどうかを指定します。SODIMM はバッファなしまたはレジスタ DIMM でサポートされます。

Maximum memory frequency

メモリ・デバイ

ス・データシートを参照。

MHz メモリでサポートされる最大周波数を設定します。

Column address width 9 ～ 11 ビットインタフェースのカラム・アドレス・ビット数を定義します。

Row address width 13 ～ 16 ビットインタフェースのロウ・アドレス・ビット数を定義します。

Bank address width 2 または 3 ビットインタフェースのバンク・アドレス・ビット数を定義します。

Chip selects per DIMM 1 または 2 ビットインタフェースの各 DIMM 上のチップ・セレクト数を定義します。

DQ bits per DQS bit 4 または 8 ビットデータ・ストローブ（DQS）ピンあたりのデータ（DQ）ビット数を定義します。

Precharge address bit 8または10 ビットプリチャージ・アドレス・ビットとして使用ようにアドレス・バスのビットを選択します。

Drive DM pins from FPGA

Yes またはNo —

ライト動作で DM ピンを使用するかどうかを指定します。アルテラのデバイスは、×4 モードで DM ピンをサポートしていません。

Maximum memory frequency for CAS latency 3.0

80 ～ 533 MHz

与えられた CAS レイテンシあたりのメモリ・データシートから周波数制限を指定します。選択した CAS レイテンシを使用する動作周波数がこの数値を超えた場合、ALTMEMPHY parameter editorでは警告を発生します。




表8‒12 の注：(1) 範囲の値は、使用される実際のメモリ・デバイスによって異なります。

表8‒12. DDR2 SDRAM の属性設定 ( その２ )




表8‒13. DDR2 SDRAM の初期化オプション

パラメータ名範囲単位説明

Memory burst length 4 または 8 ビート

トランザクションあたりのリードまたはライトのワード数を設定します。

4 つのメモリ・バースト長は、ハーフ・レート・デザインで1 のローカル・バースト長、およびフル・レート・デザインで 2 のローカル・バースト長に相当します。

Memory burst ordering Sequential または Interleaved —

リード・トランザクション時にメモリと FPGA 間でデータが転送される順序を制御します。詳細は、メモリ・デバイス・データシートを参照してください。

Enable the DLL in the memory devices Yes または No —

Yes に設定すると、メモリ・デバイスの DLL をイネーブルにします。アルテラは、DLL がオフになる時にすべてのALTMEMPHY 動作を保証することはできないため、常にメモリ・デバイスの DLL をイネーブルにする必要があります。 DLL がオフになる時に、メモリ・デバイスからのすべてのタイミングは無効になります。

Memory drive strength setting

Normal またはReduced —

メモリ・デバイスの出力バッファのドライブ強度を制御します。低減ドライブ強度は、すべてのメモリ・デバイスでサポートされるとは限りません。デフォルト・オプションは Normal です。

Memory ODT setting Disabled、50、75、150 W メモリの ODT 値を設定します。DDR SDRAM インタフェース

では使用できません。

Memory CAS latency setting 3、4、5、6 サイク

ルリード・コマンドから、メモリからの最初の出力データまでのクロック・サイクルの遅延を設定します。

表8‒14. DDR2 SDRAM のタイミング・パラメータ設定 (1) ( その１ )


tINIT0.001 ～1000 µs 最小メモリ初期化時間。リセット後、コントローラはこの期間中メモ

リに対していかなるコマンドも発行しません。

tMRD 2 ～ 39 ns

最小ロード・モード・レジスタ・コマンド周期。コントローラは、ロード・モード・レジスタ・コマンドを発行してから他の任意のコマンドを発行するまでの、この期間中待機します。

tMRD は、DDR2 SDRAM 高性能コントローラの ns で指定され、Micron のデバイス・データシートで tCK サイクルの観点から指定されます。データシート時間 tCK 内で指定されたサイクル数をを掛けて ns に tMRD を変換します。ここで、tCK は、メモリ・デバイスの tCK でなく、メモリ動作の周波数です。

tRAS 8 ～ 200 ns最小アクティブ - プリチャージ時間。コントローラは、アクティブ・コマンドを発行してから同じバンクに対してプリチャージ・コマンドを発行するまでのこの期間中待機します。

tRCD 4 ～ 65 ns最小アクティブ – リード / ライト時間。コントローラは、アクティブ・コマンドを発行した後、この期間中バンクに対してリードまたはライト・コマンドを発行しません。

tRP 4 ～ 65 ns 最小プリチャージ・コマンド周期。コントローラは、プリチャージ・コマンドを発行した後、この期間中バンクにアクセスしません。

tREFI1 ～65534 µs

リフレッシュ・コマンド間の最大時間間隔。コントローラは、ユーザー制御リフレッシュがオンになっていない限り、この時間間隔で通常のリフレッシュを実行します。



tRFC14 ～1651 ns

最小オート・リフレッシュ・コマンド周期。コントローラがオート・リフレッシュ・コマンドを発行した後、何か他の動作を実行するまで待機する時間の長さ。

tWR 4 ～ 65 ns最小ライト・リカバリ時間。コントローラは、ライト・トランザクションが終了してからプリチャージ・コマンドを発行するまでのこの期間中待機します。

tWTR 1 ～ 3 tCK

最小ライト・ツー・リード・コマンド遅延。コントローラは、ライト・コマンドが終了してから、同じバンクに対して次のリード・コマンドを発行するまでのこの期間中待機します。このタイミング・パラメータはクロック・サイクル数で指定され、値は整数に丸められます。

tAC300 ～750 ps CK/CK# 信号からの DQ 出力アクセス時間。

tDQSCK100 ～750 ps CK/CK# 信号からの DQS 出力アクセス時間。

tDQSQ100 ～500 ps DQS から DQ の最大スキュー：グループごと、アクセスごとの DQS か

ら最後の有効 DQ まで。

tDQSS 0 ～ 0.3 tCK ポジティブ DQS ラッチング・エッジから関連するクロック・エッジまで。

tDS10 ～600 ps

DQ および DM 入力ホールド時間は DQS に相対します。ここで、DQS のスルー・レート（DDR と DDR2 SDRAM インタフェースの両方）、およびDQS がシングル・エンドまたは差動（DDR2 SDRAM インタフェースの場合）であるかどうかに応じてディレーティングの値があります。正しい番号を使用して、入力された値は VIH(ac) min または VIL(ac) max でなく、VREF(dc) に参照されることを確認します。この仕様をディレーティングする方法について詳しくは、 8–50 ページの「メモリ・セットアップおよびホールド・タイミングのディレーティング」を参照してください。

tDH10 ～600 ps

DQ および DM 入力ホールド時間は DQS に相対します。ここで、DQS のスルー・レート（DDR と DDR2 SDRAM インタフェースの両方）、およびDQS がシングル・エンドまたは差動（DDR2 SDRAM インタフェースの場合）であるかどうかに応じてディレーティングの値があります。正しい番号を使用して、入力された値は VIH(dc) min または VIL(dc) max でなく、VREF(dc) に参照されることを確認します。この仕様をディレーティングする方法について詳しくは、 8–50 ページの「メモリ・セットアップおよびホールド・タイミングのディレーティング」を参照してください。

tDSH0.1 ～0.5 tCK CK から DQS 立ち下がりエッジのホールド時間。

tDSS0.1 ～0.5 tCK DQS 立ち下がりエッジから CK セットアップまで。

tIH100 ～1000 ps

アドレスおよびコントロール入力ホールド時間。ここで、CK と CK# のスルー・レート、およびアドレスとコマンド信号に応じてディレーティング値があります。正しい番号を使用して、入力された値はVIH(dc) min または VIL(dc) max でなく、VREF(dc) に参照されることを確認します。この仕様をディレーティングする方法について詳しくは、 8–50ページの「メモリ・セットアップおよびホールド・タイミングのディレーティング」を参照してください。

表8‒14. DDR2 SDRAM のタイミング・パラメータ設定 (1) ( その２ )




DDR3 SDRAM用のプリセット・エディタの設定表 8–15 ～表 8–17 は、メモリ属性、初期化オプション、およびタイミング・パラ

メータで使用可能な DDR3 SDRAM パラメータについて説明します。

tIS100 ～1000 ps

アドレスおよびコントロール入力セットアップ時間。ここで、CK とCK# のクロック、およびアドレスとコマンド信号に応じてディレーティング値があります。正しい番号を使用して、入力された値はVIH(ac) min または VIL(ac) max でなく、VREF(dc) に参照されることを確認します。この仕様をディレーティングする方法について詳しくは、 8–50ページの「メモリ・セットアップおよびホールド・タイミングのディレーティング」を参照してください。

tQHS100 ～700 ps 最大データ・ホールド・スキュー係数。

tRRD2.06 ～64 ns デバイスあたりの時間、RAS-RAS 遅延タイミング・パラメータにアク

ティブするためのアクティブ・コマンド。

tFAW7.69 ～256 ns デバイスあたりの 4 つのアクティブ・ウィンドウ時間。

tRTP2.06 ～64 ns リード - プリチャージ時間。

表8‒14 の注：(1) パラメータの範囲については、メモリ・デバイス・データシートを参照してください。パラメータによっては、クロック・

サイクル（tCK）単位で記載されます。MegaWizard Plug-In Manager で値を時間単位（ps または ns）で入力する必要がある場合は、インタフェースのクロック周期を掛けて、数値を変換してください（メモリ・データシートに記載されている最大クロック周期ではありません）。

表8‒14. DDR2 SDRAM のタイミング・パラメータ設定 (1) ( その３ )


表8‒15. DDR3 SDRAM の属性設定 ( その１ )


Output clock pairs from FPGA 1 ～ 6 ペア

FPGA からメモリにドライブされる差動クロック・ペアの数を定義します。メモリ・クロック・ピンは、差動シグナリングのために、Arria II GX デバイスの信号スプリッタ機能を使用します。

DDR3 SDRAM インタフェースの複数を選択した場合、ALTMEMPHY parameter editorでは、ウィンドウの下部にエラーが表示されます。

Total Memory chip selects

1、2、4、または 8 ビット

メモリ・インタフェースでのチップ・セレクト数を指定します。チップ・セレクト数はメモリの深さを定義します。ローカル側のバイナリはチップ・セレクト・アドレスをエンコードするように、示された範囲に制限されます。

Memory interface DQ width 4 ～ 288 ビット

メモリ・インタフェースの DQ ピンの総数を定義します。複数のデバイスとインタフェースする場合、各デバイスの DQピン数とデバイスの数を掛けます。GUI は 288 ビットの DQ 幅を選択することができても、DDR3 SDRAM バリエーションはより高い幅でのタイミングに影響を与えるボード・レイアウトの制限により、80 ビット幅までサポートされます。更に、インタフェース・データ幅はデバイス上のピン数によって制限されます。最高のパーフォ万スを得るには、全体のインタフェースをデバイスの一方側に配置します。



Mirror addressing — —

複数のランクに、 DDR3 SDRAM DIMM のアドレス信号はランクごとに異なる方法でルーティングされます。アドレス・ミラーリングとして JEDEC 仕様で呼ばれています。

このフィールドにミラーされたアドレスを使用してランクを入力します。チップ・セレクトごとに 1 ビットがあります。例えば、4 のチップ・セレクトの場合、1011 を入力してチップ・セレクト #3、#1、および #0 上のアドレスをミラーリングします。

Memory vendor

Elpida、JEDEC、Micron、

Samsung、Hynix、Nanya、

など

— サポートされるすべてのメモリ規格のメモリ・ベンダの名前を示します。

Memory format ディスクリート・デバイス

—Arria II GX デバイスは、レべリングなしの DDR3 SDRAM コンポーネントのみサポートします。例えば、Discrete Device のメモリ・フォーマット。

Maximum memory frequency

メモリ・デバイス・データシートを参照

MHz メモリでサポートされる最大周波数を設定します。

Column address width 10 ～ 12 ビットインタフェースのカラム・アドレス・ビット数を定義します。

Row address width 12 ～ 16 ビット

インタフェースのロウ・アドレス・ビット数を定義します。DDR3 SDRAM デバイスのロウ・アドレス・バスは 12 ビット幅の場合、トップ・レベル・ファイルでは、ロウ・アドレス幅を 13 に設定し、13 番目のビットをロジック-レベル・ロウに設定します。あるいは、メモリ・デバイスに 13 番目のビットは未接続のままにします。

Bank address width 3 ビットインタフェースのバンク・アドレス・ビット数を定義します。

Chip selects per device 1 または 2 ビット

インタフェースの各デバイス上のチップ・セレクト数を定義します。現在、キャリブレーションはすべてのランクで行われていますが、1 つだけでタイミング解析を実行することができます。

DQ bits per DQS bit 4 または 8 ビットデータ・ストローブ（DQS）ピンあたりのデータ（DQ）ビット数を定義します。

Drive DM pins from FPGA Yes または No —

ライト動作で DM ピンを使用するかどうかを指定します。アルテラのデバイスは、×4 モードで DM ピンをサポートしていません。

表8‒15. DDR3 SDRAM の属性設定 ( その２ )





80–700 MHz

与えられた CAS レイテンシあたりのメモリ・データシートから周波数制限を指定します。選択した CAS レイテンシを使用する動作周波数がこの数値を超えた場合、ALTMEMPHY MegaWizard Plug-In Manager では警告を発生します。DDR3 SDRAM デバイスでサポートされる最低周波数は 300 MHz です。






表8‒15 の注：(1) 範囲の値は使用される実際のメモリ・デバイスによって異なります。

表8‒15. DDR3 SDRAM の属性設定 ( その３ )


表8‒16. DDR3 SDRAM の初期化オプション ( その１ )


Memory burst length 4、8、on-the-fly ビートトランザクションあたりのリードまたはライトのワード数

を設定します。

Memory burst ordering Sequential または Interleaved —

リード・トランザクション時にメモリと FPGA 間でデータが転送される順序を制御します。詳細は、メモリ・デバイス・データシートを参照してください。

DLL precharge power down

Fast exit またはSlow exit —

CKE がディセーブルになる場合、モード・レジスタ設定をメモリ DLL のディセーブル（Slow exit）またはイネーブル

（Fast exit）に設定します。

Enable the DLL in the memory devices Yes または No —

Yes に設定すると、メモリ・デバイスの DLL をイネーブルにします。アルテラは、DLL がオフになる時にすべてのALTMEMPHY 動作を保証することはできないため、常にメモリ・デバイスの DLL をイネーブルにする必要があります。DLL がオフになる時に、メモリ・デバイスからのすべてのタイミングは無効になります。

ODT Rtt nominal valueODT Disable、

RZQ/4、RZQ/2、RZQ/6

W

DDR3 SDRAM インタフェースの RZQ は 240 Ω に設定します。On-Die Termination （ODT）値は、60 Ω （RZQ/4）、120 Ω （RZQ/2）、または 40 Ω （RZQ/6）に設定します。ODT の使用を計画しない場合、ODT disable に設定します。シングル・ランク DIMM の場合、RZQ/4 に設定します。

Dynamic ODT (Rtt_WR) value

Dynamic ODT off、RZQ/4、

RZQ/2W

DDR3 SDRAM インタフェースの RZQ は 240 Ω に設定します。ライト動作中のメモリ ODT の値は、60 Ω （RZQ/4）、または 120 Ω （RZQ/2）に設定します。ALTMEMPHY はシングル・ランク DIMM のみサポートするため、このオプション（Dynamic ODT off に設定する）を必要はありません。



Output driver impedance

RZQ/6 (Reserved) また

は RZQ/7W

DDR3 SDRAM インタフェースの RZQ は 240 Ω に設定します。メモリ・デバイスから出力ドライバ・インピーダンスを設定します。一部のデバイスは、オプションとして使用可能な RZQ/6 がない場合があります。このオプションを選択する前に、メモリ・デバイス・データシートを確認してください。

Memory CAS latency setting

5.0、6.0、7.0、8.0、9.0、10.0

サイクル

リード・コマンドから、メモリからの最初の出力データまでのクロック・サイクルの遅延を設定します。

Memory additive CAS latency setting

Disable、CL – 1、CL – 2

サイクル

CAS レイテンシ設定に加えて、余分なレイテンシを追加することができます。

Memory write CAS latency setting (CWL)

5.0、6.0、7.0、8.0

サイクル

ライト・コマンドから、メモリへのの最初の予測されたデータまでのクロック・サイクルの遅延を設定します。

Memory partial array self refresh

Full array、Half array

{BA[2:0]=000,001,010,011}、

Quarter array {BA[2:0]=000,00

1}、Eighth array

{BA[2:0]=000}, Three Quarters

array {BA[2:0]=010,011,100,101,110,1

11}、

Half array {BA[2:0]=100,10

1,110,111}、

Quarter array {BA[2:0]=110,

111}、 Eighth array

{BA[2:0]=111}

—

フル・アレイの代わりに特定のアレイをセルフ・リフレッシュするかどうかを決定します。 DDR3 SDRAM 仕様に従って、これを使用する場合、self refresh を入力すると指定したアドレス範囲を超えるアレイに配置されるデータは失われます。このオプションは ALTMEMPHY IP 付きの DDR3 SDRAM コントローラによってサポートされていないため、アルテラ・コントローラを使用する場合、 Full Array に設定します。

Memory auto self refresh method

Manual SR reference (SRT)または ASR

enable (Optional)

—

メモリ・デバイスのオート・セルフ・リフレッシュ・メソッドを設定します。現在、ALTMEMPHY IP 付きの DDR3 SDRAM コントローラは、拡張温度メモリ・セルフ・リフレッシュに必要な ASR オプションをサポートしていません。

Memory self refresh range

Normal またはExtended —

セルフ・リフレッシュの温度範囲を決定します。また、このオプションを使用する場合、オプションのオート・セルフ・リフレッシュ・オプションを使用する必要があります。現在、アルテラのコントローラは、拡張温度セルフ・リフレッシュ動作をサポートしていません。

表8‒16. DDR3 SDRAM の初期化オプション ( その２ )




表8‒17. DDR3 SDRAM のタイミング・パラメータ設定 ( その１ ) (1)

パラメータ名範囲単位説明Time to hold memory reset before beginning calibration

0–1000000 µsDDR3 SDRAM デバイスの初期化プロセス中に MRS コマンドを発行する前に電源の再投入後のリセットをホールドする最小時間。

tINIT0.001 ～1000 µs 最小メモリ初期化時間。リセット後、コントローラはこの期

間中メモリに対していかなるコマンドも発行しません。

tMRD 2 ～ 39 ns

最小ロード・モード・レジスタ・コマンド周期。コントローラは、ロード・モード・レジスタ・コマンドを発行してから他の任意のコマンドを発行するまでの、この期間中待機します。

tMRD は、DDR2 SDRAM 高性能コントローラの ns で指定され、Micron のデバイス・データシートで tCK サイクルの観点から指定されます。データシート時間 tCK 内で指定されたサイクル数をを掛けて ns に tMRD を変換します。ここで、where tCK は、メモリ・デバイスの tCK でなく、メモリ動作の周波数です。

tRAS 8 ～ 200 ns最小アクティブ - プリチャージ時間。コントローラは、アクティブ・コマンドを発行してから同じバンクに対してプリチャージ・コマンドを発行するまでのこの期間中待機します。

tRCD 4 ～ 65 ns最小アクティブ – リード / ライト時間。コントローラは、アクティブ・コマンドを発行した後、この期間中バンクに対してリードまたはライト・コマンドを発行しません。

tRP 4 ～ 65 ns最小プリチャージ・コマンド周期。コントローラは、プリチャージ・コマンドを発行した後、この期間中バンクにアクセスしません。

tREFI 1 ～ 65534 µsリフレッシュ・コマンド間の最大時間間隔。コントローラは、ユーザー制御リフレッシュがオンになっていない限り、この時間間隔で通常のリフレッシュを実行します。

tRFC 14 ～ 1651 ns最小オート・リフレッシュ・コマンド周期。コントローラがオート・リフレッシュ・コマンドを発行した後、何か他の動作を実行するまで待機する時間の長さ。

tWR 4 ～ 65 ns最小ライト・リカバリ時間。コントローラは、ライト・トランザクションが終了してからプリチャージ・コマンドを発行するまでのこの期間中待機します。

tWTR 1 ～ 6 tCK

最小ライト・ツー・リード・コマンド遅延。コントローラは、ライト・コマンドが終了してから、同じバンクに対して次のリード・コマンドを発行するまでのこの期間中待機します。このタイミング・パラメータはクロック・サイクル数で指定され、値は整数に丸められます。

tAC 0 ～ 750 ps DQ 出力アクセス時間。

tDQSCK 50 ～ 750 ps CK/CK# 信号からの DQS 出力アクセス時間。

tDQSQ 50 ～ 500 ps DQS から DQ の最大スキュー：グループごと、アクセスごとのDQS から最後の有効 DQ まで。

tDQSS 0 ～ 0.3 tCKポジティブ DQS ラッチング・エッジから関連するクロック・エッジまで。



tDH 10 ～ 600 ps

DQ および DM 入力ホールド時間は DQS に相対します。ここで、差動 DQS 信号および DQ/DM 信号のスルー・レートに応じてディレーティングの値があります。正しい番号を使用して、入力された値は VIH(dc) min または VIL(dc) max でなく、VREF(dc)に参照されることを確認します。この仕様をディレーティングする方法について詳しくは、 8–50 ページの「メモリ・セットアップおよびホールド・タイミングのディレーティング」を参照してください。

tDS 10 ～ 600 ps

DQ および DM 入力セットアップ時間は DQS に相対します。ここで、差動 DQS 信号および DQ/DM 信号のスルー・レートに応じてディレーティングの値があります。正しい番号を使用して、入力された値は VIH(ac) min または VIL(ac) max でなく、VREF(dc) に参照されることを確認します。この仕様をディレーティングする方法について詳しくは、 8–50 ページの「メモリ・セットアップおよびホールド・タイミングのディレーティング」を参照してください。

tDSH 0.1 ～ 0.5 tCK CK から DQS 立ち下がりエッジのホールド時間。

tDSS 0.1 ～ 0.5 tCK DQS 立ち下がりエッジから CK セットアップまで。

tIH 50 ～ 1000 ps

アドレスおよびコントロール入力ホールド時間。ここで、CKと CK# クロックのスルー・レート、およびアドレスとコマンド信号に応じてディレーティング値があります。正しい番号を使用して、入力された値は VIH(dc) min または VIL(dc) max でなく、VREF(dc) に参照されることを確認します。この仕様をディレーティングする方法について詳しくは、 8–50 ページの

「メモリ・セットアップおよびホールド・タイミングのディレーティング」を参照してください。

tIS 65 ～ 1000 ps

アドレスおよびコントロール入力セットアップ時間。ここで、CK と CK# のクロックのスルー・レート、およびアドレスとコマンド信号に応じてディレーティング値があります。正しい番号を使用して、入力された値は VIH(ac) min または VIL(ac) maxでなく、VREF(dc) に参照されることを確認します。この仕様をディレーティングする方法について詳しくは、 8–50 ページの

「メモリ・セットアップおよびホールド・タイミングのディレーティング」を参照してください。

tQHS 0 ～ 700 ps 最大データ・ホールド・スキュー係数。

tQH 0.1 ～ 0.6 tCK DQ 出力ホールド時間。

tRRD 2.06 ～ 64 ns デバイスあたりの時間、RAS-RAS 遅延タイミング・パラメータにアクティブするためのアクティブ・コマンド。

tFAW 7.69 ～ 256 ns デバイスあたりの 4 つのアクティブ・ウィンドウ時間。

tRTP 2.06 ～ 64 ns リード - プリチャージ時間。

表8‒17 の注：(1) パラメータの範囲については、メモリ・デバイス・データシートを参照してください。パラメータによっては、クロック・

サイクル（tCK）単位で記載されます。MegaWizard Plug-In Manager で値を時間単位（ps または ns）で入力する必要がある場合は、インタフェースのクロック周期を掛けて、数値を変換してください（メモリ・データシートに記載されている最大クロック周期ではありません）。

表8‒17. DDR3 SDRAM のタイミング・パラメータ設定 ( その２ ) (1)




メモリ・セットアップおよびホールド・タイミングのディレーティング

メモリ・デバイス・データシートからのベース・セットアップおよびホールド時間

は入力スルー・レートがアルテラのデバイスに当てはまらない場合があると前提と

しているため、Preset Editor ダイアログ・ボックスで、次のメモリ・デバイスの仕様

をディレーティングして更新します。

■ tDS

■ tDH

■ tIH

■ tIS

1 Arria II GX および Stratix IV デバイス（DDR SDRAM を除く）の場合、Preset Editor を使用

してディレーティングする必要はありません。ユーザーは VREF に基準されたパラ

メータを入力して、Board Settings タブにスルー・レートの情報を入力すると、ディ

レーティングは自動的に行われます。

アルテラの入力と出力のタイミング仕様は VREF に基準されるため、値をディレー

ティングした後、その値を正規化する必要があります。ただし、JEDEC ベースの

セットアップ時間仕様は VIH/VIL AC レベルを基準にします；JEDEC ベースのホールド

時間仕様は VIH/VIL DC レベルに基準します。

メモリ・デバイス・セットアップおよびホールド時間番号は VREF にディレーティン

グして正規化する時、タイミング制約が正しいことを確認するために Preset Editor ダイアログ・ボックスにこれらの値を更新します。

例8‒1. DDR2 SDRAMのディレーティング

例えば、JEDEC によると、400 MHz の DDR2 SDRAM は、1V/ns の DQ スルー・レート

立ち上がり信号と 2V/ns の差動スルー・レートを仮定して、次の仕様があります。

■ Base tDS = 50

■ Base tDH = 125

■ VIH(ac) = VREF + 0.2 V

■ VIH(dc) = VREF + 0.125V

■ VIL(ac) = VREF – 0.2 V

■ VIL(dc) = VREF – 0.125 V

1 シングル・エンドまたは差動 DQS 信号のいずれかを使用することに対して、JEDEC は

267 MHz までの最大周波数で任意の DDR2 SDRAM コンポーネントに tDS と tDH 仕様の

ベースとディレーティングの数値の異なる 2 つのセットを示します。また、VIL(ac)および VIH(ac) の値は、これらのデバイスには異なる場合があります。

立ち上がりエッジの VREF 基準されたセットアップとホールド信号は、次の通りです。

tDS (VREF) = Base tDS + delta tDS + (VIH(ac) – VREF)/slew_rate = 50 + 0 + 200 = 250 ps

tDH (VREF) = Base tDH + delta tDH + (VIH(dc) – VREF)/slew_rate = 125 + 0 + 67.5 = 192.5 ps

ライト・データの出力するー・レートは 1V/ns の異なる場合は、最初に tDS および tDH の値をディレーティングし、VREF 仕様にこれらの AC/DC レベルの仕様を変換します。



2V/ns の DQ スルー・レート立ち上がり信号および 2V/ns の DQS-DQSn スルー・レー

トの場合：


tDH (VREF) = Base tDH + delta tDH + (VIH(dc) – VREF)/slew_rate = 100 + 45 + 62.5 = 207.5 ps

0.5V/ns の DQ スルー・レート立ち上がり信号および 1V/ns の DQS-DQSn スルー・レー

トの場合：


tDH (VREF) = Base tDH + delta tDH + (VIH(dc) – VREF)/slew_rate = 100 – 65 + 250 = 285 ps

アドレス / コマンドのスルー・レートのディレーティングに同じアプローチを取り込

むことができます。tIS/tIH の場合、ディレーティング式で使用されるスルー・レート

はアドレス / コマンドのスルー・レートです。tDS/tDH の場合、DQ のスルー・レート

が使用されます。

例8‒2. DDR3 SDRAMのディレーティング

例えば、JEDEC によると、533 MHz の DDR2 SDRAM は、1V/ns の DQ スルー・レート

立ち上がり信号と 2V/ns の DQS-DQSn スルー・レートを仮定して、次の仕様がありま

す。

■ Base tDS = 25

■ Base tDH = 100

■ VIH(ac) = VREF + 0.175 V

■ VIH(dc) = VREF + 0.100 V

■ VIL(ac) = VREF – 0.175 V

■ VIL(dc) = VREF – 0.100 V

立ち上がりエッジの VREF 基準されたセットアップとホールド信号は、次の通りです。


tDH (VREF) = Base tDH + delta tDH + (VIH(dc) – VREF)/slew_rate = 100 + 0 + 100 = 200 ps

ライト・データの出力するー・レートは 1V/ns の異なる場合は、最初に tDS および tDH の値をディレーティングし、VREF 仕様にこれらの AC/DC レベルの仕様を変換します。

2V/ns の DQ スルー・レート立ち上がり信号および 2V/ns の DQS-DQSn スルー・レー

トの場合：

tDS (VREF) = Base tDS + delta tDS + (VIH(ac) – VREF)/slew_rate = 25 + 88 + 87.5 = 200.5 ps


0.5V/ns の DQ スルー・レート立ち上がり信号および 1V/ns の DQS-DQSn スルー・レー

トの場合：





PHY 設定Next または PHY Settings タブをクリックして、表 8–18 で説明されているオプション

を設定します。ターゲットのアルテラ・デバイスにこれらのオプションを適用した

場合、それらが利用可能です。

表8‒18. ALTMEMPHY の PHY設定 ( その１ )

パラメータ名対応するデバイス・ファミリ

説明DDR/DDR2 SDRAM DDR3 SDRAM

Use dedicated PLL outputs to drive memory clocks

HardCopy II および Stratix II

（HardCopy II のプロトタイプ）

サポートされていません

専用の PLL 出力を使用して外部メモリ・クロックを生成する場合はオンにします。HardCopy II ASIC とその Stratix II FPGA プロトタイプではこれが必要です。オフにすると、DDIO 出力レジスタはクロック出力を生成します。

DDIO 出力レジスタをメモリ・クロックに使用すると、メモリ・クロックと DQS 信号の両方が十分にアラインメントされ、簡単に tDQSS 仕様を満たします。しかし、専用クロック出力をメモリ・クロックに使用すると、メモリ・クロックと DQS 信号が適切にアラインメントされず、一緒に信号をアラインメントするには、PLL からの正の位相オフセットが必要になります。

Dedicated memory clock phase

HardCopy II および Stratix II



メモリ・ブロックをドライブするための専用PLL 出力を使用する時に、DQS/DQS# 信号にCK/CK# 信号をアラインメントするために必要な位相シフトです。

Use differential DQSArria II GX、Stratix III、および Stratix IV


この機能をイネーブルして、シグナル・インテグリティを改善します。333 MHz 以上の動作で推奨されます。DDR SDRAM は差動 DQSS をサポートしていないため、これは DDR2 SDRAM のオプションです。

Enable external access to reconfigure PLL prior to calibration

HardCopy II、Stratix II、Stratix III、および Stratix IV


HardCopy II

HardCopy II、Stratix II、Stratix III、および Stratix IVデバイスにこのオプションをイネーブルにする時、 ALTPLL_RECONFIG メガファンクションへの入力は、デバッグ目的にトップ・レベルにもたらされます。

このオプションにより、キャリブレーションの前に PLL をリコンフィギュレーションし、必要に応じてリード側で再同期化クロックのキャリブレーションを開始する前に、メモリ・クロック（mem_clk_2x）の位相を調整することができます。リード側の再同期化クロックのキャリブレーションは、ライト側のメモリ・クロックの位相に依存します。



Instantiate DLL externally

Cyclone® III デバイス以外のサポートされるすべてのデバイス・ファミリ

サポートされるすべてのデバイス・ファミリ

非標準位相シフトを DQS キャプチャ・クロックに適用する場合、Stratix III、Stratix IV、HardCopy III、または HardCopy IV デバイスと共にこのオプションを使用します。ALTMEMPHY DLL のオフ設定 I/O は、外部 DLL と Offset Control Block に接続することができます。

Cyclone III デバイスは DLL がないので、この機能はサポートされていません。

Enable dynamic parallel on-chip termination

Stratix III およびStratix IV


このオプションは I/O インピーダンス・マッチングおよび終端機能を提供します。ALTMEMPHYメガファンクションはこのオプションをチェックして、リードの時に並列終端が可能になり、ライト時に直列終端が可能になります。DQ とDQS は双方向である DDR および DDR2 SDRAM インタフェースにのみ適用されます。ダイナミック終端を使用すると、OCT キャリブレーション・ブロックを使用する必要があります。これにより、RUP/RDN ピン位置に応じて DQS/DQ ピン配置に制限を課す可能性があります。

DDR SDRAMA は ODT をサポートしなくても、ダイナミック OCT はまだアルテラの FPGA でサポートされます。

詳細は、「Stratix III デバイス・ハンドブックVolume 1」の「Stratix III デバイスの外部メモリ・インタフェース」の章、または「Stratix IV デバイス・ハンドブック Volume 1」の「Stratix IV デバイスの外部メモリ・インタフェース」の章を参照してください。

Clock phase

Arria II GX、Arria GX、Cyclone III、HardCopy II、Stratix II、および Stratix II GX

Arria II GX

アドレスおよびコマンド・フェーズを調整することで、メモリ・デバイスにおけるアドレスおよびコマンドのセットアップおよびホールド・マージンを改善して、負荷によって変動する伝播遅延を補正することができます。phy_clk 信号および write_clk 信号の立ち上がりと立ち下がりエッジに基づいて 0°、90°、180°、および270° から選択できます。Stratix IV およびStratix III デバイスでは、クロック位相は dedicated に設定されます。

Dedicated clock phase Stratix III およびStratix IV


アドレスおよびコマンドに専用の PLL 出力を使用する時、アドレス信号とコマンド信号のセットアップおよびホールドを改善するために任意の PLL の位相シフトを選択できます。 180° と359° の間でこの値を設定できます。デフォルト値は 240° です。しかし、一般的に PHY タイミングは、ハーフ・レートのデザインの場合は240° 以上を必要とします。フル・レートのデザインの場合は、270° の値を必要とします。

表8‒18. ALTMEMPHY の PHY設定 ( その２ )




http://www.altera.co.jp/literature/hb/stx3/stx3_siii51008_j.pdf

http://www.altera.co.jp/literature/hb/stx3/stx3_siii51008_j.pdf

http://www.altera.co.jp/literature/hb/stratix-iv/stx4_siv51007_j.pdf

http://www.altera.co.jp/literature/hb/stratix-iv/stx4_siv51007_j.pdf


ボード設定Next または Board Settings タブをクリックして、表 8–19 で説明されているオプショ

ンを設定します。ボード設定のパラメータは、タイミング解析のボード・レベルの

影響をモデル化するために設定されます。オプションは、インタフェースに

Arria II GX または Stratix IV デバイスを選択した場合で使用できます。それ以外の場合

は、オプションがディセーブルになります。オプションは、DDR SDRAM を使用する

すべてのデバイスに対してはディセーブルになります。

Board skew

Arria II GX および Stratix IV デバイス以外のサポートされるすべてのアルテラ・デバイス・ファミリ


メモリに FPGA から、インタフェース全体に対する任意の 2 つのメモリ・インタフェース信号間の最大スキュー（いずれかのディスクリート・メモリ・デバイスまたは DIMM）。このパラメータはすべての種類の信号（データ、ストローブ、クロック、アドレス、およびコマンドの各信号）を含みます。DQS/DQ グループ内、全グループ、またはアドレスおよびコマンドおよびクロック信号間のワースト・ケースのスキューを入力する必要があります。このパラメータは .sdc ファイルでタイミング制約を生成します。

Autocalibration simulation options

サポートされるすべてのデバイス・ファミリ

Full Calibration（長いシミュレーション時間）、Quick Calibration、または Skip Calibration から選択します。

詳細は、「メモリ IP のシミュレーション」の章の「シミュレーションのオプション」の項を参照してください。

表8‒18. ALTMEMPHY の PHY設定 ( その３ )



表8‒19. ALTMEMPHY のボード設定 ( その１ )

パラメータ名単位説明

Number of slots/discrete devices — シングル・ランクまたはマルチ・ランクのコンフィギュレーションを設定します。

CK/CK# slew rate (differential) V/ns CK 信号および CK# 信号の差動スルー・レートを設定します。

Addr/command slew rate V/ns アドレス信号およびコマンド信号のスルー・レートを設定します。

DQ/DQS# slew rate (differential) V/ns DQ 信号および DQS# 信号の差動スルー・レートを設定します。

DQ slew rate V/ns DQ 信号のスルー・レートを設定します。 Addr/command eye reduction (setup) ns ISI によるアドレスおよびコマンド信号のセットアップ側のアイ・ダ

イアグラムの減少を設定します。

Addr/command eye reduction (hold) ns ISI によるアドレスおよびコマンド信号のホールド側のアイ・ダイア

グラムの減少を設定します。

DQ eye reduction ns ISI による DQ 信号のセットアップ側のアイ・ダイアグラムの総減少を設定します。

Delta DQS arrival time ns ISI による DQS 到達時間の範囲増加を設定します。




コントローラ設定この項では、バージョン 11.0 で生成されたデザインのバージョン 11.0 で導入された

高度な機能を備えた High Performance Controller II (HPC II) のパラメータについて説明

します。以前のバージョンで作成され、バージョン 11.0 で再生成のデザインは、新

しい高度な機能を継承しません。バージョン 11.0 の高度な機能なしの HPC II のパラ

メータについて詳しくは、アルテラ・ウエブサイトの「オンライン資料：外部メモ

リ・インタフェース」のページで利用可能な Quartus II バージョン 10.1 の外部メモ

リ・インタフェース・ハンドブックを参照してください。

表 8–20 に、Controller Settings タブで提供されるオプションを示します。

Max skew between DIMMs/devices ns

別のスロートに DIMM の特に、ランク間の DQ 信号の最大スキューまたは伝播遅延を設定します。

この値は、DIMM とデバイスの両方のマルチランク・コンフィギュレーションで DDR2 インタフェースの再同期化マージンに影響します。

Max skew within DQS group ns

DQS グループにおける DQ ピン間の最大スキューを設定します。この値は、すべてのコンフィギュレーション（シングルまたはマルチランク、DIMM またはデバイス）で DDR2 インタフェースのリード・キャプチャとライトのマージンに影響します。

Max skew between DQS groups ns異なる DQS グループにおける DQS 信号間の最大スキューを設定します。この値は、シングルまたはマルチランクのコンフィギュレーションの両方で DDR2 インタフェースの再同期化マージンに影響します。

Addr/command to CK skew ns

CK 信号およびアドレスとコマンド信号間のスキューまたは伝播遅延を設定します。正の値は CK 信号より長いアドレスおよびコマンド信号を表示します。負の値は CK 信号より短いアドレスおよびコマンド信号を表示します。Quartus II ソフトウェアは、DDR2 インタフェースへの適切なセットアップおよびホールド・マージンを持つためにアドレスとコマンド信号の遅延を最適化するのにこのスキューを使用します。

表8‒19. ALTMEMPHY のボード設定 ( その２ )

パラメータ名単位説明

表8‒20. コントローラ設定 ( その１ )

パラメータ説明Controller architecture コントローラ・アーキテクチャを指定します。

Enable self-refresh controls

セルフ・リフレッシュ・モードで外部メモリ・デバイスを配置する時に上のコントロールを持つできるように、コントローラをイネーブルにするためにオンにします。

「外部メモリ・インタフェース・ハンドブック」の「機能の説明 —HPC II コントローラ」の章の「ユーザー制御セルフ・リフレッシュ」の項を参照してください。

Enable power down controls

コントローラは、パワーダウン・モードで外部メモリ・デバイスを配置する時に上のコントロールを持つできるように、コントローラをイネーブルにするためにオンにします。

Enable auto power down

指定された数のアイドル・サイクルがコントローラに観察された後に自動的にパワー・ダウン・モードに外部メモリ・デバイスを配置することができるように、コントローラをオンにして、イネーブルにします。コントローラは Auto Power Down Cycles フィールドでメモリをパワーダウンした後、アイドル・サイクル数を指定することができます。「外部メモリ・インタフェース・ハンドブック」の「機能の説明 —HPC II コントローラ」の章の「Automatic Power-Down with Programmable Time-Out」の項を参照してください。


http://www.altera.com/literature/hb/external-memory/emi_fd_controller_hpcii.pdf


http://www.altera.co.jp/literature/lit-external-memory-interface.jsp





Auto power down cycles

コントローラはパワーダウン・モードで外部メモリ・デバイスを配置する前に、アイドル・コントローラの必要な数を決定します。範囲は 1 ～ 65,535 です。

値を 0 のクロック・サイクルに設定すると、オート・パワーダウン・モードがディセーブルになります。

Enable user auto-refresh controls

コントローラは、シングル・リフレッシュを発行することをイネーブルするように、オンにします。

Enable auto-precharge control

コントローラのトップ・レベルのオート・プリチャージ・コントロールをイネーブルするためにオンにします。リードまたはライトのバーストがオート・プリチャージ・コントロール信号をアサートすると、コントローラは、リードまたはライト・バーストの終了時に（オート・プリチャージ）現在オープンしているページを閉じることを指定できます。

Enable reordering コントローラは、最高周波数を達成するためにコマンドやデータ・リオーダリングを実行できるようにオンにします。

Starvation limit for each command

ウィティング・コマンドが出される前に提供できるコマンド数を指定します。範囲は 1 ～ 63 です。

Local-to-memory address mapping

メモリの Avalon-MM インタフェース・チップ、ロウ、バンク、およびカラムのビット・アドレス間のマッピングを制御します。

アプリケーションは、メモリ・デバイスのカラム・サイズより大きいバーストを発行する場合、Chip-Row-Bank-Column のオプションを選択します。このオプションにより、バーストがカラムの最後に到着した時、現在開いているロウの変更の効果を隠すために、コントローラはその先読みのバンク管理機能を使用することができます。

他方、アプリケーションが複数のマスタを持ち、その各マスタはメモリの別の領域を使用する場合、Chip-Row-Bank-Column のオプションを選択します。このオプションは、各マスタにメモリの物理バンクを割り当てるためにトップ・アドレス・ビットを使用することができます。物理バンクの割り当ては、コントローラが同じバンク内のロウをオープンとクローズする必要のことで、非効率が発生する可能性があるため、同じバンクに個別のマスタをアクセスすることを回避します。

Command queue look-ahead depth

先読みのバンク管理ロジックはリードまたはライトの要求の数を検査することを制御するためにコマンド・キューの先読みの深度値を指定します。

Local maximum burst count

コントローラ・スレーブ・ポートが受け入れる最大の Avalon バースト・カウントを設定するためにバースト・カウントを指定します。

Reduce controller latency by

コントローラ・レイテンシを低減するための値をコントローラ・クロック・サイクルで指定します。デフォルト値は 0 ですが、タイミング・クロージャを犠牲にしてデザインのレイテンシ・パフォーマンスを向上させるために 1 の選択オプションがあります。

Enable configuration and status register interface

メモリ・コントローラのためのランタイム・コンフィギュレーションおよびステータス検索をイネーブルするには、オンにします。このオプションをイネーブルにすると、追加 Avalon-MM スレーブ・ポートをメモリ・コントローラ・トップ・レベルに追加します。これによって、メモリ・タイミング・パラメータ、メモリ・アドレス・サイズ、モード・レジスタ設定、およびコントローラ機能のランタイム・コンフィギュレーションおよびステータス検索をすることができます。Error Detection and Correction Logic のオプションがイネーブルになっている場合、同じスレーブ・ポートはこのロジックのステータスを制御し、取得することができます。詳細は、

「外部メモリ・インタフェース・ハンドブック」の「機能の説明 —HPC II コントローラ」の章の「Configuration and Status Register (CSR) Interface」の項を参照してください。

Enable error detection and correction logic

シングル・ビット・エラーの訂正およびダブル・ビット・エラー検出の誤り訂正コード（ECC）をイネーブルするには、オンにします。

表8‒20. コントローラ設定 ( その２ )

パラメータ説明




第 8 章：メモリ IP の実装とパラメータ化 8‒57UniPHY IP 付きのメモリ・コントローラのパラメータ化

UniPHY IP 付きのメモリ・コントローラのパラメータ化この項では、UniPHY IP 付きの DDR2、DDR3 SDRAM、QDR II、QDR II+ SRAM、および

RLDRAM II のメモリ・コントローラで設定できるパラメータについて説明します。

UniPHY パラメータ・エディタの Parameter Settings ページにより、以下の設定をパラ

メータ化することができます。

■ PHY 設定

■ メモリ・パラメータ

■ メモリ・タイミング

■ ボード設定

■ コントローラ設定

■ 診断

MegaWizard Plug-In Manager の下部にあるテキスト・ウィンドウは、サポートされて

いないことを作成する場合、メモリ・インタフェース、警告、およびエラーに関す

る情報が表示されます。このウィンドウに表示されるすべてのエラーを修正するま

で、「Finish」ボタンはディセーブルになります。

以下の項では、Parameter Settings ページのタブについて詳細に説明します。

Enable auto error correction

コントローラでシングル・ビット・エラーが ECC ロジックによって検出されたときに自動訂正を実行することができるように、オンにします。あるいは、このオプションをオフにし、より良いシステム効率のために希望する時にエラー訂正をスケジュールすることができます。

Multiple controller clock sharing

このオプションは SOPC Builder フローでのみ使用できます。一方のコントローラが互換性のある PLL を持つシステムの別のコントローラから Avalon クロックを使用できるようにオンにします。このオプションでは、マスタ・ロジックに同期する 2 つ以上のメモリ・コントローラを持つ SOPC Builder システムを作成することができます。

1 このオプションは Cyclone III または Cyclone IV のファミリ・デバイスで使用

できません。

Local interface protocol

ユーザー・ロジックとメモリ・コントローラ間のローカル・インタフェースを指定します。 Avalon-MM インタフェースを使用して、他の Avalon-MM ペリフェラルに簡単に接続することができます。

HPC II アーキテクチャは Avalon-MM インタフェースのみサポートします。

表8‒20. コントローラ設定 ( その３ )



8‒58 第 8 章：メモリ IP の実装とパラメータ化UniPHY IP 付きのメモリ・コントローラのパラメータ化

PHY 設定表 8–21 に、PHY のパラメータを示します。

表8‒21. クロックのパラメータ ( その１ )


General Settings

Speed Grade 生成されたタイミング制約および値ミング・レポートに影響を与えるターゲットされたFPGA デバイスのスピード・グレードを指定します。

Generate PHY onlyこのオプションをオンにして、メモリ・コントローラなしの UniPHY コアを生成します。このオプションをオンにすると、AFI インタフェースは簡単に独自のメモリ・コントローラを接続できるようにエクスポートされます。

Clocks

Memory clock frequency

メモリ・デバイスをドライブするクロックの周波数。精度の小数点の 4 桁まで使用します。

ターゲットのメモリ・コンフィギュレーションでサポートされる最大周波数を取得するには、アリテラ・ウエブサイトの「外部メモリ・インタフェース・スペック・エスティメーター」ページを参照してください。

Achieved memory clock frequency

PLL は、外部メモリ・インタフェース（メモリ・クロック）をドライブするために生成する実際の周波数です。

PLL reference clock frequency PLL に供給する入力クロックの周波数。精度の小数点の 4 桁まで使用します。

Rate on Avalon-MM interface

Avalon-MM インタフェース上のデータ・バスの幅です。2× のメモリ・データ幅の幅でFull 結果で、4× のメモリ・データ幅の幅の Half 結果です。8× のメモリ・データ幅の幅の Quarter 結果であり、Stratix V デバイスを使用して DDR3 SDRAM でのみサポートします。メモリ周波数は 533 MHz 以上の場合、Quarter を使用します。

他のメモリの Avalon-MM インタフェースのレート選択を決定するには、アリテラ・ウエブサイトの「外部メモリ・インタフェース・スペック・エスティメーター」ページのターゲット・デバイスのローカル・インタフェース・クロック・レートを参照してください。

Achieved local clock frequency

PLL は、メモリ・コントローラ（AFI クロック）のローカル・インタフェースをドライブするために生成する実際の周波数です。

Advanced PHY Settings

Advanced clock phase control

これは、クロック位相へのアクセスを可能にします。デフォルト値は、ほとんどのDIMM およびボードのレイアウトで十分なはずですが、必要に応じてより大きなアドレスおよびコマンド・クロック・スキュー対を補償するために変更することができます。

このオプションは DDR3 SDRAM でのみ使用できます。

Additional address and command clock phase

アドレスおよびコマンド・クロックの位相シフトの量を増加または減少することができます。ベースの位相シフト・センターはメモリ・デバイスでアドレスおよびコマンド・クロックをアラインメントします。それはすべての状況の下の最適な設定ではないかもしれません。位相シフトの量を増大または減少させることでタイミングを改善できます。デフォルト値は 0 度です。

最適な設定を達成するために、アドレスおよびコマンドのタイミング制約結果に基づいて値を調整します。

このオプションは Stratix V デバイスでは使用できません。


http://www.altera.co.jp/technology/memory/estimator/mem-emif-index.html




Additional phase for core-to-periphery transfer

コア・ツー・ペリフェラル転送のラッチング・クロックを位相シフトすることができます。ラッチング・クロックを遅延させることによって、正の位相シフト値は、コア内のレジスタとペリフェラル内のハーフ・レート DDIO_OUT ブロックがそれぞれの間での転送のためにセットアップ・タイミングを向上させます。コアのタイミング解析によって、この設定を調整します。

このオプションは、Stratix V デバイスでのみ使用できます。

Additional phase for periphery-to-core transfer

ペリフェラル・ツー・コア転送のラッチング・クロックを位相シフトすることができます。ラッチング・クロックを進めることによって、負の位相シフト値はペリフェラルとコア内のリード FIFO 間の転送のためにセットアップ・タイミングを向上させます。コアのタイミング解析によって、この設定を調整します。

このオプションは、Stratix V デバイスでのみ使用できます。

Additional CK/CK# phase

CK/CK# クロックの位相シフトの量を増加または減少することができます。ベースの位相シフト・センターはメモリ・デバイスでアドレスおよびコマンド・クロックをアラインメントします。それはすべての状況の下の最適な設定ではないかもしれません。位相シフトの量を増大または減少させることでタイミングを改善できます。CK/CK# での位相シフトを増大または減少させることで、リード、ライトおよびレベリング転送に影響しますが、アドレスおよびコマンド・クロックでの位相シフトを増大または減少させることでは影響しません。

最適な設定を達成するために、アドレスおよびコマンドのタイミング制約結果に基づいて値を調整します。リード、ライト、およびライト・レべリングのタイミングがクロック位相を調整した後に満たされていることを確認します。コア・タイミングの障害がAdditional address and command clock phase を調整した後に発生した場合、この値を調整します。

このオプションは、DDR3 SDRAM でのみ使用できます。しかし、このオプションはStratix V デバイスでは使用できません。

Enable read DQS tracking

温度変化を連続に補償することによって、タイミング・マージンを向上させます。このオプションをオンにすると、増加したデザイン領域を観察し、リフレッシュ・コマンド時間はトラッキング・アクセスによって長くなります。アルテラは、デザインが533 MHz 以上で動作すると、このオプションをオンにすることを推奨します。

このオプションは、DDR3 SDRAM でのみ使用できます。

Supply voltage メモリの電源電圧とサブファミリ・タイプです。

このオプションは、DDR3 SDRAM でのみ使用できます。現在、DDR3L は Stratix V でのみサポートされています。

I/O standard I/O 規格電圧。デザインのメモリ規格によって、I/O 規格を設定します。

PLL sharing mode

No sharing を選択すると、パラメータ・エディタでは PLL 信号をエクスポートせずにPLL ブロックをインスタンス化します。 Master を選択すると、パラメータ・エディタでは PLL ブロックをインスタンス化し、信号をエクスポートします。Slave を選択すると、パラメータ・エディタでは PLL インタフェースを公開し、PLL スレーブ・インタフェース信号をドライブするために外部 PLL マスタを接続する必要があります。

PLL を共有しない場合、No sharing を選択します。それ以外の場合は、Master またはSlave を選択します。

リソースの共有について詳しくは、「外部メモリ・インタフェース・ハンドブック」の「機能の説明 —UniPHY」の章の「DLL および PLL 共有インタフェース」の項を参照してください。

タイミング解析時にリソースの共有を反映するためにタイミング・スクリプトを変更する必要があります。詳細は、「Altera Wiki 」のウエブサイトの「List of designs using Altera External Memory IP」の UniPHY チュートリアルを参照してください。

表8‒21. クロックのパラメータ ( その２ )



http://www.altera.com/literature/hb/external-memory/emi_fd_uniphy.pdf


http://www.alterawiki.com/wiki/List_of_designs_using_Altera_External_Memory_IP



Number of PLL sharing interfaces

このオプションでは、Qsys 内の複数の 1 対 1 接続の作成を容易に作成するために PLL共有インタフェースの数を指定することができます。

このオプションは、Master に PLL sharing mode を設定する時にイネーブルされます。

DLL sharing mode

No sharing を選択すると、パラメータ・エディタでは DLL 信号をエクスポートせずにDLL ブロックをインスタンス化します。 Master を選択すると、パラメータ・エディタでは DLL ブロックをインスタンス化し、信号をエクスポートします。Slave を選択すると、パラメータ・エディタでは DLL インタフェースを公開し、DLL スレーブ信号をドライブするために外部 DLL マスタを接続する必要があります。

DLL を共有しない場合、No sharing を選択します。それ以外の場合は、Master またはSlave を選択します。

リソースの共有について詳しくは、「外部メモリ・インタフェース・ハンドブック」の「機能の説明 —UniPHY」の章の「DLL および PLL 共有インタフェース」の項を参照してください。

Number of DLL sharing interfaces

このオプションでは、Qsys 内の複数の 1 対 1 接続の作成を容易に作成するために DLL共有インタフェースの数を指定することができます。


OCT sharing mode

No sharing を選択すると、パラメータ・エディタでは OCT 信号をエクスポートせずにOCT ブロックをインスタンス化します。 Master を選択すると、パラメータ・エディタでは OCT ブロックをインスタンス化し、信号をエクスポートします。Slave を選択すると、パラメータ・エディタでは OCT インタフェースを公開し、OCT スレーブ信号をドライブするために外部 OCT コントロール・ブロックを接続する必要があります。

OCT ブロックを共有しない場合、No sharing を選択します。それ以外の場合は、Masterまたは Slave を選択します。

リソースの共有について詳しくは、「外部メモリ・インタフェース・ハンドブック」の「機能の説明 —UniPHY」の章の「OCT 共有インタフェース」の項を参照してください。

Number of OCT sharing interfaces

このオプションでは、Qsys 内の複数の 1 対 1 接続の作成を容易に作成するために OCT共有インタフェースの数を指定することができます。


HardCopy compatibility

生成された IP コアに必要なすべての HardCopy 互換性オプションをイネーブルにします。いくつかのパラメータ化は、パイプライン・ステージは、HardCopy デバイスを使用するデザインに挑戦的なタイミング・クロージャを助けるためにライト・データパスに追加されます。パイプライン・ステージは、全体的なリードおよびライトのレイテンシには影響しません。

HardCopy デバイスにデザインを移行する場合、このオプションをオンにします。詳細は、「HardCopy Design Migration Guidelines」の章を参照してください。

Reconfigurable PLL location

実行時に UniPHY メモリ・インタフェースで使用される PLL はリコンフィギュレーション可能であることを設定する時、PLL の位置を指定する必要があります。このアサインメントは、指定された側に配置できる PLL を生成します。

HardCopy compatability をオンにすると、このオプションはイネーブルになります。 HardCopy デザインでは、インタフェースの位置に応じて PLL の位置を指定する必要があります。

Sequencer optimization

Nios II ベース・シーケンサをイネーブルにするには、Performance を選択します。RTLベース・シーケンサをイネーブルにするには、Area を選択します。

アルテラは、メモリ・クロック周波数が 400 MHz を超える場合、Nios ベース・シーケンサをイネーブルにし、リソース使用率を低減する場合、RTL ベース・シーケンサをイネーブルにすることを推奨します。

このオプションは、QDRII および QDR II+ SRAM、および RLDRAM II で使用できます。

表8‒21. クロックのパラメータ ( その３ )







http://www.altera.com/literature/hb/external-memory/emi_optimizing_HC_migration.pdf


メモリ・パラメータメモリのメーカーのデータシートからメモリ・パラメータを適用するには、このタ

ブを使用します。

DDR2 および DDR3 SDRAM表 8–22 に、DDR2 および DDR3 SDRAM のメモリ・パラメータを示します。

表8‒22. メモリ・パラメータ ( その１ )


Memory vendor

メモリ・デバイスのベンダ。使用するメモリ・ベンダによって、メモリ・ベンダを選択します。設定に記載されていないメモリ・ベンダについては、最も近いメモリ・パラメータを使って JEDEC を選択し、使用するメモリ・ベンダの値に従って、パラメータの値を編集します。しかし、メモリ・プリセットのリストからコンフィギュレーションを選択する場合、そのプリセット設定のデフォルト・メモリ・　ベンダが自動的に選択されます。

Memory format

メモリ・デバイスのフォーマット。

メモリ・デバイスのみを使用する場合、Discrete を選択します。 DIMM フォーマットの場合は、 Unbuffered または Registered を選択します。DIMM フォーマットを使用して DDR3 SDRAM のれべリング回路をオンにします。

Memory device speed grade メモリ・デバイスが実行可能な最大周波数です。

Total interface width メモリ・デバイスの DQ ピンの総数です。DDR2 および DDR3 SDRAM（レべリング付きまたはレベリングなし）の場合は、 144 ビットに制限されます。

DQ/DQS group size DQS グループあたりの DQ ビット数です。

Number of DQS groups DQS グループ数は、合計インタフェース幅および DQ/DQS グループ・サイズのパラメータから自動的に計算されます。

Number of chip selects

IP コアが現在のデバイス・コンフィギュレーションに使用するチップ選択の数です。

DIMM スロット数と各スロットのランク数に応じてチップ・セレクトの総数を指定します。例えば、各 DIMM スロットに 2 つのランクを持つ 2 つの DIMM スロットがある場合、 4 のチップ・セレクトを選択します。

Number of clocks メモリ・インタフェースのクロック・バスの幅です。

Row address width メモリ・インタフェースのクロック・バスの幅です。

Column address width メモリ・インタフェースのカラム・アドレスの幅です。

Bank-address width メモリ・インタフェースのバンク・アドレス・バスの幅です。

Enable DM pins

メモリ・デバイスの DM ピンが FPGA によりドライブされるかどうかを指定します。×4 モードのメモリ・デバイスを使用する時に FPGA デバイス・ピンを乱用するために、このオプションをオフにすることができます。

×4 モードのメモリ・デバイスを使用する時に、DDR3 SDRAM ではこのオプションをオフにします。

Avalon バイト・イネーブルを使用する場合、このオプションをオンにする必要があります。

DQS# Enable (DDR2)シグナル・インテグリティおよびシステム性能を改善するには、差動 DQS 信号方式をオンにします。

このオプションは、DDR2 SDRAM でのみ使用できます。

Memory Initialization Options̶DDR2Address and command parity アドレス / コマンドのパリティ・チェック機能をイネーブルします。



Mode Register 0

Burst length バースト長を指定します。

Read burst type

シーケンシャルまたはインタリーブド順序の一定のバースト内のアクセスを指定します。

アルテラのメモリ・コントローラで使用するためにシーケンシャル順序を指定します。Generate PHY only パラメータが PHY 設定タブでイネーブルされる時、インタリーブド対応のカスタム・コントローラと共に使用するためにインタリーブド順序を指定します。


プリチャージのパワーダウンのときにメモリ・デバイスの DLL が低速の終了モードまたは高速の終了モードにあるかどうかを決定します。


メモリ・デバイスでの READ コマンドおよび出力データの最初のビットの使用可能性の間のクロック・サイクル数を決定します。

ターゲット・メモリ・スピード・グレードに応じてこのパラメータを設定します。

Mode Register 1

Output drive strength setting

メモリ・デバイスでの設定する出力ドライバー・インピーダンスを決定します。

最適なシグナル・インテグリティ性能を取得するには、ボード・シミュレーション結果に基づいて最適な設定を選択します。


メモリ・デバイスのポストされた CAS 付加レイテンシを決定します。

コマンドとバス効率を向上させるために、およびシステム帯域幅を増やすために、この機能をイネーブルにします。詳細は、「Optimizing the Controller」の章を参照してください。

Memory on-die termination (ODT) setting

メモリ・デバイスでの On-Die Termination 抵抗を決定します。


Mode Register 2

SRT Enable セルフ・リフレッシュ温度（SRT）を決定します。通常の温度 (0 ～ 85 度 ) では1x refresh rate を選択し、高温（>85 度）では 2x refresh rate を選択します。

Memory Initialization Options̶DDR3

Mirror Addressing: 1 per chip select

ミラー・アドレッシングを指定します。このフィールドにミラー化されたアドレスを使用してランクを入力します。例えば、4 つのチップ・セレクトの場合、1101 を入力してチップ・セレクト #3、#2、および #0 上のアドレスをミラー化します。

Address and command parity データ転送でエラーを検出するためのアドレース / コマンドのパリティ・チェック機能をイネーブルにします。

Mode Register 0

Read burst type

シーケンシャルまたはインタリーブド順序の一定のバースト内のアクセスを指定します。

アルテラのメモリ・コントローラで使用するためにシーケンシャル順序を指定します。Generate PHY only パラメータが PHY 設定タブでイネーブルされる時、インタリーブド対応のカスタム・コントローラと共に使用するためにインタリーブド順序を指定します。


プリチャージのパワーダウンのときにメモリ・デバイスの DLL がオフまたはオンであるかどうかを指定します。


メモリ・デバイスでのリード・コマンドおよび出力データの最初のビットの使用可能性の間のクロック・サイクル数です。

ターゲット・メモリ・スピード・グレードに応じてこのパラメータを設定します。

表8‒22. メモリ・パラメータ ( その２ )



http://www.altera.com/literature/hb/external-memory/emi_optimizing_efficiency.pdf


QDR II およびQDR II+ SRAM表 8–23 に、QDR II および QDR II+ SRAM のメモリ・パラメータについて説明します。

Mode Register 1

Output drive strength setting

メモリ・デバイスでの設定する出力ドライバー・インピーダンスです。



メモリ・デバイスのポストされた CAS 付加レイテンシです。

コマンドとバス効率を向上させるために、およびシステム帯域幅を増やすために、この機能をイネーブルにします。詳細は、「Optimizing the Controller」の章を参照してください。

ODT Rtt nominal value

メモリ・デバイスでの On-Die Termination 抵抗です。


Mode Register 2

Auto selfrefresh method オート・セルフ・リフレッシュのイネーブル / ディセーブル。

Selfrefresh temperature セルフ・リフレッシュ温度は Normal または Extended として指定します。

Memory write CAS latency setting

メモリ・デバイスでの内部のライトのリリースから最初のデータ・インのラッチへのクロック・サイクルの数です。

Dynamic ODT (Rtt_WR) value

メモリ・デバイスのダイナミック ODT 機能のモードです。


表8‒22. メモリ・パラメータ ( その３ )


表8‒23. メモリ・パラメータ

パラメータ説明Address width メモリ・デバイスのアドレス・バスの幅。

Data width メモリ・デバイスのデータ・バスの幅。

Data-mask width メモリ・デバイスのデータ・マスクの幅。

CQ width メモリ・デバイスの CQ（リード・ストローブ）バスの幅。 K width メモリ・デバイスの K （ライト・ストローブ）バスの幅。

Burst length メモリ・デバイスでサポートされるバースト長。

Topology

x36 emulated mode

FPGA 上に小さいメモリ幅インタフェースを使用してより大きなメモリ幅インタフェースをエミュレートします。

ターゲット FPGA は x36 DQ/DQS グループをサポートしない時このオプションをオンにします。このオプションは 1 の x36 リード・データ・グループをエミュレートするのに 2 x18 DQ/DQS グループが使用できます。

Emulated write groups

FPGA で x36 メモリ・インタフェースの形式のに使用するライト・グループの数。2 を選択し、2 x18 DQ/DQS グループを使用して x36 のライト・データ・グループを形式します。4 を選択し、4 x9 DQ/DQS グループを使用して x36 ライト・データ・グループを形式します。

Device width 幅の拡張に使用されるメモリ・デバイスの数を指定します。


http://www.altera.com/literature/hb/external-memory/emi_optimizing_efficiency.pdf


RLDRAM II表 8–23 に、RLDRAM II のメモリ・パラメータについて説明します。

表8‒24. メモリ・パラメータ

パラメータ説明Address width メモリ・デバイスのアドレス・バスの幅。 Data width メモリ・デバイスのデータ・バスの幅。

Bank-address width メモリ・デバイスのバンク・アドレス・バスの幅。

Data-mask width メモリ・デバイスのデータ・マスクの幅。

QK widthメモリ・デバイスの QK（リード・ストローブ）バスの幅。

データ幅が 9 に設定される場合、1 を選択します。データ幅が18 または 36 に設定される場合、2 を選択します。

DK widthメモリ・デバイスの DK（ライト・ストローブ）バスの幅。

データ幅が 9 または 18 に設定される場合、1 を選択します。データ幅が 36 に設定される場合、2 を選択します。

Burst length メモリ・デバイスでサポートされるバースト長。

Memory mode register configuration メモリ・モードを設定するコンフィギュレーション・ビット。

TopologyDevice width 幅の拡張に使用されるメモリ・デバイスの数を指定します。



メモリ・タイミングメモリ・メーカーのデータシートからメモリ・タイミングを適用するには、このタ

ブを使用します。表 8–25 に、メモリ・タイミングのパラメータを示します。

表8‒25. メモリ・タイミングのパラメータ ( その１ )


DDR2/DDR3 SDRAMtIS (base) CK クロック立ち上がりまでのアドレスとコントロール・セットアップ。

tIH (base) CK クロック立ち上がり後のアドレスとコントロール・ホールド。

tDS (base) クロック（DQS）立ち上がりまでのデータ・セットアップ。 tDH (base) クロック（DQS）立ち上がり後のデータ・ホールド。

tDQSQ DQS、DQS# から DQ スキューまで、アクセスごと。

tQHS (DDR2)

tQH (DDR3)DQS、DQS# （絶対時間値）からの DQ 出力ホールド時間。

DQS、DQS# （tCK の割合）からの DQ 出力ホールド時間。

tDQSCK CK/CK# からの DQS 出力アクセス時間。

tDQSS DQS の最初のラッチング・エッジから関連するクロック・エッジまで（tCK の割合）。

tQSH (DDR3)

tDQSH (DDR2)DQS 差動の High パルス幅（ tCK の割合）。メモリによって受信されたDQS 信号の最小 High 時間を指定します。

tDSH CK（tCK の割合）からの DQS 立ち下がりエッジ・ホールド時間。

tDSS CK セットアップ時間（tCK の割合）からの DQS 立ち下がりエッジ。

tINIT パワーアップ時のメモリ初期化時間。

tMRD ロード・モード・レジスタ・コマンド周期。

tRAS アクティブ - プリチャージ時間。

tRCD アクティブからリードまたはライトまでの時間。

tRP プリチャージ・コマンドの持続時間。

tREFI リフレッシュ・コマンド間隔。

tRFC オート・リフレッシュ・コマンド間隔。

tWR ライト・リカバリ時間。

tWTR ライトからリード周期まで。

tFAW 4 つのアクティブ・ウィンドウ時間。

tRRD RAS から RAS 遅延時間まで。

tRTP リード - プリチャージ時間。

QDR II および QDR II+tWL (cycles) ライト・レイテンシ。 tRL (cycles) リード・レイテンシ。

tSA K クロックの立ち上がりまでのアドレスとコントロール・セットアップ。

tHA K クロックの立ち上がり後のアドレスとコントロール・ホールド。 tSD クロック（K/K#）立ち上がりまでのデータ・セットアップ。

tHD クロック（K/K#）立ち上がり後のデータ・ホールド。

tCQD エコー・クロック High からデータ有効。



ボード設定タイミング解析でボード・レベルの効果をモデル化するには、Board Settings タブを

使用します。Board Settings タブでは、次の設定を設定することができます。

■ セットアップおよびホールド・ディレーティング（DDR2/DDR3 SDRAM および

RLDRAM II でのみ使用可能）

■ ISI（Intersymbol inteference）

■ ボード・スキュー

1 正確なタイミング結果を得るために、PCB に正しいボード設定のパラメータを入力す

る必要があります。

IP コアは、単一および複数のチップ・セレクトのコンフィギュレーションをサポー

トしています。アルテラは、一定のアルテラ・ボードのためにこれらのコンフィ

ギュレーションへの出力シグナリングへの効果を決定し、ウィザード内に出力ス

ルー・レートおよび ISI（Intersymbol Interference）への効果を格納されていました。

tCQDOH エコー・クロック High からデータ無効。

Internal jitter QDRII/II+ の内蔵ジッタ。

TCQHCQnH CQ クロックの立ち上がりから CQn クロックの立ち上がりまで（立ち上がりから立ち上がりまで）。

TKHKnH K クロックの立ち上がりから Kn クロックの立ち上がりまで（立ち上がりから立ち上がりまで）。

RLDRAM IIMaximum memory clock frequency

メモリ・デバイスが実行できる最大周波数。

Refresh interval リフレッシュ間隔。

tCKH (%) 入力クロック（CK/CK#）High は、完全なクロック周期の割合として表示されます。

tQKH (%) リード・クロック（QK/QK#）High は、tCKH の割合として表示されます。

tAS CK クロックの立ち上がりまでのアドレスとコントロール・セットアップ。

tAH CK クロックの立ち上がり後のアドレスとコントロール・ホールド。

tDS クロック（CK/CK#）の立ち上がりまでのデータ・セットアップ。 tDH クロック（CK/CK#）の立ち上がり後のデータ・ホールド。 tQKQ_max QK クロック・エッジから DQ データ・エッジまで（同じグループ内）。 tQKQ_min QK クロック・エッジから DQ データ・エッジまで（同じグループ内）。 tCKDK_max 入力データ・クロックまでのクロック（最大）。 tCKDK_min 入力データ・クロックまでのクロック（最小）。

表8‒25. メモリ・タイミングのパラメータ ( その２ )




1 これらの格納されている値は、特定のアルテラのボードの代表的なものであります。

ボードのボード・レベルの影響を考慮して値を変更する必要があります。ボードの

代表的な値を取得するために HyperLynx または同様のシミュレータを使用することが

できます。

f Quartus II ソフトウェアでボード・シミュレーション結果を含める方法、および Pin Planner を使用してピンを割り当てる方法については、「Altera Wiki」のウエブサイト

の「List of designs using Altera External Memory IP」のページのデザイン・フローの

チュートリアルおよびデザイン例を参照してください。

f タイミング・ディレーティング手法について詳しくは、「メモリ IP のタイミングの解析」の章の「複数のチップ・セレクト DDR2 および DDR3 SDRAM デザインのタイミ

ング・ディレーティング手法」の項を参照してください。

セットアップおよびホールド・ディレーティング出力信号のスルー・レートは、メモリ・デバイスのセットアップおよびホールド時

間に影響します。出力のスルー・レートは、アドレスおよびコマンド信号と DQ 信号

のセットアップおよびホールド時間にその影響を確認するか、または設定を指定し

て、直接にホールド時間を指定することができます。

1 プリー・レイアウト（ライン）とポスト・レイアウト（ボード）シミュレーション

の PCB の開発過程で得られる情報を入力する必要があります。

表 8–26 に、セットアップおよびホールド・ディレーティングのパラメータを示しま

す。

表8‒26. セットアップおよびホールド・ディレーティングのパラメータ ( その１ )


DDR2/DDR3 SDRAM

Derating method

ディレーティング手法です。デフォルト設定は、アルテラの内部ボード・シミュレーション・データに基づきます。ボードの状態に応じて正確なタイミング解析を取得するために、アルテラは、ボードのシミュレーションを実行し、自動的にディレーティング・セットアップとホールド時間を計算するために Quartus II ソフトウェアでスルー・レートを入力して、または直接にディレーティング・セットアップとホールド時間を入力することを推奨します。

詳細は、「メモリ IP のタイミングの解析」の章の「複数のチップ・セレクト DDR2 および DDR3 SDRAM デザインのタイミング・ディレーティング手法」の項を参照してください。

CK/CK# slew rate (differential) CK/CK# スルー・レート（差動）。

Address/Command slew rate アドレスおよびコマンドのスルー・レート。

DQS/DQS# slew rate (Differential) DQS および DQS# のスルー・レート（差動）。

DQ slew rate DQ スルー・レート。

tIS CK へのアドレス / コマンドのセットアップ時間。

tIH CK からのアドレス / コマンドのセットアップ時間。







tDS DQS へのデータ・セットアップ時間。

tDH DQS からのデータ・セットアップ時間。

RLDRAM II

tAS Vref to CK/CK# Crossing

与えられたアドレス / コマンドおよび CK/CK# スルー・レートの場合、メモリ・デバイスのデータシートには、ディレティングされたアドレス / コマンドのセットアップ時間を決定するために使用できる「tAS Vref to CK/CK# Crossing」の値を提供します。

tAS VIH MIN to CK/CK# Crossing

与えられたアドレス / コマンドおよび CK/CK# スルー・レートの場合、メモリ・デバイスのデータシートには、ディレティングされたアドレス / コマンドのセットアップ時間を決定するために使用できる「tAS VIH MIN to CK/CK# Crossing」の値を提供します。

tAH CK/CK# Crossing to Vref

与えられたアドレス / コマンドおよび CK/CK# スルー・レートの場合、メモリ・デバイスのデータシートには、ディレティングされたアドレス / コマンドのホールド時間を決定するために使用できる「tAH CK/CK# Crossing to Vref」の値を提供します。

tAH CK/CK# Crossing to VIH MIN

与えられたアドレス / コマンドおよび CK/CK# スルー・レートの場合、メモリ・デバイスのデータシートには、ディレティングされたアドレス / コマンドのホールド時間を決定するために使用できる「tAH CK/CK# Crossing to VIH MIN」の値を提供します。

tDS Vref to CK/CK# Crossing

与えられたデータおよび DK/DK# スルー・レートの場合、メモリ・デバイスのデータシートには、ディレティングされたデータ・セットアップ時間を決定するために使用できる「tDS Vref to CK/CK# Crossing」の値を提供します。

tDS VIH MIN to CK/CK# Crossing

与えられたデータおよび DK/DK# スルー・レートの場合、メモリ・デバイスのデータシートには、ディレティングされたデータ・セットアップ時間を決定するために使用できる「tDS VIH MIN to CK/CK# Crossing」の値を提供します。

tDH CK/CK# Crossing to Vref

与えられたデータおよび DK/DK# スルー・レートの場合、メモリ・デバイスのデータシートには、ディレティングされたデータ・ホールド時間を決定するために使用できる「tDH CK/CK# Crossing to Vref」の値を提供します。

tDH CK/CK# Crossing to VIH MIN

与えられたデータおよび DK/DK# スルー・レートの場合、メモリ・デバイスのデータシートには、ディレティングされたデータ・ホールド時間を決定するために使用できる「tDH CK/CK# Crossing to VIH MIN」の値を提供します。

Derated tAS

ディレーティングされたアドレス / コマンドのセットアップ時間は、自動的に、「tAS」、「tAS Vref to CK/CK# Crossing」、および「tAS VIH MIN to CK/CK# Crossing」のパラメータから計算されます。

表8‒26. セットアップおよびホールド・ディレーティングのパラメータ ( その２ )




ISI（Intersymbol Inteference）ISI は、1 つのシンボルが後続のシンボルと干渉する信号の歪みです。反射を引き起

こしている複数のスタブがあるので、単一のチップ・セレクトのコンフィギュレー

ションから複数のチップ・セレクトのコンフィギュレーションまで行くとき、通常

は ISI の増加があります。表 8–27 に、ISI のパラメータを示します。

Derated tAH

ディレーティングされたアドレス / コマンドのホールド時間は、自動的に、「tAH」、「tAH CK/CK# Crossing to Vref」、および「tAH CK/CK# Crossing to VIH MIN」のパラメータから計算されます。

Derated tDS

ディレーティングされたデータ・セットアップ時間は、自動的に、「tDS」、「tDS Vref to CK/CK# Crossing」、および「tDS VIH MIN to CK/CK# Crossing」のパラメータから計算されます。

Derated tDH

ディレーティングされたデータ・ホールド時間は、自動的に、「tDH」、「tDH CK/CK# Crossing to Vref」、および

「tDH CK/CK# Crossing to VIH MIN」のパラメータから計算されます。

表8‒27. ISI のパラメータ ( その１ )


Derating method

デフォルトのアルテラの設定 ( 特定のアルテラのボードがある場合 ) を選択するか、または手動で特定のボードに得られたボードのシミュレーション番号を入力しください。

このオプションは、DDR2/DDR3 SDRAM でのみサポートされます。

Address and command eye reduction (setup)

ISI が全くないときケースと比較するときの ISI によるアドレスおよびコマンド信号のセットアップ側 ( または、アイの左側 ) のアイ・ダイアグラムの減少です。シングル・ランクのデザインでは、ISI は 0 になることがあります。マルチランクのデザインでは、ISI は正確なタイミング解析のために必要です。

アドレスおよびコマンドの信号の ISI 値を測定する方法について詳しくは、「メモリ IP のタイミングの解析」の章の「アドレス /コマンド、DQ、と DQS セットアップおよびホールド時間のアイ減少の測定」の項を参照してください。

Address and command eye reduction (hold)

ISI が全くないときケースと比較するときの ISI によるアドレスおよびコマンド信号のホールド側 ( または、アイの右側 ) のアイ・ダイアグラムの減少です。


表8‒26. セットアップおよびホールド・ディレーティングのパラメータ ( その３ )






増

よの。

ボード・スキューPCB トレースの間はスキューがあるため、タイミング・マージンを低減することが

できます。さらに、異なるチップ・セレクト間のスキューは、さらに複数のチップ

セレクト・トポロジではタイミング・マージンを低減することができます。パラ

メータ・エディタの Board Skews セクションでは、これらのバリエーションを補償す

るためにパラメータを入力します。大規模なボード・トレース・スキューは、ボー

ド・トレース・モデルで指定する必要があります。

表 8–28 に、ボード・スキューのパラメータを示します。遅延値を含むパラメータの

方程式では、遅延は、次のように測定する必要があります。

■ ディスクリート・デバイスの場合 – フライバイ・トポロジで FPGA から最初のメモ

リ・デバイスへの遅延。

■ UDIMM の場合 –FPGA から UDIMM コネクタへの遅延。

■ RDIMM の場合 –FPGA から RDIMM 上のレジスタへの遅延。

方程式は、反復されている特定のデバイスまたはグループに適用されるボードまた

はグループ修飾子（_b または _g）でマークされた場合を除き、任意のメモリ・デバ

イスに適用されます。

DQ/ D eye reduction

ISI が全くないときケースと比較するときの DQ 信号の ISI によるアイ・ダイアグラムの総減少です。アルテラは、ISI がアイの左右の側面でアイの幅を対称的に減少させると仮定します。


Delta DQS/Delta K/ Delta DK arrival time

ISI が全くないときケースと比較するときの DQS 到達時間の範囲増加です。アルテラは、ISI が DQS に左と右に対称的に異ならせると仮定します。


表8‒27. ISI のパラメータ ( その２ )


表8‒28. ボード・スキューのパラメータ ( その１ )


DDR2/DDR3 SDRAM

DQ/DQS Package Deskew

DQ および DQS ピン上にボード・トレースを使用して FPGA パッケージをディスキューする場合、このパラメータをイネーブルにします。このオプションはリード・キャプチャとライト・マージンを加します。

このオプションがイネーブルされると、パッケージ・スキューは Pin-Out ファイル（.pin）の DQ おび DQS 上の出力になり、タイミング解析に含まれていません。DQ または DQS に関連されたすべて他のボード遅延とスキュー・パラメータは、パッケージとボードの両方を考慮する必要があります





すジ

マを

ー

ー

。

4

ー

Mす。

Address/Command Package Deskew

アドレスおよびコマンド・ピン上にボード・トレースを使用して FPGA パッケージをディスキューる場合、このパラメータをイネーブルにします。このオプションはアドレスおよびコマンドのマーンを増加します。

このオプションがイネーブルされると、パッケージ・スキューは Pin-Out ファイル（.pin）のアドレスおよびコマンド・ピン上の出力になり、タイミング解析に含まれていません。アドレスおよびコンドに関連されたすべての他のボード遅延とスキュー・パラメータは、パッケージとボードの両方考慮する必要があります。

Maximum CK delay to DIMM/device

DIMM または FPGA と同じ PCB 上のいずれかにある FPGA からメモリ・デバイスへの最長の CK トレスの遅延は、次式で示されます。

ここで、n はメモリ・クロック数です。例えば、メモリ・クロックの 2 組の最大の CK 遅延は、次式で示されます。

Maximum DQS delay to DIMM/device

DIMM または FPGA と同じ PCB 上のいずれかにある FPGA からメモリ・デバイスへの最長の CK トレスの遅延は、次式で示されます。

ここで、n はメモリ・クロック数です。例えば、2 つの DQS の最大 DQS 遅延は、次式で示されます

Minimum delay difference between CK and DQS

すべての DIMM 上の同じ DIMM に到着する時に、CK 信号と任意の DQS 信号間の最小スキュー（または最大の負のスキュー）は、次式で示されます。

ここで、n はメモリ・クロック数です。m は DQS 数です。例えば、2 組のメモリ・クロックおよびつの DQS 信号（クロックごとに 2 つの DQS 信号）の CK と DQS 間の最小遅延の差は、次式で示されます。

{(Ck1 Delay–DQS1 Delay), (Ck1 Delay–DQS2 Delay),(Ck2 Delay–DQS3 Delay), (Ck2 Delay–DQS4 Delay)}

このパラメータの値は、マルチランク・コンフィギュレーションでレベリングの DDR3 インタフェス用のライト・レベリング・マージンに影響を与えます。

いくつかの異なるボードに対して同じデザインを使用する場合、複数のボードでは、すべての DIMの同じ DIMM に到着する時に、CK 信号と任意の DQS 信号間の最小のスキューは、次式で示されま

表8‒28. ボード・スキューのパラメータ ( その２ )


max CKnPathDelay( )n

max CK1PathDelay CK2PathDelay,( )2

max DQSnPathDelay( )n

max DQS1PathDelay DQS2PathDelay,( )2

min CKnPathDelay DQSmPathDelay–( )n,m

min2 2,

Minb

boardsMin

g

groupsCKg b– DQSg b––[ ][ ]



4

Mス

ー3

さ

R2

延さ

ay---------

Maximum delay difference between CK and DQS

すべての DIMM 上の同じ DIMM に到着する時に、CK 信号と任意の DQS 信号間の最大スキュー（または最大の正のスキュー）は、次式で示されます。

ここで、n はメモリ・クロック数です。m は DQS 数です。例えば、2 組のメモリ・クロックおよびつの DQS 信号（クロックごとに 2 つの DQS 信号）の CK と DQS 間の最大遅延の差は、次式で示されます。

{(Ck1 Delay–DQS1 Delay), (Ck1 Delay–DQS2 Delay),(Ck2 Delay–DQS3 Delay), (Ck2 Delay–DQS4 Delay)}

この値は、マルチランク・コンフィギュレーションでレベリングの DDR3 インタフェース用のライト・レベリング・マージンに影響を与えます。

いくつかの異なるボードに対して同じデザインを使用する場合、複数のボードでは、すべての DIMの同じ DIMM に到着する時に、CK 信号と任意の DQS 信号間の最大のスキュー（または最大の正のキュー）は、次式で示されます。

Maximum skew within DQS group

DQS グループにおける DQ および DM 信号の間の最大のスキューです。この値は全コンフィギュレション（単一または複数のチップ・セレクト、DIMM またはコンポーネント）で DDR2 および DDRSDRAM インタフェースへのリード・キャプチャおよびライト・マージンに影響します。

複数のボードでは、DQS グループにおける DQ および DM 信号の間の最大のスキューは、次式で示れます。

Maximum skew between DQS groups

異なる DQS グループにおける DQS 信号の間の最大のスキューです。この値はレベリングのない DDSDRAM およびディスクリート・デバイス DDR3 SDRAM などのメモリ・インタフェースで両方の単一または複数のチップ・セレクトのコンフィギュレーションで再同期化マージンに影響します。

いくつかの異なるボードに対して同じデザインを使用する場合、複数のボードでは、異なる DQS グループにおける DQS 信号の間の最大のスキューは、次式で示されます。

Average delay difference between DQ and DQS

各 DQ 信号と DQS 信号間の平均遅延の差です。これは、最長と最小の DQ 信号の遅延値が DQS の遅をマイナスして、平均化することによって計算されます。DQ と DQS 間の平均遅延差は、次式で示れます。

ここで、n は DQS グループの数です。

表8‒28. ボード・スキューのパラメータ ( その３ )


max CKnPathDelay DQSmPathDelay–( )n,m

max2 2,

Maxboards

bMax

g

groupsCKg b– DQSg b––[ ][ ]

Maxboards

bMax

g

groupsmaxDQg b– minDQg b––[ ][ ]

Maxboards

b

groupsMax

g

DQSg b–[ ] boardsMin

b

groupsMin

g

DQSg b–[ ]–

n n=

n 1=

Longest DQ Path Delay in DQSn group Shortest DQ Path Delay in DQSn group+

2---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------- DQSnPathDel–

n------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------



マ

、まの

び使

び

イパ。

Maximum skew within address and command bus

単一のボードのアドレスとコマンド信号の間の最大のスキューは、次式で示されます。

いくつかの異なるボードに対して同じデザインを使用する場合、複数のボードでは、アドレスとコンド信号の間の最大のスキューは、次式で示されます。

Average delay difference between address and command and CK

最長と最小のアドレスとコマンド信号の遅延値の平均と等しいです（CK 信号の遅延を抜き）。値は正または負になる場合があります。正の値は CK 信号より長いアドレスおよびコマンド信号を表しす。負の値は CK 信号より短いアドレスおよびコマンドを表します。アドレスおよびコマンドと CK 間の平均遅延差は、次式で示されます。

ここで、n はメモリ・クロック数です。

Quartus II ソフトウェアは、DDR2 および DDR3 SDRAM インタフェースへの適切なセットアップおよホールド・マージンを持つためにアドレスとコマンド信号の遅延を最適化するのにこのスキューを用します。この値は、ボード・シミュレーションを通じて派生する必要があります。

いくつかの異なるボードに対して同じデザインを使用する場合、複数のボードでは、アドレスおよコマンドと CK の間の平均遅延差は、次式で示されます。

QDR II および QDR II+

Maximum delay difference between devices

デバイス間のデータ信号の最大遅延差は、次式で示されます。

例えば、2 つのデバイス・コンフィギュレーションでは、最寄りのデバイスへの相対的な遠いデバスに向かう、およびそのデバイスから戻ってくるのデータ信号の大きな伝播遅延があります。このラメータは、深さの拡張に適用されます。非深さの拡張デザインに対しては、値を 0 に設定します

Maximum skew within write data group (ie, K group)

一般の K 信号によって参照される D と BWS 信号間の最大のスキューです。

表8‒28. ボード・スキューのパラメータ ( その４ )


0.5 MaxACdelay MinCKdelay–( ) MinACdelay MaxCKdelay–( )–[ ]

Maxboards

bMaxACb MinCKb–( ) Min

b

boardsMaxACb MinCKb–( )–[ ]

2-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------

n n=

n 1= Longest AC Path Delay Shortest AC Path Delay +

2------------------------------------------------------------------------------------------------------------------------ CKnPathDelay–

n---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------

Avgboards

b

MaxACb MinACb+

2---------------------------------------------------- MaxCKb MinCKb+

2---------------------------------------------------- –

Abs Longest device 1 delay Shortest device 2 delay–2

-------------------------------------------------------------------------------------------------------------------- Longest device 2 delay Shortest device 1 delay–

2-------------------------------------------------------------------------------------------------------------------- –



ま

Maximun skew within read data group (ie, CQ group)

一般の CQ 信号によって参照される Q 信号間の最大のスキューです。

Maximum skew between CQ groups

差動のリード・データ・グループの CQ 信号間の最大のスキューです。

Maximun skew within address/command bus

アドレス / コマンド信号間の最大のスキューです。

Average delay difference between address/command and K

最長と最小のアドレスとコマンド信号の遅延値の平均と等しいです（K 信号の遅延を抜き）。値は、正または負になる場合があります。

アドレスおよびコマンドと K の間の平均遅延差は、次式で示されます。

ここで、n は K クロックの数です。

Average delay difference between write data signals and K

最長と最小のライト・データ信号の遅延値の平均と等しいです（K 信号の遅延を抜き）。ライト・データ信号は D および BWS 信号が含まれています。値は、正または負になる場合があります。

D と K の間の平均遅延差は、次式で示されます。

ここで、n は DQS グループの数です。

Average delay difference between read data signals and CQ

最長と最小のリード・データ信号の遅延値の平均と等しいです（CQ 信号の遅延を抜き）。値は、正たは負になる場合があります。

Q と CQ の間の平均遅延差は、次式で示されます。

ここで、n は CQ グループの数です。

RLDRAM II

表 8‒28. ボード・スキューのパラメータ ( その５ )


n n=


2------------------------------------------------------------------------------------------------------------------------ KnPathDelay–

n----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------

n n=

n 1=

Longest D Path Delay in Kn group Shortest D Path Delay in Kn group+

2------------------------------------------------------------------------------------------------------------------------------------------------------------------------------ KnPathDelay–

n----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------

n n=

n 1=

Longest Q Path Delay in CQn group Shortest Q Path Delay in CQn group+

2---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------- CQnPathDelay–

n-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------



式

遅

び。

遅

び。

イパ。

Maximum CK delay to device

FPGA から任意のデバイス /DIMM への最長の CK トレースの遅延値は、次式で示されます。

ここで、n はメモリ・クロックの数です。例えば、2 組のメモリ・クロックの最大の CK 遅延は、次で示されます。

Maximum DK delay to device

FPGA から任意のデバイス /DIMM への最長の DK トレースの遅延値は、次式で示されます。

ここで、n は DK の数です。例えば、2 つの DK の最大の DK 遅延は、次式で示されます。

Minimum delay difference between CK and DK

メモリ・デバイスに到着する時の CK 信号と DK 信号の間の最小遅延差です。値は、CK 信号の最小延値と等しいです（DK 信号の最大遅延を抜き）。値は、正または負になる場合があります。

CK と DK の間の最小遅延差は、次式で示されます。

ここで、n はメモリ・クロックの数です。m は DK の数です。例えば、2 組のメモリ・クロックおよ4 つの DK 信号（クロックごとに 2 つの DK 信号）の CK と DK 間の最小遅延差は、次式で示されます

{(Ck1 Delay–DK1 Delay), (Ck1 Delay–DK2 Delay),(Ck2 Delay–DK3 Delay), (Ck2 Delay–DK4 Delay)}

Maximum delay difference between CK and DK

メモリ・デバイスに到着する時の CK 信号と DK 信号の間の最大遅延差です。値は、CK 信号の最大延値と等しいです（DK 信号の最小遅延を抜き）。値は、正または負になる場合があります。

CK と DK の間の最大遅延差は、次式で示されます。

ここで、n はメモリ・クロックの数です。m は DK の数です。例えば、2 組のメモリ・クロックおよ4 つの DK 信号（クロックごとに 2 つの DK 信号）の CK と DK 間の最大遅延差は、次式で示されます

{(Ck1 Delay–DK1 Delay), (Ck1 Delay–DK2 Delay),(Ck2 Delay–DK3 Delay), (Ck2 Delay–DK4 Delay)}

Maximum delay difference between devices

デバイス間のデータ信号の最大遅延差は、次式で示されます。

例えば、2 つのデバイス・コンフィギュレーションでは、最寄りのデバイスへの相対的な遠いデバスに向かう、およびそのデバイスから戻ってくるのデータ信号の大きな伝播遅延があります。このラメータは、深さの拡張に適用されます。非深さの拡張デザインに対しては、値を 0 に設定します

Maximum skew within QK group

一般の QK 信号によって参照される DQ 信号間の最大のスキューです。

表8‒28. ボード・スキューのパラメータ ( その６ )


max CKnPathDelay( )n

max CK1PathDelay CK2PathDelay,( )2

max DKnPathDelay( )n

max DK1PathDelay DK2PathDelay,( )2

min CKnPathDelay DKmPathDelay–( )n,m

min2 2,

max CKnPathDelay DKmPathDelay–( )n,m

max2 2,

Abs Longest device 1 delay Shortest device 1 delay–2

-------------------------------------------------------------------------------------------------------------------- Longest device 2 delay Shortest device 2 delay–

2-------------------------------------------------------------------------------------------------------------------- –



、

ま

Maximum skew between QK groups

異なるデータ・グループの QK 信号間の最大のスキューです。

Maximun skew within address/command bus

アドレス / コマンド信号間の最大のスキューです。

Average delay difference between address/command and CK

最長と最小のアドレス / コマンド信号の遅延値の平均と等しいです（CK 信号の遅延を抜き）。値は正または負になる場合があります。

アドレスおよびコマンドと CK の間の平均遅延差は、次式で示されます。

ここで、n はメモリ・クロックの数です。

Average delay difference between write data signals and DK

最長と最小のライト・データ信号の遅延値の平均と等しいです（DK 信号の遅延を抜き）。ライト・データ信号は DQ および DM 信号が含まれています。値は、正または負になる場合があります。

DQ と DK の間の平均遅延差は、次式で示されます。

ここで、n は DK グループの数です。

Average delay difference between read data signals and QK

最長と最小のリード・データ信号の遅延値の平均と等しいです（QK 信号の遅延を抜き）。値は、正たは負になる場合があります。

DQ と QK の間の平均遅延差は、次式で示されます。

ここで、n は QK グループの数です。

表8‒28. ボード・スキューのパラメータ ( その７ )


n n=


2------------------------------------------------------------------------------------------------------------------------ CKnPathDelay–

n---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------

n n=

n 1=

Longest DQ Path Delay in DKn group Shortest DQ Path Delay in DKn group+

2----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------- DKnPathDelay–

n----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------

n n=

n 1=

Longest DQ Path Delay in QKn group Shortest DQ Path Delay in QKn group+

2----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------- QKnPathDelay–

n----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------



コントローラ設定コントローラ設定がデザインに適して適用するには、このタブを使用します。

1 この項では、バージョン 11.0 で生成されたデザインのバージョン 11.0 で、導入された

高度な機能を備えた High Performance Controller II (HPC II) のパラメータについて説明

します。以前のバージョンで作成して、バージョン 11.0 で再生成するデザインは、

新しい高度な機能を継承していません。バージョン 11.0 の高度な機能を持っていな

い HPC II のパラメータについて詳しくは、アルテラのウエブサイトでの「オンライ

ン資料：外部メモリ・インタフェース」ページで使用可能な Quartus II バージョン

10.1 の「外部メモリ・インタフェース・ハンドブック」を参照してください。

表 8–29 に、コントローラの設定を示します。

表8‒29. コントローラ設定 ( その１ )


DDR2/DDR3 SDRAM

Avalon Interface

Generate power-of-2 bus widths for SOPC Builder

Avalon-MM サイドのデータ・バスを最近のパワーの 2 に切り下げます。Qsys および SOPC Builder システムに対してこのオプションをイネーブルにする必要があります。

このオプションがイネーブルされると、Avalon データ・バスは 256ビット巾に霧捨てられます。256 ビット幅の 1 つの Avalon リード・ライト・トランザクションは、4 のメモリ・ビート・トランザクション（72 ビットごとに）にマップします（8 MSB ビットはゼロ、そして 64 LSB ビットは有用なコンテンツを運ぶ）。4 のメモリ・ビートは、全体のバースト長 4 のトランザクション、またはバースト長 8 のトランザクションの一部を含むことができます。

Generate SOPC Builder compatible resets

IP コアは SOPC Builder システムで使用する場合、このオプションをイネーブルにする必要があります。オンにすると、リセット入力はPLL 基準クロックに関連付けられ、このパスがカットされる必要があります。このオプションは、SOPC Builder に対してイネーブルにする必要がありますが、MegaWizard Plug-in Manager または Qsys を使用する時に必要はありません。

Maximum Avalon-MM burst length

Avalon-MM バスの最大バースト長を指定します。AVL_SIZE_WIDTH パラメータに影響を与えます。

Enable Avalon-MM byte-enable signal

このオプションをオンにすると、Avalon-MM バスがメモリ・インタフェースに送信されるデータ・マスク（mem_dm）ピンを制御するために、コントローラはバイト・イネーブル信号（avl_be）を追加します。このオプションをオンにしているときに、Enable DM pins をオンにする必要があります。

このオプションをオフにすると、バイト・イネーブル信号（avl_be）は Avalon-MM バスに対してイネーブルされないで、デフォルトですべてのバイトがイネーブルになります。しかし、このオプションをオフにして Enable DM pins をオンにする場合、すべてのライト・ワードが書かれています。

Avalon interface address width Avalon-MM インタフェース上のアドレス幅です。

Avalon interface data width Avalon-MM インタフェース上のデータ幅です。





Low Power Mode

Enable self-refresh controls

コントローラ・トップレベル・デザインのセルフ・リフレッシュ信号をイネーブルします。これらのコントロールで、メモリがセルフ・リフレッシュ・モードに置かれるときを制御できます。

Enable auto-power down

コントローラは、指定された数のアイドル・サイクルの後に自動的にパワー・ダウン・モードにメモリを配置することができます。コントローラがオート・パワー・ダウンのサイクル・パラメータのメモリをパワーダウンするアイドル・サイクルの数を指定します。

Auto power-down cycles

コントローラが自動的にメモリをパワーダウンするアイドル・コントローラのクロック・サイクルの数です。有効範囲は 1 ～ 65,535 のコントローラ・クロック・サイクルです。

Efficiency

Enable user auto-refresh controls

コントローラのトップ・レベルのユーザー・オート・リフレッシュ・コントロール信号をイネーブルします。これらのコントローラ信号で、コントローラがメモリ・オート・リフレッシュを発行することを制御できます。

Enable auto-precharge control

コントローラのトップ・レベルのオート・プリチャージ・コントロールをイネーブルします。リードまたはライトのバーストがオート・プリチャージ・コントロール信号をアサートすると、コントローラは、リードまたはライト・バーストの終了時に（オート・プリチャージ）＝現在オープンしているページを閉じることを指定できます。

Local-to-memory address mapping

メモリの Avalon - MM インタフェース・チップ、ロウ、バンク、およびカラムのビット・アドレス間のマッピングを制御します。

シーケンシャル・トラフィックの効率を向上させるには、Chip-Row-Bank-Col を選択します。

ランダム・トラフィックの効率を向上させるには、Chip-Bank-Row-Col を選択します。

複数のチップ・セレクトとシーケンシャル・トラフィックの効率を向上させるには、 Row-Chip-Bank-Col を選択します。

Command queue look-ahead depth

先読みのバンク管理ロジックはどのぐらいリードまたはライトの要求を検査することを制御するために先読みの深度値を選択します。大きい値は、バンク管理の効率を向上させる可能性が高いですが、高いリソース使用率で向上します。小さい値は、効率の低くなり、また、より少ないリソースを使用しています。有効範囲は 1 ～ 16です。

Enable reordering

コントローラは、コントローラの効率を向上させるらめに、バス・ターンアラウンド時間とロウ / バンクのスイッチング時間を短縮するコマンドとデータ・リオーダーリングを実行することができます。

Starvation limit for each command

待っているコマンドが出される前に提供できるコマンド数を指定します。有効範囲は 1 ～ 63 です。

表8‒29. コントローラ設定 ( その２ )




Configuration, Status, and Error Handling

Enable Configuration and Status Register Interface

メモリ・コントローラのためのランタイム・コンフィギュレーションおよびステータス・インターフェイスをイネーブルします。このオプションは追加 Avalon-MM スレーブ・ポートをメモリ・コントローラ・トップ・レベルに追加します。（メモリ・タイミング・パラメター、メモリ・アドレス・サイズ、モード・レジスタ設定、およびコントローラ・ステータスを変えるか、または読み出すのに使用できます）。Error Detection and Correction Logic がイネーブルされた場合、同じスレーブ・ポートは、このロジックのステータスをコントロールと取得することができます。

CSR port host interface

CSR のポートへの接続のタイプを指定します。ポートは、エクスポートすること、または / および内部の JTAG Avalon Master に接続することができます。

CSR のポートをエクスポートするには、Internal (JTAG) を選択します。

JTAG Avalon Master に CSR ポートを接続するには、Avalon-MM Slaveを選択します。

JTAG Avalon Master に CSR ポートをエクスポートして、接続するには、 Shared を選択します。

Enable error detection and correction logic

シングル・ビット・エラーの訂正およびダブル・ビット・エラー検出の ECC をイネーブルします。ECC を使用するために、メモリ・インタフェースは、40 または 72 ビット幅の倍数でなければなりません。

Enable auto error correction

コントローラでシングル・ビット・エラーが ECC ロジックによって検出されたときに自動訂正を実行することができます。

Advanced Controller Features

Enable half rate bridge

ハーフ・レートのブリッジ・ブロックをイネーブルするには、このオプションをオンにします。

Enable hard memory controller

ハード・メモリ・コントローラをイネーブルするには、このオプションをオンにします。

表8‒29. コントローラ設定 ( その３ )




Multiple Port Front End

Export bonding port2 つのコントローラを持つ広い Avalon データ幅の結合インタフェースをエクスポートするには、このオプションをオンにします。結合ポートはトップ・レベルにエクスポートされます。

Number of ports

エクスポートされる Avalon-MM スレーブ・ポートの数を指定します。ポートの数は、選択したポートの幅とタイプによって異なります。マルチ・ポート・フロント・エンド（MPFE）コンポーネントでは、4 つの 64 ビットのリード FIFO と 4 つの 64 ビットのライト FIFOがあります。例えば、256 ビット幅と双方向のスレーブ・ポートを選択した場合、すべての FIFO が完全に利用されます。したがって、1 つのポートのみ選択できます。

Width

各 Avalon-MM Slave ポートのローカル・データ幅を指定します。幅は、スレーブ・ポートのタイプおよび選択したポートの数によって異なります。これは、MPFE の FIFO カウントの制限によるものです。MPFE では、4 つの 64 ビットのリード FIFO と 4 つの 64 ビットのライト FIFO があります。例えば、1 つの双方向のスレーブ・ポートを選択した場合、すべてのリードとライト FIFO を使用するには、最大256 ビットまで選択できます。

ハーフ・レートまたは 1/4 レートのデザインの最適なポート幅を選択する一般のガイドラインとして、次式を適用してください。

ポート幅 = 2 x DQ 幅 x インタフェース幅マルチプライヤ

ここで、インタフェース幅マルチプライヤは、ハーフ・レート・インタフェースの場合は、2 ですが、1/4 レート・インタフェースの場合は、4 です。

Priority各 Avalon-MM スレーブ・ポートの絶対優先度を指定します。優先順位の高い番号のポートからのトランザクションは、優先順位の低い番号のポートからのトランザクションの前に提供されます。

Weight

Avalon-MM スレーブ・ポートの相対的な優先度を指定します。同じ絶対優先度を持つ 2 つ以上のポートがある場合、重量に相対する高い（大きい数）ポートからのトランザクションは、最初に処理されます。重量は、0 ～ 32 の範囲から設定できます。

Type 双方向ポート、リードのみポート、またはライトのみポートのいずれかに Avalon MM スレーブ・ポートのタイプを指定します。

QDR II/QDR II+ SRAMおよび RLDRAM II

Generate power-of-2 data bus widths for SOPC Builder

Avalon-MM サイドのデータ・バスを最近のパワーの 2 に切り下げます。Qsys および SOPC Builder システムに対してこのオプションをイネーブルにする必要があります。

Generate SOPC Builder compatible resets このコアは SOPC Builder システムで使用される場合、このオプションをイネーブルにする必要があります。

Maximum Avalon-MM burst length Avalon-MM バスで最大のバースト長を指定します。

Enable Avalon-MM byte-enable signal

このオプションをオンにすると、コントローラは、Avalon-MM バスにバイト・イネーブル信号（avl_be_w）を追加して、ライト動作中にバイトをマスクするためにメモリ側の bws_n 信号を制御します。

このオプションをオフにすると、avl_be_w 信号は使用できなくなり、ライト動作中に任意のバイトをマスクしないように、常にコントローラは bws_n 信号をドライブします。

Avalon interface address width Avalon-MM インタフェース上のアドレス幅を指定します。

Avalon interface data width Avalon-MM インタフェース上のデータ幅を指定します。

表8‒29. コントローラ設定 ( その４ )




Reduce controller latency by

コントローラのレイテ氏を低減するためのクロック・サイクルの数を指定します。

低コントローラのレイテンシは、リソース使用量と fMAX が低くなります。高レイテンシは、リソース使用量と fMAX が高くなります。

Enable user refreshユーザー・コントローラ・リフレッシュをイネーブルします。リフレッシュ信号は、リード / ライトのリクエストよりも優先されます。

このオプションは、RLDRAM II でのみ使用できます。

Enable error detection parityバイト・パリティごとの保護機能をイネーブルします。

このオプションは、RLDRAM II でのみ使用できます。

表8‒29. コントローラ設定 ( その５ )




診断Diagnostics タブでは、特定の診断機能のパラメータを設定することができます。

表 8–30 に、シミュレーション用のパラメータを説明します。

表8‒30. シミュレーションのオプション


Simulation Options

Auto-calibration mode

キャリブレーションの低減によって、シミュレーションのパフォーマンスを改善するかどうかを指定します。生成された RTL に変更はありません。次のオート・キャリブレーション・モードが使用可能です。

■ Skip calibration— 最速のシミュレーションを提供します。これは、メモリ・コンフィギュレーションから算出した設定をロードし、ユーザー・モードに入ります。

■ Quick calibration— ユーザー・モードに入る前にグループごとに 1 ビットをキャリブレーションします（センタリングなし）。

■ Full calibration— ハードウェアのように同じようにキャリブレーションして、すべての位相、遅延の取除が含まれて、あらゆるデータ・ビットを中央に配置します。タイミング・アノテートされたメモリ・モデルを使用することができます。キャリブレーションを完了するために、時間または何日もかかることに注意してください。

適切な PHY シミュレーションを実行するには、Quick calibration または Full calibration を選択します。詳細は、「メモリ IP のシミュレーション」の章の「シミュレーションのオプション」の項を参照してください。

QDR II、QDR II+ SRAM、および RLDRAM II の場合、オート・キャリブレーション・モードの選択をイネーブルにするために Nios II ベースのシーケンサを選択する必要があります。

Skip memory initialization delays

このオプションをオンにすると、特定のメモリ初期化コマンド間の遅延は、シミュレーションをスピードアップするためにスキップされる必要があります。

Enable verbose memory model output

シミュレーション中に各メモリ・アクセスの情報を表示するには、このオプションをオンにします。

Enable support for Nios II ModelSim® flow in Eclipse

Eclipse での Run as Nios II ModelSim フローを使用するためにメモリ・インタフェースを初期化します。

このオプションは、QDR II および QDR II+ SRAM では使用できません。

Debug Options

Debug level メモリ・インタフェースのデバッグ・レベルを指定します。



第 8 章：メモリ IP の実装とパラメータ化 8‒83改訂履歴

改訂履歴表 8–31 に、このドキュメントの改訂履歴を示します。

Efficiency Monitor and Protocol Checker Settings

Enable the Efficiency Monitor and Protocol Checker on the Controller Avalon Interface

コントローラの Avalon インタフェース上で効率的なモニタとプロトコル・チェッカ・ブロックをイネーブルします。

このオプションは、QDR II および QDR II+ SRAM では使用できません。

表8‒30. シミュレーションのオプション


表8‒31. 改訂履歴 ( その１ )

日付バージョン変更内容

2012 年 6 月 5.0

■「クロックのパラメータ」の表に共用のインタフェース・パラメータの数を追加。

■「ボード・スキューのパラメータ」の表に DQ/DQS Package Deskew およびAddress/Command Package Deskew の説明を追加。

■「ボード・スキューのパラメータ」の表のいくつかのパラメータの説明に複数のボードの式を追加。

■「Feedback」のアイコンを追加。

2011 年 11 月 4.0

■「インストールおよびライセンス」の項を更新。

■「Qsys および SOPC Builder のインタフェース」の項を組み合わせ。

■ ALTMEMPHY および UniPHY IP の両方付きの DDR、DDR2、DDR3 SDRAM、QDRII SRAM、および RLDRAM II のパラメータ設定を組み合わせ。

■「UniPHY IP 付きのメモリ・コントローラのパラメータ化」の項にパラメータの使用を追加。

■ DDR、DDR2、DDR3 SDRAM、QDRII SRAM、および RLDRAM II の「機能の説明」の項を「外部メモリ・インタフェース・ハンドブック volume 3」に移動。

2011 年 6 月 3.0

■ 高性能コントローラにリファレンスを削除。

■ 高性能コントローラ II の情報を更新。

■ HardCopy III、HardCopy IV E、HardCopy IV GX、Stratix III、および Stratix IV のサポートを削除。

■「生成されるファイル」のリストを更新。

■「Qsys および SOPC Builder のインタフェース」の項を追加。

2010 年 12 月 2.110.1 については、次のものを更新：

■ デザイン・フローおよび「生成されるファイル」の情報を更新。

■「UniPHY IP 付きのメモリ・コントローラのパラメータ化」の章を更新。

2010 年 7 月 2.0

■ 新しい GUI のパラメータの情報を追加：Controller latency、Enable reduced bank tracking for area optimization、および Number of banks to track。

■ IP Advisor の情報を削除。この機能は、バージョン 10.0 の DDR/DDR2 SDRAM IP のサポートから削除。

2010 年 2 月 1.3 誤字脱字修正。


8‒84 第 8 章：メモリ IP の実装とパラメータ化改訂履歴

2010 年 2 月 1.2■ Stratix IV デバイスのフル・サポート。

■ HPC の初期化とキャリブレーション・ステージのタイミング図を追加。

2009 年 11 月 1.1 マイナー修正。

2009 年 11 月 1.0 初版。

表8‒31. 改訂履歴 ( その２ )

日付バージョン変更内容


8. メモリIPの実装とパラメータ化 - Intel...8‒4...

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