7 章 WG6 PIDS(デバイスsemicon.jeita.or.jp/STRJ/report/2008/07.pdf · 14 9 2016 15 15 13 15 10...

半導体技術ロードマップ専門委員会平成 20 年度報告

第 7 章 WG6 PIDS(デバイス)

7-1 はじめに WG6(PIDS：Process Integration, Devices、and Structures)のカバーする技術領域は、ロジックデバイス、メモリ

デバイス、RF(Radio Frequency) & AMS(Analog Mixed Signal)である。2008 年度の主な活動として、

1)ITRS2008 の作成、2)ITRS2009 に向けた現状調査、3)2015 年以降の Long-term years に必要とされる技術

調査を行った。 ITRS2008では、ロジックデバイスのHP(High-performance)とLOP(Low Operation Power)のゲート長スケーリ

ングについて、日本のサーベイ結果から、それぞれ 3 年、2 年遅らせることになった。スケーリングの遅延に伴

いHigh-k/Metal Gate導入時期、及び、UTB FD-SOIやDouble Gateの導入時期の見直しを行った。LSTP(Low Standby Power)では FD-SOI や DG の導入時期について HP や LOP との整合性を取り、同時期に導入とした。

メモリデバイスについては、DRAM、NVM、MRAM とも ITRS2007 のままとし、ITRS2009 で修正を行う。また

RF&AMS では、ロジックデバイスのスケーリングに合わせて、2 年から 3 年スケーリングを遅らせる。 ITRS2009 に向けて、スケーリングの指標である遅延時間の定義の再検討を行い、従来、トランジスタの遅

延時間だけであったが、リングオシレータの遅延時間を加え、回路レベルの指標を載せる。DRAM や微細化

スピードの著しい NAND Flash メモリに関してのサーベイを引き続き実施し、DRAM は 2011 年のセルファクタ

ーを 6F2 から 4F2 とする。 2015 年以降の Long-term years に必要とされる技術として、バリスティック動作に関するヒアリングや、バリス

ティックエンハンスメントに要求されるデバイス構造に関するヒアリングを実施した。 WG6 会議はほぼ一回/月実施され、図表 7-1 に示す議題のディスカッションや、各分野の専門家をお呼び

して次世代技術に関するヒアリングを実施した。ヒアリング講師をしていただいた皆様に深く感謝いたします。

開催日テーマ講師

2008.04.23 ITRS Spring Meeting 報告尾田氏（ルネサス）、井上氏（東芝）

2008.05.28High-k/Metal Gateの動向High-k/Metal Gateのディスカッション

栄森氏（Selete)三瀬氏（日立）

07.02 VLSIシンポジウム報告芝原准教授（広島大学）赤坂氏（東京ｴﾚｸﾄﾛﾝ）

07.30高移動度基板の動向ERDの動向ITRS Summer Meeting 報告

高木教授（東京大学）平本教授（東京大学）尾田氏（ルネサス）、井上氏（東芝）

FinFETの動向齋藤氏（東芝）

ロードマップについてのディスカッション遠藤氏（JST　初代主査）

11.26Ge-PMOSFETのディスカッションGOI－MOSFETの動向

竹田氏（NECエレ）池田氏（富士通研）

12.24Siナノワイヤーの動向High-k/Metal Gate の動向

平本教授（東京大学）門島氏（ルネサス）

IEDM報告今井氏（NECエレ）

2008. 2008.

2008.08.26

2008.10.31

2008.

2008.

2009.01.28

図表 7-1 2008 年度 WG6 会議議題およびヒアリングテーマ

- 1 -


7-2 ロジックデバイス 7-2-1 2008 年版におけるロジックデバイスの主な改訂内容

ロードマップで扱うロジック CMOS 用テクノロジは、用途別に 3 種類に分類されている。高速性能が要求さ

れる用途向けに HP(High Performance) テクノロジ、動作時の低消費電力が要求される用途向けに

LOP(Low Operation Power) テクノロジ、待機時の低消費電力が要求される用途向けに LSTP(Low STandby Power) テクノロジである。HP テクノロジのロードマップ作成における指導原理はトランジスタスイッチング速

度(f=1/[CV])を向上させること、LOP ではダイナミックパワーをフラットに保つこと、LSTP ではサブスレショル

ドリーク電流をできるだけ抑制することである。 2008 年版ロードマップでの一番の大きな変更点は、ゲート長のスケーリング速度が見直しされたことであ

る。WG6 のゲート長サーベィ結果並びにチップ解析結果から、HP 用途 CMOS のゲート長は 2007 年版から

3 年後ろ倒し、また LOP 用途 CMOS のゲート長は 2 年後ろ倒しすることとなった。一方、HP や LOP よりもゲ

ート長のスケーリング速度が遅く設定されていた LSTP に関しては、従来からの後ろ倒しはされていない。ゲ

ート長のスケーリングが鈍化した原因として、ゲート長を短くし過ぎてしまうとショートチャネル効果や寄生抵

抗の影響によって、オン電流/オフ電流比が劣化してしまうことが挙げられる。見直しの結果、HP 用途 CMOSのゲート長が 10nm に達する時期は、2007 年版では 2015 年であったのに対して、2008 年版では 2020 年に

なると予測されている。また 2013 年にゲート長が 18nm に達した後、HP/LOP/LSTP とも同じゲート長が使用

されることとなる。(図表 7-2 参照) 2013年からHP/LOP/LSTPのLgは、同じ値を使用

910111213141618202225283237Physical Lg (nm)was8.9

8.9

6.5

8.9

5

2021

Physical Lg (nm)

Low Standby Power

Physical Lg (nm)

Physical Lg (nm)

Low Operation Power

Physical Lg (nm)

Physical Lg (nm)

High performance

Year of production

9.7

9.7

7

9.7

5.5

2020

10.7

10.7

8

10.7

6

2019

11.7

11.7

9

11.7

7

2018

12.8

12.8

10

12.8

8

2017

14

14

11

14

9

2016

15

15

13

15

10

2015

17

17

14

17

11

2014

22

22

18

20

14

2012

27

24

20

22

16

2011

29

27

22

24

18

2010

32

29

25

27

20

2009

38

32

28

29

22

2008

18is

18is

18is13was

16was

2013

2013年からHP/LOP/LSTPのLgは、同じ値を使用

910111213141618202225283237Physical Lg (nm)was8.9

8.9

6.5

8.9

5

2021

Physical Lg (nm)

Low Standby Power

Physical Lg (nm)

Physical Lg (nm)

Low Operation Power

Physical Lg (nm)

Physical Lg (nm)

High performance

Year of production

9.7

9.7

7

9.7

5.5

2020

10.7

10.7

8

10.7

6

2019

11.7

11.7

9

11.7

7

2018

12.8

12.8

10

12.8

8

2017

14

14

11

14

9

2016

15

15

13

15

10

2015

17

17

14

17

11

2014

22

22

18

20

14

2012

27

24

20

22

16

2011

29

27

22

24

18

2010

32

29

25

27

20

2009

38

32

28

29

22

2008

18is

18is

18is13was

16was

2013

図表 7-2. ITRS2008 における HP, LOP, LSTP のゲート長スケーリング速度の見直し

以上のようなゲート長スケーリング速度見直しと連動して、Planar Bulk から UTB FD-SOI もしくは Double Gate (FinFET)へのトランジスタ構造の移行時期も大幅に見直された。HP 用途 CMOS において、2007 年版

では 2010 年から UTB FD-SOI へ、2011 年から Double Gate への移行というパスが描かれていたが、2008 年

版では 2013 年から UTB FD-SOI へ、2015 年から Double Gate への移行というパスに変更されている。また、

LOP、LSTP とも HP と同じタイミングで UTB FDSOI ならびに Double Gate への移行することになる。(図表 7-3

参照) 図表 7-4 に LSTP 用途 CMOS の Technology Requirement を示す。HKMG(高誘電率ゲート絶縁膜/メタル

ゲート電極)は、2008 年に導入されている。HKMG 技術は既に確立されたものとして、Red Brik での表記は

なされていない。2013 年には Vdd=0.95V 動作の Planar Bulk と、Vdd=0.9V 動作の UTB FDSOI が併記され

ている。さらに 2015 年には Vdd=0.8V での動作が可能な Double Gate の導入が予測されている。 2015年以降のロードマップでは、Ballistic Enhancement Factorの数値に大きな変更が見られる。2007年版

では Ballistic Enhancement Factor が 2015 年には 1.5 を超えると予測され、それに対応するためのチャネル

- 2 -


- 3 -

材料として Ge および III-V 族の導入が必要であった。2008 年版ではが 1.5 Ballistic Enhancement Factor を

超えるのは 2020 年と予測されており、チャネルへの新材料導入のタイミングも遅延することが予想される。

(図表 7-5 参照)

889

33.8

1.4

0.8

11.717.92018

839838

25.532.7

1.401.20

0.80.8

12.820

2017

738771

29.731.0

1.501.30

0.80.8

1422.52016

702-----Double Gate

26.5----Double Gate

1.50-----Double Gate

0.8Double Gate0.850.90.9-----UTB FD

Planar Bulk

786-

30.2

1.40-

-1525

2015

744669UTB FD

31.730.9UTB FD

1.501.60UTB FD1.411.511.621.731.842.2Planar Bulk

Tinv

0.951.01.01.01.01.1Supply Voltage

(V)

Planar Bulk

Bulk PlanerIsd(pA/µm)

, leak

Lg: Gate Length (nm)

Id, sat(µA/µm)

30.330.230.230.730.530.3

499

3859

2008

501

3252

2009

528

2945

2010

542

2740

2011

560

2236

2012

519

1832

2013

1728Metal 1 ½ Pitch (nm)

2014Year of Production

889

33.8

1.4

0.8

11.717.92018

839838

25.532.7

1.401.20

0.80.8

12.820

2017

738771

29.731.0

1.501.30

0.80.8

1422.52016

702-----Double Gate

26.5----Double Gate

1.50-----Double Gate

0.8Double Gate0.850.90.9-----UTB FD

Planar Bulk

786-

30.2

1.40-

-1525

2015

744669UTB FD

31.730.9UTB FD

1.501.60UTB FD1.411.511.621.731.842.2Planar Bulk

Tinv

0.951.01.01.01.01.1Supply Voltage

(V)

Planar Bulk

Bulk Planer, leak

Lg: Gate Length (nm)

Id, sat

Isd(pA/µm)

(µA/µm)

30.330.230.230.730.530.3

499

3859

2008

501

3252

2009

528

2945

2010

542

2740

2011

560

2236

2012

519

1832

2013

1728Metal 1 ½ Pitch (nm)


1.67

2.11

1.88.912.62021

1.57

2.11

1.89.714.22020

Innovation

Ballistic enhancement factor

1.421.25

1.97

1.810.715.92019

1.351.23

1.99

1.811.717.92018

1.321.2

1.87

1.812.820

2017

UTB FDSOI Double Gate (FinFET) III-V/Ge ChannelNanowire, Carbon material

1.251.21Double Gate

1.671.531.371.311.251.17Double Gate

1.16

1.814

22.52016

1.131.081.05UTB FD

1.281.241.21.161.11.05UTB FD1111Planar Bulk

2007

1.81.81.81.81.81.81.8Mobility enhancement

Bulk Planer2008

ength (nm)

Requirement

1111111

Quasi-ballistic Transport Vinj Enhancement1-D ballistic Transport

2752

2009

2445

2010

2240

2011

2036

2012

1832

2013

1728

2014

1525al 1 ½ Pitch (nm)


Lg: Gate LMet

1.67

2.11

1.88.912.62021

1.57

2.11

1.89.714.22020

Innovation

istic enhancement factorBall

1.421.25

1.97

1.810.715.92019

1.351.23

1.99

1.811.717.92018

1.321.2

1.87

1.812.820

2017

UTB FDSOI Double Gate (FinFET) III-V/Ge ChannelNanowire, Carbon material

1.251.21Double Gate

1.671.531.371.311.251.17Double Gate

1.16

1.814

22.52016

1.131.081.05UTB FD

1.281.241.21.161.11.05UTB FD1111Planar Bulk

2007

1.81.81.81.81.81.81.8Mobility enhancement

Bulk Planer2008

ength (nm)

Requirement

1111111

Quasi-ballistic Transport Vinj Enhancement1-D ballistic Transport

2752

2009

2445

2010

2240

2011

2036

2012

1832

2013

1728

2014

1525al 1 ½ Pitch (nm)


Lg: Gate LMet

図表 7-3. ITRS2008 におけるトランジスタ構造移行時期の見直し

図表 7-4. LSTP Logic Technology Requirements からの抜粋

図表 7-5 ITRS2008 におけるバリスティックエンハンスメントファクタの見直し

Metal 1 ½ Pitch (nm)Year of Production

Planar BulkUTB FDSOIDouble Gate

2007HP


2008HP/LOP/LSTP



17.92018

202017

222016

2007LSTP

252015

2007LOP

592008

522009

452010

402011

362012

322013

282014

LSTPは2013年まで HPは2016年まで

LSTPは2017年までHPは2019年まで

Metal 1 ½ Pitch (nm)Year of Production


2007HP


2008LSTP



17.92018

202017

222016

2007LSTP

252015

2007LOP

592008

522009

452010

402011

362012

322013

282014

HP/LOP/

LSTPは2013年まで HPは2016年まで

LSTPは2017年までHPは2019年まで


7-2-2 Metal Gate/High-k の動向 7-2-2-1 Metal Gate/High-k 技術のロードマップ

2008 年版のロジック用トランジスタロードマップのアップデートでは、WG6 でのゲート長のサーベイ結果に

基づき、HP (High Performance) 向けはスケーリングを 3 年遅らせた。これと連動して High-k/Metal Gate 導入は

2009 年からとなり、2007 年版と比べて 1 年遅れた。LOP (Low Operation Power) 向けトランジスタのゲート長ス

ケーリングは 2 年遅らせ、High-k/Metal Gate 導入は 2007 年版と比べ１年遅れの 2009 年からとなった。最もゲ

ート長スケーリングが緩やかな LSTP (Low STanby Power) のゲート長の変更はなく、High-k/Metal Gate 導入

は 2008 年から導入のままである。2007 年に米国のチップメーカー2 社が相次いでプレスリリースにて 45nm 世

代に High-k/Metal Gate を導入する事を宣言し、そのうちの 1 社が 2007 年 12 月の国際学会で発表したため、

2007 年度版では HP/LOP への High-k/Metal Gate 導入を 2008 年とした。しかし、2008 年 12 月の時点で

High-k/Metal Gate は 1 社だけが量産しており、本格量産開始は 32nm 世代の量産が始まる 2009 年が予想さ

れるため、前述のアップデートが妥当であると ITRS の WG 内での議論の結論となった。 7-2-2-2 Metal Gate/High-k 技術開発状況

WG6 では、著名な研究開発者からのヒアリングや、最新の研究成果が発表される IEDM (International Electron Devices Meeting)や Symposium on VLSI Technology などの有力学会での発表論文をベースに、

Metal Gate/High-k 技術動向を調査した。図表 7-6 に 12003 年からの学会発表でのMetal Gate材料の遷移を示す[1]。メタルゲートとしてシリサイドゲ

ートを用いるFUSI(Full Silicide)技術は、当初期待されたシリサイドゲートへの不純物の導入による実効仕事関

数の変調がHf系絶縁膜上では効果が薄れることや、NiとSiの組成を変えるだけではバンド端付近まで仕事関

数がシフトしないことも示され、報告は低調になった。代わって、しきい値制御の手段としてHigh-k膜への添加

物導入の発表がここ 2-3 年盛んになってきている。たとえばHf系絶縁膜にLa2O3/Al2O3を添加すればそれぞれ

nFET/pFETのしきい値が低減する。この性質を利用して、メタルゲートをnFET/pFETで同一のミッドギャップ材

料を含むシングルゲート電極構造にし、ベースとなるHf系酸化膜への添加物でhigh-k/界面膜を修飾し、n/p各々のバンドエッジ方向へしきい値を制御する方法などもそのひとつである。このためTiN、Ta系が盛んに発

表されているのが近年のMetal-Gate材料開発の特徴である。

門島氏(Selete)集計データ門島氏(Selete)集計データ

図表 7-6 有力学会発表での Metal Gate 材料の遷移

- 4 -


図表 7-7 に 2003 年からの学会発表でのHigh-k材料の遷移を示す。トランジスタの微細化に伴い従来のシリ

コン酸窒化膜からより誘電率の高いhigh-k膜を採用する目的は、トンネル効果で急増するゲートリークを回避し

ながら酸化膜換算膜厚(EOT: Equivalent Oxide Thickness)を薄くして、ゲート容量を向上し駆動能力を上げる

為である。High-k開発当初に誘電率の高い希土類酸化膜の膜質改善策(耐湿性など)として、La2O3をHfO2に

添加する研究がなされていたが、nMOSとpMOSで別々の絶縁膜材料にするdual-High-k構造の発表もきっか

けとなり、しきい値制御の手段としての観点から添加物の研究が盛んになってきている。たとえばHf系絶縁膜

にLa/Alを添加すればそれぞれnFET/pFETのしきい値が低減するため、主流となっている。

門島氏(Selete)集計データ門島氏(Selete)集計データ

図表 7-7 学会発表での High-k 材料の遷移一方、材料/構造開発とは別に、High-k/Metal Gate 導入による電気的なゲート絶縁膜厚の薄膜化によるオ

ン電流の増大効果に加えて、しきい値電圧のランダムばらつきの低減が多くの機関から報告されている。この

ランダムばらつき低減の結果、ロジック LSIで必須の混載SRAM (Static Random Access Memory) の、ノイズマ

ージンの大幅な増大が報告されている。例えば 32nm 世代向け SRAM では、電源電圧 0.8-0.85V においても

220-250mV という非常に大きな SNM (Static Noise Margin) が得られている。

7-2-2-3 今後の技術動向 2008 年版ロードマップで示したように、2009 年は複数メーカーからHigh-k/Metal Gateゲートスタックを採用

した 32nm世代CMOSの量産が予想される。その時のスタック材料は、前述した学会発表動向からTiNまたはTa系電極とLaやAlを添加したHfO2/HfSiONが主流となる。作製プロセスは、量産実績のある「ゲート後作り」に加

えて、従来プロセスとの整合性の良い「ゲート先作り」で量産する企業も現れると予想される。では、その次の

22nm世代のHigh-k/Metal Gateスタックがどのように進むかであるが、EOTで現状の 1.0nm程度のゲート絶縁膜

の更なる薄膜化(高誘電率材料導入、結晶相制御、Interfacial Layer層のHigh-k化などによる)と、デュアルメタ

ル材料の改良による仕事関数の最適化と考えられる。

[1] WG6 ヒアリング資料より

- 5 -


7-2-4 Strain 技術の動向 CMOSロジックにおいては、既にゲート長シュリンクによる駆動力改善は期待できない状況に陥っている。

そのため、スイッチング性能(CV/I)改善のトレンドを維持するには、Strain を用いてキャリア移動度を向上させる

技術が必須の Booster となっている。しかしながら、Strain 技術によるドレイン電流改善率は、素子スケーリング

により低下する。すなわち、スケーリングによりゲートピッチが狭くなると、コンタクトエッチストッパー膜厚を厚く

することが出来なくなり、SD部分の面積縮小によりSiGeの選択エピ成長体積が小さくなるため、局所ストレスに

よる移動度改善効果が弱くなってしまう。従って、素子のスケーリングを進めつつ、電流改善率を維持するため

にはより薄い膜厚、少ない体積で強い歪を導入できる技術が必要となる。図表 7-8 は、2007 年度版と 2008 年

アップデート版における Strain 技術によるドレイン電流改善率を示す。2007 年版では、上記事情から、2008 年

以降の電流改善率は僅かずつ減少傾向になっており、一部では黄色に識別して改善率の維持が困難なこと

を示している。2008 年アップデート版でも、その傾向は同じであるが、スケーリングトレンドの見直しにより、

2007 年度版に比べて、HP で 3 年、LOP で 1 年後ろ倒しした数値となっている(LSTP-Bulk では変更なし)。また、プレーナバルク素子のスケーリング限界を大きく広げる技術として期待される、UTB FD-SOI や

DG(Double Gate)への以降時期も 2008 年アップデート版では 1-3 年後ろ倒しになっており、これに伴った改定

も図表 7-8 では行われている。HP では 2013 年以降、UTB FD-SOI や DG への以降が進むことにより、Strain技術に代わって、擬バリスティック輸送によるドレイン電流改善率がスイッチング特性改善を牽引するシナリオ

となっている。

Year 2008 2009 2010 2011 2012 2013 2014 2015 2016 2017Bulk 1.08 1.08 1.08 1.09 1.08

HP UTB FD 1.07 1.06 1.06 1.06 1.05 1.05

DG 1.04 1.04 1.04 1.03 1.03 1.03 1.03

Bulk 1.11 1.11 1.11 1.1 1.09

2007 LOP UTB FD 1.07 1.07 1.07 1.06 1.06 1.06

DG 1.05 1.05 1.05 1.05 1.04 1.04 1.04

Bulk 1.17 1.16 1.17 1.17 1.16 1.17

LSTP UTB FD 1.04 1.07 1.07 1.07 1.08 1.07

DG 1.03 1.05 1.05 1.05 1.04 1.04

Bulk 1.07 1.11 1.1 1.09 1.08 1.08 1.09 1.09 1.08

HP UTB FD 1.07 1.07 1.06 1.06 1.06

DG 1.04 1.04 1.04

Bulk 1.15 1.15 1.15 1.15 1.11 1.09

2008 LOP UTB FD 1.07 1.07 1.07 1.06 1.06

update DG 1.05 1.05 1.04

Bulk 1.17 1.16 1.17 1.17 1.16 1.17

LSTP UTB FD 1.07 1.07 1.07 1.08 1.07

DG 1.05 1.04 1.04

図表 7-8 Strain 技術によるドレイン電流改善率

他方では、High-k/Metal Gate (HK/MG) による Tinv のスケーリングは、ランダムばらつき、SCE 等の低減に

不可欠である。Strain 技術を HK/MG と組み合わせたときの効果については、従来の poly-Si ゲートとは異なる結

果も報告されており、注視していく必要がある。ゲートラストプロセスにより作成した HK/MG では、ダミーゲートを

除去するという特殊なプロセスに起因して、ゲートファーストプロセスで作成した場合よりもチャネル歪が大きくなる

ことや、nMOS と pMOS での電流改善率の飽和傾向の違いは、ここでは取り込んでおらず、今後議論が必要であ

る。また、素子スケーリングによる電流改善率の低下を回避する手段としては、SiGe や Ge 等の材料を用いた高移

- 6 -


動度チャネルと HK/MG の組み合わせの実用化が期待されている。

7-3 メモリデバイス 7-3-1 2008 年版における主な改定内容

2008 年版でのメモリロードマップ全体における更新は無い。個別には、メインのメモリデバイスである、

DRAM、NAND-Flash にて 2008 年度版向けサーベイを日本PIDS 主導で内外大手5 社に対し行い、サーベイ

結果と 2007 年版ロードマップを比較したが、DRAM、並びに NAND-Flash について Table の変更の必要性は

認められなかった。また、NOR-flash においてはサーベイを実施せず、その他メモリ(FeRAM /MRAM

/PCRAM)においても一部 FeRAM の Table の数値整合を見直した以外、見直し項目は無く変更は無い。 7-3-2 DRAM に関する動向

2008 年度は、2009 年版ロードマップ作成のためのアンケート調査を行った。アンケートの送付先は、大手 5 社で

あった。また、2008 年における各社の実績の調査も行った。

7-3-2-1 アンケート項目

2008 年に実施したアンケート項目を図表 7-9 に示す。緑、赤、青の印で、2007 年度版の Overall, PIDS 及び FEP

のテーブルに記載のある項目を示した。

1. DRAM half pitch (minimum feature size : F )2. Cell size : Acell3. Cell size factor : a [ Acell = a F 2 ] 4. DRAM Product (bit) : b5. Chip size : Achip6. Area factor [ = Acell x b / Achip ]7. Retention time8. Storage Capacitance : Cs9. Voltage of capacitor10. Gate oxide thickness of cell transistor11. Maximum word-line level12. Effective electric field of gate insulator13. Negative word-line use14. Capacitor structure15. Capacitor insulator material16. Effective capacitor insulator thickness17. Physical capacitor insulator thickness18. Support FET (EOT, Ion, Vt)19. Array FET structure

Overall TablePIDS TableFEP Table

図表 7-9 アンケート項目及びロードマップの項目

7-3-2-2 アンケート結果を基にした 2009 年版ロードマップ案

１） DRAM Half Pitch (HP) アンケートを実施した各社のDRAMのHalf pitchを図表7-10に示す。2009年以降の2016年までの数値は、2007

年版と同じである。2017 年以降は、一年前倒しとなっている。

２） DRAM のビット容量

DRAM のビット容量の推移を図表 7-11 に示す。2009 年以降の計画値は、2007 年版の DRAM ビットの大容量化

計画に対し 1 年遅れとなっている。

３） DRAM の cell size factor

DRAM のセルサイズファクターの推移を図表 7-12 に示す。2 社が、4F2 への移行を表明している。2 社目が、4F2

の展開を開始するのは、2011 年となっている。チップサイズは、4F2 化の効果で、小さな値が見込まれている。

- 7 -


0

10

20

30

40

50

60

70

2006

2008

2010

2012

2014

2016

2018

2020

2022

2024

2026

DR

AM

HP

(nm

)A

B

C

D

E

proposal

2007 RM

0

1

10

100

1000

2006

2010

2014

2018

2022

2026

DR

AM

mem

ory

siz

e (G

b) A

B

C

D

E

proposal

2007 RM

図表 7-10 DRAM HP 図表 7-11 DRAM のビット容量

3

4

2006

2008

2010

2012

2014

2016

2018

2020

2022

2024

2026

5

6

7

8

9

cell

size

fac

tor

A

B

C

D

E

proposal

2007 RM

図表 7-12 DRAM の cell size factor

7-3-2-3 各社のプレスリリースと ITRS の計画

ITRS2007 のロードマップに対し、各社がリリースした製品の HP の実績確認のために、各社のプレスリリースの記

事に記載された Half pitch の数値を調査した。結果を図表 7-13 に示す。2007 年版のロードマップとほぼ一致してい

るこが確認された。

30

35

40

45

50

55

60

65

70

75

2007 2008 2009 2010

ＤＲ

ＡＭ

　Ｈ

Ｐ 2007RM

三星

エルピーダ

ハイニックス

図表 7-13 2007 年版ロードマップと各社の DRAM HP

7-3-3Flash メモリの動向 7-3-3-1 NAND Flash の 2008 年版サーベイ結果と 2008 年の技術動向

2008 年版の改訂にあたり、2008 年初旬より 2008 年春にかけサーベイを行ったが、先行 2 社達成基準でサ

ーベイ結果を整理したところ、2007 年版 Table からの更新必要性ないこと判明し。2008 年版では Table の更新

- 8 -


を行っていない。その一方、5 月にはインテル社、マイクロン社合弁の IM-Flash 社よりハーフピッチ 34nm の

32Gbit NAND チップの出荷のアナウンスがあり、ハーフピッチを 45nm とした ITRS2008 からは大きく乖離した

結果となった。但し、2008 年中は 2 社目以降は追従しておらず実際は 42nm 程度が 2008 年のロードマップと

思われる。そしてハーフピッチ 30nm 台の 2 社目である東芝からの 32nm のプレスリリースが 2009 年 2 月に行

われている。これらの実例のように従来ロードマップから大きく乖離したシュリンクが突然達成できうる理由とし

て、ダブルパターニングに代表される 1/2 ピッチの加工技術が徐々に実用化されたことが考えられる。このこと

は、従来の露光装置の進化に比してスケーリングが進んでいた時代とは異なる時代に入ったことを示しており、

2008 年はその移行過程が現れた最初の年であった。 7-3-3-2 NAND Flash の 2009 年版に向けたサーベイと技術動向予測

2009 年版への改定にあたり、2009 年 1 月より日本 PIDS 主導で大手メーカー5 社へのサーベイを行い結果

を解析した。一番の着目点はハーフピッチの動向であるが、2008 年度版での 2009 年の予測は 40nm となって

いるが、前述の通り、もう既に 30nm 台の実用化プレスリリースがなされており修正する必要がある。サーベイの

結果では昨今の競争状況もあり、各社必ずしも正確な値を回答していない場合も見受けられ、数年先までは

各会社のプレスリリースを考慮、中長期的にはサーベイの結果を勘案しロードマップ案を作成した。その結果

2009 年版は 2008 年版に対しほぼ一年前倒しとなり、2009 年を 40nm から 34nm とした。また前述のように、露

光装置の進化と比例しない様な 1/2 ピッチのパターニング等の導入等で、今後のロードマップでのハーフピッ

チの予測は益々困難となってくると思われる。次に今回初めてのサーベイであるプロダクトサイクルであるが、

サーベイの結果を重視し、ほぼ 2 年サイクルでチップあたりのメモリ容量が 2 倍となる形でロードマップとした。また、技術動向であるが、現在のフローティングゲート型構造からチャージトラップ型構造への転換は従来

2010 年としていたが、フローティング型構造が 2 年延命し。2012 年頃の転換となると予想される。多 Bit/Cell 技

術については、2009 年が 3bit/Cell で 2010 年以降は 4bit/Cell としていたが、4Bit/Cell は 2012 年に遅れる見

込みで、しばらくの間 3bit/cell が続く。また、3D 構造は、従来は 2013 年としていたが、一年遅れ 2014 年となる

見込みである。これらの、サーベイ結果と共に、プレスリリースを注意深く見守りながら ITRS2009年版の策定を進めていく。

また、2010 年度版に向けて、NAND-Flash に関してはサーベイを準備し実施していく。

NAND Flash Half pitch

0

5

10

15

20

25

30

35

40

45

50

55

2005 2010 2015 2020 2025

Production Year

Half p

itch

(nm

)

ITRS2009 proposal based pnSurvey and public informationsurvey based

ITRS2008

NAND Product Size (Gbit)

10

100

1,000

10,000

2005 2010 2015 2020 2025

Production Year

Pro

duct

size

(G

bit)

0

50

100

150

200

250

300

Die

siz

e (m

m2)

Memory product size/plane (Gbit)

Estimate die size

図表 7-14 NAND Flash Half Pitch 図表 7-15 NAND Flash 量産サイズ

- 9 -


7-3-3-3 NOR Flash 動向

NOR Flash に関しては、技術の進展速度が遅くなっている事から、2008 年版に向けたサーベイはおこなっ

ていない。また 2009 年版のサーベイについても未定で、Table の利用頻度も少ないと予測されることから、

Table の廃止も台湾 PIDS を中心に検討されている。

7-3-4 FeRAM

2008 年度版において PIDS では FeRAM を開発、商品化している各社にアンケートをとりロードマップ作成

の参考とした。また VLSI Technology Symposium 等の学会発表の情報を収集した。その結果 FeRAM は微細

化の面ではフラッシュに追いつくことはなく、また 1 年毎のスケーリングは事実上不可能で、3 年毎にスケーリン

グされることがわかった。図表 7-16 にプロセス世代の推移を示す。各社の 2008 年におけるプロセス世代は 1stMetal Half Pitch の解析より 0.18um ノードであり、すべての製品

が 2T2C であることが判明した。2007 年度版では現行の 0.18um から 0.13um に微細化されるとしたが、2008 年

版では 0.15um を経て 0.13um に移行すると予想している。書換え回数は 1E15 回を実験レベルでは実証して

いる会社はあるものの、ロードマップでは 2007 年は 1E14 回とした。 FeRAM は基本的に破壊型読み出しであるため、読出し動作がデータを再書き込みする動作を含んでいる。

このため書換え回数はその回数毎に読出しと書込みの合計で決まることになる。FeRAM が DRAM や SRAMと競うためには書換え回数は 1E15 回が必要である。100MHz で 3 年間読出しを行うと書換え回数は 1E16 回

になる。極性の変化と書換え後のデータ保持特性を両立する材料の探索と製造に大きな改良を要する。さらに強誘

電体材料は基本 CMOS にとって新材料であり、CMOS プロセスの条件によっては大きなダメージを受ける。こ

れらの困難性によって FeRAM プロセスは製品が出荷されている現段階でも発展途上にあり、NOR 及び

NAND フラッシュよりプロセス世代の遅れが顕著である。従って近い将来フラッシュを置き換えるという可能性

はなくなったものの、FeRAM の性能優位性、つまり高速書換え、低消費電力読み出しなどにより、RFID、各種

のカードや混載の応用において実用化が進んでいる。最近の電極材料の研究成果においては Near Term の時期に 2D スタックキャパシターが実現できることを示

唆している。

0

20

40

60

80

100

120

140

160

180

200

2007 2009 2011 2013 2015 2017 2019 2021

年

プロ

セス

世代

（nm

）

2007年版

2008年版

図表 7-16 FeRAM プロセス世代の推移

- 10 -


7-3-5 MRAM 2008 年版MRAMロードマップ数値は 2007 年版からの変更はなかった。2008 年に実際に製品化されている

MRAMは 180nm技術世代を用いて製造されており、ロードマップの数値と異なっている。2009 年度版では数

値の見直しが必要と考える。MRAM微細化の進展はなかったものの、Freescale社からMRAM事業をスピンア

ウトしたEVERSPIN社は汎用MRAM製品を 1Mb, 2Mb, 4Mbと増やし、BGAパッケージや工業品に適用可能な

温度範囲-40℃～105℃など、製品ラインアップを拡充した。応用も広がり、データ・ストレージ機器、工業用自

動化機器、ゲーム機、エネルギー管理機器、情報処理機器、輸送管理機器、宇宙航空機器などに用いられて

いる。2009 年には 130nm技術世代を用いた 16MbMRAMのサンプル出荷を計画している。将来的にはSoC混

載MRAM製品も視野に入れている。国際学会ISSCC2009 では 90nm製造世代を用いた 32MbMRAMの発表

[1]があり、磁場書込み方式のMRAM技術によって汎用SRAMと同程度の大容量化・高速化が期待できるまで

になった。しかし、磁場書込み方式では素子の微細化を更に推し進めると書込み電流増大する課題がある。

大容量化には、書込み電流が素子寸法の微細化とともに減少するスピン注入磁化反転技術が有効であり、研

究開発において進展が見られた。国際学会IEDM2008 では素子寸法を 50nmに縮小した場合、書込み電流

≦0.05mAまで低減できる技術が報告[2]された。MRAM基本素子MTJ(Magnetic Tunnel Junction)を構成する

磁性薄膜の磁化は、これまで図表 7-17 (a)に示すように膜面内方向であった。これを図表 7-17 (b)に示すように

ハードディスク媒体と同様の膜面に対して垂直方向とした。その結果、書込み電流が低減できることに加えて、

保持エネルギーが 56kBTと大きいことから熱安定性にも優れ、スイッチング時間 4nsecと高速動作も可能である

ことが示された。Gbit級の大容量不揮発RAMの実現が期待される。SoC混載を目指したMRAM技術開発では、

SoC中のRAM/ROMをMRAMへ置き換えるための高速動作技術が昨年度の国際学会で発表された。2008 年

度は、不揮発ロジックへの応用という新たな方向性が国際学会で２件報告された。ロジックLSIのラッチ回路へ

MTJ素子を加えた不揮発フリップ・フロップ回路技術がCICC2008 で発表[3]された。高速動作、CMOS電圧、

無制限書換え回数、不揮発という特徴を全て併せ持つMRAM技術を活かし、CMOS設計ライブラリを構成す

るプリミティブセルを設計・実証して、既存のSoC設計ツール互換の可能性を示した。IEDM2008 では、スピン

注入MRAM/再構成可能ロジック/プロセッサの 3 次元積層による新たなアークテクチャの提案と実証が発表[4]された。MRAM技術がメモリ応用以外にも可能性があることが検証され、先端SoCの電力増大という課題を解

決する回路・システム技術としての発展が期待される。

B

[1] R. Nebashi, et. al., ISSCC 2009 Digest of Papers, p.462, 2009. [2] T. Kishi, et. al., IEDM 2008 Technical Digest, p.309, 2008.

[3] N. Sakimura, et. al., CICC 2008, p.355, 2008.

[4] M. Sekikawa, et. al., IEDM 2008 Technical Digest, p.935, 2008.

低抵抗状態高抵抗状態

(a) 面内磁化反転MTJ素子 (b) 垂直磁化反転MTJ素子

磁化固定層

磁化自由層

ﾄﾝﾈﾙﾊﾞﾘｱ膜

低抵抗状態高抵抗状態

図表7-17 面内磁化MTJ素子(a)と垂直磁化MTJ素子(b)の断面構造

- 11 -


7-4 RF/Wireless 関連デバイス

2008 年版ロードマップの Radio Frequency and Analog/Mixed-signal Technologies for Wireless Communications の

章では、マイナー修正を行った。修正項目としては、公開データにあわせたテーブルの数値見直しと、ORTC や

PIDSのテーブル更新に合わせた修正、および、幾つかのテーブルで設計からの要望などに対応し、要求項目の追

加を行った。また、Summary において、RF/Wireless 関連デバイスの幾つかのテーブルが、ロードマップを、いわゆ

る ITRS の“製品(量産)”ではなく、プロトタイプを基に策定したことを、初めて明確に述べた。これは、2007 年版にお

いて、More than Moore が検討項目として挙げられたことに応え、RF/Wireless 関連では、MEMS デバイスをロードマ

ップの対象として取り上げた結果と考えられる。このMEMSのテーブル策定を通して、RF/Wireless分野が、多くのア

プリケーションを持つため、More than Moore の主要なテクノロジードライバーとなることを強く認識するとともに、これ

らのデバイスのロードマップを策定するには、共通の量産製品が存在しないため、プロトタイプを対象としなければ

ならないことが、明らかになったためである。これは、ロードマップテーブル上のアップデートではないが、この分野

の今後の方向性を示す上で、重要なポイントとなるものと考えられる。以下、6 つあるサブワーキンググループ毎に、

2008 年版での修正ポイントについて概説する。

CMOS において、AMS 応用は PIDS の LSTP の 1 年遅れ、ミリ波応用は PIDS の HP の 2 年遅れで用いる基本

方針のため、PIDS のアップデートに伴う修正を行った。ミリ波応用 CMOS については、2007 年版で初めて取り上げ

るにあたり、図表 7-18 に示すように、ロードマップの予測に、直線的な外挿を用いていた。図表 7-18 は、テーブルに

示された各周波数における NFmin の予測推移を、暦年に対してプロットしたものである。2007 年版の中・長期での

値は、実現性の乏しい値になっていた。そのため、2008 年版では、物理的な背景をもつ予測に修正を行った。また、

主要なアプリケーション分野となる 94GHz 帯を考え、新たにテーブルへの追加を行った。

Bipolarに関してはHigh-Speed bipolarのfT/fmaxと，Power Amplifirer bipolarのfT/fmaxおよび耐圧をアップデート

した。

Passive では MIM 容量の密度、リニアリティ、Q 値、バラクタの Q 値、インダクターの Q 値を見直し、PA 用受動素

子の実際のニーズに沿うようにした。今後の最大の課題が、デジタル CMOS にいかに受動素子を集積化するか、コ

ストと性能のトレードオフをいかに克服するか、という点であることは変わりない。

Power Amplifier では、2.4V の end-of-life battery voltageという目標を 2009 年以降へ変更した。これは，電源電圧

がほぼ固定されていることと、耐久性への要求に対する技術開発があまり進んでいないためである。また、SiGe

HBT の BVCBO を Bipolar のトレンドに合わせて改訂した。

RF MEMSでは(1) BAW、(2)Resonator、(3) Switch with capacitive contact、(4) Switch with metal contactの4 種類

のデバイスを扱っている。2008 年版では修正は特に行わず、2009 年版でより詳しく論ずる予定である。

Millimeter wave and Applications では、ほとんどの III-V テクノロジーにおいてスケーリングトレンドを 1～2 年後ろ

倒しにした。これは企業の開発状況にほぼ整合している。さらに，GaAs PHEMT 特性のトレンドは 2013 年まで提示

しているが、その先は他の III-V デバイスにとって変わられることを想定し、トレンドは示していない。

2009 年版のメジャー改訂に向けた活動では、2008 年版に比べ、さらにアプリケーション側を意識した議論を行っ

ている。RF/Wireless 関連デバイスでは、従来からロードマップを牽引する項目であった、コストや消費電力またチッ

プ機能といった項目の外に、公的機関による周波数割り当てや、各スタンダードやプロトコルによる周波数や電力へ

の規制について考慮する必要がある。また、Wireless 分野が、他と異なる点として、技術的な進歩と市場要求が乖離

していることや、モジュールとしての議論の必要性が挙げられる。これらについて 2009 年版では、本文中に記述す

ることを考えている。

加筆すべき技術的な目標として、マルチバンド、マルチモードシステムを実現してゆくための混載受動素子やフィ

- 12 -


ルター混載技術などが挙げられる。信号分離技術や、電源電圧の低減など、アナログ部分そのもののスケーリング

も、いよいよ課題として取り上げて行く必要があるものと考えられる。

現在、2009 年版にむけて、各サブワーキンググループが議論に挙げているポイントについて、以下に簡単にまと

める。

CMOS では、PIDS の CMOS ロードマップの１乃至２年遅れとして、AMS のロードマップを策定している。しかし、

現在の RFAMS の CMOS は、世代毎の開発が行われており、ハーフノードの要求スペックは、意味が無いことが指

摘されている。LSTP や HP を選択している理由を明確にすること、また、high-k/Metal Gate や Double Gate への移行

について、本文で述べることを検討している。更に、パワーマネージメントについて、テーブル若しくは本文で触れ

るべきと考えている。

Bipolarでは、High-Speed HBTやPower Amplifier HBTについては、テーブルに新たなFigure of Merit(例えば、τ

CMLやpower gain)を導入するとともに、High-Voltage HBTを削除することを検討している。これは、High-Voltage HBT

は、テクノロジーロードマップの牽引役になっていないと考えられるためである。また、Bipolarのロードマップが、プロ

トタイプのものであることを本文中に明示することも検討課題としている。

Passive では、On-chip と Embedded の両者についての検討を行っている。On-chip では 3 次元集積回路によるア

プローチについて、また、Embedded では high-k 材料の導入や、新しい素子構造についての検討を行う。

Power Amplifier では、スイッチやマルチモードの観点をロードマップ中に示すこと、電池技術について更新する

ことなどを検討している。また、PHEMT は、製品が残っていないため、テーブルから削除することを検討している。

MEMS では、これまでの 4 デバイスに加え、gyro/accelerometer、マイクロホン、ディスプレーといったデバイスを加

えることを検討している。また、テーブルに定量的な Figure of Merit を示すことを考えている。

ミリ波では、III-V on CMOS の集積について紹介したいと考えている。また、GaN によるダイナミックレンジの大幅

な向上について述べることを検討している。

@24GHz

@60GHz

@94GHz

青:ITRS2007

赤:ITRS2008

0.1

1

10

2005 2010 2015 2020 2025

NFm

in(d

B)

Year

@24GHz

@60GHz

@94GHz

青:ITRS2007

0.1

1

10

2005 2010 2015 2020 2025

NFm

in(d

B)

Year

赤:ITRS2008

図表7-18 ミリ波CMOS の雑音指数のロードマップ予測推移。2008 年版では、物理的背景を持つスケーリングを基

に、中長期について大幅な修正を加えた。

- 13 -


7-5 まとめと今後の課題ロジックでは、日本のゲート長サーベイ結果に基づき、ITRS2008 では、HP、LOP のゲートスケーリングがそ

れぞれ、ITRS2007 より 3 年 2 年と後ろ倒しされ、スケーリングも鈍化された。同時に High-k/Metal Gate 導入時

期、及び、UTB FD-SOI や Double Gate の導入時期の見直され、High-k/Metal Gate 導入時期は 1 年後ろ倒し

され 2009 年導入、UTB FD-SOI や Double Gate の導入時期は HP,LOP,LSTP とも 2013 年、2015 年となる。高

移動度基板やナノワイヤーなどの新材料導入時期も 5 年後ろ倒しされる。スケーリングの鈍化に伴い、今後、

今までのトランジスタの遅延時間 CV/I に代わる新しい指標としてリングオシレータの CV/I を追加し、回路レベ

ルでトランジスタ性能も評価する。 2008 年版 DRAM、 NAND-Flash、MRAM の更新は無い。DRAM、NAND-Flash では 2009 年度版向けサ

ーベイを日本 PIDS 主導で内外大手 5 社に対し行い、2011 年より DRAM のセルファクター4F2 と縮小される

結果となった。これを 2009 年度版に反映させる。NAND-Flash では、微細化がさらに進み DRAM より 2 年前

倒しされ、DRAM に代わり微細化を牽引する。FeRAM では、2007 年 ITRS の 180nm node から 130nm nodeに世代が推移するとしていたが、2008 年 ITRS では、間に 150nm node が入り、3 年後ろ倒しされた。

NAND-Flash より世代交代の遅れが大きくなり、近い将来フラッシュを置き換えるという可能性はなくなったもの

の高速書換え、低消費電力読み出しなどの性能優位性により、RFID、各種のカードや混載の応用において実

用化が進んでいる。MRAM は、2008 年 ITRS で変更はなかったが、実際には、2008 年に 180nm 技術世代を

用いて製造されており、2009 年度版で見直す。国際学会 ISSCC2009 では 32MbMRAM が発表され、汎用

SRAM と同程度の大容量化・高速化が期待できるまでになった。

RF and A/MTでは、ロジックのゲートシュリンクの遅延に合わせマイナー修正を行った。AMS応用CMOSはLSTP

の1 年遅れ、ミリ波応用CMOSはHPの2 年遅れとしている。ミリ波応用CMOSについては、2008年版では、物理背景

をもつ予測に修正し、主要なアプリケーション分野の 94GHz帯の追加を行った。Bipolarに関してはHigh-Speed

bipolarのfT/fmaxと，Power Amplifirer bipolarのfT/fmaxおよび耐圧をアップデートした。Power Amplifierでは，2.4Vの

end-of-life battery voltageという目標を2009年以降へ変更した。RF MEMSは，2009年版でより詳しく論ずる予定であ

る。

- 14 -

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