64-210 Eingebettete Systeme · PDF fileEntwurfsmethodik - Abstraktion im VLSI-Entwurf 64-210...

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MIN-FakultatFachbereich Informatik

64-210 ES – VLSI-Einfuhrung

64-210 Eingebettete Systeme–VLSI-Entwurf / Methoden und Werkzeuge–

http://tams.informatik.uni-hamburg.de/

lectures/2014ss/vorlesung/es

Andreas Mader

Universitat HamburgFakultat fur Mathematik, Informatik und NaturwissenschaftenFachbereich InformatikTechnische Aspekte Multimodaler Systeme

Sommersemester 2014

A. Mader 1

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64-210 ES – VLSI-Einfuhrung

Die folgenden Folien sind ein Auszug aus den Unterlagen derVorlesung 64-613 Rechnerarchitekturen und Mikrosystemtechnikvom Wintersemester 2011/2012.

Das komplette Material findet sich auf den Web-Seiten unterhttp://tams.informatik.uni-hamburg.de/lectures/2011ws/

vorlesung/ram

A. Mader 2

http://tams.informatik.uni-hamburg.de/lectures/2011ws/vorlesung/ram

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Entwurfsmethodik 64-210 ES – VLSI-Einfuhrung

Gliederung1. Entwurfsmethodik

MotivationAbstraktion im VLSI-EntwurfVorgehensweise

2. EDA-Werkzeuge3. Entwurfsstile

A. Mader 3

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Entwurfsmethodik - Motivation 64-210 ES – VLSI-Einfuhrung

Motivation

Moore’s LawDie Zahl der Transistoren pro IC verdoppelt sich alle 2 Jahre

Gordon Moore 1965:

”Cramming more components onto integrated circuits“

A. Mader 4

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Motivation (cont.)

Intel

A. Mader 5

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Motivation (cont.)

1. TechnologieI Verkleinerung der StrukturbreiteI Hohere Integrationsdichte

[ITRS07]

A. Mader 6

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Motivation (cont.)

[ITRS07]

A. Mader 7

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Motivation (cont.)

[ITRS07]

A. Mader 8

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Motivation (cont.)

2. ApplikationenI von Standardbausteinen zu ASICs und SystemenI Digitale Anwendungen

A. Mader 9

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Motivation (cont.)I + Analoge KomponentenI + Mikrosysteme

A. Mader 10

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Motivation (cont.)

Ubergang zu Systemen

[ITRS07]

A. Mader 11

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Motivation (cont.)

neue AnwendungsfelderI

”Computing“I

”Consumer Products“I

”Automotive“I

”Telecommunication“I

”mobile Applications“3. Methoden und Werkzeuge im Chipentwurf

I enges Zusammenwirken mit der technischen Entwicklung und denAnforderungen durch die Applikationen

A. Mader 12

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Wie wird Entworfen?Hardwareentwurf

A. Mader 13

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. . . so nichtmeistens

A. Mader 13

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A. Mader 14

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. . . so auch nicht

A. Mader 14

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Wie wird Entworfen?

Hardwareentwurf

. . . sondern so

10Rr/ 100 100

01Rg/

Timer =− 1

Timer:=TFuss

01010

Yr/

Timer:=TAuto

11010

RYr/

10Gr/

Timer =− 1

001

AnfrageTimer>0

AnfrageTimer=0

Anfrage Timer=0

Timer>0Anfrage

A. Mader 15

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Wie wird Entworfen? (cont.)

mainP: process (clk, rst) istype stateTy is (Gr, Yr, Rr, Rg, RYr);

variable timer : integer range 0 to maxWalkC;

variable state : stateTy;

variable request : boolean;

beginif rst = ’0’ then -------------------------- async. reset

liCar <= "001"; liWalk <= "10";

state := Gr;

timer := 0;

request := false;

elsif rising_edge(clk) then -------------------------- clock edge

case state iswhen Gr => ------------------------------------------ Green + red

liCar <= "001"; liWalk <= "10";

if (reqWalk = ’1’) then request := true; -- store request

end if;if (timer > 0) then timer := timer - 1; -- no timeout

elsif request then state := Yr; -- timeout and request

end if;when Yr => ------------------------------------------ Yellow + red

liCar <= "010"; liWalk <= "10";

timer := maxWalkC -1; -- init. timer

state := Rr;

when Rr => ------------------------------------------ Red + red

...

A. Mader 16

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Entwurfsmethodik - Abstraktion im VLSI-Entwurf 64-210 ES – VLSI-Einfuhrung

Abstraktion im VLSI-Entwurf

Abstraktionsebenen− keine einheitliche Bezeichnung in der LiteraturI Architekturebene

I Funktion/Verhalten LeistungsanforderungenI Struktur Netzwerk

aus Prozessoren, Speicher, Busse, Controller. . .I Nachrichten Programme, ProtokolleI Geometrie Systempartitionierung

Adressbus

Datenbus

SpeicherCPU I/OControl

A. Mader 17

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Abstraktion im VLSI-Entwurf (cont.)I Hauptblockebene (Algorithmenebene, funktionale Ebene)

I Funktion/Verhalten Algorithmen, formale FunktionsmodelleI Struktur Blockschaltbild

aus Hardwaremodule, Busse. . .I Nachrichten ProtokolleI Geometrie Cluster

control

flags

AB

DB

CPUSTWOPW

A. Mader 18

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Abstraktion im VLSI-Entwurf (cont.)I Register-Transfer Ebene

I Funktion/Verhalten Daten- und Kontrollfluss, Automaten. . .I Struktur RT-Diagramm

aus Register, Multiplexer, ALUs. . .I Nachrichten Zahlencodierungen, Binarworte. . .I Geometrie Floorplan

enaA

ctrlA

ctrlT

DB

OPWALU

Tmp

Accu

A. Mader 19

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Abstraktion im VLSI-Entwurf (cont.)I Logikebene (Schaltwerkebene)

I Funktion/Verhalten Boole’sche GleichungenI Struktur Gatternetzliste, Schematic

aus Gatter, Flipflops, Latches. . .I Nachrichten BitI Geometrie Moduln

ALU

A. Mader 20

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Abstraktion im VLSI-Entwurf (cont.)I elektrische Ebene (Schaltkreisebene)

I Funktion/Verhalten DifferentialgleichungenI Struktur elektrisches Schaltbild

aus Transistoren, Kondensatoren. . .I Nachrichten Strome, SpannungenI Geometrie Polygone, Layout → physikalische Ebene

vdd

gnd

o

i1

i2

A. Mader 21

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Abstraktion im VLSI-Entwurf (cont.)I physikalische Ebene (geometrische Ebene)

I Funktion/Verhalten partielle DGLI Struktur Dotierungsprofile

A. Mader 22

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Abstraktion im VLSI-Entwurf (cont.)Y-Diagramm

D. Gajski, R. Kuhn 1983:

”New VLSI Tools“

Logik

Schaltkreis

Algorithmisch

Architektur

RT-Schematic

elektrisches Schaltbild

Netzliste, Schematic

Blockschaltbild

Netzwerk

Algorithmen

Register-Transfer

Boole'sche Gleichungen

Differenzialgleichungen Transistoren

Polygone

Moduln

Floorplan

Cluster

Systempartitionierung

Geometrie

Systemspezifikation

Struktur

Modul

CPU, Speicher

VerhaltenFunktional

Gatter, FF

ALU, Register

A. Mader 23

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Abstraktion im VLSI-Entwurf (cont.)

Y-Diagramm / Gajski-DiagrammI Visualisiert AbstraktionsebenenI Sichtweisen

I Funktion / VerhaltenI StrukturI Geometrie (historisch, inzwischen uberholt)

A. Mader 24

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Entwurfsmethodik - Vorgehensweise 64-210 ES – VLSI-Einfuhrung

Entwurfsvorgehen

I Unterscheidung von Struktur und VerhaltenI Auf jeder Abstraktionsebene gibt es elementare Einheiten mit

definiertem VerhaltenI Entwurfsaufgabe

I ein gegebenes Verhalten in eine Strukturbeschreibung (auselementaren Einheiten) der jeweiligen Ebene umzusetzen

I jede dieser Einheiten ist ihrerseits in der nachst niedrigerenAbstraktionsebene entsprechend zu realisieren

⇒ hierarchischer Entwurf, top-down

A. Mader 25

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Entwurfsmethodik - Vorgehensweise 64-210 ES – VLSI-Einfuhrung

Entwurfsvorgehen (cont.)

⇒ top-down: typisches Entwurfsvorgehen⇒ bottom-up: Einflusse auf hohere Abstraktionsebenen

I ZeitverhaltenI SchaltungstechnikenI ArithmetikenI . . .

I Zentrale Bedeutung der Simulation, bzw. der VerifikationI Entwurf als iterativer Prozess

I Alternativen: ”exploring the design-space“I VersionenI Teamarbeit

A. Mader 26

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EDA-Werkzeuge 64-210 ES – VLSI-Einfuhrung

Gliederung1. Entwurfsmethodik2. EDA-Werkzeuge

Hierarchischer EntwurfWerkzeugeProbleme

3. Entwurfsstile

A. Mader 27

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EDA-Werkzeuge - Hierarchischer Entwurf 64-210 ES – VLSI-Einfuhrung

Hierarchischer Entwurf

Nur durch neue Methoden und Werkzeuge konnte dieProduktivitat beim Chipentwurf wahrend der letzten Jahre mitMoore’s Law mithaltenI Anderungen in der Entwurfsmethodik

Struktur ⇒Verhaltengrafische Eingabe⇒Hardwarebeschreibungssprachen

I Entwurf auf hoheren AbstraktionsebenenI Automatische Transformationen bis zum Layout

I Synthese: Register-Transfer, High-LevelI Datenpfad-/MakrozellgenerierungI ZellsyntheseI Platzierung & Verdrahtung

A. Mader 28

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EDA-Werkzeuge - Hierarchischer Entwurf 64-210 ES – VLSI-Einfuhrung

Entwurfswerkzeuge

Abstraktion

Hierarchie

Verhaltensbeschreibung

Strukturbeschreibung

KonstruktionSynthese

StrukturelementStrukturelement

Verhaltensbeschreibung


KonstruktionSynthese


Extraktion

Verifikation

Simulation

Regelüberprüfung

Verifikation

Simulation

Regelüberprüfung

A. Mader 29

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EDA-Werkzeuge - Werkzeuge 64-210 ES – VLSI-Einfuhrung

Entwurfswerkzeuge

I Synthese= automatische Generierung von Strukturbeschreibungen

aus VerhaltensmodellenI Trend: IP-Komponenten (Intellectual Property) und

”behavioral Code“I RT-Ebene

Algorithmisch

Architektur

RT-Schematic



Blockschaltbild

Netzwerk

Algorithmen

Transistoren

Systemspezifikation

Struktur

Modul

CPU, Speicher

VerhaltenFunktional

Gatter, FF

ALU, Register

Differenzialgleichungen

Register-Transferund Logiksynthese

A. Mader 30

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Entwurfswerkzeuge (cont.)I High-Level Synthese

Algorithmisch

Architektur

RT-Schematic



Blockschaltbild

Netzwerk

Transistoren

Systemspezifikation

Struktur

Modul

CPU, Speicher

VerhaltenFunktional

Gatter, FF

ALU, Register


High-Level Synthese

I Einschrankung des ”Suchraums“I spezielle ZielarchitekturenI spezielle AnwendungsfelderI Datenflussdominiert DSPs

Kontrollflussdominiert Prozessoren

A. Mader 31

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Entwurfswerkzeuge (cont.)I CoDesign → CoSynthese

Algorithmisch

Architektur

RT-Schematic



Blockschaltbild

Netzwerk

Transistoren

Struktur

Modul

CPU, Speicher

Verhalten

Gatter, FF

ALU, Register


HW/SW CoSynthese ?

I Partitionierung Hardware / Software ?I nur manuell moglich

A. Mader 32

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Entwurfswerkzeuge (cont.)I Simulation

I Trend: wachsender Aufwand, SystemsimulationI Problem der Simulationsauswertung ⇒ auch dort Abstraktion

I Programmiersprachen-Schnittstellen (VHPI, Verilog-PLI. . . )Beispiele: Signalverarbeitung Bildverarbeitung

I HardwarebeschleunigungI Emulation von Gatternetzlisten durch FPGA-BoardsI Beispiel: Betriebssystem auf Simulationsmodell vom

Mikroprozessor booten (Sun Microsystems)I gemischte Simulation

I Hardware- und SoftwareI auf verschiedenen AbstraktionsebenenI + IP-ModelleI + analoge Modelle

A. Mader 33

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Entwurfswerkzeuge (cont.)I Analysewerkzeuge

I LeistungsverbrauchI TimingI jeweils: statisch, geschatzt oder in Verbindung mit Simulation

I Verifikation, wenn moglich= Verifikation: Aussagen gelten fur alle moglichen Eingaben

Simulation: Beschrankung auf StimuliI formale Methoden, um Eigenschaften zu uberprufenI meist Vergleich verschiedener Modelle

I in Verbindung mit ExtraktionI Referenzmodell, woher?

I Ersatz von Simulationen

A. Mader 34

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Entwurfswerkzeuge (cont.)I Layoutwerkzeuge / Platzierung & Verdrahtung

I NP-vollstandige Probleme⇒ Heuristiken⇒ sehr starke Spezialisierung, z.B. Routing bei Standardzell

Entwurfen:1. Verdrahtung der Spannungsversorgung: Power-Routing2. Clock-Tree Synthese / -Routing3. zeitkritische Netze bearbeiten: ”constraint driven“ Routing4. normale Verdrahtung5. nachtragliche Optimierung: DRC-Fehler, thermische Modelle. . .

I Test des Entwurfs= Testbarkeit: Fertigungsfehler (physikalisch) feststellen

Simulation: Uberprufung der FunktionI Ziel: defekte ICs aussortieren, vor Verpackung in Gehause

A. Mader 35

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Entwurfswerkzeuge (cont.)I Problem

I alle internen Leitungen/Gatter ansprechenI nur die Padzellen sind direkt zuganglich

I Fehlermodelle: ”stuck-at“, bridging, open. . .I Verfahren um Testbarkeit zu gewahrleisten

I Selbsttest, z.B. BIST (Build In Self Test)I Scan-Path: Flipflops als SchieberegisterI . . .

I Dabei wird zusatzliche Logik integriert (bis zu 30%)I (teil-)automatisch bei der Synthese

I Fehlersimulation: uberpruft die Fehleruberdeckung”Wie viele Fehler konnen erkannt werden?“

I Testmustergenerierung: erzeugt automatisch Testvektoren

A. Mader 36

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BeispielI SignalverarbeitungI digitales Filter

Simulation

A. Mader 37

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BeispielI BildverarbeitungI Segmentierung

Simulation

A. Mader 38

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EDA-Werkzeuge - Probleme 64-210 ES – VLSI-Einfuhrung

Probleme

Moore’s Law heißt in der PraxisI Entwurf immer großerer und komplexerer Systeme− Produktivitatssteigerungen

A. Mader 39

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Probleme (cont.)

− Entwurfskosten

A. Mader 40

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Probleme (cont.)I Geanderte Systemanforderungen

I PerformanceI GroßeI okonomische RandbedingungenI Low-Power: Leistungsaufnahme, Abwarme. . .I Umgebung: EMV, Temperatur, mechanische Eigenschaften. . .

− Wie konnen all diese Anforderungen (formal) spezifiziert werden?

A. Mader 41

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Entwurfsstile 64-210 ES – VLSI-Einfuhrung

Gliederung1. Entwurfsmethodik2. EDA-Werkzeuge3. Entwurfsstile

Full-CustomMakro- und StandardzellentwurfGate-Array Entwurfprogrammierbare Logik: PLDs, FPGAsVergleich

A. Mader 42

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Entwurfsstile 64-210 ES – VLSI-Einfuhrung

Entwurfsstile

I mehrere Moglichkeiten Schaltungen zu entwerfenI Unterscheidungsmerkmale

I Zeitaufwand: Entwurfsdauer, FertigungszeitI Kosten: Fertigung, pro Stuck, EDA-WerkzeugeI IC-Eigenschaften: Große, Taktfrequenz, Leistungsaufnahme. . .

I EntwurfsstileI Full-CustomI StandardzellI Gate-ArrayI FPGA / programmierbare Schaltungen

A. Mader 43

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Entwurfsstile - Full-Custom 64-210 ES – VLSI-Einfuhrung

Full-Custom

Vollkundenspezifischer Entwurf / Full-CustomI Layout aller geometrischer StrukturenI viel manuelle Arbeit mit Layout-EditorenI optimal kleine, schnelle EntwurfeI sehr lange Entwurfsdauer (Effizienz)I Ausnutzen von RegularitatI Teamarbeit notig, SchnittstellenI erfordert erfahrene Entwerfer

A. Mader 44

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Entwurfsstile - Full-Custom 64-210 ES – VLSI-Einfuhrung

Full-Custom (cont.)

A. Mader 45

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Entwurfsstile - Makro- und Standardzellentwurf 64-210 ES – VLSI-Einfuhrung

Makrozellentwurf

MakrozellentwurfI Zellen wie Speicher, ALUs oder Datenpfade werden uber

Generatoren erzeugtI Makrozellen in Full-Custom QualitatI meist in Verbindung mit Standardzellentwurf

Chipgroße variabelZellenanzahl variabelZellengroße variabelAnschlusslage variabelLeiterbahnkanale variabel

Padzelle

Makrozelle

A. Mader 46

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Standardzellentwurf

StandardzellentwurfI vorgefertigte Zellen aus Bibliotheken benutzenI Layout der Standardzellen in Full-Custom QualitatI schneller flexibler EntwurfI meist in Verbindung mit Makrozellgeneratoren

Chipgroße variabelZellenanzahl variabelZellenhohe festZellenbreite variabelAnschlusslage variabelLeiterbahnkanale variabel

Padzelle

Makrozelle

StandardzelleVerdrahtungskanalZellzeile

A. Mader 47

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Standardzellentwurf (cont.)

Schematic Zell-Layout

A. Mader 48

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Standardzellentwurf (cont.)

Standardzell Layout

A. Mader 49

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Entwurfsstile - Gate-Array Entwurf 64-210 ES – VLSI-Einfuhrung

Gate-Array Entwurf

Gate-Array / Sea-of-Gate EntwurfI vorgefertigte TransistorenI Layout durch Verbindungsstruktur (Verdrahtung, Kontakte)I intra-Zell Verdrahtung aus ZellbibliothekenI vorgegebene Master: Komplexitat eingeschrankt, VerschnittI schnelle Verfugbarkeit

Chipgroße festZellenanzahl festZellengroße festAnschlusslage festLeiterbahnkanale fest

Padzelle

Transistorgruppen

A. Mader 50

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Entwurfsstile - Gate-Array Entwurf 64-210 ES – VLSI-Einfuhrung

Gate-Array Entwurf (cont.)

Gate-Array

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Entwurfsstile - programmierbare Logik: PLDs, FPGAs 64-210 ES – VLSI-Einfuhrung

programmierbare Schaltungen

programmierbare Schaltungen: FPGA, PLD, LCA. . .I fertig vorgegebene Schaltung: Logik und VerbindungsstrukturI Entwurf: Programmierung durch Anwender ⇒ sofort verfugbarI Einschrankung durch vorgegebene StrukturI Rekonfiguration moglichI in-Circuit programmierbar

Chipgroße festBlockanzahl festAnschlusslage festVerbindungsnetz festBlockfunktion progr.Verbindungen progr.

LB

Sw

Sw Sw

Sw

LB

LB LB

LB

LB

LB

LB

LB

I/O-Bereich

Logic-Block

Verbindungsstruktur

A. Mader 52

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Entwurfsstile - Vergleich 64-210 ES – VLSI-Einfuhrung

Vergleich der Entwurfsstile

Tabellarische Ubersicht

Stil Perfo

rman

ceFl

ache

Koste

n(IC

)Ko

sten

(Des

ign)

time-t

o-M

arke

tPr

ozes

sschr

itte

Stuc

kzah

len

Full-Custom +++ +++ +++ − − − − − − voll 105

Standard-/Makrozell ++ ++ ++ −− −− voll 104

Gate-Array + ◦ + ◦ ◦ 4-10 103

programmierbare Logik − −− −− ++ +++ 0 < 103

A. Mader 53

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Vergleich der Entwurfsstile (cont.)

Wirtschaftlichkeit der Entwurfsstile

10 100 1000 10000 100000

Stückzahl

Kosten

100000

1000000

10000

Full-Custom

Standardzell

Gate-Array

FPGA

A. Mader 54

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Vergleich der Entwurfsstile (cont.)

Wahl des EntwurfsstilsI KostenuberlegungenI Entwurfsdauer: ”time-to-Market“I technische Randbedingungen, oft als K.O.-Kriterium

I FlacheI LeistungsaufnahmeI Sicherheitsaspekte

I organisatorische RandbedingungenI vorhandene WerkzeugeI Know-HowI

”Faktor: Mensch“ (Erfahrungen, Vorlieben)⇒ vielfaltige Wechselwirkungen

A. Mader 55

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Literaturliste 64-210 ES – VLSI-Einfuhrung

Literaturliste

[BE95] Abdellatif Bellaouar, Mohamed I. Elmasry:Low-power digital VLSI design – Circuits and systems.Kluwer Academic Publishers; Boston, MA, 1995.ISBN 0–7923–9587–5

[ITRS07] International Technology Roadmap for Semiconductors –2007 Edition. Semiconductor Industry Association, 2007.URL www.itrs.net/Links/2007ITRS/Home2007.htm

[ITRS11] International Technology Roadmap for Semiconductors –2011 Edition. Semiconductor Industry Association, 2011.URL www.itrs.net/Links/2011ITRS/Home2011.htm

A. Mader 56

http://www.itrs.net/Links/2007ITRS/Home2007.htm

http://www.itrs.net/Links/2011ITRS/Home2011.htm

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Literaturliste (cont.)

[MC80] Carver Mead, Lynn Conway:Introduction to VLSI systems.2nd ed. Addison-Wesley; Reading, MA, 1980.ISBN 0–201–04358–0

[She95] Naveed A. Sherwani:Algorithms for VLSI physical design automation.2nd ed. Kluwer Academic Publishers; Boston, MA, 1995.ISBN 0–7923–9592–1

A. Mader 57

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Literaturliste (cont.)

[T+90] Donald E. Thomas [u. a.]:Algorithmic and register-transfer level synthesis– The system architect’s workbench.Kluwer Academic Publishers; Boston, MA, 1990.ISBN 0–7923–9053–9

[WE94] Neil H. E. Weste, Kamran Eshraghian:Principles of CMOS VLSI design– A systems perspective.2nd ed. Addison-Wesley; Reading, MA, 1994.ISBN 0–201–53376–6

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