通訊系統中數位類比轉換器之電路設計

通訊系統中數位類比轉換器之電路設計

58 系統晶片 002期

通訊系統中數位類比轉換器之電路設計劉沛潔 Pei-Chieh Liu

混合式積體電路設計部

摘要

數位 ─ 類比轉換器（ Digital-to-Analog

Converter, DAC）是現今通訊系統中重要的一個

區塊。DAC的設計也因此會大大影響到通訊系統

整體的表現。本篇文章將主要針對通訊系統中應

用的 DAC作一討論。

1. 前言

在通訊系統整合晶片中，高速、高解析度的

類比─數位轉換器與數位─類比轉換器通常是

最重要的區塊，一般來說其解析度在 10-bit以上

且其取樣（sampling rate）頻率在 200MHz以上。

針對這樣的高速、高解析度規格，current-steering

架構通常使用於 DAC中，原因是 current-steering

DAC 中不需要額外的放大器來做電流／電壓轉

換的工作。在通訊系統的規格下輸出級的設計將

會變得非常困難，且其消耗的功率也相當可觀。

在過去的兩年間我主要的工作即在 Xdsl 類

比前端整合晶片中的 DAC 設計。VDSL 系統中

DAC 的規格為 12-bit 的解析度、70MHz 的取樣

頻率以及 12MHz 的輸出類比訊號頻寬，在此規

格下，current-steering DAC將是最適合的架構。

本文將為各位簡單介紹 current-steering DAC 的

設計：第二節中我們將說明 current-steering DAC

的基本電路組態；在第三節中我們將討論

current-steering DAC中會衍生出來的一些問題；

在第四節中為各位介紹一個簡單的

current-steering DAC行為模型（behavioral model）

以及一些根據該模型所做的模擬結果；在第五節

中為各位介紹一個使用於 VDSL 系統中的

current-steering DAC的電路設計與佈局（layout）

中所需注意的事項；在第六節中為各位介紹一些

能夠改進 current-steering DAC表現的技術；最後

在第七節中給各位一個簡單的結論。

2. Current-Steering DAC架構

圖一為 current-steering DAC 的基本電路組

態。圖中我們看到數位輸入訊號經過數位解碼器

後會決定該有多少組的電流被導引到輸出端，因

此輸出端的電壓將由總電流與輸出端的電阻轉

換出來。所有的電流源（current source）都放在

一個電流源陣列（current source array）中。由數

位電路在切換時產生的雜訊會經基板而傳送到

類比電路，造成 SNR 的下降，一般來說在

current-steering DAC中我們都會採用 differential

的架構來消除該雜訊。因此在 current-steering

DAC 中每一組電流源都會對應到一組電流開關

組（電流開關組），依據數位訊號電流開關將電

流切換到指定的輸出端去。如第一節所述，

current-steering DAC的一個優勢為不需要一個輸

Design of DAC for Communication Systems

SoC Technical Journal 59

出級將電流轉換成電壓，我們需要的僅是一組外

接電阻（通常是 50-ohm）來做電流／電壓轉換。

在 current-steering DAC中有三種架構可供選

擇，分別是 binary、unary、以及 hybrid架構，我

們先從 binary 架構開始介紹起。以一個 4-bit 的

DAC為例，它包含四個電流源，其流過的電流分

別為 I、2I、4I以及 8I，分別被四個數位訊號 B1、

B2、B3以及 B4控制。當 B1為高準位（cross-high）

時，電流 I被導引到輸出端，當 B2為高準位時，

電流 2I被導引到輸出端，其餘 B3與 B4以此類

推。當 B4B3B2B1=1111 時，所有的電流都匯流

到輸出端，其值為 15I。由以上的例子可以看到

在 binary架構中不需要任何的數位轉碼電路，因

此 binary 架構為三種架構中最直接最簡單的一

種。由 B1~B4 四個位元控制的 Current-steering

DAC類比輸出訊號表示見公式（1）：

1 + 2 2 + 3 4 + 4 8OUT B I B I B I B I= ⋅ ⋅ ⋅ ⋅ （1）

接下來為各位介紹unary架構。考慮一個4-bit

的 DAC做為例子，其輸入的四位數為訊號為 B1

（LSB）、B2、B3與 B4（MSB）。DAC中總共

有 15個相同的電流源，且流過的電流皆為 I，將

這 15的相同的電流源編號為 1~15。當輸入訊號

B4B3B2B1=0011時，其十進位的表示值為 3，在

此情況下編號 1~3的電流源被導引到輸出端且其

值為 3I。當輸入訊號 B4B3B2B1=1111時，其十

進位的表示值為 15，因此所有的 15個電流源都

被導引到輸出端。簡單來說若一個 N-bit

current-steering DAC採用 unary架構，它總共需

要 2N-1 個相同的電流源。由上面的例子我們可

以看到二進位數位訊號無法直接控制電流源的

開關，因此我們需要一個額外的數位轉碼電路，

將數位輸入訊號轉換成控制碼。

依前所述，讀者可能會認為 unary 架構需要

一個額外的數位解碼電路，因此將是個比較不實

用的架構。實際上不然，在討論 binary 與 unary

架構的優缺點後，相信讀者會對 current-steering

DAC有深一層的認識。Major-code transition通常

拿來測試 DAC 在動態方面的表現，我們舉一個

4-bit的 DAC例子來說明它的定義，當輸入訊號

由 0111到 1000做切換時，其類比輸出訊號的轉

換我們定義為 major-code transition。當 4-bit DAC

圖一 Current-steering DAC的基本電路組態



採用 binary架構時，它必須關掉後面三個電流源

（B3B2B1），並打開MSB的電流源（B4），在

理想情況下這兩個動作會同時進行。若電流源

B4 打開的時間在 B3B2B1 三個電流源關掉之

前，輸出端在瞬間會看到一個 full scale的訊號，

類似這樣的脈衝我們通稱為 glitch impulse，它會

造成 DAC 在動態上的表現衰減。將同樣的

major-code transitions拿來測試 unary架構的 4-bit

DAC 時，發現當輸入訊號做 0111（十進位表示

為 7）到 1000（十進位表示為 8）的切換時，僅

需多打開一個電流源即可，雖然還是會有 glitch

impulse產生，但是它的大小比binary架構的DAC

所產生的要小了許多，由此可以看出 unary 架構

並不是一無是處的。

另外一個用來比較 binary 與 unary 架構的參

數為 monotonicity。將 ramp-up（ramp-down）數

位訊號輸入 DAC，若輸出的類比訊號也是一個

ramp-up（ramp-down）的階梯狀訊號，我們稱這

個 DAC 符合 monotonicity 的條件。我們一樣舉

0111~1000的轉換為例子，在 binary架構中若 B4

控制的電流源8I比B3B2B1三個位元控制的電流

總和 7I 來得小，則在 major-code transition 過程

中會有 non-monotonicity的情形產生。當 DAC解

析度很高的時候，實際在製程中的 mismatch 效

應很容易發生。另一方面在 unary 架構下，當輸

入訊號由 0111轉變為 1000時，我們發現僅只是

多一個電流源被打開，因此就 monotonicity上來

看它是符合的。

綜合上述 binary 與 unary 架構的優缺點，我

們發現何不各取其優點做為 DAC 的架構，因此

hybrid架構應運而生。在 hybrid架構中，一部分

的 bit數我們採取 unary架構，而剩下的一部分我

們則採用 binary 架構。基於 MSB 電流源對

matching的嚴格要求（monotonicity的問題），以

及其對輸出端 glitch impulse有較大的貢獻，一般

來說會對MSB的電流源部分採用 unary架構。如

前所述 unary 架構需要額外的數位解碼電路，當

採用 unary 架構的位元數增多時，數位解碼電路

的面積與複雜度也會隨著大幅增加。一般來說當

位元數超過 8位元時，數位解碼電路的面積與複

雜度就會超過可容忍的範圍，基於此考量，即便

unary架構擁有較好的特性，設計時還是會將其限

制在 8位元以內。當 DAC的解析度超過 unary架

構的位元數時，剩下的位元數即以 binary架構來

補足，此即為 hybrid架構的基本精神。

3. DAC錯誤

於 DAC 中產生的錯誤可以分為兩類：第一

類稱為靜態錯誤（static error），它在靜態的操作

中就會存在，並不與 DAC所操作在的頻帶有關；

第二類稱為動態錯誤（dynamic error），當 DAC

的操作頻率愈來愈高時，這類的錯誤會使 DAC

的表現比在低頻操作時來得差。在本節中我們將

針對這兩類錯誤分別做簡單的說明。

3.1 靜態錯誤

DAC的靜態錯誤可以再細分為兩類，一類為

隨機的 mismatch錯誤（隨機 mismatch錯誤），

而另一類為系統性的錯誤（systematic error）。

本節會針對這兩種錯誤做簡單的探討。

在 CMOS製程中，即使我們將兩個MOS電

晶體排列得非常靠近，它們彼此之間還是會有些

微的差異存在，這就稱為隨機 mismatch 錯誤。

根據研究結果，增加電晶體的面積（WL的乘積）



可以有效降低隨機 mismatch錯誤的影響 [1]。公

式（2）為電流源最小面積與隨機 mismatch錯誤

之間的關係，亦即 MOS 電晶體的面積與 MOS

操作時的 overdrive電壓（VGS-VT）之間的關係。

式中 Aβ與 AVT為製程的參數（由 fab 提供），

（VGS-VT）項為 overdrive電壓，（σI/I）項為由

INL test 中根據一定產出（yield）得到的電流源

陣列中 matching的標準偏差。

( )( )

222

2min

41 + /2

VT

GS T

A IWL AIV V

β

σ⎡ ⎤ ⎛ ⎞⎢ ⎥= ⎜ ⎟⎝ ⎠⎢ ⎥−⎣ ⎦ （2）

接下來介紹上段所提到的 INL test。考慮有

一組 m-bit 的電流源陣列，其內包含了 N=2m�1

個相同的電流源（假設為 unary 架構），每個單

位電源流過的電流皆為 I，並假設這 N個電流源

的電流量為一個正常分佈，且σI 為其標準偏差

的值。輸入從 0到 N的訊號，從輸出訊號可以得

到最大的 INL 值，接著重複上述的測試 M 次，

若有 k 次的 INL 結果大於 0.5LSB，我們定義在

該σI 值下得到的 yield 為 k/M，若該 yield 值小

於我們預設的目標，則降低σI 值，再重複上述

的 M 次測試直到 yield 符合規格。設計

current-steering DAC 的第一步即為決定 LSB 電

流源的面積大小，藉由 INL test與公式（2）我們

可以得到所要的面積最小值。由公式（2）中可

以發現在相同的σI 值下，增加 MOS 電晶體的

overdrive電壓可以使所需的電晶體面積下降；反

方面來看，若 overdrive電壓取的過大，則 output

swing將會被壓縮，導致 SNR的下降。

一般來說，系統錯誤可以包含下述的四種，

分別是電流源的輸出阻抗（output impedance of

current source）、邊界效應（edge effect）、電壓

源的下降（voltage drops along the supply lines）

以及 CMOS 製程中的熱階層效應（ thermal

gradients in CMOS process），將分述如下。

圖二為一簡單的 DAC模型，其中 I、ro與 RL

分別為單位電流中流過的電流、單位電流源的輸

出阻抗以及輸出端掛的負載電阻。假設所有的單

位電流源之間沒有 mismatch 存在，當輸入訊號

為 j 時（即有 j 個單位電流源被導通），其輸出

端的 INL 值如公式（3）所示 [2]，其中 N 為單

位電流源的總數。由公式（3）中可以得知，當

單位電流源的等效輸出阻抗愈大時，其 INL的值

也就愈小。

圖二簡單 DAC模型的示意圖



( ) ( )2L

O

IRINL j j N jr

≈ ⋅ − （3）

在混合式訊號積體電路設計中，類比電壓源

是經由晶片封裝的外端腳位（external pin）餵入

晶片內。若 DAC中的電流源採用 PMOS，則 vdda

的電壓將直接影響到 overdrive電壓，從而使電流

源流過的電壓產生變化。實際上，外端腳位到內

部 PMOS電流源之間是以金屬線（metal line）做

連線，當電流行經金屬線時會有壓降產生。由於

晶片內部的 PMOS 電流源與外端接腳的距離不

同，每個 PMOS電流源的 local vdda將會有些差

距，如此一來導致各個 PMOS電流源流過的電流

會不一樣。由於這些錯誤與電流源的位置有關，

為 signal-dependent的錯誤，它會造成輸出端訊號

產生失真（distortion）。

如圖三中，電流源 a、b與 c位於電流源陣列

的邊界（edge）上，另外電流源 d、e與 f則位在

電流源陣列較中心的地帶。由於 CMOS製程中的

邊界效應，電流源 a、b、c中流過的電流會與流

過 d、e、f 的電流有些許的差異，如此亦會造成

輸出訊號的非線性結果。

CMOS製程中熱階層效應所造成的錯誤可由

公式（4）一階與二階系統錯誤的表示式做近似。

通常我們稱εep(1)與εep(2)為一階與二階的錯誤。

圖四為在一維面上一階與二階 error profile 的示

意圖。由於該錯誤與電流源的位置有固定的關

係，它會在輸出端訊號中造成失真，影響到 DAC

的 SFDR 表現。這種 mismatch 效應可以部分或

完全的以佈局方式來克服，我們會在下文做相關

的介紹。

( )

( ) ( ) ( ) ( ) ( )

,

2 20 1 2 3 4 5

1 2

,

, , ,

thermal tech

sp sp

i x y

b b x b y b xy b x b yx y x y x yε ε ε

= + + + + + + ⋅ ⋅= +

（4）

圖三邊界效應的示意圖

圖四一階與二階 error profile的示意圖

3.2 動態錯誤

將 3.1 節中提到的靜態錯誤消除，只能保證

該 DAC有良好的靜態 INL/DNL特性。由於通訊

系統中 DAC 通常都於高頻帶中操作，我們還須

考慮動態錯誤對 DAC 在高頻操作時的影響。一

般來說若一個 DAC 擁有良好的靜態性並不能保

證它在高頻操作仍能維持一樣的效能，因此我們

必須確保該 DAC 同時擁有良好的動態與靜態特

性。在本節中將動態錯誤分為下述四項：電流開

關組中共源極（common source）電壓的擾動



（fluctuation）、高頻時電壓源的輸出阻抗、電流

開關組電晶體閘極端控制電壓訊號的

feed-through、以及數位訊號的同步問題。

圖五為大部分 DAC 中使用的電流源的電路

示意圖。電晶體MCS、MCAS、以及MSW分別為電

壓源電晶體、cascode 電晶體、以及電流開關電

晶體。電容 C1、C2、以及 CO分別為在端點 V1、

V2、以及 VO所看到的寄生電容。如果電流開關

組閘極的 differential控制訊號的交錯點為高準位

時，differential的電流開關電晶體MSWA與MSWB

會同時被關閉，如此會造成端點 V1 的電壓往

VDD拉升。除非經過一段時間後端點 V1的電壓

回到原本電流源正常操作時的工作點，該電流源

流過的電流將不會是原本設計時的值，瞬間輸出

電流會出現擾動進而影響到 DAC 的動態特性。

若 V1 端點電壓拉回到原本工作點電壓的時間超

過一個 clock period，則該 DAC的操作速度將被

此現象限制住。

圖五 Current-steering DAC中電流源電路的示意圖

若將電流開關組電晶體閘極的 differential 控

制訊號的交錯點設計為低準位（croww-low，例

如 0V），V1端點的電壓會往下降，同樣會產生

如高準位時會發生的問題，因此針對 PMOS電流

開關組比較好的控制訊號交錯點為低準位，但注

意其交錯點仍須比 GND高個約 0.5V左右。除此

之外，V1點電壓的擾動會使一部分的電流經由該

點對基板的寄生電容中流出，如此會造成偶數失

真（even-order harmonic distortion）[3]。

如同在 3.1 節中提到的，電流源的直流輸出

阻抗若太小，會造成 INL的表現不佳；同樣地，

若高頻時輸出阻抗太小，反映於動態表現上則會

出現失真的現象。由實驗結果得知，若電流源操

作在高頻時輸出阻抗不夠，在輸出訊號中會看到

嚴重的奇數失真（ odd-order harmonic

distortion）。因此，在高頻操作時仍保有高輸出

阻抗的電流源，為設計 DAC 的一個最根本的先

決條件。

如圖六所示，電流源開關組閘極端的控制訊

號會經由該電晶體的寄生電容CGD直接 couple到

輸出端。當電流開關組做切換時，會在輸出端看

到訊號經由 couple而造成跳動，同時這些跳動會

造成 DAC動態特性的下降。

圖六數位訊號 feed-through的示意圖



由於 DAC 的佈局相當複雜，由溫度計解碼

器（unary 架構部分）與 binary 解碼器（binary

架構部分）轉出來的數位訊號路徑不可能完全相

同。當所有的電流開關組閘極端的控制訊號（包

括所有的溫度計與 binary解碼）不是在同時間做

切換時，輸出端就會看到 glitch impulse產生而導

致動態特性的衰減，因此數位訊號的同步對 DAC

的動態特性有很大的影響，該同步問題在 DAC

操作頻率愈高的時候會更加的惡化。

4. DAC Behavioral Model

在開始設計 DAC 之前，先使用 DAC 的

behavioral model做模擬，對了解 DAC特性而言

有很大的幫助，許多在第 3節中提到的錯誤可以

在 DAC的 behavioral model中明顯的觀察到。在

本節中將介紹兩個DAC的 behavioral model並將

模擬的結果做說明。由於要推導 behavioral model

將花掉很多的篇幅，本節只針對模擬的結果做說

明。

圖七為 one-stack的 DAC behavioral model的

電路示意圖。為了簡化本模型，我們只考慮電流

源電晶體。圖中 I(j)、R(j)、以及 C(j)分別為第 j

個單位電流源中流過的電流、第 j 個單位電流源

的小訊號等效阻抗、以及第 j 個電流源的等效寄

生電容； RLP、RLN、CLP、以及 CLN 分別為

外接的 differential電阻以及因晶片封裝產生的寄

生 differential 電容。接下來將敘述 DAC

behavioral model的操作。

假設在時間為 t 時數位輸入訊號的十進位表

示值為 k，總共流入輸出端的總電流為 k×I，此

時於輸出端所看到的等效阻抗為 RLP 與 k 個 R

的並聯，我們簡稱這個等效的輸出阻抗為 ZO。注

意在此情況下我們假設所有的電流源都是相同

的，亦即它們有相同的電流流過，且有相同的小

訊號輸出阻抗，因此在時間為 t 時輸出端的電壓

為 kI×ZO。根據上述的操作原則可以得到

one-stack DAC behavioral model的基本公式。

圖七 Stack-one DAC behavioral model的電路示意圖



圖八為兩個擁有不同輸出阻抗的 one-stack

DAC behavioral model的模擬結果。當取樣頻率

為 80MHz時，圖八（A）與（B）擁有 10G-ohm

與 1M-ohm的 DAC behavioral model的輸出端頻

譜模擬結果，但注意兩個 DAC 的輸出訊號皆為

2MHz 的正弦波。由圖中可以清楚的觀察到當

DAC的輸出阻抗較低時，奇數失真會比較明顯。

利用 one-stack的簡單模型，讀者可以將電流源的

mismatch現象考慮進去，看看模擬的結果會有什

麼樣的變化。

圖七中的 DAC behavioral model是簡化版的

模型，在此我們將介紹一個比較複雜的

three-stack DAC behavioral model 。圖九為

three-stack DAC behavioral model 的電路示意

圖，而針對兩個擁有不同 C1值的 DAC的模擬結

果，則分別如圖十（A）與（B）所示。圖十（A）

中 DAC的寄生電容 C1值為 1pF，圖十（B）中

的寄生電容 C1 值則為 5pF。由圖中可以發現當

圖八當（A）電流源輸出阻抗為 10G-ohm (B) 1M-ohm的 one-sack DAC behavioral model模擬結果

圖九 Three-stack DAC behavioral model的電路示意圖



C1的值由 1pF增加到 5pF時，DAC的 harmonic

distortion 也同時有所增加。當 DAC 中的寄生電

容C2值分別為 0.1pF與 0.5pF時的模擬結果則如

圖十一所示，由圖中我們可以發現與上述 C1 例

子同樣的結果。此外我們還得到的一個結論，

DAC對 C2值大小的容忍度比對 C1大小的容忍

度來得小的多。

5. DAC設計實例

本節中我們將介紹一個使用於 VDSL系統中

的 DAC做為實例。根據 VDSL系統的 behavioral

模擬，我們得知該 DAC 的解析度需求為 12-bit

且取樣頻率為 70MHz。設計中為避免 DAC在高

頻時其 ENOB會衰減，便將 DAC的輸入腳位設

計為 14-bit。在第 5節中將分別介紹該 DAC在設

計時所應注意的事項、在佈局時所應注意的事

項、以及量測系統的建立與量測的結果。

5.1 DAC設計

設計 DAC 的第一個步驟為決定該 DAC 的

圖十一當電容值 C2為(A)0.1pF (B) 0.5pF的 three-stack DAC behavioral model模擬結果

圖十當電容值 C1為(A)1pF (B)5Pf的 three-stack DAC behavioral model模擬結果



segmentation。根據溫度計解碼器設計的複雜度上

限而論，可以將 segmentation 定為 8-6。基於前

一版設計的經驗，8-bit的溫度計解碼器的設計相

當複雜，此外 8-bit的 unary電流源陣列的繞線與

佈局也變得相當複雜。更重要的是該電流源陣列

的面積會非常可觀，造成嚴重的金屬線寄生電容

效應，如此一來使得該 DAC 在高頻操作時表現

不佳，因此在本設計中我們決定以 6-4-4 的

segmentation來取代原本 8-6的 segmentation。在

6-4-4中最前面的 6個位元採用 unary架構，中間

的 4個位元也採用 unary架構，而最後的 4個位

元則採用 binary 架構。在設計上我們需要一個

6-31 及一個 4-15 的溫度計解碼器，這兩個解碼

器的設計複雜度要比之前 8-255解碼器的複雜度

來得小的多。

在本 DAC中設計的額定電流為 20mA，其輸

出端為經由一個 50-ohm 的外接 differential 電阻

將電流轉換成電壓，因此我們得到的輸出端

differential訊號為 2Vpp。由 20mA的總電流我們

可以推得一個 LSB電流約為 1.25µA，中間 4個

位元的 unary 架構稱為 MID 電流源，一個 MID

單位電源流過的電流為 1.25×24，為 20µA；最前

面 6 個位元的 unary 架構稱為 MSB 電流源，一

個 MSB 單位電流源流過的電流為 20×24 為

320µA。

根據公式（1），MSB電流源、MID電流源、

以及 LSB電流源設計的 W/L值分別為 280/12、

20/12、以及 2/10，注意其長度單位為µm。圖十

二為偏壓電路與一部分電流源電路的示意圖，圖

中虛線內的部分為外接的偏壓產生電路。圖中

unity-gain 接法的 OPAMP 經由負回受使其兩個

輸入端點的位準相同，如此一來經由外接電阻

REXT便產生了參考偏壓電流 IREF，且其電流值為

VREF/REXT。該電流經由電流鏡（current mirror）

將參考偏壓電流以倍數複製給MSB、MID、以及

LSB的電流源使用，而由MN8、MN9、及 R5組成

的 wide-swing 電流源將參考電流複製到由 MP9

與MP10組成的電流源中。注意MP9為電流源電晶

圖十二 VDSL系統中 DAC的 local bias scheme電路示意圖



體，而MP10為 cascode電晶體，用來增加電流源

的輸出阻抗。在佈局方面，將MP9放在電流源陣

列之中，而MP10則放在偏壓電路之中，電流源陣

列中其他的電流源電晶體則由 MP9 來做電流複

製。這樣的偏壓方式稱為 local bias scheme，其優

點為增加電流源陣列中流過電流源電晶體的電

流與參考電流彼此間的 matching。

如圖五中所示，cascode 電晶體 MCAS與切換

電晶體 MSW皆操作於 saturation region之中來增

加電流源的輸出阻抗；針對電流源電晶體MCS通

常會增加其長度來增加其輸出阻抗。另外，針對

MCAS與 MSW通常會將其長與寬分別設計為製程

容許的最小線寬與相對大的值來增加其增益，使

整個電流源的輸出阻抗得到最大值。當 DAC 要

使用於通訊系統時，這樣的設計並不一定有益；

增加MCAS與MSW的W/L值使電流源內部接點的

等效寄生電容值增加，由第四節中的模擬結果顯

示，該寄生電容值會使在高頻時電流源的等效輸

出阻抗值衰減得極為快速，因而造成極差的動態

表現。試著考慮另外一種電流源的設計方式，若

我們將MCAS與MSW的W/L值縮小的話，雖然在

直流電時電流源的輸出阻抗會比較低，但相對的

在高頻時 DAC 的動態表現會比較好。在本設計

中我們放棄了在低頻時高輸出阻抗電流源的設

計方式，轉而追求在高頻操作時能有較佳的動態

表現。

如前所述，數位訊號路徑彼此間的差距會造

成輸出端訊號產生 glitch impulse。由於本設計分

成 unary架構與 binary 架構，binary架構中不需

要解碼器，因此在 unary架構中與 binary架構中

的數位訊號會有路徑上的不同。在實際的 DAC

佈局中，會在 binary 部分加上 dummy 解碼器，

使得 unary 與 binary 部分的訊號路徑看起來相

似，以減少在輸出端會看到的 glitch impulse的機

會。

5.2 佈局問題

傳統上來說使用於高解析度與高速的 DAC

中的佈局方式有兩種，分別是 row-column 以及

bit-slice的方式。圖十三為 row-column佈局方式

的示意圖 [4]。如圖所示必須一整個列的電流源

都打開之後才能選取下一個列中的電流源，因此

在 x軸或 y軸中的系統錯誤會被累加而造成很大

的 INL 錯誤。另一個 row-column 佈局的缺點為

必須將 local 解碼器放在電流源陣列之中，這樣

做不止會增加電流源陣列的面積，同時也會使數

位與類比的訊號線彼此間距離很近；前者使得電

流源之間的 matching程度變差，後者可能會將數

位電路中的雜訊 couple到類比訊號線中。

圖十三 Row-Column佈局方式的示意圖

圖十四為 bit-slice佈局的示意圖 [5]。此佈局

與 row-column 佈局不同的地方為 bit-slice 佈局

不需要 local 解碼器，因此電流源陣列中只會放



置著電流源電晶體。由此可見，電流源陣列的面

積將不如 row-column 佈局中來得大，使得電流

源電晶體彼此間的 matching程度較佳，此外也避

面了數位與類比訊號線的交錯，雜訊的干擾也能

大大的消除。總結來說，使用 bit-slice 佈局的

DAC會比使用 row-column的DAC有較佳的動態

表現。

圖十四 Bit-Slice佈局方式的示意圖

圖十五（A）、（B）、與（C）分別為本 DAC

中 MSB、MID、與 LSB 電流源陣列的佈局

floor-plan。在圖中可以發現所有在陣列中的電流

源電晶體都對 x軸與 y軸做對稱方式排列，如此

的排列方式可以有效的消除在 x軸與 y軸上一階

的系統錯誤。

圖十六為 DAC 整體晶片的佈局圖。數位訊

號由晶片的上方進入後經由數位解碼器（unary

與 binary）轉換成溫度計碼或 binary code控制電

流開關組的閘極端，使得通往 differential輸出端

的電流隨著數位訊號做改變，最後類比輸出電流

訊號由晶片的下端流出。這樣的佈局安排把數位

與類比部分的電路分的一清二楚，可以避免數位

訊號干擾到類比輸出訊號。

5.3 量測環境的建立

本節中將對 DAC 量測環境的建立做一說

明，於本節的最後也會附上量測的結果。圖十七

為 DAC量測環境的示意圖。HP8644B用來產生

高純度的正弦波，經由 PCB 上的數位 buffer 將

70MHz 的正弦波轉換成方波做為 DAC 的 clock

訊號，轉換後的 clock 訊號同時也送到 pattern

generator 來產生 14-bit 的數位輸入訊號供 DAC

作測試使用。由於數位輸入訊號與 clock 訊號之

間的 alignment對於DAC是否能正確讀取該訊號

有很重要的影響，因此於 PCB上增加一組 clock

訊號延遲電路以便做切換使用。 DAC 的

differential 電流輸出訊號經過 differential 的外接

50-ohm 電阻轉換成電壓訊號，射頻轉換器負責

differential-single 的轉換工作，最後，產生的單

端訊號送入頻譜分析儀做分析。

圖十八為DAC在不同的 clock頻率與不同的

輸出訊號頻率下的量測結果。由圖十八（A）、

（B）、（C）、與（D）可知，其 DAC的 clock

訊號頻率為 70MHz，但其輸出訊號頻率並不相

同，我們看到當輸出端訊號頻率增加時，DAC

的 SFDR表現也愈來愈差。圖十八的（E）與（F）

顯示當DAC的 clock訊號為 100MHz時其輸出訊

號的頻譜分析。



圖十五電流源陣列佈局的 floor-plan (A) MSB陣列；(B) MID陣列；(C) LSB陣列



6. 改進的技巧

由前面的討論中可以知道，電流源電晶體間

的 matching與動態非線性錯誤為 DAC中重要的

兩類錯誤來源。一般來說若只使用佈局的方式來

克服 DAC的 matching問題，我們稱此類的 DAC

為 intrinsic DAC。除了佈局的方式外，也可以利

用校正（calibration）或微調（trimming）的方式

增加電晶體彼此間的 matching。本節中將介紹一

些校正的技巧。至於動態錯誤方面，讀者們可以

想像使用 A/D上 switch-cap電路的方式來解決。

如果我們能以 switch-cap 的電路來實現 DAC 的

輸出級，當 DAC 內部的切換結束後，輸出端才

開始追蹤（track）DAC的輸出端訊號，如此所有

因切換造成的訊號擾動就不會影響到輸出端訊

號的精確度。然而這樣做有個缺點，會需要一個

高解析度及高速的 OPAMP，它會額外增加 DAC

晶片消耗的功率。為了克服這個缺點，一種稱為

return-to-zero的電路技術也將於後介紹給各位。

圖十六 VDSL系統中 DAC的佈局 topview

圖十七 DAC量測環境的建立示意圖



圖十八 VDSL系統中 DAC的量測結果

(A) Fout=1MHz, Fclock=70MHz; (B) Fout=2MHz, Fclock=70MHz; (C) Fout=5MHz, Fclock=70MHz; (D) Fout=10MHz, Fclock=70MHz; (E) Fout=10MHz, Fclock=100MHz; (F) Fout=12MHz, Fclock=100MHz

6.1 校正技巧

校正技巧可以分為 fore-ground 與

back-ground 兩種。在 fore-ground 校正技巧中，

電晶體在 DAC 正式使用前必須先做校正，相反

地，在 back-ground 校正技巧中，電晶體可以一

邊操作一邊做校正。

圖十九為一個 back-ground 校正的例子[6]。

在 calibration mode中，參考電流源將 Iref連接到

電晶體M1，此時M1為 diode-connected的組態。

維持M1流過電流值 Iref的 gate-to-source電壓經

由 gate-to-source 的寄生電容 Cgs 儲存起來。當

M1 離開 calibration mode 進入 operation mode

時，原先的 Vgs記憶於 Cgs中從而使M1流過的電

流維持在 Iref。這種校正技巧有兩個缺點，其一

為當M1進入 operation mode時，S2由導通變為

關閉，原本儲存在 S2（通常為 MOS 電晶體）

channel中的電荷會被釋放，也就是 switch-cap電

路中常見的 charge-injection效應。這些釋放的電

荷一部分會囤積於寄生電容 Cgs上造成 Vgs的改

變，如此一來流過M1的電流就會有所改變。其

二為流過M1與 S2的漏電流（leakage current），

漏電流會漸漸的將儲存於 Cgs上的電荷放掉造成

Vgs位準的改變，同樣的也會導致流過M1的電流

偏移原本設計的 Iref。基於此，每一個電流源電

晶體在經過時間 Tc就要重新校正一次，以保證流

過該電晶體的電流不會偏移太多。

圖十九 Back-ground校正機制的示意圖

圖二十為連續 back-ground 校正機制的示意

圖。當電流源 1在做校正時，備用電流源（spare

current source）取代了原本電流源 1的工作，將

電流供應到輸出端。在下一個步驟中當電流源 2

由 operation mode進入 calibration mode時，電流

源 1 由前一個步驟中的 calibration mode 進入

operation mode，開始供應電流到輸出端，而備用

電流源則取代了電流源 2供應電流到輸出端。電

流源校正的順序由一個 shift register 來控制，因

此在這個 back-ground 校正的例子中，電流源可

以同時校正也可同時操作。

圖二十一為一個 fore-ground 校正的例子



[7]。在這個例子中，只有 63個MSB的電流源

（為 unary 的解碼）接受校正。校正的第一步

為計算出後面8個LSB電流的總和再多加一個

LSB 的電流（若 LSB 電流為 I，則其總和為

I+I+2I+22I+23I+24I+25I+26I+27I=256I），並將其

值儲存為 DLSB。下一步啟動計數器（counter）

使其由 1計數到 63，當計數器輸出為 1時，將

1 個 MSB 電流與第一步中得到的 DLSB經由外

接的 16-bit CALADC做比較，該MSB與 DLSB

的差異由 CALDAC 來補足，將錯誤碼儲存於

位址為 1的 RAM中。當計數器輸出為 2時，

將兩個 MSB 電流的總和與 2DLSB做比較，經

過相同的步驟後將其錯誤碼儲存於位址為 2的

RAM 中。接下來一直到計數器的輸出為 63，

其操作原理皆相同。當所有的 63個 RAM為止

都已經儲存了相對應的錯誤碼後，DAC就可以

開始操作了。操作中當輸入訊號指示有 n 個

MSB 電流要導引到輸出端，則經由位址為 n

圖二十一 Fore-ground校正的操作示意圖

圖二十連續 back-ground校正的操作示意圖



的數位訊號與 CALDAC 產生的校正電流，

DAC可以維持很高的線性度。

6.2 輸出級技巧

圖二十二為使用 return-to-zero輸出級的DAC

電路示意圖 [8]。如前所述，當 DAC所有內部的

切換動作都已經停止，且該 DAC 的內部輸出訊

號已經到達了穩態，此時 DAC 的輸出端才開始

追蹤該 DAC內部的輸出訊號，DAC的輸出端訊

號將看不到內部因頻繁切換所造成的影響，進而

增進其動態特性。但是 track-and-hold 電路需要

一個規格很難達成的 OPAMP，這樣一來不只會

增加整體 DAC 晶片的面積，且耗電量也會增加

到不能忍受的地步，因此才開發出 return-to-zero

輸出級來替代 OPAMP。

圖二十二的上半部為 DAC 電路，下半部為

所謂的 return-to-zero輸出級電路。在輸出級中兩

個時態 track 與 reset 使得輸出級有了

return-to-zero的名稱。在 track時態中，輸出端外

接的負載經由內部電晶體 MT+、MT-與內部電阻

R1+、R1-來 track住 DAC內部 differential輸出端

訊號。注意，當 DAC 內部所有的切換動作都停

止後才可以讓輸出級進入 track 時態中，否則內

部切換動作造成的擾動會影響到輸出的訊號。在

reset 時態中，輸出端的訊號經由內部電晶體

圖二十二 DAC中 returm-to-zero輸出級的電路示意圖



MR+、MR-與內部電阻 R2+、R2-來對地放電。

圖二十三為 return-to-zero原理的示意圖。由

圖所示若面積 A 與面積 B 相等的話，

return-to-zero 的輸出訊號將保證為一線性的訊

號，雖然其功率會是一般 DAC輸出訊號的一半。

經由 return-to-zero輸出級可以發現，若可以滿足

圖二十三中所示的原理，則在輸出端可以得到一

個線性的訊號，同時因切換導致的很難解決的雜

訊與擾動，也可以同時獲得完美的克服。

7. 結語

Current-steering DAC通常應用於高解析度與

高速的應用中。當 DAC 的解析度為 12-bit 以下

時，單純用佈局的方式可以克服 MOS 電晶體在

matching 上的問題；當 DAC 的解析度在 14-bit

以上且其操作頻率超過 100MHz 時，傳統的

delta-sigma方式已經不堪使用，此時電流源校正

的方式就是一個很好的選擇。雖然使用校正會使

數位電路變得較複雜龐大，相對的其類比電路部

分會較單純（不需要複雜的佈局方式），因此比

較有可能在高速中使用。在未來可以預見的是，

DAC 的設計者將會花更多的時間在考量電路線

性度上的問題，也會將 DAC 的設計推向另一個

高峰。

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圖二十三 Digital signal feed-through的示意圖



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vol. 34, no. 12, pp.1719-1732, Dec, 1999.

作者簡介

劉沛潔

系統晶片技術發展中心／晶片

核心技術組／混和式類比積體

電路設計工程師，於 2001年取

得國立交通大學電子所碩士學

位。2001年起服務於系統晶片

技術發展中心。專長為類比電

路設計、數位／類比轉換器設計。

E-mail: [email protected]

通訊系統中數位類比轉換器之電路設計

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