4-BIT FAST ADDER (look ahead carry 방식 )

4-BIT FAST ADDER(look ahead carry 방식 )

시립인천대학교 전자공학과 960815 정인석960777 김응기

•순서1. 4-bit fast adder 개념 설명2. 4-bit fast adder 의 Diagram

3. P-SPICE 를 이용한 회로도 설계 및 파형 검출4. Layout

5. 응 용 예6. 결과분석

Univ. of Inchon System ASIC Design Lab.

4-Bit fast adder 의 개념 소개

일반 4bit full-adder 의 Diagram

FA FA FA FA

A3 B3 A2 B2 A1 B1 A0 B0

SUM3 SUM2 SUM1 SUM0

C0C1C2C3

C4

( 그림 1:FULL ADDER 를 이용한 구성도 )



- 위 구성도는 일반 FAST- ADDER 의 BLOCK DIAGRAM 이며 이 방식을 사용하게 되면 회로 구성이 FULL ADDER 4 개로만 구성되기에 설계가 용이하다는 장점은 있으나 , 병렬로 동시에 입력 되는 입력값 (A3,A2,A1,A0 :

B3,B2,B1,B0) 에 대해 각 단의 CARRY 값이 생성 될 때까지 상위 단으로 갈수록 DELAY 가 늘어나며 , 동시 입력된 입력 값에 대해 동시 출력 (SUM

1,2,3,4) 값을 추출 할 수 없다는 단점을 갖고 있다 .

특히 , CARRY 각 단의 입력 CARRY 의 생성 지연시간은 N-BIT 의 MSB 의 경우 N*Td + a 이며 이는 입력 BIT 가 증가하면 할수록 ADDER 의 동작속도는 느려지는 치명적인 단점을 갖고 있다 . (Td = FA 에서 CARRY 생성 시간 )

- 이를 개선하기 위해 LOOK AHEAD CARRY 방식을 이용한 FAST ADDER

를 설계한다 .



- 방식 : 각 단에 입력될 CARRY 를 동시에 추출하고 이를 이용해 각 단의 SUM 과 ROUND 될 CARRY 를 생성한다 .

( 그림 2)



( 그림 3)



그림 3 은 CARRY 생성 회로도 이며 , 그림 2 는 그림 3 에서 볼 수 있듯이 CARRY 생성시 필요한 Gi , Pi 를 생성하는 회로이다 .

4BIT FAST ADDER 의 상용 TTL 은 74LS283P 가 있으며 이 TTL 의 CARRY 출력은 평균 10.5 (ns) 이다 .

- 진리표


4-Bit fast adder 의 Diagram

회로 구성은 상용 TTL 의 74LS283P 의 회로도를 참조하였음


P-SPICE 를 이용한 Schematic.

2-NAND & 2-NOR



3-NAND & 4-NAND



5-NAND & 3-NOR



4-NOR & 5-NOR



XOR


P-SPICE 를 이용한 파형 검출 . (delay)

Rising delay= 42.246 - 30.5 = 11.746 nSFalling delay= 73.8 - 70.5 = 3.3 nS

Carry 의 출력 (C0=H, A1~4=H, B1~4=H, Cl = 0.1pF 인 경우 )



Sum-1 의 출력 (C0=H, A1~4=H, B1~4=H, Cl = 0.1pF 인 경우 )





Rising delay= 40.582 - 30.5 = 10.082 nSFalling delay= 76.023 - 70.5 = 5.523nS


P-SPICE 를 이용한 파형 검출 .

C0=L, A1~4=L, B1~4=L, Cl = 0.1pF 인 경우



C0=L, A1~4=H, B1~4=L, Cl = 0.1pF 인 경우



C0=L, A1~4=L, B1~4=H, Cl = 0.1pF 인 경우



C0=L, A1~4=H, B1~4=H, Cl = 0.1pF 인 경우



C0=H, A1~4=L, B1~4=L, Cl = 0.1pF 인 경우



C0=H, A1~4=H, B1~4=L, Cl = 0.1pF 인 경우



C0=H, A1~4=H, B1~4=H, Cl = 0.1pF 인 경우


Layout

2-NAND(LVS 후 출력 파형 검사 )

Rising delay: 63.913 - 63.502 =0.411 nS

Falling delay: 42.770 - 42.499 =0.271 nS



Rising delay: 63.937 - 63.502 =0.435 nS

Falling delay: 42.807 - 42.499 =0.308 nS

Layout


Layout


Rising delay: 63.993 - 63.494 =0.499 nS

Falling delay: 42.902 - 42.506 =0.396 nS


Layout


Rising delay: 63.982 - 63.496 =0.486 nS

Falling delay: 43.045 - 42.504 =0.541 nS


Layout

2-NOR(LVS 후 출력 파형 검사 )

Rising delay: 22.122 - 21.497 =0.625 nS

Falling delay: 31.645 - 31.500 =0.145 nS


Layout


Rising delay: 22.586 - 21.497 =1.089 nS

Falling delay: 31.564 - 31.500 =0.064 nS


Layout


Rising delay: 23.192 - 21.497 =1.695 nS

Falling delay: 31.625 - 31.500 =0.125 nS


Layout


Rising delay: 23.902 - 21.497 =2.405 nS

Falling delay: 31.614 - 31.500 =0.114 nS

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