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1© UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales © UPM-ETSISI
Tema 7Tecnología de las
Estructuras y Subsistemas Lógicos
Combinacionales
Tema 7Tecnología de las
Estructuras y Subsistemas Lógicos
Combinacionales
2© UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales
ContenidoContenido
7.1. Principios y Fundamentos de la lógica combinacional.
7.2. Lógica estática nMOS compleja.
7.3. Lógica estática CMOS compleja.
7.4. Otras técnicas de Implementación CMOS.
7.5. Realización de bloques lógicos: MUX, DECODIFICADOR, COMPARADOR, etc. Estilos de implementación.
7.6. Implementación circuital de subsistemas combinacionales mediante estructuras regulares.
3© UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales
7.1. Principios y Fundamentos de la
lógica combinacional
7.1. Principios y Fundamentos de la
lógica combinacional
4© UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales
Concepto de lógica combinacional
Concepto de lógica combinacional
Los sistemas lógicos pueden ser de dos tipos: Combinacionales y secuenciales.
Se denomina sistema combinacional a todo sistema digital en el que sus salidas son función exclusiva del valor de sus entradas en un momento dado, sin que intervengan en ningún caso estados anteriores de las entradas o de las salidas.
Yi = F(X1,...Xn)Funciones lógicas combinacionales
i=1,...n
X1
X2
Xn
Y1
Y2
Ym
5© UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales
Lógica combinacional vs secuencial
Lógica combinacional vs secuencial
Una lógica secuencial se define como un circuito en el cual, la salida (Z1, Z2,…) en cualquier instante depende de las entradas en dicho instante y de la historia pasada (o secuencia) de entradas
Y = F(X)Funciones lógicas combinacionales
X1
X2
Xn
Y1
Y2
Ym
Z = F(X, y)Funciones lógicas combinacionales
X1
Xn
ys
Z1
Zm
Ys
Memoria
y1 Y1
6© UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales
Principios de diseño de lógica combinacional
Principios de diseño de lógica combinacional
1 1
0 0
CD
AB 00 01 11 10
00
01
1
1
0
0
1 1
1
0
0 0
0
0
11
10
CBAB DC DZ
A.B.C
B.D
Z
A
B
C
DC.D
7© UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales © UPM-ETSISI
7.2. Lógica estática nMOS compleja
7.2. Lógica estática nMOS compleja
8© UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales
Lógica pseudo-nMOSLógica pseudo-nMOS
Pulldown nMOS
Vdd
S¶=A+B
Vdd
Vs
PDN=Pulldown
nMOS
BA
RL
VGS=0-VDD=-VDD < VT
Luego el pMOS está siempre ON
G
S
9© UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales
Implementación de la puerta AND y OR con lógica pseudo-nMOS
Implementación de la puerta AND y OR con lógica pseudo-nMOS
A
B
Vdd
Vdd
S=A.B
Vdd
AB
S=A+B
Vdd
10© UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales
Diseño complejo con lógica nMOS
Diseño complejo con lógica nMOS
ABA
B
Vdd
Vdd
Vdd
Vdd
D
Vdd
Vdd
C
Vdd
C
CD
CD
AB+CD
ANDOR
NOT
11© UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales © UPM-ETSISI
7.3. Lógica estática CMOS compleja.
7.3. Lógica estática CMOS compleja.
12© UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales
Estructura de la lógica CMOSEstructura de la lógica CMOS
Todo circuito combinacional CMOS estático se basa en la conexión de dos árboles duales con entradas comunes y salida común, que en estado estacionario no conducen simultáneamente
Arbol de pulldown
(solo nMOS)
e1
e2
en
Arbol de Pullup
(solo pMOS)
e1
e2
en
S=f(e1,e2,...en)
Vdd
Vss
13© UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales
Implementación CMOS de la puerta NAND
Implementación CMOS de la puerta NAND
Pulldow
n
Pullup
Vs
Vdd
Va Vb
Vdd
Vs=VddVa=Vb=0
Vdd
Vs=VddVa=0Vb=Vdd
Vdd
Vs=0Va=0Vb=0
14© UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales
Implementación CMOS de la puerta NOR
Implementación CMOS de la puerta NOR
Pulldown
pullup
Va Vb
Vdd
Vs
Vdd
Vs=Vdd
Va=Vb=0
Vdd
Vs=0
Va=0Vb=Vdd
Vdd
Vs=0
Va=VddVb=Vdd
15© UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales
Diseño de circuitos combinacionales con CMOS
Diseño de circuitos combinacionales con CMOS
C+D
Vdd
Y=A+B(C+D)
C D
A
B
Arbol de Pullup(pMOS)
A
B
D
C
B(C+D)
A+B(C+D)
16© UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales
Diseño de CMOS complejoDiseño de CMOS complejo
F = ab + c
Red pulldown de nMOS
Red pullup de pMOS
(a and b) or c
(a paralelo b) serie c
(a.b)
(a.b) (a.b)
(a serie b) paralelo c
(a.b)
a
b
c
c
a b
F
17© UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales © UPM-ETSISI
7.4. Otras técnicas de Implementación CMOS.7.4. Otras técnicas de
Implementación CMOS.
Lógica estática CMOS compleja con PT
Lógica estática CMOS compleja con PT
18© UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales
Implementación de lógica compleja mediante interruptores
Implementación de lógica compleja mediante interruptores
Se pueden implementar funciones lógicas avanzadas usando las facultades del MOS como interruptor
Las implementaciones resultantes tienen las ventajas de ser simples (número mínimo de transistores) y rápidas (bajas capacidades parásitas)
X1
X2
Xn
Y
19© UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales
Implementación de las funciones AND y OR mediante interruptores
Implementación de las funciones AND y OR mediante interruptores
A
B
B
B
Y=AB + BB¶= A.B
AB
BB¶
A
B
B
B
Y= AB¶+ BB= A+B
AB¶
BB
AB
If B Y=AElse AI
AB
20© UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales
Implementación con PTLs de las funciones AND y OR
Implementación con PTLs de las funciones AND y OR
A
B
B
B
Y=AB + BB¶= A.B
AB
BB¶
A
B
B
B
Y= AB¶+ BB= A+B
AB¶
BB
A
AB
B B
B
AB
BB¶
A
AB¶+B=A+B
B B
B
AB¶
BB
21© UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales
Topología general PTL y funciones que puede realizar
Topología general PTL y funciones que puede realizar
X
F
A A
Y
22© UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales
Lógica CPL (Complimentary Pass Transistor Logic)
Lógica CPL (Complimentary Pass Transistor Logic)
A F
A
B
BRed de puertas
de paso
A
A
B
B
Red complementaria de puertas de
paso
F
F
F
CMOS
23© UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales
Lógica CPL (complementariedad)Lógica CPL (complementariedad)
A F
A
B
BRed de puertas
de paso
A
A
B
B
Red complementaria de puertas de
paso
F
F
F
Inversión de las variables de
entrada
A
AB
B B
B
A
A¶B+B¶B¶=A¶+B¶=(AB)¶
B
AB
BB¶
A¶B
B¶B¶
24© UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales
Lógica CPL (dualidad)Lógica CPL (dualidad)
A
AB’+B=A+B
B B
B
A
A’B’+BB’=A’B’=(A+B)’
B
AB’
BB
A’B’
BB’
Inversión de las señales de puerta
A
AB
B B
B
A
A¶B+B¶B¶=A¶+B¶=(AB)¶
B
AB
BB¶
A¶B
B¶B¶
25© UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales
Lógica CPL. Puerta XORLógica CPL. Puerta XOR
A xor B
A xnor BA
B B
A¶
A
AB¶
A¶B
A B
A¶B¶A¶
CMOS
26© UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales
Circuitos equivalentes
Puerta de transmisión CMOSPuerta de transmisión CMOS
Una puerta de transmisión CMOS es una combinación de dos transistores en paralelo, nMOS y pMOS, que funcionalmente actúa como un conmutador (switch), con dos señales complementarias en las puertas.
C
C
A BSimbolizada por
A B
C
C
Alta impedancia A
C
C=1B
A
C
C=0B
27© UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales © UPM-ETSISI
7.5. Realización de bloques lógicos
7.5. Realización de bloques lógicos
MUX, DECODIFICADOR, COMPARADOR, etc. Estilos de
implementación.
MUX, DECODIFICADOR, COMPARADOR, etc. Estilos de
implementación.
28© UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales
El multiplexorEl multiplexor
Un multiplexor es un circuito combinacional digital que tiene 2n entradas de datos y una salida digital simple. La lógica de control selecciona una de la 2n entradas y la conecta a la salida
Multiplexor
0
1
2n-1
F
S0 Sn-1
29© UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales
El multiplexor 2-a-1Implementaciones
El multiplexor 2-a-1Implementaciones
Mux
do
d1
F=s0'd0+s0d1
s0
s0
d0
F
d1
d0s0'
d1s0
S0 F
do
d1d1s0
d0s0'
30© UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales
Multiplexor 4-a-1Multiplexor 4-a-1
s1 s1' s0 s0'
d0
d1
d2
d3
F
d0.s1' d0.s1'.s0'
d3.s1 d3.s1.s0
d1.s1'.s0
d2.s1.s0'
MU
X 4
a1
d0
d0
d0
F
s1 s0
F=d0.(s1'.s0')+d1.(s1'.s0)+d3.(s1'.s0')+d3.(s1.s0)
31© UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales
DecodificadorDecodificador
D0
D1
D2
D3
A0 A0' A1 A1'³ 1´ ³ 0´
Decodificador2x4
A1
En
tra
da
bin
ari
a
Sa
lida
de
cim
al
32© UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales
Comparador de igualdadComparador de igualdad
a1
a0
If A(a1a2)=B(b1b2)
then F=1
else F=0
A
B B
A¶
AB¶
A¶B
A
B B
B
AB
BB
33© UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales
Desplazador de barril (1)(Barrel shifter)
Desplazador de barril (1)(Barrel shifter)
Selects1 s0
Operación Salidaout3 out2 out1 out0
00 No hay rotación in3 in2 in1 in0
01 Rota a la izquierda un bit in2 in1 in0 in3
10 Rota a la izquierda dos bits in1 in0 in3 in2
11 Rota a la izquierda tres bits in0 in3 in2 in1
Desplazador de tonel
in0
in1
in2
in3 out3
out0
out1
out2
s1 s2
Un desplazador de barril es un circuito combinacional que desplaza (o rota) los bits de la palabra de entrada un cierto número de posiciones especificado mediante un valor binario en unas líneas de selección
34© UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales
Desplazador de barril (2)(Barrel shifter)
Desplazador de barril (2)(Barrel shifter)
MUX 4a1
3 2 1 0
s1
s0
y
out3
MUX 4a1
3 2 1 0
s1
s0
y
in3
MUX 4a1
3 2 1 0
s1
s0
y
MUX 4a1
3 2 1 0
s1
s0
y
out0
in2 in1 in0
s1 s0
35© UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales © UPM-ETSISI
7.6. Implementación circuital de subsistemas
combinacionales mediante estructuras regulares.
7.6. Implementación circuital de subsistemas
combinacionales mediante estructuras regulares.
36© UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales
Dispositivo lógico programablePLD (programmable logic device)
Dispositivo lógico programablePLD (programmable logic device)
Un PLD es un circuito integrado cuya función lógica puede ser implementada y reconfigurada por el usuario
37© UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales
Coste de la tecnología digitalCoste de la tecnología digital
Engineering cost / Time to develop
Velocidad /densidad /
complejidad / probable
volumen de mercado
SPLDs
CPLDsFPGAs
ASICs
Full customVLSI design
Coste de la ingeniería / tiempo de desarrollo
38© UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales
PLA [1](Programmable Logic Array)
PLA [1](Programmable Logic Array)
Es una PLD pequeña que contiene una matriz de puertas AND seguida de otra matriz de puertas OR (ambas programables).
Mediante esta estructura, puede realizarse cualquier función como suma de términos productos.
Plano AND
X1
X2
Xn
Plano OR
Y1
Y2
Ym
entr
adas
Sa
lidas
39© UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales
Plano OR
Plano AND
PLA [2]Vista a nivel de puertas
PLA [2]Vista a nivel de puertas
P1=A.B¶
AB
P2=A¶B
P3=AB
P4=A¶B¶
Fusibles
F3=AB+A¶B¶ F3=AB¶+A¶B
40© UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales
AB
VDD
P2=(A+B¶)¶=A¶.B
P1=(A¶+B)¶=A.B¶
P3=(A¶+B¶)¶=A.B
P4=(A+B)¶=A¶.B¶
Fy=A¶.B¶+ABFx=A.B¶+A¶B
VDD
PLA[3]Vista a nivel de transistor
PLA[3]Vista a nivel de transistor
Vdd
A¶B
41© UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales
PLA [4]Diagrama de puntos
PLA [4]Diagrama de puntos
AB¶
B
F4
A
F1 F3
AB
A¶B¶
A¶B
F2
Ma
triz
AN
D
Matriz OR
P1
P2
P3
P4
Fusible intacto
42© UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales
PAL(Programmable Array Logic)
PAL(Programmable Array Logic)
B A
Mat
riz A
ND
Conexión fija
Como la PLA, pero solo la matriz AND es programable. La matriz OR es fija
43© UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales
Modelo básico de memoria de solo lectura (ROM)
Modelo básico de memoria de solo lectura (ROM)
Decodificadorde
direcciones
A1
Línea de palabraCelda de memoria
(1 bit)
2n líneas de
palabra
D3 D2 D1 D0
Línea de bit
1 b
Selección
Da
to
IF SelecciónTHEN out=DatoELSE out=AI
44© UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales
Matriz AND
A1 A0
Matriz OR
Conexión fija
00
D3 D2 D1 D0
01
11
10
PROM [1](Programmable Read-Only Memory)
PROM [1](Programmable Read-Only Memory)
DirecciónA1 A0
Salida (dato almacenado)D3 D2 D1 D0
00 0 0 1 0
01 1 0 0 0
10 0 1 1 0
11 0 1 1 0
Decodificador³0´
ON
³1´
OFFON
³0´
OFF³1´
45© UPM-ETSISI Tema 7.-Tecnología de las Estructuras y Subsistemas Lógicos Combinacionales
PROM [2](Programmable Read-Only Memory)
PROM [2](Programmable Read-Only Memory)
DirecciónA1 A0
Salida (dato almacenado)D5 D4 D3 D2 D1 D0
00 010101
01 011001
10 100101
11 101010
2:4DEC
A0A1
D0D1D2D3D4D5
pullups