東京大学におけるマルチグリッド型 MSGC と ASIC エレクトロ

ニクス開発東京大学人工物工学研究センター

高橋浩之

J-PARC project

3GeV/1MW 25Hz

JAERI-KEK joint project

統合計画における中性子散乱実験施設における中性子位置検出

器• ガス型検出器

– MSGC, He-3 tube , MWPC 線に不感

• シンチレーション検出器– ZnS, Li glass, LBO

線に感度を有する• 蛍光出力が高いものは低速

• 半導体検出器– 照射損傷の問題が顕著

• イメージングプレート（ＩＰ）– ＴＯＦ情報が得られない

ILL/HMI/JAERI

MSGC （ MicroStripGas Chamber)

MWPC(Multi Wire Proportional Counter)Virtual Cathode MSGC

Counting rate

Gas gainStability

SparkingDamage

MWPC

GEM

GEM(Gas ElectronMultiplier) type

Low gain 2~3 at high pressure

MSGC

* n/ discrimination* position resolution

BNL/ILL

TU Delft/JAERI

M-MSGC

Low countrate10~50kHz

ＭＳＧＣ（ＭｉｃｒｏＳｔｒｉｐ　Ｇａｓ　Ｃｈａｍｂｅｒ）

微細加工技術により製作したアノード・カソードストリップ電極を用いたガス比例計数管

アノードカソード間隔を狭くできるので、高計数率　従来の 100 倍以上

カソードのエッジに強い電場が生じるため、基板表面を走る放電が顕著となり過去のものと思われていたが…

アノード カソード

マルチグリッド型 MSGC (M-MSGC)

...

２つの強い電場 を分離

表面電荷が少ない 表面抵抗が小さい

表面電極構造を工夫し、電場配置を制御することで MSGC の安定化を図

る。

グリッド 1 グリッド 2

MSGC と M-MSGC における電場の比較

SMALL-GAP MSGC

M-MSGC

500V0V

800V 300V 0V10m

Calculated by ELFIN

10m gap5m Anode

10m gap5m Anode20m Grid

500V 0V

A test plate consists of 4 grids +anode+cathode

DESIGN AND FABRICATION

AG1

G2G3

G4 C

4 cm x 4 cm active areaAnode width: 5 m4 grids(20,25,35,42.5m) and 10 m gaps#4 grid and cathode wereconnected together

4 cm x 4 cm active areaAnode width: 5 m4 grids(20,25,35,42.5m) and 10 m gaps#4 grid and cathode wereconnected together

400m

Gas gain of M-MSGC exceeds 18000 for 10m gaps

The gain is a function of multiple grid potentials.

MEASUREMENT

Gas Gain Depenency on the Grid Voltages

0

100

200

300

400

500

600

700

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23

Measurement Number

App

lied

Vol

tage

0

2000

4000

6000

8000

10000

12000

14000

16000

18000

20000

GA

S G

AIN

Grid 1

Grid 2

GAS GAIN

Pulse Height Spectrum for 6keV X-rays

Obtained energy resolution was 14.6% FWHM.(Gas gain =3000)

6keV

Ar escape

カソードストリップからの信号電荷を

積分して読み取る方法Readout from individual cathode strips

Counting Rate > 108 cps/mm2

1.0E+00

1.0E+01

1.0E+02

1.0E+03

1.0E+04

1.0E+05

1.0E+06

1.0E+04 1.0E+05 1.0E+06 1.0E+07 1.0E+08 1.0E+09

Counting rate(cps/ mm2)

Cur

rent

(pA)

0.048msec0.68msec5.37msec19msec

Integration time

Anode 470V Grid 231V Gas Gain: 100

低計数率　～ 106cps/mm2

高計数率　～ 108cps/mm2

MSGC を用いた 2 次元位置取得

• 表面電極で X 方向、裏面電極で Y 方向の位置を検出する– 裏面では誘起電荷を拾う

• M-MSGC ではプレート表面が電極で覆われるため、裏面への誘起電荷が生じない！

裏面電極Y 方向の位置情報 誘起電荷

X 方向の位置情報放射線

MSGC プレート電荷

フローティングパッドを介した2 次元位置読み出し方法

• カソード周辺にフローティングパッドを設置• 電子雪崩で生じたイオンのある部分はパッドに乗る• パッドに乗った電荷は、表面 RC 回路の時定数で指数

関数的に減少し、カソードに収集されるまでの間は裏面に誘起電荷を生成する

裏面に誘起される信号からもう１次元の位置情報を得る

A G Pad C

裏面電極

電荷はしばらくここに留まる電子なだれ

領域

Design window of a Cadence layout editor

1mm pitch 3cm x 3cm - 9.5cm x 9.5cm

Signals on rear strips:for 400m pitch

#n

#n+1

#n+2

#n+3 100%

50%

22%

10%

Substrate: fused silicaThickness: 0.3 mm

~1.2mm

400m

0.3mm 厚ガラスの裏面での誘起電荷の分布

-> 何らかの重心演算を行う必要があるストリップ番号

誘起電荷の大きさ

Pad & Strip surface charge division

Both Anode and Cathode signals are used for Charge division

Anode(Left)

Anode(Right)

Cathode(Bottom)Cathode(Top)

X-axis

Y-axis Surface circuit provides 2D information

grids

Results from X-ray measurement

55Fe X-rays

X

Y

11mm 6mm

washer4.5mm pitch Beam scan image

多層微細配線技術を用いた MSGC

10cm x 10cm / 400um anode pitch version

in collaboration with Futaba corporation

多層配線を用いる際の問題

• 絶縁層は薄いので、高電圧部分と低電圧部分がクロスすると、絶縁破壊を起こす。

• したがってアノード近傍は配線禁止部分となる。

• 限られたスペースしかないアノード間からアノードに平行な方向の位置情報を引き出すのは困難。

→ 厚い絶縁層・特殊な絶縁層．．．他の解決法は？

MSGC の位置読み出し手法の比較MSGC の位置読み出し手法の比較Assume: Active area ~ 10x10cm, anode pitch ~ 400um

個別のストリップから読む

電荷分割 GLG method

コスト high low reasonable

必要増幅器数 500 4 64

位置分解能 ~500um ~1300um ~500um

最大計数率 ~1MHz ~100kHz ~1MHz

画像歪み - o -

GLG （ Global Local Grouping) 法GLG （ Global Local Grouping) 法

Y 方向 ( アノードに平行な方向）はカソードを疎、密のパッドに分割してこれらのパターンから取得

GLG 法　スプリットアノードによる　 X 方向位置検出

GLG 法　スプリットアノードによる　 X 方向位置検出

divided one anode strip into two strips two signals in the same time. each anode will accept a half of total charges.

LocalGlobal

LocalGloballinereadoutperpositionofNumber

• split anode test plate

• 1mm pitch

Split-type anodeSplit-type anode

A1

G2G1

C

Scanposition

A2

0

0.5

1

1.5

2

2.5

0 200 400 600 800 1000

input position (um.)

ratio

of A

2 to

A1

X-ray beam scan test

LOCAL STRIPS

GLOBAL STRIPS

K

Reconsideration of Linear PSD

• Replacing wire with high-tech plate

• Easy to maintain

図Tube(diameter:6-10mm)

1D-MSGC

sealed gas mixture

(thickness:0.5-1mm)

600mm

MSTube

K

ASIC の開発• ローコスト高密度マルチチャンネルシステム開発を目標• ROHM 0.35m CMOS Technology• 商用 CAD ツールを用いた設計

• Mixed signal design (Analog + Digital)• プリアンプ、シェーパ、 VGA 、ディスクリ、１００MHzフォールディング AD 、 FIFO メモリ• Die size 4.9mm x 4.9 mm or 2.4 mm x 2.4 mm• 2 デザイン / 3 ヶ月• ベアチップを基板に実装→　高実装密度• ガスカウンタ・ APD と組み合わせて実際に使用したところ、ダメージが顕著にみられた。• 外部保護回路が必要

Design Flow• Analog Circuit

• Ｄｉｇｉｔａｌ回路Circuit design

　 simulation

Layout

LVS,DRC

Simulation

Behavior

HDL Programming

　 Simulation

Synthesis

Simulation

Wiring

• Digital Circuit

Apollo / Milkyway

CADENCElayoutPlus

Verilog-XL

Synopsis/Design Compiler

HSPICE

Preamp• High Speed Low voltage

　　→　 Folded Cascode Amp• Low noise

　　→　 High gain transistor• Linearity

→ 　 Polysilicon resistance/

　　　　 capacitance

2.4mm x 2.4mm

Linearity

-1000

-500

0

500

1000

1500

2000

-1000 0 1000 2000 3000

Input charge (fC)

Ou

tpu

t vo

ltag

e (

mV

)

ENC and Shaping timeENC with different input capacitance

0

2000

4000

6000

8000

10000

12000

0 2 4 6 8 10

shaping time (us)

EN

C (

e-

FW

HM

)

10pF

30pF

100pF

no cap

Capacitance gradient 　 60-80 electrons/pF

Clear pulse Hybrid 　 54electrons/pF

ORTEC 142B 　 11500 electrons @100pF　　　 68400 electrons@1000pF

48ch 　 preamp board• 3 bare chips (each 2.4 mm x 2.4mm)• ENC 880e- (FWHM)• 時定数可変• 3.3V 210mW

32 ｃｈ Preamp+Shaper+3-level Discriminator board の例 (ROHM0.35um)

シェーピングアンプ出力 (16CH)CMOS ディスクリ出力(16CH)

検出器入力(16CH)

general purpose readout chip

Chip5i I/O response

0500

1000150020002500

0 0.05 0.1 0.15 0.2 0.25 0.3

input charge(pC)

outp

ut vo

ltag

e(m

V)

preamp decay timeshaping timegain

Adjustable

3 level Comparator

16 CH chip

Waveform Sampling Front-End ASIC

• An 8 channel ASIC was designed using Rohm 0.35u CMOS technology.

• Requirements:- Fast Preamp ~ 10ns risetime, low noise (ENC ~1000e- fwhm).- ADC ~ 100Msamples/s, low power consumption, => folding ADC ideal.

Folding ADCVGA

Preamplifier

4.9 mm

Digital(Encoder + FIFO)

6-bit Folding ADC

• 100 Msamples/s

• DNL~ 0.7 LSBINL ~ 1.4 LSBTHD ~ -20 dB.

Layout of the new 10-Ch ASIC

Preamp VGA

ADCEncoder + FIFO

ASIC( ベアチップ )× ４

FPGA USB コントローラ

検出器接続端子 (40CH)

本ボード 2 枚で 24cm×24cm 160,000 pixels 2 次元検出器の読み取りが可能波形情報の利用・補間なども可能

まとめ

• マルチグリッド型 MSGC 開発の状況について示した。

• ASIC エレクトロニクスは破壊の問題を解決したので、今後量産してマルチチャンネル読み出しに組み込んでいく予定

• その他の高機能素子についても開発検討中