דו"ח אמצע שם הפרויקט : כרטיס רשת Fast Ethernet עם ממשק Utopia ...
description
Transcript of דו"ח אמצע שם הפרויקט : כרטיס רשת Fast Ethernet עם ממשק Utopia ...
הטכניון - מכון טכנולוגי לישראל המעבדה למערכות סיפרתיות מהירותהפקולטה להנדסת חשמל
דו"ח אמצע דו"ח אמצע : הפרויקט :שם הפרויקט רשת שם רשת כרטיס Fast Fast כרטיס
EthernetEthernet עם ממשק עם ממשקUtopiaUtopia
מר שצברגרמר שצברגרוותת מגישים : מגישים :ענת גבישענת גביש
מנחה : בועז מזרחימנחה : בועז מזרחי
תוכן:
44רשימת סמלים וקיצורים.................................רשימת סמלים וקיצורים.................................55רקע כללי ...................................................רקע כללי ...................................................
66מטרות הפרוייקט .........................................מטרות הפרוייקט .........................................77תאור הפרוייקט ...........................................תאור הפרוייקט ...........................................88מבנה כללי של הכרטיס.................................מבנה כללי של הכרטיס.................................
1010בקרה........................................................בקרה........................................................ORCADORCAD........................................11........................................11שרטוטי שרטוטי
1919דרישות חומרה ...........................................דרישות חומרה ...........................................2323דרישות תוכנה ...........................................דרישות תוכנה ...........................................
2424ידע נרכש...............................................ידע נרכש...............................................
3030מצב נוכחי..............................................מצב נוכחי..............................................
3131לוח זמנים..............................................לוח זמנים..............................................
רשימת סמלים וקיצורים FEACFEAC- Fast Ethernet Adapter Card- Fast Ethernet Adapter Card PCIPCI - Peripheral Component Interface- Peripheral Component Interface CADCAD - Computer Aided Design- Computer Aided Design UTOPIAUTOPIA - Universal Test & Operations PHY Interface for - Universal Test & Operations PHY Interface for
ATMATM LANLAN - Local Area Network- Local Area Network MACMAC - Media Access Controller- Media Access Controller PHYPHY - Physical- Physical GUIGUI - Graphical User Interface- Graphical User Interface FPGAFPGA- Field Programmable Gate Array- Field Programmable Gate Array FIFOFIFO - First In First Out- First In First Out
:כללירקע -עולם התקשורת הוא אחד מהתחומים המתפתחים ביותר בתעשיית ה- עולם התקשורת הוא אחד מהתחומים המתפתחים ביותר בתעשיית ה High-TechHigh-Tech
כיום.כיום.
-פרוטוקול ה- פרוטוקול ה EthernetEthernet .שיך לתחום של תקשורת נתונים טורית מבוססת חבילות מידע. שיך לתחום של תקשורת נתונים טורית מבוססת חבילות מידע
""Fast EthernetFast Ethernet – ו – " , ו , "Giga & 10 GigaGiga & 10 Giga . .
בניית כרטיס רשת המשלב פרוטוקול בניית כרטיס רשת המשלב פרוטוקול UtopiaUtopia, , Fast EthernetFast Ethernetוחיבור ל, וחיבור ל ,PCPC באמצעות )באמצעות(
PCI BUSPCI BUS .).)
.בניית הכרטיס ותכנותו כך שיאפשר פיתוח עתידי. בניית הכרטיס ותכנותו כך שיאפשר פיתוח עתידי
מטרות הפרוייקט:
בניית כרטיס באחד מתחומי התקשורת הנפוצים בעולם כיום בניית כרטיס באחד מתחומי התקשורת הנפוצים בעולם כיום ( ( ETHERNETETHERNET ) ) ..
הכרת השלבים השונים בבניית כרטיס תקשורתהכרת השלבים השונים בבניית כרטיס תקשורת.. – לימוד והכרה של פרוטוקולי תקשורת כגון – לימוד והכרה של פרוטוקולי תקשורת כגוןETHERNETETHERNET , ,
UTOPIAUTOPIAו ו -- PCIPCI.. – לימוד שפת תכנון בחומרה – לימוד שפת תכנון בחומרהVHDLVHDL..כגון : מיהם כגון : מיהם ,,הבנת שיקולים שונים הנלקחים בכל שלבהבנת שיקולים שונים הנלקחים בכל שלב
הקווים הקריטיים המוגדרים לעריכה.הקווים הקריטיים המוגדרים לעריכה. כיצד קוראים כיצד קוראיםData sheetsData sheets.וחומרי עזר נוספים. וחומרי עזר נוספים : שימוש בכלים ייעודיים כגון : שימוש בכלים ייעודיים כגוןORCAD, RENOIR, MAXPLUSORCAD, RENOIR, MAXPLUSבניית הכרטיס כך שיאפשר פיתוח עתידיבניית הכרטיס כך שיאפשר פיתוח עתידי..
תאור הפרויקט:
: בניית כרטיס תקשורת בעל שלושה ממשקים :בניית כרטיס תקשורת בעל שלושה ממשקיםFAST ETHERNET (10/100 MbFAST ETHERNET (10/100 Mb ))..חיבור לרשת חיבור לרשת - -
PCI BUSPCI BUS.. ( דרך ( דרך PCPCחיבור למחשב ) חיבור למחשב ) - -
התחברות לרכיבים אחרים דרך התחברות לרכיבים אחרים דרך יכולתיכולת - - UTOPIAUTOPIA..פרוטוקול פרוטוקול
הכרטיס אמור לאפשר תקשורת דו-כיוונית בכל אחד הכרטיס אמור לאפשר תקשורת דו-כיוונית בכל אחדמנתיבי המעבר האפשריים : מנתיבי המעבר האפשריים :
ETHERNET ETHERNET PCPC ETHERNET ETHERNET UTOPIA UTOPIA
UTOPIA UTOPIA PC PC
מבנה כללי של הכרטיס
UTOPIA FPGA Ethernet Interface
PCI Interface
תאור הפרויקט – המשך
: בכרטיס קיימים מספר רכיבים שונים ולכן :בכרטיס קיימים מספר רכיבים שונים ולכןמתחי עבודה על הכרטיס יהיו – מתחי עבודה על הכרטיס יהיו – - - 2.5V2.5V - לדוגמא : עבור רכיב ה - – לדוגמא : עבור רכיב ה – FPGAFPGA
3.3V3.3Vלדוגמא: עבור - לדוגמא: עבור - . . plx9054, lsi80225plx9054, lsi80225 5V5V לדוגמא: עבור - לדוגמא: עבור -lsi80c300lsi80c300 . .
- תדרי השעונים במערכת יהיו –- תדרי השעונים במערכת יהיו – 25MHZ25MHZ 33MHZ33MHZ
בקרה
אותות בקרה יחברו בין הרכיבים השונים כאשר רכיבאותות בקרה יחברו בין הרכיבים השונים כאשר רכיב
יהיה למעשה הרכיב שדרכו תתאפשר יהיה למעשה הרכיב שדרכו תתאפשר FPGAFPGA ה- ה- אותות אלו אותות אלו השליטה על שאר רכיבי המעגל.השליטה על שאר רכיבי המעגל.
יאפשרו שליטה על אופני העבודה השונים, לצורך יאפשרו שליטה על אופני העבודה השונים, לצורך בדיקות ובעיקר על מנת לאפשר עבודה תקינה של בדיקות ובעיקר על מנת לאפשר עבודה תקינה של
הרכיבים במעגל והתקשורת שלהם ביניהם.הרכיבים במעגל והתקשורת שלהם ביניהם.
ETHERNET upper block
F_M_ENERGIO#
F_PH_RESET#
F_M_RXTXBE[3:0]#
F_M_CLRRXERR
F_M_RXTXDATA[31:0]
F_M_RXTXEOF
FPGA_1
FPGA_BLOCK
FPGA_IO_MAC_WR
FPGA_IO_MAC_RD#
FPGA_IO_MAC_BE[0:1]#
FPGA_IO_MAC_A[5:0]
FPGA_IO_MAC_ENERGIO#FPGA_IO_MAC_BUSSIZE
FPGA_IO_MAC_BUSMODEFPGA_IO_MAC_RXINTEN#
FPGA_IO_MAC_TXINTEN#
FPGA_IO_MAC_RXRDEN#
FPGA_IO_MAC_RESET#
FPGA_IO_MAC_RXTXBE[3:0]#FPGA_IO_MAC_RXTXEOF
FPGA_IO_MAC_CLRTXERRFPGA_IO_MAC_RXABORT
FPGA_IO_MAC_TXWREN#FPGA_IO_MAC_TXNOCRC
FPGA_IO_MAC_CDST[15:0]
FPGA_IO_MAC_CLRRXERR
FPGA_IO_PHY_RESET#FPGA_IO_PHY_ANEG
FPGA_IO_PHY_DUPLXFPGA_IO_PHY_SPEED
FPGA_IO_PHY_RPTR
FPGA_IO_PHY_RX_EN
FPGA_IO_MAC_RXTXDATA[31:0]
FPGA_IO_MAC_INTFPGA_IO_MAC_TXRDYFPGA_IO_MAC_RXDC
FPGA_IO_MAC_T16COLLFPGA_IO_MAC_RXBYT12FPGA_IO_MAC_SPDTAVL
FPGA_IO_MAC_RXOVF
FPGA_IO_MAC_RXRDY
FPGA
_IO
_PCI
_LA[
31:2
]FP
GA _
IO_P
CI_A
DS#
FPGA
_IO
_PCI
_LBE
[3:0
]#FP
GA _
IO_P
CI_L
D[31
:0]
FPGA
_IO
_PCI
_LW
/R#
FPGA
_IO
_PCI
_BLA
ST#
FPGA
_IO
_PCI
_REA
DY#
FPGA
_IO
_PCI
_LHO
LDFP
GA _
IO_P
CI_L
HOLD
A
FPGA_IO_PIGGY_Tx[0:7]
FPGA_IO_PIGGY_Rx[0:7]
FPGA_IO_PIGGY_D[0:7]
FPGA_IO_PIGGY_A[0:7]
FPGA_IO_PIGGY_TxENbN
FPGA_IO_PIGGY_RxENbN
FPGA_IO_PIGGY_RxCLAV
FPGA_IO_PIGGY_TxCLAV
FPGA_IO_PIGGY_TxSOC
FPGA_IO_PIGGY_RxSOC
FPGA_IO_PIGGY_RSTN
FPGA_IO_PIGGY_REECLK
FPGA_IO_PIGGY_SeIN
RESE
T_IN
FPGA
_IO_
PCI_
USER
i/DAC
K0#/
LLOC
Ki#
FPGA
_IO_
PCI_
USER
o/DA
CK0#
/LLO
CKo#
FPFA
_IO_
PCI_
BTER
M#
FPFA
_IO_
PCI_
LSER
R#FP
FA_I
O_PC
I_BR
EQi
FPFA
_IO_
PCI_
BREQ
oFP
FA_I
O_PC
I_BI
GEND
#FP
FA_I
O_PC
I_CC
S#FP
FA_I
O_PC
I_LR
ESET
o#FP
FA_I
O_PC
I_DM
PAF/
EOT#
FPFA
_IO_
PCI_
LINT
#FP
FA_I
O_PC
I_DP
[3:0
]FP
FA_I
O_PC
I_TE
ST
FPGA
_IO_
PCI_
WAI
T#
F_M_CDST[15:0]
F_M_ANEG
F_M_TXINTEN#
F_M_RXOVFF_M_SPDTAVL
F_M_TXWREN#
F_M_RPTR
F_M_TXNOCRC
F_M_RESET#
ETHERNET_1
ETHERNET
MAC_RXTXDATA[31:0]MAC_TXINTEN#MAC_BE[0:1]#MAC_RESET#MAC_BUSSIZE
MAC_RXRDY
MAC_ENERGIO#MAC_RXTXBE[3:0]#MAC_RXTXEOFMAC_CLRTXERRMAC_RXABORTMAC_TXWREN#MAC_TXNOCRC
MAC_RXOVFMAC_SPDTAVLMAC_RXBYT12MAC_T16COLL
MAC_RXRDEN#MAC_CDST[15:0]MAC_WR
MAC_ADUPLX#
MAC
_RXR
D_TX
WR
MAC_BUSMODEMAC_RXINTEN#
MAC_RXDC
MAC_CLRRXERRMAC_RD#
MAC_TXRDY
MAC_A[5:0]
MAC_INT
PHY_RESET#PHY_ANEGPHY_DUPLXPHY_SPEEDPHY_RPTR
PHY_RX_EN
PHY_
OSCI
N
F_M_RXRDEN#
F_M_INT
F_M_RX_EN
F_M_BUSMODE
F_M_T16COLL
F_M_RXABORT
F_M_DUPLX
F_M_BUSSIZE
F_M_CLRTXERR
F_M_RXINTEN#
F_M_RXDC
F_M_WR
F_M_TXRDY
F_M_SPEED
F_M_RXBYT12
F_M_RD#
F_M_RXRDY
F_M_A[5:0]
F_M_BE[0:1]#
ETHERNET mac-phy connectionETHERNET_CONTROLLER
ETHERNET_CONTROLLER
MAC_ENERGIO#
MAC_WR#
MAC_RD#
MAC_A[5:0]
MAC_BUSSIZE
MAC_BE[1:0]#
MAC_RESET#
MAC_BUSMODE
MAC_RXINTEN#
MAC_TXINTEN#
MAC_RXRDEN#
MAC_TXWREN#
MAC_RXRD_TXWR
MAC_RXTXBE[3:0]#
MAC_TXNOCRC
MAC_CLRTXERR
MAC_CLRRXERR
MAC_RXABORT
MAC_ADUPLX#
MAC_TXC
MAC_RX_ER
MAC_RXC
MAC_RXD[3:0]
MAC_CSN
MAC_RX_DV
MAC_COLL
MAC_MDIC
MAC_TXEN
MAC_TXD[3:0]
MAC
_RXO
VF
MAC
_RXB
YT12
MAC
_RXD
C
MAC
_T16
COLL
MAC_TXRET
MAC
_SPD
TAVL
MAC
_RXR
DY
MAC
_TXR
DY
MAC
_INT
MAC_CDST[15:0]
MAC_RXTXEOF
MAC_RXTXDATA[31:0]
MAC_MDIO
M_P_COL
M_P_CSN_CRS
M_P_TXEN
M_P_RXD[3:0]
M_P_RXCLK
PHY
PHY
PHY_TPI+
PHY_TPI-
PHY_OSCINPHY_RX_EN
PHY_TXD[3:0]
PHY_TX_ER
PHY_MDC
PHY_TX_EN
PHY_RPTRPHY_SPEED
PHY_DUPLX
PHY_ANEGPHY_RESET#
PHY_RX_ER
PHY_COLPHY_TPO+
PHY_TPO-
PHY_TX_CLK
PHY_CRS
PHY_RX_DV
PHY_
C_LE
D#
PHY_
FD_L
ED#
PHY_
L_LE
D#
PHY_
LA_L
ED#
PHY_MDIO
PHY_RX_CLK
PHY_RXD[3:0]
M_P_RXER
M_P_TXD[3:0]
M_P_MDIO
M_P_MDIC
M_P_RXDV
M_P_TXCLK
ETHERNET bus interfaceETHERNET_CONNECTOR
RJ45
RJ45_INPUT1
RJ45_INPUT2
RJ45_OUTPUT1
RJ45_OUTPUT2
PHY_RX_EN
PHY_ANEGPHY_RESET#
PHY_RPTR
PHY
PHY
PHY_TPI+
PHY_TPI-
PHY_OSCINPHY_RX_EN
PHY_TXD[3:0]
PHY_TX_ER
PHY_MDC
PHY_TX_EN
PHY_RPTRPHY_SPEED
PHY_DUPLX
PHY_ANEGPHY_RESET#
PHY_RX_ER
PHY_COLPHY_TPO+
PHY_TPO-
PHY_TX_CLK
PHY_CRS
PHY_RX_DV
PHY_
C_LE
D#
PHY_
FD_L
ED#
PHY_
L_LE
D#
PHY_
LA_L
ED#
PHY_MDIO
PHY_RX_CLK
PHY_RXD[3:0]
PHY_SPEED
PHY_OSCIN
MAG
MAGNETICS
MAG_RX_HIGH
MAG_TPO-
MAG_RX_LOW
MAG_TPO+
MAG_TX_LOW
MAG_TX_HIGH
MAG_TPI-
MAG_TPI+
PHY_DUPLX
PCI upper block
F_P_LBE[3:0]#
F_P_USERi/DACK0#/LLOCKi#
F_P_LHOLDA
F_P_BLAST#
F_P_BREQi
F_P_DP[3:0]
F_P_ADS#
F_P_CCS#
F_P_TEST
F_P_BREQo
F_P_LSERR#
F_P_LA[31:2]
F_P_LRESETo#
FPGA_2FPGA_BLOCK
FPGA
_IO_
MAC
_WR
FPGA
_IO_
MAC
_RD#
FPGA
_IO_
MAC
_BE[
0:1]
#
FPGA
_IO_
MAC
_A[5
:0]
FPGA
_IO_
MAC
_ENE
RGIO
#FP
GA_I
O_M
AC_B
USSI
ZE
FPGA
_IO_
MAC
_BUS
MOD
EFP
GA_I
O_M
AC_R
XINT
EN#
FPGA
_IO_
MAC
_TXI
NTEN
#
FPGA
_IO_
MAC
_RXR
DEN#
FPGA
_IO_
MAC
_RES
ET#
FPGA
_IO_
MAC
_RXT
XBE[
3:0]
#FP
GA_I
O_M
AC_R
XTXE
OFFP
GA_I
O_M
AC_C
LRTX
ERR
FPGA
_IO_
MAC
_RXA
BORT
FPGA
_IO_
MAC
_TXW
REN#
FPGA
_IO_
MAC
_TXN
OCRC
FPGA
_IO_
MAC
_CDS
T[15
:0]
FPGA
_IO_
MAC
_CLR
RXER
R
FPGA
_IO_
PHY_
RESE
T#FP
GA_I
O_PH
Y_AN
EGFP
GA_I
O_PH
Y_DU
PLX
FPGA
_IO_
PHY_
SPEE
DFP
GA_I
O_PH
Y_RP
TR
FPGA
_IO_
PHY_
RX_E
N
FPGA
_IO_
MAC
_RXT
XDAT
A[31
:0]
FPGA
_IO_
MAC
_INT
FPGA
_IO_
MAC
_TXR
DYFP
GA_I
O_M
AC_R
XDC
FPGA
_IO_
MAC
_T16
COLL
FPGA
_IO_
MAC
_RXB
YT12
FPGA
_IO_
MAC
_SPD
TAVL
FPGA
_IO_
MAC
_RXO
VF
FPGA
_IO_
MAC
_RXR
DY
FPGA _IO_PCI_LA[31:2]FPGA _IO_PCI_ADS#FPGA _IO_PCI_LBE[3:0]#FPGA _IO_PCI_LD[31:0]FPGA _IO_PCI_LW/R#FPGA _IO_PCI_BLAST#FPGA _IO_PCI_READY#FPGA _IO_PCI_LHOLDFPGA _IO_PCI_LHOLDA
FPGA
_IO_
PIGG
Y_Tx
[0:7
]
FPGA
_IO_
PIGG
Y_Rx
[0:7
]
FPGA
_IO_
PIGG
Y_D[
0:7]
FPGA
_IO_
PIGG
Y_A[
0:7]
FPGA
_IO_
PIGG
Y_Tx
ENbN
FPGA
_IO_
PIGG
Y_Rx
ENbN
FPGA
_IO_
PIGG
Y_Rx
CLAV
FPGA
_IO_
PIGG
Y_Tx
CLAV
FPGA
_IO_
PIGG
Y_Tx
SOC
FPGA
_IO_
PIGG
Y_Rx
SOC
FPGA
_IO_
PIGG
Y_RS
TN
FPGA
_IO_
PIGG
Y_RE
ECLK
FPGA
_IO_
PIGG
Y_Se
IN
RESET_IN
FPGA_IO_PCI_USERi/DACK0#/LLOCKi#FPGA_IO_PCI_USERo/DACK0#/LLOCKo#FPFA_IO_PCI_BTERM#FPFA_IO_PCI_LSERR#FPFA_IO_PCI_BREQiFPFA_IO_PCI_BREQoFPFA_IO_PCI_BIGEND#FPFA_IO_PCI_CCS#FPFA_IO_PCI_LRESETo#FPFA_IO_PCI_DMPAF/EOT#FPFA_IO_PCI_LINT#FPFA_IO_PCI_DP[3:0]FPFA_IO_PCI_TEST
FPGA_IO_PCI_WAIT#
F_P_LHOLD
F_P_USERo/DACK0#/LLOCKo#
F_P_BIGEND#
F_P_LW/R#
F_P_READY#
F_P_DMPAF/EOT#
F_P_BTERM#
PCI_1PCI
PCI_BLAST#PCI_READY#
PCI_LHOLDPCI_LHOLDA
PCI_ADS#
PCI_LD[31:0]PCI_LBE[3:0]#
PCI_LA[31:2]
PCI_LW/R#
PCI_LEDon/LEDin
PCI_LINT#
PCI_WAIT#
PCI_DP[3:0]
PCI_BTERM#
PCI_LRESETo#
PCI_BREQo
PCI_TEST
PCI_BREQi
PCI_BIGEND#
PCI_
LCLK
PCI_CCS#
PCI_DMPAF/EOT#
PCI_LSERR#
PCI_USERi/DACK0#/LLOCKi#PCI_USERo/DACK0#/LLOCKo#
F_P_LD[31:0]
F_P_LINT#
PCI inner block
C_P_PERR#
PCI_LEDon/LEDin
<Doc> <RevCode>
PCI BLOCK
B
1 1Friday, April 05, 2002
Title
Size Document Number Rev
Date: Sheet of
PCI_BIGEND#
PCI_LW/R#
C_P_IRDY#
E_P_
SK
PCI_LD[31:0]
PCI_DP[3:0]
C_P_C/BE[3:0]#
C_P_PCLK
C_P_PAR
PCI_BTERM#
PCI_LCLK
C_P_STOP#
PCI Connector
PCI Connector
CNCT_AD[31:0]
CNCT_STOP#CNCT_LOCK#CNCT_PERR#
CNCT_PARCNCT_REQ#
CNCT_FRAME#
CNCT_DEVSEL#CNCT_TRDY#CNCT_IRDY#
CNCT_C/BE[3:0]#
CNCT_INTA#
CNCT_SERR#
CNCT_RST#CNCT_PCLK
CNCT_IDSEL
CNCT_GNT#
PCI_LBE[3:0]#
PCI_USERi/DACK0#/LLOCKi#
E_P_
CS
LOCALBUS
PCI_LHOLD
PCI_READY#
C_P_INTA#
EEPROM
EE_C
SEE
_SK
EE_D
IEE
_DO
C_P_GNT#
PCI_DMPAF/EOT#
PCI_LA[31:2]
PCI_TEST
C_P_FRAME#
PCI_BREQo
PCI_WAIT#
PCI_LSERR#
Tomer & Anat
C_P_DEVSEL#
C_P_SERR#
E_P_
DI
PCI_LINT#
C_P_RST#
PCI_LHOLDA
PCI Bridge
PCI Bridge
PCI_LA[31:2]
PCI_LD[31:0]
PCI_AD[31:0]PCI_DP[3:0]
PCI_LINT#PCI_LRESETo#
PCI_WAIT#PCI_BREQi
PCI_BREQo
PCI_LHOLDAPCI_LHOLD
PCI_LEDon/LEDin
PCI_BTERM#
PCI_ADS#
PCI_CCS#
PCI_BIGEND#
PCI_BLAST#
PCI_LCLK
PCI_READY#
PCI_LW/R#
PCI_TEST
PCI_LBE[3:0]#
PCI_
EEDI
/EED
OPC
I_EE
SKPC
I_EE
CS
PCI_LSERR#PCI_PME#
PCI_INTA#PCI_RST#PCI_PCLKPCI_IDSEL
PCI_ENUM#
PCI_SERR#
PCI_STOP#PCI_LOCK#PCI_PERR#
PCI_PARPCI_REQ#
PCI_FRAME#
PCI_IRDY#PCI_TRDY#PCI_DEVSEL#
PCI_GNT#
PCI_C/BE[3:0]#
PCI_DMPAF/EOT#PCI_USERo/DACK0#/LLOCKo#
PCI_USERi/DACK0#/LLOCKi#
PCI_TRDY#C_P_TRDY#
PCI_CCS#
PCI_ADS#
C_P_LOCK#
C_P_IDSEL
C_P_AD[31:0]
PCI_LRESETo#
PCI_USERo/DACK0#/LLOCKo#
E_P_
DO
C_P_REQ#
PCI_BLAST#
PCI_BREQi
UTOPIA upper blockFPGA_1
FPGA_BLOCK
FPGA_IO_MAC_WR
FPGA_IO_MAC_RD#
FPGA_IO_MAC_BE[0:1]#
FPGA_IO_MAC_A[5:0]
FPGA_IO_MAC_ENERGIO#FPGA_IO_MAC_BUSSIZE
FPGA_IO_MAC_BUSMODEFPGA_IO_MAC_RXINTEN#
FPGA_IO_MAC_TXINTEN#
FPGA_IO_MAC_RXRDEN#
FPGA_IO_MAC_RESET#
FPGA_IO_MAC_RXTXBE[3:0]#FPGA_IO_MAC_RXTXEOF
FPGA_IO_MAC_CLRTXERRFPGA_IO_MAC_RXABORT
FPGA_IO_MAC_TXWREN#FPGA_IO_MAC_TXNOCRC
FPGA_IO_MAC_CDST[15:0]
FPGA_IO_MAC_CLRRXERR
FPGA_IO_PHY_RESET#FPGA_IO_PHY_ANEG
FPGA_IO_PHY_DUPLXFPGA_IO_PHY_SPEED
FPGA_IO_PHY_RPTR
FPGA_IO_PHY_RX_EN
FPGA_IO_MAC_RXTXDATA[31:0]
FPGA_IO_MAC_INTFPGA_IO_MAC_TXRDYFPGA_IO_MAC_RXDC
FPGA_IO_MAC_T16COLLFPGA_IO_MAC_RXBYT12FPGA_IO_MAC_SPDTAVL
FPGA_IO_MAC_RXOVF
FPGA_IO_MAC_RXRDY
FPGA
_IO
_PCI
_LA[
31:2
]FP
GA _
IO_P
CI_A
DS#
FPGA
_IO
_PCI
_LBE
[3:0
]#FP
GA _
IO_P
CI_L
D[31
:0]
FPGA
_IO
_PCI
_LW
/R#
FPGA
_IO
_PCI
_BLA
ST#
FPGA
_IO
_PCI
_REA
DY#
FPGA
_IO
_PCI
_LHO
LDFP
GA _
IO_P
CI_L
HOLD
A
FPGA_IO_PIGGY_Tx[0:7]
FPGA_IO_PIGGY_Rx[0:7]
FPGA_IO_PIGGY_D[0:7]
FPGA_IO_PIGGY_A[0:7]
FPGA_IO_PIGGY_TxENbN
FPGA_IO_PIGGY_RxENbN
FPGA_IO_PIGGY_RxCLAV
FPGA_IO_PIGGY_TxCLAV
FPGA_IO_PIGGY_TxSOC
FPGA_IO_PIGGY_RxSOC
FPGA_IO_PIGGY_RSTN
FPGA_IO_PIGGY_REECLK
FPGA_IO_PIGGY_SeIN
RESE
T_IN
FPGA
_IO_
PCI_
USER
i/DAC
K0#/
LLOC
Ki#
FPGA
_IO_
PCI_
USER
o/DA
CK0#
/LLO
CKo#
FPFA
_IO_
PCI_
BTER
M#
FPFA
_IO_
PCI_
LSER
R#FP
FA_I
O_PC
I_BR
EQi
FPFA
_IO_
PCI_
BREQ
oFP
FA_I
O_PC
I_BI
GEND
#FP
FA_I
O_PC
I_CC
S#FP
FA_I
O_PC
I_LR
ESET
o#FP
FA_I
O_PC
I_DM
PAF/
EOT#
FPFA
_IO_
PCI_
LINT
#FP
FA_I
O_PC
I_DP
[3:0
]FP
FA_I
O_PC
I_TE
ST
FPGA
_IO_
PCI_
WAI
T#
UTOPIA_1
UTOPIA
PIGGY_Rx[0:7]
PIGGY_Tx[0:7]
PIGGY_A[0:7]
PIGGY_D[0:7]PI
GGY_
RxCl
k
PIGGY_TxENbN
PIGGY_RxENbN
PIGG
Y_Tx
Clk
PIGGY_RxCLAV
PIGGY_TxCLAV
PIGGY_TxSOC
PIGGY_RSTN
PIGGY_REECLK
PIGGY_RxSOC
PIGGY_SeIN
PCI
PCI
PC
I_B
LAS
T#P
CI_
RE
AD
Y#
PC
I_LH
OLD
PC
I_LH
OLD
A
PC
I_A
DS
#
PC
I_LD
[31:
0]P
CI_
LBE
[3:0
]#
PC
I_LA
[31:
2]
PC
I_LW
/R#
PC
I_LE
Don
/LE
Din
PC
I_LI
NT#
PC
I_W
AIT
#
PC
I_D
P[3
:0]
PC
I_B
TER
M#
PC
I_LR
ES
ETo
#
PC
I_B
RE
Qo
PC
I_TE
ST
PC
I_B
RE
Qi
PC
I_B
IGE
ND
#
PCI_LCLK
PC
I_C
CS
#
PC
I_D
MPA
F/E
OT#
PC
I_LS
ER
R#
PC
I_U
SE
Ri/D
AC
K0#
/LLO
CK
i#P
CI_
US
ER
o/D
AC
K0#
/LLO
CK
o#
FPGA_1
FPGA_BLOCK
FPGA_IO_MAC_WR
FPGA_IO_MAC_RD#
FPGA_IO_MAC_BE[0:1]#
FPGA_IO_MAC_A[5:0]
FPGA_IO_MAC_ENERGIO#FPGA_IO_MAC_BUSSIZE
FPGA_IO_MAC_BUSMODEFPGA_IO_MAC_RXINTEN#
FPGA_IO_MAC_TXINTEN#
FPGA_IO_MAC_RXRDEN#
FPGA_IO_MAC_RESET#
FPGA_IO_MAC_RXTXBE[3:0]#FPGA_IO_MAC_RXTXEOF
FPGA_IO_MAC_CLRTXERRFPGA_IO_MAC_RXABORT
FPGA_IO_MAC_TXWREN#FPGA_IO_MAC_TXNOCRC
FPGA_IO_MAC_CDST[15:0]
FPGA_IO_MAC_CLRRXERR
FPGA_IO_PHY_RESET#FPGA_IO_PHY_ANEG
FPGA_IO_PHY_DUPLXFPGA_IO_PHY_SPEED
FPGA_IO_PHY_RPTR
FPGA_IO_PHY_RX_EN
FPGA_IO_MAC_RXTXDATA[31:0]
FPGA_IO_MAC_INTFPGA_IO_MAC_TXRDYFPGA_IO_MAC_RXDC
FPGA_IO_MAC_T16COLLFPGA_IO_MAC_RXBYT12FPGA_IO_MAC_SPDTAVL
FPGA_IO_MAC_RXOVF
FPGA_IO_MAC_RXRDY
FPG
A _I
O_P
CI_
LA[3
1:2]
FPG
A _I
O_P
CI_
AD
S#
FPG
A _I
O_P
CI_
LBE
[3:0
]#FP
GA
_IO
_PC
I_LD
[31:
0]FP
GA
_IO
_PC
I_LW
/R#
FPG
A _I
O_P
CI_
BLA
ST#
FPG
A _I
O_P
CI_
RE
AD
Y#
FPG
A _I
O_P
CI_
LHO
LDFP
GA
_IO
_PC
I_LH
OLD
A
FPGA_IO_PIGGY_Tx[0:7]
FPGA_IO_PIGGY_Rx[0:7]
FPGA_IO_PIGGY_D[0:7]
FPGA_IO_PIGGY_A[0:7]
FPGA_IO_PIGGY_TxENbN
FPGA_IO_PIGGY_RxENbN
FPGA_IO_PIGGY_RxCLAV
FPGA_IO_PIGGY_TxCLAV
FPGA_IO_PIGGY_TxSOC
FPGA_IO_PIGGY_RxSOC
FPGA_IO_PIGGY_RSTN
FPGA_IO_PIGGY_REECLK
FPGA_IO_PIGGY_SeIN
RE
SE
T_IN
FPG
A_I
O_P
CI_
US
ER
i/DA
CK
0#/L
LOC
Ki#
FPG
A_I
O_P
CI_
US
ER
o/D
AC
K0#
/LLO
CK
o#FP
FA_I
O_P
CI_
BTE
RM
#FP
FA_I
O_P
CI_
LSE
RR
#FP
FA_I
O_P
CI_
BR
EQ
iFP
FA_I
O_P
CI_
BR
EQ
oFP
FA_I
O_P
CI_
BIG
EN
D#
FPFA
_IO
_PC
I_C
CS
#FP
FA_I
O_P
CI_
LRE
SE
To#
FPFA
_IO
_PC
I_D
MPA
F/E
OT#
FPFA
_IO
_PC
I_LI
NT#
FPFA
_IO
_PC
I_D
P[3
:0]
FPFA
_IO
_PC
I_TE
ST
FPG
A_I
O_P
CI_
WA
IT#
F_M_RPTR
ETHERNET_1
ETHERNET
MAC_RXTXDATA[31:0]MAC_TXINTEN#MAC_BE[0:1]#MAC_RESET#MAC_BUSSIZE
MAC_RXRDY
MAC_ENERGIO#MAC_RXTXBE[3:0]#MAC_RXTXEOFMAC_CLRTXERRMAC_RXABORTMAC_TXWREN#MAC_TXNOCRC
MAC_RXOVFMAC_SPDTAVLMAC_RXBYT12MAC_T16COLL
MAC_RXRDEN#MAC_CDST[15:0]MAC_WR
MAC_ADUPLX#
MA
C_R
XR
D_T
XW
R
MAC_BUSMODEMAC_RXINTEN#
MAC_RXDC
MAC_CLRRXERRMAC_RD#
MAC_TXRDY
MAC_A[5:0]
MAC_INT
PHY_RESET#PHY_ANEGPHY_DUPLXPHY_SPEEDPHY_RPTR
PHY_RX_EN
PH
Y_O
SC
IN
F_M_RX_EN
F_M_DUPLX
GENERAL_1
GENERAL
25M
hz_P
HY
25M
hz_M
AC
5V_M
AC
3.3V
_PH
Y
2.5V_FPGA
33Mhz_PCI
3.3V_PCI
3.3V_EEPROM
3.3V
_MA
GN
ETI
CS
25Mhz_PIGGY_Tx25Mhz_PIGGY_Rx
25Mhz_FPGARESET_OUT
F_M_SPEED
GENERAL – power supply
U5
LT1085_K
2 3
1
VIN VOUT
ADJ
L1
INDUCTORC2100uF
C310uF
VCC_5V
U3
LT1085_K
2 3
1
VIN VOUT
ADJ
POWER
0
3
1
2
GND
GND
5V
12V
C50.1uF
C41uF
U4
LM1085
2 3
1
VIN VOUT
ADJ
F1
FUSE
דרישות חומרה:
הפרוייקט הוגדר מראש כך שעליו לנסות ולהיות מותאם ככל הפרוייקט הוגדר מראש כך שעליו לנסות ולהיות מותאם ככל שניתן למימוש החומרה שנעשה בפרויקטים אחרים שניתן למימוש החומרה שנעשה בפרויקטים אחרים
קודמים במעבדה. עקב הדרישה הנ"ל לא נותר לנו כמעט קודמים במעבדה. עקב הדרישה הנ"ל לא נותר לנו כמעט ..מרחב תמרון בבחירת רכיבי החומרהמרחב תמרון בבחירת רכיבי החומרה
:: פרוט הרכיבים העיקרייםפרוט הרכיבים העיקריים
( (LSILSI ) של חברת ) של חברת 80c30080c300שם הרכיב : שם הרכיב : ETHERNET CONTROLLERETHERNET CONTROLLERתפקיד : תפקיד :
5V5Vמתח עבודה : מתח עבודה : MHzMHz 2525תדר שעון : תדר שעון :
((PQFPPQFP )במארז )במארז 128128מספר פינים : מספר פינים :
((LSILSI )של חברת )של חברת 8022580225שם הרכיב : שם הרכיב : ETHERNET Physical Layer Device ( PHY )ETHERNET Physical Layer Device ( PHY )תפקיד : תפקיד :
3.3v ( 5v tolerant )3.3v ( 5v tolerant )מתח עבודה : מתח עבודה : MHzMHz 2525תדר שעון : תדר שעון :
((SEEQSEEQ )במארז )במארז 4444מספר פינים : מספר פינים :
( (PLXPLX ) של חברת ) של חברת pci9054pci9054שם הרכיב : שם הרכיב : pcipci ( ( pci bridgepci bridge ) )תפקיד : מגשר תפקיד : מגשר 5v5vמתח עבודה : מתח עבודה :
MHzMHz 3333תדר שעון : תדר שעון : PQFPPQFP))במארז במארז (( 176176מספר פינים : מספר פינים :
)של חברת )של חברת EPF10K100EQC240-1EPF10K100EQC240-1שם הרכיב : שם הרכיב : ALTERAALTERA))FPGAFPGAתפקיד : תפקיד :
3.3v ( 5v tolerant )3.3v ( 5v tolerant )מתח עבודה : מתח עבודה : MHzMHz 3333תדר שעון :תדר שעון :
PQFPPQFP))במארז במארז (( 240240מספר פינים: מספר פינים:
שני רכיבי קונפיגורציהשני רכיבי קונפיגורציה
11 . .FM93CS56 (EEPROM)FM93CS56 (EEPROM)-עבור ה- - עבור ה - PLXPLX
22 . .EPC2EPC2-עבור ה- – עבור ה – FPGAFPGA
: רכיבים נוספים
מחבר מחברUTOPIAUTOPIA - מחבר ל - מחבר ל PCI BusPCI Bus – מחבר ל – מחבר לETHERNET Bus ( RJ45 )ETHERNET Bus ( RJ45 ) MagneticsMagnetics – בחיבור בין ה – – בחיבור בין ה – RJ45RJ45 – לבין ה – לבין ה PHYPHY : רגולטורים : רגולטוריםLT1085 for 3.3V & LM1085 for 2.5VLT1085 for 3.3V & LM1085 for 2.5V)) FIFO’sFIFO’s בשלב זה ימומשו ככל הנראה ב - בשלב זה ימומשו ככל הנראה ב -
FPGAFPGA כרכיבי חומרה נפרדים (כרכיבי חומרה נפרדים ( ולא ולא ( נורות חיווי ( נורות חיוויcolor ledscolor leds) )
:דרישות תוכנה
תהא ברמה תהא ברמה FPGAFPGAהתוכנה שתיכתב עבור ה-התוכנה שתיכתב עבור ה- בסיסית, כזו שתאפשר זרימת מידע דו-כיווני בכל בסיסית, כזו שתאפשר זרימת מידע דו-כיווני בכל
אחד מן המסלולים שפורטו. בכל מקרה, הדרישות אחד מן המסלולים שפורטו. בכל מקרה, הדרישות )מעבר לדרישה הבסיסית( בהתאם )מעבר לדרישה הבסיסית( בהתאם יותאמו יותאמו
לקצב ההתקדמות ובאם תמצא קבוצה נוספת לקצב ההתקדמות ובאם תמצא קבוצה נוספת ייעודית לכתיבת הקוד.ייעודית לכתיבת הקוד.
ידע נרכש
מספר תחומים שנגענו בהם מספר תחומים שנגענו בהם :: ולמדנו מהםולמדנו מהם
: דפי נתונים
כיצד להוציא נתונים בסיסיים על הרכיב על מנת כיצד להוציא נתונים בסיסיים על הרכיב על מנתלבחור את הרכיב המתאים ביותר לכרטיס.לבחור את הרכיב המתאים ביותר לכרטיס.
הוצאת המידע הנחוץ עבור כל כניסה של הרכיב הוצאת המידע הנחוץ עבור כל כניסה של הרכיבכדי לאפשר חיבור נכון, לדוגמא : האם מצריך כדי לאפשר חיבור נכון, לדוגמא : האם מצריך
חיבורי נגדים/קבלים, סינון האות וכו'חיבורי נגדים/קבלים, סינון האות וכו'חישובי זמנים, הספקים וכדומהחישובי זמנים, הספקים וכדומה
: סינון אותות
הרקע התיאורטי היה ידוע אך את דרך היישום הרקע התיאורטי היה ידוע אך את דרך היישוםלמדנו במהלך שרטוט המעגללמדנו במהלך שרטוט המעגל
ניתן לנו הסבר תיאורטי ואז מספר כללי אצבע ניתן לנו הסבר תיאורטי ואז מספר כללי אצבעשיישומם מבטיח סינון האות בכניסה לרכיב.שיישומם מבטיח סינון האות בכניסה לרכיב.
C310uF
C41uF
C2100uF
L1
INDUCTORC50.1uF
: אספקת מתחים לרכיבי הכרטיס
מציאת מתחי העבודה הטובים ביותר עבור כל מציאת מתחי העבודה הטובים ביותר עבור כלרכיב (בהתאם לרכיבים המחוברים אליו)רכיב (בהתאם לרכיבים המחוברים אליו)
אופן החיבור הסטנדרטי של כרטיס התקשורת אופן החיבור הסטנדרטי של כרטיס התקשורתלגוף המחשב מבחינת מתחי אספקה.לגוף המחשב מבחינת מתחי אספקה.
שימוש ברכיבים ייעודיים ( רגולטורים ) לצורך שימוש ברכיבים ייעודיים ( רגולטורים ) לצורךאספקת מתחים יציבים אחרים לרכיבי המעגל אספקת מתחים יציבים אחרים לרכיבי המעגל
חיבור כניסות בעלי כניסה "כמעט "קבועה
,קיימים רכיבים שחלק מהכניסות שלהם קבועות, קיימים רכיבים שחלק מהכניסות שלהם קבועותאו כמעט ולא משתנות.או כמעט ולא משתנות.
כאשר מתכננים את הכרטיס וגם כאשר מיצרים כאשר מתכננים את הכרטיס וגם כאשר מיצריםאותו יש רצון להתאים אותו לכמה שיותר אותו יש רצון להתאים אותו לכמה שיותר
אפשרויות ולכן קיים הצורך בתכנון כללי שניתן אפשרויות ולכן קיים הצורך בתכנון כללי שניתן לקבע אותו בזמן חיבור הרכיב. לדוגמא : כניסה לקבע אותו בזמן חיבור הרכיב. לדוגמא : כניסה
10/10010/100הקובעת אם עובדים במהירות עבודה של הקובעת אם עובדים במהירות עבודה של MbsMbs , , full or half duplexfull or half duplex וכדומה וכדומה
R54.
7Koh
m
R16
470o
hm
R10 0ohm
R8 0ohm
PHY_RPTR
PHY_DUPLX
R24.
7Koh
m
R64.
7Koh
m
R13
470o
hm
PHY_RX_EN
R12
470o
hm
R44.
7Koh
m
R7 0ohm
PHY_ANEG
R11 0ohm
VCC_3.3V
R9 0ohm
R14
470o
hm
PHY_SPEED
R15
470o
hm
R34.
7Koh
m
:מצב נוכחי
לימוד ראשוני של סביבת העבודה, כלים ייעודים ושיטות תכנון לימוד ראשוני של סביבת העבודה, כלים ייעודים ושיטות תכנוןמתוך ההרצאות שניתנו ובעזרתו של מנחה הפרוייקט ) בועז ( מתוך ההרצאות שניתנו ובעזרתו של מנחה הפרוייקט ) בועז (
.לימוד דפי הנתונים של הרכיבים השונים.לימוד דפי הנתונים של הרכיבים השונים.לימוד ספר הפרויקט של ארז + עדי.לימוד ספר הפרויקט של ארז + עדי-שליטה בעבודה עם כלי ה-שליטה בעבודה עם כלי הORCADORCAD.. -שלבים סופיים בשרטוט המעגל המודפס באמצאות ה- שלבים סופיים בשרטוט המעגל המודפס באמצאות ה
ORCADORCAD.תכנון פיסי של הכרטיס. , תכנון פיסי של הכרטיס , ארגון כמעט סופי של רשימת החלקים הנדרשים, כל החלקים ארגון כמעט סופי של רשימת החלקים הנדרשים, כל החלקים
החשובים ו/או הקריטיים מצויים ברשותנו ) כל שחסר הנם החשובים ו/או הקריטיים מצויים ברשותנו ) כל שחסר הנם נגדים וקבלים (. נגדים וקבלים (.
לוח זמנים מקורי:לוח זמנים מקורי:25/12/0125/12/01 .הגשת דו"ח אמצע פרוייקט.- הגשת דו"ח אמצע פרוייקט -
05/01/0205/01/02 --) יצירת כל יצירת כל ,, גמר שרטוט רמה עליונה ) בלוקים ( גמר שרטוט רמה עליונה ) בלוקים
..ETHERNETETHERNETה –ה – החלקים השונים וחיבורהחלקים השונים וחיבור
12/01/0212/01/02 -- -חיבור ה- חיבור ה PCIPCI..
19/01/0219/01/02 – חיבור ה – - חיבור ה - FPGAFPGA -ל- ל..UTOPIAUTOPIA
- סיום שרטוט המעגל באמצעות כלי ה - - סיום שרטוט המעגל באמצעות כלי ה -
ORCADORCAD . .
009/02/029/02/02 גמר בדיקות והכנת רשימת - גמר בדיקות והכנת רשימת - netlistnetlistתיאור תיאור ורשימת ורשימת.. ( עבור עריכה ( עבור עריכה’’חלקים ) גדלים וכוחלקים ) גדלים וכו
23/02/0223/02/02גמר תכנון מכני של הכרטיס - גמר תכנון מכני של הכרטיס - ..
001/03/021/03/02 --.בדיקות ושינויים אחרונים. בדיקות ושינויים אחרונים ..- שליחת הכרטיס לייצור- שליחת הכרטיס לייצור
VHDLVHDL..- התחלת העבודה על קוד ה – - התחלת העבודה על קוד ה –
01/04/0201/04/02 -- והרכבה. והרכבה. סיום עריכת הכרטיס ושליחתו לייצור סיום עריכת הכרטיס ושליחתו לייצור
001/05/021/05/02 -- – סיום כתיבת קוד ה – סיום כתיבת קוד ה VHDLVHDL קבלת + קבלת + הכרטיס מייצור.הכרטיס מייצור.
001/08/021/08/02 -- גמר גמר debuggingdebugging.של הכרטיס. של הכרטיס
: לוח זמנים חדש
לשבעה שבועות לשבעה שבועות בשלב זה אנו מצויים בין שישהבשלב זה אנו מצויים בין שישה פיגור לעומת התכנון המקורי.פיגור לעומת התכנון המקורי.
: הפיגור נוצר כתוצאה ממספר גורמים שחברו יחד :הפיגור נוצר כתוצאה ממספר גורמים שחברו יחדשלושה שבועות של מילואיםשלושה שבועות של מילואים1.1.תקופת מבחנים ( ועקב כך עיכוב בחזרה לפרויקט )תקופת מבחנים ( ועקב כך עיכוב בחזרה לפרויקט )2.2.שבוע של בעיות תקשורת במעבדה ( השבוע של ה – שבוע של בעיות תקשורת במעבדה ( השבוע של ה – 3.3.
5/1/20025/1/2002( ( חופשת פסחחופשת פסח4.4.מחלותמחלות5.5.
: לוח זמנים המשך
21.421.4 – סגירת תכנון הכרטיס ב – – סגירת תכנון הכרטיס ב – ORCADORCAD28.428.4 תכנון פיסי של הרכיב + אישור – תכנון פיסי של הרכיב + אישור –
השרטוטים עם בועזהשרטוטים עם בועז5.55.5 הגשת – הגשת – BOMBOM + + PINPIN TOTO PINPIN לאישור לאישור
(ברוריה) ויציאה לעריכה(ברוריה) ויציאה לעריכה12.512.5 הגדרת הדרישות, סדר העבודה ואופן – הגדרת הדרישות, סדר העבודה ואופן –
VHDLVHDLהכתיבה של הקוד ב – הכתיבה של הקוד ב – 19.519.5תחילת כתיבת הקוד – תחילת כתיבת הקוד –
: לוח זמנים המשך
נלווה את נלווה את VHDLVHDLלאורך כל זמן כתיבת קוד ה – לאורך כל זמן כתיבת קוד ה – תהליך עריכת הכרטיסתהליך עריכת הכרטיס