コンパレータノイズが A/D コンバータの性能に与える影響に関する研究

Matsuzawa& Okada Lab.

Matsuzawa Lab.Tokyo Institute of TechnologyMatsuzawa

& Okada Lab.Matsuzawa Lab.Tokyo Institute of Technology

コンパレータノイズが A/D コンバータの性能に与える影響に関する研究

◎ 吉原　慶，浅田　友輔，宮原　正也，岡田　健一，松澤　昭

東京工業大学大学院理工学研究科電子物理工学専攻

2008/09/17 K. Yoshihara, Tokyo Tech.

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発表内容• 研究背景• A/D コンバータの動作原理

– Flash ADC– Subranging ADC– SAR ADC

• 解析結果• まとめ


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研究背景－中速・中分解能の A/D変換には、オペアンプベースのADCである Pipeline ADCが用いられていたが、近年ではコンパレータベースの SAR ADCも用いられるようになってきた。そのため、より詳細なコンパレータの解析が必要である。

－コンパレータベースの ADC において、コンパレータノイズが性能に与える影響についての解析を行った。

Type , Year Speed [MS/s] FoM [fJ]

[1] Pipeline , 2000 40 1900

[2] SAR , 2000 0.5 3830

[3] Pipeline , 2008 100 62

[4] SAR , 2008 40 54

sf

ENOB2

PowerFoM

sf: サンプリング周波数

ENOB: 有効ビット


4




Vout

Vref

Vin

コンパレータノイズ

Vin

VrefVout

－ノイズの影響により、コンパレータの出力が変化する点が幅を持つようになる（不感帯と呼ばれる）。

02.6

76.1SNRENOB

有効ビット


5




ADC 　特徴Flash Subranging SAR

速度　　高速　　　　　　　　　　　　　　低速

分解能　　低　　　　　　　　　　　　　　　　高

消費電力　　大　　　　　　　　　　　　　　　　小

コンパレータ動作回数

2n-1 個 ×1回 2n/2 個 ×2 回 1 個 ×n 回

1.0E-03

1.0E-02

1.0E-01

1.0E+00

1.0E+01

1.0E+02

1.0E+03

1.0E+04

1.0E+05

1.0E+00 1.0E+02 1.0E+04 1.0E+06 1.0E+08FoM[fJ ]

Spe

ed[M

S/s

]

Subranging 2006SAR 2006Flash 2006Subranging 2007SAR 2007Flash 2007Subranging 2008SAR 2008Flash 2008


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Flash ADC

VinVref

. . . .

n bit

1

2

2n-2

2n-1

Encoder

0

1

1

1

00

1

1

Vin

Vref

コンパレータ動作回数 2n-1 個 ×1 回

－コンパレータを 2n-1 個並列に配置し、同時に比較を行う。ノイズの影響は全コンパレータで一様。


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Subranging ADC

コンパレータ動作回数 2n/2 個 ×2 回

－ Flash ADC を二段階に分け、変換を行う。上位ビットの変換はノイズの許容範囲が広い。

Vin

++

-

n/ 2 bitDAC

n/ 2 bitflashADC

n/ 2 bitflashADC

Vref

Vref 2n/ 2

uppern/ 2 bit

lowern/ 2 bit

0

1

1

1

Vin

Vref

0

0

0

1

Vref

2n/ 2


8




SAR ADC

コンパレータ動作回数 1 個 ×n 回

－ DAC の出力を上位ビットから順に 1 とし、比較を行い確定していく。下位ビットの変換ではノイズによる誤変換を起こす確率が高い。

Vin

Register

n bitDAC

n bit

VrefDACout

Vin

Vref

2

3Vref

4

1 0 0 1 1 11 0 0 0


9




SAR ADC でのノイズの影響Flash ADC SAR ADC

－コンパレータノイズが一様とすると、 SAR ADC のノイズによる影響は Flash ADC と同程度となる。

MSB MSB-1 MSB-2


10




ENOB 　理論式

Flash、 Subranging型　：コンパレータノイズの標準偏差

n

iiin

1

212

1

SAR型： i 番目の変換動作時のコンパレータノイズi－ノイズパワー：

i 2

2

SubrangingFlash, 2/121log66.1ENOB

nrefV

n

ENOBSAR 　　　 ENOBFlash,subranging≈

－ノイズパワー：　　，量子化ノイズ：　　　　　　　，信号電力：22

22

1

refV2

212

1

n

refV

2

3

2/121log212log10SNR

nref

n

V


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－ノイズによる ENOB の低下は、コンパレータの比較回数に依らずほぼ同程度となった。

シミュレーション結果

Flash Subranging SAR

5.06 5.10 5.05

ENOB@=0.5

4.6

4.8

5

5.2

5.4

5.6

5.8

6

0 0.1 0.2 0.3 0.4 0.5 0.6[LSB]

ENO

B

FlashSubrangingSARapproximation


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まとめ• コンパレータノイズによる ENOB の劣化

は、比較回数の違いがほぼ影響しないことを確認した。

Flash Subranging SAR

5.06 5.10 5.05

ENOB@=0.5

• 今後、各変換毎にコンパレータノイズを変化させ、ノイズによる影響のより詳細なシミュレーションを行う必要がある。


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参考文献

[1]I. Mehr and L. Singer, “A 55-mW, 10-bit, 40-Msample/s Nyquist-Rate CMOS ADC,” IEEE JSSC, vol.36, no.3, pp.318-325, March 2000.

[2]J. Park, H.J. Park, J.W. Kim, S. Seo and P. Chug, “A 1mW 10-bit 500KSPS SAR A/D Converter,” IEEE ISCAS, pp.581-584, May 2000.

[3]M. Boulemnakher, E.Andre, J.Roux and F. Paillardet, “A 1.2V 4.5mW 10b 100MS/s Pipeline ADC in a 65nm CMOS,” ISSCC Digest of Technical Papers, pp.250-611, February 2008.

[4]V. Giannini, P. Nuzzo, V. Chironi, A. Baschirotto, G. Van der Plas and J. Craninckx, “An 820uW 9b 40MS/s Noise-Tolerant Dynamic-SAR ADC in 90nm Digital CMOS,” ISSCC Digest of Technical Papers, pp.238-610, February 2008.


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15




Vref

Vref

2

3Vref

4

1 0 0 1 1 11 0 0 0

DACout

Vin

Vout=39Vout_error=40

Vref

Vref

2

3Vref

4

1 0 0 0 0 01 1 1 1

DACout

Vin

Vout=32Vout_error=31

10


16




nrefq VV 2/1LSB:

量子化ノイズ→ 12

2qV，コンパレータノイズ→2 ，信号電力→

2

2

2

2

1

qnV

2

3

22

2

121log212log10

12

2

2

21

log10SNRq

n

q

qn

VV

V

2

2

3

2/121log66.1

02.6

76.1121log212log66.1

02.6

76.1SNRENOB

nref

q

n

Vn

V


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sigma0 sigma1 sigma2 sigma3 sigma4 sigma5 コンパレータノイズ信号パワー理論値Ｓｉｍ値 ENOB Sim 誤差率0.5 0.5 0.5 0 0 0 6.67572E-06 0.125 36.65212 49.46479 5.796034 5.79874 0.04670.5 0.5 0.5 0.125 0.125 0.125 1.00136E-05 0.125 36.14628 50.46479 5.712006 5.687708 -0.425390.5 0.5 0.5 0.25 0.25 0.25 2.00272E-05 0.125 34.90827 51.46479 5.506358 5.476471 -0.542780.5 0.5 0.5 0.375 0.375 0.375 3.67165E-05 0.125 33.40567 52.46479 5.256755 5.227174 -0.562740.5 0.5 0.5 0.5 0.5 0.5 6.00815E-05 0.125 31.91511 53.46479 5.009154 5.027118 0.358624

6bit SAR ADC で σ を変化させたときの理論値とシミュレーションの誤差

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