内容回顾 - 基本概念

数字逻辑 College of Computer Science, SWPU

内容回顾内容回顾 --基本概念基本概念逻辑电路分为两大类：逻辑电路分为两大类：组合逻辑电路组合逻辑电路（（ ccombinational logic circuitombinational logic circuit ））

时序逻辑电路时序逻辑电路（（ sequential logic circuitsequential logic circuit ））

任何时刻的输出仅取决与当时的输入

任一时刻的输出不仅取决与当时的输入，还取决于过去的输入序列

电路特点：无反馈回路、无记忆元件

电路特点：有反馈回路、有记忆元件


内容回顾内容回顾 --锁存器与触发器锁存器与触发器锁存器（锁存器（ LatchLatch ））– 根据输入，直接改变其输出（无使能端）根据输入，直接改变其输出（无使能端）– 有使能端时，在时钟信号的有效电平之内都可有使能端时，在时钟信号的有效电平之内都可根据数据直接改变其输出状态根据数据直接改变其输出状态触发器（触发器（ Flip-FlopFlip-Flop ，， F/FF/F ））– 只在时钟信号的有效边沿改变其输出状态只在时钟信号的有效边沿改变其输出状态


内容回顾内容回顾 -RS-RS 锁存器锁存器

S QR QL

逻辑符号S QR Q

逻辑符号

Q

QL

R

S

reset

set

清 0置1 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1

S R0100110*0*

Qn Qn+1

状态转移真值表

0 00 11 01 1

S R维持原态0 11 0 0* 0*

Q QL功能表

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数字逻辑数字逻辑Digital logicDigital logic

主讲陈利学主讲陈利学第十一讲第十一讲

时序逻辑电路设计


本讲主要内容本讲主要内容RSRS 锁存器锁存器DD 锁存器锁存器DD 触发器触发器


SS -- RR 锁存器（锁存器（ latchlatch ））

S_L = R_L = 1

1 11 00 10 0

S_L R_L

维持原态0 11 0 1* 1*

Q QL

S-R 锁存器功能表

电路维持原态S_L = 1, R_L = 0 Q = 0, QL = 1S_L = 0, R_L = 1 Q = 1, QL = 0S_L = R_L = 0 Q=QL=1 ，不定状态

Q

QL

S_L

R_L

S

R清 0置 1不定

S QR Q

逻辑符号


具有使能端的具有使能端的 S-RS-R 锁存器锁存器S

R

C

Q

QL

S_L

R_L

0 X X1 0 01 0 11 1 01 1 1

C S R维持原态维持原态0 11 0 1* 1*

Q QL 功能表

(1) C = 0 时：维持原态(2) C = 1 时：与 S-R 锁存器相似注意：当 S=R=1 时，若 C 由 10 ，

则下一状态不可预测。

逻辑符号SCR

QQ

—— 又称“时钟 S-R 锁存器”


0 X X1 0 01 0 11 1 01 1 1

C S R维持原态维持原态0 11 0 1* 1*

Q QL时钟 S-R 锁存器时序图

Q

S

R

C

动作特点：输入信号在时钟（使能端）有效期间，都能直接改变触发器的状态。


DD锁存器锁存器

D = 1 时， Q = 1

C = 0 ，

Q

QL

S

R

D

C

数据输入端控制端

ENABLECLK 、 G

输出状态保持不变输出随输入状态而改变C = 1 ，

D = 0 时， Q = 0 Q = D透明锁存器

C D Q QL1 0 0 11 1 1 00 X 保持

D 锁存器功能表

D QC Q

逻辑符号


特征方程： Qn+1 = D （ C=1 ）

0 1D=1

D=0

D=1D=0

01D

01Qn+1

状态转移真值表DD锁存器的功能描述锁存器的功能描述

状态图


Q

D

C

tpLH(CQ)

tpHL(DQ)

tpLH(DQ) tpHL(CQ)

在 C 的下降沿附近有一个时间窗这段时间内 D 输入一定不能变化

tsetup建立时间setup time

thold

保持时间hold time

D 锁存器的时序图


锁存器的应用锁存器的应用D QC Q

D QC Q

D QC Q

D QC Q

DIN[3:0] WR DOUT[3:0]RD


锁存器的应用锁存器的应用

Q DQ C

XYCI

SiCi+1

XiYiCi

SCO

CLK

暂存X Y

CI COS

Ci+1

Si

Xi Yi

Ci时钟控制

串行输入、串行输出注意：时钟同步

再谈串行输入加法器的实现


内容回顾内容回顾时序逻辑电路时序逻辑电路– 输出取决于输入和过去状态输出取决于输入和过去状态– 电路特点：有反馈回路、有记忆元件电路特点：有反馈回路、有记忆元件双稳态元件双稳态元件

Q

Q_L

0 态和 1 态稳态稳态

亚稳态注意：亚稳态特性


内容回顾内容回顾时序逻辑电路时序逻辑电路– 输出取决于输入和过去状态输出取决于输入和过去状态– 电路特点：有反馈回路、有记忆元件电路特点：有反馈回路、有记忆元件双稳态元件双稳态元件

Q

Q_L

0 态和 1 态

如何加入控制信号？？Q

QL

R

S


内容回顾内容回顾锁存器与触发器锁存器与触发器 Q

QL

R

S

Q

QL

S_L

R_L

S

R

C

D

C

具有使能端的 S-R 锁存器S-R 锁存器

D 锁存器

S-R 锁存器有约束条件

1717

触发器触发器只在时钟信号的边沿改变其输出状态只在时钟信号的边沿改变其输出状态

CLK

正边沿上升沿负边沿下降沿


触发器触发器从功能上分从功能上分– DD触发器、触发器、 S-RS-R触发器、触发器、 J-KJ-K触发器、触发器、 TT触发器触发器从结构上分从结构上分– 主从结构触发器、边沿触发器主从结构触发器、边沿触发器其他类型触发器其他类型触发器– 带使能端的触发器、扫描触发器带使能端的触发器、扫描触发器– 施密特触发器、单稳态触发器施密特触发器、单稳态触发器


DD触发器触发器D QC Q

D QC Q

Q

QL

D

CLK

CLK=0 时，

CLK=1 时，

主锁存器工作，接收输入信号 Qm = D从锁存器不工作，输出 Q 保持不变主锁存器不工作， Qm 保持不变从锁存器工作，将 Qm 传送到输出端

主 master 从 slaveQm

—— 主从结构


D

CLK

Q

Qm

D QC Q

D QC Q

Q

QL

D

CLK

Qm


D

CLK

Q

D CLK Q QL0 0 11 1 0

X 0 保持X 0 保持

功能表

D Q CLK Q

逻辑符号

表示边沿触发特性


D

CLK

Q

D

CLK

Q

D 锁存器

D 触发器 —— 边沿有效

—— 电平有效


Latch vs Flip-FlopLatch vs Flip-FlopLIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY dff ISPORT ( D : in std_logic;

clk : in std_logic;Q : out std_logic

);END dff;ARCHITECTURE behavior OF dff ISBEGIN

PROCESS (clk,D)BEGINIF clk’event AND clk=‘1’ THEN Q <= D;

END IF;END PROCESS;

END behavior;

LIBRARY ieee;USE ieee.std_logic_1164.ALL;ENTITY latch ISPORT ( D : IN std_logic;

C : IN std_logic;Q : OUT std_logic

);END latch;ARCHITECTURE behavior OF latch ISBEGINPROCESS (D, C)

BEGINIF C = '1' THEN q <= D;END IF;END PROCESS;

END behavior;


演示演示仿真仿真D:\degital_logic\my_latch_testD:\degital_logic\my_latch_testD:\degital_logic\my_dff_testD:\degital_logic\my_dff_test


触发器的应用触发器的应用利用触发器作为移位寄存器（图 1 ）思考：能否将触发器改为锁存器D

CLK

Q1

Q

D QC Q

D QC Q

QD

CLK

latch latch

（图1 ）

Q1

D Q

CLK Q

D Q

CLK QQD

CLK

F / F F / F

（图1 ）

Q1

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